JP2003059939A - Thin film transistor array substrate and production method therefor - Google Patents
Thin film transistor array substrate and production method thereforInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、薄膜トランジスタ
（以下、Thin Film Transistor：ＴＦＴと記す）アレイ
基板およびその製造方法に関する。さらに詳しくは、点
欠陥および線欠陥が少なく表示品質の高いＴＦＴアレイ
構造と、そのＴＦＴアレイ基板を少ない写真製版工程で
効率よく生産するための製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film transistor (hereinafter referred to as TFT) array substrate and a method for manufacturing the same. More specifically, the present invention relates to a TFT array structure having few point defects and line defects and high display quality, and a manufacturing method for efficiently producing the TFT array substrate by a few photoengraving steps.
【０００２】[0002]
【従来の技術】液晶を用いた電気光学素子のディスプレ
イヘの応用が盛んに行なわれている。液晶を用いた電気
光学素子は、一般に上下に電極を備えた２枚の基板の間
に液晶が狭持されるとともに、さらに上下に偏光板が設
置される。そして、透過型といわれるものでは、画素表
示電極に透明性導電膜が用いられ、背面にバックライト
が設置された構成となっている。2. Description of the Related Art Application of electro-optical elements using liquid crystals to displays has been actively carried out. In an electro-optical element using a liquid crystal, the liquid crystal is generally sandwiched between two substrates having upper and lower electrodes, and polarizing plates are provided on the upper and lower sides. In the so-called transmissive type, a transparent conductive film is used for the pixel display electrode, and a backlight is installed on the back surface.
【０００３】また、反射型といわれるものでは、画素表
示電極に反射率の高いメタルを用いて反射板とし、かつ
散乱フィルムや反射板の表面形状を工夫することにより
反射特性を最適化し、外光を効率良く視野範囲に反射さ
せて表示させるような構成となっている。In the so-called reflective type, a metal having a high reflectance is used as a pixel display electrode to form a reflector, and the scattering film and the surface shape of the reflector are devised to optimize the reflection characteristics, and Is efficiently reflected in the visual field range for display.
【０００４】液晶を用いたディスプレイ用電気光学素子
（以下、Liquid Crystal Display：ＬＣＤと記す）に
は、単純マトリックス型のものと、ＴＦＴをスイッチン
グ素子として用いるアクティブマトリックス型のＴＦＴ
・ＬＣＤがある。携帯性、省スベース、表示品位の点
で、ＣＲＴや単純マトリックス型液晶表示装置より優れ
た特徴を持つＴＦＴ・ＬＣＤがノート型パソコンに広く
実用化されている他、最近ではモニターやＴＶにも実用
化されつつある。Electro-optical elements for displays using liquid crystal (hereinafter referred to as Liquid Crystal Display: LCD) include simple matrix type and active matrix type TFT using TFT as a switching element.
・ There is an LCD. In terms of portability, space saving, and display quality, TFT / LCD, which is superior to CRTs and simple matrix liquid crystal display devices, has been widely put to practical use in notebook PCs, and recently it has also been put to practical use in monitors and TVs. It is being converted.
【０００５】ＴＦＴ・ＬＣＤでは、一般にＴＦＴをアレ
イ状に配置形成したＴＦＴアレイ基板と、共通電極が形
成されたカラーフィルター付きの対向基板との間に液晶
が挟持され、透過型ではその上下に偏光板が設置され、
さらに背後にバックライトが設置された構成により、良
好なカラー表示が得られるという特徴を持つ。In a TFT / LCD, a liquid crystal is generally sandwiched between a TFT array substrate in which TFTs are arranged and formed in an array and a counter substrate with a color filter in which a common electrode is formed. Boards are installed,
In addition, a backlight is installed behind the LCD, which makes it possible to obtain excellent color display.
【０００６】従来よりＴＦＴ・ＬＣＤの生産性向上、コ
スト低減のために、ＴＦＴアレイ基板の製造工程を削減
する試みがなされてきた。特に製造工程における写真製
版工程の削減は、生産性向上、コスト低減に大きな効果
をもたらす。[0006] Conventionally, in order to improve the productivity of the TFT / LCD and reduce the cost, attempts have been made to reduce the manufacturing steps of the TFT array substrate. In particular, the reduction of the photolithography process in the manufacturing process brings a great effect on the productivity improvement and the cost reduction.
【０００７】図９、１０は、従来の５回の写真製版工程
で製造される、例えば特開平８−５０３０８号公報の第
７実施例等に記載されたＴＦＴアレイ基板の断面図を示
したものである。9 and 10 show sectional views of a TFT array substrate manufactured by a conventional five times photolithography process, for example, described in a seventh embodiment of JP-A-8-50308. Is.
【０００８】まず、透明性絶縁基板上に、１００nmの厚
さでCr、Mo、W等の第１の導電性金属膜をスパックリン
グ法などを用いて成膜し、第１の写真製版工程でパター
ニングしてゲート電極１０１を形成する。First, a first conductive metal film of Cr, Mo, W or the like having a thickness of 100 nm is formed on a transparent insulating substrate by a sprinkling method or the like, and the first photolithography process is performed. The gate electrode 101 is formed by patterning.
【０００９】次にゲート絶縁膜１０２としてSiNx膜、半
導体能動膜１０３としてa−Si膜、オーミックコンタク
ト膜１０４としてリンをドープした低抵抗ｎ＋a-Si膜を
それそれ３００nm、１００nm、２０nmの厚さでＣＶＤ法
等を用いて成膜する。そして、第２の写真製版工程で半
導体能動膜１０３とオーミックコンタクト膜１０４をゲ
ート電極１０１の上方に半導体部が他の部分と分離状態
になるように島状にパターニングする。このパターニン
グを島化加工や島状加工とも呼ぶ。Next, a SiNx film as the gate insulating film 102, an a-Si film as the semiconductor active film 103, and a low resistance n + a-Si film doped with phosphorus as the ohmic contact film 104 with a thickness of 300 nm, 100 nm and 20 nm, respectively. The film is formed by using the CVD method or the like. Then, in the second photolithography process, the semiconductor active film 103 and the ohmic contact film 104 are patterned above the gate electrode 101 in an island shape so that the semiconductor portion is separated from other portions. This patterning is also called island processing or island processing.
【００１０】次に３００nmの厚さで、Cr、Mo、Wなどの
第２の導電性金属膜をスパックリング法などを用いて成
膜し、第３の写真製版工程で第２の導電性金属膜とオー
ミックコンタクト膜をパターニングしてソース配線１０
５、ソース電極１０６、ドレイン電極１０７および半導
体活性層１０８が形成される。Then, a second conductive metal film of Cr, Mo, W or the like having a thickness of 300 nm is formed by using a sprinkling method or the like, and the second conductive metal film is formed in a third photolithography process. The source wiring 10 is formed by patterning the film and the ohmic contact film.
5, the source electrode 106, the drain electrode 107, and the semiconductor active layer 108 are formed.
【００１１】次に層間絶縁膜１０９としてSiN膜を４０
０nmの厚さでCVD法などを用いて成膜し、第４の写真工
程で層間絶縁膜１０９をパターニングして、ドレイン電
極１０７に貫通するコンタクトホール１１０、ゲート配
線に貫通するコンタクトホール１１２、ならびにソース
配線に貫通するコンタクトホール（図示せず）を形成す
る。Next, a SiN film 40 is formed as an interlayer insulating film 109.
A film having a thickness of 0 nm is formed by a CVD method or the like, and the interlayer insulating film 109 is patterned in a fourth photolithography step to form a contact hole 110 penetrating the drain electrode 107, a contact hole 112 penetrating the gate wiring, and A contact hole (not shown) penetrating the source wiring is formed.
【００１２】最後に１５０nmの厚さでＩＴＯ等の透明性
導電膜をスパックリング法などを用いて成膜し、第５の
写真製版工程でパターニングして、画素電極１１１、ゲ
ート配線接続用の端子部１１３、ならびにソース配線接
続用の端子部（図示せず）を形成する。Finally, a transparent conductive film of ITO or the like having a thickness of 150 nm is formed by a sprinkling method or the like, and is patterned in the fifth photoengraving process to form the pixel electrode 111 and a terminal for connecting the gate wiring. The portion 113 and a terminal portion (not shown) for connecting the source wiring are formed.
【００１３】この特開平８−５０３０８号公報では、効
果として、写真製版工程を５回に短縮できたことによっ
て、歩留まりが向上し製造コストが削減でき、かつ透明
画素電極上に層間絶縁膜が無いために液晶分子との距離
を近くできるので効率良く電界が印加可能であることが
記載されている。According to this Japanese Patent Laid-Open No. 8-50308, as an effect, the photolithography process can be shortened to 5 times, so that the yield is improved and the manufacturing cost can be reduced, and there is no interlayer insulating film on the transparent pixel electrode. Therefore, it is described that the electric field can be efficiently applied because the distance from the liquid crystal molecules can be shortened.
【００１４】[0014]
【発明が解決しようとする課題】特開平８−５０３０８
号公報の第７実施例に代表されるＴＦＴアレイ基板で
は、ソース配線が単層金属膜で形成され、かつウェット
エッチング法を用いてパターニングされる場合であっ
て、半導体膜１０３、１０４の段差部でのソース配線金
属１０６の密着力が悪い場合にはエッチング中に段差部
からエッチング液が入りこんで断線につながり、歩留ま
りを低下させてしまう恐れがある。DISCLOSURE OF THE INVENTION Problems to be Solved by the Invention
In the TFT array substrate typified by the seventh embodiment of the publication, when the source wiring is formed of a single-layer metal film and is patterned by using the wet etching method, the step portion of the semiconductor films 103 and 104 is formed. If the adhesion of the source wiring metal 106 is poor, the etching liquid may enter from the step during etching, leading to disconnection, which may reduce the yield.
【００１５】さらに、画素電極が最終工程で形成される
ため、ＩＴＯのような透明導電膜を用いた場合は、画素
部のドレイン電極１０７、ゲート配線接続用の端子部１
１３、およびソース配線接続用の端子部（図示せず）に
おいて、それぞれのコンタクトホールを介して、透明導
電膜が下部のそれぞれの金属膜と電気的に接続（コンタ
クト）される構造となる。Further, since the pixel electrode is formed in the final step, when a transparent conductive film such as ITO is used, the drain electrode 107 of the pixel portion and the terminal portion 1 for connecting the gate wiring are formed.
13, and the source wiring connection terminal portion (not shown) has a structure in which the transparent conductive film is electrically connected (contacted) with the respective metal films below through the respective contact holes.
【００１６】このような構造において、例えば、第１の
導電性金属膜や第２の金属膜にAlやTaを用いた場合に
は、コンタクトホール１１０ならびに１１２などを介し
て透明導電膜ＩＴＯ１１１、１１３と電気的に接続され
るコンタクト界面で化学反応が起こり、酸化アルミニウ
ムや酸化タンタルが生じるため、電気的に界面のコンタ
クト抵抗が高くなるコンタクト不良や、密着力不良など
を引き起こし、歩留まりを低下させる恐れがある。In such a structure, for example, when Al or Ta is used for the first conductive metal film or the second metal film, the transparent conductive film ITO 111, 113 is formed through the contact holes 110, 112, etc. A chemical reaction occurs at the contact interface that is electrically connected to aluminum oxide or tantalum oxide, which may cause contact failure that causes electrical contact resistance at the interface to be high, poor adhesion, and a decrease in yield. There is.
【００１７】これは、今後の液晶表示装置の大型化、高
精細化に特に必要となる低抵抗Al配線を用いる場合に大
きな問題となる。This poses a serious problem when using low-resistance Al wiring, which is particularly required for the upsizing and high definition of liquid crystal display devices in the future.
【００１８】この問題を解決するために、例えば図１１
に示すように、第１の導電性金属膜をAl、Ta等からなる
低抵抗金属膜１０１と、その上層にさらにCr、Mo、Wな
どの高融点バリア金属膜を形成した少なくとも２層構造
とすることにより、界面１１２でのＩＴＯ膜１１３との
化学反応を抑える方法が考案されている。In order to solve this problem, for example, FIG.
As shown in FIG. 1, the first conductive metal film has a low resistance metal film 101 made of Al, Ta or the like, and at least a two-layer structure in which a high melting point barrier metal film of Cr, Mo, W or the like is further formed thereon. By doing so, a method of suppressing the chemical reaction with the ITO film 113 at the interface 112 has been devised.
【００１９】しかしながら、この方法では高融点金属を
デポする工程、およびエッチングする工程が増えるため
に、生産能力を低下させてしまうという間題がある。However, this method has a problem that the production capacity is lowered because the steps of depositing the refractory metal and etching are increased.
【００２０】本発明の第１の目的は、写真製版工程の数
を低減することにより、高歩留まりで効率良く生産する
ことができる薄膜トランジスタアレイ基板及びその製造
方法を提供することである。また、本発明の第２の目的
は、ソース電極あるいはソース配線下に半導体層段差部
を設けることない薄膜トランジスタアレイ基板及びその
製造方法を提供することである。さらに、本発明の第３
の目的は、導電性金属膜としてAlやTaなどの低抵抗配線
をバリア金属層を形成することなく適用できる薄膜トラ
ンジスタアレイ基板及びその製造方法を提供することで
ある。A first object of the present invention is to provide a thin film transistor array substrate which can be efficiently produced with a high yield by reducing the number of photoengraving steps, and a method for producing the same. A second object of the present invention is to provide a thin film transistor array substrate which does not have a semiconductor layer stepped portion under a source electrode or a source wiring and a manufacturing method thereof. Furthermore, the third aspect of the present invention
It is an object of the present invention to provide a thin film transistor array substrate and a method of manufacturing the thin film transistor array substrate, in which a low resistance wiring such as Al or Ta can be applied as a conductive metal film without forming a barrier metal layer.
【００２１】[0021]
【課題を解決するための手段】本発明にかかる薄膜トラ
ンジスタアレイ基板は、絶縁性基板と、当該絶縁性基板
上に形成された第１の金属パターンと、当該第１の金属
パターン上に形成された絶縁膜と、当該絶縁膜上に形成
された半導体パターンと、当該半導体パターン上に形成
された第２の金属パターンとを備えた薄膜トランジスタ
アレイ基板であって、前記半導体パターンを、前記第２
の金属パターンと同一又はこの第２の金属パターンを内
包する形状としたものである。このような構成により、
写真製版工程の数を低減するすることにより、高歩留ま
りで効率良く生産することができる。A thin film transistor array substrate according to the present invention includes an insulating substrate, a first metal pattern formed on the insulating substrate, and a first metal pattern formed on the first metal pattern. A thin film transistor array substrate comprising an insulating film, a semiconductor pattern formed on the insulating film, and a second metal pattern formed on the semiconductor pattern, wherein
The second metal pattern has the same shape as that of the second metal pattern or the second metal pattern. With this configuration,
By reducing the number of photoengraving steps, it is possible to efficiently produce with a high yield.
【００２２】ここで、前記第１の金属パターン及び前記
第２の金属パターンのうち、少なくとも一方の金属パタ
ーンがその表面近傍に窒素原子を含む金属膜により形成
するようにしてもよい。このような構成により、ＩＴＯ
等の透明性導電膜と金属パターンとの界面反応を抑制で
き、良好なコンタクト特性を得ることができる。Here, at least one of the first metal pattern and the second metal pattern may be formed of a metal film containing a nitrogen atom near the surface thereof. With such a configuration, the ITO
It is possible to suppress the interfacial reaction between the transparent conductive film and the metal pattern, and to obtain good contact characteristics.
【００２３】本発明にかかる他の薄膜トランジスタアレ
イ基板は、絶縁性基板と、当該絶縁性基板上に形成され
たゲート配線と、当該ゲート配線上に形成された絶縁膜
と、当該絶縁膜上に形成された半導体パターンと、当該
半導体層上に形成されたソース配線、ソース電極及びド
レイン電極と、これらソース配線、ソース電極及びドレ
イン電極上に形成された層間絶縁膜と、当該層間絶縁膜
上に形成された画素電極とを備えた薄膜トランジスタア
レイ基板であって、前記半導体パターンは、前記ソース
配線、前記ソース電極及びドレイン電極と同一又は内包
する形状としたものである。このような構成により、写
真製版工程の数を低減することにより、高歩留まりで効
率良く生産することができる。また、ソース配線下に半
導体層段差が存在しないのでソース断線不良が発生しに
くく、かつソース電極、ドレイン電極のパターンが半導
体パターンに内包されて交差しないため、リーク電流も
低く抑えられるという効果がある。Another thin film transistor array substrate according to the present invention is an insulating substrate, a gate wiring formed on the insulating substrate, an insulating film formed on the gate wiring, and an insulating film formed on the insulating film. Formed semiconductor pattern, source wiring, source electrode and drain electrode formed on the semiconductor layer, interlayer insulating film formed on the source wiring, source electrode and drain electrode, and formed on the interlayer insulating film A thin film transistor array substrate including the formed pixel electrode, wherein the semiconductor pattern has the same shape as or includes the source wiring, the source electrode and the drain electrode. With such a configuration, by reducing the number of photoengraving steps, it is possible to efficiently produce with a high yield. In addition, since there is no step difference in the semiconductor layer under the source wiring, source disconnection failure is unlikely to occur, and the source electrode and drain electrode patterns are included in the semiconductor pattern and do not intersect with each other. .
【００２４】また、前記薄膜トランジスタアレイ基板
は、さらに、層間絶縁膜を貫通し、前記ドレイン電極に
達する第１のコンタクトホールと、前記ソース配線に達
する第２のコンタクトホールと、前記ゲート絶縁膜と前
記層間絶縁膜を貫通し、前記ゲート電極に達する第３の
コンタクトホールとを備え、これら第１のコンタクトホ
ール、第２のコンタクトホール及び第３のコンタクトホ
ールは、前記画素電極のパターンで覆われ、前記第１の
コンタクトホール、第２のコンタクトホール及び第３の
コンタクトホールに対応する前記ドレイン電極、前記ソ
ース配線及び前記ゲート電極の少なくとも１つの表面に
窒素原子を含む金属層を有するようにしてもよい。Further, the thin film transistor array substrate further penetrates an interlayer insulating film to reach the drain electrode, a first contact hole, a second contact hole to reach the source wiring, the gate insulating film and the contact hole. A third contact hole penetrating the interlayer insulating film and reaching the gate electrode, and the first contact hole, the second contact hole and the third contact hole are covered with the pattern of the pixel electrode, At least one surface of the drain electrode, the source wiring, and the gate electrode corresponding to the first contact hole, the second contact hole, and the third contact hole may have a metal layer containing a nitrogen atom. Good.
【００２５】さらに、前記ゲート配線及びゲート電極を
形成する第１の金属パターン、ソース配線、ソース電
極、ドレイン電極を形成する第２の金属パターンの少な
くとも一方の金属パターンがその表面近傍に窒素原子を
含む金属膜により形成するようにしてもよい。このよう
な構成により、ＩＴＯ等の透明性導電膜と金属パターン
との界面反応を抑制でき、良好なコンタクト特性を得る
ことができる。Further, at least one of the first metal pattern forming the gate wiring and the gate electrode and the second metal pattern forming the source wiring, the source electrode and the drain electrode has nitrogen atoms in the vicinity of its surface. You may make it formed with the metal film containing. With such a configuration, it is possible to suppress the interfacial reaction between the transparent conductive film such as ITO and the metal pattern, and obtain good contact characteristics.
【００２６】さらに、また、前記ソース配線と前記ドレ
イン電極を内包する半導体パターンの外縁の少なくとも
一部が前記ゲート配線の外縁の内側に入り込むようにし
てもよい。このような構成により、光リーク等によるリ
ーク電流の発生を抑制することができる。Further, at least a part of the outer edge of the semiconductor pattern including the source wiring and the drain electrode may be inserted inside the outer edge of the gate wiring. With such a configuration, it is possible to suppress the generation of leak current due to light leakage or the like.
【００２７】ここで、前記第１の金属膜および第２の金
属は、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ａｌまたはこれら
のうちの少なくとも１種類以上を含む合金からなるよう
にすることが望ましい。Here, it is preferable that the first metal film and the second metal are made of Cr, Mo, Ti, W, Ta, Al or an alloy containing at least one of these. .
【００２８】また、前記画素電極材は、金属または合金
からなるようにすることが好ましい。さらに、前記画素
電極材は、酸化インジウム、酸化スズ、酸化亜鉛又はこ
れらのうちの少なくとも１種類以上を含む透明性の導電
酸化膜からなるようにしてもよい。The pixel electrode material is preferably made of metal or alloy. Further, the pixel electrode material may be made of indium oxide, tin oxide, zinc oxide, or a transparent conductive oxide film containing at least one of these.
【００２９】他方、本発明にかかる薄膜トランジスタア
レイ基板の製造方法は、絶縁性基板上に第１の金属パタ
ーンを形成する工程と、当該第１の金属パターン上に絶
縁膜を形成する工程と、当該絶縁膜上に半導体パターン
を形成する工程と、当該半導体パターン上に第２の金属
パターンとを形成する工程とを備え、該第２の金属パタ
ーンを形成する工程においては、前記半導体パターンが
前記第２の金属パターンと同一又はこの第２の金属パタ
ーンを内包する形状となるよう当該第２の金属パターン
を形成するものである。このような工程により、写真製
版工程の数を低減するすることにより、高歩留まりで効
率良く生産することができる。On the other hand, a method of manufacturing a thin film transistor array substrate according to the present invention comprises a step of forming a first metal pattern on an insulating substrate, a step of forming an insulating film on the first metal pattern, A step of forming a semiconductor pattern on the insulating film and a step of forming a second metal pattern on the semiconductor pattern are included. In the step of forming the second metal pattern, the semiconductor pattern is The second metal pattern is formed so as to have the same shape as the second metal pattern or a shape including the second metal pattern. By reducing the number of photoengraving steps by such steps, it is possible to efficiently produce with a high yield.
【００３０】本発明にかかる他の薄膜トランジスタアレ
イ基板の製造方法は、絶縁基板上に第１の金属膜を成膜
した後に第１の写真製版及びエッチングによりゲート配
線、ゲート電極を形成する工程と、ゲート絶縁膜、半導
体膜、オーミックコンタクト膜、第２の金属膜を順次成
膜した後に第２の写真製版を行い、感光性レジストパタ
ーンを、薄膜トランジスタを形成する半導体活性層該当
部に位置する第１部分と、少なくとも前記第１部分より
も厚い第２部分と、該第１部分及び第２部分よりも厚い
第３部分を含むように形成する工程と、前記オーミック
コンタクト膜および前記半導体膜をエッチングすると共
に、レジストを薄膜化し、前記半導体活性層該当部に位
置する前記第１部分のレジストを除去する工程と、さら
に該半導体活性層該当部に位置する第１部分にある第２
の金属膜をエッチングにより除去し、その後半導体活性
層該当部のオーミックコンタクト膜を除去して半導体活
性層を有する薄膜トランジスタを形成する工程と、層間
絶縁膜を成膜し、第４の写真製版及びエッチングにより
該第１のコンタクトホールを介して該ドレイン電極に接
続する部分を有する画素電極と、該第２のコンタクトホ
ールを介して該ソース配線に接続されたソース端子と、
該第３のコンタクトホールを介して該ソース配線に接続
されたゲート端子を形成する工程とを有するものであ
る。このような構成により、写真製版工程の数を低減す
るすることにより、高歩留まりで効率良く生産すること
ができる。ソース配線下に半導体層段差が存在しないの
でソース断線不良が発生しにくく、かつソース電極、ド
レイン電極のパターンが半導体パターンに内包されて交
差しないため、リーク電流も低く抑えられるという効果
がある。Another method of manufacturing a thin film transistor array substrate according to the present invention comprises the steps of forming a first metal film on an insulating substrate and then forming a gate wiring and a gate electrode by first photoengraving and etching. A gate insulating film, a semiconductor film, an ohmic contact film, and a second metal film are sequentially formed, and then a second photolithography process is performed to form a photosensitive resist pattern on a semiconductor active layer corresponding to a thin film transistor. A portion, a second portion that is thicker than the first portion, and a third portion that is thicker than the first portion and the second portion; and etching the ohmic contact film and the semiconductor film. At the same time, a step of thinning the resist to remove the resist of the first portion located in the semiconductor active layer corresponding portion, and further the semiconductor active layer Second in the first portion located hook part
Removing the metal film by etching, and then removing the ohmic contact film in the part corresponding to the semiconductor active layer to form a thin film transistor having a semiconductor active layer; forming an interlayer insulating film; and performing a fourth photoengraving and etching. A pixel electrode having a portion connected to the drain electrode via the first contact hole, and a source terminal connected to the source wiring via the second contact hole,
A step of forming a gate terminal connected to the source wiring through the third contact hole. With such a configuration, by reducing the number of photoengraving steps, it is possible to efficiently produce with a high yield. Since there is no step difference in the semiconductor layer under the source wiring, source disconnection failure is unlikely to occur, and the source electrode and drain electrode patterns are included in the semiconductor pattern and do not intersect with each other.
【００３１】ここで、前記第２の写真製版工程におい
て、前記ソース配線、ソース電極、ドレイン電極および
前記薄膜トランジスタ半導体活性層該当部に相当するマ
スクパターンで露光した後、少なくとも該薄膜トランジ
スタ半導体活性層該当部を別のマスクパターンを用いて
追加露光する工程により、該薄膜トランジスタ半導体活
性層該当部に位置する前記第１部分のレジスト膜厚を他
の部分よりも薄くするようにしてもよい。Here, in the second photolithography process, after exposure with a mask pattern corresponding to the source wiring, the source electrode, the drain electrode and the thin film transistor semiconductor active layer corresponding portion, at least the thin film transistor semiconductor active layer corresponding portion is exposed. It is also possible to make the resist film thickness of the first portion located in the corresponding portion of the thin film transistor semiconductor active layer thinner than that of the other portion by the step of performing additional exposure using another mask pattern.
【００３２】好ましい実施の形態によれば、前記第２の
写真製版工程において、前記薄膜トランジスタ半導体活
性層該当部に当たるフォトマスクパターンをドット状パ
ターンあるいはストライプパターンとし、全面露光を行
うことによって該薄膜トランジスタ半導体活性層該当部
に位置する第１部分のレジスト膜厚を他の部分よりも薄
くする。According to a preferred embodiment, in the second photomechanical process, the photomask pattern corresponding to the portion corresponding to the thin film transistor semiconductor active layer is formed into a dot pattern or a stripe pattern, and the entire surface is exposed to expose the thin film transistor semiconductor active layer. The resist film thickness of the first portion located in the layer corresponding portion is made thinner than the other portions.
【００３３】また、前記第２の写真製版工程後のエッチ
ング工程において、前記第２の金属膜をエッチングした
後に、前記オーミックコンタクト膜、半導体膜のエッチ
ング、および前記薄膜トランジスタ半導体活性層該当部
上の前記第１部分のレジスト除去を、ドライエッチング
により順次行うようにしてもよい。In the etching process after the second photolithography process, after etching the second metal film, the ohmic contact film, the semiconductor film are etched, and the thin film transistor semiconductor active layer is formed on the corresponding portion. The removal of the resist on the first portion may be sequentially performed by dry etching.
【００３４】さらに、前記ドライエッチング工程に、レ
ジストアッシング工程を含ませてもよい。Further, the dry etching step may include a resist ashing step.
【００３５】さらに、また、上層表面に窒素原子を含む
前記第１の金属膜および第２の金属膜を、窒素ガスを添
加した雰囲気中でのスパッタリング法を用いて形成して
もよい。Furthermore, the first metal film and the second metal film containing nitrogen atoms may be formed on the upper layer surface by a sputtering method in an atmosphere to which nitrogen gas is added.
【００３６】好ましい実施の形態によれば、上層表面に
窒素原子を含む前記第１の金属膜および第２の金属膜
を、窒素原子を添加した材料からなるスパッタリングタ
ーゲット材を用いてスパッタリングすることによって形
成する。According to a preferred embodiment, the first metal film and the second metal film containing nitrogen atoms on the upper layer surface are sputtered by using a sputtering target material made of a material to which nitrogen atoms are added. Form.
【００３７】ここで、第１の金属膜および第２の金属膜
は、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ａｌまたはこれらの
うちの少なくとも１種類以上を含む合金からなるように
してもよい。Here, the first metal film and the second metal film may be made of Cr, Mo, Ti, W, Ta, Al, or an alloy containing at least one of these.
【００３８】また、前記画素電極材となる導電膜を非晶
質状態で成膜し、その後前記第４の写真製版、エッチン
グ工程によって画素電極および前記ソース端子、ゲート
端子部を形成した後に、アニールによって結晶化状態に
変化させる工程を含むようにしてもよい。さらに、前記
画素電極材は、酸化インジウム、酸化スズ、酸化亜鉛又
はこれらのうちの少なくとも１種類以上を含む透明性の
導電酸化膜からなるようにしてもよい。Further, the conductive film to be the pixel electrode material is formed in an amorphous state, and then the pixel electrode, the source terminal and the gate terminal are formed by the fourth photoengraving and etching process, and then annealed. You may make it include the process of changing into a crystallization state by. Further, the pixel electrode material may be made of indium oxide, tin oxide, zinc oxide, or a transparent conductive oxide film containing at least one of these.
【００３９】[0039]
【発明の実施の形態】実施の形態１．図１、図２
（ａ）、図３は、本発明の第１実施形態であるＴＦＴア
レイ基板を示すものであり、図１は、ＴＦＴアレイ基板
の平面図、図２（a）は図１におけるA−Aでの断面図、
図３は図１におけるB −Bでの断面図である。BEST MODE FOR CARRYING OUT THE INVENTION Embodiment 1. 1 and 2
(A) and FIG. 3 show a TFT array substrate according to the first embodiment of the present invention. FIG. 1 is a plan view of the TFT array substrate, and FIG. 2 (a) is A-A in FIG. Cross section of
FIG. 3 is a sectional view taken along line BB in FIG.
【００４０】図１、図２（ａ）、図３において、１はゲ
ート電極やゲート端子等の第１の金属膜であり、この第
１の金属膜１は、導電性を有する金属パターンである。
１aは第１の金属膜であり、１bは第１の金属膜の上層部
に形成される窒素原子を含む金属膜である。２は第１の
金属膜１と同一層に形成される補助容量配線である。３
はゲート絶縁膜である。４aは半導体層（半導体能動
層）である。４bはオーミックコンタクト層である。５
は第２の金属膜からなるソース配線である。この第２の
金属膜２は、導電性を有する金属パターンである。６
a、７aはそれぞれ第２の金属膜からなるＴＦＴのソース
電極、ドレイン電極である。６b、７bはそれぞれ第２の
金属膜の上層部に形成される窒素原子を含む金属膜から
なるＴＦＴのソース電極、ドレイン電極である。８はＴ
ＦＴの半導体活性層、９は層間絶縁膜、１０はドレイン
電極コンタクトホール、１１はゲート端子部コンタクト
ホール、１２はソース端子部コンタクトホール、１３は
画素電極、１４はゲート端子接続パッド、１５はソース
端子部接続パッドである。In FIGS. 1, 2A and 3, 1 is a first metal film such as a gate electrode or a gate terminal, and the first metal film 1 is a conductive metal pattern. .
Reference numeral 1a is a first metal film, and reference numeral 1b is a metal film containing a nitrogen atom formed in an upper layer portion of the first metal film. Reference numeral 2 is an auxiliary capacitance wiring formed in the same layer as the first metal film 1. Three
Is a gate insulating film. 4a is a semiconductor layer (semiconductor active layer). 4b is an ohmic contact layer. 5
Is a source wiring made of a second metal film. The second metal film 2 is a metal pattern having conductivity. 6
Reference numerals a and 7a respectively denote a source electrode and a drain electrode of the TFT made of the second metal film. Reference numerals 6b and 7b denote a source electrode and a drain electrode, respectively, of the TFT formed of a metal film containing nitrogen atoms formed on the upper layer of the second metal film. 8 is T
FT semiconductor active layer, 9 interlayer insulating film, 10 drain electrode contact hole, 11 gate terminal contact hole, 12 source terminal contact hole, 13 pixel electrode, 14 gate terminal connection pad, 15 source It is a terminal portion connection pad.
【００４１】次に製造方法について図４、図５、図６、
図７を用いて説明する。これらの図中において、（ａ）
乃至（ｊ）は、基本的にこの製造方法の各工程を示して
いる。図４（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｆ）、
図６（ｇ）、（ｉ）、（ｊ）は、図１のA−A断面図にお
ける製造工程を示したものである。図５（ｅ）、図７
（ｈ）は、平面図における製造工程を示したものであ
る。Next, the manufacturing method will be described with reference to FIGS.
This will be described with reference to FIG. In these figures, (a)
(J) to (j) basically indicate each step of this manufacturing method. 4 (a), (b), (c), (d), (f),
6 (g), (i), and (j) show the manufacturing process in the AA sectional view of FIG. FIG. 5 (e) and FIG.
(H) shows a manufacturing process in a plan view.
【００４２】まず、図４（a）に示すように、透明性絶
縁基板上にArガスを用いたスパッタリング法で、２００
nm程度の厚さでAlまたはAlを主成分とする合金からなる
第１の金属膜１aを成膜する。さらに連続して、Ar＋N2
の混合ガスを用いたスパッタリング法で、２０nm程度の
厚さで窒素原子を含むAlまたはAlを主成分とする金属膜
１bを成膜する。その後、第１の写真製版工程を用いて
レジストバターニングを行い、例えば、リン酸＋硝酸＋
酢酸＋水からなるエッチング液を用いて第１の金属膜１
a、１bを同時にウエットエッチング処理することによ
り、図１に示すゲート配線１、補助容量配線２を形成す
る。First, as shown in FIG. 4 (a), a transparent insulating substrate was sputtered using Ar gas for 200
A first metal film 1a made of Al or an alloy containing Al as a main component is formed to a thickness of about nm. In addition, Ar + N2
By a sputtering method using the mixed gas of Al, a metal film 1b containing nitrogen atoms or having Al as a main component is formed to a thickness of about 20 nm. After that, resist patterning is performed using the first photoengraving process, for example, phosphoric acid + nitric acid +
First metal film 1 using an etching solution composed of acetic acid and water
By wet-etching a and b at the same time, the gate wiring 1 and the auxiliary capacitance wiring 2 shown in FIG. 1 are formed.
【００４３】次に図４（ｂ）に示すように、ゲート絶縁
膜３としてSiNx膜、半導体能動膜４aとして、a-Si膜、
オーミックコンタクト膜４bとしてｎ＋a-Si膜を、プラ
ズマCVD法を用いてそれぞれ４００nm、１６０nm、３０n
m程度の厚さで成膜する。次にArガスを用いたスパッタ
リング法で、２００nm程度の厚さでAlまたはAlを主成分
とする第２の導電性金属膜１６aを、さらに連続してAr
＋N2混合ガスを用いたスパッタリング法で、２０nm程度
の厚さで窒素原子を含むAlまたはAlを主成分とする金属
膜１６bを成膜する。Next, as shown in FIG. 4B, a SiNx film is used as the gate insulating film 3 and an a-Si film is used as the semiconductor active film 4a.
An n + a-Si film is formed as the ohmic contact film 4b by the plasma CVD method at 400 nm, 160 nm and 30 n, respectively.
The film is formed with a thickness of about m. Then, by a sputtering method using Ar gas, a second conductive metal film 16a containing Al or Al as a main component and having a thickness of about 200 nm is further continuously formed by Ar.
By a sputtering method using + N2 mixed gas, Al containing nitrogen atoms or a metal film 16b containing Al as a main component is formed to a thickness of about 20 nm.
【００４４】次に第２の写真製版工程を用いて、図１に
示すソース配線５、ソース電極６、ドレイン電極７およ
びＴＦＴの半導体活性層８を形成する。Then, the second photolithography process is used to form the source wiring 5, the source electrode 6, the drain electrode 7 and the semiconductor active layer 8 of the TFT shown in FIG.
【００４５】第２の写真製版工程は、図４（ｃ）に示す
ように、ノボラック樹脂系のポジ型レジストをスピンコ
ータにより約１.６μmの厚さで塗布し、まずソース配線
５、ソース電極６、ドレイン電極７を形成するためのレ
ジストパターン１７を形成する第１の露光、次にＴＦＴ
の半導体活性層８を形成するためのパターン１７bを形
成する第２の露光（追加露光）からなる。例えば、レジ
ストを１．６μmの厚さで塗布後、１２０℃で約９０秒
のプリベークを行い、第１のマスクパターンで１０００
msec.の第１の露光を行い、その後、第１部分１７bのみ
を露光するマスクパターンで４００msec.の第２の露光
を行った。In the second photolithography process, as shown in FIG. 4C, a novolac resin-based positive resist is applied by a spin coater to a thickness of about 1.6 μm. First exposure for forming resist pattern 17 for forming drain electrode 7, then TFT
The second exposure (additional exposure) is performed to form the pattern 17b for forming the semiconductor active layer 8. For example, after applying a resist having a thickness of 1.6 μm, prebaking is performed at 120 ° C. for about 90 seconds, and the first mask pattern is applied to 1000 μm.
A first exposure of 400 msec. was performed with a mask pattern for exposing only the first portion 17b.
【００４６】この二段階露光を行い有機アルカリ系の現
像液で現像した後、１２０℃で１８０秒のポストベーク
を行うことにより、図４（d）、図５（e）に示すよう
に、例えば半導体活性層８に位置する第１部分１７b
と、この第１部分よりも厚く前記第１の導電性金属膜パ
ターン１の上部に位置する第２部分１７a、さらにこの
第２部分よりも厚い１７cの少なくとも３つ以上の異な
る膜厚を有するレジストパターンが形成される。このと
きのレジストパターンの膜厚は、例えば第１部分１７b
で０．４μｍ程度、第２部分１７aで１．４μｍ程度、
第３部分１７cで１．６μｍ程度となる。After this two-step exposure and development with an organic alkaline developing solution, post-baking is performed at 120 ° C. for 180 seconds to obtain, for example, as shown in FIGS. 4 (d) and 5 (e). The first portion 17b located in the semiconductor active layer 8
A second portion 17a which is thicker than the first portion and is located above the first conductive metal film pattern 1, and a resist 17c which is thicker than the second portion and has at least three different thicknesses. A pattern is formed. The film thickness of the resist pattern at this time is, for example, the first portion 17b.
Is about 0.4 μm, the second portion 17a is about 1.4 μm,
The third portion 17c has a thickness of about 1.6 μm.
【００４７】次に、リン酸＋硝酸＋酢酸＋水からなるエ
ッチング液を用いて第２の金属膜１６a、１６bをエッチ
ングする。さらにHCl＋SF6＋Heガスを用いたドライエッ
チング法で半導体能動膜４a、オーミックコンタクト膜
４bをエッチングする。その後、酸素プラズマによりレ
ジストをアッシングして第１部分のレジスト１７bを除
去することにより、図４（ｆ）、図７に示すようにＴＦ
Ｔの半導体活性層該当部１８が開口し、さらにソース電
極パターン６とドレイン電極パターン７が分離するよう
なレジストパターンが形成される。Next, the second metal films 16a and 16b are etched by using an etching solution composed of phosphoric acid + nitric acid + acetic acid + water. Further, the semiconductor active film 4a and the ohmic contact film 4b are etched by the dry etching method using HCl + SF6 + He gas. After that, the resist 17b is removed by ashing with oxygen plasma to remove the resist 17b in the first portion, so that the TF as shown in FIGS.
The semiconductor active layer corresponding portion 18 of T is opened, and a resist pattern is formed so that the source electrode pattern 6 and the drain electrode pattern 7 are separated.
【００４８】次に、再びリン酸＋硝酸＋酢酸＋水からな
るエッチング液を用いて、ＴＦＴの半導体活性層該当部
１８の表面に露出した第２の金属膜１６a、１６bをエッ
チングする。このとき、第２の金属膜パターンに全体に
サイドエッチングが入ると、第２の金属膜パターンは半
導体能動膜パターンよりも内側となる。Next, the second metal films 16a and 16b exposed on the surface of the semiconductor active layer corresponding portion 18 of the TFT are etched again by using an etching solution composed of phosphoric acid + nitric acid + acetic acid + water. At this time, when side etching is performed on the entire second metal film pattern, the second metal film pattern is located inside the semiconductor active film pattern.
【００４９】その後、図６（g）に示すように、例えばS
F6＋HClガスを用いたドライエッチング法で半導体活性
層８に露出したオーミックコンタクト層４bと半導体能
動膜４ａの一部をエッチングする。Then, as shown in FIG. 6 (g), for example, S
The ohmic contact layer 4b exposed in the semiconductor active layer 8 and a part of the semiconductor active film 4a are etched by a dry etching method using F6 + HCl gas.
【００５０】さらにレジストを除去することにより、図
７（h）に示すように、第２の金属膜が、半導体活性層
８によってソース電極６とドレイン電極７に分離され、
かつその外周パターンが半導体パターン４よりも内側に
なるような形態上の特徴を有する平面パターンが得られ
る。By further removing the resist, the second metal film is separated into the source electrode 6 and the drain electrode 7 by the semiconductor active layer 8 as shown in FIG. 7 (h).
In addition, a plane pattern having a morphological feature such that the outer peripheral pattern is inside the semiconductor pattern 4 can be obtained.
【００５１】また、ソース電極、ソース配線とドレイン
電極を内包する半導体パターン４の外縁の少なくとも一
部が、ゲート配線１の外縁の内側に入り込んだ平面パタ
ーンとしておくのが、本発明の他の特徴である。Another feature of the present invention is that at least a part of the outer edge of the semiconductor pattern 4 including the source electrode, the source wiring and the drain electrode is formed as a plane pattern in which the outer edge of the gate wiring 1 is inserted. Is.
【００５２】次に、図１、図６（ｉ）に示すように、プ
ラズマＣＶＤ法を用いて層間絶縁膜９としてSiNx膜を３
００nm程度の厚さで成膜し、第３の写真製版工程を用い
てレジストパターニングを行い、CF4＋Ｏ2ガスを用いた
ドライエッチング法で、ドレイン電極７に通じるコンタ
クトホール１０、ゲート端子部の第１の金属膜に通じる
コンタクトホール１１およびソース端子部の第２の金属
膜に通じるコンタクトホール１２を形成する。Next, as shown in FIGS. 1 and 6I, a SiNx film is formed as an interlayer insulating film 9 by plasma CVD.
The film is formed to a thickness of about 00 nm, resist patterning is performed using the third photoengraving process, and the contact hole 10 leading to the drain electrode 7 and the first gate terminal portion are formed by a dry etching method using CF4 + O2 gas. A contact hole 11 communicating with the metal film and a contact hole 12 communicating with the second metal film of the source terminal portion are formed.
【００５３】最後に、図１、図６（ｊ）に示すように、
スパッタリング法などを用いてＩＴＯ（酸化インジウム
（In2Ｏ3）＋酸化スズ（Sn０2）からなる）などの透明
導電膜を成膜し、第４の写真製版工程でレジストパター
ニングを行い、例えは塩酸＋硝酸＋水からなるエッチン
グ液でウェットエッチングして画素電極１３、ゲート端
子接続パッド１４およびソース端子接続パッド１５を形
成する。Finally, as shown in FIGS. 1 and 6 (j),
A transparent conductive film such as ITO (made of indium oxide (In2O3) + tin oxide (Sn02)) is formed by using a sputtering method or the like, and resist patterning is performed in the fourth photoengraving process, for example, hydrochloric acid + nitric acid + The pixel electrode 13, the gate terminal connection pad 14 and the source terminal connection pad 15 are formed by wet etching with an etching solution composed of water.
【００５４】このようにして、本実施の形態にかかるＴ
ＦＴアレイ基板は、４回の写真製版で作製される。ま
た、ソース配線下に半導体段差部が存在しないため従来
段差部で発生しやすかったソース配線５の断線不良の発
生が抑えられ、かつＴＦＴ部のソース電極６とドレイン
電極７のパターンが半導体パターン４の内側に内包され
て交差しない溝造となるため、ＴＦＴのリーク電流も低
く抑えられた。In this way, the T according to the present embodiment is
The FT array substrate is manufactured by four times of photolithography. Further, since there is no semiconductor stepped portion under the source wiring, the occurrence of disconnection failure of the source wiring 5 which is apt to occur in the conventional stepped portion is suppressed, and the pattern of the source electrode 6 and the drain electrode 7 in the TFT portion is the semiconductor pattern 4. The leak current of the TFT was also suppressed to a low level because it had a groove structure that was included inside the TFT and did not intersect.
【００５５】また、コンタクトホール１１、１２、１３
部では、下部Al合金膜からなる第１と第２の金属膜の上
層部に窒素原子を含む金属膜を形成することにより、Ｉ
ＴＯ膜との界面酸化反応が抑えられ、ＩＴＯとAl界面の
コンタクト抵抗も低く良好な特性を得ることができた。Further, the contact holes 11, 12, 13
Part, by forming a metal film containing nitrogen atoms on the upper layer part of the first and second metal films composed of the lower Al alloy film,
The interfacial oxidation reaction with the TO film was suppressed, and the contact resistance at the interface between ITO and Al was low, and good characteristics could be obtained.
【００５６】このとき、前記窒素原子を含むAlまたはAl
を主成分とする金属膜は導電性を有していることが望ま
しく、その比抵抗値が１０μΩ・ｃｍ〜１０００μΩ・
ｃｍであることがさらに望ましい。比抵抗が１０００μ
Ω・ｃｍを超える金属膜を形成した場合は、この膜自身
が抵抗増大の原因となってしまうこと、またリン酸＋硝
酸＋酢酸＋水からなるエッチング液で同時エッチングす
る場合には、エッチングレートが極端に低下してしまい
下層の窒素を含まないAl膜パターンとの間でエッチング
断面形状が庇構造となってしまうためである。一方で比
抵抗値が１０μΩ・ｃｍ未満だとエッチング断面形状は
良好となるが、ＩＴＯとの界面反応抑制効果が不充分と
なって良好なコンタクト抵抗を得る効果が小さくなる。At this time, Al or Al containing the nitrogen atom
It is desirable that the metal film containing as a main component have conductivity, and its specific resistance value is 10 μΩ · cm to 1000 μΩ ·
More preferably, it is cm. Specific resistance is 1000μ
When a metal film exceeding Ω · cm is formed, the film itself causes an increase in resistance, and when etching is performed simultaneously with an etching solution consisting of phosphoric acid + nitric acid + acetic acid + water, the etching rate Is significantly reduced, and the etching cross-sectional shape becomes an eaves structure between the lower layer nitrogen-free Al film pattern. On the other hand, when the specific resistance value is less than 10 μΩ · cm, the etching cross-sectional shape is good, but the effect of suppressing the interfacial reaction with ITO is insufficient, and the effect of obtaining good contact resistance becomes small.
【００５７】窒素原子を含む金属膜を上層部に形成する
方法は、第１および第２の金属膜としてAl系合金以外に
も、ＩＴＯとの界面反応によってコンタクト抵抗不良を
生じやすいTa、Tiおよびこれらを主成分とする合金膜を
用いた場合でも同様の効果をとができる。The method of forming a metal film containing nitrogen atoms in the upper layer is not limited to Al-based alloys as the first and second metal films, but Ta, Ti and Similar effects can be obtained even when an alloy film containing these as main components is used.
【００５８】なお、第１および第２の金属膜してＩＴＯ
とのコンタクト特性が良好なCr、Mo、Wなどの金属膜を
用いた場合でも、上層部に窒素を含む金属層を設けるこ
とによってさらにコンタクト特性を改善することができ
る。The first and second metal films are ITO.
Even when a metal film of Cr, Mo, W or the like having good contact characteristics with is used, the contact characteristics can be further improved by providing the metal layer containing nitrogen in the upper layer portion.
【００５９】窒素を含む金属膜を形成する方法として
は、他に例えば、金属膜を形成後、表面を窒素プラズマ
処理する方法、窒素雰囲気中で熱処理する方法、あるい
は窒化メタルターゲットを用いたスパッタリング法によ
る成膜などが可能である。Other methods for forming a metal film containing nitrogen include, for example, a method of forming a metal film and then subjecting the surface to nitrogen plasma treatment, a heat treatment in a nitrogen atmosphere, or a sputtering method using a metal nitride target. It is possible to form a film by.
【００６０】本実施の形態のようにメタルターゲット用
いてArと窒素の混合ガス中でスパッタリングして窒素を
含む金属膜を形成する方法は、１種類のメタルターゲッ
トを用いるだけでよく、かつ同じスパックリング装置の
成膜チヤンバーの中で、まず窒素を含まない金属膜を成
膜した後、スパックリングガスに窒素ガスを混合するだ
けで窒素を含む金属膜を連続形成することができるこ
と、さらには金属膜の主成分が同じとなるため同時エッ
チングでパターニング可能となるため、製造工程を簡略
化することができる。In the method of forming a metal film containing nitrogen by sputtering in a mixed gas of Ar and nitrogen using a metal target as in this embodiment, only one type of metal target is used and the same spatter is used. In the film forming chamber of the ring device, a metal film containing no nitrogen is first formed, and then a metal film containing nitrogen can be continuously formed by simply mixing the spatling gas with nitrogen gas. Since the main components of the film are the same, patterning can be performed by simultaneous etching, so that the manufacturing process can be simplified.
【００６１】また、第１および第２の導電性金属膜とし
て、AlおよびAlを主成分とする金属膜を用いた場合、第
４の写真製版工程において、塩酸＋硝酸＋水からなるエ
ッチング液でＩＴＯをエッチングする場合、層間膜にピ
ンホールのような欠陥があると、エッチング液が染み込
んでAlを腐食断線させてしまうという可能性がある。When Al and a metal film containing Al as a main component are used as the first and second conductive metal films, in the fourth photoengraving process, an etching solution containing hydrochloric acid + nitric acid + water is used. When etching ITO, if there is a defect such as a pinhole in the interlayer film, there is a possibility that the etching solution permeates and corrodes Al.
【００６２】このような場合には、例えばArガスにH2Ｏ
ガスやH2ガスを導入した混合ガスを用いたスパックリン
グ法により、ＩＴＯ膜を非晶質化させて成膜形成するこ
とが望ましい。非晶質ＩＴＯ膜は、例えば塩酸＋硝酸の
濃度を低くしたエッチング液や、シュウ酸系エッチング
液などの弱酸系でエッチングできるため、エッチング液
が染み込んだ場合でもAlの腐食断線を防止することがで
きる。なお、バターニング後のＩＴＯ膜は熱処理によっ
て結晶化させておくことが望ましい。ＩＴＯを結晶化さ
せることにより、透過率の向上、比抵抗値の低減および
耐食性を向上させることができる。熱処理時の温度は結
晶化温度の点で１８０℃以上が好ましく、全体的なＴＦ
Ｔ特性を安定させる点で２００℃以上がさらに好まし
い。In such a case, for example, H 2 O is added to Ar gas.
It is desirable that the ITO film is formed into an amorphous film by a sprinkling method using a mixed gas in which a gas or H2 gas is introduced. Since the amorphous ITO film can be etched by a weak acid system such as an etching solution having a low concentration of hydrochloric acid + nitric acid or an oxalic acid system etching solution, it is possible to prevent Al corrosion breakage even when the etching solution permeates. it can. The ITO film after the patterning is preferably crystallized by heat treatment. By crystallizing ITO, it is possible to improve the transmittance, reduce the specific resistance value, and improve the corrosion resistance. The temperature during heat treatment is preferably 180 ° C or higher in terms of crystallization temperature,
200 ° C. or higher is more preferable from the viewpoint of stabilizing the T characteristic.
【００６３】なお、本実施の形態では透明導電膜として
ＩＴＯ膜を用いたが、これ以外にも酸化インジウム、酸
化スズ、酸化亜鉛またはこれらのうちの１種類以上を含
む透明性の導電酸化膜を用いることが可能であり、本発
明と同様の効果を奏する。Although the ITO film is used as the transparent conductive film in the present embodiment, a transparent conductive oxide film containing indium oxide, tin oxide, zinc oxide or at least one of them may be used. It can be used and has the same effect as the present invention.
【００６４】実施の形態２．この実施の形態２にかかる
ＴＦＴアレイ基板の構成を図１および図２（b）に示
す。実施の形態２にかかるＴＦＴアレイ基板では、第２
の金属膜における上層に窒素を含む金属膜を設けないよ
うにしている。Embodiment 2. The structure of the TFT array substrate according to the second embodiment is shown in FIGS. 1 and 2B. In the TFT array substrate according to the second embodiment, the second
The metal film containing nitrogen is not provided on the upper layer of the metal film.
【００６５】実施の形態３．この実施の形態３にかかる
ＴＦＴアレイ基板の構成を図１および図２（c）に示
す。実施の形態３にかかるＴＦＴアレイ基板では、上層
に窒素を含む金属膜を第２の金属膜に適用し、第１の金
属膜では、上層に窒素を含む金属膜を設けないようにし
ている。Embodiment 3. The structure of the TFT array substrate according to the third embodiment is shown in FIGS. 1 and 2 (c). In the TFT array substrate according to the third embodiment, the metal film containing nitrogen is applied to the second metal film as the upper layer, and the metal film containing nitrogen is not provided as the upper layer in the first metal film.
【００６６】実施の形態４
実施の形態１〜３において、第２の写真製版工程でのレ
ジストパターニングを、スリット状のハーフトーンマス
クを用いて一括露光で形成するものである。Fourth Embodiment In the first to third embodiments, resist patterning in the second photolithography process is performed by collective exposure using a slit-shaped halftone mask.
【００６７】以下、この実施の形態４にかかる製造方法
のうち、特徴的な第２の写真製版工程について説明す
る。The characteristic second photolithographic process of the manufacturing method according to the fourth embodiment will be described below.
【００６８】第２の写真製版工程で、図１に示すソース
配線５、ソース電極６、ドレイン電極７およびＴＦＴの
半導体活性層８を形成するために、図４（d）、図５
（e）に示すレジストパターンを形成する。In order to form the source wiring 5, the source electrode 6, the drain electrode 7 and the semiconductor active layer 8 of the TFT shown in FIG. 1 in the second photomechanical process, FIGS.
A resist pattern shown in (e) is formed.
【００６９】まず、ノボラック樹脂系のポジ型レジスト
を用い、スピンコータにより１．６μｍの厚さで塗布す
る。その後１２０℃で９０秒間プリベークを実施し、ソ
ース配線、ソース電極、ドレイン電極、ソース端子部金
属パッドを形成するためのマスクパターンであり、かつ
半導体活性層該当部８が図８（a）に示すようなライン
／スペース＝１．５μｍ／１．５μｍのストライプ形状
有するスリット状マスクパターンを用いて、１０００ｍ
sec．の露光を行う。このときの露光機は通常のステッ
パまたはミラープロジェクションタイプの露光機であ
り、光源には高圧水銀ランプのg線、h線を用いた。この
とき、上記ストライプ状パターンは露光装置の解像限界
よりも微細な寸法のパターンなので、レジストはストラ
イプ状には露光されずに、平均的に他の部分よりも少な
い露光量で露光される。First, a novolac resin-based positive resist is used to apply a spin coater to a thickness of 1.6 μm. Thereafter, prebaking is performed at 120 ° C. for 90 seconds to form a mask pattern for forming a source wiring, a source electrode, a drain electrode, and a metal pad of a source terminal portion, and the semiconductor active layer corresponding portion 8 is shown in FIG. 1000 m by using a slit-shaped mask pattern having a stripe shape of such line / space = 1.5 μm / 1.5 μm
sec. Exposure. The exposure machine used at this time was an ordinary stepper or mirror projection type exposure machine, and g-line and h-line of a high-pressure mercury lamp were used as a light source. At this time, since the stripe-shaped pattern has a size smaller than the resolution limit of the exposure apparatus, the resist is not exposed in a stripe shape, but is exposed with an exposure amount smaller than that of other portions on average.
【００７０】その結果、レジストパターンは図４
（d）、図５（e）に示されるように、半導体活性層８に
位置する第１部分１７bと、この第１部分よりも厚く第
１導伝性金属膜パターン１の上部に位置する第２部分１
７a、およびこの第２部分よりも厚い１７cの少なくとも
３つ以上の異なる膜厚を有するレジストパターンとして
形成される。このときのレジストパターンの膜厚は、例
えば第１部分１７bで０．４μm程度、第２部分１７aで
１．４μm程度、そして第３部分で１．６μm程度とな
る。As a result, the resist pattern is shown in FIG.
(D) As shown in FIG. 5 (e), the first portion 17b located in the semiconductor active layer 8 and the first portion 17b located above the first conductive metal film pattern 1 thicker than the first portion 17b. 2 parts 1
7a and 17c, which is thicker than the second portion 17c, is formed as a resist pattern having at least three different film thicknesses. At this time, the film thickness of the resist pattern is, for example, about 0.4 μm in the first portion 17b, about 1.4 μm in the second portion 17a, and about 1.6 μm in the third portion.
【００７１】なお、本実施例では、ストライプ状のマス
クパターンをライン／スペース＝１．５μm／１．５μm
としたが、この寸法に限ることなく、第１部分１７bの
膜厚が所望の値になるように自由に設計することが可能
である。また、ストライプ状に限らず、図５（b）に示
すようなドット状パターンとすることも可能である。In this embodiment, the stripe-shaped mask pattern is line / space = 1.5 μm / 1.5 μm.
However, without being limited to this size, it is possible to freely design the film thickness of the first portion 17b to have a desired value. Further, it is not limited to the stripe shape, and a dot pattern as shown in FIG.
【００７２】以上のように本実施の形態によれば、他の
実施の形態１〜３のように、追加露光をすることなく、
１回の露光だけで図４（d）に示すような少なくとも３
つ以上の異なる膜厚を有するレジストパターンを得るこ
とができるという効果がある。As described above, according to this embodiment, unlike the other first to third embodiments, without performing additional exposure,
At least 3 as shown in Fig. 4 (d) with only one exposure
There is an effect that resist patterns having three or more different film thicknesses can be obtained.
【００７３】本発明のＴＦＴアレイ基板およびその製造
方法においては、絶縁性基板、該絶縁性基板上に形成さ
れた第１の金属パターン、該第１の金属パターン上の絶
縁膜、該絶縁膜上の半導体パターン、該半導体パターン
上の第２の金属パターンを具備し、該半導体パターンは
該第２の金属パターンを内包するような平面構成とした
ので、４回の写真製版工程で製造できるとともに、ソー
ス配線下に半導体層段差が存在しないのでソース断線不
良が発生しにくく、かつソース電極、ドレイン電極のパ
ターンが半導体パターンに内包されて交差しないため、
リーク電流も低く抑えられるという効果がある。In the TFT array substrate and the manufacturing method thereof according to the present invention, an insulating substrate, a first metal pattern formed on the insulating substrate, an insulating film on the first metal pattern, and an insulating film on the insulating film are provided. Of the semiconductor pattern and a second metal pattern on the semiconductor pattern, and the semiconductor pattern has a plane configuration including the second metal pattern, so that it can be manufactured by four photoengraving steps, Since the semiconductor layer step does not exist under the source wiring, source disconnection failure is unlikely to occur, and the source electrode and drain electrode patterns are included in the semiconductor pattern and do not intersect,
There is an effect that the leak current can also be suppressed low.
【００７４】また、ソース配線とドレイン電極を内包す
る半導体パターンの外線の少なくとも一部がゲート配線
の外線の内側に入るような平面パターンとしたので、光
リークなどによるリーク電流の発生を抑制することがで
きる。Further, since the plane pattern is such that at least a part of the external line of the semiconductor pattern including the source wiring and the drain electrode is inside the external line of the gate wiring, the generation of leak current due to light leakage is suppressed. You can
【００７５】さらに、さらに第１の金属パターンおよび
第２の金属パターンの少なくともいずれか一方が、金属
膜とその上層に窒素原子を添加した金属膜の少なくとも
２層以上で形成するようにしたので、ＩＴＯなどの透明
性導線膜と該金属パターンとの界面反応を抑制でき、良
好なコンタクト特性を得ることができる。Further, at least one of the first metal pattern and the second metal pattern is formed of at least two layers of the metal film and the metal film to which nitrogen atoms are added. The interfacial reaction between the transparent conductive film such as ITO and the metal pattern can be suppressed, and good contact characteristics can be obtained.
【００７６】以上のように本発明の実施の形態にかかる
ＴＦＴアレイ基板は、低抵抗の金属配線を用いたＴＦＴ
アレイ基板を４回の写真製版工程数で製造することがで
きるので、高表示品質の液晶表示装置が低コストで、か
つ効率良く生産することが可能になる。As described above, the TFT array substrate according to the embodiment of the present invention is a TFT using low resistance metal wiring.
Since the array substrate can be manufactured by four photoengraving steps, a liquid crystal display device of high display quality can be efficiently manufactured at low cost.
【００７７】[0077]
【発明の効果】本発明によれば、写真製版工程の数を低
減するすることにより、高歩留まりで効率良く生産する
ことができる薄膜トランジスタアレイ基板及びその製造
方法を提供することができる。また、ソース電極あるい
はソース配線下に半導体層段差部を設けることない薄膜
トランジスタアレイ基板及びその製造方法を提供するこ
とができる。さらには、導電性金属膜としてAlやTaなど
の低抵抗配線をバリア金属層を形成することなく適用で
きる薄膜トランジスタアレイ基板及びその製造方法を提
供することができる。According to the present invention, it is possible to provide a thin film transistor array substrate and a method for manufacturing the same which can be efficiently manufactured with a high yield by reducing the number of photoengraving steps. Further, it is possible to provide a thin film transistor array substrate and a method for manufacturing the thin film transistor array substrate without providing a semiconductor layer step portion under the source electrode or the source wiring. Further, it is possible to provide a thin film transistor array substrate and a manufacturing method thereof in which a low resistance wiring such as Al or Ta can be applied as a conductive metal film without forming a barrier metal layer.
【図１】本発明の実施形態を示す薄膜トランジスタアレ
イの平面図である。FIG. 1 is a plan view of a thin film transistor array showing an embodiment of the present invention.
【図２】本発明の実施形態を示す薄膜トランジスタ部の
断面図である。FIG. 2 is a cross-sectional view of a thin film transistor portion showing an embodiment of the present invention.
【図３】本発明の実施形態を示す端子部の断面図であ
る。FIG. 3 is a sectional view of a terminal portion showing an embodiment of the present invention.
【図４】本発明の実施形態の製造工程を示す図である。FIG. 4 is a diagram showing a manufacturing process according to the embodiment of the present invention.
【図５】本発明の実施形態の製造工程を示す図である。FIG. 5 is a diagram showing a manufacturing process according to the embodiment of the present invention.
【図６】本発明の実施形態の製造工程を示す図である。FIG. 6 is a diagram showing a manufacturing process according to the embodiment of the present invention.
【図７】本発明の実施形態の製造工程を示す図である。FIG. 7 is a diagram showing a manufacturing process according to the embodiment of the present invention.
【図８】本発明の第４の実施形態の第２の写真製版に用
いるフォトマスクの半導体部パターンを示す図である。FIG. 8 is a view showing a semiconductor portion pattern of a photomask used for the second photolithography according to the fourth embodiment of the present invention.
【図９】従来構造の薄膜トランジスタ部を示す断面図で
ある。FIG. 9 is a cross-sectional view showing a thin film transistor portion having a conventional structure.
【図１０】従来構造の薄膜トランジスタアレイの端子部
を示す図である。FIG. 10 is a diagram showing a terminal portion of a thin film transistor array having a conventional structure.
【図１１】別の従来構造の薄膜トランジスタアレイの端
子部を示す図である。FIG. 11 is a diagram showing a terminal portion of another conventional thin film transistor array.
１ ゲート配線 １ａ 第１の尋電性金属膜
１ｂ 窒素原子を含む第１の導電性金属膜 ２ 補助容
量配線
３ ゲート絶縁膜 ４ 半導体パターン ４ａ 半尋体
能動膜
４ｂ オーミツクコンタクト膜 ５ ソース配線
６ａ 第２の導電性金属膜（ソース電極）
６ｂ 窒素原子を含む第２の導電性金属膜（ソース電
極）
７ａ 第２の導電性金属膜（ドレイン電極）
７ｂ 窒素原子を含む第２の導電性金属膜（ドレイン電
極）
８ 半導体活性層 ９ 層間絶縁膜（パッシベーション
膜）
１０ ドレイン電極コンタクトホール １１ゲート端子
部コンタクトホール
１２ ソース端子部コンタクトホール １３ 画素電極
１４ ゲート端子接続パッド １５ ソース端子接続パ
ッド
１６ａ 第２の導電性金属膜 １６ｂ 窒素原子を含む
第２の導電性金属膜
１７ａ 第２写真製版のゲート配線上の通常膜厚の第２
部分レジストパターン
１７ｂ 第２写真製版の半尋体活性層該当部の薄い膜厚
の第１部分レジストパターン
１７ｃ 第２写真製版の第１部分、第２部分よりも厚い
通常膜厚の第３部分のレジストパターン
１８ 第１部分レジストパターンのアッシング後の開口
部（半導体活性層該当部）
１０１ ゲート配線／電極 １０２ ゲート絶縁膜 １
０３ 半導体層
１０４ オーミックコンタクト層 １０５ソース配線
１０６ソース電極
１０７ ドレイン電極 １０８ 半導体活性層 １０９
層間絶縁膜
１１０ ドレイン電極コンタクトホール １１１ 画素
電極
１１２ ゲート配練接続用の端子部コンタクトホール
１１３ ゲート配線接続端子部 １１４ バリアメタルDESCRIPTION OF SYMBOLS 1 gate wiring 1a 1st conductive metal film 1b 1st conductive metal film containing nitrogen atom 2 auxiliary capacity wiring 3 gate insulating film 4 semiconductor pattern 4a semi-kind active film 4b ohmic contact film 5 source wiring 6a Second conductive metal film (source electrode) 6b Second conductive metal film containing nitrogen atoms (source electrode) 7a Second conductive metal film (drain electrode) 7b Second conductive metal containing nitrogen atoms Film (drain electrode) 8 Semiconductor active layer 9 Interlayer insulating film (passivation film) 10 Drain electrode contact hole 11 Gate terminal contact hole 12 Source terminal contact hole 13 Pixel electrode 14 Gate terminal connecting pad 15 Source terminal connecting pad 16a Second Conductive metal film 16b Second conductive metal film 17a containing nitrogen atoms Second gate wiring for photolithography The second of normal thickness
Partial resist pattern 17b Semi-partial active layer of the second photolithography First partial resist pattern 17c of the corresponding portion of the thin film corresponding to the first portion of the second photolithography, the third portion of the normal film thickness thicker than the second portion Resist pattern 18 First part Opening after ashing of resist pattern (corresponding part of semiconductor active layer) 101 Gate wiring / electrode 102 Gate insulating film 1
03 semiconductor layer 104 ohmic contact layer 105 source wiring
106 source electrode 107 drain electrode 108 semiconductor active layer 109
Interlayer insulating film 110 Drain electrode contact hole 111 Pixel electrode 112 Gate contact connection terminal hole 113 Gate wiring connection terminal part 114 Barrier metal
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/3205 Ｈ０１Ｌ 29/78 ６１７Ｌ 29/786 ６１７Ｍ ６１６Ｕ ６１６Ｖ 21/88 Ｒ Ｆターム(参考） 2H092 HA04 HA06 HA12 JA24 JA46 KA18 KB04 KB25 MA12 MA29 MA48 NA18 NA28 4M104 AA01 BB01 BB02 BB13 BB14 BB16 BB17 BB18 BB29 BB31 BB36 BB39 BB40 CC01 CC05 DD08 DD17 DD37 DD43 DD64 DD65 DD77 DD78 DD83 FF22 GG09 GG10 GG14 GG20 HH15 HH20 5C094 AA42 AA43 BA03 BA43 CA19 DA09 DA14 DA15 DB04 EA04 EA07 FB12 FB14 FB15 FB16 5F033 HH05 HH08 HH09 HH17 HH18 HH19 HH20 HH21 HH32 HH33 HH34 HH35 HH38 JJ01 JJ05 JJ08 JJ09 JJ17 JJ18 JJ19 JJ20 JJ21 JJ32 JJ33 JJ34 JJ38 KK05 KK08 KK09 KK17 KK18 KK19 KK20 KK21 KK32 KK33 KK34 LL04 LL06 MM05 MM13 NN03 NN07 PP12 PP15 QQ08 QQ09 QQ10 QQ11 QQ19 QQ37 QQ73 QQ78 QQ90 RR06 SS11 VV15 XX09 XX18 XX20 5F110 AA16 AA26 BB01 CC07 EE01 EE03 EE14 EE44 FF03 FF30 GG02 GG15 GG24 GG45 HK01 HK03 HK09 HK16 HK21 HK33 HK35 HK42 HL07 HL23 NN02 NN24 NN35 NN72 QQ02 QQ05─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 21/3205 H01L 29/78 617L 29/786 617M 616U 616V 21/88 R F term (reference) 2H092 HA04 HA06 HA12 JA24 JA46 KA18 KB04 KB25 MA12 MA29 MA48 NA18 NA28 4M104 AA01 BB01 BB02 BB13 BB14 BB16 BB17 BB18 BB29 BB31 BB36 BB39 BB40 CC01 CC05 DD08 DD17 DD37 DD43 DD64. DA14 DA15 DB04 EA04 EA07 FB12 FB14 FB15 FB16 5F033 HH05 HH08 HH09 HH17 HH18 HH19 HH20 HH21 HH32. MM13 NN03 NN07 PP12 PP15 QQ08 QQ09 QQ10 QQ11 QQ19 QQ37 QQ73 QQ78 QQ90 RR06 SS11 VV15 XX09 XX1 8 XX20 5F110 AA16 AA26 BB01 CC07 EE01 EE03 EE14 EE44 FF03 FF30 GG02 GG15 GG24 GG45 HK01 HK03 HK09 HK16 HK21 HK33 HK35 HK42 HL07 HL23 NN02 NN24 NN35 NN72 QQ02 QQ05
Claims (20)
れた第１の金属パターンと、当該第１の金属パターン上
に形成された絶縁膜と、当該絶縁膜上に形成された半導
体パターンと、当該半導体パターン上に形成された第２
の金属パターンとを備えた薄膜トランジスタアレイ基板
であって、 前記半導体パターンは、前記第２の金属パターンと同一
又はこの第２の金属パターンを内包する形状である薄膜
トランジスタアレイ基板。1. An insulating substrate, a first metal pattern formed on the insulating substrate, an insulating film formed on the first metal pattern, and a semiconductor formed on the insulating film. A pattern and a second pattern formed on the semiconductor pattern
A thin film transistor array substrate having the same metal pattern as that of the second metal pattern or a shape including the second metal pattern.
属パターンのうち、少なくとも一方の金属パターンがそ
の表面近傍に窒素原子を含む金属膜により形成されてい
ることを特徴とする請求項１記載の薄膜トランジスタア
レイ基板。2. The at least one metal pattern of the first metal pattern and the second metal pattern is formed of a metal film containing a nitrogen atom near the surface thereof. The thin film transistor array substrate described.
れたゲート配線と、当該ゲート配線上に形成された絶縁
膜と、当該絶縁膜上に形成された半導体パターンと、当
該半導体層上に形成されたソース配線、ソース電極及び
ドレイン電極と、これらソース配線、ソース電極及びド
レイン電極上に形成された層間絶縁膜と、当該層間絶縁
膜上に形成された画素電極とを備えた薄膜トランジスタ
アレイ基板であって、前記半導体パターンは、前記ソー
ス配線、前記ソース電極及びドレイン電極と同一又は内
包する形状である薄膜トランジスタアレイ基板。3. An insulating substrate, a gate wiring formed on the insulating substrate, an insulating film formed on the gate wiring, a semiconductor pattern formed on the insulating film, and the semiconductor layer. A thin film transistor including a source wiring, a source electrode and a drain electrode formed thereon, an interlayer insulating film formed on the source wiring, the source electrode and the drain electrode, and a pixel electrode formed on the interlayer insulating film. An array substrate, wherein the semiconductor pattern has the same shape as or includes the source wiring, the source electrode, and the drain electrode.
に、 層間絶縁膜を貫通し、前記ドレイン電極に達する第１の
コンタクトホールと、前記ソース配線に達する第２のコ
ンタクトホールと、前記ゲート絶縁膜と前記層間絶縁膜
を貫通し、前記ゲート電極に達する第３のコンタクトホ
ールとを備え、 これら第１のコンタクトホール、第２のコンタクトホー
ル及び第３のコンタクトホールは、前記画素電極のパタ
ーンで覆われ、 前記第１のコンタクトホール、第２のコンタクトホール
及び第３のコンタクトホールに対応する前記ドレイン電
極、前記ソース配線及び前記ゲート電極の少なくとも１
つの表面に窒素原子を含む金属層を有することを特徴と
する請求項３記載の薄膜トランジスタアレイ基板。4. The thin film transistor array substrate further includes a first contact hole penetrating an interlayer insulating film and reaching the drain electrode, a second contact hole reaching the source wiring, the gate insulating film and the A third contact hole penetrating the interlayer insulating film and reaching the gate electrode, and the first contact hole, the second contact hole and the third contact hole are covered with the pattern of the pixel electrode, At least one of the drain electrode, the source wiring, and the gate electrode corresponding to the first contact hole, the second contact hole, and the third contact hole
4. The thin film transistor array substrate according to claim 3, which has a metal layer containing nitrogen atoms on one surface.
第１の金属パターン、ソース配線、ソース電極、ドレイ
ン電極を形成する第２の金属パターンの少なくとも一方
の金属パターンがその表面近傍に窒素原子を含む金属膜
により形成されていることを特徴とする請求項３記載の
薄膜トランジスタアレイ基板。5. At least one of the first metal pattern forming the gate wiring and the gate electrode and the second metal pattern forming the source wiring, the source electrode and the drain electrode has nitrogen atoms in the vicinity of its surface. The thin film transistor array substrate according to claim 3, wherein the thin film transistor array substrate is formed of a metal film containing the same.
する半導体パターンの外縁の少なくとも一部が前記ゲー
ト配線の外縁の内側に入り込んでいる請求項３、４又は
５記載の薄膜トランジスタアレイ基板。6. The thin film transistor array substrate according to claim 3, 4 or 5, wherein at least a part of an outer edge of a semiconductor pattern including the source wiring and the drain electrode is inside the outer edge of the gate wiring.
ｒ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ａｌまたはこれらのうちの
少なくとも１種類以上を含む合金からなることを特徴と
する請求項１、２、３、４、５又は６記載の薄膜トラン
ジスタアレイ基板。7. The first metal film and the second metal are C
7. The thin film transistor array substrate according to claim 1, which is made of r, Mo, Ti, W, Ta, Al, or an alloy containing at least one of these.
ることを特徴とする請求項３、４、５、６又は７記載の
薄膜トランジスタアレイ基板。8. The thin film transistor array substrate according to claim 3, wherein the pixel electrode material is made of a metal or an alloy.
スズ、酸化亜鉛又はこれらのうちの少なくとも１種類以
上を含む透明性の導電酸化膜からなることを特徴とする
請求項３、４、５、６又は７記載の薄膜トランジスタア
レイ基板。9. The pixel electrode material is made of indium oxide, tin oxide, zinc oxide, or a transparent conductive oxide film containing at least one of them. 6. The thin film transistor array substrate according to 6 or 7.
成する工程と、 当該第１の金属パターン上に絶縁膜を形成する工程と、 当該絶縁膜上に半導体パターンを形成する工程と、 当該半導体パターン上に第２の金属パターンとを形成す
る工程とを備え、 当該第２の金属パターンを形成する工程においては、前
記半導体パターンが前記第２の金属パターンと同一又は
この第２の金属パターンを内包する形状となるよう当該
第２の金属パターンを形成する薄膜トランジスタアレイ
基板の製造方法。10. A step of forming a first metal pattern on an insulating substrate, a step of forming an insulating film on the first metal pattern, and a step of forming a semiconductor pattern on the insulating film. A step of forming a second metal pattern on the semiconductor pattern, wherein in the step of forming the second metal pattern, the semiconductor pattern is the same as or different from the second metal pattern. A method of manufacturing a thin film transistor array substrate, wherein the second metal pattern is formed so as to include a pattern.
に第１の写真製版及びエッチングによりゲート配線、ゲ
ート電極を形成する工程と、 ゲート絶縁膜、半導体膜、オーミックコンタクト膜、第
２の金属膜を順次成膜した後に第２の写真製版を行い、
感光性レジストパターンを、薄膜トランジスタを形成す
る半導体活性層該当部に位置する第１部分と、少なくと
も前記第１部分よりも厚い第２部分と、該第１部分及び
第２部分よりも厚い第３部分を含むように形成する工程
と、 前記オーミックコンタクト膜および前記半導体膜をエッ
チングすると共に、レジストを薄膜化し、前記半導体活
性層該当部に位置する前記第１部分のレジストを除去す
る工程と、 さらに該半導体活性層該当部に位置する第１部分にある
第２の金属膜をエッチングにより除去し、その後半導体
活性層該当部のオーミックコンタクト膜を除去して半導
体活性層を有する薄膜トランジスタを形成する工程と、 層間絶縁膜を成膜し、第４の写真製版及びエッチングに
より該第１のコンタクトホールを介して該ドレイン電極
に接続する部分を有する画素電極と、該第２のコンタク
トホールを介して該ソース配線に接続されたソース端子
と、該第３のコンタクトホールを介して該ソース配線に
接続されたゲート端子を形成する工程とを有する薄膜ト
ランジスタアレイ基板の製造方法。11. A step of forming a gate wiring and a gate electrode by first photolithography and etching after forming a first metal film on an insulating substrate, a gate insulating film, a semiconductor film, an ohmic contact film, and After sequentially forming the second metal film, the second photoengraving is performed,
A photosensitive resist pattern, a first portion located at a portion corresponding to a semiconductor active layer forming a thin film transistor, a second portion at least thicker than the first portion, and a third portion thicker than the first portion and the second portion. And a step of etching the ohmic contact film and the semiconductor film, thinning the resist, and removing the resist in the first portion located in the semiconductor active layer corresponding portion, further comprising: Forming a thin film transistor having a semiconductor active layer by removing the second metal film in the first portion located in the semiconductor active layer corresponding portion by etching, and then removing the ohmic contact film in the semiconductor active layer corresponding portion; An interlayer insulating film is formed, and the drain electrode is formed through the first contact hole by fourth photolithography and etching. A pixel electrode having a portion to be connected, a source terminal connected to the source wiring through the second contact hole, and a gate terminal connected to the source wiring through the third contact hole are formed. And a method of manufacturing a thin film transistor array substrate.
ソース配線、ソース電極、ドレイン電極および前記薄膜
トランジスタ半導体活性層該当部に相当するマスクパタ
ーンで露光した後、少なくとも該薄膜トランジスタ半導
体活性層該当部を別のマスクパターンを用いて追加露光
する工程により、該薄膜トランジスタ半導体活性層該当
部に位置する前記第１部分のレジスト膜厚を他の部分よ
りも薄くすることを特徴とする請求項１１記載の薄膜ト
ランジスタアレイ基板の製造方法。12. In the second photolithography process, after exposing with a mask pattern corresponding to the source wiring, the source electrode, the drain electrode and the thin film transistor semiconductor active layer corresponding portion, at least the thin film transistor semiconductor active layer corresponding portion is exposed. 12. The thin film transistor according to claim 11, wherein the resist film thickness of the first portion located at the corresponding portion of the thin film transistor semiconductor active layer is made thinner than other portions by the step of performing additional exposure using another mask pattern. Array substrate manufacturing method.
薄膜トランジスタ半導体活性層該当部に当たるフォトマ
スクパターンをドット状パターンあるいはストライプパ
ターンとし、全面露光を行うことによって該薄膜トラン
ジスタ半導体活性層該当部に位置する第１部分のレジス
ト膜厚を他の部分よりも薄くすることを特徴とする請求
項１１記載の薄膜トランジスタアレイ基板の製造方法。13. In the second photolithography process, the photomask pattern corresponding to the portion corresponding to the thin film transistor semiconductor active layer is formed into a dot pattern or a stripe pattern, and the entire surface is exposed to locate the portion corresponding to the thin film transistor semiconductor active layer. The method of manufacturing a thin film transistor array substrate according to claim 11, wherein the resist film thickness of the first portion is thinner than that of the other portions.
工程において、前記第２の金属膜をエッチングした後
に、前記オーミックコンタクト膜、半導体膜のエッチン
グ、および前記薄膜トランジスタ半導体活性層該当部上
の前記第１部分のレジスト除去を、ドライエッチングに
より順次行うことを特徴とする請求項１１、１２又は１
３記載の薄膜トランジスタアレイ基板の製造方法。14. In the etching step after the second photoengraving step, after etching the second metal film, the ohmic contact film, the semiconductor film are etched, and the thin film transistor semiconductor active layer is formed on the corresponding portion. 13. The resist removal of the first portion is sequentially performed by dry etching.
3. The method for manufacturing a thin film transistor array substrate according to 3.
アッシング工程を含む請求項１４記載の薄膜トランジス
タアレイ基板の製造方法。15. The method of manufacturing a thin film transistor array substrate according to claim 14, wherein the dry etching step includes a resist ashing step.
属膜および第２の金属膜を、窒素ガスを添加した雰囲気
中でのスパッタリング法を用いて形成することを特徴と
する請求項１０又は１１記載の薄膜トランジスタアレイ
基板の製造方法。16. The upper layer surface is formed with the first metal film and the second metal film containing nitrogen atoms by a sputtering method in an atmosphere to which nitrogen gas is added. Alternatively, the method of manufacturing a thin film transistor array substrate according to item 11.
属膜および第２の金属膜を、窒素原子を添加した材料か
らなるスパッタリングターゲット材を用いてスパッタリ
ングすることによって形成することを特徴とする請求項
１０又は１１記載の薄膜トランジスタアレイ基板の製造
方法。17. The upper metal film is formed by sputtering the first metal film and the second metal film containing nitrogen atoms using a sputtering target material made of a material to which nitrogen atoms are added. The method of manufacturing a thin film transistor array substrate according to claim 10 or 11.
が、Ｃｒ、Ｍｏ、Ｔｉ、Ｗ、Ｔａ、Ａｌまたはこれらの
うちの少なくとも１種類以上を含む合金からなることを
特徴とする請求項１０、１１、１２、１３、１４、１
５、１６又は１７記載の薄膜トランジスタアレイ基板の
製造方法。18. The first metal film and the second metal film are made of Cr, Mo, Ti, W, Ta, Al or an alloy containing at least one of these. Items 10, 11, 12, 13, 14, 1
A method for manufacturing a thin film transistor array substrate according to 5, 16, or 17.
態で成膜し、その後前記第４の写真製版、エッチング工
程によって画素電極および前記ソース端子、ゲート端子
部を形成した後に、アニールによって結晶化状態に変化
させる工程を含む請求項１１、１２、１３、１４、１
５、１６、１７又は１８記載の薄膜トランジスタアレイ
基板の製造方法。19. A conductive film to be the pixel electrode material is formed in an amorphous state, and then the pixel electrode, the source terminal, and the gate terminal portion are formed by the fourth photoengraving and etching process, and then annealed. 12. The method according to claim 11, 12, 13, 14, 1 including the step of changing to a crystallization state by
5. A method of manufacturing a thin film transistor array substrate according to 5, 16, 17 or 18.
化スズ、酸化亜鉛又はこれらのうちの少なくとも１種類
以上を含む透明性の導電酸化膜からなることを特徴とす
る請求項１９記載の薄膜トランジスタアレイ基板の製造
方法。20. The thin film transistor array according to claim 19, wherein the pixel electrode material is made of indium oxide, tin oxide, zinc oxide, or a transparent conductive oxide film containing at least one of them. Substrate manufacturing method.
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