JP2003057305A - Testing device for semiconductor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor testing device provided with a bus interface device applicable easily to transfer data continuously to a plurality of optional resistors out of a resistor group for conducting data transfer. SOLUTION: Essential constitution concerned in a bus interface is provided with a data number applying part 60 inside a bus I/F part 50, provided with a data number extracting part 20 inside a decoding part 10, and provided with resistor unit R/W control parts 80 for the individual respective resistors R1-Rn. The data number applying part 60 is provided with a function for putting a data number to the corresponding resistor on a tester bus TBUS. The data number extracting part 20 extracts 1 bite of data number carried on the tester bus TBUS, and supplys an extracted data number 20s to the each resistor unit R/W control part 80. The resistor unit R/W control part 80 is provided with a resistor number storage resistor 82 and a consistency detecting part 84.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】この発明は、半導体試験装置
において連続的にデータを書込み・読出しのデータ転送
動作を行うバスインターフェース装置を備える半導体試
験装置に関する。特に、レジスタ群の中で任意の複数レ
ジスタに対する連続的なデータ転送が容易に適用可能な
バスインターフェース装置を備える半導体試験装置に関
する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test device including a bus interface device for continuously performing data write / read data transfer operations in a semiconductor test device. In particular, the present invention relates to a semiconductor test device including a bus interface device to which continuous data transfer can be easily applied to arbitrary plural registers in a register group.

【０００２】[0002]

【従来の技術】従来技術について、図１の半導体試験装
置のバスインターフェースに係る概念構成図と、図２の
連続的な書込み例を示すタイミングチャートとを参照し
て説明する。半導体試験装置は周知のように多数チャン
ネル、例えば１０００チャンネル以上ものピンエレクト
ロニクス回路を備えている。全チャンネルに備えている
データ設定／読出し等のレジスタの個数は数十万以上に
及ぶ。これらレジスタとテスタプロセッサとの間で、デ
ータの授受を行うバスインターフェース回路を備えてい
る。これらレジスタに対してデバイス試験条件の変更や
試験結果や動作状態等のデータを授受する為に、所望の
レジスタとの間で高速にインターフェースする必要があ
る。更にこのとき、ランダムなアドレス割り付け条件の
レジスタに対しても、連続的にデータを書込み／読出し
できることが求められている。2. Description of the Related Art A conventional technique will be described with reference to a conceptual configuration diagram relating to a bus interface of a semiconductor test apparatus in FIG. 1 and a timing chart showing a continuous writing example in FIG. As is well known, the semiconductor test equipment has a large number of pin electronics circuits, for example, 1000 channels or more. The number of registers for data setting / reading, etc., provided for all channels reaches hundreds of thousands or more. A bus interface circuit is provided for exchanging data between these registers and the tester processor. It is necessary to interface with desired registers at high speed in order to change device test conditions and exchange data such as test results and operating states with respect to these registers. Further, at this time, it is required that data can be continuously written / read even to a register having a random address allocation condition.

【０００３】図１は半導体試験装置のバスインターフェ
ースに係る概念構成図である。この要部構成要素は、テ
スタプロセッサＴＰと、バスインターフェース部５０
と、テスタバスＴＢＵＳと、ピンエレクトロニクスに代
表される多数枚のレジスタ側ボード（データ授受ボー
ド）とを備える。尚、半導体試験装置は公知であり技術
的に良く知られている為、本願に係る要部を除き、その
他の信号や構成要素、及びその詳細説明については省略
する。FIG. 1 is a conceptual configuration diagram relating to a bus interface of a semiconductor test apparatus. The main components are the tester processor TP and the bus interface unit 50.
, A tester bus TBUS, and a large number of register side boards (data transfer boards) represented by pin electronics. Since the semiconductor test apparatus is publicly known and well known in the art, other signals and components, and detailed description thereof will be omitted except for the main part of the present application.

【０００４】テスタプロセッサＴＰは、半導体試験装置
に内蔵する制御用のＣＰＵであり、本願においては、主
にデバイス試験プログラムの実行に基づいて、バスイン
ターフェース部（バスＩ／Ｆ部）５０を制御して所定の
インターフェース動作を行う。バスインターフェース部
５０は、テスタバスＴＢＵＳに接続されていて、転送動
作の動作モードに基づいて、例えば単一ワードのデータ
転送や、所望複数ワードのデータ転送が行なわれる。こ
れら転送動作の動作モードもテスタプロセッサＴＰから
設定制御される。The tester processor TP is a control CPU built in the semiconductor test apparatus. In the present application, the tester processor TP controls the bus interface section (bus I / F section) 50 mainly based on the execution of the device test program. To perform a predetermined interface operation. The bus interface unit 50 is connected to the tester bus TBUS and performs, for example, single word data transfer or desired plural word data transfer based on the operation mode of the transfer operation. The operation mode of these transfer operations is also set and controlled by the tester processor TP.

【０００５】テスタバスＴＢＵＳは、半導体試験装置で
使用される専用の高速バスインターフェースであり、こ
この例では２４ビットのアドレスと３２ビットのデータ
とを８ビットデータ単位に分割してシリアルにデータ伝
送するインターフェース構成の場合とする。インターフ
ェース用の信号としては、８ビット幅のバスデータＢＵ
ＳＤＴ１と、同期用のクロックと、バススタート信号Ｂ
ＵＳＳＴＡＲＴと、アドレス有効信号ＡＤＶと、データ
有効信号ＤＴＶと、その他の信号を含むバス制御信号を
備えている。The tester bus TBUS is a dedicated high-speed bus interface used in semiconductor test equipment. In this example, a 24-bit address and 32-bit data are divided into 8-bit data units for serial data transmission. This is for interface configuration. 8-bit bus data BU as an interface signal
SDT1, synchronization clock, bus start signal B
The bus control signal includes USSTART, address valid signal ADV, data valid signal DTV, and other signals.

【０００６】ここで、図２の連続的な書込み例を示すタ
イミングチャートを説明する。このタイミングチャート
の場合の条件は、予め書込み先が決められた後におい
て、書込み対象の各レジスタへ順次連続的に書込みを行
う場合とする。図２に示すように、バスデータＢＵＳＤ
Ｔ２上のデータ発生シーケンスは、最初の１サイクルで
はバススタート信号ＢＵＳＳＴＡＲＴによるコマンドサ
イクルであり、ここでは書込み命令を発生する。次の３
サイクルではアドレス有効信号ＡＤＶの期間に３バイト
のレジスタのアドレスデータＡ１〜Ａ３を発生する。そ
の後の連続するサイクルではデータ有効信号ＤＴＶによ
る４サイクル単位の４バイトとする３２ビットの第１書
込みデータＤ１ａ〜Ｄ１ｄ、第２書込みデータＤ２ａ〜
Ｄ２ｄ、…、第ｎ書込みデータＤｎａ〜Ｄｎｄの発生で
ある。これによれば、第１書込みデータは前記アドレス
データで指定されたレジスタへ書込む。第２書込みデー
タは後述する連続データ転送制御部３０によって生成し
たデータ番号３２ｓで指定されたレジスタへ書込む。第
３書込みデータは同様に連続データ転送制御部３０によ
って生成したデータ番号３２ｓで指定されたレジスタへ
書込む。以後、同様にして連続的に順次発生するデータ
番号で指定されたレジスタへ書込む。従って、対応する
データ番号３２ｓを発生する制御手段が必要であり、連
続データ転送制御部３０がこれを担当している。Now, a timing chart showing the continuous writing example of FIG. 2 will be described. The condition in the case of this timing chart is that after the write destination is determined in advance, writing is successively performed to each register to be written. As shown in FIG. 2, bus data BUSD
The data generation sequence on T2 is a command cycle by the bus start signal BUSSTART in the first one cycle, and a write command is generated here. Next 3
In the cycle, the address data A1 to A3 of the 3-byte register is generated during the address valid signal ADV. In subsequent successive cycles, 32-bit first write data D1a to D1d and second write data D2a to 4 bytes in 4 cycle units by the data valid signal DTV.
D2d, ..., Occurrence of the nth write data Dna to Dnd. According to this, the first write data is written into the register designated by the address data. The second write data is written into the register designated by the data number 32s generated by the continuous data transfer control unit 30 described later. Similarly, the third write data is written into the register designated by the data number 32s generated by the continuous data transfer control unit 30. Thereafter, similarly, the data is written into the register designated by the data numbers that are successively generated. Therefore, a control means for generating the corresponding data number 32s is required, and the continuous data transfer control section 30 is in charge of this.

【０００７】図１に戻り、各レジスタ側ボードの内部の
要部構成要素としては、デコード部１０と、連続データ
転送制御部３０と、データの授受を行うレジスタ群の一
例として、レジスタＲ１〜Ｒｎを備える。ここで、当該
ボード内に備えるレジスタ群のアドレス割り付けは離散
的なアドレス割り付けがされている場合と仮定する。Returning to FIG. 1, the registers R1 to Rn are shown as an example of a register group for exchanging data with a decoding section 10, a continuous data transfer control section 30, and main elements constituting each register side board. Equipped with. Here, it is assumed that the address allocation of the register group provided in the board is discrete.

【０００８】デコード部１０は、３バイトのアドレスデ
ータＡ１〜Ａ３をデコードして、当該ボードへのアクセ
スであるかを検出し、もしも当該ボードに該当するデー
タの授受である場合には、そのサイクル期間に対してア
クセス信号１０ｓを出力し、これを連続データ転送制御
部３０へ供給する。更に、内部バスであるバスデータＢ
ＵＳＤＴ２と、外部のテスタバスＴＢＵＳとのインター
フェースも行う。ここで、バスデータＢＵＳＤＴ２には
８ビット幅のバスと上記バス制御信号の必要な信号を含
むものとする。このバスデータＢＵＳＤＴ２も連続デー
タ転送制御部３０へ供給する。尚、内部バスであるバス
データＢＵＳＤＴ２における、書込みデータはバイト単
位とするシリアルなデータ形態と、３２ビットパラレル
に変換したデータ形態とがあり、レジスタ側の回路に対
応して、何れか一方若しくは両方のデータ形態が適用さ
れる。The decoding unit 10 decodes the 3-byte address data A1 to A3 to detect whether or not the access is to the board, and if the data corresponding to the board is exchanged, the cycle thereof is determined. The access signal 10s is output for the period and is supplied to the continuous data transfer control unit 30. Furthermore, the bus data B which is an internal bus
It also interfaces with USDT2 and an external tester bus TBUS. Here, it is assumed that the bus data BUSDT2 includes a bus having an 8-bit width and necessary signals for the bus control signal. This bus data BUSDT2 is also supplied to the continuous data transfer control unit 30. In the bus data BUSDT2, which is an internal bus, the write data has a serial data form in byte units and a data form converted into 32-bit parallel data. The data format of is applied.

【０００９】連続データ転送制御部３０は、レジスタ側
ボード内に複数備える場合もあるが、この図では１個を
備える具体例とする。連続データ転送制御部３０は、各
レジスタＲ１〜Ｒｎに対して個別のイネーブル信号３４
ｓ1〜３４ｓnを生成して供給するものであって、内部に
はデータ番号発生部３２とレジスタ選択部３４とを備え
る。A plurality of continuous data transfer control units 30 may be provided in the register side board, but in this figure, a specific example is provided. The continuous data transfer control unit 30 has an individual enable signal 34 for each of the registers R1 to Rn.
It generates and supplies s1 to 34sn, and internally includes a data number generation unit 32 and a register selection unit 34.

【００１０】データ番号発生部３２は、データ番号発生
条件に従って指定のデータ番号３２ｓを指定の順番で順
次発生し、これをレジスタ選択部３４へ供給する。ここ
で、データ番号発生条件は、予めどのレジスタに対して
どのような順番でデータ番号を発生するかを示す固定し
たデータ番号発生条件、若しくはソフト的に変更可能な
データ番号発生条件であって、連続データ転送に先立っ
て、予め設定されているものとする。即ち、異なる連続
データ転送の場合、これに先だって予めデータ番号発生
条件を設定する手順が必要である。これによれば、レジ
スタのアドレスデータＡ１〜Ａ３を受けた直後から、４
クロックサイクル単位毎に、指定のデータ番号３２ｓ
が、指定の順番で順次発生される。The data number generation unit 32 sequentially generates the designated data numbers 32s in the designated order in accordance with the data number generation conditions, and supplies them to the register selection unit 34. Here, the data ID generating conditions, an any order at a fixed data number generating condition indicating generates data number, or soft alterable data number generating conditions for advance which register, It is assumed that the data is preset prior to the continuous data transfer. That is, in the case of different continuous data transfer, a procedure for setting the data number generation condition in advance is required prior to this. According to this, immediately after receiving the address data A1 to A3 of the register, 4
Specified data number 32s for each clock cycle unit
Are sequentially generated in the specified order.

【００１１】レジスタ選択部３４は、上記データ番号３
２ｓを受けて、各レジスタへ接続されている書込み用と
読み出し用とする２本単位のイネーブル信号３４ｓ1〜
３４ｓnの中で、データ番号３２ｓに対応するイネーブ
ル信号を有効にする。尚、上記書込み命令の場合におけ
るイネーブル信号は、書込み用の信号をイネーブルにす
る。The register selection unit 34 uses the data number 3
Receiving 2 s, enable signal 34 s1 for two units connected to each register for writing and reading
In 34sn, the enable signal corresponding to the data number 32s is validated. The enable signal in the case of the write command enables the signal for writing.

【００１２】各レジスタＲ１〜Ｒｎは、３２ビットの書
込みデータの中で３２ビット全てを使用しているレジス
タや、必要ビットのみを使用するレジスタがある。ま
た、個々のレジスタ側の回路形態に伴って、書込みデー
タをバイト単位のシリアルにインターフェースする形態
のレジスタや、３２ビットパラレルのデータとしてイン
ターフェースする形態のレジスタがある。この為、上記
連続データ転送制御部３０はこれらに対応する回路構成
を備えている。尚、レジスタとして、通常のレジスタ
と、複数ワードのデータを格納するメモリもレジスタと
して考える。Each of the registers R1 to Rn is a register that uses all 32 bits of the write data of 32 bits or a register that uses only the necessary bits. In addition, depending on the circuit configuration of each register side, there are registers that interface write data serially in byte units and registers that interface as 32-bit parallel data. Therefore, the continuous data transfer control unit 30 has circuit configurations corresponding to these. As the register, a normal register and a memory for storing data of a plurality of words are also considered as the register.

【００１３】上述説明したように、連続的なデータ転送
を行う従来のバスインターフェースにおいては、アドレ
ス有効信号ＡＤＶで受けたアドレスデータＡ１〜Ａ３を
受け、これに基づいて連続データ転送制御部３０が所定
のデータ番号３２ｓを順次生成して対応するレジスタＲ
１〜Ｒｎへの書込み／読出し制御信号を発生する方式と
なっている。従って、この従来方式によれば、連続的に
データ転送を行うに先立って、どのような順番でデータ
番号を発生するかを示すデータ番号発生条件が既知であ
る必要性があり、連続データの転送上の制約条件となる
難点がある。つまり、ピン方向に展開するＬＳＩにおい
ては、個々のＬＳＩが全てのロケーションにおいて、デ
ータ番号を識別するはハードウエアを備えている必要が
ある。それは、場合よっては１ランク上のセル数を必要
となり、コスト高となる。As described above, in the conventional bus interface for continuous data transfer, the address data A1 to A3 received by the address valid signal ADV are received, and the continuous data transfer control unit 30 determines a predetermined value based on the address data A1 to A3. Data number 32s is sequentially generated and the corresponding register R
It is a system for generating write / read control signals for 1 to Rn. Therefore, according to this conventional method, it is necessary to know the data number generation condition indicating the order in which the data numbers are generated prior to the continuous data transfer. There is a difficulty that becomes the above constraint condition. That is, in the LSI developed in the pin direction, it is necessary for each LSI to have hardware for identifying the data number at all locations. In some cases, this requires a cell number one rank higher, which increases the cost.

【００１４】更に、各レジスタのアドレスがランダムな
アドレス割り付け条件の場合には、これに対応してラン
ダムなデータ番号３２ｓの発生順とする必要があり、デ
ータ転送順序が変われば、これに対応したデータ番号３
２ｓの発生順とする必要がある。これらに伴い、データ
番号発生部３２の回路構成が複雑となる難点がある。Further, when the address of each register is a random address allocation condition, it is necessary to set the random data number 32s in the generation order corresponding to this, and if the data transfer order changes, it corresponds. Data number 3
The order of occurrence is 2s. As a result, the circuit configuration of the data number generation unit 32 becomes complicated.

【００１５】[0015]

【発明が解決しようとする課題】上述説明したように従
来技術においては、アドレス有効信号ＡＤＶで受けたア
ドレスデータに基づいて連続データ転送制御部が対応す
る所定のレジスタ群への書込み／読出しの制御信号を生
成して発生する方式となっている。これに伴い、既知の
順番でレジスタへ制御信号を発生する機能を備える必要
性があり、任意のレジスタに対する連続データの転送を
行う場合の制約条件となってくる難点がある。そこで、
本発明が解決しようとする課題は、データ転送を行うレ
ジスタ群の中で任意の複数レジスタに対する連続的なデ
ータ転送が容易に適用可能なバスインターフェース装置
を備える半導体試験装置を提供することである。As described above, in the prior art, the continuous data transfer control unit controls writing / reading to / from a predetermined register group based on the address data received by the address valid signal ADV. It is a method of generating and generating a signal. Along with this, it is necessary to have a function of generating control signals to the registers in a known order, which is a constraint condition when transferring continuous data to an arbitrary register. Therefore,
The problem to be solved by the present invention is to provide a semiconductor test apparatus including a bus interface device to which continuous data transfer can be easily applied to arbitrary plural registers in a register group for data transfer.

【００１６】[0016]

【課題を解決するための手段】第１の解決手段を示す。
上記課題を解決するために、半導体試験装置の各装置側
のボードに備えられるデバイス試験に係る多数個のレジ
スタＲ１〜Ｒｎを具備し、上記多数個のレジスタＲ１〜
Ｒｎの中で所定の複数レジスタに対してバス制御命令を
所定に発生して書込み制御／読出し制御を行う上記テス
タプロセッサＴＰ側に備えられるバスインターフェース
部５０を具備し、以上を備えて、非連続的なアドレス空
間に割り付けされている所定複数個のレジスタに対して
連続的にデータの書込み／読出しのバスインタフェース
を行う半導体試験装置において、半導体試験装置が備え
るテスタバスＴＢＵＳを介して所定複数個のレジスタ群
に対して順次連続的にアクセスするとき、最初にアクセ
スするレジスタを第１レジスタと呼称し、以後アクセス
するレジスタを順次第２レジスタ、第３レジスタ、…、
最終レジスタと呼称し、所定ビット幅のフルアドレスデ
ータ（例えばアドレスデータＡ１、Ａ２、Ａ３）が所定
の複数バスサイクル単位に分割されて上記テスタバスＴ
ＢＵＳを介してレジスタ側のボードへ送出され、複数バ
スサイクル単位に分割された分割単位アドレスの中で、
各レジスタ共通部分を共通アドレス部分（例えばアドレ
スデータＡ１、Ａ２部分）と呼称し、レジスタ個々に異
なるアドレス部分を固有アドレス部分（例えばアドレス
データＡ３部分）と呼称したとき、最初の第１レジスタ
に対するアドレス情報のバス送出形態は上記共通アドレ
ス部分と上記固有アドレス部分との両方を送出する手段
（バスインターフェース部５０）を具備し、以後の連続
する第２レジスタから最終レジスタに対するアドレス情
報のバス送出形態は上記固有アドレス部分のみを送出す
るバスインターフェース部５０を具備し、以上を具備す
ることを特徴とする半導体試験装置である。上記発明に
よれば、データ転送を行うレジスタ群の中で任意の複数
レジスタに対する連続的なデータ転送が容易に適用可能
なバスインターフェース装置を備える半導体試験装置が
実現できる。A first solution will be described.
In order to solve the above problems, a plurality of registers R1 to Rn relating to a device test provided on a board on each side of a semiconductor test apparatus are provided, and the plurality of registers R1 to Rn are provided.
The bus interface section 50 is provided on the side of the tester processor TP for performing write control / read control by generating a bus control command for a predetermined plurality of registers in Rn. In a semiconductor test device for continuously performing a data write / read bus interface with respect to a predetermined plurality of registers allocated to a specific address space, a predetermined plurality of registers are provided via a tester bus TBUS provided in the semiconductor test device. When sequentially and consecutively accessing the group, the register to be accessed first is referred to as a first register, and the registers to be accessed thereafter are sequentially the second register, the third register, ...
It is called a final register, and full address data (for example, address data A1, A2, A3) having a predetermined bit width is divided into a plurality of predetermined bus cycle units and the tester bus T
It is sent to the board on the register side via BUS, and among the division unit addresses divided in units of multiple bus cycles,
When each register common part is called a common address part (for example, address data A1 and A2 part) and each register different address part is called a unique address part (for example, address data A3 part), the address for the first register The information bus transmission form comprises means (bus interface unit 50) for transmitting both the common address part and the unique address part, and the address information bus transmission form from the subsequent second register to the final register is as follows. The semiconductor test apparatus is provided with a bus interface unit 50 for transmitting only the above-mentioned unique address portion, and is provided with the above. According to the above invention, it is possible to realize a semiconductor test device including a bus interface device to which continuous data transfer can be easily applied to arbitrary plural registers in a register group for data transfer.

【００１７】次に、第２の解決手段を示す。ここで第３
図は、本発明に係る解決手段を示している。多数個の上
記レジスタＲ１〜Ｒｎにおいて、個々に固有のレジスタ
を割り付けするレジスタ番号を保持するレジスタ番号格
納レジスタ８２を具備し、一致検出部８４を備えて前記
レジスタ番号の値と上記固有アドレス部分の値とが一致
したとき当該レジスタへの書込み／読出しのアクセスを
有効にする手段を具備し、以上を具備することを特徴と
する上述半導体試験装置がある。Next, the second solving means will be shown. The third here
The figure shows the solution according to the invention. Of the plurality of registers R1 to Rn, a register number storage register 82 for holding a register number for individually allocating a unique register is provided, and a coincidence detecting section 84 is provided to store the value of the register number and the unique address portion. There is provided the above-mentioned semiconductor test apparatus characterized in that it is provided with means for enabling write / read access to the register when the values match, and is provided with the above.

【００１８】次に、第３の解決手段を示す。上述各レジ
スタＲ１〜Ｒｎの個々に備える上記レジスタ番号格納レ
ジスタ８２へのレジスタ番号の設定は半導体試験装置の
電源投入に基づいて所定に初期設定される、ことを特徴
とする上述半導体試験装置がある。Next, a third solving means will be shown. There is the above-mentioned semiconductor test device characterized in that the register number setting in the register number storage register 82 provided for each of the above-mentioned respective registers R1 to Rn is initialized to a predetermined value based on the power-on of the semiconductor test device. .

【００１９】次に、第４の解決手段を示す。ここで第３
図と第４図は、本発明に係る解決手段を示している。デ
バイスの試験実施を管理するテスタプロセッサＴＰを具
備し、半導体試験装置の各装置側のボードに備えられる
デバイス試験に係る多数個のレジスタＲ１〜Ｒｎを具備
し、上記テスタプロセッサＴＰと上記レジスタとの間を
インタフェース接続する専用のバスインタフェースであ
るテスタバスＴＢＵＳを具備し、上記テスタプロセッサ
ＴＰと上記テスタバスＴＢＵＳとの間に挿入して備えら
れて、上記レジスタに対してバス制御命令を所定に発生
して書込み制御／読出し制御を行う上記テスタプロセッ
サＴＰ側に備えられるバスインターフェース部５０を具
備し、上記テスタバスＴＢＵＳを介してバスインターフ
ェース部５０からのバス制御命令に基づいて上記レジス
タＲ１〜Ｒｎに対して所定に書込み若しくは読出し制御
を行うレジスタ側の各ボードに備えられるデコード部１
０を具備し、以上を備えて、連続的にデータの書込み／
読出しのバスインタフェースを行う半導体試験装置にお
いて、レジスタ群を順次連続的にアクセスするとき、最
初にアクセスするレジスタを第１レジスタと呼称し、以
後アクセスするレジスタを順番に第２レジスタ、第３レ
ジスタ、…、と呼称したとき、最初にアクセスするレジ
スタへの書込み命令コード若しくは読出し命令コードの
直後には前記第１レジスタのアドレスとなる所定複数バ
スサイクル期間（例えば３バイトのサイクル）のアドレ
スコードデータが上記テスタバスＴＢＵＳを介してシリ
アルに送出する手段を具備し、第１に、書込み命令コー
ドの場合には上記アドレスコードデータの直後に、上記
第１レジスタに対して所定複数バスサイクル期間の書込
みデータがシリアルに送出された後、その直後のバスサ
イクルにおいて次に書込みすべき第２レジスタを指示す
るデータ番号を送出し、その後に、当該第２レジスタに
対して所定複数バスサイクル期間の書込みデータがシリ
アルに送出され、以後は、前記データ番号の送出バスサ
イクルと所定複数バスサイクル期間の書込みデータとを
単位として所定複数レジスタに対して順次書込みを行う
手段を具備し、第２に、読出し命令コードの場合には上
記アドレスコードデータの直後に、上記第１レジスタか
ら出力される読出しデータを所定複数バスサイクル期間
上記テスタバスＴＢＵＳ上にシリアルに送出し、これを
バスインターフェース部５０が受信し、その直後のバス
サイクルにおいて次に読出しすべき第２レジスタを指示
するデータ番号を送出し、その直後に、当該第２レジス
タに対して所定複数バスサイクル期間上記テスタバスＴ
ＢＵＳ上にシリアルに送出し、これをバスインターフェ
ース部５０が受信し、以後は、前記データ番号送出バス
サイクルと所定複数の読出しバスサイクル期間とを単位
として所定複数レジスタに対して順次読出しを行う手段
を具備し、以上を具備するバスインタフェース手段であ
ることを特徴とする半導体試験装置がある。Next, a fourth solving means will be shown. The third here
Figures and 4 show a solution according to the invention. The semiconductor tester includes a tester processor TP for managing test execution, and a plurality of registers R1 to Rn for device testing provided on a board of each device of the semiconductor test apparatus. The tester processor TP and the registers are connected to each other. A tester bus TBUS, which is a dedicated bus interface for interfacing between the two, is provided and inserted between the tester processor TP and the tester bus TBUS, and a bus control command is issued to the register in a predetermined manner. A bus interface unit 50 provided on the side of the tester processor TP for performing write control / readout control is provided, and predetermined for the registers R1 to Rn based on a bus control command from the bus interface unit 50 via the tester bus TBUS. Register that controls writing to or reading from Decoding unit is provided for each board 1
Write data continuously with 0 and above
In a semiconductor test apparatus that performs a read bus interface, when sequentially accessing a register group, the register to be accessed first is referred to as a first register, and the registers to be accessed thereafter are sequentially referred to as a second register, a third register, .., the address code data of a predetermined plurality of bus cycle periods (for example, a cycle of 3 bytes) serving as the address of the first register immediately after the write instruction code or the read instruction code to the register to be accessed first. Means for serially transmitting via the tester bus TBUS are provided. First, in the case of a write command code, immediately after the address code data, write data for a predetermined plurality of bus cycle periods is written to the first register. After being sent serially, the next bus cycle immediately after A data number designating a second register to be written is transmitted, and then write data for a predetermined plurality of bus cycle periods is serially transmitted to the second register. A means for sequentially writing to the predetermined plural registers in units of the write data in the predetermined plural bus cycle periods is provided. Secondly, in the case of a read instruction code, immediately after the address code data, the first register is provided. The read data output from the device is serially sent to the tester bus TBUS for a predetermined plurality of bus cycle periods, received by the bus interface unit 50, and data indicating the second register to be read next in the bus cycle immediately thereafter. The number is sent, and immediately after that, a predetermined number of bus cycle periods are sent to the second register. The tester bus T
A means for serially transmitting the data onto the BUS, receiving it by the bus interface unit 50, and thereafter, sequentially reading from a predetermined plurality of registers in units of the data number transmission bus cycle and a predetermined plurality of read bus cycle periods. There is a semiconductor test apparatus characterized by being a bus interface means comprising:

【００２０】次に、第５の解決手段を示す。上述多数個
のレジスタＲ１〜Ｒｎの一態様としては、デバイス試験
の試験条件を設定し、若しくは設定状態を読出し、若し
くは試験結果の情報を読み出しに適用されるレジスタで
ある、ことを特徴とする上述半導体試験装置がある。Next, a fifth solving means will be shown. One mode of the above-mentioned multiple registers R1 to Rn is a register which is applied to set a test condition of a device test, read a set state, or read information of a test result. There is a semiconductor test equipment.

【００２１】[0021]

【発明の実施の形態】以下に本発明を適用した実施の形
態の一例を図面を参照しながら説明する。また、以下の
実施の形態の説明内容によって特許請求の範囲を限定す
るものではないし、更に、実施の形態で説明されている
要素や接続関係が解決手段に必須であるとは限らない。
更に、実施の形態で説明されている要素や接続関係の形
容／形態は、一例でありその形容／形態内容のみに限定
するものではない。BEST MODE FOR CARRYING OUT THE INVENTION An example of an embodiment to which the present invention is applied will be described below with reference to the drawings. Further, the scope of the claims is not limited by the description content of the following embodiments, and the elements and connection relationships described in the embodiments are not necessarily essential to the solving means.
Furthermore, the forms / forms of the elements and connection relationships described in the embodiments are examples, and the form / form contents are not limited to these.

【００２２】本発明について、図３の半導体試験装置の
バスインターフェースに係る概念構成図と、図４の連続
的な書込み例と読出し例とを示すタイミングチャートと
を参照して以下に説明する。尚、従来構成に対応する要
素は同一符号を付し、また重複する部位の説明は省略す
る。The present invention will be described below with reference to the conceptual configuration diagram relating to the bus interface of the semiconductor test apparatus in FIG. 3 and the timing chart showing the continuous writing example and reading example in FIG. The elements corresponding to those of the conventional configuration are designated by the same reference numerals, and the description of the overlapping portions will be omitted.

【００２３】本願に係る要部構成は、図３に示すよう
に、バスＩ／Ｆ部５０の内部にデータ番号付与部６０を
備え、デコード部１０の内部にデータ番号抽出部２０を
備え、各レジスタＲ１〜Ｒｎの個々に対してレジスタ単
位Ｒ／Ｗ制御部８０を備える構成としている。As shown in FIG. 3, the main configuration according to the present application includes a data number assigning unit 60 inside the bus I / F unit 50 and a data number extracting unit 20 inside the decoding unit 10. A register unit R / W control unit 80 is provided for each of the registers R1 to Rn.

【００２４】データ番号付与部６０は、図４Ｂ、Ｃ、
Ｇ、Ｈに示すように、対応するレジスタに対するデータ
番号をテスタバスＴＢＵＳに乗せる機能を備える。即
ち、各４バイト単位の書込みデータや読出しデータの直
前に１サイクルを割り当てて１バイトのデータ番号を挿
入する。更に、このサイクルは非データであることを示
す為に、図４Ｄ、Ｅ、Ｊ、Ｋに示すように、データ有効
信号ＤＴＶ、若しくは読出し有効信号ＲＤＶを無効にす
る。これによれば、目的のレジスタへのアクセスは、直
接的にデータ番号を付与することで指定できる。この結
果、データ転送の順番や位置を意識する必要性が解消さ
れて任意の条件で目的のレジスタをアクセスすることが
できる大きな利点が得られる。The data number assigning unit 60 is shown in FIG.
As shown by G and H, it is provided with a function of putting the data number for the corresponding register on the tester bus TBUS. That is, one cycle is allocated immediately before each 4-byte unit write data or read data and a 1-byte data number is inserted. Further, in order to indicate that this cycle is non-data, the data valid signal DTV or the read valid signal RDV is invalidated as shown in FIGS. 4D, E, J and K. According to this, access to the target register can be specified by directly giving a data number. As a result, the necessity of being aware of the order and position of data transfer is eliminated, and a great advantage that the target register can be accessed under arbitrary conditions is obtained.

【００２５】データ番号抽出部２０は、上記テスタバス
ＴＢＵＳに乗っている１バイトのデータ番号（図４Ｂ、
Ｃ参照）を抽出し、抽出した抽出データ番号２０ｓを各
レジスタ単位Ｒ／Ｗ制御部８０へ供給する。The data number extraction unit 20 is a 1-byte data number on the tester bus TBUS (FIG. 4B,
(See C), and the extracted extraction data number 20s is supplied to each register unit R / W control unit 80.

【００２６】レジスタ単位Ｒ／Ｗ制御部８０は、内部に
レジスタ番号格納レジスタ８２と、一致検出部８４とを
備える。レジスタ番号格納レジスタ８２は、当該レジス
タに割り付けられた比較用データ番号８２ｓを格納する
レジスタであり、予め設定されてから使用に供する。例
えば、電源投入後に全てのレジスタ番号格納レジスタ８
２に対して初期設定を行う。The register unit R / W control unit 80 includes a register number storage register 82 and a match detection unit 84 inside. The register number storage register 82 is a register for storing the comparison data number 82s assigned to the register, and is used after being preset. For example, after turning on the power, all register number storage registers 8
Initialize 2

【００２７】一致検出部８４は、当該ボードへのアクセ
スであることを示すアクセス信号１０ｓが有効の場合に
おいて、上記比較用データ番号８２ｓと上記抽出データ
番号２０ｓとの一致比較を行い、一致検出したらテスタ
バスＴＢＵＳの書込み命令若しくは読出し命令に基づい
て、書込み用若しくは読出し用のイネーブル信号８４ｓ
を当該レジスタへ供給する。When the access signal 10s indicating access to the board is valid, the coincidence detecting section 84 performs coincidence comparison between the comparison data number 82s and the extracted data number 20s. Based on the write command or read command of the tester bus TBUS, write enable or read enable signal 84s
Is supplied to the register.

【００２８】次に、図４（ａ）の連続的な書込み例を示
すタイミングチャートを説明する。このタイミングチャ
ートでは、従来のタイミングチャートに対して、図４
Ｂ、Ｃに示す位置で各々１サイクル挿入されている。図
４Ｂのサイクルでは第２データ番号Ｎ２の情報が乗って
いて、図４Ｃのサイクルでは第３データ番号Ｎ３の情報
が乗っている。前記第２データ番号Ｎ２により指定され
たレジスタは、これに基づいて直後の第２書込みデータ
を書き込むことができる。同様に、第３データ番号Ｎ３
により指定されたレジスタは直後の第３書込みデータを
書き込むことができる。尚、図４Ｄ、Ｅのサイクルで
は、データ有効信号ＤＴＶを無効にする。また、最初の
第１書込みデータは、図４Ａに示すように、３バイトの
アドレスデータＡ１〜Ａ３に基づいて指定されるレジス
タを対象として第１書込みデータを書込みする。Next, a timing chart showing a continuous writing example of FIG. 4A will be described. This timing chart is different from the conventional timing chart in FIG.
One cycle is inserted at each of positions B and C. The information of the second data number N2 is carried in the cycle of FIG. 4B, and the information of the third data number N3 is carried in the cycle of FIG. 4C. Based on this, the register designated by the second data number N2 can write the second write data immediately after that. Similarly, the third data number N3
The register specified by can write the immediately following third write data. In the cycles of FIGS. 4D and 4E, the data valid signal DTV is invalidated. As the first first write data, as shown in FIG. 4A, the first write data is written to the register designated based on the 3-byte address data A1 to A3.

【００２９】次に、図４（ｂ）の連続的な読出し例を示
すタイミングチャートを説明する。このタイミングチャ
ートでは、図４Ｇ、Ｈに示す位置で各々１サイクル挿入
されている。図４Ｇのサイクルでは第２データ番号Ｎ２
の情報が乗っていて、図４Ｈのサイクルでは第３データ
番号Ｎ３の情報が乗っている。前記第２データ番号Ｎ２
により指定されたレジスタは直後の読出し有効信号ＲＤ
Ｖに同期して４バイトのデータをテスタバスＴＢＵＳに
出力することで第２読出しデータとなる。同様に、第３
データ番号Ｎ３により指定されたレジスタは直後の読出
し有効信号ＲＤＶに同期して４バイトのデータをテスタ
バスＴＢＵＳに出力することで第３読出しデータとな
る。尚、最初の第１読出しデータは、図４Ｆに示すよう
に、３バイトのアドレスデータＡ１〜Ａ３に基づいて指
定されるレジスタを対象として読出しが行われて第１読
出しデータとなる。Next, a timing chart showing an example of continuous reading shown in FIG. 4B will be described. In this timing chart, one cycle is inserted at each of the positions shown in FIGS. 4G and 4H. In the cycle of FIG. 4G, the second data number N2
Of the third data number N3 in the cycle of FIG. 4H. The second data number N2
The register specified by is the read enable signal RD immediately after.
By outputting 4-byte data to the tester bus TBUS in synchronization with V, it becomes the second read data. Similarly, the third
The register designated by the data number N3 becomes the third read data by outputting 4-byte data to the tester bus TBUS in synchronization with the read valid signal RDV immediately after. As shown in FIG. 4F, the first first read data is read as the first read data by reading the register designated based on the 3-byte address data A1 to A3.

【００３０】上述発明構成によれば、書込みや読出しを
連続的に行うデータ転送において、所望の複数レジスタ
に対して任意の順番で連続的にデータ転送できる自由度
のある転送機能が実現可能となる。According to the above-mentioned configuration of the invention, in the data transfer in which writing and reading are continuously performed, it is possible to realize a transfer function with a degree of freedom that allows continuous data transfer to desired plural registers in an arbitrary order. .

【００３１】尚、本発明の技術的思想は、上述実施の形
態の具体構成例、接続形態例に限定されるものではな
い。更に、本発明の技術的思想に基づき、上述実施の形
態を適宜変形して広汎に応用してもよい。例えば、上述
実施例の図４では、データ番号が１バイトとした具体例
にて例示したが、複数バイトのデータ番号を必要とする
レジスタの場合には、複数バスサイクルを適用して必要
なデータ番号が受けられるように実現しても良い。この
場合には、レジスタのアドレス空間が大きく離れたアド
レス空間であっても１度の連続したデータ転送が適用で
きる利点が得られる。The technical idea of the present invention is not limited to the specific configuration examples and connection mode examples of the above-described embodiment. Furthermore, based on the technical idea of the present invention, the above-described embodiments may be appropriately modified and widely applied. For example, in FIG. 4 of the above-described embodiment, a specific example in which the data number is 1 byte is illustrated, but in the case of a register that requires a data number of a plurality of bytes, the data required by applying a plurality of bus cycles is used. It may be realized so that the number can be received. In this case, even if the address spaces of the registers are widely separated, there is an advantage that one continuous data transfer can be applied.

【００３２】また、上述実施例の図４では、データ番号
を挿入するサイクルとしたバスインタフェース形態の具
体例で説明していたが、次のデータ番号が前回のデータ
番号値に対して”＋１”となる昇順のデータ番号のアク
セスとなる場合においては、データ番号の挿入サイクル
を削除し、代わりに、個々の一致検出部８４の内部に以
前にラッチしたデータ番号を”＋１”する計数回路を備
える構成としても良い。Further, in FIG. 4 of the above-described embodiment, the specific example of the bus interface mode in which the cycle for inserting the data number is described, but the next data number is "+1" with respect to the previous data number value. In the case where the data numbers are accessed in ascending order, the insertion cycle of the data numbers is deleted, and instead, a counter circuit for "+1" the previously latched data numbers is provided inside each of the coincidence detection units 84. It may be configured.

【００３３】また、上述構成要素若しくは実現する機能
手段に対して実用的に適用可能な部位に対しては、ハー
ドウエアロジックに基づいて実現する構成手段としても
良いし、ソフトウエア若しくはマイクロプログラムとハ
ードウエアロジックの両方に基づいて実現する構成手段
としても良いし、ソフトウエアに基づいて実現する構成
手段としても良い。Further, for the parts practically applicable to the above-mentioned constituent elements or the functional means to be realized, the constituent means to be realized based on the hardware logic may be used, or the software or the microprogram and the hardware may be used. The constituent means may be realized on the basis of both the software logic or the constituent means realized on the basis of software.

【００３４】[0034]

【発明の効果】本発明は、上述の説明内容からして、下
記に記載される効果を奏する。上述説明したように本発
明によれば、書込みや読出しを連続的に行うデータ転送
において、所望の複数レジスタに対して任意の順番で連
続的にデータ転送できる自由度のある転送機能が実現可
能となる大きな利点が得られる。従って、データ転送の
順番や位置を意識する必要性が解消される。The present invention has the following effects based on the above description. As described above, according to the present invention, it is possible to realize a transfer function with a degree of freedom that allows continuous data transfer to desired plural registers in an arbitrary order in data transfer in which writing and reading are continuously performed. There is a great advantage. Therefore, the need to be aware of the order and position of data transfer is eliminated.

【図面の簡単な説明】[Brief description of drawings]

【図１】従来の、半導体試験装置のバスインターフェー
スに係る概念構成図。FIG. 1 is a conceptual configuration diagram related to a conventional bus interface of a semiconductor test apparatus.

【図２】従来の、連続的な書込み例を示すタイミングチ
ャート。FIG. 2 is a timing chart showing a conventional continuous writing example.

【図３】本発明の、半導体試験装置のバスインターフェ
ースに係る概念構成図。FIG. 3 is a conceptual configuration diagram relating to a bus interface of a semiconductor test device of the present invention.

【図４】本発明の、連続的な書込み例と読出し例とを示
すタイミングチャート。FIG. 4 is a timing chart showing an example of continuous writing and an example of reading according to the present invention.

【符号の説明】[Explanation of symbols]

Ｒ１〜Ｒｎ レジスタ １０ デコード部 ２０ データ番号抽出部 ３０ 連続データ転送制御部 ３２ データ番号発生部 ３４ レジスタ選択部 ５０ バスインターフェース部（バスＩ／Ｆ部） ６０ データ番号付与部 ８０ レジスタ単位Ｒ／Ｗ制御部 ８２ レジスタ番号格納レジスタ ８４ 一致検出部 ＴＢＵＳ テスタバス ＴＰ テスタプロセッサ R1 to Rn registers 10 Decoding section 20 Data number extraction unit 30 Continuous data transfer control unit 32 Data number generator 34 Register Selector 50 Bus interface part (bus I / F part) 60 Data numbering unit 80 register unit R / W control unit 82 Register number storage register 84 Match detection section TBUS tester bus TP tester processor

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 半導体試験装置の各装置側のボードに備
えられるデバイス試験に係る多数個のレジスタと、 該多数個のレジスタの中で所定の複数レジスタに対して
バス制御命令を所定に発生して書込み制御／読出し制御
を行う該テスタプロセッサＴＰ側に備えられるバスイン
ターフェース部と、 を備えて、非連続的なアドレス空間に割り付けされてい
る所定複数個のレジスタに対して連続的にデータの書込
み／読出しのバスインタフェースを行う半導体試験装置
において、 第１レジスタに対するアドレス情報のバス送出形態は該
共通アドレス部分と該固有アドレス部分との両方を送出
する手段と、 以後の連続する第２レジスタから最終レジスタに対する
アドレス情報のバス送出形態は該固有アドレス部分のみ
を送出するバスインターフェース部と、 を具備することを特徴とする半導体試験装置。1. A plurality of registers for a device test, which are provided on a board on each device side of a semiconductor test apparatus, and a bus control command is generated for a predetermined plurality of registers in the plurality of registers. And a bus interface unit provided on the side of the tester processor TP for performing write control / read control, and continuously writing data to a plurality of predetermined registers allocated to a non-contiguous address space. In a semiconductor test device that performs a read / write bus interface, the bus transmission form of the address information to the first register is a means for transmitting both the common address portion and the unique address portion, and the subsequent second register to the final register. The bus transmission form of the address information to the register is a bus interface that transmits only the unique address portion. The semiconductor test apparatus characterized by comprising: a part, the. 【請求項２】 多数個の該レジスタにおいて、個々に固
有のレジスタを割り付けするレジスタ番号を保持するレ
ジスタ番号格納レジスタと、 該レジスタ番号の値と該固有アドレス部分の値とが一致
したとき当該レジスタへの書込み／読出しのアクセスを
有効にする手段と、 を具備することを特徴とする請求項１記載の半導体試験
装置。2. A register number storage register for holding a register number for allocating a unique register to each of a large number of the registers, and the register when the value of the register number matches the value of the unique address portion. 2. The semiconductor test apparatus according to claim 1, further comprising means for enabling write / read access to and from the semiconductor test apparatus. 【請求項３】 各レジスタの個々に備える該レジスタ番
号格納レジスタへのレジスタ番号の設定は半導体試験装
置の電源投入に基づいて所定に初期設定される、ことを
特徴とする請求項２記載の半導体試験装置。3. The semiconductor device according to claim 2, wherein the register number setting in the register number storage register provided in each of the registers is initialized according to power-on of the semiconductor test apparatus. Test equipment. 【請求項４】 デバイスの試験実施を管理するテスタプ
ロセッサＴＰと、 半導体試験装置の各装置側のボードに備えられるデバイ
ス試験に係る多数個のレジスタと、 該テスタプロセッサＴＰと該レジスタとの間をインタフ
ェース接続する専用のバスインタフェースであるテスタ
バスＴＢＵＳと、 該テスタプロセッサＴＰと該テスタバスＴＢＵＳとの間
に挿入して備えられて、該レジスタに対してバス制御命
令を所定に発生して書込み制御／読出し制御を行う該テ
スタプロセッサＴＰ側に備えられるバスインターフェー
ス部と、 該テスタバスＴＢＵＳを介してバスインターフェース部
からのバス制御命令に基づいて該レジスタに対して所定
に書込み若しくは読出し制御を行うレジスタ側の各ボー
ドに備えられるデコード部と、 を備えて、連続的にデータの書込み／読出しのバスイン
タフェースを行う半導体試験装置において、 最初にアクセスするレジスタへの書込み命令コード若し
くは読出し命令コードの直後には該第１レジスタのアド
レスとなる所定複数バスサイクル期間のアドレスコード
データが該テスタバスＴＢＵＳを介してシリアルに送出
する手段と、第１に、書込み命令コードの場合には該ア
ドレスコードデータの直後に、該第１レジスタに対して
所定複数バスサイクル期間の書込みデータがシリアルに
送出された後、その直後のバスサイクルにおいて次に書
込みすべき第２レジスタを指示するデータ番号を送出
し、その後に、当該第２レジスタに対して所定複数バス
サイクル期間の書込みデータがシリアルに送出され、以
後は、前記データ番号の送出バスサイクルと所定複数バ
スサイクル期間の書込みデータとを単位として所定複数
レジスタに対して順次書込みを行う手段と、第２に、読
出し命令コードの場合には該アドレスコードデータの直
後に、該第１レジスタから出力される読出しデータを所
定複数バスサイクル期間該テスタバスＴＢＵＳ上にシリ
アルに送出し、これをバスインターフェース部が受信
し、その直後のバスサイクルにおいて次に読出しすべき
第２レジスタを指示するデータ番号を送出し、その直後
に、当該第２レジスタに対して所定複数バスサイクル期
間該テスタバスＴＢＵＳ上にシリアルに送出し、これを
バスインターフェース部が受信し、以後は、前記データ
番号送出バスサイクルと所定複数の読出しバスサイクル
期間とを単位として所定複数レジスタに対して順次読出
しを行う手段と、 を具備するバスインタフェース手段であることを特徴と
する半導体試験装置。4. A tester processor TP for managing the test execution of a device, a large number of registers for a device test provided on a board on each device side of a semiconductor test device, and between the tester processor TP and the register. A tester bus TBUS, which is a dedicated bus interface for interface connection, is provided by being inserted between the tester processor TP and the tester bus TBUS, and a bus control command is issued to the register in a predetermined manner to perform write control / reading. A bus interface unit provided on the side of the tester processor TP for controlling, and a register side for performing predetermined writing or reading control on the register based on a bus control command from the bus interface unit via the tester bus TBUS. It is equipped with a decoding unit equipped on the board and In a semiconductor test device that performs a data write / read bus interface, immediately after a write instruction code or a read instruction code to a register to be accessed first, an address code in a predetermined plurality of bus cycle periods that becomes an address of the first register. Means for serially transmitting data via the tester bus TBUS; firstly, in the case of a write command code, immediately after the address code data, write data for a predetermined plurality of bus cycle periods is written to the first register. After being serially transmitted, the data number designating the second register to be written next is transmitted in the bus cycle immediately after that, and then the write data of a predetermined plurality of bus cycle periods is serially transmitted to the second register. The data number is sent to the bus cycle after that. Means for sequentially writing to a predetermined plurality of registers in units of write data in a plurality of bus cycle periods, and secondly, in the case of a read instruction code, is output from the first register immediately after the address code data. Read data to be serially sent out on the tester bus TBUS for a predetermined plurality of bus cycles, the bus interface section receives the read data, and sends a data number designating the second register to be read next in the bus cycle immediately thereafter. Immediately after that, the data is serially transmitted to the second register on the tester bus TBUS for a predetermined plurality of bus cycle periods, and the bus interface unit receives the serial number, and thereafter, the data number transmission bus cycle and a predetermined plurality of read operations. A procedure for sequentially reading out a predetermined number of registers in units of the bus cycle period. When a semiconductor testing apparatus, characterized in that the bus interface unit comprising a. 【請求項５】 該多数個のレジスタは、デバイス試験の
試験条件を設定し、若しくは設定状態を読出し、若しく
は試験結果の情報を読み出しに適用されるレジスタであ
る、ことを特徴とする請求項１又は４記載の半導体試験
装置。5. The plurality of registers are registers that are used to set a test condition for a device test, read a setting state, or read information on a test result. Alternatively, the semiconductor test apparatus according to item 4.