JP2003045858A - Manufacturing method of semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、イオン注入を用い
た半導体装置の作製方法に関する。具体的には、レジス
トマスクを用いるイオン注入工程および、レジストマス
クの除去方法に関する。尚、本発明で言うイオン注入と
は、イオンビームを照射することを指して言い、イオン
の質量分離をするイオンビーム照射および質量分離をし
ないイオンビーム照射の双方を含むものとする。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device using ion implantation. Specifically, it relates to an ion implantation step using a resist mask and a method for removing the resist mask. The ion implantation referred to in the present invention refers to irradiation with an ion beam, and includes both ion beam irradiation for mass separation of ions and ion beam irradiation without mass separation.
【０００２】[0002]
【従来の技術】半導体素子の製造工程において、価電子
制御を目的として、イオン注入による半導体への不純物
元素の導入（ドーピング）が行われている。イオン注入
法を概略すれば、ジボラン（Ｂ2Ｈ6）やフォスフィン
（ＰＨ3）など周期表１３族又は１５族の元素を含むガ
スを解離させてイオン化し、そのイオンを電界により加
速して半導体素子を形成する基板に物理的に打ち込む方
法である。その際に生成されるイオン種は質量数で区別
すると複数種生成されることが知られているが、これを
質量分離して単一のイオンを注入する方法を通常はイオ
ン注入法と呼んでいる。また、特に質量分離せずに注入
する方法をイオンドープ法、或いはプラズマドープ法な
どと呼ばれている。2. Description of the Related Art In the process of manufacturing a semiconductor device, an impurity element is introduced (doping) into a semiconductor by ion implantation for the purpose of controlling valence electrons. The ion implantation method can be summarized as follows: A gas containing an element of Group 13 or Group 15 of the periodic table such as diborane (B 2 H 6 ) or phosphine (PH 3 ) is dissociated and ionized, and the ions are accelerated by an electric field to form a semiconductor. This is a method of physically implanting the substrate on which the element is formed. It is known that ion species generated at that time are generated by distinguishing by mass number, but the method of mass-separating and implanting a single ion is usually called the ion implantation method. There is. Further, a method of implanting without mass separation is called an ion doping method or a plasma doping method.
【０００３】いずれにしても、半導体の所定の領域に選
択的にイオンを注入して不純物領域を形成する必要か
ら、予めレジストパターンを形成しておき、それをマス
クとして用いる方法が採用されている。以下に、レジス
トをマスクとしたイオン注入及びマスクとして用いたレ
ジストの除去について説明する。In any case, since it is necessary to selectively implant ions into a predetermined region of the semiconductor to form an impurity region, a method of forming a resist pattern in advance and using it as a mask is adopted. . The ion implantation using the resist as a mask and the removal of the resist used as the mask will be described below.
【０００４】図４は、ＣＭＯＳ構成のＴＦＴのソース及
びドレイン領域の形成工程を示している。ｎチャネル型
ＴＦＴ１１１のソースドレイン領域１０５に選択的にＰ
を導入する必要からｐチャネル型ＴＦＴ１１０はレジス
ト１０７でマスクしている。この状態でイオン注入を行
うことにより、ｎチャネル型ＴＦＴ１１１のソース及び
ドレイン領域にはゲート電極１０１をマスクとしてゲー
ト絶縁膜１０２を通してＰを含むイオンが注入する。FIG. 4 shows a process of forming source and drain regions of a TFT having a CMOS structure. P is selectively formed in the source / drain region 105 of the n-channel TFT 111.
The p-channel TFT 110 is masked with the resist 107 because it is necessary to introduce By performing ion implantation in this state, P-containing ions are implanted into the source and drain regions of the n-channel TFT 111 through the gate insulating film 102 using the gate electrode 101 as a mask.
【０００５】引き続き、マスクのレジスト１０７を除去
する工程に移る。専用の剥離液を用いて除去する方法
と、酸素ラジカルを供給することでレジストをアッシン
グする方法が一般的である。アッシング工程には平行平
板の高周波（ＲＦ）プラズマや、誘導結合（ＩＣＰ）に
よる高密度プラズマ処理及び、マイクロ波励起プラズマ
等を使用して行っている。Subsequently, the process proceeds to the step of removing the resist 107 on the mask. A method of removing the resist using a dedicated stripping solution and a method of ashing the resist by supplying oxygen radicals are generally used. The ashing process is performed by using parallel plate high frequency (RF) plasma, high density plasma treatment by inductive coupling (ICP), microwave excited plasma, or the like.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、レジス
トを除去する工程において、レジストが容易に除去でき
ないという問題がある。イオン注入はイオンを高電界で
加速して基板に打ち込むため、イオンが衝突した際、そ
の運動エネルギーが熱に変換されて基板及びその上の形
成物を加熱する。加熱される温度はイオンの注入条件に
もよるが、２００℃程度にまで上昇することが解ってい
る。However, there is a problem that the resist cannot be easily removed in the step of removing the resist. Ion implantation accelerates ions with a high electric field and implants them into a substrate. Therefore, when the ions collide, the kinetic energy of the ions is converted into heat and heats the substrate and the formations thereon. It is known that the heating temperature rises up to about 200 ° C., though it depends on the ion implantation conditions.
【０００７】それに対し、マスクとして形成したレジス
トは１００〜１４０℃程度のベーキング処理しか施され
ていないので、それより高い温度で実質的に加熱される
ことによりレジスト表面が変質し、硬化するという化学
変化が生じてしまう。通常このように変質したレジスト
は、専用の剥離液を用いても除去できず、より強い除去
効果を有するアッシングを用いるのが普通である。On the other hand, the resist formed as a mask is only subjected to a baking treatment at about 100 to 140 ° C., so that the resist surface is transformed and hardened by being substantially heated at a temperature higher than that. Change will occur. Usually, the resist thus modified cannot be removed even by using a dedicated stripping solution, and it is usual to use ashing having a stronger removing effect.
【０００８】さらに、Ｐイオンを注入した場合は、Ｐが
レジスト材料であるノボラック樹脂と反応し構造変化し
た変質層が生成されてしまう。この変質層は化学的に安
定であり、従来の剥離液やアッシング方法では容易に除
去することができない。Ｐのドーズ量が多い場合その傾
向が顕著に現れており、非常に長時間のアッシング処理
が必要とされてしまう。また、アッシング処理のみで
は、完全にレジストを除去しきれず、残渣が生じる場合
もあり、後の工程に不都合を生じさせている。Further, when P ions are implanted, P reacts with the novolac resin which is a resist material to form an altered layer having a structural change. This altered layer is chemically stable and cannot be easily removed by a conventional stripping solution or ashing method. When the dose amount of P is large, the tendency becomes remarkable, and the ashing process for a very long time is required. Further, the ashing process alone may not completely remove the resist, and a residue may be generated, which causes inconvenience in the subsequent steps.
【０００９】本発明はこのような状況に鑑み、イオン注
入後のレジスト除去が容易になる半導体装置の作製方法
を提供することを目的とする。In view of the above situation, it is an object of the present invention to provide a method of manufacturing a semiconductor device, which facilitates resist removal after ion implantation.
【００１０】[0010]
【課題を解決するための手段】上記問題点を解決するた
めに本発明は、導電型の不純物元素のイオンと希ガス元
素のイオンとを同時に注入する工程後にレジストマスク
を除去する工程を含むことを特徴としている。In order to solve the above problems, the present invention includes a step of removing a resist mask after a step of simultaneously implanting ions of a conductivity type impurity element and ions of a rare gas element. Is characterized by.
【００１１】また、本発明は、導電型の不純物元素のイ
オンを注入する第１の工程と、希ガス元素のイオンを注
入する第２の工程と、を含み、前記第１の工程及び前記
第２の工程の後にレジストマスクを除去する工程を含む
ことを特徴としている。The present invention also includes a first step of implanting ions of a conductivity type impurity element and a second step of implanting ions of a rare gas element. The method is characterized by including a step of removing the resist mask after the step (2).
【００１２】また、本発明は、導電型の不純物元素のイ
オンを注入する第１の工程と、希ガス元素のイオンを注
入する第２の工程と、を含み、前記第１の工程と前記第
２の工程とを連続して行った後にレジストマスクを除去
する工程を含むことを特徴としている。The present invention also includes a first step of implanting ions of a conductive type impurity element and a second step of implanting ions of a rare gas element. The method is characterized by including a step of removing the resist mask after the step 2 is continuously performed.
【００１３】また、本発明は希ガス元素のイオンを注入
する工程後にレジストマスクを除去する工程を含むこと
を特徴としている。Further, the present invention is characterized by including a step of removing the resist mask after the step of implanting ions of a rare gas element.
【００１４】また、レジストマスクを除去する前に導電
型の不純物元素のイオンを注入する第１の工程と、希ガ
ス元素のイオンを注入する第２の工程とを２段階に分け
ておこなう方法を適用することもできる。この場合、第
２の段階の方が、第１の段階よりも低い加速電圧で行う
ものとする。In addition, there is a method in which a first step of implanting ions of a conductive impurity element and a second step of implanting ions of a rare gas element are performed in two steps before removing the resist mask. It can also be applied. In this case, the acceleration voltage in the second stage is lower than that in the first stage.
【００１５】また、レジストマスクを除去する前にイオ
ン注入を、導電型を付与する不純物元素のイオンを注入
する工程と、希ガス元素のイオンを注入する工程とを連
続して行う方法を適用することもできる。Further, before the resist mask is removed, a method is used in which the ion implantation is carried out in succession with a step of implanting ions of an impurity element imparting a conductivity type and a step of implanting ions of a rare gas element. You can also
【００１６】希ガス元素はヘリウム、クリプトン、アル
ゴン、キセノンから選ばれた一種又は複数種を用いるこ
とができる。The rare gas element may be one or more selected from helium, krypton, argon and xenon.
【００１７】また、導電型を付与する不純物元素として
は、Ｐ（燐）、Ａｓ（ヒ素）、Ｂ（ボロン）等があげら
れる。Further, as the impurity element imparting the conductivity type, P (phosphorus), As (arsenic), B (boron) and the like can be mentioned.
【００１８】また、本発明は、レジストマスクをアッシ
ングする前に、希ガス元素のイオンを注入する段階を有
することを特徴としている。Further, the present invention is characterized by including a step of implanting ions of a rare gas element before ashing the resist mask.
【００１９】代表的な一例は、導電型を付与する不純物
元素としてＰを用い、Ｐのイオン注入に引き続き、Ａｒ
をイオン注入することで、レジストのアッシングレート
を向上させることができる。また、ＡｒとＰを同時にイ
オン注入しても同様の効果が得られる。As a typical example, P is used as an impurity element imparting a conductivity type, and Ar is ion-implanted, followed by Ar.
The ion ashing can improve the ashing rate of the resist. Further, the same effect can be obtained by simultaneously implanting Ar and P ions.
【００２０】以上のように、イオンドープ工程で生成さ
れたレジスト表面の変質層にイオンの物理的な作用を与
えることで、化学的に分解困難な結合が切断可能にな
る、もしくはイオン注入の衝撃により変質層に変化を与
える等のなんらかの原因により、変質層が形成されたレ
ジストマスクのアッシングを容易にすることができるこ
とを見いだした。いずれの理由にしても、半導体に一導
電型の不純物元素を添加するイオン注入工程において、
レジストパターンをマスクとして用い、一導電型の不純
物元素のイオンと希ガス元素のイオンとを同時に、もし
くは後から注入することによってレジストパターンを除
去するアッシング工程を容易に行うことができる。As described above, by imparting a physical action of ions to the altered layer on the resist surface produced in the ion doping step, a bond which is difficult to be chemically decomposed can be broken or the impact of ion implantation. It has been found that the ashing of the resist mask on which the altered layer is formed can be facilitated for some reason such as changing the altered layer. For any reason, in the ion implantation step of adding an impurity element of one conductivity type to the semiconductor,
Using the resist pattern as a mask, the ashing step of removing the resist pattern can be easily performed by implanting ions of one conductivity type impurity element and ions of a rare gas element at the same time or later.
【００２１】[0021]
【発明の実施の形態】（実施形態１）以下、本発明の実
施の形態を添付図面を用いて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (Embodiment 1) Embodiments of the present invention will be described below with reference to the accompanying drawings.
【００２２】図１は、基板１００上にｎチャネル型ＴＦ
Ｔとｐチャネル型ＴＦＴとからなるＣＭＯＳ構造のＴＦ
Ｔのソース及びドレインを形成する不純物領域を形成す
る工程を示している。ｎチャネル型ＴＦＴ１１１の半導
体層１０６にソース又はドレイン領域１０５に選択的に
Ｐを導入するため、ｐチャネル型ＴＦＴ１１０の半導体
層１０４（ソース又はドレイン領域１０３を含む）はレ
ジスト１０７でマスクしている。レジストはノボラック
系樹脂を含む樹脂を厚さ１μmで形成し、フォトリソグ
ラフィを用いて所定のパターンにパターニングする。続
いてＰのイオン注入を行う。ソース又はドレイン領域１
０５にはゲート電極１０１をマスクとし、ゲート絶縁膜
１０２を通してＰを含むイオンを注入する。FIG. 1 shows an n-channel TF on a substrate 100.
TF of CMOS structure composed of T and p-channel TFT
The process of forming the impurity region which forms the source and the drain of T is shown. In order to selectively introduce P into the source or drain region 105 of the semiconductor layer 106 of the n-channel TFT 111, the semiconductor layer 104 (including the source or drain region 103) of the p-channel TFT 110 is masked with a resist 107. As the resist, a resin containing a novolac resin is formed to a thickness of 1 μm and patterned into a predetermined pattern by photolithography. Subsequently, P ion implantation is performed. Source or drain region 1
In 05, the gate electrode 101 is used as a mask and ions containing P are implanted through the gate insulating film 102.
【００２３】Ｐの注入は、ＰＨ3を用い、イオン注入法
又はイオンドープ法により行う。この時、ＰＨ3をＡｒ
などに希ガスで希釈したものを用い、希ガスのイオンを
同時に注入しても良い。または、水素で希釈したＰＨ3
を用い、その後希ガスのイオンを注入しても良い。The implantation of P is performed using PH 3 by an ion implantation method or an ion doping method. At this time, PH 3 is Ar
For example, a rare gas diluted with may be used and ions of the rare gas may be simultaneously injected. Or PH 3 diluted with hydrogen
May be used, and then ions of a rare gas may be implanted.
【００２４】以上のように希ガスのイオンを注入するこ
とにより、表面に変質層が形成されたレジストマスクの
アッシング除去工程が容易になる。By injecting the rare gas ions as described above, the ashing removal step of the resist mask having the altered layer formed on the surface thereof becomes easy.
【００２５】引き続き、レジストマスク１０７を除去す
る工程に移る。これは、酸素ラジカルを供給することで
レジストマスクをアッシングする。アッシングの方法に
特に限定はないが、平行平板のＲＦプラズマや、ＩＣＰ
（Inductive Coupled Plasma：誘電結合プラズマ）によ
る高密度プラズマ処理及び、マイクロ波励起プラズマな
どを適用することができる。希ガスイオンを注入したこ
とにより、比較的容易にレジストマスクを除去すること
が可能となる。Subsequently, the step of removing the resist mask 107 is performed. This ashes the resist mask by supplying oxygen radicals. The ashing method is not particularly limited, but parallel plate RF plasma or ICP
High-density plasma treatment by (Inductive Coupled Plasma), microwave-excited plasma, or the like can be applied. By implanting the rare gas ions, the resist mask can be removed relatively easily.
【００２６】図２はアッシング後のレジストマスクの状
態を光学顕微鏡で観察した写真を示す。光学顕微鏡によ
る１００倍の表面観察写真である。図２（Ａ）がＰイオ
ン注入のみを行った場合であり、図２（Ｂ）がＡｒイオ
ン注入を追加した場合におけるアッシング後のレジスト
の状態を示している。ここでは、アッシングは、マイク
ロ波によるアッシングを１６０分間行っている。Ｐイオ
ン注入は８０ｋＶの加速電圧で５×１０15／ｃｍ2のド
ーズ量でＰを含むイオン種を打ち込んでいる。Ａｒイオ
ン注入は、８０ｋＶの加速で、５×１０15／ｃｍ2のド
ーズ量で打ち込んでいる。イオン注入にはイオンドーピ
ング装置を使用した。図２（Ａ）のＰイオン注入のみの
サンプルではレジストが残っているのに対し、Ａｒイオ
ン注入を追加した図２（Ｂ）は、レジストがほぼ完全に
除去されていることを観察することができる。FIG. 2 shows a photograph of the state of the resist mask after ashing observed with an optical microscope. It is a 100 times surface observation photograph by an optical microscope. FIG. 2A shows the case where only P ion implantation is performed, and FIG. 2B shows the state of the resist after ashing when Ar ion implantation is added. Here, the ashing is performed by microwave ashing for 160 minutes. The P ion implantation is performed by implanting an ion species containing P at an acceleration voltage of 80 kV and a dose amount of 5 × 10 15 / cm 2 . Ar ion implantation is performed by accelerating 80 kV and at a dose of 5 × 10 15 / cm 2 . An ion doping apparatus was used for ion implantation. It can be observed that the resist remains in the P ion-implanted sample of FIG. 2A, whereas the resist is almost completely removed in FIG. 2B in which Ar ion implantation is added. it can.
【００２７】図３（Ａ）に、レジスト膜厚の時間変化を
示す。Ｐイオン注入サンプルは、アッシング時間を延ば
してもほとんど膜厚変化が無いが、Ａｒイオン注入を追
加したサンプルでは、膜厚の低減がみられ、アッシング
が進んでいる様子が観察される。また、アッシング時間
が０の時のレジスト膜厚が、Ａｒイオン注入を施したサ
ンプルで薄くなっていることがわかる。これは、表面が
Ａｒイオン注入によりスパッタされたためと考えられ
る。FIG. 3A shows the change over time in the resist film thickness. In the P ion-implanted sample, there is almost no change in film thickness even if the ashing time is extended, but in the sample to which Ar ion implantation is added, the film thickness is reduced, and it is observed that ashing is progressing. Further, it is understood that the resist film thickness when the ashing time is 0 is thin in the sample in which Ar ion implantation is performed. This is probably because the surface was sputtered by Ar ion implantation.
【００２８】ここではＡｒを用いた一例を示したが、そ
れ以外にもレジストと化学的に反応しない元素であれば
同様の効果を有する。特にＮｅ、Ｋｒ、Ｘｅ等の希ガス
が望ましい。また、Ｐイオン注入のみならず、半導体に
導電型をあたえる他のイオンのイオン注入工程にも適用
できる。Although an example using Ar is shown here, other elements that do not chemically react with the resist have the same effect. A rare gas such as Ne, Kr or Xe is particularly desirable. Further, it can be applied not only to the P ion implantation but also to the ion implantation step of other ions that give the semiconductor a conductivity type.
【００２９】また、希ガス元素のイオン注入を、半導体
に導電型を与える元素のイオン注入（第１のイオン注
入）に引き続き行うばあい、希ガス元素のイオン注入
（第２のイオン注入）は、加速電圧を第一のイオン注入
より下げた方がより良好な結果が得られる。図３（Ｂ）
にその結果をしめす。異なる加速電圧にてＡｒ注入を行
ったレジストを一定時間アッシングした後の残膜厚を示
す。明らかに低加速電圧の時の方がアッシングが進んで
いる様子が分かる。一般に、１０〜１００ｋｅＶの加速
電圧においては、低加速の方がスパッタ率が高く、変質
したレジストの除去効果が高くなる為と考えられる。Further, when the ion implantation of the rare gas element is carried out subsequently to the ion implantation of the element imparting the conductivity type to the semiconductor (first ion implantation), the ion implantation of the rare gas element (second ion implantation) is performed. Better results can be obtained by lowering the acceleration voltage than the first ion implantation. Figure 3 (B)
The result is shown in. The residual film thickness after ashing for a certain period of time with respect to the resist implanted with Ar at different acceleration voltages is shown. It can be clearly seen that the ashing is more advanced at the low acceleration voltage. Generally, at an acceleration voltage of 10 to 100 keV, it is considered that a low acceleration has a higher sputtering rate and a higher effect of removing the altered resist.
【００３０】このように、希ガスのイオンを同時、或い
は後から注入することにより、ドーピング時にマスクと
して用いたレジストを容易に除去することが可能とな
る。Thus, by implanting the ions of the rare gas at the same time or afterward, the resist used as the mask at the time of doping can be easily removed.
【００３１】（実施形態２）本実施形態では、次の４種
類の試料を用意してアッシングレートを測定した。試料
は、ガラス基板上に膜厚が１．４μｍのレジストを形成
し、Ｐのみをイオン注入した試料ＰおよびＡｒをイ
オン注入（条件：加速電圧３０ｋＶ、ドーズ量５×１０
15／ｃｍ2）した試料ＰおよびＡｒをイオン注入（条
件：加速電圧３０ｋＶ、ドーズ量１×１０16／ｃｍ2）
した試料一切のイオン注入処理を行わない試料を用意
した。なお、試料〜のＰのイオン注入条件は、加速
電圧８０ｋＶドーズ量５．０×１０15／ｃｍ2であり、
試料、はＰをイオン注入した後にＡｒのイオン注入
を行っている。(Embodiment 2) In this embodiment, the following four types of samples were prepared and the ashing rate was measured. Samples were formed by forming a resist having a film thickness of 1.4 μm on a glass substrate, and samples P and Ar in which only P was ion-implanted (conditions: acceleration voltage 30 kV, dose amount 5 × 10 5).
15 / cm 2 ) of sample P and Ar are ion-implanted (conditions: acceleration voltage 30 kV, dose amount 1 × 10 16 / cm 2 ).
A sample was prepared without any ion implantation treatment. In addition, the ion implantation conditions of P of the samples are: acceleration voltage 80 kV, dose amount 5.0 × 10 15 / cm 2 ,
In the sample, Ar is ion-implanted after P is ion-implanted.
【００３２】なお、イオン注入処理によりそれぞれの試
料のレジスト膜厚は、１．２６μｍ１．１８μｍ
１．２４μｍとなった（の試料に関してはイオン注入
処理をしないので膜厚は変化しない）。The resist film thickness of each sample was 1.26 μm and 1.18 μm by the ion implantation process.
The thickness was 1.24 μm (the sample did not undergo ion implantation treatment, so the film thickness did not change).
【００３３】このような試料に対して、１８００Ｗ、６
６．５Ｐａ、Ｈ2Ｏの流量を３００ｓｃｃｍとして、Ｉ
ＣＰ（Inductive Coupled Plasma：誘電結合プラズマ）
法によるアッシング処理を行い、３０秒後、４５秒後お
よび６５秒後におけるレジストの膜厚を測定し、そのア
ッシングレートを測定している。For such a sample, 1800 W, 6
I was set to 6.5 Pa and the flow rate of H 2 O was 300 sccm.
CP (Inductive Coupled Plasma)
The ashing rate is measured by measuring the film thickness of the resist after 30 seconds, 45 seconds and 65 seconds by performing the ashing process by the method.
【００３４】表１に各試料の膜厚の実測値、図１２に実
測値をグラフにまとめた結果を示す。Table 1 shows the measured values of the film thickness of each sample, and FIG. 12 shows the results of the measured values summarized in a graph.
【００３５】[0035]
【表１】 [Table 1]
【００３６】なお、高ドーズ量のイオン注入によるレジ
ストの表面硬化層をイオン衝撃処理することにより除去
してアッシングするという技術があるが、図１２の結果
から本発明では、Ａｒイオンをイオン注入することによ
り表面硬化層を除去しているとは考えにくい。アッシン
グ開始から３０秒後まではレジストの膜厚にはほとんど
変化がないことから、Ａｒイオンのイオン注入を行って
も表面の変質層（硬化層）は除去されていないと考えら
れる。There is a technique of removing the surface hardened layer of the resist by ion bombardment by high-dose ion implantation and removing it by ashing. In the present invention, from the result of FIG. 12, Ar ions are ion-implanted. Therefore, it is unlikely that the surface-hardened layer is removed. Since there is almost no change in the resist film thickness within 30 seconds after the start of ashing, it is considered that the deteriorated layer (cured layer) on the surface has not been removed even after the ion implantation of Ar ions.
【００３７】引き続き、アッシング処理をすると試料
、に関しては、１．０９μｍ→０．７５μｍ
１．１３μｍ→０．５８μｍ膜厚が減少しており、図１
２のグラフの傾きからもアッシングレートが急激に向上
したのがわかる。一方、Ｐのみが添加された試料や何
も添加されていない試料に関しては、１．２１μｍ
→０．９８μｍ１．０８μｍ→０．７０μｍと膜厚の
変化は小さく、図１２からもあまりアッシングレートは
変化していないことがわかる。Subsequently, as for the sample subjected to ashing treatment, 1.09 μm → 0.75 μm
The film thickness is reduced from 1.13 μm to 0.58 μm.
It can also be seen from the slope of the graph in 2 that the ashing rate has sharply improved. On the other hand, for the sample to which only P was added or the sample to which nothing was added, 1.21 μm
→ 0.98 μm 1.08 μm → 0.70 μm The change in film thickness is small, and FIG. 12 shows that the ashing rate does not change much.
【００３８】このことから、本発明を適用すると、レジ
スト表面の変質層（硬質層）が除去された後に、一気に
レジストのアッシングレートが向上し、イオン注入後の
レジスト除去が容易になっていることがわかる。From the above, when the present invention is applied, after the deteriorated layer (hard layer) on the resist surface is removed, the ashing rate of the resist is improved at once and the resist removal after ion implantation is facilitated. I understand.
【００３９】[0039]
【実施例】[実施例１]本実施例では反射型液晶表示装置
のアクティブマトリクス基板の作製方法について図５〜
９を用いて説明する。本明細書ではＣＭＯＳ回路、及び
駆動回路と、画素ＴＦＴ、保持容量とを有する画素部を
同一基板上に形成された基板を、便宜上アクティブマト
リクス基板と呼ぶ。[Embodiment] [Embodiment 1] In this embodiment, a method for manufacturing an active matrix substrate of a reflective liquid crystal display device will be described with reference to FIGS.
This will be described using 9. In this specification, a substrate in which a pixel portion including a CMOS circuit and a driver circuit, a pixel TFT, and a storage capacitor is formed over one substrate is referred to as an active matrix substrate for convenience.
【００４０】まず、コーニング社の＃７０５９ガラスや
＃１７３７ガラスなどに代表されるバリウムホウケイ酸
ガラス、またはアルミノホウケイ酸ガラスなどのガラス
からなる基板４００を用いる。なお、基板４００として
は、石英基板やシリコン基板、金属基板またはステンレ
ス基板の表面に絶縁膜を形成したものを用いても良い。First, a substrate 400 made of glass such as barium borosilicate glass typified by Corning's # 7059 glass or # 1737 glass, or aluminoborosilicate glass is used. Note that as the substrate 400, a quartz substrate, a silicon substrate, a metal substrate, or a stainless substrate on which an insulating film is formed may be used.
【００４１】次いで、基板４００上に酸化珪素膜、窒化
珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地
膜４０１を形成する。本実施例では下地膜４０１として
２層構造を用いるが、前記絶縁膜の単層膜または２層以
上積層させた構造を用いても良い。下地膜４０１の一層
目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、Ｎ
Ｈ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪
素膜４０１ａを１０〜２００ｎｍ（好ましくは５０〜１
００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸
化窒化珪素膜４０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７
％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下
地膜４０１の２層目としては、プラズマＣＶＤ法を用
い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸
化窒化珪素膜４０１ｂを５０〜２００ｎｍ（好ましくは
１００〜１５０ｎｍ）の厚さに積層形成する。本実施例
では、膜厚１００ｎｍの酸化窒化珪素膜４０１ｂ（組成
比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を
形成する。Next, a base film 401 made of an insulating film such as a silicon oxide film, a silicon nitride film or a silicon oxynitride film is formed on the substrate 400. Although a two-layer structure is used as the base film 401 in this embodiment, a single layer film of the insulating film or a stacked structure of two or more layers may be used. As the first layer of the base film 401, a plasma CVD method is used, and SiH 4 , N
The silicon oxynitride film 401a formed by using H 3 and N 2 O as reaction gases has a thickness of 10 to 200 nm (preferably 50 to 1).
00 nm). In this embodiment, a silicon oxynitride film 401a (composition ratio Si = 32%, O = 27) having a film thickness of 50 nm is used.
%, N = 24%, H = 17%). Next, as the second layer of the base film 401, a silicon oxynitride film 401b formed with a plasma CVD method using SiH 4 and N 2 O as reaction gases is formed to a thickness of 50 to 200 nm (preferably 100 to 150 nm). Laminated to a thickness. In this embodiment, a 100-nm-thick silicon oxynitride film 401b (composition ratio Si = 32%, O = 59%, N = 7%, H = 2%) is formed.
【００４２】次いで、下地膜上に半導体層４０２〜４０
６を形成する。半導体層４０２〜４０６は公知の手段
（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法
等）により２５〜８０ｎｍ（好ましくは３０〜６０ｎ
ｍ）の厚さで半導体膜を成膜し、公知の結晶化法（レー
ザ結晶化法、ＲＴＡやファーネスアニール炉を用いた熱
結晶化法、結晶化を助長する金属元素を用いた熱結晶化
法等）により結晶化させる。そして、得られた結晶質半
導体膜を所望の形状にパターニングして半導体層４０２
〜４０６を形成する。Next, the semiconductor layers 402 to 40 are formed on the base film.
6 is formed. The semiconductor layers 402 to 406 are 25 to 80 nm (preferably 30 to 60 n) by known means (sputtering method, LPCVD method, plasma CVD method or the like).
m) a semiconductor film is formed, and a known crystallization method (laser crystallization method, thermal crystallization method using RTA or furnace annealing, thermal crystallization using a metal element that promotes crystallization) is used. Method) to crystallize. Then, the obtained crystalline semiconductor film is patterned into a desired shape to form the semiconductor layer 402.
To 406 are formed.
【００４３】次いで、半導体層４０２〜４０６を覆うゲ
ート絶縁膜４０７を形成する。ゲート絶縁膜４０７はプ
ラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜
１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施
例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸
化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝
７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸
化窒化珪素膜に限定されるものでなく、他の珪素を含む
絶縁膜を単層または積層構造として用いても良い。Next, a gate insulating film 407 which covers the semiconductor layers 402 to 406 is formed. The gate insulating film 407 is formed by a plasma CVD method or a sputtering method and has a thickness of 40 to
It is formed of an insulating film containing silicon with a thickness of 150 nm. In this embodiment, a silicon oxynitride film (composition ratio Si = 32%, O = 59%, N =) having a thickness of 110 nm is formed by the plasma CVD method.
7%, H = 2%). Of course, the gate insulating film is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.
【００４４】次いで、ゲート絶縁膜４０７上に膜厚２０
〜１００ｎｍの第１の導電膜４０８と、膜厚１００〜４
００ｎｍの第２の導電膜４０９とを積層形成する。本実
施例では、膜厚３０ｎｍの窒化タンタル（ＴａＮ）膜か
らなる第１の導電膜４０８と、膜厚３７０ｎｍのタング
ステン（Ｗ）膜からなる第２の導電膜４０９を積層形成
する。Then, a film having a thickness of 20 is formed on the gate insulating film 407.
A first conductive film 408 having a thickness of 100 nm and a thickness of 100 to 4
A second conductive film 409 having a thickness of 00 nm is stacked. In this embodiment, a first conductive film 408 made of a tantalum nitride (TaN) film having a thickness of 30 nm and a second conductive film 409 made of a tungsten (W) film having a thickness of 370 nm are laminated.
【００４５】次に、フォトリソグラフィ法を用いてレジ
ストからなるマスク４１０〜４１５を形成し、電極及び
配線を形成するための第１のエッチング処理を行なう。
第１のエッチング処理では第１及び第２のエッチング条
件で行なう。（図５（Ｂ））本実施例では第１のエッチ
ング条件として、ＩＣＰエッチング法を用い、エッチン
グ用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガ
ス流量比を２５：２５：１０とし、１Ｐａの圧力でコイ
ル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力
を投入してプラズマを生成してエッチングを行った。基
板側（試料ステージ）にも１５０WのＲＦ（１３．５６
ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧
を印加する。この第１のエッチング条件によりＷ膜をエ
ッチングして第１の導電層の端部をテーパー形状とす
る。Next, masks 410 to 415 made of resist are formed by using a photolithography method, and a first etching process for forming electrodes and wirings is performed.
The first etching process is performed under the first and second etching conditions. (FIG. 5 (B)) In this embodiment, as the first etching condition, the ICP etching method is used, CF 4 , Cl 2 and O 2 are used as etching gas, and the respective gas flow rate ratios are 25:25: At the pressure of 10 Pa, 500 W of RF (13.56 MHz) power was applied to the coil type electrode at a pressure of 1 Pa to generate plasma for etching. 150W RF (13.56) on the substrate side (sample stage)
MHz) power is applied and a substantially negative self-bias voltage is applied. The W film is etched under the first etching condition so that the end portion of the first conductive layer is tapered.
【００４６】この後、レジストからなるマスク４１０〜
４１５を除去せずに第２のエッチング条件に変え、エッ
チング用ガスにＣＦ4とＣｌ2とを用い、それぞれのガス
流量比を３０：３０とし、１Ｐａの圧力でコイル型の電
極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し
てプラズマを生成して約３０秒程度のエッチングを行っ
た。基板側（試料ステージ）にも２０ＷのＲＦ（１３．
５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス
電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチ
ング条件ではＷ膜及びＴａＮ膜とも同程度にエッチング
される。なお、ゲート絶縁膜上に残渣を残すことなくエ
ッチングするためには、１０〜２０％程度の割合でエッ
チング時間を増加させると良い。After that, the masks 410 to 110 made of resist are formed.
The second etching condition is changed without removing 415, CF 4 and Cl 2 are used as etching gases, and the respective gas flow rate ratios are set to 30:30, and RF of 500 W is applied to the coil type electrode at a pressure of 1 Pa. (13.56 MHz) Power was applied to generate plasma and etching was performed for about 30 seconds. A 20 W RF (13.
(56 MHz) power is applied and a substantially negative self-bias voltage is applied. Under the second etching condition in which CF 4 and Cl 2 are mixed, the W film and the TaN film are etched to the same extent. Note that in order to perform etching without leaving a residue on the gate insulating film, the etching time may be increased at a rate of about 10 to 20%.
【００４７】上記第１のエッチング処理では、レジスト
からなるマスクの形状を適したものとすることにより、
基板側に印加するバイアス電圧の効果により第１の導電
層及び第２の導電層の端部がテーパー形状となる。この
テーパー部の角度は１５〜４５°となる。こうして、第
１のエッチング処理により第１の導電層と第２の導電層
から成る第１の形状の導電層４１７〜４２２（第１の導
電層４１７ａ〜４２２ａと第２の導電層４１７ｂ〜４２
２ｂ）を形成する。４１６はゲート絶縁膜であり、第１
の形状の導電層４１７〜４２２で覆われない領域は２０
〜５０ｎｍ程度エッチングされ薄くなった領域が形成さ
れる。In the first etching process, the shape of the mask made of resist is made suitable,
The edges of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. The angle of this tapered portion is 15 to 45 °. Thus, the first shape conductive layers 417 to 422 (first conductive layers 417a to 422a and second conductive layers 417b to 42) including the first conductive layer and the second conductive layer are formed by the first etching treatment.
2b) is formed. 416 is a gate insulating film,
The area not covered with the conductive layers 417 to 422 in the shape of 20 is 20
A thinned region is formed by etching about 50 nm.
【００４８】次いで、レジストからなるマスクを除去せ
ずに第２のエッチング処理を行なう（図５（Ｃ））。こ
こでは、エッチングガスにＣＦ4とＣｌ2とＯ2とを用
い、Ｗ膜を選択的にエッチングする。この時、第２のエ
ッチング処理により第２の導電層４２８ｂ〜４３３ｂを
形成する。一方、第１の導電層４１７ａ〜４２２ａは、
ほとんどエッチングされず、第２の形状の導電層４２８
〜４３３を形成する。Next, a second etching process is performed without removing the resist mask (FIG. 5C). Here, the W film is selectively etched by using CF 4 , Cl 2, and O 2 as an etching gas. At this time, the second conductive layers 428b to 433b are formed by the second etching treatment. On the other hand, the first conductive layers 417a to 422a are
The second shape conductive layer 428 that is hardly etched
~ 433 is formed.
【００４９】そして、レジストからなるマスクを除去せ
ずに第１のドーピング処理を行い、半導体層にｎ型を付
与する不純物元素を低濃度に添加する。ｎ型を付与する
不純物元素として１５族に属する元素、典型的にはリン
（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン
（Ｐ）を用いる。その際、合わせてＡｒの注入も行う。
ドーピング処理はイオン注入で行う。イオン注入の条件
はＰのドーズ量を１×１０13〜５×１０14／ｃｍ2と
し、加速電圧を４０〜８０ｋｅＶとして行う。Ａｒのド
ーズ量は、1×１０13〜1×１０15／ｃｍ2として行う。
本実施例ではＰはドーズ量を１．５×１０13／ｃｍ2と
し、Ａｒは1×１０14／ｃｍ2として、加速電圧を６０ｋ
ｅＶとして行う。この場合、導電層４２８〜４３３がｎ
型を付与する不純物元素に対するマスクとなり、自己整
合的に不純物領域４２３〜４２７が形成される。不純物
領域４２３〜４２７には１×１０18〜１×１０20／ｃｍ
3の濃度範囲でｎ型を付与する不純物元素を添加する。Then, the first doping process is performed without removing the resist mask, and the impurity element imparting n-type is added to the semiconductor layer at a low concentration. An element belonging to Group 15 is used as the impurity element imparting n-type, typically phosphorus (P) or arsenic (As), but phosphorus (P) is used here. At that time, Ar is also injected together.
The doping process is performed by ion implantation. Ion implantation is carried out at a P dose of 1 × 10 13 to 5 × 10 14 / cm 2 and an acceleration voltage of 40 to 80 keV. The Ar dose is set to 1 × 10 13 to 1 × 10 15 / cm 2 .
In this embodiment, P has a dose of 1.5 × 10 13 / cm 2 , Ar has a dose of 1 × 10 14 / cm 2 , and an acceleration voltage of 60 k.
Perform as eV. In this case, the conductive layers 428 to 433 are n
This serves as a mask for the impurity element imparting the mold, and the impurity regions 423 to 427 are formed in a self-aligned manner. 1 × 10 18 to 1 × 10 20 / cm in the impurity regions 423 to 427.
An impurity element imparting n-type is added within the concentration range of 3 .
【００５０】続いて、レジストからなるマスクを除去す
る。除去には、酸素プラズマによるアッシングを用い
る。Ｐと同時にＡｒが注入されているため、レジスト表
面の変質層が除去されており、酸素プラズマアッシング
が容易に行える。ここでは、ＩＣＰプラズマによるアッ
シングを行う。条件は、１８００Ｗ、６６．５Ｐａ、Ｈ
2Ｏ流量３００ｓｃｃｍにて６０秒間アッシングを行
う。Subsequently, the mask made of resist is removed.
It Oxygen plasma ashing is used for removal.
It Since Ar is injected at the same time as P, the resist table
Oxygen plasma ashing after the altered layer on the surface has been removed
Can be done easily. Here, the ICP plasma
Thing Conditions are 1800W, 66.5Pa, H
2Ashing for 60 seconds at an O flow rate of 300 sccm
U
【００５１】引き続き、新たにレジストからなるマスク
４３４ａ〜４３４ｃを形成して第１のドーピング処理よ
りも高い加速電圧で第２のドーピング処理を行う。イオ
ン注入の条件はドーズ量を１×１０13〜１×１０15／ｃ
ｍ2とし、加速電圧を６０〜１２０ｋｅＶとして行な
う。第２のドーピング処理は第２の導電層４２８ｂ〜４
３２ｂを不純物元素に対するマスクとして用い、第１の
導電層のテーパー部の下方の半導体層に不純物元素が添
加されるようにドーピングする。続いて、第２のドーピ
ング処理より加速電圧を下げて第３のドーピング処理を
行って図６（Ａ）の状態を得る。イオン注入の条件はド
ーズ量を１×１０15〜１×１０17／ｃｍ2とし、加速電
圧を５０〜１００ｋｅＶとして行う。第２のドーピング
処理および第３のドーピング処理により、第１の導電層
と重なる低濃度不純物領域４３６、４４２、４４８には
１×１０18〜５×１０19／ｃｍ3の濃度範囲でｎ型を付
与する不純物元素を添加され、高濃度不純物領域４３
５、４３８、４４１、４４４、４４７には１×１０19〜
５×１０21／ｃｍ3の濃度範囲でｎ型を付与する不純物
元素を添加される。Subsequently, new masks 434a to 434c made of resist are formed, and the second doping process is performed at an acceleration voltage higher than that of the first doping process. The ion implantation condition is that the dose amount is 1 × 10 13 to 1 × 10 15 / c.
m 2 and the acceleration voltage is 60 to 120 keV. The second doping process is performed on the second conductive layers 428b to 428b-4.
Using 32b as a mask for the impurity element, doping is performed so that the impurity element is added to the semiconductor layer below the tapered portion of the first conductive layer. Subsequently, the acceleration voltage is lowered from the second doping process and the third doping process is performed to obtain the state of FIG. Ion implantation is performed under conditions of a dose amount of 1 × 10 15 to 1 × 10 17 / cm 2 and an acceleration voltage of 50 to 100 keV. By the second doping treatment and the third doping treatment, the low concentration impurity regions 436, 442, and 448 overlapping with the first conductive layer are n-type doped in the concentration range of 1 × 10 18 to 5 × 10 19 / cm 3. The high-concentration impurity region 43 is added with the impurity element to be added.
5, 438, 441, 444, 447 has 1 × 10 19 to
An impurity element imparting n-type is added within a concentration range of 5 × 10 21 / cm 3 .
【００５２】勿論、もちろん、適当な加速電圧にするこ
とで、第２のドーピング処理および第３のドーピング処
理は１回のドーピング処理で、低濃度不純物領域および
高濃度不純物領域を形成することも可能である。Of course, it is also possible to form the low-concentration impurity region and the high-concentration impurity region by performing the second doping process and the third doping process only once by setting an appropriate acceleration voltage. Is.
【００５３】引き続きＡｒのイオン注入を、第３のドー
ピングと同一装置にて連続的におこなう。イオン注入の
条件はドーズ量を１×１０15〜１×１０17／ｃｍ2と
し、加速電圧を1〜１００ｋｅＶとして行なう。また、
Ａｒのイオン注入は、第３のドーピング処理と同時に行
っても良い。その場合は、ＡｒとＰを含むイオンを同時
に同一加速電圧で注入することになる。Subsequently, Ar ion implantation is continuously performed in the same apparatus as the third doping. Ion implantation is performed with a dose amount of 1 × 10 15 to 1 × 10 17 / cm 2 and an acceleration voltage of 1 to 100 keV. Also,
The Ar ion implantation may be performed at the same time as the third doping process. In that case, ions containing Ar and P are simultaneously implanted at the same acceleration voltage.
【００５４】次いで、酸素プラズマアッシングを用いて
レジストを除去する。その方法は、第一のドーピング処
理の後のレジスト除去と同様の方法を用いる。やはり、
Ａｒが注入されていることにより、容易にレジストのア
ッシングが可能である。Next, the resist is removed using oxygen plasma ashing. The method uses the same method as the resist removal after the first doping process. also,
By implanting Ar, the resist can be easily ashed.
【００５５】次いで、新たにレジストマスク４５０ａ〜
４５０ｃを形成して第４のドーピング処理を行う。この
第４のドーピング処理により、ｐチャネル型ＴＦＴの活
性層となる半導体層に前記一導電型とは逆の導電型を付
与する不純物元素が添加された不純物領域４５１、４５
３〜４５５、４５７、４５９、４６０を形成する。第２
の導電層４２８ｂ〜４３２ｂを不純物元素に対するマス
クとして用い、ｐ型を付与する不純物元素を添加して自
己整合的に不純物領域を形成する。本実施例では、不純
物領域４５１、４５３〜４５５、４５７、４５９、４６
０はジボラン（Ｂ2Ｈ6）を用いたイオン注入法で形成す
る。（図６（Ｂ））この第４のドーピング処理の際に
は、ｎチャネル型ＴＦＴを形成する半導体層はレジスト
マスク４５０ａ〜４５０ｃで一部覆われている。第１乃
至３のドーピング処理によって、不純物領域４３８、４
３９にはそれぞれ異なる濃度でＰが添加されているが、
そのいずれの領域においてもｐ型を付与する不純物元素
の濃度を１×１０19〜５×１０21／ｃｍ3となるように
ドーピング処理することにより、ｐチャネル型ＴＦＴの
ソース領域およびドレイン領域として機能するために何
ら問題は生じない。Next, a new resist mask 450a-
450c is formed and a fourth doping process is performed. By the fourth doping process, impurity regions 451 and 45 in which an impurity element imparting a conductivity type opposite to the one conductivity type is added to a semiconductor layer which becomes an active layer of a p-channel TFT.
3-455, 457, 459, 460 are formed. Second
Using the conductive layers 428b to 432b as a mask for the impurity element, the impurity element imparting p-type conductivity is added to form the impurity region in a self-aligned manner. In this embodiment, the impurity regions 451, 453 to 455-455, 457, 459, and 46.
0 is formed by an ion implantation method using diborane (B 2 H 6 ). (FIG. 6B) At the time of the fourth doping process, the semiconductor layer forming the n-channel TFT is partially covered with the resist masks 450a to 450c. The impurity regions 438 and 4 are formed by the first to third doping processes.
Although 39 is added with P at different concentrations,
By functioning as a source region and a drain region of a p-channel TFT by performing a doping treatment so that the concentration of the impurity element imparting p-type becomes 1 × 10 19 to 5 × 10 21 / cm 3 in any of the regions. There is no problem in doing so.
【００５６】以上までの工程で、それぞれの半導体層に
不純物領域が形成される。レジストからなるマスク４５
０ａ〜４５０ｃは除去して第１の層間絶縁膜４６１を形
成する。この第１の層間絶縁膜４６１としては、プラズ
マＣＶＤ法またはスパッタ法を用い、厚さを１００〜２
００ｎｍとして珪素を含む絶縁膜で形成する。本実施例
では、プラズマＣＶＤ法により膜厚１５０ｎｍの酸化窒
化珪素膜を形成した。勿論、第１の層間絶縁膜４６１は
酸化窒化珪素膜に限定されるものでなく、他の珪素を含
む絶縁膜を単層または積層構造として用いても良い。Through the above steps, the impurity regions are formed in the respective semiconductor layers. Mask 45 made of resist
0a to 450c are removed to form a first interlayer insulating film 461. As the first interlayer insulating film 461, a plasma CVD method or a sputtering method is used, and the thickness is 100 to 2
It is formed of an insulating film containing silicon as 00 nm. In this embodiment, a silicon oxynitride film having a thickness of 150 nm is formed by a plasma CVD method. Of course, the first interlayer insulating film 461 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a laminated structure.
【００５７】次いで、図６（Ｃ）に示すように、加熱処
理を行って、半導体層の結晶性の回復、それぞれの半導
体層に添加された不純物元素の活性化を行う。この加熱
処理はファーネスアニール炉を用いる熱アニール法で行
う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、
好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜
７００℃、代表的には５００〜５５０℃で行えばよく、
本実施例では５５０℃、４時間の熱処理で活性化処理を
行った。なお、熱アニール法の他に、レーザアニール
法、またはラピッドサーマルアニール法（ＲＴＡ法）を
適用することができる。Next, as shown in FIG. 6C, heat treatment is performed to recover the crystallinity of the semiconductor layers and activate the impurity elements added to the respective semiconductor layers. This heat treatment is performed by a thermal annealing method using a furnace annealing furnace. As the thermal annealing method, the oxygen concentration is 1 ppm or less,
Preferably 400 to 400 in a nitrogen atmosphere of 0.1 ppm or less.
700 ° C., typically 500 to 550 ° C.,
In this example, the activation treatment was performed by heat treatment at 550 ° C. for 4 hours. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
【００５８】次いで、第１の層間絶縁膜４６１上に無機
絶縁膜材料または有機絶縁物材料から成る第２の層間絶
縁膜４６２を形成する。本実施例では、膜厚１．６μｍ
のアクリル樹脂膜を形成したが、粘度が１０〜１０００
ｃｐ、好ましくは４０〜２００ｃｐのものを用い、表面
に凸凹が形成されるものを用いる。Next, a second interlayer insulating film 462 made of an inorganic insulating film material or an organic insulating material is formed on the first interlayer insulating film 461. In this embodiment, the film thickness is 1.6 μm
The acrylic resin film of
cp, preferably 40 to 200 cp, and the one having irregularities on the surface is used.
【００５９】本実施例では、鏡面反射を防ぐため、表面
に凸凹が形成される第２の層間絶縁膜４６２を形成する
ことによって画素電極の表面に凸凹を形成した。また、
画素電極の表面に凹凸を持たせて光散乱性を図るため、
画素電極の下方の領域に凸部を形成してもよい。その場
合、凸部の形成は、ＴＦＴの形成と同じフォトマスクで
行なうことができるため、工程数の増加なく形成するこ
とができる。なお、この凸部は配線及びＴＦＴ部以外の
画素部領域の基板上に適宜設ければよい。こうして、凸
部を覆う絶縁膜の表面に形成された凸凹に沿って画素電
極の表面に凸凹が形成される。In this embodiment, in order to prevent the specular reflection, the second interlayer insulating film 462 having the unevenness on the surface is formed to form the unevenness on the surface of the pixel electrode. Also,
In order to make the surface of the pixel electrode uneven, to achieve light scattering,
You may form a convex part in the area | region below a pixel electrode. In that case, since the projection can be formed using the same photomask as that for forming the TFT, the projection can be formed without increasing the number of steps. Note that this convex portion may be appropriately provided on the substrate in the pixel portion region other than the wiring and the TFT portion. Thus, the unevenness is formed on the surface of the pixel electrode along the unevenness formed on the surface of the insulating film covering the convex portion.
【００６０】また、第２の層間絶縁膜４６２として表面
が平坦化する膜を用いてもよい。その場合は、画素電極
を形成した後、公知のサンドブラスト法やエッチング法
等の工程を追加して表面を凹凸化させて、鏡面反射を防
ぎ、反射光を散乱させることによって白色度を増加させ
ることが好ましい。A film having a flat surface may be used as the second interlayer insulating film 462. In that case, after forming the pixel electrode, a step such as a known sandblasting method or etching method is added to make the surface uneven so as to prevent specular reflection and scatter reflected light to increase the whiteness. Is preferred.
【００６１】そして、駆動回路５０６において、各不純
物領域とそれぞれ電気的に接続する配線４６３〜４６８
を形成する。なお、これらの配線は、膜厚５０ｎｍのＴ
ｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金
膜）との積層膜をパターニングして形成する。（図７）In the drive circuit 506, wirings 463 to 468 electrically connected to the respective impurity regions.
To form. Note that these wirings have a thickness of 50 nm.
A laminated film of an i film and an alloy film (alloy film of Al and Ti) having a film thickness of 500 nm is formed by patterning. (Figure 7)
【００６２】また、画素部５０７においては、画素電極
４７０、ゲート配線４６９、接続電極４６８を形成す
る。この接続電極４６８によりソース配線（４３３ａと
４３３ｂの積層）は、画素ＴＦＴと電気的な接続が形成
される。また、ゲート配線４６９は、画素ＴＦＴ５０４
のゲート電極と電気的な接続が形成される。また、画素
電極４７０は、画素ＴＦＴ５０４のドレイン領域４４２
と電気的な接続が形成され、さらに保持容量を形成する
一方の電極として機能する半導体層４５８と電気的な接
続が形成される。また、画素電極４７０としては、Ａｌ
またはＡｇを主成分とする膜、またはそれらの積層膜等
の反射性の優れた材料を用いることが望ましい。In the pixel portion 507, the pixel electrode 470, the gate wiring 469, and the connection electrode 468 are formed. By this connection electrode 468, the source wiring (a stack of 433a and 433b) is electrically connected to the pixel TFT. The gate wiring 469 is connected to the pixel TFT 504.
An electrical connection is formed with the gate electrode of. In addition, the pixel electrode 470 is the drain region 442 of the pixel TFT 504.
Is electrically connected to the semiconductor layer 458 which functions as one electrode which forms a storage capacitor. Further, as the pixel electrode 470, Al
Alternatively, it is desirable to use a material having excellent reflectivity such as a film containing Ag as a main component, or a laminated film thereof.
【００６３】以上の様にして、ｎチャネル型ＴＦＴ５０
１とｐチャネル型ＴＦＴ５０２からなるＣＭＯＳ回路、
及びｎチャネル型ＴＦＴ５０３を有する駆動回路５０６
と、画素ＴＦＴ５０４、保持容量５０５とを有する画素
部５０７を同一基板上に形成することができる。こうし
て、アクティブマトリクス基板が完成する。As described above, the n-channel TFT 50
1 and a p-channel TFT 502 CMOS circuit,
And driving circuit 506 having n-channel TFT 503
Then, the pixel portion 507 including the pixel TFT 504 and the storage capacitor 505 can be formed over the same substrate. Thus, the active matrix substrate is completed.
【００６４】駆動回路５０６のｎチャネル型ＴＦＴ５０
１はチャネル形成領域４３７、ゲート電極の一部を構成
する第１の導電層４２８ａと重なる低濃度不純物領域４
３６（ＧＯＬＤ領域）、ソース領域またはドレイン領域
として機能する高濃度不純物領域４５２と、ｎ型を付与
する不純物元素およびｐ型を付与する不純物元素が導入
された不純物領域４５１を有している。このｎチャネル
型ＴＦＴ５０１と電極４６６で接続してＣＭＯＳ回路を
形成するｐチャネル型ＴＦＴ５０２にはチャネル形成領
域４４０、ソース領域またはドレイン領域として機能す
る高濃度不純物領域４５４と、ｎ型を付与する不純物元
素およびｐ型を付与する不純物元素が導入された不純物
領域４５３を有している。また、ｎチャネル型ＴＦＴ５
０３にはチャネル形成領域４４３、ゲート電極の一部を
構成する第１の導電層４３０ａと重なる低濃度不純物領
域４４２（ＧＯＬＤ領域）、ソース領域またはドレイン
領域として機能する高濃度不純物領域４５６と、ｎ型を
付与する不純物元素およびｐ型を付与する不純物元素が
導入された不純物領域４５５を有している。N-channel TFT 50 of drive circuit 506
Reference numeral 1 denotes a channel formation region 437, and a low-concentration impurity region 4 overlapping with the first conductive layer 428a forming part of the gate electrode.
36 (GOLD region), a high-concentration impurity region 452 functioning as a source region or a drain region, and an impurity region 451 in which an impurity element imparting n-type and an impurity element imparting p-type are introduced. A channel formation region 440, a high-concentration impurity region 454 functioning as a source region or a drain region, and an impurity element imparting n-type are provided in the p-channel TFT 502 which is connected to the n-channel TFT 501 with an electrode 466 to form a CMOS circuit. And an impurity region 453 in which an impurity element imparting p-type conductivity is introduced. In addition, the n-channel type TFT5
03 includes a channel formation region 443, a low-concentration impurity region 442 (GOLD region) overlapping with the first conductive layer 430a forming part of a gate electrode, a high-concentration impurity region 456 functioning as a source region or a drain region, and n. It has an impurity region 455 into which an impurity element imparting a type and an impurity element imparting a p-type are introduced.
【００６５】画素部の画素ＴＦＴ５０４にはチャネル形
成領域４４６、ゲート電極の外側に形成される低濃度不
純物領域４４５（ＬＤＤ領域）、ソース領域またはドレ
イン領域として機能する高濃度不純物領域４５８と、ｎ
型を付与する不純物元素およびｐ型を付与する不純物元
素が導入された不純物領域４５７を有している。また、
保持容量５０５の一方の電極として機能する半導体層に
は、ｎ型を付与する不純物元素およびｐ型を付与する不
純物元素が添加されている。保持容量５０５は、絶縁膜
４１６を誘電体として、電極（４３２ａと４３２ｂの積
層）と、半導体層とで形成している。In the pixel TFT 504 of the pixel portion, a channel forming region 446, a low concentration impurity region 445 (LDD region) formed outside the gate electrode, a high concentration impurity region 458 functioning as a source region or a drain region, and n.
It has an impurity region 457 into which an impurity element imparting a type and an impurity element imparting a p-type are introduced. Also,
An impurity element imparting n-type conductivity and an impurity element imparting p-type conductivity are added to the semiconductor layer functioning as one electrode of the storage capacitor 505. The storage capacitor 505 is formed of an electrode (a stack of 432a and 432b) and a semiconductor layer using the insulating film 416 as a dielectric.
【００６６】本実施例の画素構造は、ブラックマトリク
スを用いることなく、画素電極間の隙間が遮光されるよ
うに、画素電極の端部をソース配線と重なるように配置
形成する。In the pixel structure of this embodiment, the end portions of the pixel electrodes are arranged and overlapped with the source wiring so that the gaps between the pixel electrodes are shielded without using the black matrix.
【００６７】また、本実施例で作製するアクティブマト
リクス基板の画素部の上面図を図８に示す。なお、図５
〜図８に対応する部分には同じ符号を用いている。図７
中の鎖線Ａ−Ａ’は図８中の鎖線Ａ―Ａ’で切断した断
面図に対応している。また、図７中の鎖線Ｂ−Ｂ’は図
８中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。A top view of the pixel portion of the active matrix substrate manufactured in this embodiment is shown in FIG. Note that FIG.
The same reference numerals are used for the parts corresponding to FIG. Figure 7
The chain line AA ′ in the inside corresponds to the cross-sectional view taken along the chain line AA ′ in FIG. 8. Further, a chain line BB ′ in FIG. 7 corresponds to a sectional view taken along a chain line BB ′ in FIG.
【００６８】[実施例２]本実施例では、実施例1で作製
したアクティブマトリクス基板から、反射型液晶表示装
置を作製する工程を以下に説明する。説明には図９を用
いる。[Embodiment 2] In this embodiment, a process of manufacturing a reflective liquid crystal display device from the active matrix substrate manufactured in Embodiment 1 will be described below. FIG. 9 is used for the description.
【００６９】まず、実施例1に従い、図７の状態のアク
ティブマトリクス基板を得た後、図７のアクティブマト
リクス基板上、少なくとも画素電極４７０上に配向膜５
６７を形成しラビング処理を行なう。なお、本実施例で
は配向膜５６７を形成する前に、アクリル樹脂膜等の有
機樹脂膜をパターニングすることによって基板間隔を保
持するための柱状のスペーサ５７２を所望の位置に形成
した。また、柱状のスペーサに代えて、球状のスペーサ
を基板全面に散布してもよい。First, according to the first embodiment, after obtaining the active matrix substrate in the state of FIG. 7, the alignment film 5 is formed on at least the pixel electrode 470 on the active matrix substrate of FIG.
67 is formed and a rubbing process is performed. In this embodiment, before forming the alignment film 567, the organic resin film such as the acrylic resin film is patterned to form the columnar spacers 572 for holding the substrate distance at desired positions. Further, spherical spacers may be dispersed over the entire surface of the substrate instead of the columnar spacers.
【００７０】次いで、対向基板５６９を用意する。次い
で、対向基板５６９上に着色層５７０、５７１、平坦化
膜５７３を形成する。赤色の着色層５７０と青色の着色
層５７１とを重ねて、遮光部を形成する。また、赤色の
着色層と緑色の着色層とを一部重ねて、遮光部を形成し
てもよい。Next, the counter substrate 569 is prepared. Next, the coloring layers 570 and 571 and the planarization film 573 are formed over the counter substrate 569. The red colored layer 570 and the blue colored layer 571 are overlapped with each other to form a light shielding portion. In addition, the light-shielding portion may be formed by partially overlapping the red colored layer and the green colored layer.
【００７１】本実施例では、実施例1に示す基板を用い
ている。従って、実施例1の画素部の上面図を示す図８
では、少なくともゲート配線４６９と画素電極４７０の
間隙と、ゲート配線４６９と接続電極４６８の間隙と、
接続電極４６８と画素電極４７０の間隙を遮光する必要
がある。本実施例では、それらの遮光すべき位置に着色
層の積層からなる遮光部が重なるように各着色層を配置
して、対向基板を貼り合わせる。In this example, the substrate shown in Example 1 is used. Therefore, FIG. 8 showing a top view of the pixel portion of Example 1.
Then, at least the gap between the gate wiring 469 and the pixel electrode 470, the gap between the gate wiring 469 and the connection electrode 468,
It is necessary to shield the gap between the connection electrode 468 and the pixel electrode 470 from light. In this embodiment, the colored layers are arranged so that the light-shielding portions formed by stacking the colored layers overlap each other at the positions where the light should be shielded, and the counter substrate is attached.
【００７２】このように、ブラックマスク等の遮光層を
形成することなく、各画素間の隙間を着色層の積層から
なる遮光部で遮光することによって工程数の低減を可能
としている。As described above, the number of steps can be reduced by forming a light-shielding portion formed of a stack of colored layers so as to shield the gaps between pixels without forming a light-shielding layer such as a black mask.
【００７３】次いで、平坦化膜５７３上に透明導電膜か
らなる対向電極５７６を少なくとも画素部に形成し、対
向基板の全面に配向膜５７４を形成し、ラビング処理を
施する。Next, a counter electrode 576 made of a transparent conductive film is formed on the flattening film 573 at least in the pixel portion, an alignment film 574 is formed on the entire surface of the counter substrate, and a rubbing process is performed.
【００７４】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール材５６８
で貼り合わせる。シール材５６８にはフィラーが混入さ
れていて、このフィラーと柱状スペーサによって均一な
間隔を持って２枚の基板が貼り合わせられる。その後、
両基板の間に液晶材料５７５を注入し、封止剤（図示せ
ず）によって完全に封止する。液晶材料５７５には公知
の液晶材料を用いれば良い。このようにして図９に示す
反射型液晶表示装置が完成する。そして、必要があれ
ば、アクティブマトリクス基板または対向基板を所望の
形状に分断する。さらに、対向基板のみに偏光板（図示
しない）を貼りつける。そして、公知の技術を用いてＦ
ＰＣを貼りつける。Then, the active matrix substrate on which the pixel portion and the driving circuit are formed and the counter substrate are sealed with a sealing material 568.
Stick together. A filler is mixed in the sealing material 568, and the two substrates are bonded to each other with a uniform interval by the filler and the columnar spacers. afterwards,
A liquid crystal material 575 is injected between both substrates and completely sealed with a sealant (not shown). A known liquid crystal material may be used as the liquid crystal material 575. In this way, the reflection type liquid crystal display device shown in FIG. 9 is completed. Then, if necessary, the active matrix substrate or the counter substrate is cut into a desired shape. Further, a polarizing plate (not shown) is attached only to the counter substrate. Then, using a known technique, F
Stick the PC.
【００７５】以上のようにして作製される液晶表示パネ
ルは各種電気器具、例えばビデオカメラ、デジタルカメ
ラ、プロジェクター（リア型またはフロント型）、ヘッ
ドマウントディスプレイ（ゴーグル型ディスプレイ）、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）の表示部として
用いることができる。The liquid crystal display panel manufactured as described above is used for various electric appliances such as video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays),
It can be used as a display unit of a personal computer or a mobile information terminal (mobile computer, mobile phone, electronic book, or the like).
【００７６】[実施例３]本実施例では、本発明を適用し
てアクティブマトリクス基板を形成する実施例１とは異
なる一例について図１３〜１７を用いて説明する。[Embodiment 3] In this embodiment, an example different from Embodiment 1 in which the present invention is applied to form an active matrix substrate will be described with reference to FIGS.
【００７７】基板１０００は、石英基板、ガラス基板、
セラミック基板などを用いることができる。また、シリ
コン基板、金属基板またはステンレス基板の表面に絶縁
膜を形成した基板を用いてもよい。なお、ガラス基板を
用いる場合には、ガラス歪み点よりも１０〜２０℃低い
温度であらかじめ加熱処理しておいてもよい。The substrate 1000 is a quartz substrate, a glass substrate,
A ceramic substrate or the like can be used. Alternatively, a silicon substrate, a metal substrate, or a stainless substrate on which an insulating film is formed may be used. When a glass substrate is used, it may be preheated at a temperature 10 to 20 ° C. lower than the glass strain point.
【００７８】基板１０００上にポリシリコン膜、ＷＳｉ
膜を成膜し、これらの膜に対してパターニングを施し、
下部遮光膜１００１を形成する。下部遮光膜１００１と
しては、ポリシリコン膜やＷＳｉX（Ｘ＝２．０〜２．
８）膜、Ａｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料か
らなる膜及びその積層構造を用いることができる。本実
施例では、ＷＳｉX（膜厚：１００ｎｍ）膜１００１ｂ
およびポリシリコン膜（膜厚：５０ｎｍ）１００１ａの
積層構造の高い遮光性を持つ導電性材料により所定の間
隔で下部遮光膜１００１を形成した。なお、下部遮光膜
１００１はゲート線としての機能を有しているため、以
下、下部遮光膜にあたる部分はゲート線と称する。A polysilicon film, WSi is formed on the substrate 1000.
Forming films, patterning these films,
A lower light shielding film 1001 is formed. As the lower light-shielding film 1001, a polysilicon film or WSi x (X = 2.0 to 2.
8) A film, a film made of a conductive material such as Al, Ta, W, Cr and Mo, and a laminated structure thereof can be used. In this embodiment, a WSi x (film thickness: 100 nm) film 1001b
A lower light-shielding film 1001 was formed at a predetermined interval by using a conductive material having a high light-shielding property having a laminated structure of a polysilicon film (film thickness: 50 nm) 1001a. Since the lower light-shielding film 1001 has a function as a gate line, the portion corresponding to the lower light-shielding film is hereinafter referred to as a gate line.
【００７９】ゲート線１００１を覆うように第１の絶縁
膜１００２を形成する。第１の絶縁膜１００２は１００
ｎｍ程度の膜厚を有する。この第１の絶縁膜１００２
は、プラズマＣＶＤ法、またはスパッタ法等で形成され
るシリコンを含む絶縁膜を用いる。また、第１の絶縁膜
１００２は、酸化シリコン膜、酸化窒化シリコン膜、窒
化シリコン膜、またはこれらを組み合わせた積層膜で形
成すれば良い（図１３（Ａ））。A first insulating film 1002 is formed so as to cover the gate line 1001. The first insulating film 1002 is 100
It has a film thickness of about nm. This first insulating film 1002
Is an insulating film containing silicon formed by a plasma CVD method, a sputtering method, or the like. The first insulating film 1002 may be formed using a silicon oxide film, a silicon oxynitride film, a silicon nitride film, or a stacked film in which these are combined (FIG. 13A).
【００８０】次いで、第１の絶縁膜１００２上に、減圧
ＣＶＤ法により非晶質半導体膜を形成する。非晶質半導
体膜の材料に特に限定はないが、好ましくはシリコンま
たはシリコンゲルマニウム（Ｓｉ1-xＧｅx：０＜x＜
１、代表的には、x＝０．００１〜０．０５）合金など
で形成するとよい。なお、本実施例では非晶質半導体膜
として、６５nm厚のアモルファスシリコン膜１００３を
形成した。Next, an amorphous semiconductor film is formed on the first insulating film 1002 by the low pressure CVD method. The material of the amorphous semiconductor film is not particularly limited, but is preferably silicon or silicon germanium (Si 1-x Ge x : 0 <x <
1, typically x = 0.001 to 0.05). In this example, an amorphous silicon film 1003 having a thickness of 65 nm was formed as an amorphous semiconductor film.
【００８１】次いで、アモルファスシリコン膜１００３
を結晶化して結晶質シリコン膜１００４を形成する（図
１３（Ｂ））。結晶化の方法としては、公知のレーザ光
照射による方法、加熱処理による結晶化方法を用いても
よいし、触媒元素を添加して加熱処理する方法を用いて
もよい。Next, the amorphous silicon film 1003
Is crystallized to form a crystalline silicon film 1004 (FIG. 13B). As a crystallization method, a known method of irradiating with a laser beam, a crystallization method of heat treatment, or a method of adding a catalyst element and performing heat treatment may be used.
【００８２】なお、結晶化工程の後、結晶質シリコン膜
にレーザ照射を行って、結晶質シリコン膜の結晶性を改
善してもよい。続いて、結晶質シリコン膜をパターニン
グして第１の形状の半導体層１００５〜１００８を形成
する。After the crystallization step, the crystalline silicon film may be irradiated with laser to improve the crystallinity of the crystalline silicon film. Subsequently, the crystalline silicon film is patterned to form first shape semiconductor layers 1005 to 1008.
【００８３】続いて、触媒元素を用いて結晶化を行った
場合にはここで第１の形状の半導体層１００５〜１００
８上にレジストマスク１００９〜１０１２を形成し、選
択的に希ガス元素（代表的にはＡｒ）が添加された領域
（ゲッタリング領域ともいう）１０１３〜１０１６を形
成する。その後、加熱処理を行ってゲッタリング領域１
０１３〜１０１６に触媒元素を移動させて、後にＴＦＴ
のチャネル形成領域となる領域に含まれる触媒元素濃度
を低減させるゲッタリング工程を行う（図１３
（Ｃ））。Then, when crystallization is performed using a catalytic element, the first shape semiconductor layers 1005 to 100
8A to 8C, resist masks 1009 to 1012 are formed, and regions (also referred to as gettering regions) 1013 to 1016 to which a rare gas element (typically Ar) is selectively added are formed. Then, heat treatment is performed to obtain the gettering region 1.
The catalytic element is moved to 013 to 1016, and the
The gettering step is performed to reduce the concentration of the catalytic element contained in the region to be the channel formation region (see FIG. 13).
(C)).
【００８４】ゲッタリング工程が終了したら、ゲッタリ
ング領域１０１３〜１０１６を除去し、パターニングし
て、後のＴＦＴの半導体層となる第２の形状の半導体層
１０１７〜１０２０を形成する（図１３（Ｄ））。その
後、レジストマスク１００９〜１０１２を除去する。こ
のとき、Ａｒが添加されているためレジストマスク１０
０９〜１０１２の除去は容易に行うことができる。After the gettering step is completed, the gettering regions 1013 to 1016 are removed and patterned to form second shape semiconductor layers 1017 to 1020 which will be the semiconductor layers of the TFTs later (FIG. 13D. )). After that, the resist masks 1009 to 1012 are removed. At this time, since Ar is added, the resist mask 10
The removal of 09 to 1012 can be easily performed.
【００８５】次いで、第２の形状の半導体層１０１７〜
１０２０の結晶性を向上させることを目的として、酸化
処理を行う。減圧ＣＶＤ装置で２０ｎｍ厚の酸化シリコ
ン膜を成膜し（図示せず）、９５０℃で熱酸化処理を行
って酸化シリコン膜／酸化シリコン膜が酸化された部分
＝２０：６０ｎｍの比率で熱酸化膜を形成する（図示せ
ず）。この熱酸化処理工程により、第２の形状の半導体
層１０１７〜１０２０の膜厚は３５ｎｍ程度となる。Next, the second shape semiconductor layers 1017 to
An oxidation treatment is performed for the purpose of improving the crystallinity of 1020. A silicon oxide film with a thickness of 20 nm is formed by a low pressure CVD apparatus (not shown), and a thermal oxidation process is performed at 950 ° C. to thermally oxidize the silicon oxide film / the portion where the silicon oxide film is oxidized = 20: 60 nm. Form a film (not shown). By this thermal oxidation process, the film thickness of the second shape semiconductor layers 1017 to 1020 becomes about 35 nm.
【００８６】次いで、半導体層１０１７〜１０２０を覆
って、第２の絶縁膜（ゲート絶縁膜）１０２１ａとして
３０ｎｍ厚の酸化シリコン膜を形成する。次いで、後に
保持容量１２０４となる領域の半導体層１０２０を保持
容量の下部電極とするために、半導体層１０２０の真上
の領域のゲート絶縁膜を選択的にエッチングするための
レジストマスク１０２２を形成し、ゲート絶縁膜を除去
してＰを添加した後、希ガス元素としてＡｒも添加する
（図１４（Ａ））。この後、レジストマスク１０２２を
除去して、２層目のゲート絶縁膜１０２１ｂとして５０
ｎｍ厚の酸化シリコン膜を形成する（図１４（Ｂ））。
この工程においてもＰが添加された後にＡｒが添加され
ているため、Ｐが添加された際にレジスト表面に変質層
が形成されても、レジストマスク１０２２の除去を容易
に行うことができる。Next, a 30-nm-thick silicon oxide film is formed as a second insulating film (gate insulating film) 1021a so as to cover the semiconductor layers 1017 to 1020. Next, a resist mask 1022 for selectively etching the gate insulating film in a region directly above the semiconductor layer 1020 is formed in order to use the semiconductor layer 1020 in a region which will be the storage capacitor 1204 later as a lower electrode of the storage capacitor. After removing the gate insulating film and adding P, Ar is also added as a rare gas element (FIG. 14A). After that, the resist mask 1022 is removed, and a second layer of the gate insulating film 1021b is formed by 50.
A silicon oxide film with a thickness of nm is formed (FIG. 14B).
In this step as well, since Ar is added after P is added, even if an altered layer is formed on the resist surface when P is added, the resist mask 1022 can be easily removed.
【００８７】なお、半導体層１０１７〜１０２０を形成
した後、ＴＦＴのしきい値を制御するために微量な不純
物元素（ＢまたはＰ）のイオン注入を行ってもよい。こ
の不純物添加工程は、半導体膜の結晶化工程の前、半導
体膜の結晶化工程の後、または、ゲート絶縁膜１０２１
を形成する工程の後のいずれかに行えばよい。After forming the semiconductor layers 1017 to 1020, a slight amount of impurity element (B or P) may be ion-implanted in order to control the threshold value of the TFT. This impurity addition step is performed before the semiconductor film crystallization step, after the semiconductor film crystallization step, or in the gate insulating film 1021.
It may be performed either after the step of forming.
【００８８】この後、第１の絶縁膜１００２およびゲー
ト絶縁膜１０２１ａ、１０２１ｂに選択的なエッチング
を行って、ゲート線１００１に到達するコンタクトホー
ルを形成する。次いで、ゲート絶縁膜１０２１ｂ上に導
電膜を形成し、パターニングして各画素のチャネル形成
領域上にゲート電極１０２３〜１０２５、容量配線（保
持容量の上部電極）１０２６を形成する。容量配線１０
２６が形成される領域のゲート絶縁膜１０２１ｂは、２
層目のゲート絶縁膜１０２１ｂのみであるため他の領域
より薄くしてあり、保持容量の増大が図られている。ま
た、ゲート電極１０２５は、ゲート線１００１とコンタ
クトホールを通じて電気的に接続している（図１４
（Ｃ））。After that, the first insulating film 1002 and the gate insulating films 1021a and 1021b are selectively etched to form a contact hole reaching the gate line 1001. Next, a conductive film is formed over the gate insulating film 1021b and patterned to form the gate electrodes 1023 to 1025 and the capacitor wiring (upper electrode of the storage capacitor) 1026 on the channel formation region of each pixel. Capacitance wiring 10
The gate insulating film 1021b in the region where 26 is formed is 2
Since only the gate insulating film 1021b in the layer is formed, the gate insulating film 1021b is thinner than the other regions, so that the storage capacitance is increased. Further, the gate electrode 1025 is electrically connected to the gate line 1001 through a contact hole (FIG. 14).
(C)).
【００８９】ゲート電極および容量配線を形成するため
の導電膜は、導電型を付与する不純物元素が添加された
ポリシリコン膜やＷＳｉx膜（x＝２．０〜２．８）、Ａ
ｌ、Ｔａ、Ｗ、Ｃｒ、Ｍｏ等の導電性材料およびその積
層構造により３００nm程度の膜厚で形成しているが、上
記の導電性材料の単層でもよい。The conductive film for forming the gate electrode and the capacitor wiring is a polysilicon film to which an impurity element imparting a conductivity type is added, a WSi x film (x = 2.0 to 2.8), A
Although it is formed to have a film thickness of about 300 nm by a conductive material such as l, Ta, W, Cr and Mo and a laminated structure thereof, a single layer of the above conductive material may be used.
【００９０】次いで、半導体層１０１７〜１０２０を活
性層としたＴＦＴを形成するため、半導体層に選択的に
ｎ型またはｐ型を付与する不純物元素（以下、ｎ型不純
物元素またはｐ型不純物元素という）を添加して、低抵
抗のソース領域およびドレイン領域、さらに、ＬＤＤ領
域を形成する（図１５（Ａ））。このＬＤＤ領域はソー
ス領域及びドレイン領域と同様に不純物元素が添加され
ている。こうして半導体層１０１７〜１０２０にソース
領域とドレイン領域とに挟まれたチャネル形成領域が形
成される。このようにＬＤＤ領域やソース領域またはド
レイン領域となる領域を形成するためにレジストマスク
を用いて導電型を付与する不純物元素をイオン注入する
際にも本発明を適用することが可能であり、本発明を適
用することによりレジストマスクの除去を容易に行うこ
とができる。Next, in order to form a TFT in which the semiconductor layers 1017 to 1020 are active layers, an impurity element that selectively imparts n-type or p-type to the semiconductor layer (hereinafter referred to as an n-type impurity element or a p-type impurity element). ) Is added to form a low-resistance source region and drain region, and an LDD region (FIG. 15A). An impurity element is added to this LDD region similarly to the source region and the drain region. In this way, a channel formation region sandwiched between the source region and the drain region is formed in the semiconductor layers 1017 to 1020. As described above, the present invention can be applied when ion-implanting an impurity element imparting a conductivity type using a resist mask to form an LDD region or a region to be a source region or a drain region. By applying the invention, the resist mask can be easily removed.
【００９１】次いで、ゲート電極１０２３〜１０２５お
よび容量配線１０２６を覆う第３の絶縁膜（第１の層間
絶縁膜）１０２７を形成する（図１５（Ｂ））。この第
３の絶縁膜１０２７は、酸化シリコン膜、窒化シリコン
膜、酸化窒化シリコン膜、またはこれらの膜を組み合わ
せた積層膜で７０ｎｍ厚程度に形成すればよい。Next, a third insulating film (first interlayer insulating film) 1027 which covers the gate electrodes 1023 to 1025 and the capacitor wiring 1026 is formed (FIG. 15B). The third insulating film 1027 may be formed of a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film in which these films are combined to have a thickness of about 70 nm.
【００９２】次いで、第４の絶縁膜（第２の層間絶縁
膜）１０２８を形成する。第４の絶縁膜１０２８は、有
機絶縁物材料膜、酸化シリコン膜、窒化シリコン膜また
は酸化窒化シリコン膜のいずれかを材料として、８００
ｎｍ厚で形成する。Next, a fourth insulating film (second interlayer insulating film) 1028 is formed. The fourth insulating film 1028 is made of any one of an organic insulating material film, a silicon oxide film, a silicon nitride film, and a silicon oxynitride film, and has a thickness of 800.
It is formed with a thickness of nm.
【００９３】次いで、ゲート絶縁膜１０２１、第３の絶
縁膜１０２７および第４の絶縁膜１０２８に半導体層１
０１７〜１０２０に通じるコンタクトホールを形成す
る。そして第４の絶縁膜１０２８上にコンタクトホール
を通じて半導体層１０１７〜１０２０に接する導電膜を
形成してパターニングすることでそれぞれのＴＦＴを電
気的に接続するための接続配線およびソース線１０２９
〜１０３４を形成する（図１５（Ｃ））。これらの配線
を形成するための導電膜はＡｌ、Ｗ、Ｔｉ、ＴｉＮを主
成分とする膜、またはそれらの積層構造（本実施例で
は、Ｔｉを含むＡｌ膜をＴｉで挟み込んだ３層構造とし
ている）を有する導電膜を厚さ５００ｎｍとなるように
形成し、パターニングしている。なお、ソース線１０３
２は保持容量上部を通って半導体層１０２０と電気的に
接続されている。Then, the semiconductor layer 1 is formed on the gate insulating film 1021, the third insulating film 1027, and the fourth insulating film 1028.
A contact hole communicating with 017 to 1020 is formed. Then, a conductive film which is in contact with the semiconductor layers 1017 to 1020 through a contact hole is formed over the fourth insulating film 1028 and patterned to form a connection wiring and a source line 1029 for electrically connecting the TFTs.
To 1034 are formed (FIG. 15C). The conductive film for forming these wirings is a film containing Al, W, Ti, and TiN as main components, or a laminated structure thereof (in this embodiment, a three-layer structure in which an Al film containing Ti is sandwiched between Ti layers is used. Film having a thickness of 500 nm is formed and patterned. The source line 103
2 is electrically connected to the semiconductor layer 1020 through the upper portion of the storage capacitor.
【００９４】図１７は、ここまで形成された状態の上面
図を示したものであり、図中のＡ−Ａ'線に沿った概略
断面図が図１６（Ｂ）のＡ−Ａ'線部分に相当し、Ｂ−
Ｂ'線に沿った概略断面図が図１６（Ｂ）のＢ−Ｂ'線部
分に相当する。FIG. 17 shows a top view of the state so far formed, and a schematic cross-sectional view taken along the line AA ′ in the drawing is a line AA ′ part of FIG. 16 (B). Equivalent to B-
A schematic cross-sectional view taken along the line B ′ corresponds to the line BB ′ in FIG.
【００９５】次いで、接続配線を覆う第５の絶縁膜１０
３５をアクリル等の有機絶縁膜から１０００ｎｍ厚に形
成する（図１６（Ａ））。第５の絶縁膜１０３５上にＡ
ｌ、Ｔｉ、Ｗ、Ｃｒ、または黒色樹脂等の高い遮光性を
持つ膜を所望の形状にパターニングして遮光膜１０３６
を形成する。この遮光膜１０３６は画素の開口部以外を
遮光するように網目状に配置する。さらに、この遮光膜
１０３６を覆うように第５の絶縁膜１０３５と同じ材料
からなる第６の絶縁膜１０３７を形成し、接続配線１０
３３に通じるコンタクトホールを第５の絶縁膜１０３５
および第６の絶縁膜１０３７に形成する。Next, the fifth insulating film 10 covering the connection wiring is formed.
35 is formed from an organic insulating film such as acrylic to a thickness of 1000 nm (FIG. 16A). A on the fifth insulating film 1035
A light blocking film 1036 is formed by patterning a film having a high light blocking property such as 1, Ti, W, Cr, or black resin into a desired shape.
To form. The light-shielding film 1036 is arranged in a mesh shape so as to shield the portions other than the openings of the pixels from light. Further, a sixth insulating film 1037 made of the same material as the fifth insulating film 1035 is formed so as to cover the light shielding film 1036, and the connection wiring 10
33 to the contact hole leading to the fifth insulating film 1035.
And a sixth insulating film 1037.
【００９６】次いで、ＩＴＯ等の透明導電膜を１００ｎ
ｍ厚形成し、所望の形状にパターニングすることで画素
電極１０３８を形成する（図１６（Ｂ））。Next, a transparent conductive film of ITO or the like is applied to 100 n.
Then, the pixel electrode 1038 is formed by forming it to a thickness of m and patterning it into a desired shape (FIG. 16B).
【００９７】こうして形成されたアクティブマトリクス
基板に液晶層を配向させる配向膜を形成し、公知のセル
組み技術を用いて対向電極および配向膜が形成された対
向基板とアクティブマトリクス基板とを貼り合わせた
後、液晶を注入して封止することでアクティブマトリク
ス型液晶表示装置を完成させることができる。そして以
上のようにして作製される液晶表示パネルは各種電気器
具、例えばビデオカメラ、デジタルカメラ、プロジェク
ター（リア型またはフロント型）、ヘッドマウントディ
スプレイ（ゴーグル型ディスプレイ）、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）の表示部として用いることがで
きる。An alignment film for aligning the liquid crystal layer was formed on the active matrix substrate thus formed, and the counter substrate on which the counter electrode and the alignment film were formed was bonded to the active matrix substrate using a known cell assembly technique. After that, by injecting liquid crystal and sealing it, an active matrix liquid crystal display device can be completed. The liquid crystal display panel manufactured as described above is used for various electric appliances such as video cameras, digital cameras, projectors (rear type or front type), head mounted displays (goggles type displays), personal computers, personal digital assistants (mobiles). It can be used as a display unit of a computer, a mobile phone, an electronic book, or the like.
【００９８】［実施例４］実施例１で示すアクティブマ
トリクス基板と同様な工程をにより、アクティブマトリ
クス駆動で動作する発光装置を作製することも可能であ
る。本実施例ではその一形態を示す。ここでいう発光装
置とは、基板上に形成された発光素子を該基板とカバー
材の間に封入した表示用パネルおよび該表示用パネルに
ＩＣを実装した表示用モジュールを総称したものであ
る。なお、発光素子は、電場を加えることで発生するル
ミネッセンス（Electro Luminescence）が得られる有機
化合物を含む層（発光層）と陽極層と、陰極層とを有す
る。また、有機化合物におけるルミネッセンスには、一
重項励起状態から基底状態に戻る際の発光（蛍光）と三
重項励起状態から基底状態に戻る際の発光（リン光）が
あり、これらのうちどちらか、あるいは両方の発光を含
む。[Embodiment 4] A light emitting device which operates by active matrix driving can be manufactured by the same steps as those of the active matrix substrate shown in Embodiment 1. This embodiment shows one form thereof. The light emitting device as used herein is a generic term for a display panel in which a light emitting element formed on a substrate is enclosed between the substrate and a cover material, and a display module in which an IC is mounted on the display panel. Note that the light-emitting element has a layer (a light-emitting layer) containing an organic compound that can obtain luminescence (Electro Luminescence) generated by applying an electric field, an anode layer, and a cathode layer. In addition, luminescence in an organic compound includes light emission when returning from a singlet excited state to a ground state (fluorescence) and light emission when returning from a triplet excited state to a ground state (phosphorescence). Alternatively, it includes both luminescence.
【００９９】図１０は本実施例の発光装置の断面図であ
る。図１０において、基板７００上に設けられたスイッ
チングＴＦＴ６０３は図７のｎチャネル型ＴＦＴ５０３
を用いて形成される。したがって、作製工程は実施例１
に従うものとする。FIG. 10 is a sectional view of the light emitting device of this embodiment. In FIG. 10, the switching TFT 603 provided on the substrate 700 is the n-channel TFT 503 of FIG.
Is formed by using. Therefore, the manufacturing process is the same as in Example 1.
Subject to.
【０１００】なお、本実施例ではチャネル形成領域が二
つ形成されるダブルゲート構造としているが、チャネル
形成領域が一つ形成されるシングルゲート構造もしくは
三つ形成されるトリプルゲート構造であっても良い。Although the double gate structure in which two channel forming regions are formed is used in this embodiment, a single gate structure in which one channel forming region is formed or a triple gate structure in which three channel forming regions are formed may be used. good.
【０１０１】基板７００上に設けられた駆動回路は図１
０のＣＭＯＳ回路を用いて形成される。従って、構造の
説明はｎチャネル型ＴＦＴ５０１とｐチャネル型ＴＦＴ
５０２の説明を参照すれば良い。なお、本実施例ではシ
ングルゲート構造としているが、ダブルゲート構造もし
くはトリプルゲート構造であっても良い。The drive circuit provided on the substrate 700 is shown in FIG.
It is formed by using a 0 CMOS circuit. Therefore, the description of the structure is given by the n-channel TFT 501 and the p-channel TFT.
The description of 502 may be referred to. Although a single gate structure is used in this embodiment, a double gate structure or a triple gate structure may be used.
【０１０２】また、配線７０１、７０３はＣＭＯＳ回路
のソース配線、７０２はドレイン配線として機能する。
また、配線７０４はソース配線７０８とスイッチングＴ
ＦＴのソース領域とを電気的に接続する配線として機能
し、配線７０５はドレイン配線７０９とスイッチングＴ
ＦＴのドレイン領域とを電気的に接続する配線として機
能する。The wirings 701 and 703 function as a source wiring of the CMOS circuit, and 702 functions as a drain wiring.
The wiring 704 is connected to the source wiring 708 and the switching T.
The wiring 705 functions as a wiring that electrically connects the source region of the FT, and the wiring 705 is connected to the drain wiring 709 and the switching T.
It functions as a wiring that electrically connects the drain region of the FT.
【０１０３】なお、電流制御ＴＦＴ６０４は図１０のｐ
チャネル型ＴＦＴ５０２を用いて形成される。従って、
構造の説明はｐチャネル型ＴＦＴ５０２の説明を参照す
れば良い。なお、本実施例ではシングルゲート構造とし
ているが、ダブルゲート構造もしくはトリプルゲート構
造であっても良い。The current control TFT 604 is p-type in FIG.
It is formed using the channel TFT 502. Therefore,
For the description of the structure, the description of the p-channel TFT 502 may be referred to. Although a single gate structure is used in this embodiment, a double gate structure or a triple gate structure may be used.
【０１０４】また、配線７０６は電流制御ＴＦＴのソー
ス配線（電流供給線に相当する）であり、７０７は電流
制御ＴＦＴの画素電極７１０上に重ねることで画素電極
７１０と電気的に接続する電極である。The wiring 706 is a source wiring (corresponding to a current supply line) of the current control TFT, and 707 is an electrode which is electrically connected to the pixel electrode 710 by being overlapped on the pixel electrode 710 of the current control TFT. is there.
【０１０５】尚、７１０は透明導電膜からなる画素電極
（発光素子の陽極）である。透明導電膜としては、酸化
インジウムと酸化スズとの化合物、酸化インジウムと酸
化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化イン
ジウムを用いることができる。また、前記透明導電膜に
ガリウムを添加したものを用いても良い。画素電極７１
０は、上記配線を形成する前に平坦な層間絶縁膜７１１
上に形成する。本実施例においては、樹脂からなる平坦
化膜７１１を用いてＴＦＴによる段差を平坦化すること
は非常に重要である。後に形成される発光層は非常に薄
いため、段差が存在することによって発光不良を起こす
場合がある。従って、発光層をできるだけ平坦面に形成
しうるように画素電極を形成する前に平坦化しておくこ
とが望ましい。Reference numeral 710 is a pixel electrode (anode of a light emitting element) made of a transparent conductive film. As the transparent conductive film, a compound of indium oxide and tin oxide, a compound of indium oxide and zinc oxide, zinc oxide, tin oxide or indium oxide can be used. Moreover, you may use what added gallium to the said transparent conductive film. Pixel electrode 71
0 is a flat interlayer insulating film 711 before forming the wiring.
Form on top. In this embodiment, it is very important to flatten the step due to the TFT by using the flattening film 711 made of resin. Since the light emitting layer that is formed later is very thin, the light emitting failure may occur due to the existence of the step. Therefore, it is desirable to flatten the light emitting layer before forming the pixel electrode so that the light emitting layer can be formed as flat as possible.
【０１０６】配線７０１〜７０７を形成後、図１０に示
すようにバンク７１２を形成する。バンク７１２は１０
０〜４００ｎｍの珪素を含む絶縁膜もしくは有機樹脂膜
をパターニングして形成すれば良い。After forming the wirings 701 to 707, a bank 712 is formed as shown in FIG. Bank 712 is 10
It may be formed by patterning an insulating film containing 0 to 400 nm of silicon or an organic resin film.
【０１０７】なお、バンク７１２は絶縁膜であるため、
成膜時における素子の静電破壊には注意が必要である。
本実施例ではバンク７１２の材料となる絶縁膜中にカー
ボン粒子や金属粒子を添加して抵抗率を下げ、静電気の
発生を抑制する。この際、抵抗率は１×１０6〜１×１
０12Ωｍ（好ましくは１×１０8〜１×１０10Ωｍ）と
なるようにカーボン粒子や金属粒子の添加量を調節すれ
ば良い。Since the bank 712 is an insulating film,
Attention must be paid to the electrostatic breakdown of the device during film formation.
In this embodiment, carbon particles or metal particles are added to the insulating film that is the material of the bank 712 to lower the resistivity and suppress the generation of static electricity. At this time, the resistivity is 1 × 10 6 to 1 × 1.
The addition amount of carbon particles or metal particles may be adjusted so as to be 0 12 Ωm (preferably 1 × 10 8 to 1 × 10 10 Ωm).
【０１０８】画素電極７１０の上には発光層７１３が形
成される。なお、図１０では一画素しか図示していない
が、本実施例ではＲ（赤）、Ｇ（緑）、Ｂ（青）の各色
に対応した発光層を作り分けている。また、本実施例で
は蒸着法により低分子系有機発光材料を形成している。
具体的には、正孔注入層として２０nm厚の銅フタロシア
ニン（ＣｕＰｃ）膜を設け、その上に発光層として７０
nm厚のトリス−８−キノリノラトアルミニウム錯体（Ａ
ｌｑ3）膜を設けた積層構造としている。Ａｌｑ3にキナ
クリドン、ペリレンもしくはＤＣＭ１といった蛍光色素
を添加することで発光色を制御することができる。A light emitting layer 713 is formed on the pixel electrode 710. Although only one pixel is shown in FIG. 10, the light emitting layers corresponding to the respective colors of R (red), G (green), and B (blue) are separately formed in this embodiment. Further, in this embodiment, the low molecular weight organic light emitting material is formed by the vapor deposition method.
Specifically, a 20-nm-thick copper phthalocyanine (CuPc) film is provided as a hole injection layer, and a 70-nm light emitting layer is provided thereon.
nm thick tris-8-quinolinolato aluminum complex (A
1q 3 ) film is provided to form a laminated structure. The emission color can be controlled by adding a fluorescent dye such as quinacridone, perylene or DCM1 to Alq 3 .
【０１０９】但し、以上の例は発光層として用いること
のできる有機発光材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせて発光層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。例えば、本実施例では低分子系有機発光材料を発光
層として用いる例を示したが、高分子系有機発光材料を
用いても良い。また、電荷輸送層や電荷注入層として炭
化珪素等の無機材料を用いることも可能である。これら
の有機発光材料や無機材料は公知の材料を用いることが
できる。However, the above example is an example of an organic light emitting material that can be used as a light emitting layer, and it is not necessary to limit to this. The light emitting layer (charge transporting layer or charge injecting layer) may be freely combined to form a light emitting layer (a layer for emitting light and for moving carriers therefor). For example, although the example in which the low molecular weight organic light emitting material is used as the light emitting layer is shown in this embodiment, a high molecular weight organic light emitting material may be used. Further, it is also possible to use an inorganic material such as silicon carbide for the charge transport layer and the charge injection layer. Known materials can be used as these organic light emitting materials and inorganic materials.
【０１１０】次に、発光層７１３の上には導電膜からな
る陰極７１４が設けられる。本実施例の場合、導電膜と
してアルミニウムとリチウムとの合金膜を用いる。勿
論、公知のＭｇＡｇ膜（マグネシウムと銀との合金膜）
を用いても良い。陰極材料としては、周期表の１族もし
くは２族に属する元素からなる導電膜もしくはそれらの
元素を添加した導電膜を用いれば良い。Next, a cathode 714 made of a conductive film is provided on the light emitting layer 713. In this embodiment, an alloy film of aluminum and lithium is used as the conductive film. Of course, a well-known MgAg film (an alloy film of magnesium and silver)
May be used. As the cathode material, a conductive film made of an element belonging to Group 1 or 2 of the periodic table or a conductive film to which those elements are added may be used.
【０１１１】この陰極７１４まで形成された時点で発光
素子７１５が完成する。なお、ここでいう発光素子７１
５は、画素電極（陽極）７１０、発光層７１３及び陰極
７１４で形成されたダイオードを指す。The light emitting element 715 is completed when the cathode 714 is formed. The light emitting element 71 referred to here
Reference numeral 5 denotes a diode formed by the pixel electrode (anode) 710, the light emitting layer 713 and the cathode 714.
【０１１２】発光素子７１５を完全に覆うようにしてパ
ッシベーション膜７１６を設けることは有効である。パ
ッシベーション膜７１６としては、炭素膜、窒化珪素膜
もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁
膜を単層もしくは組み合わせた積層で用いる。It is effective to provide the passivation film 716 so as to completely cover the light emitting element 715. As the passivation film 716, an insulating film including a carbon film, a silicon nitride film, or a silicon nitride oxide film is used, and the insulating films are used as a single layer or a stacked layer in which they are combined.
【０１１３】この際、カバレッジの良い膜をパッシベー
ション膜として用いることが好ましく、炭素膜、特にＤ
ＬＣ（ダイヤモンドライクカーボン）膜を用いることは
有効である。ＤＬＣ膜は室温から１００℃以下の温度範
囲で成膜可能であるため、耐熱性の低い発光層７１３の
上方にも容易に成膜することができる。また、ＤＬＣ膜
は酸素に対するブロッキング効果が高く、発光層７１３
の酸化を抑制することが可能である。そのため、この後
に続く封止工程を行う間に発光層７１３が酸化するとい
った問題を防止できる。At this time, it is preferable to use a film having good coverage as a passivation film, and a carbon film, especially D
It is effective to use an LC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range from room temperature to 100 ° C. or lower, it can be easily formed over the light-emitting layer 713 having low heat resistance. In addition, the DLC film has a high oxygen blocking effect, and thus the light emitting layer 713
It is possible to suppress the oxidation of Therefore, it is possible to prevent the problem that the light emitting layer 713 is oxidized during the subsequent sealing step.
【０１１４】さらに、パッシベーション膜７１６上に封
止材７１７を設け、カバー材７１８を貼り合わせる。封
止材７１７としては紫外線硬化樹脂を用いれば良く、内
部に吸湿効果を有する物質もしくは酸化防止効果を有す
る物質を設けることは有効である。また、本実施例にお
いてカバー材７１８はガラス基板や石英基板やプラスチ
ック基板（プラスチックフィルムも含む）の両面に炭素
膜（好ましくはダイヤモンドライクカーボン膜）を形成
したものを用いる。Further, a sealing material 717 is provided on the passivation film 716 and a cover material 718 is attached. An ultraviolet curable resin may be used as the sealing material 717, and it is effective to provide a substance having a moisture absorption effect or a substance having an antioxidant effect inside. In addition, in this embodiment, the cover material 718 is a glass substrate, a quartz substrate, or a plastic substrate (including a plastic film) on which carbon films (preferably diamond-like carbon films) are formed.
【０１１５】こうして図１０に示すような構造の発光装
置が完成する。なお、バンク７１２を形成した後、パッ
シベーション膜７１６を形成するまでの工程をマルチチ
ャンバー方式（またはインライン方式）の成膜装置を用
いて、大気解放せずに連続的に処理することは有効であ
る。また、さらに発展させてカバー材７１８を貼り合わ
せる工程までを大気解放せずに連続的に処理することも
可能である。Thus, the light emitting device having the structure shown in FIG. 10 is completed. Note that it is effective to continuously perform the steps from the formation of the bank 712 to the formation of the passivation film 716 using a multi-chamber system (or in-line system) film formation apparatus without exposing to the atmosphere. . Further, it is also possible to further develop and continuously process up to the step of attaching the cover material 718 without exposing to the atmosphere.
【０１１６】こうして、プラスチック基板を母体とする
絶縁体５０１上にｎチャネル型ＴＦＴ６０１、６０２、
スイッチングＴＦＴ（ｎチャネル型ＴＦＴ）６０３およ
び電流制御ＴＦＴ（ｎチャネル型ＴＦＴ）６０４が形成
される。ここまでの製造工程で必要としたマスク数は、
一般的なアクティブマトリクス型発光装置よりも少な
い。Thus, the n-channel TFTs 601, 602, on the insulator 501 having the plastic substrate as a base,
A switching TFT (n-channel TFT) 603 and a current control TFT (n-channel TFT) 604 are formed. The number of masks required in the manufacturing process so far is
There are fewer than general active matrix light emitting devices.
【０１１７】即ち、ＴＦＴの製造工程が大幅に簡略化さ
れており、歩留まりの向上および製造コストの低減が実
現できる。That is, the manufacturing process of the TFT is greatly simplified, and the yield can be improved and the manufacturing cost can be reduced.
【０１１８】さらに、図１０を用いて説明したように、
ゲート電極に絶縁膜を介して重なる不純物領域を設ける
ことによりホットキャリア効果に起因する劣化に強いｎ
チャネル型ＴＦＴを形成することができる。そのため、
信頼性の高い発光装置を実現できる。Furthermore, as described with reference to FIG.
By providing an impurity region overlapping the gate electrode with an insulating film interposed therebetween, n which is resistant to deterioration due to the hot carrier effect is used.
A channel TFT can be formed. for that reason,
It is possible to realize a highly reliable light emitting device.
【０１１９】また、本実施例では画素部と駆動回路の構
成のみ示しているが、本実施例の製造工程に従えば、そ
の他にも信号分割回路、Ｄ／Ａコンバータ、オペアン
プ、γ補正回路などの論理回路を同一の絶縁体上に形成
可能であり、さらにはメモリやマイクロプロセッサをも
形成しうる。Although only the configurations of the pixel portion and the driving circuit are shown in the present embodiment, a signal dividing circuit, a D / A converter, an operational amplifier, a γ correction circuit, etc. may also be used according to the manufacturing process of the present embodiment. Can be formed on the same insulator, and further, a memory and a microprocessor can be formed.
【０１２０】さらに、発光素子を保護するための封止
（または封入）工程まで行った後の本実施例の発光装置
について図１１を用いて説明する。なお、必要に応じて
図１０で用いた符号を引用する。Further, the light emitting device of this embodiment after the sealing (or encapsulation) step for protecting the light emitting element is performed will be described with reference to FIG. In addition, the reference numerals used in FIG. 10 are cited as needed.
【０１２１】図１１（Ａ）は、発光素子の封止までを行
った状態を示す上面図、図１１（Ｂ）は図１１（Ａ）を
Ｃ−Ｃ’で切断した断面図である。点線で示された８０
１はソース側駆動回路、８０６は画素部、８０７はゲー
ト側駆動回路である。また、９０１はカバー材、９０２
は第１シール材、９０３は第２シール材であり、第１シ
ール材９０２で囲まれた内側には封止材９０７が設けら
れる。FIG. 11A is a top view showing a state where the light emitting element is sealed up, and FIG. 11B is a sectional view taken along line CC ′ of FIG. 11A. 80 indicated by the dotted line
Reference numeral 1 is a source side drive circuit, 806 is a pixel portion, and 807 is a gate side drive circuit. 901 is a cover material, and 902
Is a first sealing material, 903 is a second sealing material, and a sealing material 907 is provided inside the first sealing material 902.
【０１２２】なお、９０４はソース側駆動回路８０１及
びゲート側駆動回路８０７に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）９０５からビデオ信号やク
ロック信号を受け取る。なお、ここではＦＰＣしか図示
されていないが、このＦＰＣにはプリント配線基盤（Ｐ
ＷＢ）が取り付けられていても良い。本明細書における
発光装置には、発光装置本体だけでなく、それにＦＰＣ
もしくはＰＷＢが取り付けられた状態をも含むものとす
る。Reference numeral 904 denotes a wiring for transmitting a signal input to the source side drive circuit 801 and the gate side drive circuit 807, and a video signal or a clock signal from an FPC (flexible print circuit) 905 which is an external input terminal. To receive. Although only the FPC is shown here, a printed wiring board (P
WB) may be attached. The light emitting device in this specification includes not only the light emitting device main body but also the FPC.
Alternatively, the state in which the PWB is attached is also included.
【０１２３】次に、断面構造について図１１（Ｂ）を用
いて説明する。基板７００の上方には画素部８０６、ゲ
ート側駆動回路８０７が形成されており、画素部８０６
は電流制御ＴＦＴ６０４とそのドレインに電気的に接続
された画素電極７１０を含む複数の画素により形成され
る。また、ゲート側駆動回路８０７はｎチャネル型ＴＦ
Ｔ６０１とｐチャネル型ＴＦＴ６０２とを組み合わせた
ＣＭＯＳ回路（図１４参照）を用いて形成される。Next, the sectional structure will be described with reference to FIG. A pixel portion 806 and a gate side driver circuit 807 are formed above the substrate 700.
Is formed by a plurality of pixels including a current control TFT 604 and a pixel electrode 710 electrically connected to its drain. The gate side drive circuit 807 is an n-channel TF.
It is formed using a CMOS circuit (see FIG. 14) in which T601 and a p-channel TFT 602 are combined.
【０１２４】画素電極７１０は発光素子の陽極として機
能する。また、画素電極７１０の両端にはバンク７１２
が形成され、画素電極７１０上には発光層７１３および
発光素子の陰極７１４が形成される。The pixel electrode 710 functions as the anode of the light emitting element. In addition, a bank 712 is provided at both ends of the pixel electrode 710.
And a light emitting layer 713 and a cathode 714 of the light emitting element are formed on the pixel electrode 710.
【０１２５】陰極７１４は全画素に共通の配線としても
機能し、接続配線９０４を経由してＦＰＣ９０５に電気
的に接続されている。さらに、画素部８０６及びゲート
側駆動回路８０７に含まれる素子は全て陰極７１４およ
びパッシベーション膜７１６で覆われている。The cathode 714 also functions as a wiring common to all pixels, and is electrically connected to the FPC 905 via the connection wiring 904. Further, all the elements included in the pixel portion 806 and the gate side driver circuit 807 are covered with the cathode 714 and the passivation film 716.
【０１２６】また、第１シール材９０２によりカバー材
９０１が貼り合わされている。なお、カバー材９０１と
発光素子との間隔を確保するために樹脂膜からなるスペ
ーサを設けても良い。そして、第１シール材９０２の内
側には封止材９０７が充填されている。なお、第１シー
ル材９０２、封止材９０７としてはエポキシ系樹脂を用
いるのが好ましい。また、第１シール材９０２はできる
だけ水分や酸素を透過しない材料であることが望まし
い。さらに、封止材９０７の内部に吸湿効果をもつ物質
や酸化防止効果をもつ物質を含有させても良い。Further, the cover material 901 is attached by the first seal material 902. A spacer made of a resin film may be provided in order to secure a space between the cover material 901 and the light emitting element. Then, the sealing material 907 is filled inside the first sealing material 902. An epoxy resin is preferably used as the first sealing material 902 and the sealing material 907. Further, it is desirable that the first sealing material 902 be a material that does not allow moisture and oxygen to permeate as much as possible. Further, a substance having a moisture absorption effect or a substance having an antioxidant effect may be contained inside the sealing material 907.
【０１２７】発光素子を覆うようにして設けられた封止
材９０７はカバー材９０１を接着するための接着剤とし
ても機能する。また、本実施例ではカバー材９０１を構
成するプラスチック基板９０１aの材料としてＦＲＰ（F
iberglass-Reinforced Plastics）、ＰＶＦ（ポリビニ
ルフロライド）、マイラー、ポリエステルまたはアクリ
ルを用いることができる。The sealing material 907 provided so as to cover the light emitting element also functions as an adhesive for bonding the cover material 901. Further, in this embodiment, as a material of the plastic substrate 901a forming the cover material 901, FRP (F
Fiberglass-Reinforced Plastics), PVF (polyvinyl fluoride), mylar, polyester or acrylic can be used.
【０１２８】また、封止材９０７を用いてカバー材９０
１を接着した後、封止材９０７の側面（露呈面）を覆う
ように第２シール材９０３を設ける。第２シール材９０
３は第１シール材９０２と同じ材料を用いることができ
る。The cover material 90 is formed by using the sealing material 907.
After 1 is bonded, the second sealing material 903 is provided so as to cover the side surface (exposed surface) of the sealing material 907. Second sealing material 90
3 can use the same material as the first sealing material 902.
【０１２９】以上のような構造で発光素子を封止材９０
７に封入することにより、発光素子を外部から完全に遮
断することができ、外部から水分や酸素等の発光層の酸
化による劣化を促す物質が侵入することを防ぐことがで
きる。従って、信頼性の高い発光装置が得られる。The light emitting element having the above structure is used as the sealing material 90.
By encapsulating in 7, the light emitting element can be completely shielded from the outside, and it is possible to prevent invasion of a substance such as moisture or oxygen that promotes deterioration due to oxidation of the light emitting layer from the outside. Therefore, a highly reliable light emitting device can be obtained.
【０１３０】[0130]
【発明の効果】本発明を用いることにより、イオン注入
時にマスクとして用いたレジストの除去が容易となりレ
ジスト除去時間の短縮およびレジスト残りの防止が可能
となる。By using the present invention, the resist used as a mask during ion implantation can be easily removed, and the resist removal time can be shortened and the resist residue can be prevented.
【図１】 本発明におけるイオン注入工程を示す図。FIG. 1 is a diagram showing an ion implantation step in the present invention.
【図２】 アッシング後のレジストの状態を示す光学顕
微鏡写真。FIG. 2 is an optical micrograph showing the state of the resist after ashing.
【図３】 レジスト膜厚のアッシング時間およびイオン
注入条件依存を示すグラフ。FIG. 3 is a graph showing dependence of resist film thickness on ashing time and ion implantation conditions.
【図４】 従来技術に於けるイオン注入工程を示す図。FIG. 4 is a diagram showing an ion implantation process in a conventional technique.
【図５】 ＴＦＴの作製工程を説明する断面図。5A to 5C are cross-sectional views illustrating a manufacturing process of a TFT.
【図６】 ＴＦＴの作製工程を説明する断面図。6A to 6C are cross-sectional views illustrating a manufacturing process of a TFT.
【図７】 ＴＦＴの作製工程を説明する断面図。7A to 7C are cross-sectional views illustrating a manufacturing process of a TFT.
【図８】 ＴＦＴの画素部の構造を説明する上面図。FIG. 8 is a top view illustrating a structure of a pixel portion of a TFT.
【図９】 液晶表示装の構造を説明する断面図。FIG. 9 is a cross-sectional view illustrating a structure of a liquid crystal display device.
【図１０】 発光装置の構造を説明する断面図。FIG. 10 is a cross-sectional view illustrating a structure of a light emitting device.
【図１１】 発光装置の構造を説明する上面図及び断面
図。11A and 11B are a top view and a cross-sectional view illustrating a structure of a light-emitting device.
【図１２】 レジストのエッチングレートを測定した結
果を示す図。FIG. 12 is a diagram showing a result of measuring an etching rate of a resist.
【図１３】 ＴＦＴの作製工程を説明する断面図。FIG. 13 is a cross-sectional view illustrating a manufacturing process of a TFT.
【図１４】 ＴＦＴの作製工程を説明する断面図。FIG. 14 is a cross-sectional view illustrating a manufacturing process of a TFT.
【図１５】 ＴＦＴの作製工程を説明する断面図。FIG. 15 is a cross-sectional view illustrating a manufacturing process of a TFT.
【図１６】 ＴＦＴの作製工程を説明する断面図。16A to 16C are cross-sectional views illustrating a manufacturing process of a TFT.
【図１７】 ＴＦＴの画素部の構造を説明する上面図。FIG. 17 is a top view illustrating a structure of a pixel portion of a TFT.
１００ 基板 １０１ ゲート電極 １０２ ゲート絶縁膜 １０３、１０５ ソース領域又はドレイン領域 １０４、１０６ 半導体層 １０７ レジスト １１０ ｐチャネル型ＴＦＴ １１１ ｎチャネル型ＴＦＴ 100 substrates 101 gate electrode 102 gate insulating film 103, 105 source region or drain region 104, 106 semiconductor layer 107 resist 110 p-channel TFT 111 n-channel TFT
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 21/30 ５７２Ａ Ｆターム(参考） 2H092 JA24 MA15 MA27 MA37 NA27 5F004 AA16 DA23 DA26 DB26 EB08 FA02 5F046 MA18 MA19 5F110 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD07 DD13 DD14 DD15 DD17 DD25 EE01 EE03 EE04 EE05 EE09 EE14 EE23 EE28 FF02 FF04 FF09 FF22 FF28 FF30 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ02 HJ04 HJ11 HJ12 HJ13 HJ23 HL00 HL03 HL04 HL06 HL11 HM15 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN42 NN44 NN45 NN46 NN47 NN48 NN71 NN73 PP01 PP02 PP03 PP34 QQ04 QQ11 QQ28 Front page continuation (51) Int.Cl. 7 Identification symbol FI theme code (reference) H01L 29/786 H01L 21/30 572A F term (reference) 2H092 JA24 MA15 MA27 MA37 NA27 5F004 AA16 DA23 DA26 DB26 EB08 FA02 5F046 MA18 MA19 5F110 AA30 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD07 DD13 DD14 DD15 DD17 DD25 EE01 EE03 EE04 EE05 EE09 EE14 EE23 EE28 FF02 FF04 FF09 FF22 FF28 HL15HJH04J01 HJJO GGJ GGJ GG01 GG01 GG01 GG01 GG43 GG43 GG43 GG43 GG43 GG43 GG43 GG43 GG43 GG43 GG43 GG43 NN03 NN04 NN22 NN23 NN24 NN27 NN35 NN42 NN44 NN45 NN46 NN47 NN48 NN71 NN73 PP01 PP02 PP03 PP34 QQ04 QQ11 QQ28
Claims (6)
のイオンとを同時に注入する工程後にレジストマスクを
除去する工程を含むことを特徴とする半導体装置の作製
方法。1. A method of manufacturing a semiconductor device, which comprises a step of removing a resist mask after a step of simultaneously implanting ions of a conductivity type impurity element and ions of a rare gas element.
１の工程と、希ガス元素のイオンを注入する第２の工程
と、を含み、 前記第１の工程及び前記第２の工程の後にレジストマス
クを除去する工程を含むことを特徴とする半導体装置の
作製方法。2. A method comprising: a first step of implanting ions of a conductivity type impurity element; and a second step of implanting ions of a rare gas element, wherein the first step and the second step are performed. A method for manufacturing a semiconductor device, which includes a step of removing a resist mask later.
１の工程と、希ガス元素のイオンを注入する第２の工程
と、を含み、 前記第１の工程と前記第２の工程とを連続して行った後
にレジストマスクを除去する工程を含むことを特徴とす
る半導体装置の作製方法。3. A first step of implanting ions of a conductivity type impurity element and a second step of implanting ions of a rare gas element, the first step and the second step And a step of removing the resist mask after the steps are continuously performed.
２の工程が、前記第１の工程よりも低い加速電圧で行う
ことを特徴とする半導体装置の作製方法。4. The method for manufacturing a semiconductor device according to claim 2, wherein the second step is performed at an acceleration voltage lower than that of the first step.
いて、前記希ガス元素が、ヘリウム、クリプトン、アル
ゴン、キセノンから選ばれた一種又は複数種であること
を特徴とする半導体装置の作製方法。5. The semiconductor device according to claim 1, wherein the rare gas element is one or more selected from helium, krypton, argon and xenon. Manufacturing method.
ジストマスクを除去する工程を含むことを特徴とする半
導体装置の作製方法。6. A method of manufacturing a semiconductor device, comprising a step of removing a resist mask after a step of implanting ions of a rare gas element.
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