JP2003045746A - Thin film capacitor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、クロック周波数の
高周波化にともない、ＩＣ電源の電圧変動による誤動作
の防止を目的とした薄膜デカップリングコンデンサに関
するもので、近年ますます高速になるデジタル回路にお
いて、低インダクタンス・高キャパシタンスでありなが
ら、低インピーダンス化可能な薄膜コンデンサに関する
ものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a thin film decoupling capacitor intended to prevent malfunction due to voltage fluctuations of an IC power supply with a higher clock frequency. The present invention relates to a thin film capacitor that has low inductance and high capacitance, but can have low impedance.
【０００２】[0002]
【従来の技術】これは、近年増々小型化、高速化になる
コンピューター市場において、その更なる高速化に対応
するため、ＬＯＷインダクタンス化・小型化・低背化を
目的とした薄膜コンデンサで、ＩＣの小型高速化は家庭
用ＰＣだけでなく、メインフレーム、ワークステーショ
ン等の大型コンピューターにおいても同様で、その勢い
に衰えが感じられない。これに伴い、内蔵されるコンデ
ンサ等の受動部品も小型低背のみならず、高周波に対し
優れた特徴を持つことが要求されている。2. Description of the Related Art This is a thin film capacitor for the purpose of low inductance, downsizing and low profile in order to cope with the further increase in speed in the computer market, which is becoming smaller and faster in recent years. The miniaturization and speeding up is not only for home PCs, but also for large computers such as mainframes and workstations, and the momentum is not slowing down. Accordingly, passive components such as built-in capacitors are required to have not only small size and low profile but also excellent characteristics for high frequency.
【０００３】ＩＣが高周波化すると、矩形波の立ち上が
り速度が遅いだけでも、誤認識の原因となり、これを防
ぐ為にＩＣの電源電圧の安定を目的とするデカップリン
グコンデンサと呼ばれる電源電圧の供給目的のコンデン
サが必要となる。このコンデンサは特性として、高い周
波数においても高コンデンサ特性を十分に満足し、高速
に電源を供給することである。特に高周波になると、イ
ンダクタンス成分は増加する傾向を示す。このため動作
周波数が高くなるにつれて、インダクタンス成分が供給
すべき電流を制限してしまい、エラーの原因となるた
め、高周波領域において、インダクタンス成分の増加が
少なく、供給すべき電流を制限することの無いデカップ
リングコンデンサ等を、ＩＣ近傍に取り付けることが必
要となる。When the frequency of the IC becomes high, even if the rising speed of the rectangular wave is slow, it causes erroneous recognition. In order to prevent this, the power supply voltage of the IC called the decoupling capacitor is aimed at stabilizing the power supply voltage of the IC. Requires a capacitor. As a characteristic, this capacitor sufficiently satisfies the high capacitor characteristic even at a high frequency and supplies power at high speed. Especially at high frequencies, the inductance component tends to increase. Therefore, as the operating frequency becomes higher, the inductance component limits the current to be supplied, which causes an error. Therefore, in the high frequency region, the increase in the inductance component is small and the current to be supplied is not limited. It is necessary to attach a decoupling capacitor or the like near the IC.
【０００４】このような課題に対応した薄膜コンデンサ
は、素子そのものの電気的特性として、先にも述べたよ
うに重要なのはインダクタンス成分を小さくすることに
なるが、これを満足するための手段として、これまで端
子の配列の変更、パターンの引き回しや、ボールの低背
化などが効果的であることがわかっている。中でも端子
電極間隔を狭く設計することは、電流経路の短縮を行う
こととなり、低インダクタンス化に有効である。The thin-film capacitor that meets such a problem is to reduce the inductance component, which is important as described above in terms of the electrical characteristics of the element itself, but as a means for satisfying this, Until now, it has been found that changing the arrangement of terminals, routing patterns, and reducing the height of the ball are effective. In particular, designing the terminal electrode spacing narrower shortens the current path and is effective for lowering the inductance.
【０００５】低インダクタンス化を図った薄膜コンデン
サを図２に示す。FIG. 2 shows a thin film capacitor having a low inductance.
【０００６】これは、支持基板１上に、薄膜下部電極層
２２ａ及び一対のパンプ端子５、６が形成される領域を
規定する端子領域下地導体層２２ｂ、２２ｃとなる第１
の導体薄膜パターン層２２、薄膜誘電体層３２、薄膜上
部電極層４２ａ及び一対のバンプ端子５、６が形成され
る領域を規定する端子領域上地導体層４２ｂ、４２ｃと
なる第２の導体薄膜パターン層４２とを順次積層し、前
記一対の端子領域上地導体層４２ｂ、４２ｃ上にバンプ
端子５、６を形成して構成されている。即ち、薄膜電極
層３を挟持する薄膜下部電極層２２ａと薄膜上部電極層
４２ａとで挟持する領域で所定容量成分が発生する。This is a first conductor layer 22b, 22c for the terminal region which defines a region where the thin film lower electrode layer 22a and the pair of pump terminals 5, 6 are formed on the supporting substrate 1.
Second conductor thin film which becomes the terminal region upper ground conductor layers 42b, 42c defining the region in which the conductor thin film pattern layer 22, the thin film dielectric layer 32, the thin film upper electrode layer 42a and the pair of bump terminals 5, 6 are formed. The pattern layer 42 is sequentially laminated, and the bump terminals 5 and 6 are formed on the pair of terminal region upper ground conductor layers 42b and 42c. That is, a predetermined capacitance component is generated in a region sandwiched by the thin film lower electrode layer 22a and the thin film upper electrode layer 42a which sandwich the thin film electrode layer 3.
【０００７】このような薄膜コンデンサでは、フォトリ
ソエッチング工程を用いて、第１の導体薄膜パターン層
２２、薄膜誘電体層３２、第２の導体薄膜パターン層４
２を加工することができるため、支持基板１の中央部分
にパンプ端子５、６を配置することが可能となり、バン
プ端子５、６間隔を狭める構造が可能となり、低インダ
クタンス化が可能となる。In such a thin film capacitor, a first conductor thin film pattern layer 22, a thin film dielectric layer 32, and a second conductor thin film pattern layer 4 are formed by using a photolithographic etching process.
Since 2 can be processed, the pump terminals 5 and 6 can be arranged in the central portion of the support substrate 1, a structure in which the interval between the bump terminals 5 and 6 is narrowed, and low inductance can be achieved.
【０００８】[0008]
【発明が解決しようとする課題】しかし、上記構造の場
合、薄膜上部電極層４２となる導体材料をスパッタリン
グにより加熱して形成するため、薄膜上部電極層４２を
形成後に冷却する際に収縮による応力が発生する。この
時、図３（ａ）に示すように、薄膜上部電極層４２は、
支持基板１、第１の導体薄膜パターン層２２ａ〜２２
ｃ、薄膜誘電体層３２の全体を覆うように付着している
が、その後のフォトリソエッチング工程において、薄膜
上部電極層４２の導体材料のうち、不要となる部分が除
去すると、図３（ｂ）のように、薄膜上部電極層４２の
残留応力により、薄膜上部電極層４２が内側に向かって
収縮しようとする。しかも、薄膜上部電極層４２は薄膜
誘電体層３２とともに収縮しようとするため、薄膜誘電
体層３２の外周部を支持基板１からめくれ上がられせる
という問題点があった。However, in the case of the above structure, since the conductive material to be the thin film upper electrode layer 42 is formed by heating by sputtering, the stress due to contraction during cooling after the thin film upper electrode layer 42 is formed. Occurs. At this time, as shown in FIG. 3A, the thin film upper electrode layer 42 is
Support substrate 1, first conductor thin film pattern layers 22a to 22
c. The thin film dielectric layer 32 is adhered so as to cover the whole, but in the subsequent photolithography etching step, if unnecessary portions of the conductive material of the thin film upper electrode layer 42 are removed, FIG. As described above, the residual stress of the thin film upper electrode layer 42 tends to cause the thin film upper electrode layer 42 to contract inward. Moreover, since the thin film upper electrode layer 42 tries to shrink together with the thin film dielectric layer 32, there is a problem that the outer peripheral portion of the thin film dielectric layer 32 can be turned up from the support substrate 1.
【０００９】そして、このような剥離が生じると、上部
に保護膜を形成したとしても、湿気による素子への影響
を完全には防止できなくなり、絶縁性の劣化が生じると
いう問題があった。When such peeling occurs, there is a problem that even if a protective film is formed on the upper portion, the influence of moisture on the element cannot be completely prevented, resulting in deterioration of insulation.
【００１０】一方、これらのことを防ぐために、薄膜上
部電極層４２の厚みを小さくすることも考えられるが、
薄膜上部電極層４２を薄くすると、薄膜上部電極層４２
の連続性が失われるとともに、等価直列抵抗（ＥＳＲ）
が大きくなるという問題点があった。On the other hand, in order to prevent these problems, it is conceivable to reduce the thickness of the thin film upper electrode layer 42.
When the thin film upper electrode layer 42 is thinned, the thin film upper electrode layer 42
Loss of continuity and equivalent series resistance (ESR)
However, there was a problem that
【００１１】本発明は、上述の問題点に鑑みて案出され
たものであり、その目的は、薄膜上部電極形成後のフォ
トリソエッチング工程における上部電極層及び誘電体層
の外周部の支持基板からの剥離を防止し、信頼性の高い
薄膜コンデンサを提供するものである。The present invention has been devised in view of the above-mentioned problems, and an object of the present invention is to provide a support substrate at the outer peripheral portions of the upper electrode layer and the dielectric layer in the photolithographic etching process after forming the thin film upper electrode. It is intended to provide a highly reliable thin film capacitor which prevents peeling of the film.
【００１２】[0012]
【課題を解決するための手段】本発明は、支持基板上
に、薄膜下部電極層及び該薄膜下部電極層と連続する第
１端子導体層を被着形成し、前記薄膜下部電極層を被覆
するように薄膜誘電体層を被着形成し、前記薄膜誘電体
層上に薄膜上部電極層及び該薄膜上部電極層と連続する
第２端子導体層を被着形成した薄膜コンデンサにおい
て、前記薄膜上部電極層と前記薄膜誘電体層の界面に、
少なくとも該薄膜誘電体層の外周部を覆う中間保護層を
介在させた薄膜コンデンサである。According to the present invention, a thin film lower electrode layer and a first terminal conductor layer continuous with the thin film lower electrode layer are adhered and formed on a supporting substrate to cover the thin film lower electrode layer. A thin film dielectric layer is deposited on the thin film dielectric layer, and a thin film upper electrode layer and a second terminal conductor layer continuous with the thin film upper electrode layer are deposited on the thin film dielectric layer. At the interface between the layer and the thin film dielectric layer,
A thin film capacitor in which an intermediate protective layer covering at least the outer peripheral portion of the thin film dielectric layer is interposed.
【００１３】また、この中間保護層は、ポリイミド、ベ
ンゾシクロブテン、フッ素樹脂膜から構成されている。The intermediate protective layer is composed of polyimide, benzocyclobutene, and fluororesin film.
【作用】以上のように、本発明では薄膜誘電体層の外周
部に、薄膜誘電体層と支持基板とに跨がって中間保護層
が被覆されているため、薄膜誘電体層上の薄膜上部電極
層を被着し、さらに、エッチング処理を行っても、薄膜
上部電極層に収縮応力が発生し、薄膜誘電体層を端部を
めくリ上がる応力がかかっても、薄膜誘電体層の外周部
を強固に支持基板などの密着させるようにすることがで
きる。これにより、薄膜上部電極層が厚くなっても、薄
膜上部電極層で発生する収縮応力が、薄膜誘電体層に影
響しない。これにより、薄膜上部電極層の連続性を安定
的に維持し、直列抵抗成分を極小化することができる。
尚、中間保護層は、加工面及び耐酸性の観点からポリイ
ミド、ベンゾシクロブテン、フッ素樹脂膜などの絶縁性
有機材料が望ましい。As described above, according to the present invention, the outer peripheral portion of the thin film dielectric layer is covered with the intermediate protective layer extending over the thin film dielectric layer and the supporting substrate. Even when the upper electrode layer is deposited and the etching treatment is further performed, contraction stress is generated in the thin film upper electrode layer, and even if a stress that lifts the edge of the thin film dielectric layer is applied, the thin film dielectric layer The outer peripheral portion can be firmly adhered to the supporting substrate or the like. Thereby, even if the thin film upper electrode layer becomes thicker, the contraction stress generated in the thin film upper electrode layer does not affect the thin film dielectric layer. Thereby, the continuity of the thin film upper electrode layer can be stably maintained and the series resistance component can be minimized.
The intermediate protective layer is preferably made of an insulating organic material such as polyimide, benzocyclobutene, or a fluororesin film from the viewpoint of the processed surface and acid resistance.
【００１４】[0014]
【発明の実施の形態】以下、本発明の薄膜コンデンサを
図面に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The thin film capacitor of the present invention will be described below with reference to the drawings.
【００１５】図１は、本発明の薄膜コンデンサを示し、
（ａ）はその断面図、（ｂ）はその平面図である。FIG. 1 shows a thin film capacitor of the present invention,
(A) is the sectional view and (b) is the top view.
【００１６】図において、１は支持基板、２は第１の導
体薄膜パターン層、３は薄膜誘電体層、４は第２の導体
薄膜パターン層、５、６はバンプ端子、７は中間保護層
である。In the figure, 1 is a support substrate, 2 is a first conductor thin film pattern layer, 3 is a thin film dielectric layer, 4 is a second conductor thin film pattern layer, 5 and 6 are bump terminals, and 7 is an intermediate protective layer. Is.
【００１７】第１の導体薄膜パターン層２は、容量発生
領域では薄膜下部電極層２ａとなり、容量発生領域以外
では、上部に第１のバンプ端子５が形成される領域が第
１端子導体層（第１端子領域下地導体層）２ｂとなる。
また、上部に第２のバンプ端子６が形成される領域が第
２端子導体層（第２端子領域下地導体層）２ｃとなる。
尚、第１端子領域下地導体層２ｂは、薄膜下部電極層２
ａと連続している。即ち、第１のバンプ端子５は、薄膜
下部電極層２ａに接続することになる。The first conductor thin film pattern layer 2 becomes the thin film lower electrode layer 2a in the capacitance generating region, and the region where the first bump terminal 5 is formed is the first terminal conductor layer (excluding the capacitance generating region). The first terminal region underlying conductor layer) 2b.
In addition, the region where the second bump terminal 6 is formed becomes the second terminal conductor layer (second terminal region base conductor layer) 2c.
The first terminal region base conductor layer 2b is the thin film lower electrode layer 2
It is continuous with a. That is, the first bump terminal 5 is connected to the thin film lower electrode layer 2a.
【００１８】第２の導体薄膜パターン層４は、容量発生
領域では薄膜上部電極層４ａとなり、容量発生領域以外
では、上部に第１のバンプ端子５が形成される領域が第
１端子導体層（第１端子領域上地導体層）４ｂとなり、
上部に第２のバンプ端子６が形成される領域が第２端子
導体層（第２端子領域上地導体層）４ｃとなる。尚、第
２端子領域上地導体層４ｃは、薄膜上部電極層４ａと連
続しており、第１端子領域上地導体層４ｂは、薄膜上部
電極層４ａと離間して形成されている。The second conductor thin film pattern layer 4 becomes the thin film upper electrode layer 4a in the capacitance generating region, and the region where the first bump terminals 5 are formed is the first terminal conductor layer (excluding the capacitance generating region). First terminal area upper ground conductor layer) 4b,
The region where the second bump terminal 6 is formed becomes the second terminal conductor layer (second terminal region upper ground conductor layer) 4c. The second terminal area upper ground conductor layer 4c is continuous with the thin film upper electrode layer 4a, and the first terminal area upper ground conductor layer 4b is formed apart from the thin film upper electrode layer 4a.
【００１９】支持基板１は、耐熱性、絶縁材料からな
り、その表面が非常に平坦化されたアルミナ、サファイ
ア、窒化アルミ、ＭｇＯ単結晶、ＳｒＴｉＯ3単結晶、
表面酸化シリコン、ガラス、石英等の基板である。The supporting substrate 1 is made of a heat-resistant and insulating material, and its surface is extremely flattened. Alumina, sapphire, aluminum nitride, MgO single crystal, SrTiO 3 single crystal,
Substrates such as surface-oxidized silicon, glass, and quartz.
【００２０】第１の導体薄膜パターン層２である薄膜下
部電極層２ａ、第１端子領域下地導体層２ｂ、２ｃは、
主にＡｕからなる電極層であり、その膜厚は、高周波領
域でのインピーダンスと膜の被覆性を考慮すると０．３
〜０．５μｍとなっている。尚、この第１の導体薄膜パ
ターン層２の密着性を高めるため、Ｔｉ、Ｐｔを密着
層、中間層としてＡｕを被着形成してもよい。尚、第１
の導体薄膜パターン層２は、これらの導体層を形成し、
フォトリソグラフィ技術により形成される。そして、薄
膜下部電極層２ａと第１端子領域下地導体層２ｂは一連
に形成される。The thin film lower electrode layer 2a, which is the first conductor thin film pattern layer 2, and the first terminal region base conductor layers 2b and 2c are
The electrode layer is mainly made of Au, and its film thickness is 0.3 in consideration of impedance in a high frequency region and film coverage.
Is about 0.5 μm. In order to improve the adhesion of the first conductor thin film pattern layer 2, Ti and Pt may be used as an adhesion layer and Au may be adhered and formed as an intermediate layer. The first
The conductor thin film pattern layer 2 of forms these conductor layers,
It is formed by a photolithography technique. Then, the thin film lower electrode layer 2a and the first terminal region base conductor layer 2b are formed in series.
【００２１】薄膜誘電体層３は、高周波領域において高
い比誘電率を有するペロブスカイト型酸化物結晶からな
る誘電体材料でよく、例えばＰｂ（Ｍｇ，Ｎｂ）Ｏ
3系、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3−ＰｂＴｉＯ3系、Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3系、Ｐｂ（Ｍｇ，Ｎｂ）Ｏ3−Ｐｂ
（Ｚｒ，Ｔｉ）Ｏ3系、（Ｐｂ，Ｌａ）ＺｒＴｉＯ3系、
ＢａＴｉＯ3系、（Ｓｒ，Ｂａ）ＴｉＯ3系、あるいはこ
れに他の添加物を添加したり、置換した化合物であって
もよく、特に限定されるものではない。また、薄膜誘電
体層３の膜厚は、高容量特性と絶縁性を確保するため
０．３〜１．０μｍが望ましい。The thin film dielectric layer 3 may be a dielectric material composed of a perovskite type oxide crystal having a high relative dielectric constant in a high frequency region, for example, Pb (Mg, Nb) O.
3 system, Pb (Mg, Nb) O 3 -PbTiO 3 system, Pb
(Zr, Ti) O 3 system, Pb (Mg, Nb) O 3 -Pb
(Zr, Ti) O 3 system, (Pb, La) ZrTiO 3 system,
It may be a BaTiO 3 type, a (Sr, Ba) TiO 3 type, or a compound obtained by adding or substituting other additives thereto, and is not particularly limited. Further, the film thickness of the thin film dielectric layer 3 is preferably 0.3 to 1.0 μm in order to secure high capacity characteristics and insulating properties.
【００２２】この薄膜誘電体層３は、図１（ａ）から理
解できるように、一対の端子領域下地導体層２ｂ、２ｃ
の一部、例えばその下地導体層２ｂ、２ｃの中央部分を
露出するように薄膜下部電極層２ａを覆うように形成さ
れている。これは、端子領域下地導体層２ｂ、２ｃの一
部以外で、薄膜下部電極層２ａが露出している場合に
は、薄膜上部電極層４ａと短絡してしまうことを防止す
るためである。この薄膜誘電体層３は、支持基板１の全
面に上述の誘電体材料の誘電体層を形成したのち、フォ
トリソグラフィ技術により形成する。As can be understood from FIG. 1A, the thin film dielectric layer 3 has a pair of terminal region base conductor layers 2b and 2c.
Is formed so as to cover the thin film lower electrode layer 2a so as to expose a part thereof, for example, the central portions of the underlying conductor layers 2b and 2c. This is to prevent short circuit with the thin film upper electrode layer 4a when the thin film lower electrode layer 2a is exposed except for a part of the terminal region underlying conductor layers 2b, 2c. The thin film dielectric layer 3 is formed by a photolithography technique after the dielectric layer of the above-mentioned dielectric material is formed on the entire surface of the support substrate 1.
【００２３】中間保護層７は、薄膜誘電体層３の外周部
を覆うように形成されている。具体的には、薄膜誘電体
層３の外周部で、薄膜誘電体層３の一部と支持基板１と
に跨いで形成される。また、中間保護層７は、加工の
点、耐酸性の面で十分なものを選択する必要があり、ポ
リイミド、ベンゾシクロブテン、フッ素樹脂膜などの絶
縁性有機材料が例示できる。尚、この絶縁性有機材料で
なくても、ＳｉＯ2やＳｉＮx等の無機材料も用いること
ができるが、加工面では、若干樹脂に比較して劣る。
尚、その膜は、２〜５μｍの厚みであればよい。The intermediate protective layer 7 is formed so as to cover the outer peripheral portion of the thin film dielectric layer 3. Specifically, it is formed on the outer peripheral portion of the thin film dielectric layer 3 and across a part of the thin film dielectric layer 3 and the support substrate 1. In addition, the intermediate protective layer 7 needs to be selected from the viewpoint of processing and acid resistance, and examples thereof include insulating organic materials such as polyimide, benzocyclobutene, and fluororesin film. Inorganic materials such as SiO 2 and SiN x can be used instead of the insulating organic material, but they are slightly inferior to resins in terms of processing.
The film may have a thickness of 2 to 5 μm.
【００２４】第２の導体薄膜パターン層４である薄膜上
部電極層４ａ、第１及び第２端子領域上地導体層４ｂ、
４ｃは、主にＡｕからなる電極層であり、その膜厚は、
高周波領域でのインピーダンスと膜の被覆性を考慮する
と０．３〜０．５μｍとなっている。尚、この第２の導
体薄膜パターン層４の密着性を高めるため、Ｔｉ、Ｃ
ｒ、Ｐｔを密着金属層、中間金属層として被着形成して
もよい。The thin film upper electrode layer 4a which is the second conductor thin film pattern layer 4, the first and second terminal area upper ground conductor layers 4b,
4c is an electrode layer mainly made of Au, and its film thickness is
Considering the impedance in the high frequency region and the film coverage, the thickness is 0.3 to 0.5 μm. Incidentally, in order to improve the adhesion of the second conductor thin film pattern layer 4, Ti, C
You may adhere | attach and form r and Pt as an adhesion metal layer and an intermediate | middle metal layer.
【００２５】尚、第２の導体薄膜パターン層４は、薄膜
誘電体層３、第１及び第２端子領域下地導体層２ｂ、２
ｃ、及びは中間保護層７を覆うように支持基板１の全面
に導体層を形成し、フォトリソグラフィ技術により所定
形状にパターンニングして形成する。尚、薄膜上部電極
層４ａと第２端子領域上地導体層４ｃとは一連に形成さ
れ、薄膜上部電極層４ａと第１端子領域上地導体層４ｂ
との間には離間領域が形成される。The second conductor thin film pattern layer 4 is composed of the thin film dielectric layer 3, the first and second terminal region base conductor layers 2b and 2b.
c and a conductor layer is formed on the entire surface of the support substrate 1 so as to cover the intermediate protective layer 7, and is patterned into a predetermined shape by a photolithography technique. The thin film upper electrode layer 4a and the second terminal area upper ground conductor layer 4c are formed in series, and the thin film upper electrode layer 4a and the first terminal area upper ground conductor layer 4b are formed.
A separation region is formed between the and.
【００２６】この第２の導体薄膜パターン層４のうち、
第１及び第２端子領域上地導体層４ｂ、４ｃ上には半田
バンプからなるバンプ端子５、６が配置されている。
尚、第１及び第２端子領域上地導体層４ｂ、４ｃ中にバ
ンプ端子５、６の材料である半田が拡散を防止するため
に、その界面に半田拡散防止金属層（Ｔｉ、Ｃｒ、Ｎ
ｉ、Ｃｕ、Ｐｄ、Ｐｔ、およびこれらの金属から選ばれ
る２種以上からなる合金のうちいずれかからなり、スパ
ッタ、蒸着、メッキ等で形成される）を形成しても構わ
ない。Of the second conductor thin film pattern layer 4,
Bump terminals 5 and 6 made of solder bumps are arranged on the upper and lower conductor layers 4b and 4c of the first and second terminal regions.
In order to prevent the solder, which is the material of the bump terminals 5 and 6, from diffusing in the upper and lower conductor layers 4b and 4c of the first and second terminal regions, a solder diffusion preventing metal layer (Ti, Cr, N) is formed at the interface.
i, Cu, Pd, Pt, or an alloy of two or more selected from these metals, which is formed by sputtering, vapor deposition, plating, or the like).
【００２７】尚、図では省略しているが、この第１及び
第２バンプ端子５、６以外の外表面には、例えば、Ｓｉ
3Ｎ4、ＳｉＯ2、ポリイミド樹脂およびＢＣＢ（ベンゾ
シクロブテン）等から保護膜を形成する。Although not shown in the drawing, the outer surface other than the first and second bump terminals 5 and 6 is made of, for example, Si.
A protective film is formed from 3 N 4 , SiO 2 , a polyimide resin, BCB (benzocyclobutene), and the like.
【００２８】このような薄膜コンデンサは、容量発生領
域の薄膜下部電極層２ａ、薄膜誘電体層３、薄膜上部電
極層４ａで構成され、この薄膜下部電極層２ａは、第１
端子領域下地導体層２ｂ、第１端子領域上地導体層４ｂ
を介して、第１バンプ端子５に導通している。また、薄
膜上部電極層４ａは、これに連続した第２端子領域上地
導体層４ｃ（下層に第２端子領域下地導体層２ｃが存在
している）に延出され、第２バンプ端子６に導通してい
る。Such a thin film capacitor is composed of a thin film lower electrode layer 2a, a thin film dielectric layer 3 and a thin film upper electrode layer 4a in the capacitance generating region, and the thin film lower electrode layer 2a is the first
Terminal region base conductor layer 2b, first terminal region upper conductor layer 4b
Is electrically connected to the first bump terminal 5 via. Further, the thin film upper electrode layer 4 a is extended to the second terminal region upper ground conductor layer 4 c (the second terminal region base conductor layer 2 c is present in the lower layer) which is continuous with the thin film upper electrode layer 4 a, and the thin film upper electrode layer 4 a is connected to the second bump terminal 6. There is continuity.
【００２９】従って、容量発生領域の容量成分は、支持
基板１の中央部に配置された互いに近接しあう第１及び
第２バンプ端子５、６との間より得られることになる。Therefore, the capacitance component of the capacitance generating region is obtained from between the first and second bump terminals 5 and 6 arranged in the central portion of the support substrate 1 and close to each other.
【００３０】そして、支持基板１の充分な厚みにより強
度を確保しつつ、支持基板１の有効利用、第１及び第２
パンプ端子５、６との間の近接化、バンプ端子５、６の
低背化が可能となり、小型化しつつあるパッケージのＢ
ＧＡに対応した低インダクタンス特性が実現でき、特
に、高周波回路におけるデカップリングコンデンサに最
適な薄膜コンデンサとなる。Then, while the strength is secured by the sufficient thickness of the supporting substrate 1, the supporting substrate 1 is effectively used, the first and second
It is possible to reduce the height of the bump terminals 5 and 6 by making them close to the bump terminals 5 and 6, and to reduce the package size B.
A low inductance characteristic compatible with GA can be realized, and in particular, the thin film capacitor is optimal as a decoupling capacitor in a high frequency circuit.
【００３１】尚、上述の中間保護層７の材料としては、
感光性の有機系材料を用いることにより、容易に微細な
パターンを形成することができる上、その保護層７表面
は、荒さが小さく問題が無いため、残渣が残ることな
り、薄膜上部電極層４ａ及び密着層の完全除去ができる
ことになる。The material of the intermediate protective layer 7 is as follows.
By using a photosensitive organic material, a fine pattern can be easily formed, and since the surface of the protective layer 7 has a small roughness and no problem, a residue remains, and the thin film upper electrode layer 4a is formed. Also, the adhesion layer can be completely removed.
【００３２】また、従来のように確認しにくかった微小
な欠陥に入り込んだ残渣を無理に取ろうとして長時間液
に浸漬させると、エッチング時間が安定しないなどの問
題も発生しやすくなるが、絶縁性有機材料の中間保護層
７上の金属残渣は、先に述べているように完全除去がで
き、確認しやすくなる。Further, if a residue that has entered a minute defect, which is difficult to confirm as in the conventional case, is immersed in a liquid for a long time in order to forcibly remove it, problems such as unstable etching time tend to occur. The metal residue of the organic protective organic material on the intermediate protective layer 7 can be completely removed as described above, and can be easily confirmed.
【００３３】かくして、このような方法にて作製された
薄膜コンデンサは、薄膜上部電極層４と薄膜誘電体層３
で、薄膜誘電体層３の外周部を覆うように中間保護層７
を介在させたため、薄膜上部電極層４の形成において、
フォトリソエッチング工程で発生する薄膜誘電体層３の
支持基板１からの剥離を有効に防止でき、もって、外部
からの水分の浸入を遮断し、絶縁性の劣化を防ぐことが
できる。Thus, the thin film capacitor manufactured by such a method has a thin film upper electrode layer 4 and a thin film dielectric layer 3.
Then, the intermediate protective layer 7 is formed so as to cover the outer peripheral portion of the thin film dielectric layer 3.
Therefore, in forming the thin film upper electrode layer 4,
It is possible to effectively prevent the peeling of the thin film dielectric layer 3 from the supporting substrate 1 that occurs in the photolithographic etching process, and thus to prevent the intrusion of moisture from the outside and prevent the deterioration of the insulating property.
【００３４】また、薄膜上部電極層４は、上述のように
薄膜誘電体層３の外周部の剥離を発生させないため、そ
の厚みを厚くできる。これにより、薄膜上部電極層４自
身の連続性が向上し、等価直列抵抗（ＥＳＲ）を小さく
することができる。Since the thin film upper electrode layer 4 does not cause peeling of the outer peripheral portion of the thin film dielectric layer 3 as described above, its thickness can be increased. Thereby, the continuity of the thin film upper electrode layer 4 itself is improved, and the equivalent series resistance (ESR) can be reduced.
【００３５】[0035]
【実施例】厚み０．２５μｍ（φ３ｉｎｃｈ）のアルミ
ナ基板１上に、密着層となるＴｉと中間層となるＰｔ、
電極層となるＡｕの順でそれぞれ０．１，０．３，０．
５μｍの厚みとした第１の導体薄膜パターン層２を被着
形成する。原理的にＡｕ電極のみでも良いが、基板１と
の密着、ハンダ食われ防止の観点から、層構造は上記３
層になる。これらの厚みは全体で１μｍ以下で素子パタ
ーン１個の大きさが３ｍｍ角で作成した。第１の導体薄
膜パターン層２のパターニングは、所定形状のパターン
のマスクを用いてアルゴンスパッタなどにより達成でき
る。EXAMPLES On an alumina substrate 1 having a thickness of 0.25 μm (φ3 inch), Ti serving as an adhesion layer and Pt serving as an intermediate layer,
In order of Au to be the electrode layer, 0.1, 0.3, 0.
A first conductor thin film pattern layer 2 having a thickness of 5 μm is deposited. In principle, only the Au electrode may be used, but from the viewpoint of adhesion with the substrate 1 and prevention of solder erosion, the layer structure is 3
Become a layer. The total thickness of these was 1 μm or less, and the size of one element pattern was 3 mm square. The patterning of the first conductor thin film pattern layer 2 can be achieved by argon sputtering or the like using a mask having a pattern of a predetermined shape.
【００３６】次に、薄膜誘電体層３を金属アルコキシド
にＰＺＴ（鉛／ジルコニア／チタニウム）を決められた
容量添加し、誘電体ゾル液を作成する。この誘電体ゾル
液をスピンコーターで塗布し、約３００℃で乾燥を行
い、次に誘電体を７００〜１０００度で焼成し、約１μ
ｍの薄膜誘電体層３を形成する。パターンニングは、フ
ォトリソ加工を用い、誘電体をウエットエッチングす
る。Next, PZT (lead / zirconia / titanium) in a predetermined amount is added to the metal alkoxide of the thin film dielectric layer 3 to prepare a dielectric sol liquid. This dielectric sol liquid is applied with a spin coater and dried at about 300 ° C., and then the dielectric is baked at 700 to 1000 ° C. to about 1 μm.
m thin film dielectric layer 3 is formed. For patterning, photolithography is used, and the dielectric is wet-etched.
【００３７】このとき第１の導体薄膜パターン層２のＡ
ｕ電極を浸食させることなく誘電体のみをエッチングで
きる選択性エッチングが必要である。具体的にはＡｕの
耐酸性を利用し、フッ酸を用いた混酸により行った。At this time, A of the first conductor thin film pattern layer 2
There is a need for selective etching that can etch only the dielectric without eroding the u electrode. Specifically, the acid resistance of Au was used, and a mixed acid using hydrofluoric acid was used.
【００３８】次に中間保護層７となる膜を、感光性の有
機材料を用いスピンコーターで、乾燥後に２〜５μｍ程
度の厚みになるよう設定し、誘電体同様フォトリソ工程
を用いて、中間保護層７を直接現像し、不要な部分を取
り除きパターンニングする。エッチングは十分に行い容
量発生領域の薄膜誘電体層３が完全に露出するように作
製した。Next, the film to be the intermediate protective layer 7 is set by a spin coater using a photosensitive organic material so as to have a thickness of about 2 to 5 μm after drying, and the intermediate protective layer is formed using a photolithography process like the dielectric. The layer 7 is directly developed, and unnecessary portions are removed and patterned. The etching was performed sufficiently so that the thin film dielectric layer 3 in the capacitance generation region was completely exposed.
【００３９】第２の導体薄膜パターン層４は、スパッタ
機を用い、下部同様に密着層を含め、複数層を成膜を行
い、誘電体層同様に感光性レジストを用いフォトリソエ
ッチング工程でパターンニングする。第２の導体薄膜パ
ターン層４の膜厚を１．６μｍとした。As the second conductor thin film pattern layer 4, a plurality of layers including an adhesion layer are formed in the same manner as in the lower part by using a sputtering machine, and patterning is performed in a photolithographic etching process using a photosensitive resist as in the dielectric layer. To do. The film thickness of the second conductor thin film pattern layer 4 was 1.6 μm.
【００４０】これらの工程で形成された容量発生領域を
湿気及び衝撃から守るため、感光性ポリイミド等の保護
膜をスピンコーターで塗布し、これを露光プロセスを用
い加工する。この加工により、第１端子領域上地導体層
４ｂ、第２端子領域上地導体層４ｃを露出した。次に、
第１及び第２バンプ端子５、６は、粒径の小さい半田ぺ
ーストを、この露出部に塗布し、２５０℃前後で熱処理
して形成する。In order to protect the capacity generating region formed in these steps from moisture and impact, a protective film such as photosensitive polyimide is applied by a spin coater and processed by an exposure process. By this processing, the first terminal area upper ground conductor layer 4b and the second terminal area upper ground conductor layer 4c were exposed. next,
The first and second bump terminals 5 and 6 are formed by applying a solder paste having a small grain size to the exposed portion and heat-treating at about 250 ° C.
【００４１】最終工程としてダイシング機を用い、カッ
トを行う。As a final step, cutting is performed using a dicing machine.
【００４２】これらのプロセスで作成された薄膜コンデ
ンサをインピーダンスアナライザーを用い測定すると、
測定周波数ｆ＝１ＧＨｚで、容量Ｃ＝約５０ｎＦ、イン
ダクタンスＬ＝約３０ｐＨの値を計測できた。When the thin film capacitors produced by these processes are measured using an impedance analyzer,
At the measurement frequency f = 1 GHz, values of capacitance C = about 50 nF and inductance L = about 30 pH could be measured.
【００４３】また、本発明の構造（図１）と従来の構造
（図２）を同様の寸法で作製・比較したところ、本発明
の構造（図１）では薄膜誘電体層３の剥離は発生しなか
ったが、従来の構造（図２）では剥離が１００％発生し
た。Further, when the structure of the present invention (FIG. 1) and the conventional structure (FIG. 2) were prepared and compared with the same size, peeling of the thin film dielectric layer 3 occurred in the structure of the present invention (FIG. 1). Although not done, 100% peeling occurred in the conventional structure (FIG. 2).
【００４４】[0044]
【発明の効果】以上のように、薄膜上部電極層と薄膜誘
電体層の間から、該薄膜誘電体層の外周部を覆うように
中間保護層を介在させることにより、薄膜上部電極層形
成後のフォトリソエッチング工程における上部電極及び
誘電体層の外周部の支持基板からの剥離を防止し、等価
直列抵抗（ＥＳＲ）が小さく、信頼性の高い薄膜コンデ
ンサを提供することができる。As described above, after the thin film upper electrode layer is formed by interposing the intermediate protective layer between the thin film upper electrode layer and the thin film dielectric layer so as to cover the outer peripheral portion of the thin film dielectric layer. It is possible to provide a thin film capacitor that prevents peeling of the upper electrode and the outer peripheral portion of the dielectric layer from the support substrate in the photolithographic etching step, has a small equivalent series resistance (ESR), and is highly reliable.
【図１】本発明の薄膜コンデンサを示し、（ａ）はその
断面図、（ｂ）はその平面図である。FIG. 1 shows a thin film capacitor of the present invention, (a) is a sectional view thereof, and (b) is a plan view thereof.
【図２】従来の薄膜コンデンサを示し、（ａ）はその断
面図、（ｂ）はその平面図である。2A and 2B show a conventional thin film capacitor, in which FIG. 2A is a sectional view thereof and FIG. 2B is a plan view thereof.
【図３】図２の薄膜コンデンサの問題点を示す断面図で
あり、（ａ）は薄膜上部電極を形成した状態の図であ
り、（ｂ）はフォトリソエッチング工程後の図である。3A and 3B are cross-sectional views showing a problem of the thin film capacitor of FIG. 2, FIG. 3A is a view showing a state in which a thin film upper electrode is formed, and FIG. 3B is a view after a photolithographic etching process.
１・・支持基板 ２・・第１の導体薄膜パターン層 ２ａ・・薄膜下部電極層 ２ｂ・・第１端子領域下地導体層 ２ｃ・・第２の端子領域下地導体層 ３・・薄膜誘電体層 ４・・第２の導体薄膜パターン層 ４ａ・・薄膜上部電極層 ４ｂ・・第１端子領域下地導体層 ４ｃ・・第２端子領域上地導体層 ５、６・・バンプ端子 ７・・中間保護層 1 ... Supporting substrate 2 ... First conductor thin film pattern layer 2a ... Thin film lower electrode layer 2b .. Base conductor layer for the first terminal area 2c..Second terminal area base conductor layer 3 ... Thin film dielectric layer 4 ... Second conductor thin film pattern layer 4a ... Thin film upper electrode layer 4b ··· First terminal area base conductor layer 4c ... Upper conductor layer of second terminal area 5, 6, ... Bump terminals 7 ... Intermediate protective layer
Claims (2)
膜下部電極層と連続する第１端子導体層を被着形成し、 前記薄膜下部電極層を被覆するように薄膜誘電体層を被
着形成し、 前記薄膜誘電体層上に薄膜上部電極層及び該薄膜上部電
極層と連続する第２端子体層を被着形成した薄膜コンデ
ンサにおいて、 前記薄膜上部電極層と前記薄膜誘電体層の界面に、少な
くとも該薄膜誘電体層の外周部を覆う中間保護層を介在
させたことを特徴とする薄膜コンデンサ。1. A thin film lower electrode layer and a first terminal conductor layer continuous with the thin film lower electrode layer are deposited on a supporting substrate, and a thin film dielectric layer is coated to cover the thin film lower electrode layer. In the thin film capacitor, the thin film upper electrode layer and the second terminal body layer continuous with the thin film upper electrode layer are formed on the thin film dielectric layer by deposition. A thin film capacitor, wherein an intermediate protective layer covering at least an outer peripheral portion of the thin film dielectric layer is interposed at an interface.
シクロブテン、フッ素樹脂膜から構成されていることを
特徴とする請求項１記載の薄膜コンデンサ。2. The thin film capacitor according to claim 1, wherein the intermediate protective layer is composed of polyimide, benzocyclobutene, and a fluororesin film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2001230881A JP2003045746A (en) | 2001-07-31 | 2001-07-31 | Thin film capacitor |
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| JP2001230881A JP2003045746A (en) | 2001-07-31 | 2001-07-31 | Thin film capacitor |
Publications (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017195322A (en) * | 2016-04-22 | 2017-10-26 | ローム株式会社 | Chip capacitor |
| JP2020004953A (en) * | 2018-06-20 | 2020-01-09 | Tdk株式会社 | Thin film capacitor, manufacturing method therefor, and multilayer circuit board embedded with thin film capacitor |
-
2001
- 2001-07-31 JP JP2001230881A patent/JP2003045746A/en active Pending
Cited By (3)
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| JP2020004953A (en) * | 2018-06-20 | 2020-01-09 | Tdk株式会社 | Thin film capacitor, manufacturing method therefor, and multilayer circuit board embedded with thin film capacitor |
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