JP2003037458A - Differential amplifier circuit - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce phase deviations caused by a difference in a magnitude of mirror effect acted on two FETs, which form a differential amplifier circuit which extends over a high-frequency broad band, in the differential amplifier circuit for conducting an unbalanced to balanced conversion. SOLUTION: A differential amplifier circuit is applied to an unbalanced to balanced conversion circuit, in which the gate of one FET 106 is grounded alternately, and an unbalanced signal from an alternate signal source 101 is input to a gate of the other FET 105, and a balanced output is output from output terminals 103, 104 connected to drains of both the FETs. A capacitor 113 is connected across both terminals of a current source 109, which is commonly connected to both sources of the two FETs 105, 106.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、差動増幅回路に関
し、特に、通信機器における前段部で用いられる不平衡
−平衡変換回路に好適に適用される差動増幅回路に関す
るものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier circuit, and more particularly to a differential amplifier circuit preferably applied to an unbalanced-balanced conversion circuit used in a front stage of a communication device.

【０００２】[0002]

【従来の技術】情報を搬送波信号にのせて伝送する場
合、無線、有線いずれの伝送においても、一般に不平衡
伝送が行われる。一方、搬送波周波数の変換や情報信号
の変復調などの処理を行う信号処理回路においては、平
衡信号で処理する方がコモンモードノイズを抑制すると
いう観点から有利である。特に集積度の高いＩＣチップ
では、チップ内の回路ブロック間の干渉をさけるため
に、平衡回路が使われる。そこで、このような用途には
不平衡信号を平衡信号に変換する回路、即ち、不平衡−
平衡変換回路が必要になる。この不平衡−平衡変換回路
としては、ＭＭＩＣ化に適した差動増幅回路が使用され
る。2. Description of the Related Art When information is transmitted on a carrier wave signal, unbalanced transmission is generally performed in both wireless and wired transmission. On the other hand, in a signal processing circuit that performs processing such as carrier frequency conversion and information signal modulation / demodulation, processing with a balanced signal is advantageous from the viewpoint of suppressing common mode noise. Particularly in IC chips having a high degree of integration, a balanced circuit is used in order to avoid interference between circuit blocks in the chip. Therefore, for such an application, a circuit for converting an unbalanced signal into a balanced signal, that is, an unbalanced-
A balance conversion circuit is required. As the unbalanced-balanced conversion circuit, a differential amplifier circuit suitable for MMIC is used.

【０００３】図１１は、従来の差動増幅回路の回路図で
ある。図１１において、特性の同じ一対のＦＥＴ５０
５、５０６のソースがともに定電流源５０９を介してグ
ラウンドに接続され、ドレインは、それぞれ、負荷抵抗
５０７、５０８を介して電源Ｖ _ｄｄに接続されている。
この従来回路において、一方のＦＥＴ５０５のゲートで
ある不平衡信号入力端子５１０に出力抵抗５０２を持つ
交流信号源５０１を接続すると、交流信号源５０１から
不平衡信号入力端子５１０に入力された交流信号が、Ｆ
ＥＴ５０５、５０６の差動対で増幅されて、ＦＥＴ５０
５、５０６のそれぞれのドレインである出力端子５０
３、５０４に、互いに逆相の平衡信号が出力される。５
１１、５１２は、それぞれ、ＦＥＴ５０５、５０６のゲ
ート−ドレイン間容量である。FIG. 11 is a circuit diagram of a conventional differential amplifier circuit.
is there. In FIG. 11, a pair of FETs 50 having the same characteristics
Sources 5 and 506 are both connected via a constant current source 509.
Connected in round, the drain has a load resistance, respectively
Power source V via 507 and 508 _ddIt is connected to the.
In this conventional circuit, the gate of one FET 505
An unbalanced signal input terminal 510 has an output resistance 502.
When the AC signal source 501 is connected, the AC signal source 501
The AC signal input to the unbalanced signal input terminal 510 is F
FET50 is amplified by the differential pair of ET505 and 506.
Output terminal 50 which is the drain of each of
Balanced signals having mutually opposite phases are output to 3 and 504. 5
11, 512 are the gates of the FETs 505 and 506, respectively.
The gate-drain capacitance.

【０００４】図１２は、図１１の回路の小信号等価回路
図である。図１１の回路要素と同一の回路要素には同一
の符号が付されている。定電流源５０９、電源Ｖ
_ｄｄは、それぞれ、開放状態、接地短絡状態として表さ
れる。図１２において、電流源５１５、５１６は、それ
ぞれ、図１１のＦＥＴ５０５、５０６を電圧制御電流源
に置き換えたものである。ＦＥＴの相互コンダクタンス
をｇ_ｍ、ＦＥＴのゲート−ソース間に印加される交流電
圧をｖ_ｇｓとすると、その電流値はｇ_ｍ×ｖ_ｇｓで与え
られる。FIG. 12 is a small signal equivalent circuit diagram of the circuit of FIG. The same circuit elements as those of FIG. 11 are designated by the same reference numerals. Constant current source 509, power supply V
_dd is represented as an open state and a ground short circuit state, respectively. In FIG. 12, current sources 515 and 516 are obtained by replacing the FETs 505 and 506 of FIG. 11 with voltage controlled current sources, respectively. When the transconductance of the FET is g _m and the AC voltage applied between the gate and the source of the FET is v _gs , the current value is given by g _m × v _gs .

【０００５】図１１、ならびに、図１１の小信号等価回
路である図１２に示した従来の差動増幅回路は、ソース
結合型差動回路で本質的に不平衡信号を平衡信号に変換
する回路であるが、１ＧＨｚを越える高周波において
は、出力端子５０３、５０４から出力される平衡信号の
位相の平衡度が急激に崩れるという問題が生じていた。
これは本来平衡信号であるべき２つの出力の平衡度が崩
れるということであるから、この種の差動増幅回路とし
ては、本質に関わる問題である。A conventional differential amplifier circuit shown in FIG. 11 and FIG. 12 which is a small signal equivalent circuit of FIG. 11 is a circuit which essentially converts an unbalanced signal into a balanced signal by a source coupling type differential circuit. However, at a high frequency exceeding 1 GHz, the balance of the phases of the balanced signals output from the output terminals 503 and 504 suddenly collapses.
This means that the balance of the two outputs, which should be originally a balanced signal, is lost, so this is a problem related to the essence of this type of differential amplifier circuit.

【０００６】この問題を解決するために、例えば、特開
平10-209813号公報に、１つのＦＥＴと３つのコンデン
サと３つの抵抗とにより構成されるアクティブバランと
差動増幅回路とを組み合わせた回路が開示されている。
この公報によれば、アクティブバランを構成するＦＥＴ
のドレインおよびソースから出力される互いに逆相の信
号を、差動増幅回路の２つのゲートに平衡信号として入
力することによって、高周波における平衡度の劣化を改
善することができる、とされる。To solve this problem, for example, Japanese Unexamined Patent Publication No. 10-209813 discloses a circuit in which an active balun composed of one FET, three capacitors, and three resistors is combined with a differential amplifier circuit. Is disclosed.
According to this publication, an FET forming an active balun
It is said that deterioration of the degree of balance at high frequency can be improved by inputting signals of opposite phases output from the drain and source of the above as balanced signals to the two gates of the differential amplifier circuit.

【０００７】[0007]

【発明が解決しようとする課題】しかし、上述の従来例
では、アクティブバランを構成するＦＥＴをはじめとす
る複数のコンデンサや抵抗などの回路素子を新たに要す
るという問題と、差動増幅回路への電流パスが２つにな
るために消費電力が増すという問題が生じる。本発明
は、上記課題に鑑みてなされたものであって、その目的
は、一対のＦＥＴからなる単一の差動回路のみを用い、
かつ、従来より用いられてきた回路素子の構成に工夫を
加えることにより、或いはわずかな回路素子を付加する
ことにより、不平衡入力から、平衡度の良好な平衡出力
が高周波広帯域に渡って得られるようにすることであ
る。However, in the above-mentioned conventional example, there is a problem in that circuit elements such as a plurality of capacitors and resistors such as FETs forming an active balun are newly required, and a problem in the differential amplifier circuit is encountered. Since there are two current paths, power consumption increases. The present invention has been made in view of the above problems, and its object is to use only a single differential circuit including a pair of FETs.
In addition, by adding ingenuity to the configuration of the circuit elements that have been used conventionally, or by adding a few circuit elements, a balanced output with good balance can be obtained over a high frequency band from an unbalanced input. To do so.

【０００８】[0008]

【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、制御入力端子と、出力端子と、接
地端子とを有し、接地端子同士が接続された一対の増幅
素子と、一端が前記増幅素子のそれぞれの出力端子に接
続され、他端が電源端子に接続された一対の負荷抵抗素
子と、一端が共通接続された前記接地端子に接続され他
端が接地電位に接続された電流源と、を備えた差動増幅
回路において、前記共通接続された前記接地端子と接地
電位との間に存在する容量の容量値が前記増幅素子の前
記制御入力端子と前記出力端子との間の容量値の０．１
倍以上４倍以下であることを特徴とする差動増幅回路、
が提供される。In order to achieve the above object, according to the present invention, a pair of amplifying elements having a control input terminal, an output terminal, and a ground terminal, the ground terminals being connected to each other. And a pair of load resistance elements, one end of which is connected to each output terminal of the amplification element and the other end of which is connected to a power supply terminal, and one end of which is connected to the commonly connected ground terminal and the other end of which is at a ground potential. In a differential amplifier circuit including a connected current source, the capacitance value of the capacitor existing between the commonly connected ground terminal and ground potential is the control input terminal and the output terminal of the amplifier element. 0.1 of capacitance value between
A differential amplifier circuit characterized by being more than twice and less than four times,
Will be provided.

【０００９】また、上記の目的を達成するため、本発明
によれば、制御入力端子と、出力端子と、接地端子とを
有し、接地端子同士が接続された一対の増幅素子と、一
端が前記増幅素子のそれぞれの出力端子に接続され、他
端が電源端子に接続された一対の負荷抵抗素子と、一端
が共通接続された前記接地端子に接続され他端が接地電
位に接続された電流源と、を備えた差動増幅回路におい
て、前記一対の増幅素子の一方の増幅素子の制御入力端
子と他方の増幅素子の出力端子との間に抵抗成分を備え
た素子が接続されていることを特徴とする差動増幅回
路、が提供される。In order to achieve the above object, according to the present invention, a pair of amplifying elements having a control input terminal, an output terminal, and a ground terminal, the ground terminals being connected to each other, and one end A current having a pair of load resistance elements connected to the respective output terminals of the amplification element and having the other end connected to the power supply terminal, and one end connected to the ground terminal commonly connected and the other end connected to the ground potential. A differential amplifier circuit including a power source, and an element having a resistance component is connected between a control input terminal of one of the pair of amplifying elements and an output terminal of the other amplifying element. A differential amplifier circuit is provided.

【００１０】[0010]

【発明の実施の形態】本発明者は、鋭意研究の結果、従
来のこの種の差動増幅回路の平衡出力の平衡度が高周波
において劣化する原因の明確化と、平衡度の劣化状態を
定量的に記述するための定式化とを行い、さらに、その
平衡度の劣化を改善するための回路構成の導出と、その
回路構成によって平衡度が改善可能となる条件の定式化
とに成功した。本発明の実施の形態を具体的に説明する
前に、それらの平衡度の劣化の原因、劣化を改善するた
めの回路構成、ならびに、定式化等について説明する。
まず、図１１、図１２を用いて、従来技術における差動
増幅回路における平衡出力の平衡度劣化の原因と、平衡
度の劣化状態を記述する式とについて説明する。ＦＥＴ
５０５、５０６は、それぞれ、ゲート−ドレイン間容量
５１１、５１２を有しているが、交流信号源５０１から
交流信号が送られてきたとき、ゲート−ドレイン間容量
の両端の間に生じる電位変動を考えると、交流信号源５
０１が接続される側のＦＥＴ５０５のゲート−ドレイン
間容量５１１の両端の間に生じる電位変動の方が、ゲー
トが接地されているＦＥＴ５０６のゲート−ドレイン間
容量５１２の両端の間に生じる電位変動よりも大きい。
即ち、２つのＦＥＴ５０５、５０６に働くミラー効果が
相異なり、高周波になるにつれて、その差が顕著にな
る。ここで、出力端子５０３、５０４からの交流出力信
号を、それぞれ、ｖ_Ｏ１、ｖ_Ｏ２として、ＦＥＴ５０
５、５０６のゲート−ドレイン間容量５１１、５１２を
考慮して、図１２の回路方程式を解いて、その比ｖ_Ｏ２
／ｖ_Ｏ１（以後、出力信号比という）を求めると、(１)
式が得られる。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS As a result of earnest research, the present inventor has clarified the cause of deterioration of the balanced degree of the balanced output of the conventional differential amplifier circuit of this type at high frequencies and quantified the deteriorated state of the balanced degree. We have succeeded in deriving a circuit configuration for improving the deterioration of the degree of balance and formulating the conditions under which the degree of balance can be improved by the circuit configuration. Before specifically describing the embodiments of the present invention, the cause of deterioration of the balance, the circuit configuration for improving the deterioration, and the formulation will be described.
First, the cause of the deterioration of the balance of the balanced output in the differential amplifier circuit according to the related art and the equation describing the deterioration state of the balance will be described with reference to FIGS. 11 and 12. FET
505 and 506 respectively have gate-drain capacitances 511 and 512, but when an AC signal is sent from the AC signal source 501, the potential fluctuation generated between both ends of the gate-drain capacitance is suppressed. Considering, AC signal source 5
The potential fluctuation occurring between both ends of the gate-drain capacitance 511 of the FET 505 on the side to which 01 is connected is more than the potential fluctuation occurring between both ends of the gate-drain capacitance 512 of the FET 506 whose gate is grounded. Is also big.
That is, the mirror effect acting on the two FETs 505 and 506 is different, and the difference becomes remarkable as the frequency becomes higher. Here, the AC output signals from the output terminals 503 and 504 are referred to as v _O1 and v _O2 , respectively, and the FET 50
The gate of 5,506 - in view of the drain capacitance 511 and 512, by solving the circuit equation of Fig. 12, the ratio _{v O2}
/ V _O1 (hereinafter referred to as output signal ratio) is (1)
The formula is obtained.

【００１１】[0011]

【数１】 [Equation 1]

【００１２】ここで、ωは交流信号源５０１からの入力
信号の角周波数、Ｃ_ｇｄはＦＥＴ５０５、５０６のゲー
ト−ドレイン間容量５１１、５１２の容量値である。相
互コンダクタンスｇ_ｍ＝０．０２５Ｓ、Ｃ_ｇｄ＝１００
ｆＦとすると、２つのＦＥＴ５０５、５０６のドレイン
出力の間の位相が、互いに逆相である−１８０度から、
周波数が１ＧＨｚにおいて２度以上、３ＧＨｚにおいて
８度以上ずれる。Here, ω is the angular frequency of the input signal from the AC signal source 501, and C _gd is the capacitance value of the gate-drain capacitances 511 and 512 of the FETs 505 and 506. Mutual conductance g _m = 0.025S, C _gd = 100
If it is fF, the phase between the drain outputs of the two FETs 505 and 506 is −180 degrees, which are opposite to each other.
The frequency shifts by 2 degrees or more at 1 GHz and 8 degrees or more at 3 GHz.

【００１３】次に、図１、図２、図３を用いて、本発明
に係る平衡度の劣化を改善するための回路構成の導出
と、改善可能となる条件の定式化を行う。図１は、本発
明の基本的な差動増幅回路の回路図である。図２は、図
１の回路の小信号等価回路図である。図３は、本発明の
別の基本的な差動増幅回路の小信号等価回路図である。
図１に示されるように、本発明の差動増幅回路は、特性
の同じ一対のＦＥＴ５、６と、一対のＦＥＴ５、６のそ
れぞれのドレインに接続された負荷抵抗７、８と、一対
のＦＥＴ５、６のそれぞれのソースに共通に接続された
定電流源９と、定電流源９に並列に接続された容量１３
と、一対のＦＥＴ５、６のうちの一方のＦＥＴ５に交流
信号を入力する交流信号源１と、入力端子１０と、２つ
の出力端子３、４と、から構成されている。抵抗２は交
流信号源１の出力抵抗であり、容量１１、１２は、それ
ぞれ、ＦＥＴ５、６のゲート−ドレイン間容量である。
一対のＦＥＴ５、６は差動増幅器を構成しており、一方
のＦＥＴ６のゲートは接地されている。交流信号源１か
ら入力端子１０に不平衡信号が入力される。入力端子１
０に入力した不平衡信号は、ＦＥＴ５のゲートに入力
し、ＦＥＴ５、６の差動対で増幅されて、ＦＥＴ５、６
のドレインである出力端子３、４に平衡信号が出力され
る。この本発明に係る差動増幅回路の最も大きな特徴
は、差動回路を構成する一対のＦＥＴ５、６の共通ソー
ス端子に一端が接続され、他端が接地電位にされた電流
源９の両端に容量１３が付加されていることである。Next, with reference to FIGS. 1, 2 and 3, the circuit configuration for improving the deterioration of the balance degree according to the present invention is derived, and the conditions that can be improved are formulated. FIG. 1 is a circuit diagram of a basic differential amplifier circuit of the present invention. FIG. 2 is a small signal equivalent circuit diagram of the circuit of FIG. FIG. 3 is a small signal equivalent circuit diagram of another basic differential amplifier circuit of the present invention.
As shown in FIG. 1, the differential amplifier circuit of the present invention includes a pair of FETs 5 and 6 having the same characteristics, load resistors 7 and 8 connected to the drains of the pair of FETs 5 and 6, and a pair of FETs 5, respectively. , 6 and a constant current source 9 connected in common to each source, and a capacitor 13 connected in parallel to the constant current source 9.
And an AC signal source 1 for inputting an AC signal to one of the pair of FETs 5 and 6, an input terminal 10, and two output terminals 3 and 4. The resistor 2 is an output resistor of the AC signal source 1, and the capacitors 11 and 12 are gate-drain capacitors of the FETs 5 and 6, respectively.
The pair of FETs 5 and 6 constitutes a differential amplifier, and the gate of one FET 6 is grounded. An unbalanced signal is input from the AC signal source 1 to the input terminal 10. Input terminal 1
The unbalanced signal input to 0 is input to the gate of FET5, amplified by the differential pair of FET5 and FET6, and FET5 and FET6.
A balanced signal is output to the output terminals 3 and 4 which are the drains of the. The greatest feature of the differential amplifier circuit according to the present invention is that one end is connected to a common source terminal of a pair of FETs 5 and 6 that form a differential circuit, and the other end is connected to both ends of a current source 9 whose potential is grounded. That is, the capacity 13 is added.

【００１４】図２は、図１に示される差動増幅回路のＦ
ＥＴを、電圧制御電流源に置き換えた小信号等価回路図
である。ＦＥＴの相互コンダクタンスをｇ_ｍ、ＦＥＴの
ゲート−ソース間に印加される交流信号電圧をｖ_ｇｓと
すると、その電流値はｇ_ｍ×ｖ_ｇｓで与えられる。図１
の回路要素と同一の回路要素には同一の符号が付されて
いる。電流源１５、１６は、それぞれ、ＦＥＴ５、６を
電圧制御電流源として置き換えたものである。この場合
の出力信号比ｖ_Ｏ２／ｖ_Ｏ１を、回路方程式を解くこと
により求めると、次の(２)式が得られる。FIG. 2 is an F diagram of the differential amplifier circuit shown in FIG.
It is a small signal equivalent circuit diagram which replaced ET with the voltage control current source. When the transconductance of the FET is g _m and the AC signal voltage applied between the gate and the source of the FET is v _gs , the current value is given by g _m × v _gs . Figure 1
The same reference numerals are given to the same circuit elements as those of FIG. The current sources 15 and 16 replace the FETs 5 and 6 as voltage controlled current sources, respectively. When the output signal ratio v _O2 / v _O1 in this case is obtained by solving the circuit equation, the following equation (2) is obtained.

【００１５】[0015]

【数２】 [Equation 2]

【００１６】ここで、Ｃ_ＳＳは付加する容量１３の容量
値である。ここで、容量１３の容量値Ｃ_ＳＳを零から増
加していく場合を考える。（２）式より、容量１３の容
量値Ｃ_ＳＳをゼロから徐々に増加していくと位相変動に
寄与する項、即ち、分母の虚数項が減少していき、容量
１３の容量値Ｃ_ＳＳが、一対のＦＥＴ５、６のゲート−
ドレイン間容量１１、１２の容量値Ｃ_ｇｄの２倍になる
と、位相変動に寄与する項がゼロになるので位相バラン
スは崩れないことになる。容量１３の容量値Ｃ _ＳＳがＦ
ＥＴ５、６のゲート−ドレイン間容量１１、１２の容量
値Ｃ_ｇｄの２倍を越える時点で、位相の変動する方向が
反転する。さらに、容量１３の容量値Ｃ _ＳＳを増してい
き、容量値Ｃ_ＳＳがＦＥＴ５、６のゲート−ドレイン間
容量１１、１２の容量値Ｃ_ｇｄの４倍以上になると、位
相変動の絶対量は、容量１３を付加しない場合よりもか
えって悪くなってしまう。 従って付加する容量１３の
容量値Ｃ_ＳＳは、ＦＥＴ５、６のゲート-ドレイン間容
量１１、１２の容量値Ｃ_{ｇ ｄ}の４倍以下の値でなければ
ならない。また、容量１３の容量値Ｃ_ＳＳが容量値Ｃ
_ｇｄの０．１倍以下になると容量が付加されたことの効
果がほとんど得られなくなることから容量１３の容量値
Ｃ_ＳＳは容量値Ｃ_ｇｄの０．１倍以上とすることが望ま
しい。しかし、最も好ましい容量値Ｃ_ＳＳは、容量値Ｃ
_ｇｄの１倍以上３倍以下である。Where C_SSIs the capacity of the added capacity 13
It is a value. Here, the capacitance value C of the capacitance 13_SSIncrease from zero
Consider the case of adding. From the formula (2), the capacity of 13
Quantity C_SSGradually increases from zero to phase fluctuation
The contributing term, that is, the imaginary term of the denominator decreases,
13 capacity value C_SSHowever, the gates of the pair of FETs 5 and 6-
The capacitance value C of the drain-to-drain capacitances 11 and 12_gdDouble the
And the term that contributes to the phase fluctuation becomes zero, the phase balun
It will not collapse. Capacity value C of capacity 13 _SSIs F
Gate-drain capacitances 11 and 12 of ET5 and 6
Value C_gdWhen it exceeds twice the
Invert. Furthermore, the capacitance value C of the capacitance 13 _SSIs increasing
Capacity C_SSBetween the gate and drain of FETs 5 and 6
Capacity C of capacity 11 and 12_gdMore than 4 times
The absolute amount of phase fluctuation is more than that without the capacity 13.
It gets worse. Therefore, the additional capacity 13
Capacity value C_SSIs the gate-drain capacitance of FETs 5 and 6.
Capacity C of quantity 11 and 12_{g d}Must be less than 4 times
I won't. Also, the capacitance value C of the capacitance 13_SSIs the capacitance value C
_gdIs less than 0.1 times the effect of the added capacity
The capacity value of capacity 13 because almost no fruit is obtained
C_SSIs the capacitance value C_gd0.1 times or more
Good However, the most preferable capacity value C_SSIs the capacitance value C
_gd1 times or more and 3 times or less.

【００１７】図３は、本発明の別の基本的な差動増幅回
路の小信号等価回路図である。図３に示されるように、
本発明の差動増幅回路の小信号等価回路は、一対の電流
源６５、６６と、一対の電流源６５、６６の一方の端子
に接続された負荷抵抗６７、６８と、一対の電流源６
５、６６の他方の端子に共通に一方の端子を接続され、
他方の端子を接地電位にされたコンデンサ７３と、一対
の電流源６５、６６のうちの一方の電流源６５の電流を
制御する交流電圧信号を与える交流信号源６１と、２つ
の出力端子６３、６４と、一対の電流源６５、６６の間
に挿入された直列接続の抵抗７４と容量７５と、から構
成されている。一対の電流源６５、６６は、差動対を構
成する一対のＦＥＴを、電圧制御電流源に等価的に置き
換えたものである。抵抗６２は交流信号源６１の出力抵
抗であり、容量７１、７２は、それぞれ、一対のＦＥＴ
のゲート−ドレイン間容量である。本発明における差動
増幅回路の最も大きな特徴は、差動対を形成する一対の
ＦＥＴのうちの不平衡入力信号が入力される側のＦＥＴ
のゲートと不平衡入力信号が入力されない側のＦＥＴの
ドレインとの間に、直列接続された抵抗７４と容量７５
とが挿入されていることである。ここで、容量７５は、
直流バイアスをカットし、交流的にはインピーダンスを
低くするためのものである。その他の回路要素には、図
１ないし図２の回路の対応する回路要素と下１桁が共通
する参照符号が付せられており、その機能は図１ないし
図２の回路の対応する回路要素と同一であるため、その
説明を省略する。この場合の出力信号比ｖ_Ｏ２／ｖ_Ｏ１
を、回路方程式を解くことにより求めると、次の(３)式
が得られる。FIG. 3 is a small signal equivalent circuit diagram of another basic differential amplifier circuit of the present invention. As shown in FIG.
The small signal equivalent circuit of the differential amplifier circuit of the present invention includes a pair of current sources 65 and 66, load resistors 67 and 68 connected to one terminal of the pair of current sources 65 and 66, and a pair of current sources 6.
One terminal is commonly connected to the other terminals of 5, 66,
A capacitor 73 whose other terminal is set to the ground potential, an AC signal source 61 for supplying an AC voltage signal for controlling the current of one of the pair of current sources 65, 66, and two output terminals 63, 64, and a resistor 74 and a capacitor 75 connected in series between the pair of current sources 65 and 66. The pair of current sources 65 and 66 are obtained by equivalently replacing the pair of FETs forming the differential pair with voltage controlled current sources. A resistor 62 is an output resistor of the AC signal source 61, and capacitors 71 and 72 are a pair of FETs, respectively.
Is the capacitance between the gate and the drain. The most important feature of the differential amplifier circuit of the present invention is the FET on the side to which an unbalanced input signal is input, out of a pair of FETs forming a differential pair.
74 and a capacitor 75 connected in series between the gate of the FET and the drain of the FET on the side where the unbalanced input signal is not input.
And are inserted. Here, the capacity 75 is
This is to cut the DC bias and lower the impedance in terms of AC. The other circuit elements are designated by the reference numerals having the same last digit as those of the corresponding circuit elements of the circuits of FIGS. 1 and 2, and the functions thereof are the corresponding circuit elements of the circuits of FIGS. 1 and 2. Since it is the same as, the description thereof will be omitted. Output signal ratio v _O2 / v _{O1 in} this case
Is obtained by solving the circuit equation, the following equation (3) is obtained.

【００１８】[0018]

【数３】 [Equation 3]

【００１９】ここで、Ｒ_ｆは抵抗７４の抵抗値、Ｒ_ｌは
負荷抵抗６７、６８の抵抗値である。また、容量７５の
容量値は、回路方程式を解いた後に無限大としている。
（３）式右辺の前半部についてみると、Ｃ_ＳＳ＞２Ｃ
_ｇｄのときには、分母のＲ_ｆ（ｇ_ｍ ^２＋ω^２Ｃ_ｇｄＣ
_ＳＳ）と分子の−（２ｇ_ｍ＋ｇ_ｍ ^２Ｒ_ｆ）とが互いに異
符号、分母の−ｊωＲ_ｆ（２Ｃ_ｇｄ−Ｃ_ＳＳ）ｇ_ｍと分
子の−ｊωＣ_ＳＳとが互いに異符号である。そのため、
Ｃ_ＳＳ＞２Ｃ_ｇｄのとき、（３）式右辺の前半部におい
て、Ｒ_ｆを加減して実部と虚部を異符号とすることがで
きる。これに対して、（３）式右辺の後半部では、常に
実部と虚部とが同符号である。それゆえ、Ｒ_ｆを適切に
選択することにより、（３）式右辺後半部による位相バ
ランスのずれを（３）式右辺前半部によってキャンセル
することが可能であり、位相の変動を小さく抑えること
ができる。したがって、例えば、図１に示された本発明
の差動増幅回路、あるいは、図２に示されたその等価回
路において、付加された容量１３の容量値Ｃ_ＳＳが、差
動対５、６のゲート−ドレイン間容量１１、１２の容量
値Ｃ_ｇｄの２倍以上、特に、４倍以上になった場合にお
いても、図３に示すように、不平衡入力信号が入力され
る側のＦＥＴのゲートと、不平衡入力信号が入力されな
い側のＦＥＴのドレインとの間に、直列接続された適当
な抵抗７４と容量７５とを挿入することによって、平衡
出力の位相の変動を小さく抑えることが可能となる。Here, R _f is the resistance value of the resistor 74, and R _l is the resistance value of the load resistors 67 and 68. The capacitance value of the capacitor 75 is set to infinity after solving the circuit equation.
Looking at the first half of the right side of equation (3), C _SS > 2C
_{When gd} , the denominator R _f (g _m ² + ω ² C _gd C
_SS ) and the numerator − (2g _m + g _m ² R _f ) have opposite signs, and the denominator −jωR _f (2C _gd −C _SS ) g _m and the numerator −jωC _SS have different signs. for that reason,
When C _SS > 2C _gd , the real part and the imaginary part can have different signs by adjusting R _f in the first half of the right side of the expression (3). On the other hand, in the latter half of the right side of Expression (3), the real part and the imaginary part always have the same sign. Therefore, by properly selecting R _f , it is possible to cancel the phase balance deviation due to the latter half of the right side of the equation (3) by the first half of the right side of the equation (3), and suppress the phase fluctuation to a small level. it can. Therefore, for example, in the differential amplifier circuit of the present invention shown in FIG. 1 or its equivalent circuit shown in FIG. 2, the added capacitance 13 has a capacitance value C _SS of the differential pair 5 and 6. Even when the capacitance value C _gd of the gate-drain capacitances 11 and 12 is twice or more, particularly four times or more, as shown in FIG. 3, the gate of the FET on the side to which the unbalanced input signal is input. And a drain of the FET on the side where the unbalanced input signal is not input, an appropriate resistor 74 and a capacitor 75 connected in series can be inserted to suppress the fluctuation of the phase of the balanced output. Become.

【００２０】次に、本発明の実施の形態について、図面
を参照して説明する。 〔第１の実施の形態〕図４は、本発明の第1の実施の形
態の差動増幅回路の回路図である。図４に示されるよう
に、本実施の形態の差動増幅回路は、特性の同じ一対の
ＦＥＴ１０５、１０６と、一対のＦＥＴ１０５、１０６
のそれぞれのドレインに接続された負荷抵抗１０７、１
０８と、一対のＦＥＴ１０５、１０６のそれぞれのソー
スに共通に接続された定電流源１０９と、定電流源１０
９に並列に接続された容量１１３と、一対のＦＥＴ１０
５、１０６のうちの一方のＦＥＴ１０５に交流信号を入
力する交流信号源１０１と、２つの出力端子１０３、１
０４と、電源電位Ｖ_ｄｄを分圧する抵抗１１６、１１
７、１１８、１１９と、容量１２０と、から構成されて
いる。抵抗１０２は交流信号源１０１の出力抵抗であ
る。Next, embodiments of the present invention will be described with reference to the drawings. [First Embodiment] FIG. 4 is a circuit diagram of a differential amplifier circuit according to a first embodiment of the present invention. As shown in FIG. 4, the differential amplifier circuit according to the present embodiment has a pair of FETs 105 and 106 having the same characteristics and a pair of FETs 105 and 106.
Load resistors 107, 1 connected to the respective drains of
08, a constant current source 109 commonly connected to the sources of the pair of FETs 105 and 106, and a constant current source 10
9 connected in parallel to the capacitor 9 and a pair of FETs 10.
An AC signal source 101 for inputting an AC signal to one of the FETs 105, 105 and two output terminals 103, 1
04 and resistors 116 and 11 for dividing the power supply potential V _dd.
7, 118, 119 and a capacity 120. The resistor 102 is an output resistor of the AC signal source 101.

【００２１】抵抗１１６、１１７および抵抗１１８、１
１９によって電源電位Ｖ_ｄｄを分圧して、それぞれ，差
動対ＦＥＴ１０５、１０６のゲートに入力することによ
って、差動対ＦＥＴ１０５と１０６とのゲートを直流的
に等電位としている。また、交流信号源１０１が接続さ
れていない側のＦＥＴ１０６のゲートには、高周波に対
して低インピーダンスにするためのパスキャパシタ１２
０が接続されている。図４のその他の回路要素には、図
１ないし図２の回路の対応する回路要素と下１ないし２
桁が共通する参照符号が付せられており、その機能は図
１ないし図２の回路の対応する回路要素と同一であるた
め、その説明を省略する。本実施の形態における差動増
幅回路の最も大きな特徴は、定電流源１０９に容量１１
３が並列に接続されていることである。Resistors 116 and 117 and resistors 118 and 1
The power supply potential V _dd is divided by 19 and input to the gates of the differential pair FETs 105 and 106, respectively, so that the gates of the differential pair FETs 105 and 106 are set to a DC equipotential. In addition, the gate of the FET 106 on the side to which the AC signal source 101 is not connected has a pass capacitor 12 for reducing impedance to high frequency.
0 is connected. The other circuit elements of FIG. 4 include the corresponding circuit elements of the circuit of FIGS.
The reference numerals common to the digits are given, and the function thereof is the same as the corresponding circuit element of the circuit of FIGS. 1 and 2, and therefore the description thereof will be omitted. The most significant feature of the differential amplifier circuit in this embodiment is that the constant current source 109 has a capacitor 11
3 is connected in parallel.

【００２２】ＧａＡｓのような半絶縁性基板上に形成さ
れたＦＥＴや、ＳＯＩ基板上に形成されたＭＯＳＦＥＴ
のように対地容量が小さい集積デバイスにおいては、ド
レインとグラウンド間の容量値は、ゲート−ドレイン間
容量値より非常に小さくなる。したがって、このような
ＦＥＴで図１１に示された従来技術の差動増幅回路を構
成すると、電流源となるＦＥＴのドレイン−グラウンド
間の容量値が、差動増幅回路を形成するＦＥＴのゲート
−ドレイン間容量値Ｃ_ｇｄより非常に小さくなる。この
ような場合には、図４に示す本実施の形態の差動増幅回
路のように、電流源２９の両端子間に、Ｃ_ＳＳ≒２Ｃ
_ｇｄの条件を満たす容量値Ｃ_ＳＳを持つ容量１１３を付
加する。これにより、高周波まで平衡出力３１と３２と
の間の逆相からの位相変動を高周波まで抑えることが可
能である。FETs formed on a semi-insulating substrate such as GaAs and MOSFETs formed on an SOI substrate
In such an integrated device having a small capacitance to ground, the capacitance value between the drain and ground is much smaller than the capacitance value between the gate and drain. Therefore, when the conventional differential amplifier circuit shown in FIG. 11 is configured with such FETs, the capacitance value between the drain and ground of the FET that serves as the current source is the gate of the FET that forms the differential amplifier circuit. It becomes much smaller than the drain-to-drain capacitance value C _gd . In such a case, as in the differential amplifier circuit of the present embodiment shown in FIG. 4, C _SS ≈2C is placed between both terminals of the current source 29.
A capacitor 113 having a capacitance value C _SS satisfying the condition of _gd is added. As a result, it is possible to suppress the phase fluctuation from the opposite phase between the balanced outputs 31 and 32 up to a high frequency up to a high frequency.

【００２３】〔第２の実施の形態〕図５は、本発明の第
２の実施の形態の差動増幅回路の回路図である。図５に
示されるように、本実施の形態の差動増幅回路は、特性
の同じ一対のＦＥＴ２０５、２０６と、一対のＦＥＴ２
０５、２０６のそれぞれのドレインに接続された負荷抵
抗２０７、２０８と、一対のＦＥＴ２０５、２０６のそ
れぞれのソースに共通に接続された定電流源２０９と、
一対のＦＥＴ２０５、２０６のうちの一方のＦＥＴ２０
５に交流信号を入力する交流信号源２０１と、交流信号
源出力抵抗２０２と、２つの出力端子２０３、２０４
と、電源電位Ｖ_ｄｄを分圧する抵抗２１６、２１７、２
１８、２１９と、容量２２０と、から構成されている。
図４の差動増幅回路の回路要素には、第１の実施の形態
の回路の対応する回路要素と下２桁が共通する参照符号
が付せられており、その機能は第１の実施の形態の対応
する回路要素と同一であるため、その説明を省略する。
本実施の形態における差動増幅回路の最も大きな特徴
は、第１の実施の形態における容量１１３の機能を、定
電流源２０９の持つ容量が代行していることである。[Second Embodiment] FIG. 5 is a circuit diagram of a differential amplifier circuit according to a second embodiment of the present invention. As shown in FIG. 5, the differential amplifier circuit according to the present embodiment has a pair of FETs 205 and 206 and a pair of FETs 2 having the same characteristics.
Load resistors 207 and 208 connected to the respective drains of the electric circuits 05 and 206, and a constant current source 209 commonly connected to the respective sources of the pair of FETs 205 and 206,
One FET 20 of the pair of FETs 205 and 206
5, an AC signal source 201 for inputting an AC signal, an AC signal source output resistor 202, and two output terminals 203, 204
And resistors 216, 217 and 2 for dividing the power supply potential V _dd.
18, 219 and a capacitor 220.
The circuit elements of the differential amplifier circuit of FIG. 4 are designated by reference numerals having the same last two digits as the corresponding circuit elements of the circuit of the first embodiment, and their functions are the same as those of the first embodiment. Since it is the same as the corresponding circuit element of the form, its description is omitted.
The most important feature of the differential amplifier circuit in this embodiment is that the capacity of the constant current source 209 substitutes for the function of the capacity 113 in the first embodiment.

【００２４】バルクシリコンＭＯＳＦＥＴの場合、ＭＯ
ＳＦＥＴとグラウンドとの間のアイソレーションは、薄
いＰＮ接合を介して個々のＭＯＳＦＥＴと低抵抗なシリ
コン基板との間で行われるために、対地容量がゲート-
ドレイン間容量より大きい。このようなＦＥＴで本発明
の差動増幅回路を構成する場合には、電流源となるＦＥ
Ｔのドレインとグラウンド間の容量値を、差動増幅回路
を形成するＦＥＴのゲート−ドレイン間容量値Ｃ_ｇｄの
２倍になるように設定することによって、電流源となる
ＦＥＴの両端に容量を付加することが不用になる。In the case of bulk silicon MOSFET, MO
The isolation between the SFET and the ground is performed between the individual MOSFETs and the low resistance silicon substrate through the thin PN junction, so that the ground capacitance is applied to the gate.
Larger than drain capacitance. When the differential amplifier circuit of the present invention is configured with such FETs, the FE that serves as a current source
By setting the capacitance value between the drain and the ground of T to be twice as large as the gate-drain capacitance value C _gd of the FET forming the differential amplifier circuit, a capacitance is provided at both ends of the FET serving as the current source. It becomes unnecessary to add.

【００２５】この場合には、図５において、電流源ＦＥ
Ｔ２０９のドレイン−ソース間容量値が、差動対ＦＥＴ
２０５，２０６のゲート−ドレイン間容量値Ｃ_ｇｄの２
倍となるように、電流源ＦＥＴ２０９のゲート幅と差動
対ＦＥＴ２０５、２０６のゲート幅とを決める。例え
ば、０．１８μｍクラスのＭＯＳＦＥＴプロセスでは、
ゲート−ドレイン間容量値Ｃ_ｇｄがゲート幅１００μｍ
当り６０ｆＦ、ドレイン−ソース間容量がゲート幅１０
０μｍ当り６０ｆＦなので、差動対ＦＥＴ２０５、２０
６のゲート幅を電流源ＦＥＴ２０９のゲート幅の２倍に
する。これにより、出力端子２０３と２０４との間の逆
相からの位相変動を高周波まで抑えることが可能であ
る。In this case, in FIG. 5, the current source FE
The drain-source capacitance of T209 is the differential pair FET
2 of the gate-drain capacitance value C _gd of 205 and 206
The gate width of the current source FET 209 and the gate width of the differential pair FETs 205 and 206 are determined so as to double. For example, in the 0.18 μm class MOSFET process,
The gate-drain capacitance value C _gd is a gate width of 100 μm.
60 fF per gate, drain-source capacitance is 10 gate width
Since it is 60 fF per 0 μm, the differential pair FET 205, 20
The gate width of 6 is made twice the gate width of the current source FET 209. Thereby, it is possible to suppress the phase fluctuation from the opposite phase between the output terminals 203 and 204 to a high frequency.

【００２６】〔第３の実施の形態〕図６は、本発明の第
３の実施の形態の差動増幅回路の回路図である。図７
は、図６の回路の抵抗Ｒ_ｆの値をパラメータとした出力
信号比の位相の周波数特性である。図８は、図６の回路
の抵抗Ｒ_ｆの値をパラメータとした出力信号振幅比の周
波数特性である。図６に示されるように、本実施の形態
の差動増幅回路は、特性の同じ一対のＦＥＴ３０５、３
０６と、一対のＦＥＴ３０５、３０６のそれぞれのドレ
インに接続された負荷抵抗３０７、３０８と、一対のＦ
ＥＴ３０５、３０６のそれぞれのソースに共通に接続さ
れた定電流源３０９と、定電流源３０９に並列に接続さ
れた容量３１３と、一対のＦＥＴ３０５、３０６のうち
の一方のＦＥＴ３０５に交流信号を入力する交流信号源
３０１と、信号源出力抵抗３０２と、２つの出力端子３
０３、３０４と、電源電位Ｖ_ｄｄを分圧する抵抗３１
６、３１７、３１８、３１９と、容量３２０と、ＦＥＴ
３０５のゲートとＦＥＴ３０６のドレインとの間に挿入
された直列接続の抵抗３１４と容量３１５とから構成さ
れている。容量３１３は、定電流源３０９の有する容
量、あるいは、定電流源３０９に並列に挿入された容量
である。直列接続の抵抗３１４と容量３１５とは、出力
端子３０３と３０４との間の位相変動を抑える機能を有
する。図６のその他の回路要素には、第２の実施の形態
の回路の対応する回路要素と下２桁が共通する参照符号
が付せられており、その機能は第２の実施の形態の対応
する回路要素と同一であるため、その説明を省略する。
本実施の形態における差動増幅回路の最も大きな特徴
は、差動対を形成する一対のＦＥＴのうちの不平衡入力
信号が入力される側のＦＥＴのゲートと不平衡入力信号
が入力されない側のＦＥＴのドレインとの間に、直列接
続された抵抗と容量とが挿入されていることである。[Third Embodiment] FIG. 6 is a circuit diagram of a differential amplifier circuit according to a third embodiment of the present invention. Figure 7
6 is a frequency characteristic of the phase of the output signal ratio with the value of the resistance R _f of the circuit of FIG. 6 as a parameter. FIG. 8 is a frequency characteristic of the output signal amplitude ratio with the value of the resistance R _f of the circuit of FIG. 6 as a parameter. As shown in FIG. 6, the differential amplifier circuit according to the present embodiment has a pair of FETs 305, 3 having the same characteristics.
06, load resistors 307 and 308 connected to the drains of the pair of FETs 305 and 306, and a pair of F
An AC signal is input to a constant current source 309 commonly connected to the sources of the ETs 305 and 306, a capacitor 313 connected in parallel to the constant current source 309, and one FET 305 of the pair of FETs 305 and 306. AC signal source 301, signal source output resistor 302, and two output terminals 3
03, 304 and a resistor 31 for dividing the power supply potential V _dd
6, 317, 318, 319, capacitance 320, and FET
The resistor 314 and the capacitor 315 are connected in series between the gate of 305 and the drain of the FET 306. The capacitor 313 is a capacitor included in the constant current source 309 or a capacitor inserted in parallel with the constant current source 309. The resistor 314 and the capacitor 315 connected in series have a function of suppressing a phase fluctuation between the output terminals 303 and 304. The other circuit elements in FIG. 6 are denoted by reference numerals having the same last two digits as the corresponding circuit elements of the circuit of the second embodiment, and their functions correspond to those of the second embodiment. Since it is the same as the circuit element to be performed, its description is omitted.
The most significant feature of the differential amplifier circuit in this embodiment is that of the pair of FETs forming the differential pair, the gate of the FET on the side to which the unbalanced input signal is input and the FET on the side to which the unbalanced input signal is not input. That is, a resistor and a capacitor connected in series are inserted between the drain and the drain of the FET.

【００２７】図５に示される第２の実施の形態のバルク
シリコンＭＯＳＦＥＴで差動増幅回路を構成する際に、
定電流源ＦＥＴ２０９のドレイン−ソース間容量が適切
に設定できず、差動対ＦＥＴ２０５、２０６のゲート−
ドレイン間容量の４倍以上となり、寄生容量として定電
流源２０９に大きな容量値を持つ容量が付加してしまう
と、出力端子２０３と２０４との間の位相変動が大きく
なる。このような場合に、本実施の形態の差動増幅回路
では、図６に示すように、差動対を形成する一対のＦＥ
Ｔのうちの不平衡入力信号が入力される側のＦＥＴ３０
５のゲートと不平衡入力信号が入力されない側のＦＥＴ
３０６のドレインとの間に、直列接続された抵抗３１４
と容量３１５とを接続することによって、出力端子３０
３と３０４との間の位相変動が抑えられる。図７に示さ
れるように、抵抗３１４の抵抗値をＲ_ｆとして、Ｒ_ｆ＝
６０Ωのとき８ＧＨｚまで２度以下の位相偏差に収ま
る。Ｒ_ｆ＝８０Ωでは１０ＧＨｚまで４度以下の位相偏
差になる。一方、ほとんど抵抗Ｒ_ｆを挿入しないに等し
いＲ_ｆ＝６×１０^４Ωにおいては、１ＧＨｚにおいて既
に約５度の位相偏差が生じている。また、図８に示され
るように、出力信号振幅比が０．９になる周波数は、Ｒ
_ｆ＝６０Ω、８０Ωにおいて、Ｒ_ｆ＝６×１０^４Ωにお
けるよりも、１ＧＨｚ程度上昇している。ここで、負荷
抵抗３０７、３０８の抵抗値Ｒ_ｌ＝８０Ω、ＦＥＴ３０
５、３０６の相互コンダクタンスｇ_ｍ＝０．０２５Ｓ、
容量３１３の容量値Ｃ_ＳＳ＝０．５ｐＦ、ＦＥＴ３０
５、３０６のゲート−ドレイン間容量値Ｃ_{ｇ ｄ}＝０．１
ｐＦとした。Bulk of the second embodiment shown in FIG.
When configuring a differential amplifier circuit with silicon MOSFETs,
The drain-source capacitance of the constant current source FET 209 is appropriate.
Cannot be set to the gate of the differential pair FET 205, 206-
It is more than 4 times the capacitance between drains, and it has a constant current as a parasitic capacitance.
A capacity having a large capacity value is added to the source 209.
And the phase fluctuation between the output terminals 203 and 204 is large.
Become. In such a case, the differential amplifier circuit according to the present embodiment
Then, as shown in FIG. 6, a pair of FEs forming a differential pair.
FET 30 on the side to which the unbalanced input signal of T is input
FET on the side where the unbalanced input signal is not input with the gate of 5
A resistor 314 connected in series with the drain of 306.
And the capacitor 315 are connected to each other, the output terminal 30
The phase variation between 3 and 304 is suppressed. Shown in FIG.
As shown in FIG._fAs R_f=
When the value is 60Ω, the phase deviation is less than 2 degrees up to 8 GHz.
It R_f= 80Ω, phase deviation of 4 degrees or less up to 10 GHz
It makes a difference. On the other hand, almost resistance R_fNot to insert
R_f= 6 x 10^FourΩ has already been measured at 1 GHz.
There is a phase deviation of about 5 degrees. Also shown in FIG.
As described above, the frequency at which the output signal amplitude ratio becomes 0.9 is R
_f= 60Ω, 80Ω, R_f= 6 x 10^FourTo Ω
It is about 1 GHz higher than it is. Where the load
Resistance value R of the resistors 307 and 308_l= 80Ω, FET30
Transconductance g of 5,306_m= 0.025S,
Capacity value C of capacity 313_SS= 0.5pF, FET30
5, 306 gate-drain capacitance value C_{g d}= 0.1
It was set to pF.

【００２８】これらの結果より、容量３１３の容量値Ｃ
_ＳＳが差動対ＦＥＴ３０５、３０６のゲート−ドレイン
間容量の容量値Ｃ_ｇｄの４倍以上になったとしても、不
平衡入力信号が入力される側のＦＥＴのゲートと不平衡
入力信号が入力されない側のＦＥＴのドレインとの間に
挿入された抵抗Ｒ_ｆの値を適切に選択することによっ
て、高周波における平衡出力の位相の変動を小さく抑
え、また、出力信号振幅比の低下を小さく抑えることが
可能である。From these results, the capacitance value C of the capacitance 313
_{Even if SS} becomes four times or more the capacitance value C _gd of the gate-drain capacitance of the differential pair FETs 305 and 306, the gate of the FET on the side where the unbalanced input signal is input and the unbalanced input signal are not input. By appropriately selecting the value of the resistor _Rf inserted between the drain of the FET on the side and the side, the fluctuation of the phase of the balanced output at high frequencies can be suppressed small, and the decrease of the output signal amplitude ratio can be suppressed small. It is possible.

【００２９】〔第４の実施の形態〕図９は、本発明の第
４の実施の形態の差動増幅回路の回路図である。図９に
示されるように、本実施の形態の差動増幅回路は、特性
の同じ一対のＦＥＴ４０５、４０６と、一対のＦＥＴ４
０５、４０６のそれぞれのドレインに接続された負荷抵
抗４０７、４０８と、一対のＦＥＴ４０５、４０６のそ
れぞれのソースに共通に接続された定電流源４０９と、
定電流源４０９に並列に接続された容量４１３と、一対
のＦＥＴ４０５、４０６のうちの一方のＦＥＴ４０５に
交流信号を入力する交流信号源４０１と、交流信号源出
力抵抗４０２と、２つの出力端子４０３、４０４と、電
源電位Ｖ_ｄｄを分圧する抵抗４１６、４１７、４１８、
４１９と、ＦＥＴ４０６のゲートを交流的に接地する容
量４２０と、ＦＥＴ４０５のゲートとＦＥＴ４０６のド
レインとの間に挿入された直列接続のＦＥＴ４１４と容
量４１５とから構成されている。ＦＥＴ４１４のドレイ
ンまたはソースが、ＦＥＴ４０５のゲートまたはＦＥＴ
４０６のドレインに接続される。その接続の組合せは任
意である。ＦＥＴ４１４は、図６に示される第３の実施
の形態の差動増幅回路の抵抗３１４を、そのドレイン−
ソース間のチャネル抵抗で置き換えたものである。図９
のその他の回路要素には、第３の実施の形態の回路の対
応する回路要素と下２桁が共通する参照符号が付せられ
ており、その機能は第３の実施の形態の対応する回路要
素と同一であるため、その説明を省略する。[Fourth Embodiment] FIG. 9 is a circuit diagram of a differential amplifier circuit according to a fourth embodiment of the present invention. As shown in FIG. 9, the differential amplifier circuit according to the present embodiment has a pair of FETs 405 and 406 and a pair of FET 4 having the same characteristics.
Load resistors 407 and 408 connected to the drains of the FETs 05 and 406, and a constant current source 409 commonly connected to the sources of the FETs 405 and 406, respectively.
A capacitor 413 connected in parallel to the constant current source 409, an AC signal source 401 that inputs an AC signal to one FET 405 of the pair of FETs 405 and 406, an AC signal source output resistor 402, and two output terminals 403. , 404 and resistors 416, 417, 418 for dividing the power supply potential V _dd ,
419, a capacitor 420 for grounding the gate of the FET 406 in an alternating current, a series-connected FET 414 and a capacitor 415 inserted between the gate of the FET 405 and the drain of the FET 406. The drain or source of the FET 414 is the gate or FET of the FET 405.
Connected to the drain of 406. The combination of the connections is arbitrary. The FET 414 connects the resistor 314 of the differential amplifier circuit of the third embodiment shown in FIG.
It is replaced by the channel resistance between the sources. Figure 9
The other circuit elements are denoted by the reference numerals having the same last two digits as the corresponding circuit elements of the circuit of the third embodiment, and their functions are the same as those of the circuit of the third embodiment. Since it is the same as the element, its description is omitted.

【００３０】本実施の形態の差動増幅回路は、第３の実
施の形態の差動増幅回路の抵抗３１４を、ＦＥＴ４１４
のドレイン−ソース間のチャネル抵抗で置き換えたもの
であるために、第３の実施の形態と同様の理由により、
高周波における平衡出力の位相の変動を小さく抑え、ま
た、出力信号振幅比の低下を小さく抑えることが可能で
ある。さらに、本実施の形態の差動増幅回路では、ＦＥ
Ｔ４１４のゲートの端子電圧を変化させることによっ
て、そのチャネル抵抗値をコントロールすることができ
るために、実装後においても、最適な不平衡−平衡変換
特性が得られるように外部から制御することが可能であ
る。例えば、容量４１３に差動対ＦＥＴ４０５、４０６
のゲート−ドレイン間容量の２倍以上の容量値を与えて
おけば、ＦＥＴ４１４のゲートの端子電圧を変化させる
ことによって、周波数に応じて式３の虚部が最小となる
ようにＦＥＴ４１４のチャネル抵抗Ｒ_ｆをコントロール
することができるために、平衡出力の位相特性が最適に
なる周波数を選択的に可変することができる。The differential amplifier circuit according to the present embodiment has a structure in which the resistor 314 of the differential amplifier circuit according to the third embodiment is replaced by the FET 414.
Since it is replaced by the channel resistance between the drain and the source of, for the same reason as in the third embodiment,
It is possible to suppress the fluctuation of the phase of the balanced output at a high frequency to be small, and to suppress the decrease of the output signal amplitude ratio to be small. Furthermore, in the differential amplifier circuit of the present embodiment, FE
Since the channel resistance value can be controlled by changing the terminal voltage of the gate of T414, it is possible to externally control so as to obtain the optimum unbalanced-balanced conversion characteristic even after mounting. Is. For example, the capacitance 413 is connected to the differential pair FETs 405 and 406.
If a capacitance value more than twice the gate-drain capacitance is given, the channel resistance of the FET 414 is minimized by changing the terminal voltage of the gate of the FET 414 so as to minimize the imaginary part of the equation 3 according to the frequency. Since R _f can be controlled, the frequency at which the phase characteristics of the balanced output are optimal can be selectively changed.

【００３１】〔第５の実施の形態〕図１０は、本発明の
第５の実施の形態の差動増幅回路の回路図である。図１
０において、図９と同一または同等の回路要素には同一
の符号を付し、詳しい説明は省略する。図１０に示すよ
うに、本実施の形態の差動増幅回路においては、２つの
出力端子４０３、４０４の間に、出力端子４０３、４０
４から出力される出力ｖ_０１とｖ_０２との間の位相偏差
を検出する偏差検出部４２１が接続され、偏差検出部４
２１とＦＥＴ４１４のゲートとの間に、偏差検出部４２
１で検出された出力ｖ_Ｏ１とｖ_Ｏ２との間の位相偏差を
コントロールするための偏差コントロール部が接続され
ている。[Fifth Embodiment] FIG. 10 is a circuit diagram of a differential amplifier circuit according to a fifth embodiment of the present invention. Figure 1
0, the same or equivalent circuit elements as in FIG. 9 are denoted by the same reference numerals, and detailed description thereof will be omitted. As shown in FIG. 10, in the differential amplifier circuit according to the present embodiment, the output terminals 403 and 40 are provided between the two output terminals 403 and 404.
The deviation detection unit 421 for detecting the phase deviation between the outputs v ₀₁ and v ₀₂ output from the No. 4 is connected, and the deviation detection unit 4
21 and the gate of the FET 414, the deviation detection unit 42
A deviation control unit for controlling the phase deviation between the outputs v _O1 and v _O2 detected at 1 is connected.

【００３２】偏差検出部４２１で平衡出力の位相偏差を
検出し、出力端子４０４からの出力ｖ_Ｏ２の位相が出力
端子４０３からの出力ｖ_Ｏ１の位相に対して１８０度よ
り進んでいるときにＦＥＴ４１４のチャネル抵抗の値が
小さくなるように偏差コントロール部４２２より制御信
号を出し、出力ｖ_Ｏ２の位相が出力ｖ_Ｏ１の位相に対し
て１８０度より遅れているときにＦＥＴ４１４のチャネ
ル抵抗の値が大きくなるように偏差コントロール部４２
２より制御信号を出す。これにより、ＦＥＴ４１４のチ
ャネル抵抗の可変性を利用して、自動的に位相偏差が小
さくなるように制御することが可能になる。The deviation detecting section 421 detects the phase deviation of the balanced output, and when the phase of the output v _O2 from the output terminal 404 leads the phase of the output v _O1 from the output terminal 403 by more than 180 degrees, the FET 414 is used. The control signal is output from the deviation control unit 422 so that the channel resistance value of the FET 414 becomes smaller, and the channel resistance value of the FET 414 becomes large when the phase of the output v _O2 lags behind the phase of the output v _O1 by 180 degrees. Deviation control unit 42
The control signal is output from 2. This makes it possible to automatically control the phase deviation to be small by utilizing the variability of the channel resistance of the FET 414.

【００３３】以上、本発明をその好適な実施の形態に基
づいて説明したが、本発明の差動増幅回路は、上述した
実施の形態のみに制限されるものではなく、本願発明の
要旨を変更しない範囲で種々の変化を施した差動増幅回
路も、本発明の範囲に含まれる。例えば、交流信号源が
接続されているＦＥＴのゲートと、交流信号源が接続さ
れていないＦＥＴのドレインとの間に挿入される直列接
続の抵抗と容量とは、純粋な抵抗と容量である必要はな
く、ダイオード等の抵抗成分または／および容量成分を
有する素子一般を使用できる。また、信号源が接続され
ているＦＥＴのゲートと、信号源が接続されていないＦ
ＥＴのドレインとの間に容量とともに挿入されるＦＥＴ
は、ＦＥＴに限定されるわけではなく、抵抗が可変な素
子一般が使用され得るし、純粋な可変抵抗であってもよ
い。さらに、偏差コントロール部による可変抵抗の抵抗
値の制御は、電気的な制御信号によらずに、機械的に抵
抗値を制御してもよい。また、差動対に用いたＦＥＴ
は、ＦＥＴに限らず、バイポーラトランジスタであって
もよい。Although the present invention has been described based on its preferred embodiments, the differential amplifier circuit of the present invention is not limited to the above-mentioned embodiments, and the gist of the present invention is changed. A differential amplifier circuit that has undergone various changes within the range not included is also included in the scope of the invention. For example, the series-connected resistance and capacitance inserted between the gate of the FET to which the AC signal source is connected and the drain of the FET to which the AC signal source is not connected must be pure resistance and capacitance. Instead, a general element having a resistance component and / or a capacitance component such as a diode can be used. In addition, the gate of the FET to which the signal source is connected and the F to which the signal source is not connected
FET inserted with the capacitance between the drain of ET
Is not limited to the FET, but a general element having a variable resistance may be used, or a pure variable resistance may be used. Further, the control of the resistance value of the variable resistor by the deviation control unit may mechanically control the resistance value without using an electrical control signal. Also, the FET used for the differential pair
Are not limited to FETs, but may be bipolar transistors.

【００３４】[0034]

【発明の効果】以上説明したように、本発明による差動
増幅回路は、ソース結合型差動回路の定電流源の両端子
間に、一定範囲の容量値を持つ容量を付加することによ
って、差動対を構成する２つのＦＥＴのゲート−ドレイ
ン間容量によるミラー効果の大きさの違いを補正するこ
とができる。これによって、高周波広帯域に渡って平衡
出力間の位相の変動を抑えることが可能になる。さら
に、信号源が接続されているＦＥＴのゲートと、信号源
が接続されていないＦＥＴのドレインとの間に、直列接
続された抵抗素子と容量素子とを挿入することによっ
て、上述の定電流源の両端子間に付加する容量の範囲外
においても、高周波広帯域に渡って平衡出力の位相偏差
をおさえることができる。As described above, in the differential amplifier circuit according to the present invention, a capacitance having a certain range of capacitance value is added between both terminals of the constant current source of the source coupled differential circuit. It is possible to correct the difference in the magnitude of the Miller effect due to the gate-drain capacitance of the two FETs forming the differential pair. This makes it possible to suppress fluctuations in the phase between the balanced outputs over a wide range of high frequencies. Further, by inserting a resistance element and a capacitance element connected in series between the gate of the FET to which the signal source is connected and the drain of the FET to which the signal source is not connected, the constant current source described above is inserted. Even outside the range of the capacitance added between the two terminals, the phase deviation of the balanced output can be suppressed over a wide range of high frequencies.

【図面の簡単な説明】[Brief description of drawings]

【図１】 本発明の基本的な差動増幅回路の回路図。FIG. 1 is a circuit diagram of a basic differential amplifier circuit of the present invention.

【図２】 図１の回路の等価回路図。FIG. 2 is an equivalent circuit diagram of the circuit of FIG.

【図３】 本発明の別の基本的な差動増幅回路の等価回
路図。FIG. 3 is an equivalent circuit diagram of another basic differential amplifier circuit of the present invention.

【図４】 本発明の第1の実施の形態の差動増幅回路の
回路図。FIG. 4 is a circuit diagram of a differential amplifier circuit according to a first embodiment of the present invention.

【図５】 本発明の第２の実施の形態の差動増幅回路の
回路図。FIG. 5 is a circuit diagram of a differential amplifier circuit according to a second embodiment of the present invention.

【図６】 本発明の第３の実施の形態の差動増幅回路の
回路図。FIG. 6 is a circuit diagram of a differential amplifier circuit according to a third embodiment of the present invention.

【図７】 図６の回路の抵抗３１４の抵抗値をパラメー
タとした出力信号比の位相の周波数特性。7 is a frequency characteristic of the phase of the output signal ratio with the resistance value of the resistor 314 of the circuit of FIG. 6 as a parameter.

【図８】 図６の回路の抵抗３１４の抵抗値をパラメー
タとした出力信号振幅比の周波数特性。8 is a frequency characteristic of an output signal amplitude ratio with a resistance value of a resistor 314 of the circuit of FIG. 6 as a parameter.

【図９】 本発明の第４の実施の形態の差動増幅回路の
回路図。FIG. 9 is a circuit diagram of a differential amplifier circuit according to a fourth embodiment of the present invention.

【図１０】 本発明の第５の実施の形態の差動増幅回路
の回路図。FIG. 10 is a circuit diagram of a differential amplifier circuit according to a fifth embodiment of the present invention.

【図１１】 従来例の回路図。FIG. 11 is a circuit diagram of a conventional example.

【図１２】 図１１の回路の等価回路図。FIG. 12 is an equivalent circuit diagram of the circuit of FIG.

【符号の説明】[Explanation of symbols]

１、６１、１０１、２０１、３０１、４０１、５０１
交流信号源 ２、６２、１０２、２０２、３０２、４０２、５０２
交流信号源の出力抵抗 ３、４、６３、６４、１０３、１０４、２０３、２０
４、３０３、３０４、４０３、４０４、５０３、５０４
出力端子 ５、６、１０５、１０６、２０５、２０６、３０５、３
０６、４０５、４０６、５０５、５０６ ＦＥＴ ７、８、６７、６８、１０７、１０８、２０７、２０
８、３０７、３０８、４０７、４０８、５０７、５０８
負荷抵抗 ９、１０９、２０９、３０９、４０９、５０９ 定電流
源 １０、５１０ 入力端子 １１、１２、７１、７２、５１１、５１２ ゲート−ド
レイン間容量 １３、７３、７５、１１３、１２０、２２０、３１３、
３１５、３２０、４１３，４１５、４２０ 容量 １５、１６、６５、６６、５１５、５１６ 電圧制御電
流源 ７４、１１６、１１７、１１８、１１９、２１６、２１
７、２１８、２１９、３１４、３１６、３１７、３１
８、３１９、４１６、４１７、４１８、４１９抵抗 ４１４ ＭＯＳＦＥＴ ４２１ 偏差検出部 ４２２ 偏差コントロール部1, 61, 101, 201, 301, 401, 501
AC signal source 2, 62, 102, 202, 302, 402, 502
Output resistance of AC signal source 3, 4, 63, 64, 103, 104, 203, 20
4, 303, 304, 403, 404, 503, 504
Output terminals 5, 6, 105, 106, 205, 206, 305, 3
06, 405, 406, 505, 506 FETs 7, 8, 67, 68, 107, 108, 207, 20
8, 307, 308, 407, 408, 507, 508
Load resistance 9, 109, 209, 309, 409, 509 Constant current source 10, 510 Input terminal 11, 12, 71, 72, 511, 512 Gate-drain capacitance 13, 73, 75, 113, 120, 220, 313 ,
315, 320, 413, 415, 420 Capacitances 15, 16, 65, 66, 515, 516 Voltage controlled current sources 74, 116, 117, 118, 119, 216, 21
7, 218, 219, 314, 316, 317, 31
8, 319, 416, 417, 418, 419 Resistance 414 MOSFET 421 Deviation detection section 422 Deviation control section

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J066 AA01 AA12 CA19 CA62 FA20 HA10 HA25 HA29 KA05 ND01 ND11 ND22 ND23 PD02 SA13 TA03 5J090 AA01 AA12 CA19 CA62 FA20 FN06 HA10 HA25 HA29 KA05 SA13 TA03    ─────────────────────────────────────────────────── ─── Continued front page    F term (reference) 5J066 AA01 AA12 CA19 CA62 FA20                       HA10 HA25 HA29 KA05 ND01                       ND11 ND22 ND23 PD02 SA13                       TA03                 5J090 AA01 AA12 CA19 CA62 FA20                       FN06 HA10 HA25 HA29 KA05                       SA13 TA03

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 制御入力端子と、出力端子と、接地端子
とを有し、接地端子同士が接続された一対の増幅素子
と、一端が前記増幅素子のそれぞれの出力端子に接続さ
れ、他端が電源端子に接続された一対の負荷抵抗素子
と、一端が共通接続された前記接地端子に接続され他端
が接地電位に接続された電流源と、を備えた差動増幅回
路において、前記共通接続された前記接地端子と接地電
位との間に存在する容量の容量値が前記増幅素子の前記
制御入力端子と前記出力端子との間の容量値の０．１倍
以上４倍以下であることを特徴とする差動増幅回路。1. A pair of amplifying elements each having a control input terminal, an output terminal, and a grounding terminal, the grounding terminals being connected to each other, one end being connected to each output terminal of the amplifying element, and the other end. A pair of load resistance elements connected to a power supply terminal, and a current source having one end connected to the ground terminal commonly connected and the other end connected to a ground potential The capacitance value of the capacitance existing between the connected ground terminal and the ground potential is 0.1 times or more and 4 times or less of the capacitance value between the control input terminal and the output terminal of the amplification element. A differential amplifier circuit characterized by. 【請求項２】 前記一対の増幅素子の一方の増幅素子の
制御入力端子が交流的に接地され、前記一対の増幅素子
の他方の増幅素子の制御入力端子に不平衡信号が入力さ
れることを特徴とする請求項１に記載の差動増幅回路。2. A control input terminal of one amplifying element of the pair of amplifying elements is AC-grounded, and an unbalanced signal is inputted to a control input terminal of the other amplifying element of the pair of amplifying element. The differential amplifier circuit according to claim 1, wherein the differential amplifier circuit is a differential amplifier circuit. 【請求項３】 前記共通接続された前記接地端子と接地
電位との間に存在する容量の少なくとも一部が、前記電
流源に並列接続された容量素子によって得られているこ
とを特徴とする請求項１または２に記載の差動増幅回
路。3. The capacitor connected between the current source and at least a part of the capacitance existing between the common-connected ground terminal and the ground potential is obtained by a capacitance element connected in parallel to the current source. Item 1. The differential amplifier circuit according to Item 1 or 2. 【請求項４】 前記共通接続された前記接地端子と接地
電位との間に存在する容量が、前記電流源が持つ容量で
あることを特徴とする請求項１または２に記載の差動増
幅回路。4. The differential amplifier circuit according to claim 1, wherein the capacitance existing between the commonly connected ground terminal and the ground potential is a capacitance of the current source. . 【請求項５】 制御入力端子と、出力端子と、接地端子
とを有し、接地端子同士が接続された一対の増幅素子
と、一端が前記増幅素子のそれぞれの出力端子に接続さ
れ、他端が電源端子に接続された一対の負荷抵抗素子
と、一端が共通接続された前記接地端子に接続され他端
が接地電位に接続された電流源と、を備えた差動増幅回
路において、前記一対の増幅素子の一方の増幅素子の制
御入力端子と他方の増幅素子の出力端子との間に抵抗成
分を備えた素子が接続されていることを特徴とする差動
増幅回路。5. A pair of amplifying elements having a control input terminal, an output terminal, and a grounding terminal, the grounding terminals being connected to each other, one end being connected to each output terminal of the amplifying element, and the other end. A pair of load resistance elements connected to a power supply terminal, and a current source having one end connected to the ground terminal commonly connected and the other end connected to a ground potential, 2. A differential amplifier circuit, wherein an element having a resistance component is connected between a control input terminal of one of the amplifier elements and an output terminal of the other amplifier element. 【請求項６】 前記電流源が、前記増幅素子の前記制御
入力端子と前記出力端子との間の容量値の２倍以上の容
量値を持つ容量成分を備えていることを特徴とする請求
項５に記載の差動増幅回路。6. The current source comprises a capacitance component having a capacitance value that is at least twice the capacitance value between the control input terminal and the output terminal of the amplifying element. 5. The differential amplifier circuit according to item 5. 【請求項７】 前記抵抗成分を備えた素子に直列に容量
成分を備えた素子が接続されていることを特徴とする請
求項５または６に記載の差動増幅回路。7. The differential amplifier circuit according to claim 5, wherein an element having a capacitance component is connected in series to an element having the resistance component. 【請求項８】 前記制御入力端子に抵抗成分を備えた素
子または容量成分を備えた素子が接続された増幅素子の
制御入力端子に不平衡信号が入力され、前記出力端子に
容量成分を備えた素子または抵抗成分を備えた素子が接
続された増幅素子の制御入力端子が交流的に接地されて
いることを特徴とする請求項５から７のいずれかに記載
の差動増幅回路。8. An unbalanced signal is input to a control input terminal of an amplification element in which an element having a resistance component or an element having a capacitance component is connected to the control input terminal, and the output terminal has a capacitance component. 8. The differential amplifier circuit according to claim 5, wherein a control input terminal of the amplifier element, to which the element or the element having the resistance component is connected, is AC-grounded. 【請求項９】 前記抵抗成分が可変であることを特徴と
する請求項５から８のいずれかに記載の差動増幅回路。9. The differential amplifier circuit according to claim 5, wherein the resistance component is variable. 【請求項１０】 前記抵抗成分を備えた素子がＦＥＴで
あることを特徴とする請求項５から９のいずれかに記載
の差動増幅回路。10. The differential amplifier circuit according to claim 5, wherein the element having the resistance component is a FET. 【請求項１１】 前記一対の増幅素子の出力端子間の平
衡出力の平衡度偏差を検出する手段と、前記可変抵抗成
分の抵抗値を調整することによって前記検出された平衡
度偏差を制御する手段とを備えていることを特徴とする
請求項９または１０に記載の差動増幅回路。11. A means for detecting a balance deviation of a balanced output between output terminals of the pair of amplifying elements, and a means for controlling the detected balance deviation by adjusting a resistance value of the variable resistance component. The differential amplifier circuit according to claim 9 or 10, further comprising: 【請求項１２】 前記電流源、および／または、前記増
幅素子がＦＥＴであることを特徴とする請求項１から１
１のいずれかに記載の差動増幅回路。12. The current source and / or the amplifying element is a FET.
1. The differential amplifier circuit according to any one of 1.