JP2003037111A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置等の金属
配線に関し、特に金属配線配置において特有形状を有す
る半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a metal wiring of a semiconductor device or the like, and more particularly to a semiconductor device having a peculiar shape in a metal wiring arrangement.
【０００２】[0002]
【従来の技術】ＬＳＩ（大規模集積回路）の大規模化・
高集積化（Ｖｅｒｙ ＬＳＩ、Ｕｌｔｒａ ＬＳＩ）に
ともない、配線遅延やクロストークに代表される線間容
量の増大が大きな問題となっている。前者については容
量Ｃと抵抗Ｒから決められるＣＲ時定数が、後者につい
てはＣそのものが要因となる。2. Description of the Related Art Large scale of LSI (Large Scale Integrated Circuit)
Along with high integration (Very LSI, Ultra LSI), an increase in line capacitance represented by wiring delay and crosstalk has become a serious problem. The CR time constant determined by the capacitance C and the resistance R is the factor for the former, and C is the factor for the latter.
【０００３】まず配線抵抗の観点から見ると、ＬＳＩで
使用される配線用金属材料はＡｌからＣｕへと移行しつ
つある。理由としては、０．１μｍ世代においてＡｌ配
線遅延がゲート遅延を大きく上回るようになり、Ａｌよ
りもさらに低抵抗の金属材料の導入が必須となってき
た、ＣｕはＡｌよりも低抵抗で材料の物理的信頼性を確
保できる許容電流が２桁以上大きいことから、同じ配線
抵抗でもＡｌ配線より膜厚を薄くすることができ、配線
間の容量を低減できるなどの利点を挙げることができ
る。First, from the viewpoint of wiring resistance, the wiring metal material used in LSI is shifting from Al to Cu. The reason is that in the 0.1 μm generation, the Al wiring delay greatly exceeds the gate delay, and it has become essential to introduce a metal material having a lower resistance than Al. Cu has a lower resistance than Al and is a material Since the permissible current that can secure the physical reliability is two digits or more, the film thickness can be made thinner than the Al wiring even with the same wiring resistance, and the capacitance between the wirings can be reduced.
【０００４】Ｃｕ配線形成では、現在、化学機械研磨
（以下ＣＭＰと記す）法を用いたダマシン法が主に採用
されている。０．１μｍ世代におけるＣｕ配線導入で
は、Ｃｕの埋め込み配線化における膜厚制御、配線抵抗
バラツキ制御は必須である。そこで、膜の平坦化におけ
る基本技術であるＣＭＰでの加工精度の充実が図られて
きた。ＣＭＰはレイアウト・パタンに対して非常に敏感
である。領域によって下層の形状が異なることに起因す
るＩＬＤ（Inter Level Dielectric：層間誘電体）膜
厚差の発生が要因である。In forming Cu wiring, a damascene method using a chemical mechanical polishing (hereinafter referred to as CMP) method is mainly adopted at present. When introducing Cu wiring in the 0.1 μm generation, it is essential to control the film thickness and the wiring resistance variation when embedding Cu into wiring. Therefore, it has been attempted to enhance the processing accuracy in CMP, which is a basic technique for film flattening. CMP is very sensitive to layout patterns. This is due to the occurrence of an ILD (Inter Level Dielectric) film thickness difference due to the difference in the shape of the lower layer depending on the region.
【０００５】具体的には、図１（ａ）のように、絶縁膜
に形成された溝の内部に埋め込まれる金属配線の表面中
央部分が周辺部分よりも過剰に研磨されて凹む現象（以
後ディシングと記す）や、同図（ｂ）のように、配線部
周囲の絶縁膜表面が研磨される現象（以後エロージョン
と記す）が発生する。Specifically, as shown in FIG. 1A, a phenomenon in which the central portion of the surface of the metal wiring embedded in the groove formed in the insulating film is excessively polished and dented as compared with the peripheral portion (hereinafter referred to as dishing) Or a phenomenon in which the surface of the insulating film around the wiring portion is polished (hereinafter referred to as erosion) occurs.
【０００６】本来、金属膜研磨用の研磨剤の金属／絶縁
膜の選択比は１０以上と、かなり高いものであるが、こ
の値は平坦な金属膜のみが形成されたウェハと平坦な絶
縁膜のみが形成されたウェハを用いてそれぞれ別々にＣ
ＭＰを行い、両者の研磨速度の比をとって得られたもの
である。Originally, the metal / insulating film selection ratio of the polishing agent for polishing a metal film is as high as 10 or more, but this value is as high as that of a wafer on which only a flat metal film is formed and a flat insulating film. C using the wafer on which only the
It was obtained by performing MP and taking the ratio of the polishing rates of both.
【０００７】しかし、配線パタンとなる溝が形成された
絶縁膜上に金属膜が堆積されたウェハのＣＭＰでは、局
所的に過剰に研磨される箇所が発生することが知られて
いる。これは、ＣＭＰ前のウェハ表面には配線パタンと
なる溝を反映した凹凸が金属膜の表面に生じており、Ｃ
ＭＰを行う場合にパタン密度に応じて局所的に高い圧力
がかかり、その部分の研磨速度が速くなるためである。However, it is known that in CMP of a wafer in which a metal film is deposited on an insulating film in which a groove serving as a wiring pattern is formed, locally excessive polishing occurs. This is because the surface of the metal film has irregularities reflecting the grooves that will be wiring patterns on the surface of the wafer before CMP.
This is because when performing MP, a high pressure is locally applied according to the pattern density, and the polishing rate at that portion is increased.
【０００８】したがって、ディシングやエロージョンは
金属部分の面積が広いパッド（０．１ｍｍ角程度の面
積）や密集配線パタンで顕著な問題となる。これらは、
ジャーナル・オブ・エレクトロケミカル・ソサエテイ第
１４１巻第１０号、１９９４年１０月、第２８４２頁〜
第２８４８頁（J. Electrochem. Soc. Vol.141, N
o.10, October 1994, p.2842〜p.2848）に記載され
ている。このようにして、ＣＭＰプロセスにおいて発生
し得る膜厚変化は、歩留まり減少や回路性能の低下など
多大な影響を与える。Therefore, dicing and erosion become a serious problem for pads (area of about 0.1 mm square) having a large metal portion area and dense wiring pattern. They are,
Journal of Electrochemical Society Vol. 141, No. 10, October 1994, pp. 2842-
Page 2848 (J. Electrochem. Soc. Vol.141, N
o.10, October 1994, p.2842 to p.2848). In this way, the film thickness change that can occur in the CMP process has a great influence such as a decrease in yield and a decrease in circuit performance.
【０００９】ＣＭＰ加工精度を向上させる技術の１つ
は、図２（ａ）〜（ｃ）に示すように配線間に金属部材
を挿入してパタン密度の均一性を高めるメタルフィル・
パタンニングである。メタルフィル・パタンニングは、
レイアウト・パタン依存性の強いＩＬＤ膜厚変化を減少
させる技術として導入された。メタルフィル・パタンニ
ングとは、下層の低密度領域にメタルフィルと呼ばれる
部材を挿入して「ダミーパタン」を形成し、下層のパタ
ン密度の均一性を上げることで膜厚差を最小限に抑える
技術である。また、メタルフィル・パタンニング技術は
ＣＭＰ以外のプロセスでも平坦化のため用いられてき
た。多くのＡＳＩＣデザインでは、素子、配線の存在し
ない大きなオープンスペースや配線間にはさまれた隙間
の多い領域が存在するため、メタルフィル挿入の第１候
補となる。One of the techniques for improving the CMP processing accuracy is to insert a metal member between wirings as shown in FIGS. 2 (a) to 2 (c) so as to improve the uniformity of pattern density.
It is patterning. Metal fill patterning
It was introduced as a technique for reducing the ILD film thickness change, which strongly depends on the layout pattern. Metal fill patterning is a technology that minimizes the film thickness difference by inserting a member called metal fill into the lower density area of the lower layer to form a "dummy pattern" and increasing the uniformity of the pattern density of the lower layer. Is. The metal fill patterning technique has also been used for planarization in processes other than CMP. In many ASIC designs, there are large open spaces where there are no elements or wiring, or areas with many gaps sandwiched between wirings, so they are the first candidates for metal fill insertion.
【本発明が解決しようとする課題】メタルフィル・パタ
ンニングは加工精度を向上させる技術であり、メタルフ
ィル挿入により平坦化は実現される。その反面、メタル
フィル挿入は配線遅延やクロストークを増大させる原因
となる。また、ＬＳＩの高密度化設計にともない、より
複雑な配線構造が発生し、そこから多数の寄生素子が網
目状に派生して回路性能に著しい影響を与えるようにな
っている。Metal fill patterning is a technique for improving processing accuracy, and flattening is realized by inserting a metal fill. On the other hand, the metal fill insertion causes an increase in wiring delay and crosstalk. Further, with the high density design of LSI, a more complicated wiring structure is generated, and a large number of parasitic elements are derived from the wiring structure to significantly affect the circuit performance.
【００１０】したがって、よりよいメタルフィル・パタ
ンをデザインするためには、膜厚の均一性とメタルフィ
ル挿入による容量増大のトレードオフを最適化すること
を考えねばならない。従来はクロストークを抑制するた
め、メタルフィルの電位を固定してきた。しかし、メタ
ルフィルを浮遊電極とした場合に比べて大きな容量が配
線に寄生し、配線遅延が大きくなるという問題を持って
いた。これは回路性能の低下に直接つながっていた。Therefore, in order to design a better metal fill pattern, it is necessary to consider the trade-off between the uniformity of the film thickness and the increase in capacitance due to the insertion of the metal fill. Conventionally, the potential of the metal fill has been fixed in order to suppress crosstalk. However, compared to the case where the metal fill is used as the floating electrode, there is a problem that a large capacitance is parasitic on the wiring and the wiring delay becomes large. This directly led to a decrease in circuit performance.
【００１１】本発明は上記の点に鑑みてなされたもので
あり、（１）埋め込み配線形成時のディシングやエロー
ジョン発生量の制御、（２）メタルフィル挿入による寄
生容量増大の抑制、の少なくとも１つを実現することが
できる半導体装置を提供することを目的とする。The present invention has been made in view of the above points, and has at least one of (1) control of the amount of dishing and erosion generated at the time of embedded wiring formation, and (2) suppression of increase in parasitic capacitance due to metal fill insertion. It is an object of the present invention to provide a semiconductor device capable of realizing the following.
【００１２】[0012]
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る半導体装置は、半導体装置上の実配線
が存在しない領域に、特定パタンを有するメタルフィル
を１個または複数個配置したもので、以下の特徴を有す
る
（１）半導体上の２つの金属配線が平行して形成される
領域に、上記配線の長手方向に対して平行方向の長さが
最小配線間隔と同じかそれ以上の値ａ、配線の長手方向
に対して垂直方向の長さが最小配線間隔と同じかそれ以
上の値ｂである多角形断面を有する１つ以上の金属部材
が、上記２つの金属配線に対して上記ｂよりも大きい距
離を隔てて、上記金属配線間に配置されたことを特徴と
する。
（２）本発明に係る半導体装置は、半導体上の２つの金
属配線が平行して形成される領域に、上記配線の長手方
向に対して平行方向の長さがａ、配線の長手方向に対し
て垂直方向の長さがｂである多角形断面を有する複数の
金属部材が、上記２つの金属配線と各金属部材との平均
距離が上記ｂよりも大きい距離を隔てて、上記金属配線
間に配列されたことを特徴とする。
（３）本発明に係る半導体装置は、上記（１）または
（２）において、ある１つの金属部材と、金属配線の長
手方向の一方に隣り合う他の金属部材との距離ｃと、上
記と反対方向に隣り合う他の金属部材との距離ｄが、ｃ
＞ａ、ｄ＞ａ、かつｃ≧ｄなる値をとるように、複数の
金属部材を繰り返し配列したことを特徴とする。
（４）本発明に係る半導体装置は、上記（１）ないし
（３）のいずれかにおいて、上記金属部材がａ＝ｂの正
方形であることを特徴とする。
（５）本発明に係る半導体装置は、上記（１）ないし
（４）のいずれかにおいて、ｃ≧３ａ、ｄ≧ａの配列を
有することを特徴とする。
（６）本発明に係る半導体装置は、上記（１）ないし
（５）のいずれかにおいて、上記金属部材の配列が、金
属配線の長手方向と平行に、複数列形成されたことを特
徴とする。
（７）本発明に係る半導体装置は、上記（６）におい
て、５ａ≧ｃ≧３ａである金属部材の配列と、３ａ≧ｃ
≧ａである配列を、複数配列形成したことを特徴とす
る。
（８）本発明に係る半導体装置は、上記（６）または
（７）において、上記金属部材の配列間の距離eが、e≧
ｂであることを特徴とする。
（９）本発明に係る半導体装置は、上記（１）ないし
（８）のいずれかにおいて、上記金属部材が特定の電位
に固定されない浮遊電極であることを特徴とする。In order to achieve the above object, in a semiconductor device according to the present invention, one or more metal fills having a specific pattern are arranged in a region of the semiconductor device where no actual wiring exists. (1) In a region where two metal wirings on a semiconductor are formed in parallel, the length of the wirings in the direction parallel to the longitudinal direction is equal to or more than the minimum wiring interval. Value a, the length in the direction perpendicular to the longitudinal direction of the wiring is one or more metal members having a polygonal cross section with a value b equal to or greater than the minimum wiring distance, with respect to the two metal wirings. And is arranged between the metal wirings with a distance larger than b. (2) In the semiconductor device according to the present invention, in a region where two metal wirings on the semiconductor are formed in parallel, the length in the direction parallel to the longitudinal direction of the wiring is a, and the length in the longitudinal direction of the wiring is And a plurality of metal members having a polygonal cross section with a vertical length of b are arranged between the metal wirings with an average distance between the two metal wirings and each metal member being larger than b. It is characterized by being arranged. (3) In the semiconductor device according to the present invention, in the above (1) or (2), a distance c between a certain metal member and another metal member adjacent in one of the longitudinal directions of the metal wiring, and the above. The distance d to another metal member adjacent in the opposite direction is c
It is characterized in that a plurality of metal members are repeatedly arranged so as to take values of> a, d> a, and c ≧ d. (4) The semiconductor device according to the present invention is characterized in that in any one of the above (1) to (3), the metal member is a square of a = b. (5) The semiconductor device according to the present invention is characterized in that in any one of the above (1) to (4), it has an arrangement of c ≧ 3a and d ≧ a. (6) The semiconductor device according to the present invention is characterized in that in any one of the above (1) to (5), the array of the metal members is formed in a plurality of rows parallel to the longitudinal direction of the metal wiring. . (7) In the semiconductor device according to the present invention, in the above (6), the arrangement of metal members satisfying 5a ≧ c ≧ 3a and 3a ≧ c.
It is characterized in that a plurality of arrays with ≧ a are formed. (8) In the semiconductor device according to the present invention, in the above (6) or (7), the distance e between the arrangements of the metal members is e ≧
It is characterized by being b. (9) The semiconductor device according to the present invention is characterized in that in any one of the above (1) to (8), the metal member is a floating electrode that is not fixed to a specific potential.
【００１３】[0013]
【発明の実施の形態】図４に示すように、ある金属配線
Ａ、Ｂ（２１ａ、２１ｂ）から等距離の位置にメタルフ
ィルｆ（２２）を挿入した簡単な系を考える。この場
合、金属配線Ａ（２１ａ）に寄生する全容量は以下の通
りである。
（１）固定電極とした場合（図５（ａ））
全容量ＣGRは、金属配線Ａ（２１ａ）と金属配線Ｂ（２
１ｂ）の間の容量ＣABと金属配線Ａ（２１ａ）とメタル
フィルｆ（２２）との間の容量ＣAfの並列接続による合
成容量である。よって、ＣGR＝ＣAB＋ＣAfとなる。ＣAf
はＣABに比べて十分大きい値をとるとすると、メタルフ
ィルｆ（２２）を固定電極とした際の金属配線Ａ（２１
ａ）における全容量はＣGR≒ＣAfである。
（２）浮遊電極とした場合（図５（ｂ））
全容量ＣFLは、金属配線Ａ（２１ａ）とメタルフィルｆ
（２２）との間の容量ＣAfと金属配線Ｂ（２１ｂ）とメ
タルフィルｆ（２２）との間の容量ＣBfとの直列接続の
合成容量と、金属配線Ａ（２１ａ）と金属配線Ｂ（２１
ｂ）の間の容量ＣABとの並列接続の合成容量である。よ
って、ＣFL＝ＣAB＋ＣAfＣBf／（ＣAf＋ＣBf）となる。
ＣAfはＣABに比べて十分大きい値をとり、ＣAfとＣBfは
ほぼ等しい値をとるとすると、メタルフィルｆ（２２）
を浮遊電極とした際の金属配線Ａ（２１ａ）における全
容量はＣFL≒ＣAf／２である。BEST MODE FOR CARRYING OUT THE INVENTION As shown in FIG. 4, consider a simple system in which a metal fill f (22) is inserted at a position equidistant from a certain metal wiring A, B (21a, 21b). In this case, the total capacitance parasitic on the metal wiring A (21a) is as follows. (1) When using a fixed electrode (FIG. 5 (a)) The total capacitance C GR is equal to the metal wiring A (21a) and the metal wiring B (2).
1b) is a combined capacitance of the capacitance C AB and the capacitance C Af between the metal wiring A (21a) and the metal fill f (22) in parallel. Therefore, C GR = C AB + C Af . C Af
Is sufficiently larger than C AB , the metal wiring A (21
The total capacitance in a) is C GR ≈C Af . (2) When used as a floating electrode (FIG. 5 (b)) The total capacitance C FL is the metal wiring A (21a) and the metal fill f.
The combined capacitance of the capacitance C Af with (22) and the capacitance C Bf between the metal wiring B (21b) and the metal fill f (22), and the metal wiring A (21a) and the metal wiring B. (21
b) is the combined capacitance of the parallel connection with the capacitance C AB . Therefore, C FL = C AB + C Af C Bf / (C Af + C Bf ).
Assuming that C Af has a value sufficiently larger than C AB , and C Af and C Bf have almost the same value, the metal fill f (22)
The total capacitance of the metal wiring A (21a) when C is a floating electrode is C FL ≈C Af / 2.
【００１４】上記（１）および（２）より、ＣGR＞ＣFL
であることから、メタルフィルを固定電極にするよりも
浮遊電極にした方が金属配線に寄生する容量は小さくで
きることがわかる。また、本発明においては、メタルフ
ィルの大きさをＣＭＰによる平坦化の際にＩＬＤ膜厚差
を発生させない程度の大きさに抑え、ＣＭＰによる平坦
化後のＩＬＤ膜表面形状を平坦にする。ＩＬＤ膜下層の
配線層における金属部材（金属配線、メタルフィル）の
占有率は、ＣＭＰ平坦化の際にＩＬＤ膜厚差を発生させ
ない程度に設定し、ＣＭＰによる平坦化後のＩＬＤ膜表
面形状を平坦にする。
（実施例１）図６にしたがって、本発明の１実施例にお
けるメタルフィルの形成工程を説明する。まず、シリコ
ン基板４上に素子分離領域５を形成後、イオン注入によ
るボロン、砒素など不純物の導入とポリシリコン６を用
いたゲート電極により、ＭＯＳトランジスタ７を形成す
る。つぎにトランジスタ７の上部にシリコン酸化膜９を
形成後、コンタクトホールを形成し、コンタクトプラグ
１０を形成する（ａ）。From the above (1) and (2), C GR > C FL
Therefore, it can be seen that the parasitic capacitance of the metal wiring can be made smaller by using the metal fill as the floating electrode than by using the fixed electrode. Further, in the present invention, the size of the metal fill is suppressed to a size that does not cause a difference in ILD film thickness during flattening by CMP, and the ILD film surface shape after flattening by CMP is made flat. The occupancy rate of the metal member (metal wiring, metal fill) in the wiring layer below the ILD film is set to such an extent that an ILD film thickness difference does not occur during CMP flattening, and the ILD film surface shape after flattening by CMP is set. Make it flat. (Embodiment 1) A process of forming a metal fill in one embodiment of the present invention will be described with reference to FIG. First, after forming the element isolation region 5 on the silicon substrate 4, the MOS transistor 7 is formed by the introduction of impurities such as boron and arsenic by ion implantation and the gate electrode using the polysilicon 6. Next, after forming a silicon oxide film 9 on the transistor 7, a contact hole is formed and a contact plug 10 is formed (a).
【００１５】つぎに、第１層配線を形成するため、層間
絶縁膜１１を成膜した後、ホトレジストを塗布し、フォ
トリソグラフィーによりホトレジスト１２をパタンニン
グする。ここで、配線パタン１３ａに対して大きく離れ
た孤立配線パタン１３ｂがあるとき、上記実配線パタン
１３ａと１３ｂとの間にメタルフィル・パタンを配置す
る。このとき、実配線パタン１３ａまたは１３ｂと最近
接するメタルフィル・パタンとの間の距離は配線幅以上
となるようにする（ｂ）。Next, in order to form the first layer wiring, after forming the interlayer insulating film 11, a photoresist is applied and the photoresist 12 is patterned by photolithography. Here, when there is an isolated wiring pattern 13b that is far away from the wiring pattern 13a, a metal fill pattern is arranged between the actual wiring patterns 13a and 13b. At this time, the distance between the actual wiring pattern 13a or 13b and the closest metal fill pattern is set to be the wiring width or more (b).
【００１６】その後、反応性イオンエッチング（ＲＩ
Ｅ）等の手法により、層間絶縁膜１１に実配線用溝１５
ａ、１５ｂおよびメタルフィル用溝１６を形成する
（ｃ）。上記の溝にバリア膜１７を成膜し、金属材料１
８を埋め込む（ｄ）。最後にＣＭＰにて不要な部分の金
属材料１８およびバリア膜１７を取り除き、配線１９お
よびメタルフィル２０を形成する。After that, reactive ion etching (RI
E) or the like, the actual wiring groove 15 is formed in the interlayer insulating film 11.
A and 15b and metal fill groove 16 are formed (c). The barrier film 17 is formed in the above groove to form the metal material 1
8 is embedded (d). Finally, the unnecessary portions of the metal material 18 and the barrier film 17 are removed by CMP to form the wiring 19 and the metal fill 20.
【００１７】図３（ａ）は、図６（ｂ）の実施例におけ
る実配線パタン１３ａ、１３ｂとメタルフィル・パタン
１４のレイアウトをモデル的に示す平面図である。同図
において、メタルフィル・パタンは、ａおよびｂの値が
ほぼ最小配線間隔に等しく、断面が正方形となる金属部
材を、ｃ＝３ａ，ｂ＝ａとする間隔で連続的に配列し、
かつ上記配列を平行に４列形成している。ここで、同図
において配線１と最近接するメタルフィルの配列２との
間の距離（以下バッファという）は、ｂまたはそれより
大きい距離をとる。また、メタルフィル配列間の配線の
長手方向に直角な方向の距離は、部分的にｂの数倍の間
隔であってもよい。本図の例では、中央での配列間の距
離が３ｂである。金属配線間の距離が大きい場合、上記
のような組み合わせのメタルフィル配列がさらに複数組
形成される。FIG. 3A is a plan view schematically showing the layout of the actual wiring patterns 13a and 13b and the metal fill pattern 14 in the embodiment of FIG. 6B. In the figure, in the metal fill pattern, a and b values are substantially equal to the minimum wiring interval, and metal members having a square cross section are continuously arranged at intervals of c = 3a and b = a.
Further, the above array is formed in four rows in parallel. Here, the distance (hereinafter referred to as a buffer) between the wiring 1 and the closest array 2 of metal fills in the figure is a distance b or larger. In addition, the distance in the direction perpendicular to the longitudinal direction of the wiring between the metal fill arrays may be an interval which is partially several times b. In the example of this figure, the distance between the arrays at the center is 3b. When the distance between the metal wirings is large, a plurality of sets of the above-mentioned combination metal fill arrays are formed.
【００１８】上記の構成において、ＣＭＰ後のメタルフ
ィルの電位は固定せず、浮遊電極とした。
（実施例２）図３（ｂ）は、本発明の他の実施例の実配
線パタン１とメタルフィル・パタン２のレイアウトをモ
デル的に示す平面図である。製造工程は実施例１と同様
である。本実施例において、メタルフィル・パタン２は
ｃ＝５ａ，ｄ＝５ａの比率で配置している。本実施例で
は上記の比率が配線に対して垂直方向の配列間距離でも
満たされるように配置した。このとき、ＣＭＰ後のメタ
ルフィルの電位は固定せず、浮遊電極とした。
（実施例３）図３（ｃ）は、本発明のさらに他の実施例
における実配線パタン１とメタルフィル・パタン２のレ
イアウトをモデル的に示す平面図である。製造工程は実
施例１と同様である。本実施例において、メタルフィル
・パタン２はｃ，ｄ＝５ａの配列が２列とｃ＝３ａ，ｄ
＝ａの配列が１列の組み合わせを２つの配線１の間に３
組形成している。そして、このメタルフィル間の距離の
比率は、配線に対して垂直方向にも満たされるように配
置した。このとき、ＣＭＰ後のメタルフィルの電位は固
定せず、浮遊電極とした。
（比較例）製造工程は前記実施例１〜３と同様で、各メ
タルフィルはビアを通してシリコン基板１に接続し、固
定電位とした半導体装置を製造した。In the above structure, the potential of the metal fill after CMP is not fixed but used as a floating electrode. (Embodiment 2) FIG. 3B is a plan view schematically showing the layout of the actual wiring pattern 1 and the metal fill pattern 2 according to another embodiment of the present invention. The manufacturing process is similar to that of the first embodiment. In this embodiment, the metal fill patterns 2 are arranged at a ratio of c = 5a and d = 5a. In this embodiment, the above ratio is arranged so that the distance between the arrays in the direction perpendicular to the wiring is also satisfied. At this time, the potential of the metal fill after CMP was not fixed but used as a floating electrode. (Embodiment 3) FIG. 3C is a plan view schematically showing the layout of the actual wiring pattern 1 and the metal fill pattern 2 in still another embodiment of the present invention. The manufacturing process is similar to that of the first embodiment. In this embodiment, the metal fill pattern 2 has two rows of c and d = 5a and c = 3a and d.
= A combination of 1 column is 3 between two wirings 1.
Forming a set. Then, the distance ratio between the metal fills was arranged so as to be satisfied also in the direction perpendicular to the wiring. At this time, the potential of the metal fill after CMP was not fixed but used as a floating electrode. (Comparative Example) The manufacturing process was the same as in Examples 1 to 3, and each metal fill was connected to the silicon substrate 1 through a via to manufacture a semiconductor device having a fixed potential.
【００１９】図７は、従来例と本発明の実施例によるメ
タルフィル・パタンについて、寄生容量増加の観点から
金属挿入密度依存性を調べた結果である。ここで、図８
には、本シミュレーションにおいて計算した実施例３の
メタルフィル配置の一例を示している。図７に示したよ
うに、いずれも金属部材の挿入量が増加するにつれて容
量増大が起こるが、前記実施例３のメタルフィル・パタ
ンでは容量増大を最大５％抑制できることがわかった。FIG. 7 shows the results of examining the metal insertion density dependence of the metal fill pattern according to the conventional example and the embodiment of the present invention from the viewpoint of increasing the parasitic capacitance. Here, FIG.
An example of the metal fill arrangement of the third embodiment calculated in this simulation is shown in FIG. As shown in FIG. 7, in each case, the capacity increases as the insertion amount of the metal member increases, but it was found that the metal fill pattern of Example 3 can suppress the capacity increase by up to 5%.
【００２０】以上のように、本発明のメタルフィル・パ
タンニングでは、従来のメタルフィル・パタンニングに
比べてメタルフィル挿入量が同じ場合に容量比が約５％
減少した。金属配線から最近接のメタルフィルまでの距
離であるバッファを検討する。従来のレイアウトでは図
２のバッファ３に相当する。図３に示す本発明の実施例
３におけるバッファは、バッファ３とバッファ３’の平
均距離に相当し、図２のバッファ３よりも距離が長くな
っている。これにより、金属配線とメタルフィル間容量
値を低減できた。As described above, in the metal fill patterning of the present invention, the capacity ratio is about 5% when the metal fill insertion amount is the same as in the conventional metal fill patterning.
Diminished. Consider a buffer that is the distance from the metal line to the closest metal fill. The conventional layout corresponds to the buffer 3 in FIG. The buffer in the third embodiment of the present invention shown in FIG. 3 corresponds to the average distance between the buffer 3 and the buffer 3 ′, and is longer than the buffer 3 in FIG. As a result, the capacitance value between the metal wiring and the metal fill can be reduced.
【００２１】また、本発明の実施例１〜３では、意図的
にメタルフィル間距離を従来に比べて長くとっている。
これによりメタルフィル間容量を減少させ、金属配線に
寄生する容量値を低減できた。Further, in the first to third embodiments of the present invention, the distance between the metal fills is intentionally set to be longer than that in the conventional case.
As a result, the capacitance between the metal fills can be reduced, and the capacitance value parasitic on the metal wiring can be reduced.
【００２２】本発明の実施形態１〜３について、ＣＭＰ
により平坦化を実施したとき、図６（ｅ）に示すように
ＩＬＤ膜は平坦になっていた。CMP for Embodiments 1 to 3 of the present invention
When the planarization was carried out by, the ILD film was flat as shown in FIG.
【００２３】以上の結果から、図３（ａ）〜（ｃ）に示
すレイアウトがＣＭＰによる平坦化を実現しつつ、容量
低減を可能とするレイアウトであることがわかる。From the above results, it is understood that the layouts shown in FIGS. 3A to 3C are the layouts which can reduce the capacitance while realizing the planarization by CMP.
【００２４】[0024]
【発明の効果】以上説明したように、本発明によればＣ
ＭＰによる平坦化を実現しつつ、従来のメタルフィル・
パタンよりも容量値を低くすることができ、半導体装置
の性能向上を図ることができる。As described above, according to the present invention, C
While realizing flattening by MP, conventional metal fill
The capacitance value can be made lower than that of the pattern, and the performance of the semiconductor device can be improved.
【図１】ＣＭＰにおける問題点を示す配線部分の断面
図。FIG. 1 is a sectional view of a wiring portion showing a problem in CMP.
【図２】従来のメタルフィル・パタンのレイアウトを示
す平面図。FIG. 2 is a plan view showing a layout of a conventional metal fill pattern.
【図３】本発明の実施例のメタルフィル・パタンのレイ
アウトを示す平面図。FIG. 3 is a plan view showing a layout of a metal fill pattern according to an embodiment of the present invention.
【図４】浮遊電極を含む金属配線部分の概念図。FIG. 4 is a conceptual diagram of a metal wiring portion including a floating electrode.
【図５】図４に示された金属配線とメタルフィルに寄生
する容量を示す説明図。5 is an explanatory diagram showing capacitance parasitic on the metal wiring and the metal fill shown in FIG. 4. FIG.
【図６】本発明の一実施例における半導体装置の製造工
程を示す断面図。FIG. 6 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the embodiment of the present invention.
【図７】本発明の実施例におけるパタン密度と２配線間
容量値の関係を示すグラフ。FIG. 7 is a graph showing the relationship between the pattern density and the capacitance value between two wirings in the example of the present invention.
【図８】本発明の実施例におけるメタルフィル・パタン
の平面図。FIG. 8 is a plan view of a metal fill pattern according to the embodiment of the present invention.
１…金属配線、２…メタルフィル、３…バッファ、４…
シリコン基板、５…トレンチ分離、６…ポリシリコン、
７…ＭＯＳトランジスタ、８…シリサイド層、９…シリ
コン酸化膜、１０…コンタクトプラグ、１１…層間絶縁
膜、１２…ホトレジスト、１３…配線パタン、１３ａ…
密集部、１３ｂ…孤立部、１４…メタルフィル・パタ
ン、１５…配線用溝、１５ａ…密集部、１５ｂ…孤立
部、１６…メタルフィル用溝、１７…バリア膜、１８…
金属材料、１９…第１層配線、２０…メタルフィル、２
１ａ…金属配線Ａ、２１ｂ…金属配線Ｂ、２２…メタル
フィルｆ。1 ... Metal wiring, 2 ... Metal fill, 3 ... Buffer, 4 ...
Silicon substrate, 5 ... Trench isolation, 6 ... Polysilicon,
7 ... MOS transistor, 8 ... Silicide layer, 9 ... Silicon oxide film, 10 ... Contact plug, 11 ... Interlayer insulating film, 12 ... Photoresist, 13 ... Wiring pattern, 13a ...
Dense portion, 13b ... Isolated portion, 14 ... Metal fill pattern, 15 ... Wiring groove, 15a ... Dense portion, 15b ... Isolated portion, 16 ... Metal fill groove, 17 ... Barrier film, 18 ...
Metal material, 19 ... First layer wiring, 20 ... Metal fill, 2
1a ... Metal wiring A, 21b ... Metal wiring B, 22 ... Metal fill f.
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Claims (9)
される領域に、上記配線の長手方向に対して平行方向の
長さがａ、配線の長手方向に対して垂直方向の長さがｂ
である多角形断面を有する１つ以上の金属部材が、上記
２つの金属配線に対して上記ｂよりも大きい距離を隔て
て、上記金属配線間に配置されたことを特徴とする半導
体装置。1. A length a of a wiring parallel to a longitudinal direction of the wiring is a, and a length of the wiring perpendicular to a longitudinal direction, in a region where two metal wirings are formed in parallel on a semiconductor. Is b
2. One or more metal members having a polygonal cross section are arranged between the metal wirings with a distance larger than b with respect to the two metal wirings.
される領域に、上記配線の長手方向に対して平行方向の
長さがａ、配線の長手方向に対して垂直方向の長さがｂ
である多角形断面を有する複数の金属部材が、上記金属
配線と各金属部材との平均距離が上記ｂよりも大きい距
離を隔てて、上記金属配線間に配列されたことを特徴と
する半導体装置。2. A length of the wiring in the direction parallel to the longitudinal direction of the wiring is a, and a length of the wiring in the direction perpendicular to the longitudinal direction of the wiring is in a region where two metal wirings are formed in parallel on the semiconductor. Is b
And a plurality of metal members having a polygonal cross section are arranged between the metal wirings with an average distance between the metal wirings and each metal member larger than b above. .
属部材と、金属配線の長手方向の一方に隣り合う他の金
属部材との距離ｃと、上記と反対方向に隣り合う他の金
属部材との距離ｄが、ｃ＞ａ、ｄ＞ａ、かつｃ≧ｄなる
値をとるように、複数の金属部材を繰り返し配列したこ
とを特徴とする請求項１または２記載の半導体装置。3. The distance c between one metal member and another metal member adjacent to one of the longitudinal sides of the metal wiring in claim 1 or 2, and another metal member adjacent in the opposite direction to the above. 3. The semiconductor device according to claim 1, wherein a plurality of metal members are repeatedly arranged so that the distance d between them and c takes a value of c> a, d> a, and c ≧ d.
記金属部材がａ＝ｂの正方形であることを特徴とする半
導体装置。4. A semiconductor device according to claim 1, wherein the metal member is a square of a = b.
≧３ａ、ｄ≧ａの配列を有することを特徴とする半導体
装置。5. The method according to claim 1, wherein c
A semiconductor device having an arrangement of ≧ 3a and d ≧ a.
記金属部材の配列が、２つの金属配線間において、それ
らの長手方向と平行に複数列形成されたことを特徴とす
る半導体装置。6. The semiconductor device according to claim 1, wherein a plurality of rows of the metal members are formed between two metal wirings in parallel with a longitudinal direction of the metal wirings.
金属部材の配列と、３ａ≧ｃ≧ａである金属部材の配列
を複数列形成したことを特徴とする半導体装置。7. A semiconductor device according to claim 6, wherein a plurality of rows of metal member arrays satisfying 5a ≧ c ≧ 3a and metal member arrays satisfying 3a ≧ c ≧ a are formed.
の配列間の距離eが、e≧ｂであることを特徴とする半導
体装置。8. The semiconductor device according to claim 6 or 7, wherein the distance e between the arrays of the metal members is e ≧ b.
記金属部材が特定の電位に固定されない浮遊電極である
ことを特徴とする半導体装置。9. A semiconductor device according to claim 1, wherein the metal member is a floating electrode which is not fixed to a specific potential.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001220837A JP2003037111A (en) | 2001-07-23 | 2001-07-23 | Semiconductor device |
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| Publication Number | Publication Date |
|---|---|
| JP2003037111A true JP2003037111A (en) | 2003-02-07 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7932578B2 (en) | 2007-10-10 | 2011-04-26 | Renesas Electronics Corporation | Semiconductor device having high frequency wiring and dummy metal layer at multilayer wiring structure |
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2001
- 2001-07-23 JP JP2001220837A patent/JP2003037111A/en active Pending
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| US8686540B2 (en) | 2007-10-10 | 2014-04-01 | Renesas Electronics Corporation | Semiconductor device having high frequency wiring and dummy metal layer at multilayer wiring structure |
| US9029982B2 (en) | 2007-10-10 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device having high frequency wiring and dummy metal layer at multilayer wiring structure |
| US9263403B2 (en) | 2007-10-10 | 2016-02-16 | Renesas Electronics Corporation | Semiconductor device having high frequency wiring and dummy metal layer at multilayer wiring structure |
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