JP2003036169A - Single chip microprocessor for performing parallel processing by a plurality of small-scale processors - Google Patents
Single chip microprocessor for performing parallel processing by a plurality of small-scale processorsInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、一つのＩＣ（集積
回路）チップに形成されるマイクロプロセッサに関し、
特に、従来同等の大きさのＩＣチップにも拘わらず一層
の高速処理を可能にできるシングルチップマイクロプロ
セッサに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a microprocessor formed on one IC (integrated circuit) chip,
In particular, the present invention relates to a single-chip microprocessor capable of higher-speed processing even though it has an IC chip of the same size as conventional one.
【０００２】シングルチップマイクロプロセッサとして
は、主として単機能のマイクロプロセッサおよびメモリ
を組み合わせてシステムを構成するものが知られてい
る。この形態において最も単純なワンチップ構成のマイ
クロコンピュータでは、通常、一つのプログラムカウン
タにより強制実行するノイマン型コンピュ−タが基本と
されている。As a single-chip microprocessor, there is known a system which mainly comprises a single-function microprocessor and a memory in combination. In the simplest one-chip microcomputer in this form, a Neumann type computer that is forcedly executed by one program counter is usually used as a basis.
【０００３】本発明ではこのワンチップに形成されるマ
イクロプロセッサを対象にする。The present invention is directed to a microprocessor formed on this one chip.
【０００４】[0004]
【従来の技術】従来、ノイマン型コンピュ−タを基本と
したマイクロプロセッサには、例えば図８に示されるＩ
Ｃ（集積回路）チップ１００がある。2. Description of the Related Art Conventionally, a microprocessor based on a Neumann type computer has an I shown in FIG.
There is a C (integrated circuit) chip 100.
【０００５】ここで、図８および図９を併せ参照してＩ
Ｃチップ１００内部における信号およびデータの伝達タ
イミングについて説明する。Referring now to FIG. 8 and FIG. 9 together, I
The transmission timing of signals and data inside the C chip 100 will be described.
【０００６】ＩＣチップ１００の制御部１０１は、デー
タを保持するレジスタ１０２にゲート開信号を送出す
る。ゲート開信号は伝送遅延をもってレジスタ１０２に
到着する。レジスタ１０２は内部のゲートを開いて保持
するデータを内部バス１０３へ送出する。ゲートが開く
動作に時間を要し遅延が生じる。内部バス１０３へ送出
されたデータは、データを受けるレジスタ１０４のゲー
トに、内部バス１０３の長さ分による遅延をもって到着
する。レジスタ１０４は制御部１０１から送られるラッ
チ信号により到着したデータを取り込むこととなる。The control unit 101 of the IC chip 100 sends a gate open signal to a register 102 that holds data. The gate open signal arrives at the register 102 with a transmission delay. The register 102 opens the internal gate and sends the held data to the internal bus 103. It takes a long time to open the gate, which causes a delay. The data sent to the internal bus 103 arrives at the gate of the register 104 that receives the data with a delay due to the length of the internal bus 103. The register 104 captures the data arrived by the latch signal sent from the control unit 101.
【０００７】すなわち、制御部１０１がゲート開信号を
送出した後ラッチ信号を送出するまでの時間が、５０％
クロックパルスのほぼ中央となる。従って、レジスタ１
０２とレジスタ１０４とがＩＣチップ１００内部の両端
に配置されていた場合、動作クロック周期の「１／４」
でなければならないことが分かる。この結果、１００ｐ
ｓ周期のクロックで動作させる場合、一辺が５ｍｍ以下
のＩＣチップでなければならない。That is, the time from the control unit 101 sending out the gate open signal to sending out the latch signal is 50%.
It is almost at the center of the clock pulse. Therefore, register 1
02 and the register 104 are arranged at both ends inside the IC chip 100, "1/4" of the operation clock cycle
I know that it must be. As a result, 100p
When operating with a clock of s period, one side must be an IC chip of 5 mm or less.
【０００８】[0008]
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサでは、ＩＣチップ内の伝送遅延が存在する
ので高速化処理のためにはＩＣチップの一層の小型化を
必要とするというような問題点がある。In the above-mentioned conventional microprocessor, there is a transmission delay in the IC chip, so that the IC chip needs to be further downsized for high speed processing. There is.
【０００９】このような遅延を考慮した高速化技術とし
て、命令の実行中に次の命令語をメモリから取り出す命
令パイプライン処理機構がある。しかしながら、この場
合、分岐命令の実行または割り込み処理の発生によっ
て、パイプライン内の命令を消去するなどの手続きが必
要となるので、性能を低下させることが避けられない。As a speed-up technique considering such a delay, there is an instruction pipeline processing mechanism for fetching the next instruction word from the memory during execution of an instruction. However, in this case, a procedure such as erasing an instruction in the pipeline is required due to the execution of a branch instruction or the occurrence of an interrupt process, so that the performance is unavoidably deteriorated.
【００１０】本発明の課題は、このような問題点を解決
し、従来同等の大きさのＩＣチップにも拘わらず一層の
高速処理ができるシングルチップマイクロプロセッサを
提供することである。An object of the present invention is to solve the above problems and to provide a single chip microprocessor capable of higher speed processing in spite of an IC chip of the same size as the conventional one.
【００１１】[0011]
【課題を解決するための手段】本発明によるシングルチ
ップマイクロプロセッサは、機能的に分散した複数の小
規模なプロセッサと、当該プロセッサそれぞれを接続す
るシフトレジスタと、当該シフトレジスタそれぞれを単
方向でループ状に接続する通信用伝送路とを備え、当該
通信用伝送路を用いて固定長パケットにより前記シフト
レジスタ間で情報を交換するものであって、少なくとも
一つの前記小規模プロセッサが外部の実メモリと接続し
て仮想メモリを形成しデータを授受することを特徴とし
ている。A single-chip microprocessor according to the present invention comprises a plurality of functionally distributed small-scale processors, a shift register for connecting each of the processors, and a unidirectional loop for each of the shift registers. And a communication transmission line connected in a line, and exchanging information between the shift registers by fixed length packets using the communication transmission line, wherein at least one small processor is an external real memory. It is characterized by connecting with and forming a virtual memory to exchange data.
【００１２】また、本発明による別のシングルチップマ
イクロプロセッサは、機能的に分散した複数の小規模な
プロセッサを備え、当該プロセッサそれぞれをシフトレ
ジスタにより単方向でループ状に接続し、前記シフトレ
ジスタを用いて前記プロセッサ間で固定長パケットによ
る情報を交換する並列処理コンピュータであって、少な
くとも一つの前記小規模プロセッサが外部の実メモリと
接続して仮想メモリを形成しデータを授受することを特
徴としている。Further, another single-chip microprocessor according to the present invention comprises a plurality of small-scale processors which are functionally distributed, and each of the processors is connected in a unidirectional loop by a shift register, and the shift register is A parallel processing computer for exchanging information in fixed-length packets between the processors, characterized in that at least one small processor is connected to an external real memory to form a virtual memory and exchange data. There is.
【００１３】このようなマイクロプロセッサは、複数の
プロセッサそれぞれが、ループ状に通信用伝送路で連結
して並列動作しかつ固定長パケットにより情報転送する
ことに加え、少なくとも一つの前記小規模プロセッサが
外部の実メモリと接続して仮想メモリを形成しデータを
授受するため、小機能化および小規模化を可能とし、か
つ従来と同等の大きさのＩＣチップで一層の高速動作を
可能としている。従って、シングルチップマイクロプロ
セッサ全体の小型化構造をも可能としている。In such a microprocessor, each of the plurality of processors is connected in a loop by a communication transmission line to operate in parallel and transfers information by a fixed-length packet. Since it is connected to an external real memory to form a virtual memory and exchanges data, the function and the size can be reduced, and the IC chip having the same size as the conventional one can achieve higher speed operation. Therefore, it is possible to reduce the size of the entire single-chip microprocessor.
【００１４】また本発明によるシングルチップマイクロ
プロセッサの具体的な手段の一つでは、すべての上記構
成要素は一つのＩＣ（集積回路）チップに備えられてい
る。Further, in one of the concrete means of the single-chip microprocessor according to the present invention, all the above-mentioned components are provided in one IC (integrated circuit) chip.
【００１５】また、前記プロセッサは、機能的に分散し
た前記プロセッサとして共有メモリ管理プロセッサ、メ
モリ管理プロセッサ、割込み管理プロセッサ、および複
数の処理プロセッサを備えている。共有メモリ管理プロ
セッサは前記処理プロセッサの共有するメモリを有す
る。また、メモリ管理プロセッサは外部の実メモリと接
続して仮想メモリを形成しデータを授受すると共にプロ
グラムを一時記録するキャッシュメモリを有する。ま
た、割込み管理プロセッサは割込み信号を外部から受け
入れると共に前記処理プロセッサの稼動状態を管理す
る。かつ、残りの前記プロセッサとなる処理プロセッサ
は所定のタスクを実行する。前記通信用伝送路および前
記シフトレジスタを用いて前記プロセッサ間で交換する
情報は固定長パケットである。The processor includes a shared memory management processor, a memory management processor, an interrupt management processor, and a plurality of processing processors as the functionally distributed processors. The shared memory management processor has a memory shared by the processing processors. Further, the memory management processor has a cache memory which is connected to an external real memory to form a virtual memory for transmitting / receiving data and for temporarily recording a program. The interrupt management processor receives an interrupt signal from the outside and manages the operating state of the processing processor. Further, the remaining processing processors, which are the processors, execute predetermined tasks. The information exchanged between the processors using the communication transmission line and the shift register is a fixed length packet.
【００１６】更に、前記固定長パケットは、パケットの
種別、パケットの宛先プロセッサ番号、パケットの発信
元プロセッサ番号、パケットの番号、および８バイトの
データ領域を有している。Further, the fixed length packet has a packet type, a packet destination processor number, a packet source processor number, a packet number, and an 8-byte data area.
【００１７】また、前記複数の小規模プロセッサそれぞ
れは、自己が起動を受けて稼動する際のみ電源の供給を
受けることが望ましい。具体化された一つは、前記複数
の小規模プロセッサの中の少なくとも一つを管理プロセ
ッサとし、当該管理プロセッサの一つが、プロセッサ起
動のためのパケットを送出する場合のみ、このパケット
の宛先プロセッサへ電力供給するため制御信号を発する
ことである。この結果無駄な電力消費を回避することが
できる。Further, it is desirable that each of the plurality of small-scale processors is supplied with power only when the small-scale processor is activated and operates. One embodied is that at least one of the plurality of small-scale processors is a management processor, and only when one of the management processors sends out a packet for starting the processor, the packet is sent to the destination processor of this packet. Issuing a control signal to supply power. As a result, useless power consumption can be avoided.
【００１８】また、上述されたシングルチップマイクロ
プロセッサでは、各処理プロセッサそれぞれが与えられ
た命令を処理するので、複数の処理プロセッサのうち、
少数が故障しても動作機能を満足できるという、いわゆ
るフォールト・トレラント機能を有している。処理プロ
セッサ以外でも、外部との接続路を有するなどして、複
数の小規模プロセッサに機能を対応させることによりそ
の冗長度を増加させることができる。Further, in the above-mentioned single-chip microprocessor, each processing processor processes the given instruction, so that among the plurality of processing processors,
It has a so-called fault tolerant function that can satisfy the operation function even if a small number of them fail. In addition to the processor, the redundancy can be increased by providing a function to a plurality of small-scale processors by providing a connection path to the outside.
【００１９】[0019]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the drawings.
【００２０】図１は本発明の実施の一形態を示すブロッ
ク図である。図１に示されたシングルチップマイクロプ
ロセッサでは、ＩＣチップ１０にＮ個の処理プロセッサ
（ＰＥ）１−１〜１−Ｎ、共有メモリ管理プロセッサ
２、メモリ管理プロセッサ３、割込み管理プロセッサ
４、Ｎ個のシフトレジスタ５−１〜５−Ｎおよび３個の
シフトレジスタ６−２〜６−４、並びに通信用伝送路７
および電力供給部８が搭載されている。FIG. 1 is a block diagram showing an embodiment of the present invention. In the single-chip microprocessor shown in FIG. 1, N processing processors (PE) 1-1 to 1-N, a shared memory management processor 2, a memory management processor 3, an interrupt management processor 4, and N processors are provided in an IC chip 10. Shift registers 5-1 to 5-N, three shift registers 6-2 to 6-4, and communication transmission line 7
And the power supply unit 8 is mounted.
【００２１】ｉ番目の処理プロセッサ１−ｉはシフトレ
ジスタ５−ｉと接続される。共有メモリ管理プロセッサ
２、メモリ管理プロセッサ３、および割込み管理プロセ
ッサ４それぞれはシフトレジスタ６−２〜６−４それぞ
れと接続される。通信用伝送路７は、シフトレジスタ５
−１〜５−Ｎに続いてシフトレジスタ６−２〜６−４そ
れぞれが順次シリアルにループ状に接続されている。The i-th processor 1-i is connected to the shift register 5-i. The shared memory management processor 2, the memory management processor 3, and the interrupt management processor 4 are connected to the shift registers 6-2 to 6-4, respectively. The transmission line 7 for communication is the shift register 5
After -1 to 5-N, the shift registers 6-2 to 6-4 are serially connected in series in a loop.
【００２２】電力供給部８は、外部から受ける電源を上
記各プロセッサに分配し供給する一方でゲートを有し、
休止状態、故障中などで電力の供給不要なプロセッサに
は電力の供給を遮断することができる。The power supply unit 8 has a gate while distributing and supplying power received from the outside to each of the processors.
It is possible to cut off the power supply to a processor that does not need to be supplied with power in a sleep state, a failure, or the like.
【００２３】図示されるシングルチップマイクロプロセ
ッサでは、シリコンＩＣの技術面において、シフトレジ
スタを１０ＧＨｚ以上のクロックで動作させ、シリアル
転送を実施するものとする。しかし、バイトシリアル転
送でも、またはパケット長分のパラレル転送を行っても
よい。パラレル転送の場合には上述したより低速なクロ
ックを用いることができる。また、シフトレジスタと各
小規模プロセッサとの間のパケット交換部分は、シフト
レジスタによる転送の部分を含めて基本的にハ−ドウエ
アで実現することとする。なお、このパケット交換部分
はパケット交換専用プロセッサで実現することはも可能
である。In the illustrated single-chip microprocessor, in terms of silicon IC technology, the shift register is operated at a clock of 10 GHz or higher to perform serial transfer. However, byte serial transfer or parallel transfer for the packet length may be performed. In the case of parallel transfer, the slower clock mentioned above can be used. In addition, the packet exchange part between the shift register and each small-scale processor is basically realized by hardware including the transfer part by the shift register. It should be noted that this packet switching part can be realized by a packet switching dedicated processor.
【００２４】次に、図１および図２を併せ参照して構成
要素の小規模小機能のプロセッサそれぞれについて説明
する。図２は図１で示せない部分を補足した図である。Next, referring to FIG. 1 and FIG. 2 together, each of the small-scale and small-function processors of the constituent elements will be described. FIG. 2 is a diagram supplementing a portion not shown in FIG.
【００２５】処理プロセッサ（ＰＥ）１は、内部メモリ
にキャッシュメモリ１１を有して先取り実行を行なうと
共に、スタック領域１２も有しており、サブルーチンコ
ールの戻り番地の格納、レジスタ内容の一時退避、動的
変数領域等に利用する。この処理プロセッサ１は、割込
みおよびプロセッサ管理を行なう割込み管理プロセッサ
４から起動パケットを受け取り、そのパケットに入って
いる実行開始番地から取り出した命令を実行するプロセ
ッサである。処理プロセッサ１は、メモリ管理プロセッ
サ３に対してメモリ読出しパケットを送り、キャッシュ
メモリ１３に格納された命令を自己内部のキャッシュメ
モリ１１に読み込んでそのプログラムを実行する。一連
の処理が終れば、割込み管理プロセッサ４に対して終了
パケットを送る。また、子タスクを実行する場合におい
ても、割込み管理プロセッサにタスク実行要求パケット
を送る。なお、リセット後の処理プロセッサ１は休止状
態となる。The processing processor (PE) 1 has a cache memory 11 in its internal memory for performing prefetching, and also has a stack area 12 for storing a return address of a subroutine call, temporarily saving register contents, Used for dynamic variable areas. The processing processor 1 is a processor that receives an activation packet from an interrupt management processor 4 that performs interrupt and processor management, and executes an instruction extracted from an execution start address contained in the packet. The processing processor 1 sends a memory read packet to the memory management processor 3, reads the instruction stored in the cache memory 13 into the internal cache memory 11, and executes the program. When the series of processes is completed, an end packet is sent to the interrupt management processor 4. Also, when executing a child task, a task execution request packet is sent to the interrupt management processor. It should be noted that the processor 1 after the reset is in a dormant state.
【００２６】共有メモリ管理プロセッサ２は、各プロセ
ッサから読み書き可能な配列領域および情報交換のため
の共有メモリを有している。The shared memory management processor 2 has an array area readable and writable by each processor and a shared memory for information exchange.
【００２７】メモリ管理プロセッサ３は、メモリインタ
ーリーブ方式を採用して、外部の実メモリとアドレスバ
スおよびデータバスで形成されるバスにより接続されて
仮想メモリを形成しており、処理プロセッサ１から命令
読出しパケットを受けた際には、その指定番地から１ブ
ロック分の命令を順次読み出してキャッシュメモリ１３
に一時記録し、パケット発信元の処理プロセッサ１に宛
てて転送する。The memory management processor 3 adopts a memory interleave method and is connected to an external real memory by a bus formed by an address bus and a data bus to form a virtual memory. When a packet is received, the instructions for one block are sequentially read from the designated address and the cache memory 13 is read.
Is temporarily recorded and is transferred to the processor 1 of the packet transmission source.
【００２８】割込み管理プロセッサ４は、上述したよう
に割込みおよびプロセッサ管理のためのプロセッサであ
る。従って、割込み管理プロセッサ４は、処理プロセッ
サ１が処理中状態か休止状態であるかを状態テーブル１
４により管理している。すなわち、外部からの割込み信
号、または処理プロセッサ１からのタスク実行要求パケ
ットによって，休止状態の処理プロセッサ１を探して，
その処理プロセッサ１に対して起動パケットを送る。な
お、リセット時には、割込み管理プロセッサ４は各処理
プロセッサ１の故障などを含む状況を把握して状態テー
ブル１４に記録する。また、割込み処理は休止状態の処
理プロセッサに割り当てる。なお，休止状態の処理プロ
セッサがない場合，割込み処理のための待ち行列を作
る。この構成により割込み処理に移るための複雑なハ−
ドウエアが不用である。The interrupt management processor 4 is a processor for managing interrupts and processors as described above. Therefore, the interrupt management processor 4 determines whether the processing processor 1 is in the processing state or the sleep state.
It is managed by 4. That is, the processor processor 1 in the idle state is searched for by an interrupt signal from the outside or a task execution request packet from the processor 1.
An activation packet is sent to the processor 1. At the time of reset, the interrupt management processor 4 grasps a situation including a failure of each processing processor 1 and records it in the state table 14. Also, the interrupt processing is assigned to the processor in the sleep state. If there is no processor in the dormant state, create a queue for interrupt processing. With this configuration, complicated hardware for shifting to interrupt processing
No need for software.
【００２９】更に、割込み管理プロセッサ４は、状態テ
ーブル１４により処理プロセッサ１を管理しているの
で、電力供給部８に通知して、故障中および休止中の処
理プロセッサ１への電力供給を遮断するなどの制御がで
きる。具体的な一つは、上述する割込み管理プロセッサ
４が、電力供給部８に通知して、休止状態の処理プロセ
ッサ１に対して電力供給を遮断する一方、選択決定した
際に電力供給したのち起動パケットを送出することであ
る。Further, since the interrupt management processor 4 manages the processing processor 1 by the state table 14, the interruption management processor 4 notifies the power supply unit 8 to cut off the power supply to the processing processor 1 which is in failure and is in a dormant state. Can be controlled. Specifically, the above-described interrupt management processor 4 notifies the power supply unit 8 to cut off the power supply to the processor processor 1 in the sleep state, and supplies power when the selection is determined, and then starts up. To send a packet.
【００３０】次に、図３を参照して各プロセッサ間に転
送されるパケット形式について説明する。Next, the packet format transferred between the processors will be described with reference to FIG.
【００３１】図示されるように、パケットは先頭からパ
ケットの種類（ＦＣＣ）と宛先のプロセッサ番号（ＤＰ
Ｅ）と発信元のプロセッサ番号（ＳＰＥ）とパケットに
付与する番号（ＮＯ）と８バイトのデータ（ＤＴ）領域
とから形成されている。As shown in the figure, from the beginning of the packet, the packet type (FCC) and the destination processor number (DP
E), the processor number (SPE) of the sender, the number (NO) given to the packet, and the 8-byte data (DT) area.
【００３２】図４に、パケット名に対応するパケット種
類（ＦＣＣ）のコードとデータ（ＤＴ）の内容説明との
一実施例を示す。FIG. 4 shows an embodiment of the code of the packet type (FCC) corresponding to the packet name and the explanation of the contents of the data (DT).
【００３３】次に、図５に図１，２を併せ参照して、本
発明によるシングルチップマイクロプロセッサの通信プ
ロトコルに基づく初期化の動作手順について説明する。Next, with reference to FIG. 5 together with FIGS. 1 and 2, an operation procedure of initialization based on the communication protocol of the single-chip microprocessor according to the present invention will be described.
【００３４】各プロセッサはリセット信号を受付け（手
順Ｓ１）すると、すべてのプロセッサが初期化（手順Ｓ
２）される。従って、処理プロセッサ１は休止状態とな
るので、割込み管理プロセッサ４は状態テーブル１４で
全処理プロセッサ１−１〜１−Ｎを休止状態に設定（手
順Ｓ３）する。When each processor receives the reset signal (step S1), all the processors are initialized (step S1).
2) Is done. Therefore, since the processing processor 1 is in the dormant state, the interrupt management processor 4 sets all the processing processors 1-1 to 1-N in the dormant state in the status table 14 (step S3).
【００３５】次いで、割込み管理プロセッサ４は、各処
理プロセッサ１の稼動状況として休止状態、故障状態な
どを把握するため、各処理プロセッサ１に対して故障診
断パケットを送出（手順Ｓ４）する。故障診断パケット
を受け取った処理プロセッサ１は自己の状態を、休止状
態、故障状態などにより対応する応答パケットを形成し
て返送する。Next, the interrupt management processor 4 sends a failure diagnosis packet to each processing processor 1 (procedure S4) in order to grasp the operating state of each processing processor 1, such as a dormant state or a failure state. The processor 1 that has received the failure diagnostic packet forms a response packet corresponding to its own status depending on the hibernation status, failure status, etc. and returns it.
【００３６】割込み管理プロセッサ４は、この応答パケ
ットを受付け（手順Ｓ６）した際、この受付け情報に従
って状態テーブル１４に個々の状態、例えば故障、休止
を設定（手順Ｓ７）する。When the interrupt management processor 4 receives this response packet (step S6), it sets each state, for example, failure or sleep in the state table 14 according to the received information (step S7).
【００３７】次いで、割込み管理プロセッサ４は、休止
状態の一つの処理プロセッサ（例えば）１−ｉに対し
て、リセット時の実行開始番地を含む起動パケットを送
出（手順Ｓ８）すると共に、状態テーブル１４の処理プ
ロセッサ１−ｉを休止から処理中に更新設定（手順９）
する。 起動パケットを受け取った処理プロセッサ１−
ｉは、その実行開始番地をプログラムカウンタに格納し
て処理を実行し、終了した際には終了パケットを返送す
る。Next, the interrupt management processor 4 sends a start packet including an execution start address at the time of reset to one processing processor (for example) 1-i in the sleep state (step S8), and also the state table 14 Update setting of the processor 1-i of the process processor from sleep (step 9)
To do. Processor 1 that received the activation packet 1
The i stores the execution start address in the program counter, executes the process, and returns an end packet when the process is completed.
【００３８】従って、割込み管理プロセッサ４は、終了
パケットを受付け（手順Ｓ１０）するので、状態テーブ
ル１４で該当する処理プロセッサ１−ｉを処理中から休
止に更新設定（手順１１）して手順を終了する。Therefore, the interrupt management processor 4 accepts the end packet (procedure S10), so that the processing processor 1-i in the state table 14 is updated from being processed to sleep (procedure 11) and the procedure is terminated. To do.
【００３９】上記手順Ｓ５が「ＹＥＳ」で所定時間経過
しても応答パケットを受付けない場合には、割込み管理
プロセッサ４は、状態テーブル１４で該当する処理プロ
セッサ１−ｘを休止状態から故障状態に更新設定（手順
Ｓ１２）する。When the above step S5 is "YES" and the response packet is not accepted even after the lapse of a predetermined time, the interrupt management processor 4 changes the corresponding processor 1-x from the dormant state to the failed state in the state table 14. Update setting is performed (step S12).
【００４０】次に、図６に図１，２を併せ参照して、上
記初期化手順に続く割込み管理プロセッサ４の主要動作
手順について説明する。Next, with reference to FIG. 6 and FIGS. 1 and 2, the main operation procedure of the interrupt management processor 4 following the above initialization procedure will be described.
【００４１】割込み管理プロセッサ４は、外部から割込
み信号を受付け（手順Ｓ２１のＹＥＳ）した際、または
この手順Ｓ２１が「ＮＯ」で割込み信号を受付け待ちの
最中に一つの処理プロセッサ（例えば）１−ｊからタス
ク実行要求を受付け（手順Ｓ２２のＹＥＳ）した際に
は、休止状態の一つの処理プロセッサ（例えば）１−ｋ
を選択決定（手順Ｓ２３）する。次いで割込み管理プロ
セッサ４は、その割込み処理またはタスク処理の実行開
始番地を含む起動パケットを送出（手順Ｓ２４）すると
共に状態テーブル１４で該当処理プロセッサ１−ｋを処
理中に設定（手順Ｓ２５）する。次いで割込み管理プロ
セッサ４は、処理プロセッサ１−ｋの処理が終了したこ
とにより終了パケットを受付け（手順Ｓ２６のＹＥＳ）
するので、状態テーブル１４で該当処理プロセッサ１−
ｋを休止状態に設定（手順Ｓ２７）して手順を終了す
る。The interrupt management processor 4 receives one interrupt signal from the outside (YES in step S21), or waits for the interrupt signal to be received when this step S21 is "NO". When a task execution request is received from -j (YES in step S22), one processing processor (for example) 1-k in the sleep state
Is selected and determined (step S23). Next, the interrupt management processor 4 sends an activation packet including the execution start address of the interrupt process or task process (step S24), and sets the corresponding processor 1-k in the state table 14 during the process (step S25). Next, the interrupt management processor 4 accepts the end packet because the processing of the processing processor 1-k is completed (YES in step S26).
Therefore, the corresponding processing processor 1-
The k is set to the rest state (step S27), and the procedure ends.
【００４２】次に、図７に図１，２を併せ参照して、処
理プロセッサ１の主要動作手順について説明する。Next, the main operation procedure of the processor 1 will be described with reference to FIGS.
【００４３】処理プロセッサ１は、割込み管理プロセッ
サ４から実行開始番地を含む起動パケットを受取り（手
順Ｓ３１）した際、受取った実行開始番地をプログラム
カウンタに格納（手順Ｓ３２）する。次いで、処理プロ
セッサ１は、内蔵するキャッシュメモリ１１に命令があ
る場合（手順Ｓ３３のＹＥＳ）には、この命令を処理実
行（手順Ｓ３４）する。When the processor 1 receives the start packet including the execution start address from the interrupt management processor 4 (step S31), it stores the received execution start address in the program counter (step S32). Next, if there is an instruction in the built-in cache memory 11 (YES in step S33), the processor 1 executes the instruction (step S34).
【００４４】また，処理プロセッサ１は、子タスクがあ
りこれを実行する場合（手順Ｓ３５のＹＥＳ）におい
て、割込み管理プロセッサ４にタスク実行要求パケット
を送出（手順Ｓ３６）した後、割込み管理プロセッサ４
へ終了パケットを送出（手順Ｓ３７）して、割込み管理
プロセッサ４からの起動パケット待ち（手順Ｓ３８）と
なる。When there is a child task and the child task is to be executed (YES in step S35), the processor 1 sends a task execution request packet to the interrupt management processor 4 (step S36), and then the interrupt management processor 4
The end packet is sent to (step S37) to wait for the activation packet from the interrupt management processor 4 (step S38).
【００４５】上記手順Ｓ３３が「ＮＯ」で内部のキャッ
シュメモリ１１に命令がない場合、処理プロセッサ１
は、メモリ管理プロセッサ３へ命令読出しパケットを送
出（手順Ｓ４１）する。この結果、１ブロック分の命令
を指定番地から受け取るので、処理プロセッサ１は、受
取った命令をキャッシュメモリ１１に読込み（手順Ｓ４
２）し、まだ、読み取る命令がある場合（手順Ｓ４３の
ＮＯ）には手順を上記手順Ｓ４１へ戻して手順を繰り返
す。When the above step S33 is "NO" and there is no instruction in the internal cache memory 11, the processor 1
Sends an instruction read packet to the memory management processor 3 (step S41). As a result, since the instruction for one block is received from the designated address, the processor 1 reads the received instruction into the cache memory 11 (step S4).
2) Then, if there is still an instruction to read (NO in step S43), the procedure is returned to step S41 and the procedure is repeated.
【００４６】上記手順Ｓ４３が「ＹＥＳ」で全命令を読
込み済みの場合には上記手順Ｓ３４に進む。また、上記
手順Ｓ３５が「ＮＯ」で子タスクがない場合には手順は
上記手順Ｓ３６を飛ばして手順Ｓ３７へ進む。If "YES" in the step S43 and all the commands have been read, the process proceeds to the step S34. If step S35 is "NO" and there is no child task, the procedure skips step S36 and proceeds to step S37.
【００４７】以上説明したように、各種プロセッサは限
定された機能を小規模で実現できると共に、複数のプロ
セッサが並列動作できるので、従来の大きさと機能を有
するＩＣチップのマイクロプロセッサでさらに高速化を
実現することができる。As described above, since various processors can realize limited functions on a small scale and a plurality of processors can operate in parallel, the microprocessor of the IC chip having the conventional size and function can further increase the speed. Can be realized.
【００４８】上記説明では、共有メモリ管理プロセッ
サ、メモリ管理プロセッサ、および割込み管理プロセッ
サそれぞれが一つずつ設けられているとしているが、予
備的に複数個ずつを設けてもよい。また、各プロセッサ
は同一ハードウェアで構成することが望ましい。In the above description, one shared memory management processor, one memory management processor, and one interrupt management processor are provided. However, a plurality of shared memory management processors, interrupt management processors, and interrupt management processors may be provided in advance. Further, it is desirable that each processor be configured with the same hardware.
【００４９】更に、種々の処理プログラムを実行させる
ため、データフロー処理方式を実装し、単方向性回線で
ループ状に接続した並列処理コンピュータ（ＬＳＣ：Lo
op Structured Computer）にも適用可能である。Further, in order to execute various processing programs, a parallel processing computer (LSC: Lo) which is equipped with a data flow processing method and is connected in a loop by a unidirectional line.
Op Structured Computer) is also applicable.
【００５０】上記説明では、図示されたブロックおよび
手順を参照しているが、機能の分離併合による配分また
は手順の前後入替えなどの変更は上記機能を満たす限り
自由であり、上記説明が本発明を限定するものではな
い。In the above description, reference is made to the blocks and procedures shown in the drawings, but changes such as distribution by separating and merging functions or rearrangement of procedures are free as long as the above functions are satisfied. It is not limited.
【００５１】[0051]
【発明の効果】以上説明したように本発明によれば、従
来同等の大きさのＩＣチップにも拘わらず一層の高速処
理を可能にできるという効果を得ることができる。As described above, according to the present invention, it is possible to obtain the effect that a higher speed processing can be performed despite the IC chip having the same size as the conventional one.
【００５２】その理由は、シングルチップマイクロプロ
セッサを形成する複数のプロセッサそれぞれが通信用伝
送路およびシフトレジスタにより単方向でループ状に連
結して非同期で並列動作するからであり、情報転送は、
最小限長の固定長パケットにより実現しているからであ
り、更に、大容量メモリに外部の実メモリを利用するか
らである。The reason is that each of a plurality of processors forming a single-chip microprocessor is connected in a unidirectional loop by a communication transmission line and a shift register to operate asynchronously in parallel.
This is because it is realized by a fixed-length packet having a minimum length, and furthermore, an external real memory is used as a large-capacity memory.
【００５３】また、全体の小型化構造をも可能としてい
る。その理由は、すべての上記構成要素が小規模のた
め、一つの小型化されたＩＣチップに搭載することがで
きるからである。Further, it is possible to realize a miniaturized structure as a whole. The reason is that all the above-mentioned constituent elements are small in size, so that they can be mounted on one downsized IC chip.
【００５４】また、小規模プロセッサの一部に故障があ
っても動作を可能とするフォルト・トレラントという特
徴を有している。その理由は、与えられた命令を処理で
きる処理プロセッサを複数有するからである。すなわ
ち、故障のプロセッサに対してお互いに代替えして機能
を処理できるからである。Further, it has a feature of fault tolerant which enables operation even if a part of the small scale processor has a failure. The reason is that it has a plurality of processing processors capable of processing a given instruction. That is, the functions of the failed processors can be substituted for each other.
【００５５】また、シングルチップマイクロプロセッサ
として省電力の特徴を有することができる。その理由
は、電力供給部を有し、稼動するプロセッサに対しての
み電力を供給し、故障または休止中の状態のプロセッサ
には電力供給を遮断できるからである。Further, it can have a feature of power saving as a single-chip microprocessor. The reason is that the power supply unit is provided, power is supplied only to the operating processor, and the power supply can be cut off to the processor in the failed or inactive state.
【００５６】また、プロセッサが、タスクを実行する処
理プロセッサ、共有するメモリを有する共有メモリ管理
プロセッサ、外部の実メモリとデータを授受すると共に
プログラムを一時記録するキャッシュメモリを有するメ
モリ管理プロセッサ、および割込み信号を外部から受け
入れると共に処理プロセッサの稼動状態を管理する割込
み管理プロセッサそれぞれに分散させることにより小機
能化されているので、小型化と高速化とを無理なく実現
できる。In addition, the processor executes a task, a processing processor, a shared memory management processor having a shared memory, a memory management processor having a cache memory for exchanging data with an external real memory and temporarily recording a program, and an interrupt. Since the function is made small by accepting signals from the outside and distributing them to each interrupt management processor that manages the operating state of the processing processor, downsizing and speeding up can be realized without difficulty.
【図１】本発明の実施の一形態を示す機能構成図であ
る。FIG. 1 is a functional configuration diagram showing an embodiment of the present invention.
【図２】図１の部分詳細の一形態を示す機能構成図であ
る。FIG. 2 is a functional configuration diagram showing one form of partial details of FIG.
【図３】本発明で用いられる固定長パケットの実施の一
形態を示す構成図である。FIG. 3 is a configuration diagram showing an embodiment of a fixed length packet used in the present invention.
【図４】本発明に用いられるパケット名に対応するパケ
ット種類コードとデータ説明内容との一例を示す図であ
る。FIG. 4 is a diagram showing an example of packet type codes and data description contents corresponding to packet names used in the present invention.
【図５】図１における初期化手順の実施の一形態を示す
フローチャートである。5 is a flowchart showing an embodiment of an initialization procedure in FIG.
【図６】図１の割込み管理プロセッサにおける主要動作
手順の実施の一形態を示すフローチャートである。6 is a flowchart showing an embodiment of a main operation procedure in the interrupt management processor of FIG.
【図７】図１の処理プロセッサにおける主要動作手順の
実施の一形態を示すフローチャートである。7 is a flowchart showing an embodiment of a main operation procedure in the processing processor of FIG. 1. FIG.
【図８】本発明に関連する一例を示す機能ブロック図で
ある。FIG. 8 is a functional block diagram showing an example related to the present invention.
【図９】図８に係る信号とデータとの時間的関係の一例
を示すタイムチャートである。9 is a time chart showing an example of a temporal relationship between signals and data according to FIG.
１、１−１、１−２、１−Ｎ 処理プロセッサ（Ｐ
Ｅ）
２ 共有メモリ管理プロセッサ
３ メモリ管理プロセッサ
４ 割込み管理プロセッサ
５−１、５−２、５−Ｎ、６−２、６−３、６−４
シフトレジスタ
７ 通信用伝送路
８ 電力供給部
１０ ＩＣチップ1, 1-1, 1-2, 1-N Processor (P
E) 2 shared memory management processor 3 memory management processor 4 interrupt management processors 5-1, 5-2, 5-N, 6-2, 6-3, 6-4
Shift register 7 communication transmission line 8 power supply unit 10 IC chip
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 15/78 ５１０ Ｇ０６Ｆ 1/00 ３３２Ｂ Ｆターム(参考） 5B011 EA08 FF03 LL06 5B013 DD01 DD05 5B045 BB34 DD01 DD11 DD12 GG11 5B062 AA03 DD01 FF02 5B077 BA02 MM02 ─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) G06F 15/78 510 G06F 1/00 332B F term (reference) 5B011 EA08 FF03 LL06 5B013 DD01 DD05 5B045 BB34 DD01 DD11 DD12 GG11 5B062 AA03 DD01 FF02 5B077 BA02 MM02
Claims (9)
当該プロセッサそれぞれを接続するシフトレジスタと、
当該シフトレジスタそれぞれを単方向でループ状に接続
する通信用伝送路とを備え、当該通信用伝送路を用いて
固定長パケットにより前記シフトレジスタ間で情報を交
換するものであって、複数の前記プロセッサそれぞれは
基本構成のみで小規模化されており、少なくとも一つの
小規模プロセッサが外部の実メモリと接続して仮想メモ
リを形成しデータを授受することを特徴とするシングル
チップマイクロプロセッサ。1. A plurality of functionally distributed processors,
A shift register connecting each of the processors,
A communication transmission line that connects each of the shift registers in a unidirectional manner in a loop, and exchanges information between the shift registers by a fixed-length packet using the communication transmission line. A single-chip microprocessor characterized in that each processor has a basic configuration only, and at least one small processor connects with an external real memory to form a virtual memory and exchange data.
え、当該プロセッサそれぞれをシフトレジスタにより単
方向でループ状に接続し、前記シフトレジスタを用いて
前記プロセッサ間で固定長パケットによる情報を交換す
る並列処理コンピュータであって、複数の前記プロセッ
サそれぞれは基本構成のみで小規模化されており、少な
くとも一つの前記小規模プロセッサが外部の実メモリと
接続して仮想メモリを形成しデータを授受することを特
徴とするシングルチップマイクロプロセッサ。2. A plurality of functionally distributed processors are provided, each of which is connected in a unidirectional loop by a shift register, and the shift register is used to exchange information in fixed length packets between the processors. A parallel processing computer, wherein each of the plurality of processors is scaled down only with a basic configuration, and at least one of the small scale processors is connected to an external real memory to form a virtual memory and exchange data. Is a single-chip microprocessor.
ての上記構成要素は一つのＩＣ（集積回路）チップに備
えられることを特徴とするシングルチップマイクロプロ
セッサ。3. The single chip microprocessor according to claim 1 or 2, wherein all the constituent elements are included in one IC (integrated circuit) chip.
的に分散した前記プロセッサとして共有メモリ管理プロ
セッサ、メモリ管理プロセッサ、割込み管理プロセッ
サ、および複数の処理プロセッサを備え、前記共有メモ
リ管理プロセッサは前記処理プロセッサの共有するメモ
リを有し、前記メモリ管理プロセッサは外部の実メモリ
と接続して仮想メモリを形成しデータを授受すると共に
プログラムを一時記録するキャッシュメモリを有し、前
記割込み管理プロセッサは割込み信号を外部から受け入
れると共に前記処理プロセッサの稼動状態を管理し、か
つ残るプロセッサが前記処理プロセッサとして所定のタ
スクを実行することを特徴とするシングルチップマイク
ロプロセッサ。4. The shared memory management processor according to claim 1, further comprising a shared memory management processor, a memory management processor, an interrupt management processor, and a plurality of processing processors as the functionally distributed processors. The memory management processor has a memory shared by the processing processor, the memory management processor has a cache memory that is connected to an external real memory to form a virtual memory to transfer data, and temporarily records a program, and the interrupt management processor interrupts A single-chip microprocessor, which receives a signal from the outside and manages an operating state of the processing processor, and the remaining processor executes a predetermined task as the processing processor.
セッサ、メモリ管理プロセッサ、および割込み管理プロ
セッサそれぞれは複数が備えられることを特徴とするシ
ングルチップマイクロプロセッサ。5. The single-chip microprocessor according to claim 4, wherein a plurality of shared memory management processors, memory management processors, and interrupt management processors are provided.
当該プロセッサそれぞれを接続するシフトレジスタと、
当該シフトレジスタそれぞれを単方向でループ状に接続
する通信用伝送路とで形成されるものであって、複数の
前記プロセッサそれぞれは基本構成のみで小規模化さ
れ、かつすべての上記構成要素は一つのＩＣ（集積回
路）チップに備えられ、機能的に分散した前記プロセッ
サとして共有メモリ管理プロセッサ、メモリ管理プロセ
ッサ、割込み管理プロセッサ、および複数の処理プロセ
ッサを備え、前記プロセッサの一つは前記処理プロセッ
サの共有するメモリを有する共有メモリ管理プロセッサ
とし、また前記プロセッサの他の一つは外部の実メモリ
と接続して仮想メモリを形成しデータを授受すると共に
プログラムを一時記録するキャッシュメモリを有するメ
モリ管理プロセッサとし、また他の一つのプロセッサは
割込み信号を外部から受け入れると共に前記処理プロセ
ッサの稼動状態を管理する割込み管理プロセッサとし、
かつ残りの前記プロセッサはタスクを実行する処理プロ
セッサとして、それぞれ備えられ、前記通信用伝送路お
よび前記シフトレジスタを用いて前記プロセッサ間で交
換する情報は固定長パケットであることを特徴とするシ
ングルチップマイクロプロセッサ。6. A plurality of functionally distributed processors,
A shift register connecting each of the processors,
And a transmission line for communication that connects each of the shift registers in a unidirectional manner in a loop, wherein each of the plurality of processors has only a basic configuration and is miniaturized, and all the above-mentioned components are integrated. A shared memory management processor, a memory management processor, an interrupt management processor, and a plurality of processing processors are provided as the functionally distributed processors provided in one IC (integrated circuit) chip, and one of the processors is one of the processing processors. A shared memory management processor having a shared memory, and another one of the processors is a memory management processor having a cache memory that is connected to an external real memory to form a virtual memory, exchanges data, and temporarily records a program. And the other processor sends an interrupt signal from the outside. Only the interrupt management processor for managing the operating state of the processor with add,
And the remaining processors are respectively provided as processing processors for executing tasks, and information exchanged between the processors using the communication transmission line and the shift register is a fixed-length packet. Microprocessor.
いて、前記固定長パケットは、パケットの種別、パケッ
トの宛先プロセッサ番号、パケットの発信元プロセッサ
番号、パケットの番号、および８バイトのデータ領域を
有することを特徴とするシングルチップマイクロプロセ
ッサ。7. The fixed length packet according to claim 1, wherein the fixed length packet is a packet type, a packet destination processor number, a packet source processor number, a packet number, and 8 bytes of data. A single-chip microprocessor having a region.
複数の小規模プロセッサそれぞれは、自己が起動を受け
て稼動する際のみ電源の供給を受けることを特徴とする
シングルチップマイクロプロセッサ。8. The single-chip microprocessor according to claim 1 or 6, wherein each of the plurality of small-scale processors is supplied with power only when the small-scale processor is activated and operates.
ロセッサの中の少なくとも一つを管理プロセッサとし、
当該管理プロセッサの一つが、プロセッサ起動のための
パケットを送出する場合のみ、このパケットの宛先プロ
セッサへ電力供給するため制御信号を発することを特徴
とするシングルチップマイクロプロセッサ。9. The management processor according to claim 8, wherein at least one of the plurality of small processors is a management processor,
A single-chip microprocessor, wherein one of the management processors issues a control signal for supplying power to a destination processor of this packet only when the packet for starting the processor is transmitted.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001224305A JP2003036169A (en) | 2001-07-25 | 2001-07-25 | Single chip microprocessor for performing parallel processing by a plurality of small-scale processors |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2001224305A JP2003036169A (en) | 2001-07-25 | 2001-07-25 | Single chip microprocessor for performing parallel processing by a plurality of small-scale processors |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003036169A true JP2003036169A (en) | 2003-02-07 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
|---|---|
| JP (1) | JP2003036169A (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006048570A (en) * | 2004-08-09 | 2006-02-16 | Seiko Epson Corp | Information processor and power-on method |
| WO2006059444A1 (en) * | 2004-12-03 | 2006-06-08 | Sony Computer Entertainment Inc. | Multi-processor system and program execution method in the system |
| JP2006172059A (en) * | 2004-12-15 | 2006-06-29 | Seiko Epson Corp | Information processor and information processing method |
| JP2006185259A (en) * | 2004-12-28 | 2006-07-13 | Seiko Epson Corp | Apparatus and method for processing information |
| JP2007011652A (en) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | Information processing apparatus, and program for making computer execute power control method |
| WO2008011135A1 (en) * | 2006-07-21 | 2008-01-24 | Microsoft Corporation | Avoiding cache line sharing in virtual machines |
| JP2009080853A (en) * | 2004-06-02 | 2009-04-16 | Intel Corp | Packet exchange for controlling system power modes |
| WO2010001526A1 (en) * | 2008-07-01 | 2010-01-07 | パナソニック株式会社 | Integrated circuit and electronic device |
| CN105204393A (en) * | 2015-08-13 | 2015-12-30 | 彭增金 | Single-chip microcomputer production research and development tool based on virtual nucleus single-chip microcomputer and realization method thereof |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03211656A (en) * | 1989-11-17 | 1991-09-17 | Texas Instr Inc <Ti> | Multi-processor system using crossbar link of processor and memory and method of operating the same |
| JPH03211636A (en) * | 1990-01-17 | 1991-09-17 | Fuji Xerox Co Ltd | Method for controlling file of floppy disk |
| JPH06274459A (en) * | 1993-03-17 | 1994-09-30 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH11272629A (en) * | 1998-03-19 | 1999-10-08 | Hitachi Ltd | Data processor |
-
2001
- 2001-07-25 JP JP2001224305A patent/JP2003036169A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03211656A (en) * | 1989-11-17 | 1991-09-17 | Texas Instr Inc <Ti> | Multi-processor system using crossbar link of processor and memory and method of operating the same |
| JPH03211636A (en) * | 1990-01-17 | 1991-09-17 | Fuji Xerox Co Ltd | Method for controlling file of floppy disk |
| JPH06274459A (en) * | 1993-03-17 | 1994-09-30 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH11272629A (en) * | 1998-03-19 | 1999-10-08 | Hitachi Ltd | Data processor |
Non-Patent Citations (1)
| Title |
|---|
| 福士将 他: "並列コンピュータＬＳＣにおけるフォールトトレラント手法について", 電子情報通信学会技術研究報告, vol. 98, no. 68, CSNG200000701013, 22 May 1998 (1998-05-22), JP, pages 93 - 100, ISSN: 0000751404 * |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009080853A (en) * | 2004-06-02 | 2009-04-16 | Intel Corp | Packet exchange for controlling system power modes |
| JP2006048570A (en) * | 2004-08-09 | 2006-02-16 | Seiko Epson Corp | Information processor and power-on method |
| WO2006059444A1 (en) * | 2004-12-03 | 2006-06-08 | Sony Computer Entertainment Inc. | Multi-processor system and program execution method in the system |
| US7805596B2 (en) | 2004-12-03 | 2010-09-28 | Sony Computer Entertainment Inc. | Highly integrated multiprocessor system |
| JP2006172059A (en) * | 2004-12-15 | 2006-06-29 | Seiko Epson Corp | Information processor and information processing method |
| JP2006185259A (en) * | 2004-12-28 | 2006-07-13 | Seiko Epson Corp | Apparatus and method for processing information |
| JP4617879B2 (en) * | 2004-12-28 | 2011-01-26 | セイコーエプソン株式会社 | Information processing apparatus and information processing method |
| JP2007011652A (en) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | Information processing apparatus, and program for making computer execute power control method |
| WO2008011135A1 (en) * | 2006-07-21 | 2008-01-24 | Microsoft Corporation | Avoiding cache line sharing in virtual machines |
| WO2010001526A1 (en) * | 2008-07-01 | 2010-01-07 | パナソニック株式会社 | Integrated circuit and electronic device |
| CN105204393A (en) * | 2015-08-13 | 2015-12-30 | 彭增金 | Single-chip microcomputer production research and development tool based on virtual nucleus single-chip microcomputer and realization method thereof |
| CN105204393B (en) * | 2015-08-13 | 2017-12-26 | 彭增金 | Single-chip microcomputer R＆D and production instrument and its implementation based on empty core single-chip microcomputer |
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Legal Events
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