JP2003031811A - Transistor and semiconductor device - Google Patents
Transistor and semiconductor deviceInfo
- Publication number
- JP2003031811A JP2003031811A JP2001214375A JP2001214375A JP2003031811A JP 2003031811 A JP2003031811 A JP 2003031811A JP 2001214375 A JP2001214375 A JP 2001214375A JP 2001214375 A JP2001214375 A JP 2001214375A JP 2003031811 A JP2003031811 A JP 2003031811A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- transistor
- source
- silicon layer
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、宇宙機器、原子力
機器、携帯電話等に使用されるトランジスタ及び半導体
装置に係り、特に、放射線環境下において使用されるト
ランジスタ及び当該トランジスタを有する半導体装置に
関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a transistor and a semiconductor device used in space equipment, nuclear equipment, mobile phones, etc., and more particularly to a transistor used in a radiation environment and a semiconductor device having the transistor.
【０００２】[0002]
【従来の技術】一般に、半導体ＩＣは放射線に弱い。例
えば、半導体ＩＣは、放射線入射によって、ＴＩＤ（To
tal Ionization Dose：放射線の積算被爆効果による電
気特性劣化現象）、ＳＥＬ（Single Event Latch Up：
高エネルギー粒子による過電流発生現象）、ＳＥＵ（Si
ngle Event Upset：高エネルギー粒子によるメモリ情報
反転現象）等の影響を受ける。従って、例えば宇宙機器
の如く、放射線に晒される環境下において使用される半
導体ＩＣには、常に高い放射線耐性が要求される。半導
体ＩＣには種々の形態があるが、宇宙機器等の放射線に
晒される環境下では、耐放射線性の観点から、回路に工
夫をして放射線耐性を高めたICや完全空乏型のＳＯＩ−
ＩＣ（Silicon on Insulator-IC）が有効であると報告
されている。(特開平７−１６２０１１)
図８（ａ）にｎチャネル電界効果トランジスタを内蔵す
る従来の完全空乏型ＳＯＩ−ＩＣ５０の構造を示した斜
視図、図８（ｂ）にその上面図、図８（ｃ）に当該ＳＯ
Ｉ−ＩＣ５０が内蔵するトランジスタの回路記号図を、
それぞれ示す。図８（ａ）に示すように、ＳＯＩ−ＩＣ
５０は、Ｓｉ等の基板５１上にＳｉＯ2膜等の絶縁基板
５２を設け、このＳｉＯ2膜等の絶縁基板５２上にｎチ
ャネル電界効果トランジスタを設けた構成となってい
る。トランジスタには、ボディ５４（ｐ型半導体）、ソ
ース５３（ｎ型半導体）、ドレイン５５（ｎ型半導
体）、ゲート電極５６が設けられ、図８（ｃ）に示す回
路を形成している。2. Description of the Related Art Generally, semiconductor ICs are vulnerable to radiation. For example, a semiconductor IC may receive TID (To
tal Ionization Dose: Degradation of electrical characteristics due to cumulative exposure to radiation), SEL (Single Event Latch Up:
Overcurrent generation phenomenon due to high-energy particles), SEU (Si
ngle Event Upset: Memory information inversion phenomenon due to high energy particles). Therefore, a semiconductor IC used in an environment exposed to radiation such as space equipment is always required to have high radiation resistance. There are various types of semiconductor ICs, but in an environment exposed to radiation such as space equipment, from the viewpoint of radiation resistance, an IC with improved radiation resistance by devising a circuit or a fully depleted SOI-
It is reported that IC (Silicon on Insulator-IC) is effective. (Japanese Patent Laid-Open No. 7-162011) FIG. 8A is a perspective view showing the structure of a conventional fully depleted SOI-IC 50 having an n-channel field effect transistor built-in, FIG. 8B is a top view thereof, and FIG. The SO in c)
I-IC50 built-in transistor circuit symbol diagram,
Shown respectively. As shown in FIG. 8A, the SOI-IC
In the structure 50, an insulating substrate 52 such as a SiO 2 film is provided on a substrate 51 such as Si, and an n-channel field effect transistor is provided on the insulating substrate 52 such as a SiO 2 film. The transistor is provided with a body 54 (p-type semiconductor), a source 53 (n-type semiconductor), a drain 55 (n-type semiconductor), and a gate electrode 56 to form the circuit shown in FIG. 8C.
【０００３】図８に示したＳＯＩ−ＩＣ５０におけるＳ
ＥＵ発生のメカニズムを、図９、図１０に従って説明す
る。なお、図９は、ＳＥＵ発生の流れを示したフローで
あり、図１０は、図９の各ステップにおいて発生する現
象を模式的に示した概念図である。S in the SOI-IC 50 shown in FIG.
The mechanism of EU generation will be described with reference to FIGS. 9 and 10. Note that FIG. 9 is a flow showing the flow of SEU generation, and FIG. 10 is a conceptual diagram schematically showing the phenomenon occurring in each step of FIG.
【０００４】図９に示すように、通常状態にあるＳＯＩ
−ＩＣ５０（図１０（ａ））のボディ領域に高エネルギ
ー粒子が入射すると（図１０（ｂ））、電荷（＋、−）
が発生し（図１０（ｃ））、各電極へと移動する（図１
０（ｄ））。これにより、ＳＯＩ−ＩＣ５０の出力電圧
は、高エネルギー粒子の入射によって偶然に発生した電
荷によって変動を受ける。その結果、メモリ情報（０or
１）の反転現象によるＩＣの誤作動（ソフトエラー）が
発生する場合がある。この様な単発の高エネルギー粒子
によるメモリ情報（０or１）の反転現象が、ＳＥＵであ
る。。As shown in FIG. 9, SOI in a normal state
-When high-energy particles are incident on the body region of -IC50 (Fig. 10 (a)) (Fig. 10 (b)), charges (+,-) are generated.
Occurs (Fig. 10 (c)) and moves to each electrode (Fig. 1).
0 (d)). As a result, the output voltage of the SOI-IC 50 is changed by the charge that is accidentally generated by the incidence of high energy particles. As a result, memory information (0 or
There may be a case where an IC malfunction (soft error) occurs due to the reversal phenomenon of 1). The inversion phenomenon of the memory information (0 or 1) by such a single high-energy particle is SEU. .
【０００５】放射線耐性の高いＩＣは、一般に高価、低
性能であることから、実用的ではない。さらに、完全空
乏型ＳＯＩ−ＩＣにおいて、放射線耐性は完全とは言え
ないことがわかった。An IC having high radiation resistance is not practical because it is generally expensive and has low performance. Furthermore, it was found that the radiation resistance was not perfect in the fully depleted SOI-IC.
【０００６】しかしながら、近年においては、宇宙機器
の多機能化、処理能力向上要求に伴い、低コスト・高速
・耐放射線性を有する高性能トランジスタ、半導体装置
が強く望まれている。However, in recent years, a high-performance transistor and a semiconductor device having low cost, high speed, and radiation resistance have been strongly demanded along with the demand for multi-functionalization of space equipment and improvement of processing capacity.
【０００７】[0007]
【発明が解決しようとする課題】本発明は、上記事情を
鑑みてなされたもので、ＳＥＵ耐性が高く、高性能で低
価なトランジスタ、半導体装置を提供することを目的と
している。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a high-performance, low-cost transistor and semiconductor device having high SEU resistance.
【０００８】[0008]
【課題を解決するための手段】本発明は、上記目的を達
成するため、次のような手段を講じている。The present invention takes the following means in order to achieve the above object.
【０００９】本発明の第１の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に形成され、第１導電型であるボディ、第２導電型
であるソース、ドレインからなる部分と、前記ボディ及
び前記ソースにボディと同一導電型で接合され、前記ソ
ースと同じもしくは低い電位が供給されるボディ端子
と、を具備するｎチャネル電界効果トランジスタであっ
て、前記ボディにおいて放射線によって発生した正電荷
は、前記ボディ端子を介して当該トランジスタ外に流出
することを特徴とするトランジスタである。A first aspect of the present invention is to provide an insulating substrate, a silicon layer formed on the insulating substrate, a body of the first conductivity type formed on the silicon layer, and a second conductivity type. An n-channel field effect transistor, comprising: a source / drain portion; and a body and a body terminal that is connected to the source with the same conductivity type as the body and is supplied with the same or lower potential than the source. A positive charge generated by radiation in the body flows out of the transistor through the body terminal.
【００１０】本発明の第２の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に形成され、第１導電型であるボディ、第２導電型
であるソース、ドレインからなる部分と、前記ボディ及
び前記ソースにボディと同一導電型で接合され、前記ソ
ースと同じもしくは高い電位が供給されるボディ端子
と、を具備するｐチャネル電界効果トランジスタであっ
て、前記ボディにおいて放射線によって発生した負電荷
は、前記ボディ端子を介して当該トランジスタ外に流出
することを特徴とするトランジスタである。A second aspect of the present invention is to provide an insulating substrate, a silicon layer formed on the insulating substrate, a body of the first conductivity type formed on the silicon layer, and a second conductivity type. A p-channel field effect transistor comprising: a source / drain portion; and a body and a body terminal that is connected to the source with the same conductivity type as the body and is supplied with the same or higher potential as the source. The negative charge generated by radiation in the body flows out of the transistor through the body terminal.
【００１１】本発明の第３の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に形成され、第１導電型であるボディ、第２導電型
であるソース、ドレインからなる部分と、前記ボディに
ボディと同一導電型で接合され、当該ボディと同じもし
くは低い電位が供給されるボディ端子を具備するｎチャ
ネル電界効果トランジスタであって、前記ボディにおい
て放射線によって生成された正電荷は、前記ボディ端子
を介して当該トランジスタ外に流出すること、を特徴と
するトランジスタである。A third aspect of the present invention is to provide an insulating substrate, a silicon layer formed on the insulating substrate, a body of the first conductivity type formed on the silicon layer, and a second conductivity type. What is claimed is: 1. An n-channel field effect transistor comprising: a source / drain portion and a body terminal, which is connected to the body with the same conductivity type as the body and is supplied with the same or lower potential as the body, wherein The positive charge generated by the outflows to the outside of the transistor via the body terminal.
【００１２】本発明の第４の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に形成され、第１導電型であるボディ、第２導電型
であるソース、ドレインからなる部分と、前記ボディに
ボディと同一導電型で接合され、当該ボディと同じもし
くは高い電位が供給されるボディ端子を具備するｐチャ
ネル電界効果トランジスタであって、前記ボディにおい
て放射線によって生成された負電荷は、前記ボディ端子
を介して当該トランジスタ外に流出すること、を特徴と
するトランジスタである。A fourth aspect of the present invention is to provide an insulating substrate, a silicon layer formed on the insulating substrate, a body of the first conductivity type formed on the silicon layer, and a second conductivity type. What is claimed is: 1. A p-channel field effect transistor, comprising: a source / drain portion and a body terminal, which is joined to the body with the same conductivity type as the body, and is supplied with the same or high potential as the body. The negative charge generated by the outflows to the outside of the transistor through the body terminal.
【００１３】本発明の第５の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に複数形成されたｎチャネル電界効果トランジスタ
と、を具備する半導体装置であって、前記各トランジス
タは、第１導電型であるボディ、第２導電型であるソー
ス、ドレインからなる部分と、前記ボディ及び前記ソー
スにボディと同一導電型で接合され、前記ソースと同じ
もしくは低い電位が供給されるボディ端子と、を有し、
前記ボディにおいて放射線によって発生した正電荷は、
前記ボディ端子を介して前記トランジスタ外に流出する
こと、特徴とする半導体装置である。A fifth aspect of the present invention is a semiconductor device comprising an insulating substrate, a silicon layer formed on the insulating substrate, and a plurality of n-channel field effect transistors formed on the silicon layer. Wherein each of the transistors is joined to the body and the source with the same conductivity type as that of the body, and a portion including a body of the first conductivity type, a source of the second conductivity type, and a drain. Or a body terminal to which a low potential is supplied,
The positive charge generated by the radiation in the body is
The semiconductor device is characterized in that it flows out of the transistor through the body terminal.
【００１４】本発明の第６の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に複数形成されたｐチャネル電界効果トランジスタ
と、を具備する半導体装置であって、前記各トランジス
タは、第１導電型であるボディ、第２導電型であるソー
ス、ドレインからなる部分と、前記ボディ及び前記ソー
スにボディと同一導電型で接合され、前記ソースと同じ
もしくは高い電位が供給されるボディ端子と、を有し、
前記ボディにおいて放射線によって発生した負電荷は、
前記ボディ端子を介して前記トランジスタ外に流出する
こと、特徴とする半導体装置である。A sixth aspect of the present invention is a semiconductor device comprising an insulating substrate, a silicon layer formed on the insulating substrate, and a plurality of p-channel field effect transistors formed on the silicon layer. Wherein each of the transistors is joined to the body and the source with the same conductivity type as that of the body, and a portion including a body of the first conductivity type, a source of the second conductivity type, and a drain. Or with a body terminal to which a high potential is supplied,
The negative charge generated by the radiation in the body is
The semiconductor device is characterized in that it flows out of the transistor through the body terminal.
【００１５】本発明の第７の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に複数形成されたｎチャネル電界効果トランジスタ
と、を具備する半導体装置であって、 前記各トランジ
スタは、前記シリコン層に形成され、第１導電型である
ボディ、第２導電型であるソース、ドレインからなる部
分と、前記ゲートにボディと同一導電型で接合され、当
該ボディと同じもしくは低い電位が供給されるボディ端
子を有し、前記ボディにおいて放射線によって発生した
正電荷は、前記ボディ端子を介して当該トランジスタ外
に流出すること、特徴とする半導体装置である。A seventh aspect of the present invention is a semiconductor device comprising an insulating substrate, a silicon layer formed on the insulating substrate, and a plurality of n-channel field effect transistors formed on the silicon layer. Wherein each of the transistors is formed in the silicon layer, and is joined to a portion of a body having a first conductivity type, a source and a drain having a second conductivity type, and the gate having the same conductivity type as the body, A semiconductor device having a body terminal to which the same or lower potential as that of the body is supplied, and positive charges generated by radiation in the body flow out of the transistor through the body terminal.
【００１６】本発明の第８の視点は、絶縁性基板と、前
記絶縁性基板上に形成されたシリコン層と、前記シリコ
ン層に複数形成されたｐチャネル電界効果トランジスタ
と、を具備する半導体装置であって、前記各トランジス
タは、前記シリコン層に形成され、第１導電型であるボ
ディ、第２導電型であるソース、ドレインからなる部分
と、前記ボディにボディと同一導電型で接合され、当該
ボディと同じもしくは高い電位が供給されるボディ端子
を有し、前記ボディにおいて放射線によって発生した負
電荷は、前記ボディ端子を介して当該トランジスタ外に
流出すること、特徴とする半導体装置である。An eighth aspect of the present invention is a semiconductor device comprising an insulating substrate, a silicon layer formed on the insulating substrate, and a plurality of p-channel field effect transistors formed on the silicon layer. Wherein each of the transistors is formed in the silicon layer, and is joined to the body with the same conductivity type as the body and a portion including a body of the first conductivity type, a source and a drain of the second conductivity type, A semiconductor device having a body terminal to which the same or higher potential as that of the body is supplied, and negative charges generated by radiation in the body flow out of the transistor through the body terminal.
【００１７】このような構成によれば、ＳＥＵ耐性が高
く、高性能で低価なトランジスタ及び半導体装置を実現
することができる。With this structure, it is possible to realize a high-performance and low-priced transistor and semiconductor device having high SEU resistance.
【００１８】[0018]
【発明の実施の形態】以下、本発明に係るトランジスタ
及び当該トランジスタを有する集積回路の実施形態を図
面に従って説明する。本発明の技術的思想は、ＳＯＩ構
造の完全空乏型及び部分空乏型のいずれにも適用可能で
あるが、説明の簡単のため、以下では完全空乏型を例に
説明する。また、ＳＯＩ構造のＩＣの他に、同じく絶縁
基板上にシリコン層を形成するＳＯＳ（Silicon in Sap
phire）−ＩＣ等があるが、同じく説明の簡単のため、
ＳＯＩ−ＩＣを例に説明する。なお、略同一の機能及び
構成を有する構成要素については、同一符号を付し、重
複説明は必要な場合にのみ行う。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of a transistor according to the present invention and an integrated circuit having the transistor will be described below with reference to the drawings. The technical idea of the present invention is applicable to both the fully depleted type and the partially depleted type of the SOI structure, but for the sake of simplicity of explanation, the fully depleted type will be described below as an example. Further, in addition to the SOI structure IC, an SOS (Silicon in Sap) which also forms a silicon layer on an insulating substrate.
phire) -IC etc., but also for the sake of simple explanation,
The SOI-IC will be described as an example. It should be noted that components having substantially the same function and configuration are denoted by the same reference numerals, and redundant description will be given only when necessary.
【００１９】図１（ａ）は、本実施形態に係る完全空乏
型ＳＯＩ−ＩＣ１０の構造を説明するためにトランジス
タ部分を切り出した斜視図、図１（ｂ）はその上面図、
図１（ｃ）は当該ＳＯＩ−ＩＣ１０が内蔵するトランジ
スタの回路記号図をそれぞれ示す。FIG. 1A is a perspective view in which a transistor portion is cut out in order to explain the structure of the fully depleted SOI-IC 10 according to this embodiment, and FIG. 1B is a top view thereof.
FIG. 1C is a circuit symbol diagram of a transistor incorporated in the SOI-IC 10.
【００２０】図１（ａ）に示すように、ＳＯＩ−ＩＣ１
０は、ＳｉＯ２膜等の絶縁基板１２上にＳｉ活性層２０
を設け、このＳｉ活性層２０にｎチャネル或いはｐチャ
ネル電界効果トランジスタ（図１では、ｎチャネル）を
設けた構成となっている。電界効果トランジスタは、ｎ
型半導体に狭持されたｐ型半導体とからなるＳｉ活性層
２０、ｎ型半導体にソース電極を設けたソース１３、ｎ
型半導体にドレイン電極を設けたドレイン１４、ｐ型半
導体にゲート電極１７及び酸化膜を設けたボディ１５を
有している。As shown in FIG. 1A, the SOI-IC1
0 is the Si active layer 20 on the insulating substrate 12 such as a SiO 2 film.
And the Si active layer 20 is provided with an n-channel or p-channel field effect transistor (n-channel in FIG. 1). The field effect transistor is n
Active layer 20 composed of a p-type semiconductor sandwiched between n-type semiconductors, a source 13 provided with a source electrode on an n-type semiconductor, n
It has a drain 14 provided with a drain electrode on the type semiconductor, and a body 15 provided with a gate electrode 17 and an oxide film on the p-type semiconductor.
【００２１】また、ＳＯＩ−ＩＣ１０には、ＳＥＵ（Si
ngle Event Upset：メモリ情報反転）耐性を向上させる
ための手法が施されている。すなわち、ＳＯＩ−ＩＣ１
０には、高エネルギー粒子が入射した場合に発生する電
荷を当該ＳＯＩ−ＩＣ１０から排出するための電荷排出
用端子１６（「ボディ端子」とも称される場合があ
る。）が設けられている。この電荷排出用端子１６は、
ボディ１５及びソース１３に接合されており、また、ソ
ース１３と同じもしくは低い電位、例えばＧＮＤ電位に
維持される。高エネルギー粒子による偶発的な発生電荷
は、当該電荷排出用端子１６から後述するメカニズムに
て抜き出され、ＧＮＤ等に排出される。Further, the SOI-IC 10 has a SEU (Si
ngle Event Upset: Memory information inversion) A technique is applied to improve resistance. That is, SOI-IC1
0 is provided with a charge discharging terminal 16 (also referred to as a “body terminal”) for discharging charges generated when high-energy particles are incident from the SOI-IC 10. The charge discharging terminal 16 is
It is joined to the body 15 and the source 13, and is maintained at the same or lower potential as the source 13, for example, the GND potential. Accidental charges generated by the high-energy particles are extracted from the charge discharging terminal 16 by a mechanism described later and discharged to GND or the like.
【００２２】電荷排出用端子１６は、コスト低減や製造
の簡便性等の観点から、一般的にはボディ１５に使用さ
れる素材（今の場合、ｐ型半導体）に電極を設けたもの
が使用される。しかし、同様の機能を果たすことができ
れば、その素材に限定はない。また、電荷排出用端子１
６の位置、形状、個数についても、ボディ１５及びソー
ス１３に接続され、高エネルギー粒子による偶発的な発
生電荷を取り出すものであれば、何ら制限はない。例え
ば、次のような変形も可能である。The charge discharging terminal 16 is generally made of a material (p-type semiconductor in this case) used for the body 15 and provided with an electrode, from the viewpoint of cost reduction and manufacturing simplicity. To be done. However, the material is not limited as long as it can perform the same function. In addition, the charge discharging terminal 1
The position, shape, and number of 6 are not limited as long as they are connected to the body 15 and the source 13 and take out accidental charges generated by high-energy particles. For example, the following modifications are possible.
【００２３】図２（ａ）、（ｂ）は、ＳＯＩ−ＩＣ１０
の変形例を説明する為の図であり、ＳＯＩ−ＩＣ１０の
断面図である。図２（ａ）、（ｂ）に示すように、本Ｓ
ＯＩ−ＩＣ１０には、トランジスタがＳｉＯ２膜１２上
に複数埋め込まれた構成となっている。図１に示したＳ
ＯＩ−ＩＣ１０では、ＳＥＵ耐性向上手法として、図２
（ａ）に示す様に、ボディ１５及びソース１３の双方に
接合された電荷排出用端子１６を有する構成であった。
これに対し、例えば図２（ｂ）に示す様に、ボディ１５
のみに接合された電荷排出用端子２１を有するものであ
ってもよい。この様な構成であっても、後述する電荷の
排出機能を果たすことができ、ＳＥＵ耐性の向上を達成
することができる。2A and 2B show the SOI-IC10.
It is a figure for demonstrating the modification of this, and is sectional drawing of SOI-IC10. As shown in FIG. 2A and FIG.
The OI-IC 10 has a structure in which a plurality of transistors are embedded on the SiO 2 film 12. S shown in FIG.
In the OI-IC10, FIG.
As shown in (a), the structure has the charge discharging terminal 16 joined to both the body 15 and the source 13.
On the other hand, for example, as shown in FIG.
It may have the electric charge discharging terminal 21 joined only to. Even with such a configuration, it is possible to perform the charge discharging function described later, and to improve the SEU resistance.
【００２４】なお、ＳＯＩ−ＩＣ１０が内蔵するトラン
ジスタがｐチャネル電界効果トランジスタである場合に
は、図１（ａ）、（ｂ）に示した電荷排出用端子１６
は、ボディ１５及びソース１３の双方に接合され、当該
ソース１３と同じもしくは高い電位に維持される形態と
なる。また、図２（ｂ）に示した電荷排出用端子２１
は、ボディ１５のみに接続され、当該ボディ１５と同じ
もしくは高い電位に維持される。When the transistor incorporated in the SOI-IC 10 is a p-channel field effect transistor, the charge discharging terminal 16 shown in FIGS. 1 (a) and 1 (b) is used.
Is joined to both the body 15 and the source 13 and is maintained at the same or higher potential as the source 13. In addition, the charge discharging terminal 21 shown in FIG.
Is connected only to the body 15 and is maintained at the same or higher potential as the body 15.
【００２５】次に、ＳＯＩ−ＩＣ１０おけるＳＥＵ発生
防止のメカニズムを、図３、図４に従って説明する。Next, the mechanism for preventing SEU occurrence in the SOI-IC 10 will be described with reference to FIGS.
【００２６】図３は、ＳＥＵ発生防止のメカニズムを説
明するためのフローであり、図４は、図３の各ステップ
において発生する現象を模式的に示した概念図である。
図３において、ｎチャネル電界効果トランジスタを有す
るＳＯＩ−ＩＣ１０（図４（ａ））のＳｉ活性層２０に
高エネルギー粒子が入射すると（図４（ｂ））、正電荷
及び負電荷が発生する（図４（ｃ））。FIG. 3 is a flow for explaining the mechanism for preventing SEU generation, and FIG. 4 is a conceptual diagram schematically showing the phenomenon occurring in each step of FIG.
In FIG. 3, when high-energy particles enter the Si active layer 20 of the SOI-IC 10 (FIG. 4A) having an n-channel field effect transistor (FIG. 4B), positive charges and negative charges are generated ( FIG. 4 (c)).
【００２７】ＳＯＩ−ＩＣ１０においては、ドレインは
ソースよりも高電位であり、また、電荷排出用端子１６
はソースと同じもしくは低電位（図では、ＧＮＤ電位）
である。従って、高エネルギー粒子によって発生した正
電荷は電荷排出用端子１６の方向に流れ、当該電荷排出
用端子１６を介してＧＮＤへと落とされる（図４
（ｄ））。従って、ＳＯＩ−ＩＣ１０の出力電圧は、高
エネルギーによって偶然に発生した電荷によって変動さ
れず、その結果、メモリ情報（０or１）の反転現象（Ｓ
ＥＵ）の発生は、従来に比して低下する。In the SOI-IC 10, the drain has a higher potential than the source, and the charge discharging terminal 16 is used.
Is the same as or lower than the source (GND potential in the figure)
Is. Therefore, the positive charges generated by the high-energy particles flow toward the charge discharging terminal 16 and are dropped to the GND via the charge discharging terminal 16 (FIG. 4).
(D)). Therefore, the output voltage of the SOI-IC 10 is not changed by the charge that is accidentally generated due to high energy, and as a result, the inversion phenomenon (S or S) of the memory information (0 or 1).
The occurrence of EU) is lower than in the past.
【００２８】なお、図２（ｂ）に示したｎチャネル電界
効果トランジスタの変形例では、高エネルギー粒子の入
射によりＳｉ活性層２０において発生した正電荷は、ボ
ディ１５に存在するものについては電荷排出用端子２１
から、ＳＯＩ−ＩＣ１０外に排出される。In the modification of the n-channel field effect transistor shown in FIG. 2B, positive charges generated in the Si active layer 20 due to the incidence of high energy particles are discharged in the body 15. Terminal 21
Are discharged from the SOI-IC 10.
【００２９】また、ＳＯＩ−ＩＣ１０がｐチャネル電界
効果トランジスタを有する場合には、図３に示したフロ
ーに従って、図５に示す形態にて負電荷の排出が行われ
る。When the SOI-IC 10 has a p-channel field effect transistor, negative charges are discharged in the form shown in FIG. 5 according to the flow shown in FIG.
【００３０】発明者らは、本ＳＯＩ−ＩＣ１０に用いた
トランジスタの性能を検討すべく、本実施形態に係る手
法を採用したＳＯＩ−ＩＣの実放射線試験（高エネルギ
ー粒子照射試験）を行っている。この実験によれば、従
来の完全空乏型ＳＯＩ−ＩＣと比較して約２〜３倍のＳ
ＥＵ耐性向上を確認することができた。The inventors have conducted an actual radiation test (high energy particle irradiation test) of the SOI-IC adopting the method according to this embodiment in order to study the performance of the transistor used in the present SOI-IC 10. . According to this experiment, as compared with the conventional fully depleted SOI-IC, the S is about 2-3 times as high.
It was confirmed that EU resistance was improved.
【００３１】図６は、従来のＳＯＩ−ＩＣ（ボディ端子
なし）の放射線耐性の試験結果を、図７は、本実施形態
に係るＳＯＩ−ＩＣ（ボディ端子あり）の放射線耐性の
試験結果を、それぞれ示したグラフである。各図におい
て、横軸は線エネルギー付与（ＬＥＴ：Linear Energy
Transfer）[MeV-cm2/mg]を示し、縦軸は反転断面積σ
（粒子によりエラーが発生した総領域）[cm2]を示す。
なお、各図のグラフでは、ＩＣのメモリセル当たりの断
面積に換算している[cm2/mg]。FIG. 6 shows the radiation resistance test result of the conventional SOI-IC (without body terminal), and FIG. 7 shows the radiation resistance test result of the SOI-IC (with body terminal) according to the present embodiment. It is the graph which showed each. In each figure, the horizontal axis represents linear energy application (LET: Linear Energy).
Transfer) [MeV-cm 2 / mg], where the vertical axis is the inversion cross section σ
(Total area where an error occurred due to particles) [cm 2 ] is shown.
In the graphs of each figure, the cross-sectional area per memory cell of the IC is converted [cm 2 / mg].
【００３２】図６からわかるように、従来のＳＯＩ−Ｉ
Ｃの放射線耐性は、３〜４[MeV-cm2/mg]であり、一方、
図７からわかるように、本実施形態に係る手法を用いた
ＳＯＩ−ＩＣの放射線耐性は、８〜９[MeV-cm2/mg]であ
る。本試験結果からもわかるように、本実施形態に係る
手法が放射線耐性の向上に有効であることがわかる。As can be seen from FIG. 6, the conventional SOI-I
The radiation resistance of C is 3 to 4 [MeV-cm 2 / mg], while
As can be seen from FIG. 7, the radiation resistance of the SOI-IC using the method according to this embodiment is 8 to 9 [MeV-cm 2 / mg]. As can be seen from the results of this test, it can be seen that the method according to this embodiment is effective in improving radiation resistance.
【００３３】また、発明者らは、静止軌道上の宇宙機器
に搭載された本トランジスタに放射線が入射した場合の
ＳＥＵ発生頻度のシミュレーション解析をも行った。そ
の結果、従来の完全空乏型ＳＯＩ−ＩＣのＳＥＵ発生頻
度に比べて、発生頻度を約１／５に抑えることができ
た。The inventors also conducted a simulation analysis of the SEU occurrence frequency when radiation is incident on the present transistor mounted on the space equipment on a geostationary orbit. As a result, it was possible to suppress the occurrence frequency to about ⅕ of the SEU occurrence frequency in the conventional fully depleted SOI-IC.
【００３４】以上述べた構成によれば、以下の効果を得
ることができる。According to the configuration described above, the following effects can be obtained.
【００３５】従来のトランジスタでは、高エネルギー粒
子の入射により発生した電荷は、ソース、ドレインのみ
に流れる様になっている。従って、従来のＳＯＩ−ＩＣ
は、これ以外に電荷を排出する経路を持たない。これに
対し、本ＳＯＩ−ＩＣ１０が有するトランジスタでは、
高エネルギー粒子の入射により発生した電荷は、ソー
ス、ドレインへと流出せず、電位の低い電荷排出用端子
へと流れ込む構成となっている。従って、高エネルギー
粒子の入射による影響は著しく低減し、ＳＯＩ−ＩＣ１
０の出力電圧は安定するから、ＩＣの誤作動発生率を低
下させることができる。In the conventional transistor, charges generated by the incidence of high energy particles flow only to the source and drain. Therefore, the conventional SOI-IC
Has no other path for discharging charges. On the other hand, in the transistor included in the SOI-IC10,
The charge generated by the incidence of high-energy particles does not flow out to the source and drain, but flows into the charge discharging terminal having a low potential. Therefore, the influence of the incidence of high energy particles is significantly reduced, and the SOI-IC1
Since the output voltage of 0 is stable, it is possible to reduce the malfunction occurrence rate of the IC.
【００３６】また、本ＳＥＵ耐性向上手法は、例えば高
性能である従来の民生ＳＯＩ−ＩＣに電荷排出用端子を
設ける等、簡単な改良によって実現することが可能であ
る。従って、高性能であり高い放射線耐性をもつＳＯＩ
−ＩＣを低コストで簡単に実現することが可能である。The SEU resistance improving method can be realized by a simple improvement such as providing a charge discharging terminal in a conventional high performance consumer SOI-IC. Therefore, SOI with high performance and high radiation resistance
-The IC can be easily realized at low cost.
【００３７】以上、本発明を実施形態に基づき説明した
が、本発明の思想の範疇において、当業者であれば、各
種の変更例及び修正例に想到し得るものであり、それら
変形例及び修正例についても本発明の範囲に属するもの
と了解される。例えば以下に示すように、その要旨を変
更しない範囲で種々変形可能である。The present invention has been described above based on the embodiments. However, within the scope of the idea of the present invention, those skilled in the art can come up with various modifications and modifications, and the modifications and modifications. It is understood that the examples also belong to the scope of the present invention. For example, as shown below, various modifications can be made without changing the gist of the invention.
【００３８】本ＳＥＵ耐性向上手法は、例えば、コンピ
ュータのＣＰＵ、メモリ等に使用される集積回路にも適
用することが可能である。また、上記実施形態において
例示した宇宙機器に限らず、放射線の一種であるα線に
よる誤動作対策として地上でのコンピュータや携帯電話
等にも使用することが可能である。The SEU tolerance improving method can be applied to, for example, an integrated circuit used as a CPU, a memory or the like of a computer. Further, the invention is not limited to the space equipment exemplified in the above embodiment, but can be used for a computer on the ground, a mobile phone or the like as a countermeasure against malfunction due to α rays which is a type of radiation.
【００３９】また、各実施形態は可能な限り適宜組み合
わせて実施してもよく、その場合組合わせた効果が得ら
れる。さらに、上記実施形態には種々の段階の発明が含
まれており、開示される複数の構成要件における適宜な
組合わせにより種々の発明が抽出され得る。例えば、実
施形態に示される全構成要件から幾つかの構成要件が削
除されても、発明が解決しようとする課題の欄で述べた
課題が解決でき、発明の効果の欄で述べられている効果
の少なくとも１つが得られる場合には、この構成要件が
削除された構成が発明として抽出され得る。The respective embodiments may be combined as appropriate as much as possible, in which case the combined effects can be obtained. Further, the embodiments include inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent elements are deleted from all the constituent elements shown in the embodiment, the problem described in the section of the problem to be solved by the invention can be solved, and the effect described in the section of the effect of the invention can be solved. When at least one of the above is obtained, the configuration in which this constituent element is deleted can be extracted as the invention.
【００４０】[0040]
【発明の効果】以上本発明によれば、ＳＥＵ耐性が高
く、高性能で低価なトランジスタ、半導体装置を実現で
きる。As described above, according to the present invention, it is possible to realize a high-performance and low-priced transistor or semiconductor device having high SEU resistance.
【図１】図１（ａ）は、本実施形態に係る完全空乏型Ｓ
ＯＩ−ＩＣ１０の構造を説明するためにトランジスタ部
分を切り出した斜視図、図１（ｂ）はその上面図、図１
（ｃ）は当該ＳＯＩ−ＩＣ１０が内蔵するトランジスタ
の回路記号図である。FIG. 1A is a fully depleted type S according to the present embodiment.
In order to explain the structure of the OI-IC10, a perspective view in which a transistor portion is cut out, FIG. 1B is a top view thereof, and FIG.
(C) is a circuit symbol diagram of a transistor incorporated in the SOI-IC 10.
【図２】図２（ａ）、（ｂ）は、ＳＯＩ−ＩＣ１０の変
形例を説明する為の図である。2A and 2B are diagrams for explaining a modification of the SOI-IC 10. FIG.
【図３】図３は、ＳＥＵ発生防止のメカニズムを説明す
るためのフローである。FIG. 3 is a flow chart for explaining a mechanism for preventing SEU occurrence.
【図４】図４は、ｎチャネル電界効果トランジスタにお
いて発生するＳＥＵを模式的に示した概念図である。FIG. 4 is a conceptual diagram schematically showing SEU generated in an n-channel field effect transistor.
【図５】図５は、ｐチャネル電界効果トランジスタにお
いて発生するＳＥＵを模式的に示した概念図である。FIG. 5 is a conceptual diagram schematically showing SEU generated in a p-channel field effect transistor.
【図６】図６は、実施形態に係るＳＯＩ−ＩＣの効果を
説明するための図であり、従来のＳＯＩ−ＩＣ（ボディ
端子なし）の放射線耐性の試験結果を示したグラフであ
る。FIG. 6 is a diagram for explaining an effect of the SOI-IC according to the embodiment, and is a graph showing a radiation resistance test result of a conventional SOI-IC (without a body terminal).
【図７】図７は、実施形態に係るＳＯＩ−ＩＣの効果を
説明するための図であり、本実施形態に係るＳＯＩ−Ｉ
Ｃ（ボディ端子あり）の放射線耐性の試験結果を、それ
ぞれ示したグラフである。FIG. 7 is a diagram for explaining the effect of the SOI-IC according to the embodiment, and the SOI-I according to the present embodiment.
It is the graph which showed the test result of the radiation resistance of C (with a body terminal), respectively.
【図８】図８（ａ）は、ｎチャネル電界効果トランジス
タを内蔵する従来の完全空乏型ＳＯＩ−ＩＣ５０の構造
を示した斜視図、図８（ｂ）はその上面図、図８（ｃ）
は当該ＳＯＩ−ＩＣ５０が内蔵するトランジスタの回路
記号図である。8A is a perspective view showing the structure of a conventional fully depleted SOI-IC 50 including an n-channel field effect transistor, FIG. 8B is a top view thereof, and FIG.
3 is a circuit symbol diagram of a transistor incorporated in the SOI-IC 50. FIG.
【図９】図９は、ＳＥＵ発生の流れを示したフローであ
る。FIG. 9 is a flow showing a flow of SEU generation.
【図１０】図１０は、図９の各ステップにおいて発生す
る現象を模式的に示した概念図である。FIG. 10 is a conceptual diagram schematically showing a phenomenon that occurs in each step of FIG. 9.
１０…ＳＯＩ−ＩＣ １１… Ｓｉ基板 １２… 絶縁性基板 １３…ソース １４…ドレイン １５… ボディ １６…電荷排出用端子（ボディ端子） １７…ゲート電極 ２０…Ｓｉ活性層 ２１…電荷排出用端子 10 ... SOI-IC 11 ... Si substrate 12 ... Insulating substrate 13 ... Source 14 ... Drain 15 ... Body 16 ... Charge discharging terminal (body terminal) 17 ... Gate electrode 20 ... Si active layer 21 ... Terminal for discharging electric charge
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 茂 愛知県小牧市大字東田中1200番地 三菱重 工業株式会社名古屋誘導推進システム製作 所内 (72)発明者 黒田 能克 愛知県小牧市大字東田中1200番地 三菱重 工業株式会社名古屋誘導推進システム製作 所内 Ｆターム(参考） 5F110 AA21 AA30 BB04 BB05 CC02 DD04 DD05 DD13 DD24 FF02 GG02 GG12 GG60 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Shigeru Ishii 1200, Higashi-Tanaka, Komaki City, Aichi Prefecture Industrial Co., Ltd. Nagoya guidance propulsion system production In-house (72) Inventor Norikatsu Kuroda 1200, Higashi-Tanaka, Komaki City, Aichi Prefecture Industrial Co., Ltd. Nagoya guidance propulsion system production In-house F-term (reference) 5F110 AA21 AA30 BB04 BB05 CC02 DD04 DD05 DD13 DD24 FF02 GG02 GG12 GG60
Claims (14)
第２導電型であるソース、ドレインからなる部分と、 前記ボディ及び前記ソースにボディと同一導電型で接合
され、前記ソースと同じもしくは低い電位が供給される
ボディ端子と、 を具備するｎチャネル電界効果トランジスタであって、 前記ボディにおいて放射線によって発生した正電荷は、
前記ボディ端子を介して当該トランジスタ外に流出する
こと、 を特徴とするトランジスタ。1. An insulating substrate, a silicon layer formed on the insulating substrate, a body formed on the silicon layer and having a first conductivity type,
An n-channel electric field comprising: a second conductivity type source / drain portion; and a body and a body terminal that is connected to the source with the same conductivity type as the body and is supplied with the same or lower potential than the source. An effect transistor, wherein the positive charge generated by radiation in the body is
A transistor which flows out of the transistor through the body terminal.
ィ、第２の導電型であるソース、ドレインからなる部分
と、 前記ボディ及び前記ソースにボディと同一導電型で接合
され、前記ソースと同じもしくは高い電位が供給される
ボディ端子と、 を具備するｐチャネル電界効果トランジスタであって、 前記ボディにおいて放射線によって発生した負電荷は、
前記ボディ端子を介して当該トランジスタ外に流出する
こと、 を特徴とするトランジスタ。2. An insulating substrate, a silicon layer formed on the insulating substrate, a body of the first conductivity type, a source and a drain of the second conductivity type, which are formed on the silicon layer. And a body terminal connected to the body and the source with the same conductivity type as the body and supplied with the same or higher potential as the source, the p-channel field effect transistor comprising: The negative charge generated by
A transistor which flows out of the transistor through the body terminal.
第２導電型であるソース、ドレインからなる部分と、 前記ボディにボディと同一導電型で接合され、当該ボデ
ィと同じもしくは低い電位が供給されるボディ端子を具
備するｎチャネル電界効果トランジスタであって、 前記ボディにおいて放射線によって生成された正電荷
は、前記ボディ端子を介して当該トランジスタ外に流出
すること、 を特徴とするトランジスタ。3. An insulating substrate, a silicon layer formed on the insulating substrate, a body formed on the silicon layer and having a first conductivity type,
What is claimed is: 1. An n-channel field effect transistor comprising: a source / drain portion having a second conductivity type; and a body terminal that is joined to the body with the same conductivity type as the body and is supplied with the same or lower potential than the body. A positive charge generated by radiation in the body flows out of the transistor through the body terminal.
第２導電型であるソース、ドレインからなる部分と、 前記ボディにボディと同一導電型で接合され、当該ボデ
ィより高い電位が供給されるボディ端子を具備するｐチ
ャネル電界効果トランジスタであって、 前記ボディにおいて放射線によって生成された負電荷
は、前記ボディ端子を介して当該トランジスタ外に流出
すること、 を特徴とするトランジスタ。4. An insulating substrate, a silicon layer formed on the insulating substrate, a body formed on the silicon layer and having a first conductivity type,
What is claimed is: 1. A p-channel field effect transistor, comprising: a source / drain portion having a second conductivity type; and a body terminal, which is joined to the body with the same conductivity type as the body, and is supplied with a higher potential than the body. A negative charge generated by radiation in the body flows out of the transistor through the body terminal.
電型であることを特徴とする請求項１乃至請求項４のう
ちいずれか一項記載のトランジスタ。5. The transistor according to claim 1, wherein each body terminal has the same conductivity type as that of the body.
果トランジスタでは、ＧＮＤ電位が供給されていること
を特徴とする請求項１乃至請求項３のうちいずれか一項
記載のトランジスタ。6. The transistor according to claim 1, wherein a GND potential is supplied to each body terminal in an n-channel field effect transistor.
果トランジスタでは、電源の電位が供給されていること
を特徴とする請求項２乃至請求項４のうちいずれか一項
記載のトランジスタ。7. The transistor according to claim 2, wherein a power supply potential of a p-channel field effect transistor is supplied to each of the body terminals.
ランジスタと、 を具備する半導体装置であって、 前記各トランジスタは、第１導電型であるボディ、第２
導電型であるソース、ドレインからなる部分と、 前記ボディ及び前記ソースにボディと同一導電型で接合
され、前記ソースと同じもしくは低い電位が供給される
ボディ端子と、を有し、 前記ボディにおいて放射線によって発生した正電荷は、
前記ボディ端子を介して前記トランジスタ外に流出する
こと、 特徴とする半導体装置。8. A semiconductor device comprising: an insulative substrate; a silicon layer formed on the insulative substrate; and a plurality of n-channel field effect transistors formed in the silicon layer, each transistor comprising: Is a body of the first conductivity type, a second
A source terminal and a drain section of conductivity type; and a body and a body terminal that is joined to the source with the same conductivity type as the body and is supplied with the same or a lower potential than the source; The positive charge generated by
A semiconductor device, which flows out of the transistor through the body terminal.
ン層に複数形成されたｐチャネル電界効果トランジスタ
と、 を具備する半導体装置であって、 前記各トランジスタは、第１導電型であるボディ、第２
導電型であるソース、 ドレインからなる部分と、 前記ボディ及び前記ソースにボディと同一導電型で接合
され、前記ソースと同じもしくは高い電位が供給される
ボディ端子と、を有し、 前記ボディ部において放射線によって発生した負電荷
は、前記ボディ端子を介して前記トランジスタ外に流出
すること、 特徴とする半導体装置。9. A semiconductor device comprising: an insulating substrate; a silicon layer formed on the insulating substrate; and a plurality of p-channel field effect transistors formed on the silicon layer, wherein each transistor is a semiconductor device. A body of the first conductivity type, a second
A source terminal having a conductivity type and a drain portion; and a body and a body terminal that is joined to the source with the same conductivity type as the body and is supplied with the same or higher potential as the source; Negative charges generated by the radiation flow out of the transistor through the body terminal, The semiconductor device.
ン層に複数形成されたｎチャネル電界効果トランジスタ
と、 を具備する半導体装置であって、 前記各トランジスタは、前記シリコン層に形成され、第
１導電型であるボディ、第２導電型であるソース、ドレ
インからなる部分と、前記ボディにボディと同一導電型
で接合され、当該ボディと同じもしくは低い電位が供給
されるボディ端子を有し、 前記ボディにおいて放射線によって発生した正電荷は、
前記ボディ端子を介して当該トランジスタ外に流出する
こと、 特徴とする半導体装置。10. A semiconductor device comprising: an insulating substrate; a silicon layer formed on the insulating substrate; and a plurality of n-channel field effect transistors formed on the silicon layer, wherein each transistor is a semiconductor device. , A portion formed in the silicon layer and having a body of the first conductivity type, a source and a drain of the second conductivity type, and the body of the same conductivity type as the body, and the same or lower potential than the body. A body terminal is provided, the positive charge generated by radiation in the body being
A semiconductor device, characterized in that it flows out of the transistor through the body terminal.
ン層に複数形成されたｐチャネル電界効果トランジスタ
と、 を具備する半導体装置であって、 前記各トランジスタは、前記シリコン層に形成され、第
１導電型であるボディ、第２導電型であるソース、ドレ
インからなる部分と、前記ボディにボディと同一導電型
で接合され、当該ボディと同じもしくは高い電位が供給
されるボディ端子を有し、 前記ボディにおいて放射線によって発生した負電荷は、
前記ボディ端子を介して当該トランジスタ外に流出する
こと、 特徴とする半導体装置。11. A semiconductor device comprising: an insulating substrate; a silicon layer formed on the insulating substrate; and a plurality of p-channel field effect transistors formed on the silicon layer, wherein each transistor is , A portion formed in the silicon layer and including a body of a first conductivity type, a source and a drain of a second conductivity type, and the same conductivity type as that of the body, and the same or higher potential as the body. A body terminal supplied, wherein the negative charge generated by radiation in the body is
A semiconductor device, characterized in that it flows out of the transistor through the body terminal.
導電型であることを特徴とする請求項８乃至１１のうち
いずれか一項記載の半導体装置。12. The semiconductor device according to claim 8, wherein each of the body terminals has the same conductivity type as the body.
効果トランジスタにおいては、ＧＮＤ電位が供給されて
いることを特徴とする、請求項８乃至１０のうちいずれ
か一項記載の半導体装置。13. The semiconductor device according to claim 8, wherein a GND potential is supplied to each body terminal in an n-channel field effect transistor.
効果トランジスタにおいては、電源の電位が供給されて
いる、請求項９乃至１１のうちいずれか一項記載の半導
体装置。14. The semiconductor device according to claim 9, wherein a potential of a power supply is supplied to each of the body terminals in a p-channel field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214375A JP2003031811A (en) | 2001-07-13 | 2001-07-13 | Transistor and semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001214375A JP2003031811A (en) | 2001-07-13 | 2001-07-13 | Transistor and semiconductor device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012180291A Division JP2012256928A (en) | 2012-08-15 | 2012-08-15 | Transistor and semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003031811A true JP2003031811A (en) | 2003-01-31 |
Family
ID=19049209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001214375A Pending JP2003031811A (en) | 2001-07-13 | 2001-07-13 | Transistor and semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003031811A (en) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468970A (en) | 1987-08-24 | 1989-03-15 | Asea Brown Boveri | Mos transistor |
| JPH01268063A (en) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | Mos type semiconductor device |
| JPH02144969A (en) | 1988-11-25 | 1990-06-04 | Mitsubishi Electric Corp | Mos type field-effect transistor formed in semiconductor layer on insulator substrate |
| JPH09107103A (en) * | 1995-10-11 | 1997-04-22 | Mitsubishi Electric Corp | Semiconductor device |
| JPH11135795A (en) | 1997-10-29 | 1999-05-21 | Nec Corp | Field-effect transistor |
-
2001
- 2001-07-13 JP JP2001214375A patent/JP2003031811A/en active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468970A (en) | 1987-08-24 | 1989-03-15 | Asea Brown Boveri | Mos transistor |
| JPH01268063A (en) * | 1988-04-20 | 1989-10-25 | Hitachi Ltd | Mos type semiconductor device |
| JPH02144969A (en) | 1988-11-25 | 1990-06-04 | Mitsubishi Electric Corp | Mos type field-effect transistor formed in semiconductor layer on insulator substrate |
| JPH09107103A (en) * | 1995-10-11 | 1997-04-22 | Mitsubishi Electric Corp | Semiconductor device |
| JPH11135795A (en) | 1997-10-29 | 1999-05-21 | Nec Corp | Field-effect transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5036719B2 (en) | Radiation-resistant isolation structure and manufacturing method thereof | |
| US7808056B2 (en) | Semiconductor integrated circuit device | |
| US7821075B2 (en) | CMOS device with zero soft error rate | |
| US10157907B2 (en) | Semiconductor device and method of manufacturing the same | |
| JPH09181195A (en) | Electrostatic protective device | |
| US20090072313A1 (en) | Hardened transistors in soi devices | |
| US20130148243A1 (en) | Esd protecting circuit and semiconductor device including the same | |
| US10930640B2 (en) | Intelligent diode structures | |
| JP2006339355A (en) | Semiconductor integrated circuit device and its designing method | |
| JP2009071173A (en) | Semiconductor device | |
| US9165917B2 (en) | In-line stacking of transistors for soft error rate hardening | |
| JP3149999B2 (en) | Semiconductor input / output protection device | |
| JP5351796B2 (en) | Semiconductor circuit | |
| JP2003031811A (en) | Transistor and semiconductor device | |
| JP6263162B2 (en) | Transistor | |
| JP5030373B2 (en) | Semiconductor circuit | |
| US10366999B2 (en) | Single event upset (SEU) mitigation for FinFET technology using fin topology | |
| JP2013085272A (en) | Semiconductor circuit | |
| JP2012256928A (en) | Transistor and semiconductor device | |
| JP2015035617A (en) | Transistor and semiconductor device | |
| CN116885010B (en) | P-type DSOI FinFET device and single event effect-resistant inverter | |
| WO2018231148A1 (en) | Circuit and method of forming the same | |
| WO2022188359A1 (en) | Electrostatic protection circuit and semiconductor device | |
| JP2011054772A (en) | Semiconductor device | |
| JP2006140325A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080627 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20080627 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20090324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111124 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111129 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120130 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120515 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120815 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20120822 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20121019 |