JP2003030046A - Cache controller having pre-fetch mechanism of instruction cache - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a cache controller with which coherency between a cache and a main memory is maintained even when a pre-fetch address is dynamically changed. SOLUTION: Pre-fetch information 2100 recorded in a predetermined area in a read instruction block 2000 is stored in a storage area separate from the cache and the pre-fetch of other instruction blocks is performed on the basis of the pre-fetch information 2100.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、命令をメモリから
プリフェッチしてキャッシュに格納するキャッシュ制御
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache controller for prefetching instructions from a memory and storing them in a cache.

【０００２】[0002]

【従来の技術】近年、ＬＳＩの実装技術の進歩によりＬ
ＳＩ内部の動作周波数は大幅に向上しており、１ＧＨｚ
を上回る動作周波数を実現しているプロセッサも登場し
ている。一方、プロセッサの外部に接続されるメモリの
動作周波数の向上のペースは、ＬＳＩ内部の動作周波数
向上のペースに比べて遅く、プロセッサ内部の動作周波
数と外部に接続されたメモリの動作周波数の差は開く一
方である。このため、プロセッサ内部の動作周波数を向
上させても、外部メモリからの読み出しが性能向上のボ
トルネックとなる事態が起きている。2. Description of the Related Art In recent years, L
The operating frequency inside SI has been greatly improved to 1 GHz.
There are also processors that have achieved operating frequencies that exceed this. On the other hand, the pace of improvement in the operating frequency of the memory connected to the outside of the processor is slower than the pace of improving the operating frequency in the LSI, and the difference between the operating frequency inside the processor and the operating frequency of the memory connected to the outside is It is opening. Therefore, even if the operating frequency inside the processor is improved, reading from the external memory becomes a bottleneck for performance improvement.

【０００３】これを解決する手段として、キャッシュメ
モリを使用する方法がある。これは、一度、外部メモリ
から読み込んだ、命令やデータをプロセッサ内部にある
高速なキャッシュメモリに保存しておくことで、低速な
外部メモリに対するアクセス頻度を減らすものである。As a means for solving this, there is a method of using a cache memory. This is to reduce the frequency of access to the low-speed external memory by storing the instructions and data once read from the external memory in the high-speed cache memory inside the processor.

【０００４】しかし、プロセッサに大容量のキャッシュ
メモリを搭載するとコストが上昇するため、プロセッサ
搭載可能なキャッシュメモリの容量には限度がある。こ
の場合、キャッシュに必要な命令やデータを全て保存し
ておくことができない。However, if a large-capacity cache memory is mounted on the processor, the cost rises, and therefore the capacity of the cache memory that can be mounted on the processor is limited. In this case, it is not possible to store all necessary instructions and data in the cache.

【０００５】キャッシュメモリ中に次の命令の実行に必
要な命令やデータが存在しない場合（キャッシュミス）
には、プロセッサの動作を停止して外部メモリへアクセ
スを行う必要が生じる。プロセッサの処理性能向上のた
めには、このキャッシュミスの頻度を減らすことが必要
である。When there is no instruction or data necessary for executing the next instruction in the cache memory (cache miss)
Therefore, it is necessary to stop the operation of the processor and access the external memory. In order to improve the processing performance of the processor, it is necessary to reduce the frequency of this cache miss.

【０００６】その対策として、プリフェッチと呼ばれる
手法がある。これは、プログラム実行中に、今後、必要
になると思われる命令やデータを、先行してキャッシュ
に読み込んでおくものである。具体的には、プリフェッ
チを行なう命令群のアドレス（プリフェッチアドレス）
を指定したプリフェッチ命令を命令列中に含ませてお
き、プロセッサの命令実行ユニットがその命令を解釈し
て、指定されたアドレスの命令群をキャッシュに読み込
むことでプリフェッチを行なうようにしている。As a countermeasure, there is a method called prefetch. This is to read in advance instructions and data that will be needed in the cache during execution of the program. Specifically, the address of the prefetch instruction group (prefetch address)
The prefetch instruction designating "?" Is included in the instruction sequence, and the instruction execution unit of the processor interprets the instruction and reads the instruction group at the designated address into the cache to perform prefetch.

【０００７】[0007]

【発明が解決しようとする課題】ところで、条件分岐の
ように、プログラムの実行順序がプログラム実行時に動
的に変わる場合には、プリフェッチすべき命令群をあら
かじめ定めておくことはできない。このため、命令キャ
ッシュを搭載したプロセッサにおいて、命令のプリフェ
ッチを効率良く行うためには、プログラム実行中に、そ
のコントロールフローの変化に伴い、命令のプリフェッ
チアドレスを動的に変える必要がある。しかし、従来の
手法によれば、プリフェッチアドレスがプリフェッチ命
令とともに命令キャッシュに読み込まれているため、プ
リフェッチアドレスを変更する場合には、主メモリとの
整合性をとる必要があり、キャッシュの無効化等の制御
が煩雑になったり、処理性能が低下するという問題点が
生じる。By the way, when the execution order of programs dynamically changes during program execution, such as conditional branching, it is not possible to predetermine the instruction group to be prefetched. Therefore, in order to efficiently prefetch an instruction in a processor equipped with an instruction cache, it is necessary to dynamically change the prefetch address of the instruction according to the change of the control flow during the execution of the program. However, according to the conventional method, since the prefetch address is read into the instruction cache together with the prefetch instruction, it is necessary to take consistency with the main memory when changing the prefetch address. There is a problem that the control of is complicated and the processing performance is deteriorated.

【０００８】また、プロセッサの命令実行ユニットが、
命令列中のプリフェッチ命令にしたがってプリフェッチ
を行なうことは、実行サイクルが増加することになる。Also, the instruction execution unit of the processor is
Performing the prefetch according to the prefetch instruction in the instruction sequence increases the execution cycle.

【０００９】本発明の目的は、プリフェッチアドレスを
動的に変更した場合にも、キャッシュと主メモリとのコ
ヒーレンシーが保たれるキャッシュ制御装置を提供する
ことにある。An object of the present invention is to provide a cache control device in which coherency between the cache and the main memory is maintained even when the prefetch address is dynamically changed.

【００１０】さらに、本発明の別目的は、実行サイクル
を増加させることなくプリフェッチを実行することを可
能とする構成のキャッシュ制御装置を提供することにあ
る。Another object of the present invention is to provide a cache control device having a structure capable of executing prefetch without increasing the number of execution cycles.

【００１１】[0011]

【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、記憶装置からデータを、連続した
アドレスに格納された複数個のデータの集合であるブロ
ック単位で読み込んで、キャッシュに格納するキャッシ
ュ制御装置であって、読み込んだブロック中のあらかじ
め定めた領域に記録されたプリフェッチ情報を、前記キ
ャッシュとは別の記憶領域に格納する手段と、前記格納
したプリフェッチ情報に基づいて、他のブロックの前記
キャッシュへの格納を行なうプリフェッチ手段とを備え
ることを特徴とするキャッシュ制御装置が提供される。In order to solve the above problems, according to the present invention, data is read from a storage device in block units, which is a set of a plurality of data stored at consecutive addresses, and cached. A cache control device for storing the prefetch information recorded in a predetermined area in the read block, based on the means for storing the prefetch information in a storage area different from the cache, and the stored prefetch information, A cache control device is provided, which comprises a prefetch means for storing another block in the cache.

【００１２】[0012]

【発明の実施の形態】本発明の実施の形態について、図
面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described with reference to the drawings.

【００１３】図１は、本発明を適用したプロセッサの構
成例を説明するためのブロック図である。FIG. 1 is a block diagram for explaining a configuration example of a processor to which the present invention is applied.

【００１４】本図において、プロセッサ１が、メモリバ
ス３を介してメモリ２に接続されている。プロセッサ１
は、メモリ２に格納されているプログラムから命令およ
びデータを読み出し、読み出した命令に従って演算処理
等を行い、処理結果のデータ等をメモリ２に書き込む。
本例では、メモリ２は、プロセッサ１の外部に置いてあ
るが、プロセッサ１と同一チップ内に搭載することもで
きる。また、汎用のプロセッサと同様に、プロセッサ１
とメモリ２との間に２次キャッシュを搭載するようにし
てもよい。In the figure, a processor 1 is connected to a memory 2 via a memory bus 3. Processor 1
Reads instructions and data from the program stored in the memory 2, performs arithmetic processing and the like according to the read instruction, and writes the processing result data and the like in the memory 2.
In this example, the memory 2 is placed outside the processor 1, but it may be mounted in the same chip as the processor 1. Also, like the general-purpose processor, the processor 1
A secondary cache may be mounted between the memory 2 and the memory 2.

【００１５】図示するようにプロセッサ１は、命令キャ
ッシュ１２、命令制御ユニット１３、命令実行ユニット
１４、データキャッシュ１５、データ制御ユニット１
６、メモリ制御ユニット１７等を備えて構成される。As shown, the processor 1 includes an instruction cache 12, an instruction control unit 13, an instruction execution unit 14, a data cache 15, and a data control unit 1.
6, a memory control unit 17 and the like.

【００１６】命令キャッシュ１２、データキャッシュ１
５は、キャッシュメモリであり、内部に高速なメモリを
備えている。命令キャッシュ１２内のメモリには、メモ
リ２に格納されている命令のコピーが置かれ、データキ
ャッシュ１５内のメモリには、メモリ２に格納されてい
るデータのコピーが置かれる。Instruction cache 12 and data cache 1
A cache memory 5 has a high-speed memory inside. A copy of the instruction stored in the memory 2 is placed in the memory in the instruction cache 12, and a copy of the data stored in the memory 2 is placed in the memory in the data cache 15.

【００１７】命令制御ユニット１３は、命令キャッシュ
１２からの命令読み出し制御を行うとともに、命令実行
ユニット１４から送られてくる分岐要求などを参照しな
がら、命令キャッシュ１２に対するアクセスアドレス
（プログラムカウンタ）を更新する。また、キャッシュ
ミス時には命令キャッシュ１２への書き込み制御も行
う。The instruction control unit 13 controls the instruction read from the instruction cache 12 and updates the access address (program counter) to the instruction cache 12 while referring to the branch request sent from the instruction execution unit 14. To do. In addition, when a cache miss occurs, write control to the instruction cache 12 is also performed.

【００１８】命令実行ユニット１４は、メモリ２に格納
されている命令に従って演算処理等を実行する。The instruction execution unit 14 executes arithmetic processing and the like according to the instructions stored in the memory 2.

【００１９】データ制御ユニット１６は、命令実行ユニ
ット１４からの指示に従ってデータキャッシュ１５に対
するデータの読み書きの制御を行う。また、キャッシュ
ミス時にはデータキャッシュ１５への書き込み制御も行
う。The data control unit 16 controls reading / writing of data from / to the data cache 15 in accordance with an instruction from the instruction execution unit 14. Further, when a cache miss occurs, the write control to the data cache 15 is also performed.

【００２０】メモリ制御ユニット１７は、命令制御ユニ
ット１３等からの指示に従って、メモリ２からデータを
読み出したり、メモリ２にデータを書き込んだりする。The memory control unit 17 reads data from the memory 2 or writes data in the memory 2 according to an instruction from the instruction control unit 13 or the like.

【００２１】また、プロセッサ１の内部には、信号の伝
送路であるプロセッサ内部バス９１０が設けられてい
る。プロセッサ内部バス９１０は、データを伝送するデ
ータ信号線９１１と、アドレス、制御信号等を伝送する
制御信号線９１２とを備えている。A processor internal bus 910, which is a signal transmission path, is provided inside the processor 1. The processor internal bus 910 includes a data signal line 911 for transmitting data and a control signal line 912 for transmitting an address, a control signal and the like.

【００２２】データ信号線９１１は、命令キャッシュ１
２、命令制御ユニット１３、データキャッシュ１５、メ
モリ制御ユニット１７に接続される。制御信号線９１２
は、アドレス線、リードリクエスト線、ライトリクエス
ト線、データ有効線等を含み、命令制御ユニット１３、
データ制御ユニット１６、メモリ制御ユニット１７に接
続される。なお、プロセッサ内部バス９１０の調停を行
う信号群および調停用の回路等については図示および説
明を省略する。The data signal line 911 is used for the instruction cache 1
2. Connected to the instruction control unit 13, the data cache 15, and the memory control unit 17. Control signal line 912
Includes an address line, a read request line, a write request line, a data valid line, etc., and the instruction control unit 13,
It is connected to the data control unit 16 and the memory control unit 17. It should be noted that illustration and description of a signal group for performing arbitration of the processor internal bus 910, an arbitration circuit, and the like are omitted.

【００２３】命令キャッシュ１２から命令実行ユニット
１４へは、信号線９０１により命令が送られる。データ
キャッシュ１５と命令実行ユニット１４との間では、信
号線９０２によりデータがやり取りされる。An instruction is sent from the instruction cache 12 to the instruction execution unit 14 via a signal line 901. Data is exchanged between the data cache 15 and the instruction execution unit 14 via a signal line 902.

【００２４】命令制御ユニット１３は、信号線９０３を
用いて命令キャッシュ１２を制御する。データ制御ユニ
ット１６は、信号線９０６を用いてデータキャッシュ１
５を制御する。また命令実行ユニット１４は、命令制御
ユニット１３、データ制御ユニット１４と情報のやりと
りを、それぞれ信号線９０４、９０５を用いて行う。The instruction control unit 13 controls the instruction cache 12 using the signal line 903. The data control unit 16 uses the signal line 906 to
Control 5 The instruction execution unit 14 exchanges information with the instruction control unit 13 and the data control unit 14 using signal lines 904 and 905, respectively.

【００２５】命令制御ユニット１３についてさらに説明
する。図２は、本実施例における命令制御ユニット１３
の構成例を説明するためのブロック図である。本図に示
すように、命令制御ユニット１３は、命令のプリフェッ
チに使用する情報を格納するプリフェッチバッファ１３
０、命令キャッシュ１２のヒット判定を行う命令キャッ
シュヒット判定ユニット１３１、命令のプリフェッチに
関する制御を行うプリフェッチ制御ユニット１３２、命
令キャッシュ１２およびプロセッサ内部バス９１０の制
御を行う命令キャッシュ制御ユニット１３３、実行中の
命令アドレスを格納するプログラムカウンタ本体および
それを制御する回路を含むプログラムカウンタ制御ユニ
ット１３４を備えて構成される。プログラムカウンタ制
御ユニット１３４の構成例については後述する。The instruction control unit 13 will be further described. FIG. 2 shows the instruction control unit 13 in this embodiment.
3 is a block diagram for explaining an example of the configuration of FIG. As shown in the figure, the instruction control unit 13 includes a prefetch buffer 13 that stores information used for prefetching instructions.
0, an instruction cache hit determination unit 131 that performs a hit determination of the instruction cache 12, a prefetch control unit 132 that controls an instruction prefetch, an instruction cache control unit 133 that controls the instruction cache 12 and the processor internal bus 910, A program counter control unit 134 including a program counter body for storing instruction addresses and a circuit for controlling the program counter body is configured. A configuration example of the program counter control unit 134 will be described later.

【００２６】次に、本実施例におけるメモリ２内のプロ
グラムの格納形式について図３を用いて説明する。Next, the storage format of the program in the memory 2 in this embodiment will be described with reference to FIG.

【００２７】本実施例では、メモリ２に格納されている
プログラム（命令列）を２５６バイト単位で分割して管
理する。分割された各単位を命令ブロックと呼ぶ。命令
のプリフェッチは、この命令ブロックを最小単位として
行う。In this embodiment, a program (instruction string) stored in the memory 2 is divided into 256 bytes and managed. Each divided unit is called an instruction block. Instruction prefetch is performed using this instruction block as the minimum unit.

【００２８】各命令ブロックの先頭は２５６バイト境界
にアラインされており、先頭アドレスの下位８ビットは
常に０であるとする。The head of each instruction block is aligned on a 256-byte boundary, and the lower 8 bits of the head address are always 0.

【００２９】図示するように、各命令ブロック２０００
の所定の領域、例えば、先頭の４バイトには、プリフェ
ッチ情報２１００が格納される。そして、残りの２５２
バイトに、命令コードが格納される。プリフェッチ情報
２１００は、プリフェッチを行なう命令ブロックの指定
およびプリフェッチの必要の有無等を示す情報である。
プリフェッチ情報２１００は、命令実行ユニット１４に
は読み込まれず、実行されない。プリフェッチ情報２１
００以外の命令コードは、命令実行ユニット１４に読み
込まれ、実行される通常の命令コードである。As shown, each instruction block 2000
Prefetch information 2100 is stored in a predetermined area of, for example, the first 4 bytes. And the remaining 252
The instruction code is stored in the byte. The prefetch information 2100 is information indicating the designation of an instruction block to be prefetched, the necessity of prefetching, and the like.
The prefetch information 2100 is neither read nor executed by the instruction execution unit 14. Prefetch information 21
The instruction code other than 00 is a normal instruction code that is read and executed by the instruction execution unit 14.

【００３０】本図において、プリフェッチ情報２１００
は、プリフェッチアドレス２２００と、プリフェッチイ
ネーブル２２０１とを備えて構成される。In this figure, prefetch information 2100
Comprises a prefetch address 2200 and a prefetch enable 2201.

【００３１】プリフェッチアドレス２２００は、次にプ
リフェッチすべき命令ブロックの先頭アドレスを示す情
報である。本実施例では、命令ブロックの先頭アドレス
の下位８ビットは０になっているので、プリフェッチア
ドレス２２００はプリフェッチ対象の命令ブロックの先
頭アドレスの上位２４ビットのみを指定すれば十分であ
る。また、プリフェッチアドレス２２００に格納する値
として、絶対アドレスではなく、現在の命令ブロックに
対する相対アドレスとすれば、プリフェッチアドレス２
２００に必要なビット幅を少なくすることができる。The prefetch address 2200 is information indicating the start address of the instruction block to be prefetched next. In this embodiment, since the lower 8 bits of the start address of the instruction block are 0, it is sufficient for the prefetch address 2200 to specify only the upper 24 bits of the start address of the instruction block to be prefetched. If the value stored in the prefetch address 2200 is not an absolute address but a relative address with respect to the current instruction block, the prefetch address 2
The bit width required for 200 can be reduced.

【００３２】プリフェッチイネーブル２２０１は、現在
の命令ブロック２０００のキャッシュフィル動作が終了
した後に、プリフェッチアドレス２２００から開始され
る命令ブロックのキャッシュフィルを行うかどうかを表
す１ビットのフラグである。プリフェッチアドレス２２
００に、例えば、オール０のような特殊な値が格納され
ていた場合に、プリフェッチを行わないというようなル
ールを設けておき、プリフェッチイネーブル２２０１は
省略するようにしてもよい。The prefetch enable 2201 is a 1-bit flag indicating whether or not to perform the cache fill of the instruction block starting from the prefetch address 2200 after the cache fill operation of the current instruction block 2000 is completed. Prefetch address 22
The prefetch enable 2201 may be omitted by providing a rule that prefetching is not performed when a special value such as all 0 is stored in 00.

【００３３】次に、本実施形態におけるプロセッサ１の
プリフェッチ処理について図１３のフロー図を参照して
説明する。Next, the prefetch process of the processor 1 in this embodiment will be described with reference to the flow chart of FIG.

【００３４】プログラム実行中に、命令実行ユニット１
４は、実行すべき命令のコピーが命令キャッシュ１２に
あれば、命令キャッシュ１２から命令を取り出し実行す
る。実行する命令が命令キャッシュ１２中に見つかるこ
とを、命令キャッシュ１２がヒットしたという。逆に、
命令キャッシュ１２中に実行する命令が見つからないこ
とを、命令キャッシュ１２が（キャッシュ）ミスしたと
いう。During execution of the program, the instruction execution unit 1
If there is a copy of the instruction to be executed in the instruction cache 12, 4 retrieves the instruction from the instruction cache 12 and executes it. When the instruction to be executed is found in the instruction cache 12, the instruction cache 12 is hit. vice versa,
The fact that the instruction to be executed cannot be found in the instruction cache 12 is said to have (cache) missed.

【００３５】命令キャッシュ１２がヒットしている限
り、プロセッサ１はメモリ２より命令を読み出す必要が
無く、常に命令キャッシュ１２から命令を読み出して実
行することになる。命令キャッシュ１２はメモリ２より
も高速にアクセスできるため、命令キャッシュ１２がヒ
ットしているときには、メモリ２から命令を読んで実行
するときよりも高い処理性能を達成することができる。As long as the instruction cache 12 is hit, the processor 1 does not need to read the instruction from the memory 2, and always reads the instruction from the instruction cache 12 and executes it. Since the instruction cache 12 can be accessed faster than the memory 2, it is possible to achieve higher processing performance when the instruction cache 12 is hit than when the instruction is read from the memory 2 and executed.

【００３６】命令キャッシュ１２がキャッシュミスを起
こした場合、命令実行ユニット１４へ必要な命令を供給
できなくなるため、命令実行ユニット１４を停止させる
必要が生じる。このように、命令実行ユニット１４が停
止させられているとき、命令実行ユニット１４はストー
ルしているという。ストール中、命令実行ユニット１４
は、命令を実行できないため、ストールをしている時間
が長いほど、プロセッサ１の処理性能は低下することに
なる。このため、プロセッサ１の処理性能向上のために
は、ストールしている時間を減らすことが非常に重要で
ある。When the instruction cache 12 causes a cache miss, it becomes impossible to supply the necessary instruction to the instruction execution unit 14, so it is necessary to stop the instruction execution unit 14. Thus, when the instruction execution unit 14 is stopped, the instruction execution unit 14 is said to be stalled. Instruction execution unit 14 during stall
Cannot execute an instruction, so that the longer the stall time is, the lower the processing performance of the processor 1. Therefore, in order to improve the processing performance of the processor 1, it is very important to reduce the stall time.

【００３７】命令キャッシュ１２がキャッシュミスを起
こすと（Ｓ１０１）、命令制御ユニット１３は、メモリ
制御ユニット１７に対して、メモリ２からの命令ブロッ
ク読み出しリクエストを発行する。このときに、命令制
御ユニット１３は、メモリ制御ユニット１７に、読み出
すべき命令ブロック２０００の先頭アドレス（上位２４
ビット）も送る。これらは、プロセッサ内部バス９１０
を経由して行われる。When the instruction cache 12 causes a cache miss (S101), the instruction control unit 13 issues an instruction block read request from the memory 2 to the memory control unit 17. At this time, the instruction control unit 13 notifies the memory control unit 17 of the start address (upper 24 bits) of the instruction block 2000 to be read.
Send a bit). These are the processor internal bus 910.
Done via.

【００３８】このリクエストを受け取ったメモリ制御ユ
ニット１７は、送られてきた先頭アドレスで特定される
命令ブロック２０００を、メモリ２から読み込む（Ｓ１
０２）。そして、命令制御ユニット１３は、読み込んだ
命令ブロック２０００に含まれる命令を、命令キャッシ
ュ１２に書き込む。この一連の転送をキャッシュフィル
と呼ぶ。Upon receiving this request, the memory control unit 17 reads the instruction block 2000 specified by the sent start address from the memory 2 (S1).
02). Then, the instruction control unit 13 writes the instruction included in the read instruction block 2000 into the instruction cache 12. This series of transfers is called cache fill.

【００３９】この際に、命令ブロック２０００に含まれ
るプリフェッチ情報２１００は命令制御ユニット１３の
プリフェッチバッファ１３０に書き込み、命令キャッシ
ュ１２には書き込まないようにする（Ｓ１０３）。な
お、これらのキャッシュフィル動作はメモリ制御ユニッ
ト１７が行なうようにしてもよい。At this time, the prefetch information 2100 included in the instruction block 2000 is written in the prefetch buffer 130 of the instruction control unit 13 and is not written in the instruction cache 12 (S103). The cache control operation may be performed by the memory control unit 17.

【００４０】プリフェッチ制御ユニット１３２は、プリ
フェッチバッファ１３０に格納されたプリフェッチ情報
２１００のプリフェッチイネーブル２２０１を参照し、
プリフェッチアドレス２２００で示される命令ブロック
のプリフェッチが必要かどうかを判断する（Ｓ１０
４）。The prefetch control unit 132 refers to the prefetch enable 2201 of the prefetch information 2100 stored in the prefetch buffer 130,
It is determined whether prefetch of the instruction block indicated by the prefetch address 2200 is necessary (S10).
4).

【００４１】そして、プリフェッチが必要な場合には、
プリフェッチアドレス２２００で示される命令ブロック
のプリフェッチ要求を、命令キャッシュ制御ユニット１
３３へ発行する。命令キャッシュ制御ユニット１３３
は、現在の命令ブロックの転送が終わると、発行された
プリフェッチ制御ユニット１３２からの要求にしたが
い、次のキャッシュフィル（プリフェッチ）動作を開始
して、命令ブロックを読み込む（Ｓ１０２）。When prefetch is necessary,
The instruction cache control unit 1 issues a prefetch request for the instruction block indicated by the prefetch address 2200.
Issue to 33. Instruction cache control unit 133
When the transfer of the current instruction block is completed, the next cache fill (prefetch) operation is started according to the issued request from the prefetch control unit 132, and the instruction block is read (S102).

【００４２】一方、プリフェッチが不要な場合には、プ
リフェッチ要求は発行しない。その後は、命令キャッシ
ュ１２がミスした場合に、前述のキャッシュフィル動作
においてプリフェッチの必要の有無を判断する処理を行
なう。On the other hand, if the prefetch is unnecessary, the prefetch request is not issued. After that, when the instruction cache 12 misses, a process of determining whether or not prefetch is necessary in the above-described cache fill operation is performed.

【００４３】キャッシュミスを発生させた命令を含む命
令ブロックが命令キャッシュ１２に格納されると、命令
キャッシュヒット判定ユニット１３１は、キャッシュが
ヒット状態になったことを、命令キャッシュ制御ユニッ
ト１３３へ通知する。これにより命令実行ユニット１４
のストールは解除される。When the instruction block including the instruction causing the cache miss is stored in the instruction cache 12, the instruction cache hit determination unit 131 notifies the instruction cache control unit 133 that the cache is in the hit state. . This enables the instruction execution unit 14
Stall is canceled.

【００４４】なお、プリフェッチを行おうとしている命
令ブロック２０００がすでに命令キャッシュ１２内に存
在している場合には、プリフェッチ要求を発行しないよ
うにすることで、メモリ２およびプロセッサ内部バス９
１０の転送バンド幅を節約することができる。これは、
例えば、キャッシュフィルを行なった命令ブロック２０
００のプリフェッチイネーブル２２０１をクリアするこ
とにより実現することができる。If the instruction block 2000 to be prefetched already exists in the instruction cache 12, the prefetch request is not issued so that the memory 2 and the processor internal bus 9 are not issued.
A transfer bandwidth of 10 can be saved. this is,
For example, the instruction block 20 that has been cache-filled
This can be realized by clearing the prefetch enable 2201 of 00.

【００４５】このように、本実施例によれば、プリフェ
ッチ情報２１００に基づいてプリフェッチ処理を行なう
ことにより、プリフェッチ命令自体は、命令実行ユニッ
ト１４によって実行されないので、プリフェッチによる
プロセッサ１の実行サイクルの増加を防ぐことができ
る。As described above, according to the present embodiment, by performing the prefetch processing based on the prefetch information 2100, the prefetch instruction itself is not executed by the instruction execution unit 14, so that the execution cycle of the processor 1 by the prefetch is increased. Can be prevented.

【００４６】なお、命令ブロック２０００のプリフェッ
チ情報２１００は、命令実行ユニット１４が実行しない
情報であるため、プログラムをシーケンシャルに実行す
る際には、プリフェッチ情報２１００をスキップする必
要がある。これは、例えば、プログラムカウンタ制御ユ
ニット１３４の一部を、図４に示した回路で構成するこ
とにより実現することができる。Since the prefetch information 2100 of the instruction block 2000 is information that the instruction execution unit 14 does not execute, it is necessary to skip the prefetch information 2100 when executing the program sequentially. This can be realized, for example, by configuring a part of the program counter control unit 134 with the circuit shown in FIG.

【００４７】本図において、プログラムカウンタ１３４
０は、現在の命令のアドレスを格納する記憶素子であ
る。命令長加算回路１３４１はプログラムカウンタ１３
４０の出力値に、プリフェッチ情報２１００の大きさ、
例えば、４バイトを加算する回路である。この部分を変
更することで他の大きさにも対応可能となる。In this figure, the program counter 134
0 is a storage element that stores the address of the current instruction. The instruction length addition circuit 1341 uses the program counter 13
The output value of 40, the size of the prefetch information 2100,
For example, a circuit that adds 4 bytes. By changing this part, other sizes can be accommodated.

【００４８】プリフェッチ情報飛び越し回路１３４２
は、プリフェッチ情報２１００をスキップするための回
路であり、例えば、命令長加算回路１３４１の出力のビ
ット７〜２が全て０であった場合に、これに４を加算す
るようになっている。ここで、命令長加算回路１３４１
の出力はビット３１が最上位ビットであり、ビット０が
最下位ビットのバイトアドレスであるとする。これによ
り、プリフェッチ情報飛び越し回路１３４２は、常にプ
リフェッチ情報２１００以外の場所を指すことになる。Prefetch information skipping circuit 1342
Is a circuit for skipping the prefetch information 2100. For example, when bits 7 to 2 of the output of the instruction length addition circuit 1341 are all 0, 4 is added to this. Here, the instruction length addition circuit 1341
It is assumed that bit 31 is the most significant bit and bit 0 is the least significant bit byte address. As a result, the prefetch information skip circuit 1342 always points to a place other than the prefetch information 2100.

【００４９】アドレス切り替え回路１３４３は、分岐命
令実行時に、プリフェッチ情報飛び越し回路１３４２の
出力の代わりに、命令実行ユニット１４から送られてく
る分岐先アドレスをプログラムカウンタ１３４０の入力
として使用することにより、分岐を実現する回路であ
る。When the branch instruction is executed, the address switching circuit 1343 uses the branch destination address sent from the instruction execution unit 14 as the input of the program counter 1340 instead of the output of the prefetch information skip circuit 1342. It is a circuit that realizes.

【００５０】以上の回路により、プログラム中に分岐命
令を入れなくとも、プリフェッチ情報の部分を自動的に
スキップすることが可能となる。The above circuit makes it possible to automatically skip the prefetch information portion without inserting a branch instruction in the program.

【００５１】次に、命令ブロック２０００に含まれるプ
リフェッチ情報２１００の生成方法について説明する。Next, a method of generating the prefetch information 2100 included in the instruction block 2000 will be described.

【００５２】本発明においてプリフェッチ情報２１００
は複数の方法およびタイミングで生成することができ
る。In the present invention, the prefetch information 2100
Can be generated in multiple ways and timings.

【００５３】例えば、プログラム開発時において、開発
者が、ソースコード中にプリフェッチを行なうこと示す
情報を埋め込むようにすることができる。そして、コン
パイラがオブジェクトファイルを作成するときにプリフ
ェッチ情報２０００を作成し、リンク時にプリフェッチ
アドレス２２００を決定するようにする。For example, at the time of program development, the developer can embed information indicating that prefetching will be performed in the source code. Then, the compiler creates the prefetch information 2000 when creating the object file, and determines the prefetch address 2200 when linking.

【００５４】また、コンパイラがコンパイル時に各命令
ブロックの実行順序を定めるときにプリフェッチ情報を
生成するようにしてもよい。The prefetch information may be generated when the compiler determines the execution order of each instruction block at the time of compilation.

【００５５】ただし、いずれの場合も、命令中に条件分
岐命令が含まれ、分岐結果によりプリフェッチに必要な
命令ブロックが異なるときには、プリフェッチ情報生成
時にどちらの命令ブロックをプリフェッチするかの指定
が一般に必要となる。このため、開発者がプリフェッチ
を行なうこと示す情報をソースコード中に埋め込むとき
には、あらかじめどちらの可能性が高いかを判断して、
その情報も埋め込むようにする。また、コンパイラがプ
リフェッチ情報を生成するときには、例えば、プログラ
ムの一般的な性質を用いて分岐先の予測をして、プリフ
ェッチ情報を作成するようにすることができる。In either case, however, when a conditional branch instruction is included in the instruction and the instruction block required for prefetching differs depending on the branch result, it is generally necessary to specify which instruction block to prefetch when generating the prefetch information. Becomes Therefore, when the developer embeds information indicating that prefetching in the source code, it is determined whether the advance is high both possibilities,
Make sure to embed that information as well. Further, when the compiler generates the prefetch information, the prefetch information can be created by predicting the branch destination by using the general property of the program, for example.

【００５６】さらに、本発明においては、上記のように
プリフェッチ情報２１００をあらかじめ決定しておく方
法に加え、プログラム実行中に、実行中のプログラム自
身がプリフェッチ情報２１００を書き換えるようにする
こともできる。Further, in the present invention, in addition to the method of predetermining the prefetch information 2100 as described above, it is also possible that the program being executed rewrites the prefetch information 2100 during execution of the program.

【００５７】まず、図５に示したプログラム例を用い
て、プリフェッチ情報２１００の書き換えを行なわない
場合について説明する。First, the case where the prefetch information 2100 is not rewritten will be described with reference to the program example shown in FIG.

【００５８】図５に示したプログラムの１行目（以下
「line_1」のように示す）は、キーボードからの入力内
容によって、modeという変数に、０または１を代入する
命令文である。The first line (shown as "line_1" below) of the program shown in FIG. 5 is an instruction statement for substituting 0 or 1 into a variable called mode depending on the contents input from the keyboard.

【００５９】line_2は、line_3からline_8までの処理
を、変数flagが１である間、繰り返させる命令文であ
る。Line_2 is an instruction statement for repeating the processing from line_3 to line_8 while the variable flag is 1.

【００６０】line_3は、変数modeの値にかかわらず、関
数routine_common()を実行する。Line_3 executes the function routine_common () regardless of the value of the variable mode.

【００６１】line_4からline_8は、変数modeが１なら
ば、関数routine_mode1()を実行し、変数modeが０なら
ば、関数routine_mode0()を実行する。The line_4 to line_8 execute the function routine_mode1 () if the variable mode is 1, and execute the function routine_mode0 () if the variable mode is 0.

【００６２】すなわち、図５に示したプログラムは、キ
ーボード入力により変数modeに１が代入されれば、関数
routine_common()と関数routine_mode1とを交互に繰り
返し、０が代入されれば、関数routine_common()と関数
routine_mode0()とを交互に繰り返す処理を、変数flag
が１である間、実行することになる。That is, in the program shown in FIG. 5, if 1 is assigned to the variable mode by keyboard input, the function
If routine_common () and function routine_mode1 are repeated alternately and 0 is substituted, the function routine_common () and function
The process that repeats routine_mode0 () alternately is changed to the variable flag.
While 1 is 1, it will be executed.

【００６３】ここで、関数routine_common()の大きさ
が、命令キャッシュ１２の容量よりも大きいとすると、
変数modeの値にかかわらず、関数routine_mode0()ある
いは関数routine_mode1()の読み出し時にキャッシュミ
スを起こすことになる。このため、実行する関数をプリ
フェッチしておくことは性能向上を実現するために重要
である。If the size of the function routine_common () is larger than the capacity of the instruction cache 12,
Regardless of the value of the variable mode, a cache miss will occur when reading the function routine_mode0 () or the function routine_mode1 (). Therefore, it is important to prefetch the function to be executed in order to improve the performance.

【００６４】しかし、プログラム作成時には、変数mode
の値が決定していないため、関数routine_mode1()およ
び関数routine_mode0()のどちらが実行されるかを知る
ことができない。However, when creating the program, the variable mode
It is not possible to know which of the function routine_mode1 () or the function routine_mode0 () is executed because the value of is not determined.

【００６５】仮に、関数routine_common()を含む命令ブ
ロック２０００のプリフェッチ情報２１００に、関数ro
utine_mode0()を含む命令ブロックをプリフェッチする
ように指定しておくと、変数modeが０の場合には、プリ
フェッチが有効に行われ、処理性能が向上する。しか
し、変数modeが１の場合には、プリフェッチが有効に行
われないばかりでなく、不要なプリフェッチ処理によ
り、転送バンド幅を消費してしまうため、プリフェッチ
をしない場合よりも処理性能が悪化してしまう。If the prefetch information 2100 of the instruction block 2000 including the function routine_common () contains the function ro
If the instruction block including utine_mode0 () is designated to be prefetched, when the variable mode is 0, prefetching is effectively performed and the processing performance is improved. However, when the variable mode is 1, not only prefetching is not performed effectively, but also transfer bandwidth is consumed by unnecessary prefetching processing, so processing performance is worse than when prefetching is not performed. I will end up.

【００６６】次に、図６に示したプログラム例を用い
て、プリフェッチ情報２１００の書き換えを行なう場合
について説明する。Next, the case where the prefetch information 2100 is rewritten will be described using the program example shown in FIG.

【００６７】本図に示したプログラムの処理内容は、図
５に示したプログラムの処理内容と同じである。本プロ
グラムにおいて、line_10のupdate_prefetch_info()
は、プリフェッチ情報を書き換える命令である。The processing contents of the program shown in this figure are the same as the processing contents of the program shown in FIG. In this program, update_prefetch_info () of line_10
Is an instruction to rewrite prefetch information.

【００６８】このプログラムでは、プログラム作成時
に、関数routine_common()を含む命令ブロック２０００
のプリフェッチ情報２１００に、関数routine_mode0()
を含む命令ブロックをプリフェッチするように指定して
おく。こうすることにより、line_1で、変数modeに０が
代入された場合には、命令のプリフェッチが有効に行わ
れる。一方、変数modeに１が代入された場合には、最初
は誤ったプリフェッチが行われる。しかし、line_10に
よって、関数routine_common()を含む命令ブロック２０
００のプリフェッチ情報２１００を、関数rouine_mode1
()を含む命令ブロックをプリフェッチするように書き換
えることで、２回目以降は正しくプリフェッチが行われ
るようになる。In this program, the instruction block 2000 including the function routine_common () when the program is created.
Prefetch information 2100 of the function routine_mode0 ()
Specify to prefetch the instruction block containing By doing so, when 0 is assigned to the variable mode in line_1, the instruction prefetch is effectively performed. On the other hand, when 1 is assigned to the variable mode, erroneous prefetching is initially performed. However, the instruction block 20 that includes the function routine_common () by line_10
00 prefetch information 2100 to the function routine_mode1
By rewriting the instruction block including () so that it is prefetched, prefetching will be correctly performed from the second time onward.

【００６９】プリフェッチ情報２１００の変更は、命令
実行ユニット１４において、メモリ２への書き込み命令
を発行して、書き込み命令のパラメータで特定されるメ
モリ２中のプリフェッチ情報２１００を書き換えること
で実現することができる。The change of the prefetch information 2100 can be realized by issuing a write command to the memory 2 in the instruction execution unit 14 and rewriting the prefetch information 2100 in the memory 2 specified by the parameter of the write command. it can.

【００７０】次に、本発明の他の実施例について説明す
る。前述の実施例では、プリフェッチは、キャッシュミ
スをしたときのキャッシュフィル動作において、命令制
御ユニット１３が、プリフェッチ情報２１００を参照し
て、プリフェッチの必要の有無を判断するようにしてい
た。本実施例では、プリフェッチ命令を命令列に含めて
おき、命令実行ユニット１４がこの命令に基づいてプリ
フェッチを行なうようにする。ただし、プリフェッチの
対象となる命令ブロックの指定は、前述の実施例同様に
命令ブロックの所定の位置に設けられ、命令実行ユニッ
ト１４には実行されないプリフェッチ情報に格納するよ
うにする。このプリフェッチ情報は、前述の実施例同様
に、命令ブロックのキャッシュフィル動作において、プ
リフェッチバッファ１３０に格納される。Next, another embodiment of the present invention will be described. In the above-described embodiment, in the prefetch, the instruction control unit 13 refers to the prefetch information 2100 in the cache fill operation when a cache miss occurs and determines whether or not the prefetch is necessary. In this embodiment, a prefetch instruction is included in the instruction sequence, and the instruction execution unit 14 performs prefetch based on this instruction. However, the designation of the instruction block to be prefetched is provided at a predetermined position of the instruction block as in the above-described embodiment, and is stored in the prefetch information that is not executed by the instruction execution unit 14. This prefetch information is stored in the prefetch buffer 130 in the cache fill operation of the instruction block, as in the above-described embodiment.

【００７１】図７を参照して、このときの命令制御ユニ
ット１３の処理について説明する。図７は、命令実行ユ
ニット１４からの命令通知信号線９０４ａが、プリフェ
ッチ制御ユニット１３２に接続されている点で図２と相
違している。The processing of the instruction control unit 13 at this time will be described with reference to FIG. 7 is different from FIG. 2 in that the instruction notification signal line 904a from the instruction execution unit 14 is connected to the prefetch control unit 132.

【００７２】命令列に埋め込まれたプリフェッチ命令
が、プログラム実行中に読み込まれ、命令実行ユニット
１４で実行されると、信号線９０４の中のプリフェッチ
命令通知信号線９０４ａにより、プリフェッチ制御ユニ
ット１３２にプリフェッチ命令通知信号が送られる。When the prefetch instruction embedded in the instruction sequence is read during the program execution and executed by the instruction execution unit 14, the prefetch instruction notification signal line 904a in the signal line 904 prefetches the prefetch control unit 132. A command notification signal is sent.

【００７３】プリフェッチ制御ユニット１３２は、プリ
フェッチ命令通知信号を受け取ると、プリフェッチバッ
ファ１３０を参照し、プリフェッチ情報を取得する。そ
して、取得した情報を基に、命令キャッシュ制御ユニッ
ト１３３に対して、命令ブロックのプリフェッチ要求を
発行する。このとき、プリフェッチバッファ１３０中に
格納されている、参照したプリフェッチ情報を無効化す
る。これは、前述の実施例では、、プリフェッチバッフ
ァ１３０に格納されているプリフェッチ情報２１００の
プリフェッチイネーブル２２０１をクリアすることに相
当する。ただし、メモリ２中の対応する命令ブロックの
プリフェッチ情報を更新する必要はない。Upon receiving the prefetch instruction notification signal, the prefetch control unit 132 refers to the prefetch buffer 130 and acquires the prefetch information. Then, based on the acquired information, a prefetch request for an instruction block is issued to the instruction cache control unit 133. At this time, the referred prefetch information stored in the prefetch buffer 130 is invalidated. This is equivalent to clearing the prefetch enable 2201 of the prefetch information 2100 stored in the prefetch buffer 130 in the above-described embodiment. However, it is not necessary to update the prefetch information of the corresponding instruction block in the memory 2.

【００７４】なお、プリフェッチ制御ユニット１３２
は、プリフェッチ命令通知信号を受け取った時に、対応
するプリフェッチ情報がプリフェッチバッファ１３０内
に存在しない場合、あるいは、無効化されている場合に
は、命令キャッシュ制御ユニット１３３へのプリフェッ
チ要求は発行しないようにする。The prefetch control unit 132
Does not issue a prefetch request to the instruction cache control unit 133 when the corresponding prefetch information does not exist in the prefetch buffer 130 when the prefetch instruction notification signal is received, or when it is invalidated. To do.

【００７５】なお、本発明において、一つの命令ブロッ
クが含むプリフェッチ情報の数は一つに限定されない。
これを図８、図９を用いて説明する。In the present invention, the number of prefetch information included in one instruction block is not limited to one.
This will be described with reference to FIGS. 8 and 9.

【００７６】図８は複数のプリフェッチ情報を用いた場
合のメモリ２中の命令列の格納形式の一例である。本図
の例では、一つの命令ブロック２０００中に、２つのプ
リフェッチ情報２１００が含まれている。もちろん、プ
リフェッチ情報２１００の数は２つに限られない。FIG. 8 shows an example of the storage format of the instruction sequence in the memory 2 when a plurality of prefetch information is used. In the example of this figure, one instruction block 2000 includes two pieces of prefetch information 2100. Of course, the number of prefetch information 2100 is not limited to two.

【００７７】ただし、プリフェッチ情報の領域の大きさ
に対応して、プリフェッチ情報飛び越し回路１３４２に
変更が必要である。例えば、プリフェッチ情報２１００
の大きさが８バイトの時には、命令長加算回路１３４１
の出力のビット７〜３がすべて０であった場合に、これ
に８を加算する回路を用いることができる。ここで、命
令長加算回路１３４１の出力は、ビット３１が最上位ビ
ットであり、ビット０が最下位ビットのバイトアドレス
としている。However, it is necessary to change the prefetch information skip circuit 1342 according to the size of the prefetch information area. For example, the prefetch information 2100
Is 8 bytes, the instruction length adding circuit 1341
If all bits 7 to 3 of the output of 0 are 0, a circuit for adding 8 to this can be used. Here, in the output of the instruction length addition circuit 1341, bit 31 is the most significant bit, and bit 0 is the least significant bit byte address.

【００７８】複数あるプリフェッチ情報の選択は、プリ
フェッチ命令によって指定する。図９は、複数のプリフ
ェッチ情報に対応したプログラムの一例である。本図に
おいて、line_101からline_106までの命令は、単一の命
令ブロックに収まっているものとする。また、line_10
1、line_103、line_105、line_106は、サブルーチンコ
ール（routine_X()）であり、line_102、line_104は、
プリフェッチ命令（prefetch N）である。Selection of a plurality of pieces of prefetch information is designated by a prefetch instruction. FIG. 9 is an example of a program corresponding to a plurality of prefetch information. In this figure, it is assumed that the instructions from line_101 to line_106 are contained in a single instruction block. Also, line_10
1, line_103, line_105, line_106 are subroutine calls (routine_X ()), and line_102, line_104 are
This is a prefetch instruction (prefetch N).

【００７９】図９に示したプログラムでは、line_102の
命令prefetch 0は、命令ブロック中の最初のプリフェッ
チ情報を使用することを指示し、line_104の命令prefet
ch 1は、２番目のプリフェッチ情報を使用することを指
示するものとする。ここで、命令ブロックの最初のプリ
フェッチ情報に、line_105のroutine_C()を含む命令ブ
ロックをプリフェッチするための情報を格納し、２番目
のプリフェッチ情報に、line_106のroutine_D()を含む
命令ブロックをプリフェッチするための情報を格納して
おくことで、効率よく命令ブロックのプリフェッチを行
うことができる。In the program shown in FIG. 9, the instruction prefetch 0 of line_102 indicates to use the first prefetch information in the instruction block, and the instruction prefet of line_104 is used.
ch 1 indicates to use the second prefetch information. Here, information for prefetching an instruction block including routine_C () of line_105 is stored in the first prefetch information of the instruction block, and an instruction block including routine_D () of line_106 is prefetched in the second prefetch information. By storing the information for this, prefetch of the instruction block can be efficiently performed.

【００８０】このようにプリフェッチ命令を用いてプリ
フェッチの指示を行なう場合でも、プリフェッチを行な
う命令ブロックを特定するプリフェッチ情報は、命令キ
ャッシュ１２に格納されないため、プログラムの実行中
に容易にその内容を変更することが可能である。Even when the prefetch instruction is used to instruct the prefetch as described above, the prefetch information for specifying the instruction block to be prefetched is not stored in the instruction cache 12 and therefore its contents can be easily changed during the execution of the program. It is possible to

【００８１】また、アドレスの指定方法として絶対アド
レスではなく、現在の命令ブロックに対する相対アドレ
スを指定するようにすれば、プリフェッチアドレス２２
００に必要なビット幅を少なくすることができる。これ
を図１０に示す。この例では、各プリフェッチアドレス
を４ビットの相対アドレスで指定するものとしている。
このため、４バイトの領域に８個の命令ブロックを特定
するためのアドレスを格納することができる。If the relative address for the current instruction block is designated instead of the absolute address as the address designation method, the prefetch address 22
00 can reduce the bit width required. This is shown in FIG. In this example, each prefetch address is designated by a 4-bit relative address.
Therefore, it is possible to store addresses for specifying eight instruction blocks in a 4-byte area.

【００８２】本実施例で説明したプリフェッチ命令を用
いたプリフェッチ動作と、前述の実施例で説明したプリ
フェッチ制御ユニット１３２がキャッシュフィル時に行
なうプリフェッチとは併用することができる。The prefetch operation using the prefetch instruction described in the present embodiment and the prefetch performed by the prefetch control unit 132 during the cache filling described in the above embodiments can be used together.

【００８３】この場合は、例えば、図１１に示すよう
に、プリフェッチ情報２１００の中に、属性フィールド
２２０２を追加し、このフィールドに、プリフェッチ命
令によるプリフェッチか、プリフェッチ制御ユニット１
３２がキャッシュフィル時に行なうプリフェッチかを指
定することによって両者を区別することができる。そし
て、属性フィールド２２０２で、プリフェッチ命令によ
るプリフェッチが指定されていた場合には、命令実行ユ
ニット１４によりプリフェッチ命令が発行されるまで、
命令ブロックのプリフェッチは行われないようにする。In this case, for example, as shown in FIG. 11, an attribute field 2202 is added to the prefetch information 2100 and prefetch by the prefetch instruction or the prefetch control unit 1 is added to this field.
The two can be distinguished by designating whether or not 32 is prefetch performed at the time of cache filling. If prefetch by the prefetch instruction is designated in the attribute field 2202, until the prefetch instruction is issued by the instruction execution unit 14,
Do not prefetch the instruction block.

【００８４】図１２に、本発明を適用したプロセッサを
用いた情報処理システムの構成例を示す。本図におい
て、プロセッサ１は本発明を適用したプロセッサ、メモ
リ２はプロセッサ１が実行する命令を格納してあるメモ
リであり、メモリバス３に接続されている。本システム
では、システムの使用者と情報をやり取りするため、デ
ィスプレイ、キーボード等の周辺機器６、７が搭載され
ている。周辺機器６、７は、周辺機器バス５により、周
辺機器制御ユニット４に接続されている。周辺機器制御
ユニット４は、メモリバス３を介してプロセッサ１に接
続されているため、メモリ２に格納されている命令をプ
ロセッサ１で実行することで、周辺機器６、７とデータ
のやり取りをすることが可能となっている。ただし、周
辺機器の個数をはじめ、情報処理システムの構成は本図
の例に限られない。FIG. 12 shows an example of the configuration of an information processing system using a processor to which the present invention is applied. In the figure, a processor 1 is a processor to which the present invention is applied, and a memory 2 is a memory that stores instructions executed by the processor 1 and is connected to a memory bus 3. In this system, in order to exchange information with the user of the system, peripheral devices 6 and 7 such as a display and a keyboard are mounted. The peripheral devices 6 and 7 are connected to the peripheral device control unit 4 by a peripheral device bus 5. Since the peripheral device control unit 4 is connected to the processor 1 via the memory bus 3, the processor 1 executes the instructions stored in the memory 2 to exchange data with the peripheral devices 6 and 7. It is possible. However, the configuration of the information processing system including the number of peripheral devices is not limited to the example shown in this figure.

【００８５】このシステムでは、本発明のプロセッサを
使用しているため、キャッシュミスによる性能の低下を
低減でき、本発明を使用しない場合に比べて、より高い
処理性能を実現することができる。In this system, since the processor of the present invention is used, it is possible to reduce the deterioration of performance due to cache miss, and it is possible to realize higher processing performance as compared with the case where the present invention is not used.

【００８６】[0086]

【発明の効果】上述のように、本発明によれば、プリフ
ェッチアドレスを動的に変更した場合にも、キャッシュ
と主メモリとのコヒーレンシーが保たれるキャッシュ制
御装置が提供される。As described above, according to the present invention, there is provided a cache control device which maintains the coherency between the cache and the main memory even when the prefetch address is dynamically changed.

【００８７】また、本発明によれば、実行サイクルを増
加させることなくプリフェッチを実行することを可能と
する構成のキャッシュ制御装置が提供される。Further, according to the present invention, there is provided a cache control device having a structure capable of executing prefetch without increasing the execution cycle.

【図面の簡単な説明】[Brief description of drawings]

【図１】は、本発明を適用したプロセッサの構成例を説
明するためのブロック図である。FIG. 1 is a block diagram for explaining a configuration example of a processor to which the present invention is applied.

【図２】は、実施例における命令制御ユニット１３の構
成例を説明するためのブロック図である。FIG. 2 is a block diagram for explaining a configuration example of an instruction control unit 13 in the embodiment.

【図３】は、実施例におけるメモリ２内のプログラムの
格納形式について説明するための図である。FIG. 3 is a diagram for explaining a storage format of a program in the memory 2 in the embodiment.

【図４】は、プログラムカウンタ制御ユニット１３４の
構成例を説明するための図である。FIG. 4 is a diagram for explaining a configuration example of a program counter control unit 134.

【図５】は、プリフェッチ情報２１００の書き換えを行
なわない場合について説明するためのプログラムを表す
図である。FIG. 5 is a diagram showing a program for explaining a case where prefetch information 2100 is not rewritten.

【図６】は、プリフェッチ情報２１００の書き換えを行
なう場合について説明するためのプログラムを表す図で
ある。FIG. 6 is a diagram showing a program for explaining a case of rewriting prefetch information 2100.

【図７】は、命令制御ユニット１３の他の構成例を説明
するためのブロック図である。FIG. 7 is a block diagram for explaining another configuration example of the instruction control unit 13.

【図８】は、複数のプリフェッチ情報を用いた場合のメ
モリ２中の命令列の格納形式の一例を説明するための図
である。FIG. 8 is a diagram for explaining an example of a storage format of an instruction sequence in the memory 2 when a plurality of prefetch information is used.

【図９】は、複数のプリフェッチ情報に対応したプログ
ラムの一例を表す図である。FIG. 9 is a diagram showing an example of a program corresponding to a plurality of prefetch information.

【図１０】は、プリフェッチアドレス２２００に必要な
ビット幅を少なくした場合のメモリ２中の命令列の格納
形式の一例を説明するための図である。FIG. 10 is a diagram for explaining an example of a storage format of an instruction sequence in the memory 2 when the bit width required for the prefetch address 2200 is reduced.

【図１１】は、プリフェッチ情報２１００の中に、属性
フィールド２２０２を追加した場合のメモリ２中の命令
列の格納形式の一例を説明するための図である。FIG. 11 is a diagram for explaining an example of a storage format of an instruction string in the memory 2 when an attribute field 2202 is added to the prefetch information 2100.

【図１２】は、本発明のプロセッサを用いた情報処理シ
ステムの構成例を示すブロック図である。FIG. 12 is a block diagram showing a configuration example of an information processing system using the processor of the present invention.

【図１３】は、プロセッサ１のプリフェッチ処理につい
て説明するためのフロー図である。FIG. 13 is a flowchart for explaining prefetch processing of the processor 1.

【符号の説明】[Explanation of symbols]

１：プロセッサ、２：外部メモリ、３、メモリバス、
４：周辺機器制御ユニット ５：周辺機器バス、６：周辺機器、７：周辺機器 １２：命令キャッシュ、１３：命令制御ユニット、１
４：命令実行ユニット １５：データ・キャッシュ、１６：データ制御ユニット １７：メモリ制御ユニット、１３０：プリフェッチバッ
ファ １３１：命令キャッシュヒット判定ユニット １３２：命令プリフェッチ制御ユニット １３３：命令キャッシュ制御ユニット １３４：プログラムカウンタ制御ユニット １３４０：プログラムカウンタ、１３４１：命令長加算
回路 １３４２：プリフェッチ情報飛び越し回路、１３４３：
アドレス切り替え回路 ２０００：命令ブロック、２１００：プリフェッチ情報 ２２００：プリフェッチ・アドレス、２２０１：プリフ
ェッチイネーブル ２２０２：プリフェッチ属性1: processor, 2: external memory, 3, memory bus,
4: peripheral device control unit 5: peripheral device bus, 6: peripheral device, 7: peripheral device 12: instruction cache, 13: instruction control unit, 1
4: instruction execution unit 15: data cache, 16: data control unit 17: memory control unit, 130: prefetch buffer 131: instruction cache hit determination unit 132: instruction prefetch control unit 133: instruction cache control unit 134: program counter control Unit 1340: Program counter, 1341: Instruction length addition circuit 1342: Prefetch information skip circuit, 1343:
Address switching circuit 2000: instruction block, 2100: prefetch information 2200: prefetch address, 2201: prefetch enable 2202: prefetch attribute

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/38 ３１０ Ｇ０６Ｆ 9/38 ３１０Ａ (72)発明者 西岡 清和 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立製作所システム開発研究所内 Ｆターム(参考） 5B005 JJ11 KK12 LL01 MM02 MM03 NN22 5B013 AA01 AA05 BB11 5B033 AA04 DB06 DB08 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. ⁷ Identification code FI theme code (reference) G06F 9/38 310 G06F 9/38 310A (72) Inventor Kiyokazu Nishioka 1099, Ozenji, Aso-ku, Kawasaki-shi, Kanagawa F-term in Hitachi Systems Development Laboratory (reference) 5B005 JJ11 KK12 LL01 MM02 MM03 NN22 5B013 AA01 AA05 BB11 5B033 AA04 DB06 DB08

Claims (10)

【特許請求の範囲】[Claims] 【請求項１】記憶装置からデータを、連続したアドレス
に格納された複数個のデータの集合であるブロック単位
で読み込んで、キャッシュメモリに格納するキャッシュ
制御装置であって、 読み込んだブロック中のあらかじめ定めた領域に記録さ
れたプリフェッチ情報を、前記キャッシュメモリとは別
の記憶領域に格納する手段と、 前記格納したプリフェッチ情報に基づいて、他のブロッ
クの前記キャッシュメモリへの格納を行なうプリフェッ
チ手段とを備えることを特徴とするキャッシュ制御装
置。1. A cache control device for reading data from a storage device in a block unit, which is a set of a plurality of data stored at consecutive addresses, and storing the data in a cache memory. A means for storing prefetch information recorded in a predetermined area in a storage area different from the cache memory; and a prefetch means for storing another block in the cache memory based on the stored prefetch information. A cache control device comprising: 【請求項２】請求項１に記載のキャッシュ制御装置であ
って、 前記プリフェッチ情報には、他のブロックを特定するた
めのアドレス情報が含まれることを特徴とするキャッシ
ュ制御装置。2. The cache control device according to claim 1, wherein the prefetch information includes address information for specifying another block. 【請求項３】請求項２に記載のキャッシュ制御装置であ
って、 前記プリフェッチ情報には、前記アドレス情報で特定さ
れるブロックのキャッシュ格納を行なうか否かのイネー
ブル情報がさらに含まれることを特徴とするキャッシュ
制御装置。3. The cache control device according to claim 2, wherein the prefetch information further includes enable information indicating whether to cache the block specified by the address information. Cache control device. 【請求項４】請求項１に記載のキャッシュ制御装置であ
って、 前記プリフェッチ情報は、前記キャッシュメモリには格
納されないことを特徴とするキャッシュ制御装置。4. The cache control device according to claim 1, wherein the prefetch information is not stored in the cache memory. 【請求項５】請求項３に記載のキャッシュ制御装置であ
って、 前記プリフェッチ手段は、前記プリフェッチ情報に含ま
れるイネーブル情報に基づいて、前記アドレス情報で特
定されるブロックのキャッシュメモリへの格納を行なう
か否かを判断し、 行なうと判断した場合にのみ、前記アドレス情報で特定
されるブロックのキャッシュメモリへの格納を行なうこ
とを特徴とするキャッシュ制御装置。5. The cache control device according to claim 3, wherein the prefetch means stores a block specified by the address information in a cache memory based on enable information included in the prefetch information. A cache control device characterized in that it is judged whether or not to carry out, and only when it is judged to carry out, the block specified by the address information is stored in the cache memory. 【請求項６】請求項１に記載のキャッシュ制御装置であ
って、 前記プリフェッチ手段は、プリフェッチ情報が前記記憶
領域に格納されると、このプリフェッチ情報を参照し
て、他のブロックの前記キャッシュメモリへの格納を行
なうことを特徴とするキャッシュ制御装置。6. The cache control device according to claim 1, wherein when the prefetch information is stored in the storage area, the prefetch unit refers to the prefetch information to refer to the cache memory of another block. A cache control device characterized by storing in a cache. 【請求項７】請求項１に記載のキャッシュ制御装置であ
って、 前記プリフェッチ手段は、前記キャッシュメモリに格納
されたプリフェッチ命令が実行されると、前記記憶領域
に格納されれたプリフェッチ情報を参照して、他のブロ
ックの前記キャッシュメモリへの格納を行なうことを特
徴とするキャッシュ制御装置。7. The cache control device according to claim 1, wherein the prefetch means refers to prefetch information stored in the storage area when a prefetch instruction stored in the cache memory is executed. Then, the cache control device is characterized in that another block is stored in the cache memory. 【請求項８】請求項１〜７のいずれか一項に記載のキャ
ッシュ制御装置を備えた情報処理装置。8. An information processing device comprising the cache control device according to claim 1. Description: 【請求項９】プロセッサに読み込まれ実行される命令群
を含んで構成されるプログラムであって、 あらかじめ定めた大きさの命令ブロック中の、あらかじ
め定めた領域に、他の命令ブロックを特定するための情
報を記録したことを特徴とするプログラム。9. A program including an instruction group read and executed by a processor, for specifying another instruction block in a predetermined area in an instruction block of a predetermined size. A program characterized by recording information of. 【請求項１０】キャッシュメモリへの読み込みの単位と
なる命令ブロックのあらかじめ定めた領域に、他の命令
ブロックを特定するための情報を記録しておき、 命令ブロックがキャッシュメモリに読み込まれるとき
に、前記情報をキャッシュメモリとは別の記憶領域に記
録し、 この情報に基づいて他の命令ブロックをキャッシュメモ
リに読み込むことを特徴とするキャッシュ制御方法。10. Information for specifying another instruction block is recorded in a predetermined area of an instruction block which is a unit of reading into the cache memory, and when the instruction block is read into the cache memory, A cache control method characterized in that the information is recorded in a storage area different from the cache memory and another instruction block is read into the cache memory based on this information.