JP2003029959A - 3d graphics processor - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、３Ｄグラフィック
ス処理装置のセットアップ回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a setup circuit for a 3D graphics processing device.
【０００２】[0002]
【従来の技術】３Ｄグラフィックス処理装置は、ポリゴ
ン内部の位置の変化量に対するパラメータの変化量を計
算するセットアップ回路と、ラスタライジング、即ち、
ベクトルや線要素からなるグラフィックオブジェクトを
ドット形式に変換するＤＤＡ(Digital Differential An
alyzer )処理回路と、ドットマトリックスを構成する各
ピクセルについて最終的な色情報や奥行き情報などを求
めるピクセルパイプライン回路とを備えている。2. Description of the Related Art A 3D graphics processing apparatus includes a setup circuit for calculating a variation amount of a parameter with respect to a variation amount of a position inside a polygon, and rasterizing, that is,
DDA (Digital Differential An) that converts graphic objects consisting of vector and line elements into dot format
alyzer) processing circuit and a pixel pipeline circuit for obtaining final color information, depth information, etc. for each pixel forming the dot matrix.
【０００３】３Ｄグラフィックス処理装置を構成するこ
れらの回路のうち、セットアップ回路の演算量は、ポリ
ゴンの大きさに比例して多くなる。従来の３Ｄグラフィ
ックス処理装置では、演算量が多い大きなポリゴンに対
しては、高精度のセットアップ回路、即ち、多ビットを
一度に処理できる大きなビット数を有する演算器から構
成されるセットアップ回路を用いて演算を行っていた。Among these circuits forming the 3D graphics processing device, the amount of calculation of the setup circuit increases in proportion to the size of the polygon. In a conventional 3D graphics processing device, a high-precision setup circuit, that is, a setup circuit including a computing unit having a large number of bits capable of processing many bits at a time is used for a large polygon having a large amount of computation. Was being calculated.
【０００４】しかし、大きなビット数を有する演算器の
サイズは、必然的に大きくなる。この場合、当然に、セ
ットアップ回路の面積も、大きくなる。セットアップ回
路の面積が大きくなると、例えば、３Ｄグラフィックス
処理装置が形成されるチップのサイズが大きくなるた
め、コストの増大などの問題が生じる。However, the size of an arithmetic unit having a large number of bits inevitably becomes large. In this case, naturally, the area of the setup circuit also becomes large. When the area of the setup circuit becomes large, for example, the size of the chip on which the 3D graphics processing device is formed becomes large, which causes a problem such as an increase in cost.
【０００５】図１１は、従来のセットアップ回路を示し
ている。FIG. 11 shows a conventional setup circuit.
【０００６】セットアップ回路１１は、ポリゴンの頂点
座標Ａ（ｘ０，ｙ０），Ｂ（ｘ１，ｙ１），Ｃ（ｘ２，
ｙ２）及び頂点パラメータＡ（ｐ０），Ｂ（ｐ１），Ｃ
（ｐ２）に基づいて、ポリゴン内部の位置の変化量に対
するパラメータの変化量（ｄｐ／ｄｘ，ｄｐ／ｄｙ）を
求める。このパラメータの変化量は、ＤＤＡ処理回路１
２に供給される。The setup circuit 11 includes polygon vertex coordinates A (x0, y0), B (x1, y1), and C (x2).
y2) and vertex parameters A (p0), B (p1), C
Based on (p2), the variation amount (dp / dx, dp / dy) of the parameter with respect to the variation amount of the position inside the polygon is obtained. The amount of change in this parameter depends on the DDA processing circuit 1
2 is supplied.
【０００７】セットアップ回路１１は、ポリゴンの頂点
座標の差分求める加算器１と、ポリゴンの頂点パラメー
タの差分を求める加算器２と、１／ｅ０を求める乗算器
３、加算器４及び除算器５と、頂点座標の差分と頂点パ
ラメータの差分とを乗算する乗算器６と、乗算器６の出
力信号を加算する加算器７と、加算器７の出力信号と１
／ｅ０とを乗算してポリゴン内部の位置の変化量に対す
るパラメータの変化量を求める乗算器８とから構成され
る。The setup circuit 11 includes an adder 1 for finding the difference between polygon vertex coordinates, an adder 2 for finding the difference between polygon vertex parameters, a multiplier 3, an adder 4, and a divider 5 for finding 1 / e0. , A multiplier 6 for multiplying the vertex coordinate difference by the vertex parameter difference, an adder 7 for adding the output signals of the multiplier 6, and an output signal of the adder 7 and 1
/ E0 and a multiplier 8 for multiplying the change amount of the parameter with respect to the change amount of the position inside the polygon.
【０００８】このようなセットアップ回路１１では、仕
様として予め決定されたポリゴンの最大サイズとパラメ
ータ（色情報、奥行き情報など）に基づいて、各演算器
１，２，・・・８のビット数（又は演算精度）が決定さ
れる。即ち、セットアップ回路１１を構成する各演算器
１，２，・・・８のビット数は、最大サイズのポリゴン
のｄｐ／ｄｘ及びｄｐ／ｄｙを１回の演算で求めること
ができるビット数に設定される。In the setup circuit 11 as described above, the number of bits of each of the arithmetic units 1, 2, ... 8 is determined based on the maximum size of the polygon and parameters (color information, depth information, etc.) which are predetermined as specifications. Alternatively, the calculation accuracy) is determined. That is, the number of bits of each of the arithmetic units 1, 2, ... 8 configuring the setup circuit 11 is set to the number of bits that can obtain dp / dx and dp / dy of the maximum size polygon by one operation. To be done.
【０００９】例えば、最大サイズのポリゴンの頂点座標
が１６ビット、頂点パラメータが８ビットで表される場
合には、加算器１は、１６ビット、加算器２は、８ビッ
ト、乗算器３は、１６×１６ビット、加算器４は、３２
ビット、除算器５は、３２ビット、乗算器６は、８×１
６ビット、加算器７は、２０ビット、乗算器８は、２０
×３２ビットとなる（従来では、演算器の演算精度は、
そのビット数によって一義的に決まる）。For example, when the vertex coordinates of the maximum size polygon are represented by 16 bits and the vertex parameter is represented by 8 bits, the adder 1 is 16 bits, the adder 2 is 8 bits, and the multiplier 3 is 16 × 16 bits, the adder 4 has 32
Bit, divider 5 is 32 bits, multiplier 6 is 8 × 1
6 bits, adder 7 has 20 bits, multiplier 8 has 20 bits
× 32 bits (In the past, the calculation accuracy of the arithmetic unit is
Uniquely determined by the number of bits).
【００１０】[0010]
【発明が解決しようとする課題】このように、従来の３
Ｄグラフィックス処理装置では、セットアップ回路を構
成する各演算器のビット数は、最大サイズのポリゴンの
ｄｐ／ｄｘ及びｄｐ／ｄｙを１回の演算（スループット
＝“１”）で処理することができるビット数に設定され
ていた。このため、セットアップ回路の面積（ハードサ
イズ）が大きくなり、コストの増大などの問題が生じて
いた。As described above, the conventional 3
In the D-graphics processing device, the number of bits of each arithmetic unit forming the setup circuit can process dp / dx and dp / dy of the maximum size polygon by one arithmetic operation (throughput = “1”). It was set to the number of bits. For this reason, the area (hard size) of the setup circuit becomes large, which causes a problem such as an increase in cost.
【００１１】本発明の目的は、セットアップ回路を構成
する各演算器のビット数を最大にしなくても、最大サイ
ズのポリゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを演算する精
度を確保できる３Ｄグラフィックス処理装置を提案する
ことにある。An object of the present invention is to provide a 3D graphics process which can secure the accuracy of calculating dp / dx and dp / dy of the maximum size polygon without maximizing the number of bits of each arithmetic unit constituting the setup circuit. To propose a device.
【００１２】[0012]
【課題を解決するための手段】(1) 本発明の演算回路
（例えば、３Ｄグラフィックス処理装置）は、Ｎ（Ｎは
自然数）ビットの入力データの上位Ｎ−ｎ（ｎは、自然
数で、Ｎ＞ｎを満たす）ビットをモニタし、前記上位Ｎ
−ｎビットが全て同じ値である場合には、第１信号を出
力し、前記上位Ｎ−ｎビットが異なる値を含む場合に
は、第２信号を出力する演算精度変更回路と、前記入力
データが入力され、前記第１信号を受けると、前記入力
データの演算を１回の動作により実行し、前記第２信号
を受けると、前記入力データの演算を複数回の繰り返し
動作により実行する演算器とを備える。(1) An arithmetic circuit (for example, a 3D graphics processing device) according to the present invention is configured such that the upper N−n (n is a natural number) of input data of N (N is a natural number) bits is (Bits satisfying N> n) are monitored, and the upper N
When the -n bits are all the same value, the first signal is output, and when the upper N-n bits include different values, a calculation accuracy changing circuit that outputs the second signal, and the input data Is inputted and receives the first signal, the arithmetic operation of the input data is executed by one operation, and the arithmetic operation of the input data is executed by a plurality of repeated operations when the second signal is received. With.
【００１３】本発明の演算回路（例えば、３Ｄグラフィ
ックス処理装置）は、最大でｎ（ｎは自然数）ビットを
同時に演算可能なｎビットタイプの演算器と、前記演算
器の入力データのビット数を判定し、前記入力データの
ビット数が前記ｎ以下の場合には、前記演算器を１回動
作させ、前記入力データのビット数が前記ｎを超える場
合には、前記演算器を複数回繰り返し動作させる演算精
度変更回路とを備える。The arithmetic circuit of the present invention (for example, a 3D graphics processing device) is an n-bit type arithmetic unit capable of simultaneously calculating at most n (n is a natural number) bits, and the number of bits of input data of the arithmetic unit. When the number of bits of the input data is less than or equal to n, the arithmetic unit is operated once, and when the number of bits of the input data exceeds n, the arithmetic unit is repeated a plurality of times. And a calculation precision changing circuit to be operated.
【００１４】前記演算器が同時に演算可能な最大のビッ
ト数（前記演算器のビットタイプ）は、前記演算器に最
も多く入力される前記入力データのビット数に一致させ
てある。The maximum number of bits that can be simultaneously calculated by the arithmetic unit (bit type of the arithmetic unit) is set to match the number of bits of the input data that is input to the arithmetic unit most.
【００１５】前記演算器が演算可能な前記入力データの
ビット数（前記演算器の演算精度）は、前記演算器を繰
り返し動作させる回数により決定される。The number of bits of the input data that can be calculated by the arithmetic unit (calculation accuracy of the arithmetic unit) is determined by the number of times the arithmetic unit is repeatedly operated.
【００１６】前記演算器が同時に演算可能な最大のビッ
ト数は、前記演算器により前記入力データの演算を行う
場合の演算時間（スループット）が所定時間となるビッ
ト数に設定される。The maximum number of bits that can be simultaneously calculated by the arithmetic unit is set to the number of bits at which the arithmetic time (throughput) when the arithmetic unit operates the input data becomes a predetermined time.
【００１７】前記所定時間は、前記演算器を１回動作さ
せるために要する時間である。The predetermined time is a time required to operate the arithmetic unit once.
【００１８】前記所定時間は、前記演算回路の後段に配
置される他の演算回路の演算時間又はそれよりも短い時
間である。The predetermined time is a calculation time of another calculation circuit arranged in a subsequent stage of the calculation circuit or a time shorter than the calculation time.
【００１９】前記演算器が同時に演算可能な最大のビッ
ト数は、前記演算器に入力される前記入力データの最大
のビット数よりも小さい。The maximum number of bits that can be simultaneously calculated by the arithmetic unit is smaller than the maximum number of bits of the input data input to the arithmetic unit.
【００２０】前記入力データは、３Ｄグラフィックス処
理に使用するポリゴンの頂点又は各点の座標を表してい
る。The input data represents the vertices of a polygon used for 3D graphics processing or the coordinates of each point.
【００２１】前記入力データは、３Ｄグラフィックス処
理に使用するポリゴンの頂点又は各点のパラメータを表
している。The input data represents the parameters of the vertices or points of a polygon used for 3D graphics processing.
【００２２】前記演算回路は、３Ｄグラフィックス処理
に使用するポリゴン内部の位置の変化量に対するパラメ
ータの変化量を計算するセットアップ回路を構成してい
る。The arithmetic circuit constitutes a setup circuit for calculating the amount of change in the parameter with respect to the amount of change in the position inside the polygon used for the 3D graphics processing.
【００２３】(2) 本発明の３Ｄグラフィックス処理装
置は、上述の (1)の演算回路を有し、ポリゴン内部の位
置の変化量に対するパラメータの変化量を計算するセッ
トアップ回路と、前記セットアップ回路の出力信号をラ
スタライジングするＤＤＡ処理回路と、前記ＤＤＡ処理
回路の出力信号に基づいてピクセルに関する情報を求め
るピクセルパイプライン回路とを備える。(2) A 3D graphics processing apparatus according to the present invention has the above-mentioned arithmetic circuit (1), a setup circuit for calculating a variation amount of a parameter with respect to a variation amount of a position inside a polygon, and the setup circuit. DDA processing circuit for rasterizing the output signal of 1), and a pixel pipeline circuit for obtaining information about pixels based on the output signal of the DDA processing circuit.
【００２４】(3) 本発明の演算方法は、最大でｎ（ｎ
は自然数）ビットを同時に演算可能なｎビットタイプの
演算器を用いた演算方法において、前記演算器の入力デ
ータのビット数を判定するステップと、前記入力データ
のビット数に基づいて前記演算器の動作回数を決定する
ステップと、前記演算器を前記動作回数だけ動作させ、
前記入力データの演算を完了させるステップとを備え
る。(3) In the calculation method of the present invention, at most n (n
Is a natural number) in an arithmetic method using an n-bit type arithmetic unit capable of simultaneously calculating bits, and a step of determining the number of bits of input data of the arithmetic unit, and a step of determining the number of bits of the input data of the arithmetic unit. Determining the number of operations, and operating the arithmetic unit for the number of operations,
Completing the computation of the input data.
【００２５】前記入力データのビット数が前記ｎ以下の
場合には、前記動作回数は、１回であり、前記入力デー
タのビット数が前記ｎを超える場合には、前記動作回数
は、複数回である。When the number of bits of the input data is less than or equal to n, the number of operations is one, and when the number of bits of the input data exceeds n, the number of operations is multiple. Is.
【００２６】前記入力データがＮ（Ｎは自然数で、Ｎ＞
ｎを満たす）ビットである場合に、前記入力データの上
位Ｎ−ｎビットが全て同じ値であるときは、前記動作回
数は、１回であり、前記入力データの上位Ｎ−ｎビット
が異なる値を含むときは、前記動作回数は、複数回であ
る。The input data is N (N is a natural number, N>
When the upper N−n bits of the input data have the same value, the number of operations is one and the upper N−n bits of the input data have different values. , The number of operations is multiple.
【００２７】前記動作回数が変わることにより、前記演
算器の演算精度が変わる。As the number of operations changes, the calculation accuracy of the calculator changes.
【００２８】前記入力データは、３Ｄグラフィックス処
理に使用するポリゴンの頂点又は各点の座標を表してい
る。The input data represents the vertices or the coordinates of each point of a polygon used for 3D graphics processing.
【００２９】前記入力データは、３Ｄグラフィックス処
理に使用するポリゴンの頂点又は各点のパラメータを表
している。The input data represents the parameters of the vertices or points of a polygon used for 3D graphics processing.
【００３０】[0030]
【発明の実施の形態】以下、図面を参照しながら、本発
明の３Ｄグラフィックス処理装置について詳細に説明す
る。DETAILED DESCRIPTION OF THE INVENTION The 3D graphics processing apparatus of the present invention will be described in detail below with reference to the drawings.
【００３１】［概要］３Ｄグラフィックス処理装置にお
いて、セットアップ回路を構成する各演算器のビット数
を、仕様として予め決定された最大サイズのポリゴンの
ｄｐ／ｄｘ及びｄｐ／ｄｙを１回の演算（スループット
＝“１”）で処理できるビット数に設定することは、セ
ットアップ回路の面積の増大を招く。[Outline] In the 3D graphics processing apparatus, the number of bits of each arithmetic unit constituting the setup circuit is calculated once as the dp / dx and dp / dy of the maximum size polygon which is predetermined as a specification ( Setting the number of bits that can be processed with the throughput = “1”) causes an increase in the area of the setup circuit.
【００３２】ところで、３Ｄグラフィックス処置におい
ては、ポリゴンサイズやパラメータは、固定されるもの
ではなく、度々、変化するものである。つまり、最大サ
イズのポリゴンが用いられることは少ない。通常は、最
大でない所定サイズのポリゴンが高頻度で使用されてお
り、それ以外のサイズのポリゴンが使用されることは希
である。By the way, in the 3D graphics processing, the polygon size and the parameters are not fixed but often change. That is, the maximum size polygon is rarely used. Normally, a polygon of a predetermined size that is not the maximum is frequently used, and a polygon of any other size is rarely used.
【００３３】そこで、まず、本発明の３Ｄグラフィック
ス処理装置では、セットアップ回路を構成する各演算器
のビット数は、高頻度で使用される最大でない所定サイ
ズのポリゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを所定のスル
ープット（例えば、スループット＝“１”）で処理でき
るビット数に設定する。Therefore, first, in the 3D graphics processing apparatus of the present invention, the number of bits of each arithmetic unit which constitutes the setup circuit is high and is frequently not used. Dp / dx and dp / dy of a polygon of a predetermined size which is not the maximum. Is set to the number of bits that can be processed with a predetermined throughput (for example, throughput = “1”).
【００３４】この場合、従来の３Ｄグラフィックス処理
装置では、所定サイズを超えるサイズのポリゴンのｄｐ
／ｄｘ及びｄｐ／ｄｙについては、セットアップ回路内
の各演算器の演算精度（ビット数）が低すぎるため、こ
れを処理することができない。In this case, in the conventional 3D graphics processing apparatus, the dp of the polygon having a size exceeding the predetermined size is used.
As for / dx and dp / dy, the arithmetic accuracy (bit number) of each arithmetic unit in the setup circuit is too low, and therefore cannot be processed.
【００３５】そこで、本発明の３Ｄグラフィックス処理
装置では、所定サイズを超えるサイズのポリゴンについ
ては、セットアップ回路内の各演算器を複数回繰り返し
て使用することにより（各演算器の演算精度を高くする
ことにより）、ｄｐ／ｄｘ及びｄｐ／ｄｙの演算を実行
する。Therefore, in the 3D graphics processing apparatus of the present invention, for a polygon having a size exceeding a predetermined size, each arithmetic unit in the setup circuit is repeatedly used a plurality of times (the arithmetic precision of each arithmetic unit is high). By doing this), dp / dx and dp / dy are calculated.
【００３６】ここで、所定のスループットとは、 ス
ループット＝“１”、又は、 セットアップ回路の出
力信号を受けるＤＤＡ処理回路のスループット又はそれ
よりも高いスループットを意味する。Here, the predetermined throughput means throughput = “1”, or the throughput of the DDA processing circuit that receives the output signal of the setup circuit or a throughput higher than that.
【００３７】これにより、セットアップ回路を構成する
各演算器のビット数を最大にしなくても、最大サイズの
ポリゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを求めることがで
きる。As a result, the dp / dx and dp / dy of the maximum size polygon can be obtained without maximizing the number of bits of each arithmetic unit constituting the setup circuit.
【００３８】ところで、本発明の３Ｄグラフィックス処
理装置では、上述のように、ポリゴンサイズやパラメー
タに応じて、各演算器を繰り返し使用する回数を変更し
ている。この場合、所定サイズ以下のサイズのポリゴン
については、所定のスループット（例えば、スループッ
ト＝“１”）で、ｄｐ／ｄｘ及びｄｐ／ｄｙを求めるこ
とができるが、高い演算精度が要求される所定サイズを
超えるポリゴンについては、ｄｐ／ｄｘ及びｄｐ／ｄｙ
を求めるために、各演算器を繰り返し使用しなければな
らないため、セットアップ回路のスループットが低下す
る。In the 3D graphics processing apparatus of the present invention, as described above, the number of times each arithmetic unit is repeatedly used is changed according to the polygon size and parameters. In this case, dp / dx and dp / dy can be obtained at a predetermined throughput (for example, throughput = “1”) for a polygon having a size equal to or smaller than a predetermined size, but a predetermined size that requires high calculation accuracy. For polygons larger than, dp / dx and dp / dy
Therefore, the throughput of the setup circuit is reduced because each arithmetic unit must be used repeatedly in order to obtain
【００３９】しかし、この点は、通常の３Ｄグラフィッ
クス処理装置においては、問題とはならない。However, this is not a problem in a normal 3D graphics processing device.
【００４０】例えば、図１に示すように、セットアップ
回路１１を構成する各演算器のビット数は、小さなポリ
ゴン（高頻度で使用される所定サイズのポリゴン）を所
定のスループット（例えば、ＤＤＡ処理回路のスループ
ット）で処理できるビット数に設定される。For example, as shown in FIG. 1, the number of bits of each arithmetic unit constituting the setup circuit 11 is such that a small polygon (a polygon of a predetermined size used frequently) has a predetermined throughput (for example, a DDA processing circuit). Throughput) is set to the number of bits that can be processed.
【００４１】この場合、図２に示すように、その小さな
ポリゴンのサイズよりも大きなサイズのポリゴンを処理
しようとすると、セットアップ回路１１内の各演算器を
繰り返し使用する回数が多くなるため、セットアップ回
路１１における演算時間が増え、そのスループットが低
下する。In this case, as shown in FIG. 2, when an attempt is made to process a polygon having a size larger than the size of the small polygon, the number of times each arithmetic unit in the setup circuit 11 is repeatedly used increases. The calculation time in 11 increases and the throughput decreases.
【００４２】しかし、図２に示すように、ＤＤＡ処理回
路１２においても、大きなポリゴンを処理するために、
スループットが低下する。つまり、大きなサイズのポリ
ゴンを処理する場合には、ＤＤＡ処理回路１２における
スループットが大幅に低下するため、セットアップ回路
１１のスループットがＤＤＡ処理回路１２のスループッ
トよりも低くならない限り、セットアップ回路１１のス
ループットの低下は、問題とならない。However, as shown in FIG. 2, even in the DDA processing circuit 12, in order to process a large polygon,
Throughput is reduced. In other words, when processing a large-sized polygon, the throughput of the DDA processing circuit 12 is significantly reduced. Therefore, unless the throughput of the setup circuit 11 is lower than the throughput of the DDA processing circuit 12, the throughput of the setup circuit 11 is reduced. The decline is not a problem.
【００４３】従って、例えば、セットアップ回路１１を
構成する各演算器のビット数を最大にして、大きなポリ
ゴンに対するセットアップ回路１１のスループットを
“１”（１回の演算で処理が終了すること）にしても、
全く意味がない。Therefore, for example, the number of bits of each arithmetic unit constituting the setup circuit 11 is maximized, and the throughput of the setup circuit 11 for a large polygon is set to "1" (the processing is completed by one calculation). Also,
It has no meaning at all.
【００４４】このようなことから、本発明の３Ｄグラフ
ィックス処理装置では、セットアップ回路を構成する各
演算器のビット数は、最大にすることなく、高頻度で使
用される最大でない所定サイズのポリゴンのｄｐ／ｄｘ
及びｄｐ／ｄｙを所定のスループットで求めることがで
きるビット数に設定し、それよりも大きなサイズのポリ
ゴンについては、セットアップ回路内の各演算器を複数
回繰り返し使用し（各演算器の演算精度を変更し）、ｄ
ｐ／ｄｘ及びｄｐ／ｄｙを求める。From the above, in the 3D graphics processing device of the present invention, the number of bits of each arithmetic unit constituting the setup circuit is not maximized, and a polygon of a predetermined size which is not maximum and is frequently used is used. Dp / dx
And dp / dy are set to the number of bits that can be obtained with a predetermined throughput, and for a polygon having a size larger than that, each arithmetic unit in the setup circuit is repeatedly used a plurality of times (calculation accuracy of each arithmetic unit is Change), d
Determine p / dx and dp / dy.
【００４５】［第１実施の形態］図３は、本発明の第１
実施の形態に関わるセットアップ回路を示している。[First Embodiment] FIG. 3 shows a first embodiment of the present invention.
3 shows a setup circuit according to the embodiment.
【００４６】セットアップ回路１１は、ポリゴンの頂点
座標Ａ（ｘ０，ｙ０），Ｂ（ｘ１，ｙ１），Ｃ（ｘ２，
ｙ２）及び頂点パラメータＡ（ｐ０），Ｂ（ｐ１），Ｃ
（ｐ２）に基づいて、ポリゴン内部の位置の変化量に対
するパラメータの変化量（ｄｐ／ｄｘ，ｄｐ／ｄｙ）を
求める。このパラメータの変化量は、ＤＤＡ処理回路１
２に供給される。The setup circuit 11 includes polygon vertex coordinates A (x0, y0), B (x1, y1), C (x2,).
y2) and vertex parameters A (p0), B (p1), C
Based on (p2), the variation amount (dp / dx, dp / dy) of the parameter with respect to the variation amount of the position inside the polygon is obtained. The amount of change in this parameter depends on the DDA processing circuit 1
2 is supplied.
【００４７】セットアップ回路１１は、図４に示すよう
な計算を行う回路である。The setup circuit 11 is a circuit for performing calculations as shown in FIG.
【００４８】即ち、３点Ａ（ｘ０，ｙ０），Ｂ（ｘ１，
ｙ１），Ｃ（ｘ２，ｙ２）を結ぶことにより形成される
三角形（ポリゴン）があり、この三角形の各点にパラメ
ータＡ（ｐ０），Ｂ（ｐ１），Ｃ（ｐ２）が与えられる
ものとする。この場合、三角形内部の位置の微小変化量
に対するパラメータの変化量（ｄｐ／ｄｘ，ｄｐ／ｄ
ｙ）は、式（１）〜（３）で与えられる。セットアップ
回路１１は、このパラメータの変化量（ｄｐ／ｄｘ，ｄ
ｐ／ｄｙ）を計算する回路である。That is, three points A (x0, y0), B (x1,
There is a triangle (polygon) formed by connecting y1) and C (x2, y2), and parameters A (p0), B (p1), and C (p2) are given to each point of this triangle. . In this case, the change amount of the parameter (dp / dx, dp / d) with respect to the minute change amount of the position inside the triangle.
y) is given by equations (1) to (3). The setup circuit 11 determines the amount of change in this parameter (dp / dx, d
This is a circuit for calculating p / dy).
【００４９】セットアップ回路１１は、ポリゴンの頂点
座標の差分求める加算器１Ａと、ポリゴンの頂点パラメ
ータの差分を求める加算器２Ａと、１／ｅ０を求める乗
算器３Ａ、加算器４Ａ及び除算器５Ａと、頂点座標の差
分と頂点パラメータの差分とを乗算する乗算器６Ａと、
乗算器６Ａの出力信号を加算する加算器７Ａと、加算器
７Ａの出力信号と１／ｅ０とを乗算してポリゴン内部の
位置の変化量に対するパラメータの変化量を求める乗算
器８Ａとを有する。The setup circuit 11 includes an adder 1A for finding the difference between polygon vertex coordinates, an adder 2A for finding the difference between polygon vertex parameters, a multiplier 3A for finding 1 / e0, an adder 4A and a divider 5A. , A multiplier 6A that multiplies the difference between the vertex coordinates and the difference between the vertex parameters,
It has an adder 7A that adds the output signal of the multiplier 6A and a multiplier 8A that multiplies the output signal of the adder 7A and 1 / e0 to obtain the change amount of the parameter with respect to the change amount of the position inside the polygon.
【００５０】さらに、本発明では、セットアップ回路１
１は、演算精度変更回路１０を有している。演算精度変
更回路１０は、頂点座標の差分（ポリゴンサイズの依存
する）及び頂点パラメータの差分をモニタし、これらの
差分（入力信号のビット数）に基づいて、各演算器３
Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａの演算精度を変更す
る。Further, in the present invention, the setup circuit 1
1 has a calculation accuracy changing circuit 10. The calculation accuracy changing circuit 10 monitors the difference in vertex coordinates (which depends on the polygon size) and the difference in vertex parameters, and based on these differences (the number of bits of the input signal), each computing unit 3
The calculation accuracy of A, 4A, 5A, 6A, 7A, 8A is changed.
【００５１】各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，
８Ａのビット数は、高頻度で使用される最大でない所定
サイズのポリゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを所定の
スループットで処理できるビット数に固定されているた
め、演算精度の変更は、各演算器３Ａ，４Ａ，５Ａ，６
Ａ，７Ａ，８Ａを繰り返し使用する回数を変更すること
により行う。各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，
８Ａを繰り返し使用する回数を自由に変更できれば、各
演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａのビット数
が所定のビット数に固定されていても、最大サイズのポ
リゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを求めることができ
る。Each computing unit 3A, 4A, 5A, 6A, 7A,
Since the number of bits of 8A is fixed to the number of bits that can process dp / dx and dp / dy of a polygon of a predetermined size that is not used at a high frequency and is used at a high frequency, the calculation precision is changed for each calculation. Vessels 3A, 4A, 5A, 6
This is performed by changing the number of times that A, 7A, and 8A are repeatedly used. Each computing unit 3A, 4A, 5A, 6A, 7A,
If the number of times 8A is repeatedly used can be freely changed, even if the number of bits of each arithmetic unit 3A, 4A, 5A, 6A, 7A, 8A is fixed to a predetermined number of bits, the dp / dx and dp / dy can be obtained.
【００５２】なお、各演算器３Ａ，４Ａ，５Ａ，６Ａ，
７Ａ，８Ａを繰り返し使用する回数は、演算精度変更回
路１０により決定され、演算精度変更回路１０から、演
算精度制御線９を経由して、各演算器３Ａ，４Ａ，５
Ａ，６Ａ，７Ａ，８Ａに伝達される。Incidentally, each of the arithmetic units 3A, 4A, 5A, 6A,
The number of times 7A and 8A are repeatedly used is determined by the arithmetic precision changing circuit 10, and from the arithmetic precision changing circuit 10 via the arithmetic precision control line 9, each of the arithmetic units 3A, 4A and 5A.
It is transmitted to A, 6A, 7A and 8A.
【００５３】この場合、例えば、ポリゴンのサイズが小
さいときには、セットアップ回路１１は、低い精度を有
していれば足りるため、例えば、各演算器３Ａ，４Ａ，
５Ａ，６Ａ，７Ａ，８Ａを１回だけ動かすことにより、
ｄｐ／ｄｘ及びｄｐ／ｄｙを計算することができる。こ
のときのセットアップ回路１１のスループットは、
“１”となる。In this case, for example, when the size of the polygon is small, the setup circuit 11 need only have a low accuracy. Therefore, for example, each of the computing units 3A, 4A,
By moving 5A, 6A, 7A, 8A only once,
dp / dx and dp / dy can be calculated. The throughput of the setup circuit 11 at this time is
It becomes "1".
【００５４】また、例えば、ポリゴンのサイズが大きい
ときには、セットアップ回路１１には、高い精度が要求
されるため、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，
８Ａを複数回繰り返し動かすことにより、パラメータの
変化量（ｄｐ／ｄｘ，ｄｐ／ｄｙ）を計算できる。但
し、このときのセットアップ回路１１のスループット
は、低下する。Further, for example, when the size of the polygon is large, the setup circuit 11 is required to have high accuracy, so that the arithmetic units 3A, 4A, 5A, 6A, 7A,
By repeatedly moving 8A a plurality of times, it is possible to calculate the amount of parameter change (dp / dx, dp / dy). However, the throughput of the setup circuit 11 at this time decreases.
【００５５】このように、本発明のセットアップ回路に
よれば、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａ
のビット数は、高頻度で使用される最大でない所定サイ
ズのポリゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを所定のスル
ープットで処理できるビット数に固定されている。つま
り、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａのビ
ット数は、最大サイズのポリゴンのｄｐ／ｄｘ及びｄｐ
／ｄｙをスループット“１”で処理できる最大ビット数
に固定されないため、セットアップ回路１１の面積が大
きくなることがなく、コストの増加を抑えることができ
る。As described above, according to the setup circuit of the present invention, each of the arithmetic units 3A, 4A, 5A, 6A, 7A, 8A.
The number of bits of is fixed to the number of bits that can process dp / dx and dp / dy of a polygon of a predetermined size that is not used at a high frequency and is used with a predetermined throughput. That is, the number of bits of each of the arithmetic units 3A, 4A, 5A, 6A, 7A, and 8A is the dp / dx and dp of the maximum size polygon.
Since / dy is not fixed to the maximum number of bits that can be processed with the throughput “1”, the area of the setup circuit 11 does not increase, and the cost increase can be suppressed.
【００５６】例えば、本発明のセットアップ回路１１で
は、最大サイズのポリゴンの頂点座標が１６ビット、頂
点パラメータが８ビットで表される場合においては、乗
算器３Ａは、８×８ビット、加算器４Ａは、８ビット、
除算器５Ａは、８ビット、乗算器６Ａは、８×８ビッ
ト、加算器７Ａは、８ビット、乗算器８Ａは、８×８ビ
ットに設定される。For example, in the setup circuit 11 of the present invention, when the vertex coordinates of the maximum-sized polygon are represented by 16 bits and the vertex parameters are represented by 8 bits, the multiplier 3A is 8 × 8 bits and the adder 4A. Is 8 bits,
The divider 5A is set to 8 bits, the multiplier 6A is set to 8 × 8 bits, the adder 7A is set to 8 bits, and the multiplier 8A is set to 8 × 8 bits.
【００５７】なお、この場合、従来（図１１）では、乗
算器３は、１６×１６ビット、加算器４は、３２ビッ
ト、除算器５は、３２ビット、乗算器６は、８×１６ビ
ット、加算器７は、２０ビット、乗算器８は、２０×３
２ビットとなるため、本発明のセットアップ回路１１に
よれば、大幅な回路面積の縮小が可能であることが分か
る。In this case, in the conventional case (FIG. 11), the multiplier 3 has 16 × 16 bits, the adder 4 has 32 bits, the divider 5 has 32 bits, and the multiplier 6 has 8 × 16 bits. , The adder 7 has 20 bits, and the multiplier 8 has 20 × 3
Since the number of bits is 2 bits, it can be seen that the setup circuit 11 of the present invention can significantly reduce the circuit area.
【００５８】一方、本発明のセットアップ回路１１で
は、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａの演
算精度の変更は、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７
Ａ，８Ａを繰り返し使用する回数を変更することにより
行う。この場合、ポリゴンのサイズが大きくなればなる
ほど、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａを
繰り返し使用する回数が増え、スループットが低下す
る。On the other hand, in the setup circuit 11 of the present invention, the arithmetic precision of each arithmetic unit 3A, 4A, 5A, 6A, 7A, 8A is changed by changing each arithmetic unit 3A, 4A, 5A, 6A, 7A.
This is performed by changing the number of times that A and 8A are repeatedly used. In this case, as the size of the polygon becomes larger, the number of times each of the arithmetic units 3A, 4A, 5A, 6A, 7A and 8A is repeatedly used increases, and the throughput decreases.
【００５９】しかし、ポリゴンのサイズが大きくなるこ
とによるスループットの低下は、上述したように、ＤＤ
Ａ処理装置のスループットを下回らない限り、問題とは
ならない。However, as described above, the decrease in throughput due to the increase in the size of the polygon is
As long as it does not fall below the throughput of the A processor, it does not matter.
【００６０】図５は、演算精度変更回路の一例を示して
いる。FIG. 5 shows an example of the calculation accuracy changing circuit.
【００６１】演算精度変更回路１０は、簡単なロジック
回路、例えば、ＡＮＤ回路、ＮＯＲ回路及びＯＲ回路の
組み合せにより構成できる。例えば、頂点座標又は頂点
パラメータが１６ビットである場合には、図３の加算器
２，３から出力される１６ビットの出力信号（差分）の
上位８ビットの値をモニタする。The calculation accuracy changing circuit 10 can be constructed by a simple logic circuit, for example, a combination of an AND circuit, a NOR circuit and an OR circuit. For example, when the vertex coordinates or vertex parameters are 16 bits, the value of the upper 8 bits of the 16-bit output signal (difference) output from the adders 2 and 3 of FIG. 3 is monitored.
【００６２】これら上位８ビットが全て同じ値（“０”
又は“１”）である場合には、これら上位８ビットを使
用していないことから、ポリゴンのサイズが小さいと判
断され、ＯＲ回路の出力信号が“１”となる。この場
合、図３の各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８
Ａは、１回のみ動作するため、セットアップ回路の演算
精度は、低くなるが、スループットは、“１”となる。All the upper 8 bits have the same value ("0").
Or "1"), since the upper 8 bits are not used, it is determined that the size of the polygon is small, and the output signal of the OR circuit becomes "1". In this case, the arithmetic units 3A, 4A, 5A, 6A, 7A, 8 of FIG.
Since A operates only once, the calculation accuracy of the setup circuit is low, but the throughput is "1".
【００６３】一方、これら上位８ビットが全て同じ値
（“０”又は“１”）でない場合には、これら上位８ビ
ットを使用していることから、ポリゴンのサイズが大き
いと判断され、ＯＲ回路の出力信号が“０”となる。こ
の場合、図３の各演算器３Ａ，４Ａ，５Ａ，６Ａ，７
Ａ，８Ａは、複数回繰り返して動作するため、セットア
ップ回路の演算精度は、高くなるが、スループットは、
低下する。On the other hand, when the upper 8 bits are not all the same value ("0" or "1"), it is judged that the size of the polygon is large because the upper 8 bits are used, and the OR circuit is used. Output signal becomes "0". In this case, the arithmetic units 3A, 4A, 5A, 6A, 7 of FIG.
Since A and 8A repeatedly operate a plurality of times, the setup circuit has higher calculation accuracy, but the throughput is
descend.
【００６４】図６は、図３の乗算器３Ａ及び加算器４Ａ
のみを示したブロック図である。このブロック図に対応
する従来のブロック図を、図７に示す。図６と図７を比
較すると明らかなように、本発明の乗算器３Ａのビット
数は、従来の乗算器３のビット数の１／２になってお
り、また、本発明の加算器４Ａのビット数は、従来の加
算器４のビット数の１／２になっている。FIG. 6 shows the multiplier 3A and the adder 4A of FIG.
It is the block diagram which showed only. A conventional block diagram corresponding to this block diagram is shown in FIG. As is clear from comparison between FIG. 6 and FIG. 7, the number of bits of the multiplier 3A of the present invention is 1/2 of the number of bits of the conventional multiplier 3, and the number of bits of the adder 4A of the present invention is equal. The number of bits is half that of the conventional adder 4.
【００６５】一般に、乗算器及び加算器は、そのビット
数を２倍にすると、その面積が３倍になる。従って、本
発明のセットアップ回路では、乗算器のサイズは、従来
サイズの１／３、加算器のサイズは、従来サイズの１／
３になる。また、本発明のセットアップ回路では、乗算
器３Ａ及び加算器４Ａのビット数が、従来の乗算器３及
び加算器４のビット数よりも小さくなるが、乗算器３Ａ
及び加算器４Ａを複数回繰り返し動作させることによ
り、演算精度を高くすることができる。In general, when the number of bits of the multiplier and the adder is doubled, the area thereof is tripled. Therefore, in the setup circuit of the present invention, the size of the multiplier is 1/3 of the conventional size, and the size of the adder is 1/3 of the conventional size.
It will be 3. Further, in the setup circuit of the present invention, the number of bits of the multiplier 3A and the adder 4A is smaller than the number of bits of the conventional multiplier 3 and the adder 4, but the multiplier 3A
By repeatedly operating the adder 4A and the adder 4A a plurality of times, it is possible to increase the calculation accuracy.
【００６６】図８は、セットアップ回路の動作を示すフ
ローチャートである。FIG. 8 is a flow chart showing the operation of the setup circuit.
【００６７】まず、演算精度変更回路は、頂点座標の差
分又は頂点パラメータの差分に基づいて、各演算器に必
要な演算精度を判定する。そして、この演算精度から、
ポリゴン内の位置の変化量に対するパラメータの変化量
を計算するために必要な各演算器の繰り返し動作回数
（ループ回数）を決定する（ステップＳＴ１〜２）。First, the arithmetic precision changing circuit determines the arithmetic precision required for each arithmetic unit based on the difference in vertex coordinates or the difference in vertex parameters. And from this calculation accuracy,
The number of repeated operations (loop count) of each arithmetic unit required to calculate the amount of change in the parameter with respect to the amount of change in the position within the polygon is determined (steps ST1 and ST2).
【００６８】このループ回数は、各演算器に伝達され
る。各演算器では、このループ回数に基づいてループ変
数をセットする。ループ変数は、ループ回数がＮ（Ｎ
は、自然数）の場合には、Ｎ＋１にセットされる（ステ
ップＳＴ３）。This loop count is transmitted to each arithmetic unit. Each computing unit sets a loop variable based on the number of loops. The loop variable has a loop count N (N
Is a natural number), it is set to N + 1 (step ST3).
【００６９】この後、１回目の演算を行い、その演算が
終了した後に、ループ変数を“１”減らす（ステップＳ
Ｔ４〜５）。ループ変数が“０”か否かをチェックし、
“０”（ループ回数“０”）の場合には、各演算器にお
ける演算動作を終了させる（ステップＳＴ６）。ループ
変数が“０”でない場合には、２回目の演算を行い、そ
の演算が終了した後に、ループ変数を“１”減らす（ス
テップＳＴ４〜５）。After this, the first calculation is performed, and after the calculation is completed, the loop variable is decremented by "1" (step S
T4-5). Check if the loop variable is "0",
In the case of "0" (loop number "0"), the arithmetic operation in each arithmetic unit is ended (step ST6). If the loop variable is not "0", the second calculation is performed, and after the calculation is completed, the loop variable is decreased by "1" (steps ST4 to ST5).
【００７０】そして、ループ変数が“０”になるまで、
ステップＳＴ４〜６の動作を繰り返し行う。Then, until the loop variable becomes "0",
The operations of steps ST4 to ST6 are repeated.
【００７１】本発明のセットアップ回路では、各演算器
のビット数が小さく設定されるため、その面積は小さ
い。また、各演算器の演算精度が低くて構わない場合に
は、例えば、ループ変数が“１”に設定され、高いスル
ープットで演算処理が行われる。また、各演算器に関し
て、高い演算精度が必要な場合には、ループ変数を大き
な値とし、必要な演算精度を確保する。この場合には、
ループ変数の増加に応じて、スループットも低下する。In the setup circuit of the present invention, since the number of bits of each arithmetic unit is set small, its area is small. Further, when the calculation accuracy of each arithmetic unit may be low, for example, the loop variable is set to “1”, and the arithmetic processing is performed with high throughput. Further, when high arithmetic precision is required for each arithmetic unit, the loop variable is set to a large value to secure the required arithmetic precision. In this case,
Throughput decreases as the number of loop variables increases.
【００７２】［第２実施の形態］図９は、本発明の第２
実施の形態に関わるセットアップ回路の一部を示してい
る。[Second Embodiment] FIG. 9 shows a second embodiment of the present invention.
3 shows a part of a setup circuit according to the embodiment.
【００７３】本例は、図３のセットアップ回路の点線で
囲んだ部分、即ち、２つの乗算器と１つの加算器からな
る演算器の変形例に関する。The present example relates to a modified example of a portion surrounded by a dotted line of the setup circuit of FIG. 3, that is, an arithmetic unit composed of two multipliers and one adder.
【００７４】各乗算器は、８×８ビットタイプとなって
おり、その前段には、セレクタが配置される。セレクタ
は、２つの入力データ（各１６ビット）のうちの１つを
選択し、選択された入力データを乗算器に転送する。ま
た、加算器は、１６ビットタイプとなっており、その後
段には、セレクタ及びレジスタからなる回路が配置され
る。Each multiplier is of the 8 × 8 bit type, and a selector is arranged in the preceding stage. The selector selects one of the two input data (16 bits each) and transfers the selected input data to the multiplier. The adder is a 16-bit type, and a circuit including a selector and a register is arranged in the subsequent stage.
【００７５】コントローラ２１は、演算精度変更回路か
ら出力されるループ回数を表す信号に基づいて、ループ
変数をセットする。コントローラ２１は、ループ変数の
値に基づいてセレクタを制御し、加算器の出力データ
を、その入力データとしてフィードバックさせるか否か
を決定する。The controller 21 sets a loop variable based on the signal indicating the number of loops output from the calculation accuracy changing circuit. The controller 21 controls the selector based on the value of the loop variable, and determines whether to feed back the output data of the adder as its input data.
【００７６】ループ回数“０”（ループ変数“１”）で
演算処理が可能な場合には、演算精度は、低くなるが、
スループットは、“１”となる。ループ回数“３”（ル
ープ変数“４”）で演算処理を行う場合には、演算精度
は、高くなるが、入力データの下位×下位、上位×下
位、下位×上位、上位×上位の演算を行わなければなら
ないため、スループットは、“１／４”となる。When the number of loops "0" (loop variable "1") can be used for the arithmetic processing, the arithmetic precision is low, but
The throughput is “1”. When performing the arithmetic processing with the number of loops "3" (loop variable "4"), the arithmetic accuracy is high, but the arithmetic operation of the lower order x lower order, upper order x lower order, lower order x upper order, upper order x upper order of the input data is performed. Since it has to be performed, the throughput becomes “1/4”.
【００７７】このような３Ｄグラフィックス処理装置に
おいても、セットアップ回路を構成する各演算器のビッ
ト数を最大にしなくても、最大サイズのポリゴンのｄｐ
／ｄｘ及びｄｐ／ｄｙを演算できるため、製造コストの
低下を実現できる。Even in such a 3D graphics processing apparatus, even if the number of bits of each arithmetic unit constituting the setup circuit is not maximized, the dp of the maximum size polygon is calculated.
Since / dx and dp / dy can be calculated, manufacturing cost can be reduced.
【００７８】［第３実施の形態］図１０は、本発明の第
３実施の形態に関わるセットアップ回路を示している。[Third Embodiment] FIG. 10 shows a setup circuit according to a third embodiment of the present invention.
【００７９】本例は、演算精度変更回路の変形例に関す
る。This example relates to a modification of the arithmetic precision changing circuit.
【００８０】図３のセットアップ回路では、頂点座標の
差分及び頂点パラメータの差分に基づいて各演算器の演
算精度（ループ回数）を決定していたが、本例のセット
アップ回路では、各演算器の演算精度（ループ回数）
は、頂点座標の差分のみに基づいて決定する。In the setup circuit of FIG. 3, the calculation accuracy (loop count) of each arithmetic unit is determined based on the difference of vertex coordinates and the difference of vertex parameters. Calculation accuracy (number of loops)
Is determined only based on the difference in vertex coordinates.
【００８１】また、各演算器の演算精度（ループ回数）
を決定するに当たっては、複数の頂点座標の差分のう
ち、少なくとも１つの差分をモニタすればよい。Further, the calculation accuracy of each calculator (the number of loops)
In determining, the difference between at least one of the vertex coordinates may be monitored.
【００８２】当然に、図３のセットアップ回路において
も、複数の頂点座標の差分のうちの少なくとも１つの差
分及び複数の頂点パラメータの差分のうちの少なくとも
１つの差分をモニタすればよいことになる。As a matter of course, also in the setup circuit of FIG. 3, it is sufficient to monitor at least one difference among a plurality of vertex coordinate differences and at least one difference among a plurality of vertex parameter differences.
【００８３】セットアップ回路１１は、ポリゴンの頂点
座標Ａ（ｘ０，ｙ０），Ｂ（ｘ１，ｙ１），Ｃ（ｘ２，
ｙ２）及び頂点パラメータＡ（ｐ０），Ｂ（ｐ１），Ｃ
（ｐ２）に基づいて、ポリゴン内部の位置の変化量に対
するパラメータの変化量（ｄｐ／ｄｘ，ｄｐ／ｄｙ）を
求める。このパラメータの変化量は、ＤＤＡ処理回路１
２に供給される。セットアップ回路１１は、図４に示す
ような計算を行う。The setup circuit 11 has the polygon vertex coordinates A (x0, y0), B (x1, y1), C (x2,
y2) and vertex parameters A (p0), B (p1), C
Based on (p2), the variation amount (dp / dx, dp / dy) of the parameter with respect to the variation amount of the position inside the polygon is obtained. The amount of change in this parameter depends on the DDA processing circuit 1
2 is supplied. The setup circuit 11 performs calculation as shown in FIG.
【００８４】セットアップ回路１１は、ポリゴンの頂点
座標の差分求める加算器１Ａと、ポリゴンの頂点パラメ
ータの差分を求める加算器２Ａと、１／ｅ０を求める乗
算器３Ａ、加算器４Ａ及び除算器５Ａと、頂点座標の差
分と頂点パラメータの差分とを乗算する乗算器６Ａと、
乗算器６Ａの出力信号を加算する加算器７Ａと、加算器
７Ａの出力信号と１／ｅ０とを乗算してポリゴン内部の
位置の変化量に対するパラメータの変化量を求める乗算
器８Ａとを有する。The setup circuit 11 includes an adder 1A for finding the difference between polygon vertex coordinates, an adder 2A for finding the difference between polygon vertex parameters, a multiplier 3A for finding 1 / e0, an adder 4A and a divider 5A. , A multiplier 6A that multiplies the difference between the vertex coordinates and the difference between the vertex parameters,
It has an adder 7A that adds the output signal of the multiplier 6A and a multiplier 8A that multiplies the output signal of the adder 7A and 1 / e0 to obtain the change amount of the parameter with respect to the change amount of the position inside the polygon.
【００８５】さらに、本発明では、セットアップ回路１
１は、演算精度変更回路１０を有している。演算精度変
更回路１０は、頂点座標の差分をモニタし、この差分に
基づいて、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８
Ａの演算精度を変更する。Further, in the present invention, the setup circuit 1
1 has a calculation accuracy changing circuit 10. The calculation accuracy changing circuit 10 monitors the difference between the vertex coordinates, and based on this difference, the respective arithmetic units 3A, 4A, 5A, 6A, 7A, 8
Change the calculation accuracy of A.
【００８６】各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，
８Ａのビット数は、高頻度で使用される最大でない所定
サイズのポリゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを所定の
スループットで処理できるビット数に固定されているた
め、演算精度の変更は、各演算器３Ａ，４Ａ，５Ａ，６
Ａ，７Ａ，８Ａを繰り返し使用する回数を変更すること
により行う。各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，
８Ａを繰り返し使用する回数を自由に変更できれば、各
演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａのビット数
が所定のビット数に固定されていても、最大サイズのポ
リゴンについてｄｐ／ｄｘ及びｄｐ／ｄｙを求めること
ができる。Each of the arithmetic units 3A, 4A, 5A, 6A, 7A,
Since the number of bits of 8A is fixed to the number of bits that can process dp / dx and dp / dy of a polygon of a predetermined size that is not used at a high frequency and is used at a high frequency, the calculation precision is changed for each calculation. Vessels 3A, 4A, 5A, 6
This is performed by changing the number of times that A, 7A, and 8A are repeatedly used. Each computing unit 3A, 4A, 5A, 6A, 7A,
If the number of times that 8A is repeatedly used can be freely changed, even if the number of bits of each computing unit 3A, 4A, 5A, 6A, 7A, 8A is fixed to a predetermined number of bits, dp / dx and dp / dy can be obtained.
【００８７】なお、各演算器３Ａ，４Ａ，５Ａ，６Ａ，
７Ａ，８Ａを繰り返し使用する回数は、演算精度変更回
路１０により決定され、演算精度変更回路１０から、演
算精度制御線９を経由して、各演算器３Ａ，４Ａ，５
Ａ，６Ａ，７Ａ，８Ａに伝達される。The arithmetic units 3A, 4A, 5A, 6A,
The number of times 7A and 8A are repeatedly used is determined by the arithmetic precision changing circuit 10, and from the arithmetic precision changing circuit 10 via the arithmetic precision control line 9, each of the arithmetic units 3A, 4A and 5A.
It is transmitted to A, 6A, 7A and 8A.
【００８８】このように、本発明のセットアップ回路に
よれば、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａ
のビット数は、高頻度で使用される最大でない所定サイ
ズのポリゴンのｄｐ／ｄｘ及びｄｐ／ｄｙを所定のスル
ープットで処理できるビット数に固定されている。つま
り、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａのビ
ット数は、最大サイズのポリゴンのｄｐ／ｄｘ及びｄｐ
／ｄｙスループット“１”で処理するための最大ビット
数に固定されないため、セットアップ回路１１の面積が
大きくなることがなく、コストの増加を抑えることがで
きる。As described above, according to the setup circuit of the present invention, each of the arithmetic units 3A, 4A, 5A, 6A, 7A, 8A.
The number of bits of is fixed to the number of bits that can process dp / dx and dp / dy of a polygon of a predetermined size that is not used at a high frequency and is used with a predetermined throughput. That is, the number of bits of each of the arithmetic units 3A, 4A, 5A, 6A, 7A, and 8A is the dp / dx and dp of the maximum size polygon.
Since the maximum number of bits for processing with / dy throughput “1” is not fixed, the area of the setup circuit 11 does not increase, and the cost increase can be suppressed.
【００８９】また、本発明のセットアップ回路１１で
は、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａの演
算精度の変更は、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７
Ａ，８Ａを繰り返し使用する回数を変更することにより
行う。この場合、ポリゴンのサイズが大きくなればなる
ほど、各演算器３Ａ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａを
繰り返し使用する回数が増え、スループットが低下す
る。Further, in the setup circuit 11 of the present invention, the calculation accuracy of each of the arithmetic units 3A, 4A, 5A, 6A, 7A, 8A is changed by changing the arithmetic units 3A, 4A, 5A, 6A, 7A.
This is performed by changing the number of times that A and 8A are repeatedly used. In this case, as the size of the polygon becomes larger, the number of times each of the arithmetic units 3A, 4A, 5A, 6A, 7A and 8A is repeatedly used increases, and the throughput decreases.
【００９０】しかし、ポリゴンのサイズが大きくなるこ
とによるスループットの低下は、上述したように、ＤＤ
Ａ処理装置のスループットを下回らない限り、問題とは
ならない。However, as described above, the decrease in throughput due to the increase in the size of the polygon is
As long as it does not fall below the throughput of the A processor, it does not matter.
【００９１】［その他］本発明は、３Ｄグラフィックス
処理装置のセットアップ回路に適用するのが最も効果的
であるが、本発明の原理は、これ以外の演算回路などに
応用することも可能である。[Others] The present invention is most effectively applied to a setup circuit of a 3D graphics processing device, but the principle of the present invention can also be applied to arithmetic circuits other than this. .
【００９２】[0092]
【発明の効果】以上、説明したように、本発明によれ
ば、セットアップ回路を構成する各演算器のビット数を
最大にしなくても、最大サイズのポリゴンのｄｐ／ｄｘ
及びｄｐ／ｄｙを演算することができる精度を確保でき
る３Ｄグラフィックス処理装置を提供できる。As described above, according to the present invention, the dp / dx of the maximum size polygon can be obtained without maximizing the number of bits of each arithmetic unit constituting the setup circuit.
It is possible to provide a 3D graphics processing device capable of ensuring the accuracy with which dp / dy can be calculated.
【図１】本発明のセットアップ回路を含むシステムの一
例を示す図。FIG. 1 is a diagram showing an example of a system including a setup circuit of the present invention.
【図２】本発明のセットアップ回路を含むシステムの一
例を示す図。FIG. 2 is a diagram showing an example of a system including a setup circuit of the present invention.
【図３】本発明の第１実施の形態に関わるセットアップ
回路を示す図。FIG. 3 is a diagram showing a setup circuit according to the first embodiment of the present invention.
【図４】セットアップ回路が行う演算を説明する図。FIG. 4 is a diagram illustrating a calculation performed by a setup circuit.
【図５】演算精度変更回路の一例を示す図。FIG. 5 is a diagram showing an example of a calculation accuracy changing circuit.
【図６】本発明のｅ０を求める回路を示す図。FIG. 6 is a diagram showing a circuit for determining e0 according to the present invention.
【図７】従来のｅ０を求める回路を示す図。FIG. 7 is a diagram showing a conventional circuit for obtaining e0.
【図８】本発明のセットアップ回路の動作を示す図。FIG. 8 is a diagram showing an operation of the setup circuit of the present invention.
【図９】本発明の第２実施の形態に関わるセットアップ
回路の一部を示す図。FIG. 9 is a diagram showing a part of a setup circuit according to a second embodiment of the present invention.
【図１０】本発明の第３実施の形態に関わるセットアッ
プ回路を示す図。FIG. 10 is a diagram showing a setup circuit according to a third embodiment of the invention.
【図１１】従来のセットアップ回路の一部を示す図。FIG. 11 is a diagram showing a part of a conventional setup circuit.
１，１Ａ，２，２Ａ，４，４Ａ，７，７Ａ ：加算器、
３，３Ａ，６，６Ａ，８，８Ａ ：乗算器、
５，５Ａ ：除算器、
９ ：演算精度制御線、
１０ ：演算精度変更回
路、
１１ ：セットアップ回
路、
１２ ：ＤＤＡ処理回路、
１３ ：ピクセルパイプラ
イン回路、
２１ ：コントローラ。1,1A, 2,2A, 4,4A, 7,7A: Adder, 3,3A, 6,6A, 8,8A: Multiplier, 5,5A: Divider, 9: Calculation accuracy control line, 10: Calculation accuracy changing circuit, 11: setup circuit, 12: DDA processing circuit, 13: pixel pipeline circuit, 21: controller.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤原 崇 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 国松 敦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B022 AA05 BA07 CA01 CA03 CA04 DA09 FA06 5B057 AA20 CA13 CB13 CC04 CH05 5B080 AA13 CA04 DA07 DA08 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Takashi Fujiwara 1st Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Ceremony Company Toshiba Microelectronics Sen Inside (72) Inventor Atsushi Kunimatsu 1st Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi, Kanagawa Ceremony Company Toshiba Microelectronics Sen Inside F term (reference) 5B022 AA05 BA07 CA01 CA03 CA04 DA09 FA06 5B057 AA20 CA13 CB13 CC04 CH05 5B080 AA13 CA04 DA07 DA08
Claims (18)
上位Ｎ−ｎ（ｎは、自然数で、Ｎ＞ｎを満たす）ビット
をモニタし、前記上位Ｎ−ｎビットが全て同じ値である
場合には、第１信号を出力し、前記上位Ｎ−ｎビットが
異なる値を含む場合には、第２信号を出力する演算精度
変更回路と、前記入力データが入力され、前記第１信号
を受けると、前記入力データの演算を１回の動作により
実行し、前記第２信号を受けると、前記入力データの演
算を複数回の繰り返し動作により実行する演算器とを具
備することを特徴とする演算回路。1. An upper N-n (n is a natural number and satisfies N> n) bits of N (N is a natural number) input data is monitored, and the upper N-n bits are all the same value. In this case, a first signal is output, and when the upper N−n bits include different values, a calculation accuracy changing circuit that outputs a second signal and the input data are input to input the first signal. When receiving, the arithmetic operation of the input data is executed by one operation, and when the second signal is received, an arithmetic unit that executes the arithmetic operation of the input data by a plurality of repeated operations is provided. Arithmetic circuit.
演算可能なｎビットタイプの演算器と、前記演算器の入
力データのビット数を判定し、前記入力データのビット
数が前記ｎ以下の場合には、前記演算器を１回動作さ
せ、前記入力データのビット数が前記ｎを超える場合に
は、前記演算器を複数回繰り返し動作させる演算精度変
更回路とを具備することを特徴とする演算回路。2. An n-bit type arithmetic unit capable of simultaneously operating at most n (n is a natural number) bits and the number of bits of input data of the arithmetic unit are determined, and the number of bits of the input data is n or less. In the case of, the arithmetic unit is operated once, and when the number of bits of the input data exceeds the n, an arithmetic precision changing circuit for repeatedly operating the arithmetic unit is provided. Arithmetic circuit to do.
ット数は、前記演算器に最も多く入力される前記入力デ
ータのビット数に一致させてあることを特徴とする請求
項１又は２記載の演算回路。3. The maximum number of bits that can be simultaneously calculated by the arithmetic unit is made to coincide with the number of bits of the input data that is most input to the arithmetic unit. Arithmetic circuit.
のビット数は、前記演算器を繰り返し動作させる回数に
より決定されることを特徴とする請求項１又は２記載の
演算回路。4. The arithmetic circuit according to claim 1, wherein the number of bits of the input data that can be calculated by the arithmetic unit is determined by the number of times the arithmetic unit is repeatedly operated.
ット数は、前記演算器により前記入力データの演算を行
う場合の演算時間が所定時間となるビット数に設定され
ることを特徴とする請求項１又は２記載の演算回路。5. The maximum number of bits that can be simultaneously calculated by the arithmetic unit is set to a number of bits such that the arithmetic time when the arithmetic unit operates the input data is a predetermined time. The arithmetic circuit according to claim 1.
させるために要する時間であることを特徴とする請求項
５記載の演算回路。6. The arithmetic circuit according to claim 5, wherein the predetermined time is a time required to operate the arithmetic unit once.
配置される他の演算回路の演算時間又はそれよりも短い
時間であることを特徴とする請求項５記載の演算回路。7. The arithmetic circuit according to claim 5, wherein the predetermined time is an arithmetic time of another arithmetic circuit arranged in a subsequent stage of the arithmetic circuit or a time shorter than the arithmetic time.
ット数は、前記演算器に入力される前記入力データの最
大のビット数よりも小さいことを特徴とする請求項１又
は２記載の演算回路。8. The calculation according to claim 1, wherein the maximum number of bits that can be simultaneously calculated by the arithmetic unit is smaller than the maximum number of bits of the input data input to the arithmetic unit. circuit.
処理に使用するポリゴンの頂点又は各点の座標を表して
いることを特徴とする請求項１又は２記載の演算回路。9. The arithmetic circuit according to claim 1, wherein the input data represents a vertex or a coordinate of each point of a polygon used for 3D graphics processing.
ス処理に使用するポリゴンの頂点又は各点のパラメータ
を表していることを特徴とする請求項１又は２記載の演
算回路。10. The arithmetic circuit according to claim 1, wherein the input data represents a parameter of a vertex or each point of a polygon used for 3D graphics processing.
処理に使用するポリゴン内部の位置の変化量に対するパ
ラメータの変化量を計算するセットアップ回路を構成し
ていることを特徴とする請求項１又は２記載の演算回
路。11. The setup circuit according to claim 1, wherein the arithmetic circuit constitutes a setup circuit for calculating a variation amount of a parameter with respect to a variation amount of a position inside a polygon used for 3D graphics processing. Arithmetic circuit.
し、ポリゴン内部の位置の変化量に対するパラメータの
変化量を計算するセットアップ回路と、前記セットアッ
プ回路の出力信号をラスタライジングするＤＤＡ処理回
路と、前記ＤＤＡ処理回路の出力信号に基づいてピクセ
ルに関する情報を求めるピクセルパイプライン回路とを
具備することを特徴とする３Ｄグラフィックス処理装
置。12. A setup circuit having the arithmetic circuit according to claim 1 or 2, for calculating a variation amount of a parameter with respect to a variation amount of a position inside a polygon, and a DDA processing circuit for rasterizing an output signal of the setup circuit. And a pixel pipeline circuit that obtains information about a pixel based on an output signal of the DDA processing circuit.
に演算可能なｎビットタイプの演算器を用いた演算方法
において、前記演算器の入力データのビット数を判定す
るステップと、前記入力データのビット数に基づいて前
記演算器の動作回数を決定するステップと、前記演算器
を前記動作回数だけ動作させ、前記入力データの演算を
完了させるステップとを具備することを特徴とする演算
方法。13. A method of using an n-bit type arithmetic unit capable of simultaneously calculating at most n (n is a natural number) bits, the step of determining the number of bits of input data of the arithmetic unit, and the input data. And a step of deciding the number of times of operation of the arithmetic unit based on the number of bits, and a step of operating the arithmetic unit for the number of times of operation to complete the arithmetic operation of the input data.
下の場合には、前記動作回数は、１回であり、前記入力
データのビット数が前記ｎを超える場合には、前記動作
回数は、複数回であることを特徴とする請求項１３記載
の演算方法。14. The number of operations is one when the number of bits of the input data is less than or equal to the n, and the number of operations is when the number of bits of the input data exceeds the number of n. The calculation method according to claim 13, wherein the calculation method is performed a plurality of times.
Ｎ＞ｎを満たす）ビットである場合に、前記入力データ
の上位Ｎ−ｎビットが全て同じ値である場合には、前記
動作回数は、１回であり、前記入力データの上位Ｎ−ｎ
ビットが異なる値を含む場合には、前記動作回数は、複
数回であることを特徴とする請求項１３記載の演算方
法。15. The input data is N (N is a natural number,
N> n), and if all the upper N-n bits of the input data have the same value, the number of operations is one, and the upper N-n of the input data is
14. The method according to claim 13, wherein the number of operations is a plurality of times when the bits include different values.
記演算器の演算精度が変わることを特徴とする請求項１
３記載の演算方法。16. The arithmetic accuracy of the arithmetic unit changes according to the change of the number of operations.
Calculation method described in 3.
ス処理に使用するポリゴンの頂点又は各点の座標を表し
ていることを特徴とする請求項１３記載の演算方法。17. The calculation method according to claim 13, wherein the input data represents a vertex or a coordinate of each point of a polygon used for 3D graphics processing.
ス処理に使用するポリゴンの頂点又は各点のパラメータ
を表していることを特徴とする請求項１３記載の演算方
法。18. The calculation method according to claim 13, wherein the input data represents a parameter of a vertex or each point of a polygon used for 3D graphics processing.
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|---|---|---|---|---|
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