JP2003023073A - Semiconductor device and manufacturing method therefor - Google Patents
Semiconductor device and manufacturing method thereforInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に係り、特に低誘電率絶縁膜と拡散防止絶
縁膜とを組み合わせた多層配線構造を有する半導体装置
とその製造方法に関するもので、例えばCu配線を用いる
大規模集積回路(LSI : Large Scale Integrated circui
t) に適用されるものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor device having a multilayer wiring structure in which a low dielectric constant insulating film and a diffusion prevention insulating film are combined and a method for manufacturing the same. For example, a large scale integrated circuit (LSI: Large Scale Integrated
It applies to t).
【０００２】[0002]
【従来の技術】LSI の動作速度を律速する要因には、ト
ランジスタの動作遅延と、それらに結線されている多層
金属配線の伝播遅延（RC遅延）がある。近年、素子の著
しい微細化によって、トランジスタの遅延よりもRC遅延
の影響が顕著にみえ始めている。今後、トランジスタが
スケーリング則に従って高速化されていくと、RC遅延の
影響はますます大きくなると考えられる。従って、多層
配線形成工程におけるRC遅延低減対策として、比抵抗ρ
の低い配線材料および比誘電率k の低い低誘電率(Low-
k) 絶縁膜の開発と適用が急務である。2. Description of the Related Art Factors that determine the operation speed of LSIs include the operation delay of transistors and the propagation delay (RC delay) of multi-layer metal wiring connected to them. In recent years, due to the remarkable miniaturization of elements, the influence of RC delay is beginning to be more noticeable than the delay of transistors. It is considered that the effect of RC delay will become more and more significant as the transistor speeds up in accordance with the scaling law. Therefore, as a measure to reduce RC delay in the multilayer wiring formation process, the specific resistance ρ
Low wiring material and low relative permittivity k
k) There is an urgent need to develop and apply an insulating film.
【０００３】配線材料に着目した場合には、従来使われ
てきたAl合金に比べて比抵抗が35％ほど低いCuが実デバ
イスに採用され始めている。Cuは、塩化物ガスの蒸気圧
が低く、従来から用いられてきた反応性イオンエッチン
グ(RIE : Reactive Ion Etching)法による配線形状への
加工が困難であるので、ダマシン(Damascene) 法を用い
て形成する。現在は、配線とビア部分を同時に形成でき
るデュアル・ダマシン(Dual Damascene)法が主流となっ
ている。When attention is paid to a wiring material, Cu having a specific resistance of about 35% lower than that of an Al alloy which has been conventionally used has begun to be adopted in an actual device. Since Cu has a low chloride gas vapor pressure and is difficult to process into a wiring shape by the conventionally used reactive ion etching (RIE) method, the damascene (Damascene) method is used. Form. Currently, the dual damascene method, which enables the simultaneous formation of wiring and via portions, is the mainstream method.
【０００４】一方、低誘電率絶縁膜に関しては、k<3.0
を目指す絶縁膜の研究開発が活発に行われている。これ
ら低誘電率絶縁膜には、Poly-siloxane 、HSQ(hydrogen
-silsesquioxane)、Poly-methyl-siloxane、MSQ(methyl
-silsesquioxane)など様々な材料があるが、最近は、熱
や加工プロセスに対する膜の安定性からメチル基を含ん
だPoly-methyl-siloxaneやMSQ が広く用いられている。
これらを成膜する際、低誘電率絶縁膜の原料を有機溶媒
に混合して塗布する方法が、成膜時のダメージが低く簡
便であることから広く普及しつつある。さらに、次世代
のILD （層間絶縁膜）材料として、膜中にナノメートル
単位の空孔があるポーラス絶縁膜を用いてk<2.5 の低誘
電率化を目指す方向にある。On the other hand, regarding the low dielectric constant insulating film, k <3.0
Research and development of insulating films aiming at These low dielectric constant insulating films include Poly-siloxane, HSQ (hydrogen
-silsesquioxane), Poly-methyl-siloxane, MSQ (methyl
-silsesquioxane), but recently, poly-methyl-siloxane containing a methyl group and MSQ are widely used because of the stability of the film against heat and processing processes.
When forming these, a method of mixing the raw material of the low dielectric constant insulating film with an organic solvent and applying it is becoming widespread because damage during film formation is low and it is simple. Furthermore, as a next-generation ILD (interlayer dielectric) material, we are aiming to lower the dielectric constant of k <2.5 by using a porous dielectric with pores in the nanometer unit.
【０００５】しかし、これら低誘電率絶縁膜は、一般に
分子密度が小さいので、エッチングガスや薬液・水分を
膜中に吸収し易いという欠点を有している。低誘電率絶
縁膜に一旦含浸された水分等は、熱工程による焼き出し
プロセスでは完全には除去することができず、水分等が
含浸されたまま多層工程を進めると、途中の熱工程での
脱離等により膜剥がれを起こすことがある。However, since these low dielectric constant insulating films generally have a low molecular density, they have a drawback that they easily absorb etching gas, chemicals, and water in the film. Moisture, etc. once impregnated in the low dielectric constant insulating film cannot be completely removed by the baking process by the thermal process. The film may peel due to detachment.
【０００６】特に、低誘電率絶縁膜をCu配線と組み合わ
せて多層工程を実施した場合、積層化した低誘電率絶縁
膜が剥離し易い構造となる。その理由は、Cuの拡散を抑
制する拡散防止層を形成する構造が原因となっている。In particular, when a low dielectric constant insulating film is combined with Cu wiring and a multi-layer process is performed, the laminated low dielectric constant insulating film has a structure that is easily peeled off. The reason for this is due to the structure forming the diffusion prevention layer that suppresses the diffusion of Cu.
【０００７】即ち、CuはSiおよび SiO2 中を極めて拡散
し易く、Cuがトランジスタ中に拡散した場合にはバンド
ギャップ中央に準位を形成して電気的特性の劣化を招
き、Cuが低誘電率絶縁膜中に拡散した場合には分極に影
響を与えて比誘電率の上昇を招く。この対策として、露
出したCu配線上に拡散防止層の役割を果たすSiN やSiO
N, SiC, SiCN, SiOC, ポリアリーレンといった絶縁膜を
形成する構造が必須である。That is, Cu is extremely diffused in Si and SiO 2 , and when Cu is diffused in the transistor, a level is formed in the center of the band gap to cause deterioration of electrical characteristics, and Cu has a low dielectric constant. When diffused in the constant insulating film, the polarization is affected and the relative permittivity is increased. As a measure against this, SiN or SiO that functions as a diffusion prevention layer on the exposed Cu wiring
A structure that forms an insulating film such as N, SiC, SiCN, SiOC, or polyarylene is essential.
【０００８】しかし、これらの拡散防止絶縁膜は、分子
密度が緻密であってCuの拡散を抑制するのと同時にガス
や水分も通し難いので、低誘電率絶縁膜中に取り込まれ
たエッチングガスや水分等がプロセス中の熱工程で脱離
した際には、拡散防止絶縁膜で止められてブリスターが
発生し、低誘電率絶縁膜が剥離に至る可能性が高い。However, since these diffusion prevention insulating films have a high molecular density to suppress Cu diffusion and at the same time it is difficult for gas and moisture to pass through, the etching gas taken in the low dielectric constant insulating film and When moisture or the like is desorbed in a heat step in the process, it is stopped by the diffusion prevention insulating film to generate blisters, and the low dielectric constant insulating film is likely to be peeled off.
【０００９】図９は、低誘電率絶縁膜が剥離を起こした
様子を示す観察像である。FIG. 9 is an observation image showing the peeling of the low dielectric constant insulating film.
【００１０】従って、現在では、低誘電率絶縁膜上に直
接にSiN 等のCu拡散防止絶縁膜を成膜してデバイスを量
産化しようとする動きは極めて少なく、低誘電率絶縁膜
上に100nm 以下の薄い SiO2 を成膜してからSiN, SiON,
SiC, SiCN, SiOC, ポリアリーレン等の拡散防止絶縁膜
を形成する構造が一般的である。この理由としては、脱
離した水分等を SiO2 膜が吸収してくれることや、 SiO
2 膜を介することによりSiN等の拡散防止絶縁膜と低誘
電率絶縁膜の密着性が高くなることによるものと考えら
れる。Therefore, at present, there are very few attempts to mass-produce devices by directly forming a Cu diffusion prevention insulating film such as SiN on the low dielectric constant insulating film, and 100 nm on the low dielectric constant insulating film. After depositing the following thin SiO 2 film, SiN, SiON,
A general structure is one that forms a diffusion barrier insulating film of SiC, SiCN, SiOC, polyarylene, or the like. The reason for this is that the SiO 2 film absorbs desorbed water and the like, and
It is considered that the adhesion between the diffusion prevention insulating film such as SiN and the low dielectric constant insulating film is increased by interposing the two films.
【００１１】しかし、上記したように低誘電率絶縁膜上
に薄い SiO2 を成膜してから拡散防止絶縁膜を形成する
構造は、低誘電率絶縁膜上に直接に拡散防止絶縁膜を成
膜する構造と比較すると、構造が複雑になるばかりでな
く、k=4.2 の SiO2 膜分だけ実効的な線間・層間の比誘
電率が明らかに上昇する。However, as described above, in the structure in which a thin SiO 2 film is formed on the low dielectric constant insulating film and then the diffusion preventive insulating film is formed, the diffusion preventive insulating film is directly formed on the low dielectric constant insulating film. Compared to the film structure, not only the structure becomes complicated, but also the effective relative permittivity between lines and layers is obviously increased by the SiO 2 film of k = 4.2.
【００１２】[0012]
【発明が解決しようとする課題】上記したように従来の
半導体装置は、低誘電率絶縁膜の上に直接に拡散防止絶
縁膜を成膜した構造を実現した場合、低誘電率絶縁膜中
に取り込まれたエッチングガスや水分等がプロセス中の
熱工程で脱離した際に低誘電率絶縁膜が剥離に至る可能
性が高いという問題があった。As described above, in the conventional semiconductor device, when the structure in which the diffusion prevention insulating film is directly formed on the low dielectric constant insulating film is realized, the low dielectric constant insulating film is formed in the low dielectric constant insulating film. There is a problem that the low dielectric constant insulating film is likely to be peeled off when the taken-in etching gas, water and the like are desorbed in the heat step in the process.
【００１３】本発明は上記の問題点を解決すべくなされ
たもので、低誘電率絶縁膜の上に直接に拡散防止絶縁膜
を成膜した構造を実現した場合でも、低誘電率絶縁膜中
に取り込まれたエッチングガスや水分等がプロセス中の
熱工程で脱離した際に低誘電率絶縁膜の剥離を防止し得
る半導体装置およびその製造方法を提供することを目的
とする。The present invention has been made to solve the above-mentioned problems. Even when a structure in which a diffusion prevention insulating film is directly formed on a low dielectric constant insulating film is realized, the low dielectric constant insulating film An object of the present invention is to provide a semiconductor device capable of preventing the low dielectric constant insulating film from peeling off when the etching gas, water, etc. taken into the substrate are desorbed in a heat step in the process, and a manufacturing method thereof.
【００１４】[0014]
【課題を解決するための手段】本発明の第１の半導体装
置は、素子が形成された半導体基板と、前記半導体基板
上に形成された比誘電率k<3.0 の第１の層間絶縁膜と、
線間に前記第１の層間絶縁膜が表出するように形成され
た第１の金属配線と、前記第１の金属配線および第１の
層間絶縁膜上に積層され、前記第１の金属配線のパター
ンが存在しない領域上の少なくとも一部が開口された比
誘電率k>3.5 の第１の拡散防止絶縁膜とを具備すること
を特徴とする。A first semiconductor device of the present invention comprises a semiconductor substrate having an element formed thereon, and a first interlayer insulating film having a relative dielectric constant k <3.0 formed on the semiconductor substrate. ,
A first metal wiring formed so that the first interlayer insulating film is exposed between lines, and a first metal wiring laminated on the first metal wiring and the first interlayer insulating film, And a first diffusion prevention insulating film having a relative dielectric constant k> 3.5 in which at least a part of the region where the pattern does not exist is opened.
【００１５】本発明の第２の半導体装置は、素子が形成
された半導体基板と、前記半導体基板上に形成された第
１の金属配線と、前記第１の金属配線を覆うように前記
半導体基板上に形成された比誘電率k<3.0 の第１の層間
絶縁膜と、前記第１の層間絶縁膜上に積層された比誘電
率k>3.5 の第１の拡散防止絶縁膜と、前記第１の拡散防
止絶縁膜上に選択的に形成された第２の金属配線とを具
備し、前記第１の拡散防止膜は前記第２の金属配線のパ
ターンが存在しない領域下の少なくとも一部が開口され
ていることを特徴とする。In a second semiconductor device of the present invention, a semiconductor substrate having an element formed thereon, a first metal wiring formed on the semiconductor substrate, and the semiconductor substrate so as to cover the first metal wiring. A first interlayer insulating film having a relative dielectric constant k <3.0 formed thereon, a first diffusion prevention insulating film having a relative dielectric constant k> 3.5 laminated on the first interlayer insulating film, A second metal wiring selectively formed on the first diffusion prevention insulating film, wherein the first diffusion prevention film has at least a portion below a region where the pattern of the second metal wiring does not exist. It is characterized by being opened.
【００１６】本発明の第１の半導体装置の製造方法は、
素子が形成された半導体基板上に比誘電率k<3.0 の層間
絶縁膜を形成する工程と、前記層間絶縁膜に所望パター
ンの配線溝を形成する工程と、前記層間絶縁膜上に配線
金属層を成膜する工程と、前記配線溝以外の配線金属層
を除去することにより配線溝内部に金属配線を残す工程
と、前記金属配線を含む前記層間絶縁膜上に前記金属配
線の拡散を抑制するための比誘電率k>3.5 の拡散防止絶
縁膜を形成する工程と、前記層間絶縁膜の上面部で前記
金属配線のパターンが存在しない領域上の前記拡散防止
絶縁膜の少なくとも一部を開口する工程とを具備するこ
とを特徴とする。The first semiconductor device manufacturing method of the present invention is
A step of forming an interlayer insulating film having a relative dielectric constant k <3.0 on the semiconductor substrate on which the element is formed, a step of forming a wiring groove of a desired pattern in the interlayer insulating film, and a wiring metal layer on the interlayer insulating film. And a step of leaving a metal wiring inside the wiring groove by removing the wiring metal layer other than the wiring groove, and suppressing diffusion of the metal wiring on the interlayer insulating film including the metal wiring. A step of forming a diffusion prevention insulating film having a relative dielectric constant k> 3.5, and opening at least a part of the diffusion prevention insulating film on a region where the pattern of the metal wiring does not exist on the upper surface of the interlayer insulating film. And a process.
【００１７】本発明の第２の半導体装置の製造方法は、
素子が形成された半導体基板上に比誘電率k<3.0 の第１
の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜
上に比誘電率k>3.5 の拡散防止絶縁膜を形成し、その上
に形成予定の金属配線のパターンが存在しない領域に対
応する拡散防止絶縁膜の少なくとも一部を開口する工程
と、前記拡散防止絶縁膜上に配線金属層を成膜する工程
と、前記配線金属層をパターニングし、前記開口部を避
けた所望のパターンを有する金属配線を形成する工程と
を具備することを特徴とする。A second semiconductor device manufacturing method of the present invention is
1st dielectric constant k <3.0 on the semiconductor substrate on which the device is formed
Corresponding to the step of forming the inter-layer insulation film, and forming the diffusion prevention insulation film of relative permittivity k> 3.5 on the first inter-layer insulation film and not forming the metal wiring pattern to be formed thereon. Forming at least a part of the diffusion prevention insulating film, forming a wiring metal layer on the diffusion prevention insulating film, patterning the wiring metal layer, and forming a desired pattern avoiding the opening. And a step of forming a metal wiring included therein.
【００１８】[0018]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。BEST MODE FOR CARRYING OUT THE INVENTION Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
【００１９】まず、本発明の半導体装置の配線構造につ
いて、図１および図２を参照して概要を説明する。First, an outline of a wiring structure of a semiconductor device of the present invention will be described with reference to FIGS. 1 and 2.
【００２０】図１中に示すように、素子が形成された半
導体基板100 上に層間絶縁膜として低誘電率絶縁膜101
が形成され、この低誘電率絶縁膜101 に形成された配線
溝の内部にバリアメタル102 を介して金属配線103 が形
成され、上記低誘電率絶縁膜101 上に直接に拡散防止絶
縁膜104 を成膜したダマシン配線構造を持つ半導体装置
において、金属配線103 のパターンが存在しない領域の
面積が広いほど、その領域の周辺で低誘電率絶縁膜101
が剥離し易い。As shown in FIG. 1, a low dielectric constant insulating film 101 is formed as an interlayer insulating film on a semiconductor substrate 100 on which elements are formed.
The metal wiring 103 is formed inside the wiring groove formed in the low dielectric constant insulating film 101 via the barrier metal 102, and the diffusion prevention insulating film 104 is directly formed on the low dielectric constant insulating film 101. In the formed semiconductor device having a damascene wiring structure, the larger the area of the region where the pattern of the metal wiring 103 does not exist, the lower the dielectric constant insulating film 101 around the region.
Is easy to peel off.
【００２１】具体的には、金属配線103 のパターンが0.
25mm2 (500μｍ角) 以上の面積で存在しない領域（低誘
電率絶縁膜101 の膜厚が0.5 ｍｍとすると、低誘電率絶
縁膜101 が約 0.125mm3 以上の堆積量で存在する領域）
の周辺で低誘電率絶縁膜101が剥離し易いことが、本願
発明者らにより確認されている。Specifically, the pattern of the metal wiring 103 is 0.
Area that does not exist in an area of 25 mm 2 (500 μm square) or more (If the thickness of the low dielectric constant insulating film 101 is 0.5 mm, the area where the low dielectric constant insulating film 101 exists with a deposition amount of approximately 0.125 mm 3 or more)
It has been confirmed by the inventors of the present application that the low dielectric constant insulating film 101 is easily peeled off in the vicinity of.
【００２２】このような低誘電率絶縁膜101 の剥離は、
低誘電率絶縁膜101 に含浸されていたエッチングガスや
水分等が積層化過程で気化・放出されることに起因する
と考えられる。なお、RIE 法等による金属配線パターン
が、低誘電率絶縁膜上に形成されている場合や、低誘電
率絶縁膜が、その下層に形成された金属配線（図示せ
ず）を覆うように形成されている場合にも、上記と同様
の現象が発生する。The peeling of the low dielectric constant insulating film 101 is
It is considered that this is due to the fact that the etching gas, water and the like impregnated in the low dielectric constant insulating film 101 are vaporized and released during the stacking process. In addition, when a metal wiring pattern by the RIE method or the like is formed on the low dielectric constant insulating film, or when the low dielectric constant insulating film is formed so as to cover the metal wiring (not shown) formed thereunder. The same phenomenon as described above occurs even in the case of being.
【００２３】そこで、本発明の半導体装置は、金属配線
103 のパターンが存在しない領域に対応する拡散防止絶
縁膜104 の一部を除去（開口）し、低誘電率絶縁膜101
に取り込まれて残留していたエッチングガスや水分等が
プロセス中の熱工程で脱離した際に、拡散防止絶縁膜10
4 の開口部105 を抜けて逃がすようにする。Therefore, the semiconductor device of the present invention has a metal wiring.
A part of the diffusion prevention insulating film 104 corresponding to the region where the pattern of 103 does not exist is removed (opened), and the low dielectric constant insulating film 101 is formed.
When the etching gas, water, etc. that was taken in and remained in the process is desorbed in the thermal process during the process, the diffusion prevention insulating film 10
Let it escape through the opening 105 of 4.
【００２４】この構造において、拡散防止絶縁膜104 の
直下あるいは直上に金属配線103 が存在する場合は、こ
の金属配線103 上下に対応する領域の拡散防止絶縁膜10
4 を開口すると、金属の拡散を抑制することができなく
なる。In this structure, when the metal wiring 103 exists immediately below or above the diffusion prevention insulating film 104, the diffusion prevention insulating film 10 in the regions corresponding to the upper and lower sides of the metal wiring 103 is formed.
If 4 is opened, metal diffusion cannot be suppressed.
【００２５】したがって、拡散防止絶縁膜104 の直下あ
るいは直上で例えば0.25mm2 (500μｍ角) 以上の面積で
金属配線103 が存在しない領域の少なくとも一部に対応
して拡散防止絶縁膜104 を開口する必要がある。Therefore, the diffusion prevention insulating film 104 is opened immediately below or above the diffusion prevention insulating film 104 in a region of, for example, 0.25 mm 2 (500 μm square) or more, corresponding to at least a part of the region where the metal wiring 103 does not exist. There is a need.
【００２６】特に、金属配線103 の主材料がCuである場
合、低誘電率絶縁膜101 として比誘電率k<3.0 のシロキ
サン結合、Ｃ−Ｃ結合、Ｃ＝Ｃ結合の少なくとも一種を
主骨格とする絶縁膜、およびポーラス絶縁膜のいずれか
を用い、拡散防止絶縁膜104として比誘電率k>3.5 のSi
N, SiON, SiC, SiCN, SiOC, ポリアリーレンのいずれか
を用いると、Cuの拡散抑制に効果的である。なお、ここ
でのシロキサン結合、Ｃ−Ｃ結合、Ｃ＝Ｃ結合の少なく
とも一種を主骨格とする絶縁膜としては、より具体的に
は、Poly-siloxane 、HSQ(hydrogen-silsesquioxane)、
Poly-methyl-siloxane、MSQ(methyl-silsesquioxane)等
のシロキサン結合を主骨格とするケイ素化合物膜、Poly
-arylene ethel、poly-benzoxazole等のＣ−Ｃ結合を主
骨格とする樹脂膜、poly-benzocyclo butene等のＣ＝Ｃ
結合を主骨格とする樹脂膜が挙げられる。In particular, when the main material of the metal wiring 103 is Cu, at least one of siloxane bond, C--C bond, and C = C bond having a relative dielectric constant k <3.0 is used as the main skeleton as the low dielectric constant insulating film 101. Of the dielectric constant k> 3.5 as the diffusion prevention insulating film 104 using either an insulating film or a porous insulating film.
The use of N, SiON, SiC, SiCN, SiOC, or polyarylene is effective in suppressing Cu diffusion. The insulating film having at least one of a siloxane bond, a C—C bond, and a C═C bond as a main skeleton is more specifically Poly-siloxane, HSQ (hydrogen-silsesquioxane),
Poly-methyl-siloxane, MSQ (methyl-silsesquioxane) and other silicon compound films with siloxane bonds as the main skeleton, Poly
-arylene ethel, resin film having C-C bond as main skeleton such as poly-benzoxazole, C = C such as poly-benzocyclo butene
A resin film having a bond as a main skeleton may be used.
【００２７】上記したようにCu配線世代の層間絶縁膜
（および同一層の配線間絶縁膜）に必須の材料である低
誘電率絶縁膜101 の上に直接に拡散防止絶縁膜104 を成
膜した構造によれば、実効的誘電率ができるだけ小さい
状態で積層化を容易に達成することができ、例えば図２
に示すような多層配線構造を実現することができる。As described above, the diffusion prevention insulating film 104 is formed directly on the low dielectric constant insulating film 101 which is an essential material for the Cu wiring generation interlayer insulating film (and the inter-wiring insulating film of the same layer). According to the structure, lamination can be easily achieved in a state where the effective dielectric constant is as small as possible, and for example, as shown in FIG.
It is possible to realize a multilayer wiring structure as shown in FIG.
【００２８】なお、図２中、200 は半導体基板、201 は
k<3.0 の低誘電率絶縁膜（第１の層間絶縁膜）、202 は
１層目の配線パターン溝の内面のバリアメタル層、203
は１層目のCu配線、204 はk>3.5 の第１の拡散防止絶縁
膜、205 はk<3.0 の低誘電率絶縁膜（第２の層間絶縁
膜）、206 は２層目の配線パターン溝の内面のバリアメ
タル層、207 は２層目のCu配線、208 はk>3.5 の第２の
拡散防止絶縁膜、209 は各拡散防止絶縁膜204 、208 の
開口部である。In FIG. 2, 200 is a semiconductor substrate and 201 is a semiconductor substrate.
Low dielectric constant insulating film with k <3.0 (first interlayer insulating film), 202 is a barrier metal layer on the inner surface of the first wiring pattern groove, 203
Is the first layer Cu wiring, 204 is the first diffusion prevention insulating film with k> 3.5, 205 is the low dielectric constant insulating film (second interlayer insulating film) with k <3.0, and 206 is the second layer wiring pattern A barrier metal layer on the inner surface of the groove, 207 is a Cu wiring of the second layer, 208 is a second diffusion prevention insulating film with k> 3.5, and 209 is an opening of each diffusion prevention insulating film 204, 208.
【００２９】このような多層配線構造によれば、低誘電
率絶縁膜201 、205 に取り込まれて残留していたエッチ
ングガスや水分等がプロセス中の熱工程で脱離した際
に、例えば図２中に矢印で示すように、拡散防止絶縁膜
204 、208 の開口部209 を抜けて逃げ、内部のガス圧力
が低下するので、低誘電率絶縁膜201 、205 の部分的な
剥がれを誘発せずに、積層化工程を進めることが可能と
なる。According to such a multilayer wiring structure, when the etching gas, water, etc. taken in and remaining in the low-dielectric-constant insulating films 201, 205 are desorbed in the thermal process in the process, for example, as shown in FIG. As shown by the arrow inside, diffusion prevention insulation film
Since it escapes through the openings 209 of the holes 204 and 208 and the gas pressure inside decreases, it is possible to proceed with the lamination process without inducing partial peeling of the low dielectric constant insulating films 201 and 205. .
【００３０】＜第１の実施形態＞図３（ａ）乃至
（ｆ）、図４（ａ）乃至（ｅ）および図５（ａ）乃至
（ｄ）は、本発明の第１の実施形態に係る半導体装置の
多層配線をダマシンプロセスを用いて製造する工程を示
している。<First Embodiment> FIGS. 3A to 3F, FIGS. 4A to 4E, and FIGS. 5A to 5D show a first embodiment of the present invention. It shows a process of manufacturing a multilayer wiring of such a semiconductor device using a damascene process.
【００３１】まず、図３（ａ）に示すように、トランジ
スタ等の素子（図示せず）が形成された半導体基板300
上に、１層目の（第１の）層間絶縁膜301 を形成する。
ここでは、前記トランジスタとのコンタクト・プラグ
（図示せず）が形成されたSiO2 等の絶縁膜上に、化学気
相成長(Chemical Vapor Deposition : CVD) 法やスパッ
タリング法あるいはスピン塗布法を用いて比誘電率k<3.
0の低誘電率絶縁膜を積層することで１層目の（第１
の）層間絶縁膜301 を形成する。上記k<3.0 の低誘電率
絶縁膜としては、Poly-siloxane 、HSQ 、Poly-methyl-
siloxane、MSQ 、Poly-arylene ethel、poly-benzoxazo
le、poly-benzocyclo butene、ポーラス絶縁膜等のいず
れかを用いることができる。First, as shown in FIG.
Semiconductor substrate 300 on which elements such as a star (not shown) are formed
A first (first) interlayer insulating film 301 is formed on top.
Here, the contact plug with the transistor
SiO formed (not shown)2 On the insulating film such as
Phase growth (Chemical Vapor Deposition: CVD) method and spatter
Relative permittivity k <3.
By stacking a low dielectric constant insulating film of 0, the first layer (first
Interlayer insulating film 301 is formed. Low dielectric constant above k <3.0
As the insulating film, Poly-siloxane, HSQ, Poly-methyl-
siloxane, MSQ, Poly-arylene ethel, poly-benzoxazo
le, poly-benzocyclo butene, porous insulating film, etc.
It can be used.
【００３２】次に、フォトリソグラフィー工程、エッチ
ング工程とアッシャー工程、必要に応じて薬液処理工程
を組み合わせることにより、図３（ｂ）に示すように、
第１の層間絶縁膜301 に所望の配線パターン溝302 を形
成する。Next, a photolithography process, an etching process, an asher process and, if necessary, a chemical treatment process are combined to produce a photolithography process as shown in FIG.
A desired wiring pattern groove 302 is formed in the first interlayer insulating film 301.
【００３３】次に、図３（ｃ）に示すように、スパッタ
リング法やCVD 法によってバリアメタルとシードCu層を
成膜し、続いて、メッキ法あるいはCVD 法を用いてCuの
埋め込みを行うことでバリアメタル層303 とCu層304 を
形成する。Next, as shown in FIG. 3C, a barrier metal and a seed Cu layer are formed by a sputtering method or a CVD method, and then Cu is embedded by a plating method or a CVD method. Then, the barrier metal layer 303 and the Cu layer 304 are formed.
【００３４】次に、図３（ｄ）に示すように、前記配線
パターン溝302 の内部以外のCuとバリアメタルを化学機
械研磨(Chemical Mechanical Polishing : CMP) 法を用
いて除去し、Cu配線305 を形成する。Next, as shown in FIG. 3D, Cu and barrier metal other than the inside of the wiring pattern groove 302 are removed by a chemical mechanical polishing (CMP) method, and a Cu wiring 305 is formed. To form.
【００３５】次に、図３（ｅ）に示すように、第１の層
間絶縁膜301 上およびCu配線305 上にk>3.5 の第１の拡
散防止絶縁膜306 を成膜する。この第１の拡散防止絶縁
膜306 としてはSiN, SiON, SiC, SiCN, SiOC, ポリアリ
ーレン等が挙げられる。Next, as shown in FIG. 3E, a first diffusion prevention insulating film 306 with k> 3.5 is formed on the first interlayer insulating film 301 and the Cu wiring 305. Examples of the first diffusion prevention insulating film 306 include SiN, SiON, SiC, SiCN, SiOC, and polyarylene.
【００３６】次に、前記第１の拡散防止絶縁膜306 の直
下の第１の層間絶縁膜301 の表面部に埋め込み形成され
たCu配線305 の配線パターンが存在しない領域に対応す
る第１の拡散防止絶縁膜306 の一部を除去する（開口す
る）必要がある。Next, the first diffusion corresponding to the region where the wiring pattern of the Cu wiring 305 embedded in the surface portion of the first interlayer insulating film 301 immediately below the first diffusion prevention insulating film 306 does not exist. It is necessary to remove (open) a part of the prevention insulating film 306.
【００３７】この場合、0.25mm2 (500μｍ角) 以上の面
積で配線パターンが存在しない領域（低誘電率絶縁膜の
膜厚が0.5 ｍｍとすると、約 0.125mm3 以上の堆積量で
低誘電率絶縁膜が存在する領域）の周辺で低誘電率絶縁
膜が剥離し易いことが、本願発明者らにより判明してい
る。In this case, a region where the wiring pattern does not exist in an area of 0.25 mm 2 (500 μm square) or more (assuming that the film thickness of the low dielectric constant insulating film is 0.5 mm, the low dielectric constant is about 0.125 mm 3 or more). It has been found by the inventors of the present application that the low dielectric constant insulating film is likely to peel off around the region where the insulating film exists).
【００３８】したがって、図３（ｆ）に示すように形成
したレジストパターン307 をマスクとし、0.25mm2 (500
μｍ角) 以上の面積で配線パターンの存在しない領域に
対応する第１の拡散防止絶縁膜306 の面積的に一部分を
除去（開口）すれば、第１の層間絶縁膜301 に含浸され
ていたエッチングガスや水分等が上記除去部（開口部）
を通って逃げるので、第１の層間絶縁膜301 が部分的に
剥離することなく、積層化が可能になる。Therefore, using the resist pattern 307 formed as shown in FIG. 3F as a mask, 0.25 mm 2 (500
If a part of the first diffusion prevention insulating film 306 corresponding to a region where the wiring pattern does not exist is removed (opened) in an area of (μm square) or more, the etching impregnated in the first interlayer insulating film 301 is removed. Gas and water etc. are removed from the above (opening)
Since it escapes through the first interlayer insulating film 301, the first interlayer insulating film 301 can be laminated without being partially peeled off.
【００３９】この際、図４（ａ）に示すように、第１の
拡散防止絶縁膜306 上にレジストパターン307 を形成し
た時点で、RIE 法やウェット・エッチング法で第１の拡
散防止絶縁膜306 の一部を除去してからレジストパター
ン307 の剥離を行うことにより、図４（ｂ）に示すよう
な構造を得る。ここでは、第１の拡散防止絶縁膜306の
開口部分の形状が、複数個のホール・パターンの集まり
となっている例を示したが、この形状に限らない。At this time, as shown in FIG. 4A, when the resist pattern 307 is formed on the first diffusion prevention insulating film 306, the first diffusion prevention insulating film is formed by the RIE method or the wet etching method. By removing a part of 306 and then removing the resist pattern 307, a structure as shown in FIG. 4B is obtained. Here, an example is shown in which the shape of the opening of the first diffusion prevention insulating film 306 is a collection of a plurality of hole patterns, but the shape is not limited to this.
【００４０】次に、２層目のCu配線を形成する。まず、
図４（ｃ）に示すように、CVD 法やスパッタリング法あ
るいはスピン塗布法を用いて全面にk<3.0 の低誘電率絶
縁膜からなる２層目の（第２の）層間絶縁膜309 を形成
する。上記k<3.0 の低誘電率絶縁膜としては、Poly-sil
oxane 、HSQ 、Poly-methyl-siloxane、MSQ 、Poly-ary
lene ethel、poly-benzoxazole、poly-benzocyclo bute
ne、ポーラス絶縁膜等のいずれかを用いることができ
る。Next, a second layer Cu wiring is formed. First,
As shown in FIG. 4C, a second (second) interlayer insulating film 309 made of a low dielectric constant insulating film with k <3.0 is formed on the entire surface by the CVD method, the sputtering method, or the spin coating method. To do. Poly-sil is used as the low dielectric constant insulating film with k <3.0.
oxane, HSQ, Poly-methyl-siloxane, MSQ, Poly-ary
lene ethel, poly-benzoxazole, poly-benzocyclo bute
Either ne, a porous insulating film, or the like can be used.
【００４１】次に、フォトリソグラフィー工程、エッチ
ング工程とアッシャー工程、必要に応じて薬液処理工程
を組み合わせることにより、図４（ｄ）に示すように、
第２の層間絶縁膜309 に所望のビア・ホール310 を形成
する。この際、下層のCu配線305 が露出しないように、
前記第１の拡散防止絶縁膜306 で加工を止める。Next, by combining a photolithography process, an etching process, an asher process, and a chemical treatment process as required, as shown in FIG.
A desired via hole 310 is formed in the second interlayer insulating film 309. At this time, in order not to expose the lower Cu wiring 305,
Processing is stopped by the first diffusion prevention insulating film 306.
【００４２】次に、フォトリソグラフィー工程、エッチ
ング工程とアッシャー工程、必要に応じて薬液処理工程
を組み合わせることにより、図４（ｅ）に示すように、
第２の層間絶縁膜309 に所望の配線パターン溝311 を加
工してデュアル・ダマシン配線構造を形成する。Next, by combining a photolithography process, an etching process, an asher process, and a chemical treatment process as needed, as shown in FIG.
A desired wiring pattern groove 311 is processed in the second interlayer insulating film 309 to form a dual damascene wiring structure.
【００４３】次に、形成しようとする２層目のCu配線と
下層のCu配線305 との接続をとるため、図５（ａ）に示
すように、ビア・ホール310 の底面の第１の拡散防止絶
縁膜306 を除去する。Next, in order to connect the second-layer Cu wiring to be formed with the lower-layer Cu wiring 305, as shown in FIG. 5A, the first diffusion on the bottom surface of the via hole 310 is performed. The prevention insulating film 306 is removed.
【００４４】次に、図５（ｂ）に示すように、スパッタ
リング法やCVD 法によってバリアメタルとシードCu層を
成膜し、続いて、メッキ法あるいはCVD 法を用いてCuの
埋め込みを行うことでバリアメタル層312 とCu層313 を
形成する。Next, as shown in FIG. 5B, a barrier metal and a seed Cu layer are formed by a sputtering method or a CVD method, and then Cu is embedded by a plating method or a CVD method. A barrier metal layer 312 and a Cu layer 313 are formed by.
【００４５】次に、図５（ｃ）に示すように、前記配線
パターン溝311 の内部以外のCuとバリアメタルをCMP 法
を用いて除去し、２層目のCu配線314 を形成する。Next, as shown in FIG. 5C, Cu and barrier metal other than the inside of the wiring pattern groove 311 are removed by the CMP method to form a Cu wiring 314 of the second layer.
【００４６】次に、図５（ｄ）に示すように、第２の層
間絶縁膜309 上およびCu配線314 上に第２の拡散防止絶
縁膜315 を成膜する。Next, as shown in FIG. 5D, a second diffusion prevention insulating film 315 is formed on the second interlayer insulating film 309 and the Cu wiring 314.
【００４７】さらに、３層目から上のCu配線を形成する
場合には、図４（ｃ）乃至図５（ｄ）に示した工程を繰
り返すことによって可能である。Further, in the case of forming the Cu wiring from the third layer onwards, it is possible to repeat the steps shown in FIGS. 4 (c) to 5 (d).
【００４８】図６は、図４中に示した第１の拡散防止絶
縁膜の一部分を除去（開口）した状態の一例を立体的に
イメージし易いように簡略的に示す鳥瞰図である。FIG. 6 is a bird's-eye view schematically showing an example of a state in which a part of the first diffusion prevention insulating film shown in FIG. 4 is removed (opened) so as to facilitate a three-dimensional image.
【００４９】ここでは、第１の拡散防止絶縁膜306 の開
口部分の形状が、複数個のホール・パターン505 の集ま
りとなっている例を示したが、この形状に限らない。Here, an example is shown in which the shape of the opening of the first diffusion prevention insulating film 306 is a collection of a plurality of hole patterns 505, but the shape is not limited to this.
【００５０】図７は、図４中に示した第１の拡散防止絶
縁膜の一部分を除去（開口）した状態の他の例を立体的
にイメージし易いように簡略的に示す鳥瞰図である。FIG. 7 is a bird's-eye view schematically showing another example of the state in which a part of the first diffusion prevention insulating film shown in FIG. 4 is removed (opened) so as to facilitate a three-dimensional image.
【００５１】ここでは、第１の拡散防止絶縁膜306 を除
去（開口）した形状が大きな一つの開口パターン605 と
なるように変更してもよい。いずれの場合も、前述した
ように拡散防止絶縁膜の直下の低誘電率絶縁膜の表面部
において0.25mm2 (500μｍ角) 以上の面積で配線パター
ンが存在しない領域に対応する拡散防止絶縁膜の一部の
面積を除去（開口）すればよく、除去する形状は上記各
例に限られるものではない。Here, the shape in which the first diffusion prevention insulating film 306 is removed (opened) may be changed to one large opening pattern 605. In either case, as described above, the diffusion prevention insulating film corresponding to the area where the wiring pattern does not exist in the area of 0.25 mm 2 (500 μm square) or more on the surface portion of the low dielectric constant insulating film immediately below the diffusion prevention insulating film. It is sufficient to remove (open) a part of the area, and the shape to be removed is not limited to the above examples.
【００５２】なお、上記第１の実施形態では、k<3.0 の
低誘電率絶縁膜の上に直接にk>3.5の拡散防止絶縁膜を
成膜した多層配線構造を有し、低誘電率絶縁膜には主材
料がCuからなる金属配線をダマシン配線構造で形成した
例を説明したが、金属配線の材料はCuに限定されるもの
ではない。The first embodiment has a multilayer wiring structure in which a diffusion prevention insulating film of k> 3.5 is directly formed on a low dielectric constant insulating film of k <3.0, and a low dielectric constant insulating film is formed. Although an example in which a metal wiring whose main material is Cu is formed in the film in a damascene wiring structure has been described, the material of the metal wiring is not limited to Cu.
【００５３】＜第２の実施形態＞図８は、本発明の第２
の実施形態に係る半導体装置の多層配線をRIE 法を用い
て製造する工程を示している。<Second Embodiment> FIG. 8 shows a second embodiment of the present invention.
2 shows a step of manufacturing the multilayer wiring of the semiconductor device according to the embodiment of the present invention by using the RIE method.
【００５４】第２の実施形態に係る多層配線の製造工程
は、第１の実施形態に係る多層配線の製造工程と同様
に、0.25mm2 (500μｍ角) 以上の面積で配線パターンが
存在しない領域に対応する拡散防止絶縁膜の一部の面積
を除去（開口）するが、拡散防止絶縁膜の直上に形成さ
れた金属配線のパターンが存在しない領域に対応して拡
散防止絶縁膜の一部を開口する点が異なる。The manufacturing process of the multi-layer wiring according to the second embodiment is similar to the manufacturing process of the multi-layer wiring according to the first embodiment, and is an area of 0.25 mm 2 (500 μm square) or more where no wiring pattern exists. Although a part of the area of the diffusion prevention insulating film is removed (opened), a part of the diffusion prevention insulating film corresponding to the region where the metal wiring pattern formed immediately above the diffusion prevention insulating film does not exist is removed. The point of opening is different.
【００５５】即ち、まず、半導体基板400 上にトランジ
スタ等の素子（図示せず）、トランジスタ上の絶縁膜40
1 および前記トランジスタとのコンタクト・プラグ（図
示せず）を形成する。That is, first, an element such as a transistor (not shown) on the semiconductor substrate 400 and the insulating film 40 on the transistor.
1 and contact plugs (not shown) with the transistors are formed.
【００５６】次に、前記絶縁膜401 上にＣｕ等の配線金
属層を成膜し、この配線金属層をパターニングして第１
の金属配線403 を形成する。Next, a wiring metal layer of Cu or the like is formed on the insulating film 401, and this wiring metal layer is patterned to form a first wiring layer.
The metal wiring 403 of is formed.
【００５７】次に、CVD 法やスパッタリング法あるいは
スピン塗布法を用いてk<3.0 の低誘電率絶縁膜からなる
１層目の（第１の）層間絶縁膜402 を前記半導体基板40
0 上で第１の金属配線403 を覆うように形成する。上記
k<3.0 の低誘電率絶縁膜としては、Poly-siloxane 、HS
Q 、Poly-methyl-siloxane、MSQ 、Poly-arylene ethe
l、poly-benzoxazole、poly-benzocyclo butene、ポー
ラス絶縁膜等のいずれかを用いることができる。Next, the first (first) interlayer insulating film 402 made of a low dielectric constant insulating film of k <3.0 is formed on the semiconductor substrate 40 by the CVD method, the sputtering method or the spin coating method.
It is formed so as to cover the first metal wiring 403 above. the above
Poly-siloxane, HS for low dielectric constant insulation film with k <3.0
Q, Poly-methyl-siloxane, MSQ, Poly-arylene ethe
Any of l, poly-benzoxazole, poly-benzocyclo butene, a porous insulating film and the like can be used.
【００５８】次に、第１の層間絶縁膜402 上にk>3.5 の
第１の拡散防止絶縁膜405 を成膜する。この第１の拡散
防止絶縁膜405 としてはSiN, SiON, SiC, SiCN, SiOC,
ポリアリーレン等が挙げられる。Next, a first diffusion prevention insulating film 405 with k> 3.5 is formed on the first interlayer insulating film 402. As the first diffusion prevention insulating film 405, SiN, SiON, SiC, SiCN, SiOC,
Examples include polyarylene.
【００５９】次に、RIE 法により、第１の拡散防止絶縁
膜405 および第１の層間絶縁膜402にビア・ホールを開
口する。この際、第１の拡散防止絶縁膜405 上に形成予
定の金属配線のパターンが0.25mm2 (500μｍ角) 以上の
面積で存在しない領域に対応する第１の拡散防止絶縁膜
405 の一部を開口し、開口部406 を形成する。Next, via holes are formed in the first diffusion prevention insulating film 405 and the first interlayer insulating film 402 by the RIE method. At this time, the first diffusion prevention insulating film corresponding to a region where the pattern of the metal wiring to be formed on the first diffusion prevention insulating film 405 does not exist in an area of 0.25 mm 2 (500 μm square) or more.
A part of 405 is opened to form an opening 406.
【００６０】次に、第１の拡散防止絶縁膜405 上にＣｕ
等の配線金属層を成膜するとともに前記ビア・ホール内
に配線金属を埋め込むことでビア・プラグ404 を形成す
る。次に、上記配線金属層をパターニングし、前記開口
部406 を避けた所望のパターンを有する金属配線408 を
形成する。Next, Cu is formed on the first diffusion prevention insulating film 405.
The via plug 404 is formed by forming a wiring metal layer such as the above and burying the wiring metal in the via hole. Next, the wiring metal layer is patterned to form a metal wiring 408 having a desired pattern avoiding the opening 406.
【００６１】次に、金属配線408 を含む第１の拡散防止
絶縁膜405 上にk<3.0 の第２の層間絶縁膜407 を形成す
る。次に、第２の層間絶縁膜407 上にk>3.5 の第２の拡
散防止絶縁膜409 を成膜する。Next, a second interlayer insulating film 407 with k <3.0 is formed on the first diffusion preventing insulating film 405 including the metal wiring 408. Next, a second diffusion prevention insulating film 409 with k> 3.5 is formed on the second interlayer insulating film 407.
【００６２】このような製造工程により実現された構造
によれば、低誘電率絶縁膜に取り込まれて残留していた
エッチングガスや水分等がプロセス中の熱工程で脱離し
た際に、拡散防止絶縁膜405 の開口部406 を抜けて逃
げ、内部のガス圧力が低下するので、低誘電率絶縁膜40
2 の部分的な剥がれを誘発せずに、積層化工程を進める
ことが可能となる。According to the structure realized by such a manufacturing process, the diffusion gas is prevented from being diffused when the etching gas, the water and the like taken in and remaining in the low dielectric constant insulating film are desorbed in the thermal process in the process. Since the gas pressure inside the insulating film 405 escapes through the opening 406 of the insulating film 405, the low dielectric constant insulating film 40
It is possible to proceed with the lamination process without inducing partial peeling of 2.
【００６３】なお、上記第２の実施形態では、k<3.0 の
第１の低誘電率絶縁膜402 の上に直接にk>3.5 の拡散防
止絶縁膜405 を成膜し、その上にk<3.0 の第２の低誘電
率絶縁膜407 を堆積した多層配線構造を有し、各低誘電
率絶縁膜には主材料がCuからなる金属配線をRIE 法によ
り形成した例を説明したが、金属配線の材料はCuに限定
されるものではない。In the second embodiment, the diffusion prevention insulating film 405 with k> 3.5 is directly formed on the first low dielectric constant insulating film 402 with k <3.0, and k <3.5 is formed thereon. The example has a multi-layered wiring structure in which a second low dielectric constant insulating film 407 of 3.0 is deposited, and a metal wiring whose main material is Cu is formed on each low dielectric constant insulating film by the RIE method. The material of the wiring is not limited to Cu.
【００６４】[0064]
【発明の効果】上述したように本発明の半導体装置およ
びその製造方法によれば、低誘電率絶縁膜の上に直接に
拡散防止絶縁膜を成膜した構造を実現した場合でも、低
誘電率絶縁膜中に取り込まれたエッチングガスや水分等
がプロセス中の熱工程で脱離した際に低誘電率絶縁膜の
剥離を防止することができる。したがって、特にCu配線
世代の配線間および層間絶縁膜に必須の材料である低誘
電率絶縁膜と拡散防止絶縁膜を組み合わせた多層配線構
造において、実効的誘電率をできるだけ小さく、且つ、
積層化を容易に達成する上で効果的である。As described above, according to the semiconductor device and the method of manufacturing the same of the present invention, even when the structure in which the diffusion prevention insulating film is directly formed on the low dielectric constant insulating film is realized, the low dielectric constant is achieved. It is possible to prevent the peeling of the low dielectric constant insulating film when the etching gas, water, etc. taken into the insulating film is desorbed in the heat step of the process. Therefore, particularly in a multilayer wiring structure combining a low dielectric constant insulating film and a diffusion prevention insulating film, which are essential materials between wirings in a Cu wiring generation and an interlayer insulating film, the effective dielectric constant is as small as possible, and
It is effective in easily achieving lamination.
【図１】本発明の半導体装置の配線構造の一例を示す断
面図。FIG. 1 is a cross-sectional view showing an example of a wiring structure of a semiconductor device of the present invention.
【図２】本発明の半導体装置の多層配線構造の一例を示
す断面図。FIG. 2 is a sectional view showing an example of a multilayer wiring structure of a semiconductor device of the present invention.
【図３】本発明の半導体装置の製造方法の第１の実施形
態に係るダマシン配線による多層配線の製造工程の一部
を示す断面図。FIG. 3 is a cross-sectional view showing a part of a process for manufacturing a multilayer wiring by damascene wiring according to the first embodiment of the method for manufacturing a semiconductor device of the present invention.
【図４】図３の工程に続く工程を示す断面図。FIG. 4 is a cross-sectional view showing a step that follows the step of FIG.
【図５】図４の工程に続く工程を示す断面図。5 is a cross-sectional view showing a step that follows the step of FIG.
【図６】図２の多層配線構造における第１層目の拡散防
止絶縁膜の開口形状の一例を説明するために簡略的に示
す鳥瞰図。FIG. 6 is a bird's-eye view schematically showing an example of the opening shape of the diffusion prevention insulating film of the first layer in the multilayer wiring structure of FIG.
【図７】図２の多層配線構造における第１層目の拡散防
止絶縁膜の開口形状の他の例を説明するために簡略的に
示す鳥瞰図。7 is a bird's-eye view schematically showing another example of the opening shape of the diffusion prevention insulating film of the first layer in the multilayer wiring structure of FIG.
【図８】本発明の半導体装置の製造方法の第２の実施形
態に係るRIE 配線による多層配線の構造およびその製造
工程を示す断面図。FIG. 8 is a cross-sectional view showing the structure of a multi-layer wiring by RIE wiring and the manufacturing process thereof according to the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図９】従来の半導体装置の製造に際して低誘電率絶縁
膜上に直接に拡散防止絶縁膜を成膜して積層工程を進め
た場合に低誘電率絶縁膜が剥離を起こした様子を示す観
察像。FIG. 9 is an observation showing how the low dielectric constant insulating film is peeled off when a diffusion preventing insulating film is directly formed on the low dielectric constant insulating film and a stacking process is performed in the manufacturing of a conventional semiconductor device. image.
300 …半導体基板、 301 …k<3.0 の低誘電率絶縁膜（第１の層間絶縁膜）、 302 …配線パターン溝、 303 …バリアメタル層、 304 …１層目のCu層、 305 …１層目のCu配線、 306 …k>3.5 の第１の拡散防止絶縁膜、 309 …k<3.0 の低誘電率絶縁膜（第２の層間絶縁膜）、 310 …ビア・ホール、 311 …配線パターン溝、 312 …バリアメタル層、 313 …２層目のCu層、 314 …２層目のCu配線、 315 …k>3.5 の第２の拡散防止絶縁膜。 300… Semiconductor substrate, 301… k <3.0 low dielectric constant insulating film (first interlayer insulating film), 302… Wiring pattern groove, 303… barrier metal layer, 304 ... 1st Cu layer, 305 ... Cu wiring of the first layer, 306… first diffusion prevention insulating film with k> 3.5, 309… Low dielectric constant insulating film with k <3.0 (second interlayer insulating film), 310… Beer hall, 311… Wiring pattern groove, 312… Barrier metal layer, 313 ... Cu layer of the second layer, 314 ... Cu wiring of the second layer, 315… Second diffusion prevention insulating film with k> 3.5.
フロントページの続き Ｆターム(参考） 5F033 HH11 JJ01 JJ11 KK11 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP26 QQ09 QQ13 QQ25 QQ37 QQ48 RR02 RR04 RR06 RR08 RR21 RR29 SS08 SS11 SS21 TT01 WW01 WW09 XX12 XX23 Continued front page F term (reference) 5F033 HH11 JJ01 JJ11 KK11 MM01 MM02 MM12 MM13 NN06 NN07 PP06 PP15 PP26 QQ09 QQ13 QQ25 QQ37 QQ48 RR02 RR04 RR06 RR08 RR21 RR29 SS08 SS11 SS21 TT01 WW01 WW09 XX12 XX23
Claims (12)
層間絶縁膜と、 線間に前記第１の層間絶縁膜が表出するように形成され
た第１の金属配線と、 前記第１の金属配線および第１の層間絶縁膜上に積層さ
れ、前記第１の金属配線のパターンが存在しない領域上
の少なくとも一部が開口された比誘電率k>3.5の第１の
拡散防止絶縁膜とを具備することを特徴とする半導体装
置。1. A semiconductor substrate having an element formed thereon, a first interlayer insulating film having a relative dielectric constant k <3.0 formed on the semiconductor substrate, and the first interlayer insulating film exposed between lines. And a first metal wiring formed so as to form a layer on the first metal wiring and the first interlayer insulating film, and at least a part of a region where the pattern of the first metal wiring does not exist is opened. And a first diffusion prevention insulating film having a relative dielectric constant k> 3.5.
た比誘電率k<3.0 の第２の層間絶縁膜と、 線間に前記第２の層間絶縁膜が表出するように形成され
た第２の金属配線と、 前記第２の金属配線および第２の層間絶縁膜上に積層さ
れた比誘電率k>3.5 の第２の拡散防止絶縁膜とをさらに
具備することを特徴とする請求項１記載の半導体装置。2. A second interlayer insulating film having a relative dielectric constant k <3.0, which is laminated on the first diffusion preventing insulating film, and formed so that the second interlayer insulating film is exposed between lines. And a second diffusion prevention insulating film having a relative dielectric constant k> 3.5 stacked on the second metal wiring and the second interlayer insulating film. The semiconductor device according to claim 1.
ない領域は、0.25mm 2 以上の面積であることを特徴とす
る請求項１または２記載の半導体装置。3. The pattern of the first metal wiring is present
No area is 0.25mm 2It is characterized by the above area
The semiconductor device according to claim 1 or 2.
成された比誘電率k<3.0 の第１の層間絶縁膜と、 前記第１の層間絶縁膜上に積層された比誘電率k>3.5 の
第１の拡散防止絶縁膜と、 前記第１の拡散防止絶縁膜上に選択的に形成された第２
の金属配線とを具備し、 前記第１の拡散防止膜は前記第２の金属配線のパターン
が存在しない領域下の少なくとも一部が開口されている
ことを特徴とする半導体装置。4. A semiconductor substrate on which an element is formed, a first metal wiring formed on the semiconductor substrate, and a relative dielectric constant formed on the semiconductor substrate so as to cover the first metal wiring. a first interlayer insulating film having k <3.0, a first diffusion preventing insulating film having a relative permittivity k> 3.5 laminated on the first interlayer insulating film, and a first diffusion preventing insulating film having a relative permittivity of k> 3.5. Second selectively formed
2. The semiconductor device according to claim 1, wherein at least a part of the first diffusion prevention film is opened under a region where the pattern of the second metal wiring does not exist.
１の拡散防止絶縁膜上に積層された比誘電率k<3.0 の第
２の層間絶縁膜と、 前記第２の層間絶縁膜上に積層された比誘電率k>3.5 の
第２の拡散防止絶縁膜とをさらに具備することを特徴と
する請求項４記載の半導体装置。5. A second interlayer insulating film having a relative dielectric constant k <3.0, which is laminated on the first diffusion preventing insulating film so as to cover the second metal wiring, and the second interlayer insulating film. 5. The semiconductor device according to claim 4, further comprising a second diffusion prevention insulating film having a relative dielectric constant k> 3.5 laminated on the second diffusion prevention insulating film.
ない領域は、0.25mm 2 以上の面積であることを特徴とす
る請求項４または５記載の半導体装置。6. The pattern of the second metal wiring is present
No area is 0.25mm 2It is characterized by the above area
6. The semiconductor device according to claim 4 or 5.
−Ｃ結合、Ｃ＝Ｃ結合の少なくとも一種を主骨格とする
絶縁膜、およびポーラス絶縁膜のいずれかであり、 前記比誘電率k>3.5 の拡散防止絶縁膜がSiN, SiON, Si
C, SiCN, SiOC, ポリアリーレンのいずれかであること
を特徴とする請求項１乃至６のいずれか１項に記載の半
導体装置。7. The main material of the metal wiring is Cu, and the interlayer insulating film having the relative dielectric constant k <3.0 is siloxane bond, C
One of an insulating film having at least one of —C bond and C═C bond as a main skeleton, and a porous insulating film, wherein the diffusion preventing insulating film having a relative dielectric constant k> 3.5 is SiN, SiON, Si.
7. The semiconductor device according to claim 1, wherein the semiconductor device is any one of C, SiCN, SiOC, and polyarylene.
は複数個の孔が分散して存在していることを特徴とする
請求項１乃至７のいずれか１項に記載の半導体装置。8. The semiconductor device according to claim 1, wherein one hole or a plurality of holes are dispersedly present in the opened portion. .
率k<3.0 の層間絶縁膜を形成する工程と、 前記層間絶縁膜に所望パターンの配線溝を形成する工程
と、 前記層間絶縁膜上に配線金属層を成膜する工程と、 前記配線溝以外の配線金属層を除去することにより配線
溝内部に金属配線を残す工程と、 前記金属配線を含む前記層間絶縁膜上に前記金属配線の
拡散を抑制するための比誘電率k>3.5 の拡散防止絶縁膜
を形成する工程と、 前記層間絶縁膜の上面部で前記金属配線のパターンが存
在しない領域上の前記拡散防止絶縁膜の少なくとも一部
を開口する工程とを具備することを特徴とする半導体装
置の製造方法。9. A step of forming an interlayer insulating film having a relative dielectric constant k <3.0 on a semiconductor substrate having an element formed thereon, a step of forming a wiring groove having a desired pattern in the interlayer insulating film, and the interlayer insulating film. A step of forming a wiring metal layer on the wiring layer, a step of leaving the metal wiring inside the wiring groove by removing the wiring metal layer other than the wiring groove, and the metal wiring on the interlayer insulating film including the metal wiring. A step of forming a diffusion prevention insulating film having a relative dielectric constant k> 3.5 for suppressing the diffusion of at least the diffusion prevention insulating film on a region where the pattern of the metal wiring does not exist on the upper surface portion of the interlayer insulating film. And a step of partially opening the semiconductor device.
電率k<3.0 の第１の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜上に比誘電率k>3.5 の拡散防止絶
縁膜を形成し、その上に形成予定の金属配線のパターン
が存在しない領域に対応する拡散防止絶縁膜の少なくと
も一部を開口する工程と、 前記拡散防止絶縁膜上に配線金属層を成膜する工程と、 前記配線金属層をパターニングし、前記開口部を避けた
所望のパターンを有する金属配線を形成する工程とを具
備することを特徴とする半導体装置の製造方法。10. A step of forming a first interlayer insulating film having a relative dielectric constant k <3.0 on a semiconductor substrate on which an element is formed, and a diffusion of a relative dielectric constant k> 3.5 on the first interlayer insulating film. Forming a prevention insulating film and opening at least a part of the diffusion preventing insulating film corresponding to a region where the pattern of the metal wiring to be formed does not exist, and forming a wiring metal layer on the diffusion preventing insulating film. A method of manufacturing a semiconductor device, comprising: a film forming step; and a step of patterning the wiring metal layer to form a metal wiring having a desired pattern while avoiding the opening.
領域は、0.25mm2 以上の面積であることを特徴とする請
求項９または１０記載の半導体装置の製造方法。11. The method of manufacturing a semiconductor device according to claim 9, wherein the region where the pattern of the metal wiring does not exist has an area of 0.25 mm 2 or more.
記比誘電率k<3.0 の層間絶縁膜がシロキサン結合、Ｃ−
Ｃ結合、Ｃ＝Ｃ結合の少なくとも一種を主骨格とする絶
縁膜、およびポーラス絶縁膜のいずれかであり、 前記比誘電率k>3.5 の拡散防止絶縁膜がSiN, SiON, Si
C, SiCN, SiOC, ポリアリーレンのいずれかであること
を特徴とする請求項９乃至１１のいずれか１項に記載の
半導体装置の製造方法。12. The main material of the metal wiring is Cu, and the interlayer insulating film having a relative dielectric constant k <3.0 is siloxane bond, C-
One of an insulating film having at least one of C bond and C = C bond as a main skeleton and a porous insulating film, wherein the diffusion preventing insulating film having a relative dielectric constant k> 3.5 is SiN, SiON, Si.
12. The method for manufacturing a semiconductor device according to claim 9, wherein the method is any one of C, SiCN, SiOC, and polyarylene.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001206925A JP2003023073A (en) | 2001-07-06 | 2001-07-06 | Semiconductor device and manufacturing method therefor |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114724A (en) * | 2004-10-15 | 2006-04-27 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacturing method thereof |
| CN112368821A (en) * | 2018-06-29 | 2021-02-12 | 索尼半导体解决方案公司 | Semiconductor device and method for manufacturing semiconductor device |
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| US7932187B2 (en) | 2004-10-15 | 2011-04-26 | Panasonic Corporation | Method for fabricating a semiconductor device |
| CN112368821A (en) * | 2018-06-29 | 2021-02-12 | 索尼半导体解决方案公司 | Semiconductor device and method for manufacturing semiconductor device |
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