JP2003017851A - 多層セラミック基板の製造方法 - Google Patents

多層セラミック基板の製造方法

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JP2003017851A
JP2003017851A JP2001199253A JP2001199253A JP2003017851A JP 2003017851 A JP2003017851 A JP 2003017851A JP 2001199253 A JP2001199253 A JP 2001199253A JP 2001199253 A JP2001199253 A JP 2001199253A JP 2003017851 A JP2003017851 A JP 2003017851A
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conductor
multilayer ceramic
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Hideyuki Harada
英幸 原田
Hirotsugu Kawakami
弘倫 川上
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Murata Manufacturing Co Ltd
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Abstract

(57)【要約】 【課題】 無収縮プロセスおよび多数個取りの双方を採
用して多層セラミック基板を製造するにあたって、焼結
後の多層集合基板から複数の多層セラミック基板を得る
ための分割工程をより円滑に行なえるようにするととも
に、外部端子電極を良好な状態で能率的に形成できるよ
うにする。 【解決手段】 生の多層集合基板15およびこれを挟む
ように配置されている収縮抑制層19を備える、生の複
合積層体11を作製するにあたって、分割線上であっ
て、導体18を分断するように、貫通孔22を設けると
ともに、分割線に沿って切り込み溝23を設ける。焼成
後、収縮抑制層19を除去した後、多層集合基板15を
貫通孔22および切り込み溝23に沿って分割して得ら
れた多層セラミック基板の側面には、分断された貫通孔
22の内面上に外部端子電極となる導体18の一部が露
出している。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、多層セラミック
基板の製造方法に関するもので、特に、複数の多層セラ
ミック基板を取り出すための多層集合基板を製造した
後、多層集合基板を分割することによって複数の多層セ
ラミック基板を取り出す、各工程を備える、多層セラミ
ック基板の製造方法に関するものである。
【0002】
【従来の技術】多層セラミック基板は、複数の積層され
たセラミック層を備えている。このような多層セラミッ
ク基板には、種々の形態の配線導体が設けられている。
配線導体としては、たとえば、多層セラミック基板の内
部において、セラミック層間の特定の界面に沿って延び
る内部導体膜が形成されたり、特定のセラミック層を貫
通するように延びるビアホール導体が形成されたり、ま
た、多層セラミック基板の外表面上において延びる外部
導体膜が形成されたりしている。
【0003】多層セラミック基板は、半導体チップ部品
やその他のチップ部品等を搭載し、これらの電子部品を
相互に配線するために用いられている。上述した配線導
体は、この相互配線のための電気的経路を与えている。
【0004】また、多層セラミック基板には、たとえば
コンデンサ素子やインダクタ素子のような受動部品が内
蔵されることがある。この場合には、上述した配線導体
としての内部導体膜やビアホール導体の一部によって、
これらの受動部品が与えられる。
【0005】多層セラミック基板は、たとえば、移動体
通信端末機器の分野において、LCR複合化高周波部品
として用いられたり、コンピュータの分野において、半
導体ICチップのような能動素子とコンデンサやインダ
クタや抵抗のような受動素子とを複合化した部品とし
て、あるいは単なる半導体ICパッケージとして用いら
れたりしている。
【0006】より具体的には、多層セラミック基板は、
PAモジュール基板、RFダイオードスイッチ、フィル
タ、チップアンテナ、各種パッケージ部品、複合デバイ
ス等の種々の電子部品を構成するために広く用いられて
いる。
【0007】多層セラミック基板をより多機能化、高密
度化、高性能化するためには、上述したような配線導体
を高密度に配置することが有効である。
【0008】しかしながら、多層セラミック基板を得る
ためには、必ず、焼成工程を経なければならないが、こ
のような焼成工程においては、セラミックの焼結による
収縮がX、YおよびZの3方向に生じ、この収縮は多層
セラミック基板全体において均一に生じにくく、Xおよ
びY方向には、各々、0.4〜0.6%程度の寸法誤差
が生じ、また、多層セラミック基板に反りが生じる。そ
のため、外部導体膜の位置精度の低下、および内部配線
導体において不所望な変形や歪みあるいは断線がもたら
されることがある。このような配線導体において生じ得
る不具合は、上述のような配線導体の高密度化を阻害し
てしまう。
【0009】そこで、多層セラミック基板を製造するに
あたって、焼成工程において多層セラミック基板の主面
方向での収縮を実質的に生じさせないようにすることが
できる、いわゆる無収縮プロセスを適用することが提案
されている。
【0010】無収縮プロセスによる多層セラミック基板
の製造方法においては、セラミック絶縁材料として、た
とえば1000℃以下の温度で焼結可能な低温焼結セラ
ミック材料粉末が用意されるとともに、上述の低温焼結
セラミック材料粉末の焼結温度では焼結しない、収縮抑
制用として機能する無機材料粉末が用意される。そし
て、焼成することによって目的とする多層セラミック基
板となる生の積層体を作製するにあたっては、低温焼結
セラミック材料を含み、かつ積層された、複数のセラミ
ックグリーン層を挟むように、無機材料粉末を含む収縮
抑制層が配置され、また、セラミックグリーン層に関連
して、配線導体が設けられる。
【0011】上述のようにして得られた生の積層体は、
次いで、焼成される。この焼成工程において、セラミッ
クグリーン層と収縮抑制層との界面部分に厚み2〜3μ
m程度の反応層が生じ、この反応層がセラミックグリー
ン層と収縮抑制層とを接着するように作用する。また、
収縮抑制層に含まれる無機材料粉末は実質的に焼結しな
いため、収縮抑制層においては、収縮が実質的に生じな
い。このようなことから、収縮抑制層がセラミックグリ
ーン層を拘束し、それによって、セラミックグリーン層
は、Z方向すなわち厚み方向にのみ実質的に収縮する
が、XおよびY方向すなわち主面方向での収縮が抑制さ
れる。その結果、生の積層体を焼成して得られた多層セ
ラミック基板において不均一な変形がもたらされにくく
なり、また、反りも軽減され、そのため、配線導体にお
いて前述のような不具合がもたらされにくくすることが
でき、配線導体の高密度化を可能にする。
【0012】上述した収縮抑制層は、焼成後において、
除去される。
【0013】他方、多層セラミック基板を製造するに際
して、その製造効率を高めるため、所定の分割線に沿っ
て分割されることによって複数の多層セラミック基板を
取り出すことができるようにされた多層集合基板を作製
し、この多層集合基板を上述の分割線に沿って分割する
ことによって、複数の多層セラミック基板を一挙に得よ
うとする方法、いわゆる多数個取りによる方法が採用さ
れている。
【0014】また、このような多数個取りによる方法に
おいて、多層集合基板の分割を能率的に行なえるように
するため、多層集合基板には、所定の分割線に位置に沿
うように、切り込み溝が設けられていることが好まし
い。切り込み溝が設けられていると、いわゆるチョコレ
ートブレイク態様に基づいて多層集合基板を折り曲げる
だけで、多層集合基板を所定の分割線に沿って分割する
ことができる。
【0015】このような多数個取りによる方法であって
も、当然、焼成工程における収縮が多層集合基板全体に
おいて均一に生じにくく、XおよびY方向に関して寸法
誤差が生じたり、多層集合基板に反りが生じたりする。
そのため、多数個取りによる方法に対しても、前述した
無収縮プロセスを適用することが好ましい。
【0016】特許第2856045号公報には、図19
に示すような未焼成の状態すなわち生の状態の多層集合
基板1ならびにこれを挟むように配置される第1および
第2の収縮抑制層2および3を備える、生の複合積層体
4において、分割線5に沿って切り込み溝6が設けられ
たものが記載されている。
【0017】なお、図19においては、生の多層集合基
板1に関連して設けられる配線導体については図示を省
略しており、また、厚み方向寸法が誇張されて図示され
ている。
【0018】生の多層集合基板1は、たとえば低温焼結
セラミック材料粉末のようなセラミック絶縁材料粉末を
含む複数のセラミックグリーン層7を備えており、これ
らセラミックグリーン層7は、積層された複数のセラミ
ックグリーンシートによって与えられる。
【0019】収縮抑制層2および3は、上述のセラミッ
ク絶縁材料粉末の焼結温度では焼結しない無機材料粉末
を含んでいる。第1および第2の収縮抑制層2および3
の各々は、たとえば、無機材料粉末を含む無機材料グリ
ーンシート8を所定枚数積層することによって得られ
る。
【0020】生の複合積層体4を得るため、まず、生の
多層集合基板1が作製される。そして、生の多層集合基
板1の少なくとも一方の主面側に、切り込み溝6が形成
される。切り込み溝6の形成にあたって、複数のセラミ
ックグリーン層7の互いの間での位置ずれが生じないよ
うにするため、切り込み溝6の形成工程の前に、生の多
層集合基板1は、積層方向にプレスされる。
【0021】次に、生の多層集合基板1を挟むように、
無機材料グリーンシート8が積層されることによって、
第1および第2の収縮抑制層2および3が設けられ、そ
れによって、生の複合積層体4が得られる。
【0022】この生の複合積層体4全体は、次いで、積
層方向に再びプレスされる。
【0023】次に、生の複合積層体4は、セラミックグ
リーン層7に含まれるセラミック絶縁材料粉末が焼結す
るが収縮抑制層2および3に含まれる無機材料粉末は焼
結しない条件下で焼成される。これによって、第1およ
び第2の収縮抑制層2および3によって挟まれた焼結後
の多層集合基板1が得られる。
【0024】次いで、収縮抑制層2および3が除去さ
れ、それによって、焼結後の多層集合基板1が取り出さ
れる。
【0025】次に、焼結後の多層集合基板1は、切り込
み溝6に沿って分割され、それによって、複数の多層セ
ラミック基板が取り出される。
【0026】また、特開2000−176928号公報
には、生の多層集合基板およびこれを挟むように配置さ
れる収縮抑制層を備える、生の複合積層体において、そ
の両主面から切り込み溝をそれぞれ設け、その後、切り
込み溝を覆うようにさらに収縮抑制層を形成したもの
を、焼成し、焼結後に収縮抑制層を除去し、焼結後の多
層集合基板を取り出し、この多層集合基板を切り込み溝
に沿って分割することが記載されている。
【0027】
【発明が解決しようとする課題】しかしながら、特許第
2856045号公報に記載された方法では、生の複合
積層体4を得るための積層工程の途中で、切り込み溝6
を形成するといった異種の工程を割り込ませなければな
らないので、積層工程および切り込み溝形成工程を能率
的に進めることが困難であり、その結果、多層セラミッ
ク基板の生産性が低下する。
【0028】他方、特開2000−176928号公報
に記載された方法では、生の複合積層体の両主面に切り
込み溝が設けられるので、焼結後の多層集合基板におい
ても、その両主面上に切り込み溝が残された状態とする
ことができるので、複数の多層セラミック基板を取り出
すための分割を円滑に進めることができるが、生の複合
積層体の両主面上に設けられた切り込み溝を覆うよう
に、さらに収縮抑制層を形成する必要があり、工程が煩
雑となる。
【0029】また、上述した2つの公報は、いずれも、
多層セラミック基板の側面上に外部端子電極を形成する
ための方法については、何ら記載していない。
【0030】多層セラミック基板の小型化かつ配線の高
密度化に伴って、このような外部端子電極は、その位置
および幅等の寸法に関して、高い精度をもって形成され
ることがより強く望まれるようになってきている。なぜ
なら、このような精度が低下すると、複数の外部端子電
極が設けられる場合には、隣り合うもの相互間で電気的
に短絡したり、多層セラミック基板を実装するマザーボ
ードとの電気的接続が適正に達成されなかったりするこ
とがあるからである。特に、複数の外部端子電極にめっ
きが施される場合、めっき膜の異常析出が生じると、隣
り合う外部端子電極間での電気的短絡の問題がより深刻
になる。
【0031】そこで、この発明の目的は、上述のような
問題を解消し得る、多層セラミック基板の製造方法を提
供しようとすることである。
【0032】
【課題を解決するための手段】この発明は、いわゆる無
収縮プロセスおよび多数個取りによって、多層セラミッ
ク基板を製造しようとする方法に向けられるものであっ
て、簡単に言えば、生の複合積層体の少なくとも生の多
層集合基板の部分に貫通孔を設けることによって、焼結
後の多層集合基板の分割を容易にするとともに、必要に
応じて、貫通孔の内面を利用して、外部端子電極を高い
位置精度および寸法精度をもって形成できるようにする
ことを特徴としている。
【0033】より詳細には、この発明は、複数の積層さ
れたセラミック層を備える、多層セラミック基板を製造
する方法に向けられ、次のような工程を備えることを特
徴としている。
【0034】まず、セラミック絶縁材料を含みかつ焼成
されることによって複数のセラミック層となる複数のセ
ラミックグリーン層を有する生の多層集合基板を備え、
焼成後において所定の分割線に沿ってそれぞれ分割され
ることによって複数の多層セラミック基板を取り出すこ
とができるようにされていて、セラミック絶縁材料粉末
の焼結温度では焼結しない無機材料粉末を含む収縮抑制
層が生の多層集合基板を積層方向に挟むように配置さ
れ、少なくとも生の多層集合基板には、その積層方向に
それぞれ貫通する複数の貫通孔が分割線上に設けられて
いる、生の複合積層体が作製される。
【0035】次いで、上述の生の複合積層体は、セラミ
ック絶縁材料粉末が焼結するが、無機材料粉末が焼結し
ない条件下で焼成される。これによって、収縮抑制層に
よって挟まれた焼結後の多層集合基板が得られる。
【0036】次いで、収縮抑制層が除去される。これに
よって、焼結後の多層集合基板が取り出される。
【0037】次に、焼結後の多層集合基板を分割線に沿
って分割される。これによって、分断された貫通孔を側
面上に位置させている複数の多層セラミック基板が取り
出される。
【0038】好ましくは、生の複合積層体を作製する工
程では、セラミックグリーン層となるセラミックグリー
ンシートおよび収縮抑制層となる無機材料グリーンシー
トをそれぞれ用意し、複数のセラミックグリーンシート
を積層するとともに、複数のセラミックグリーンシート
を積層方向に挟むように、無機材料グリーンシートを積
層するようにされる。
【0039】上述した実施態様において、複数のセラミ
ックグリーンシートの特定のものには、得られた多層セ
ラミック基板にキャビティを設けるためのキャビティ用
貫通部が形成されていてもよい。
【0040】また、好ましくは、前述した貫通孔を設け
るため、生の複合積層体を作製する工程において、生の
多層集合基板と収縮抑制層とが一体化された状態で貫通
孔を設けるようにされる。
【0041】なお、生の複合積層体を作製するにあたっ
て、前述したように、セラミックグリーンシートと無機
材料グリーンシートとを積層する方法が適用される場合
には、セラミックグリーンシートに透孔を設けておき、
複数の透孔の連なりによって、貫通孔を与えるようにし
てもよい。
【0042】この発明において、貫通孔を利用して外部
端子電極を形成しようとする場合、好ましくは、次のよ
うな実施態様が採用される。
【0043】すなわち、生の多層集合基板として、得よ
うとする多層セラミック基板の外部端子電極となるべき
導体を内部に配置したものが用意され、生の複合積層体
を作製する工程において、この導体は、その一部が貫通
孔の内面上に露出する状態とされる。したがって、多層
集合基板を分割することによって得られた複数の多層セ
ラミック基板の側面上であって、分断された貫通孔の内
面上には、外部端子電極を与えるように導体の一部が外
部に向かって露出する状態となる。
【0044】上述した実施態様に係る生の複合積層体を
作製する工程では、貫通孔が、導体を分断するように設
けられることが好ましい。
【0045】導体は、生の多層集合基板の積層方向に貫
通するように配置されていても、生の多層集合基板の積
層方向の一部においてのみ延びるように配置されていて
もよい。
【0046】この発明によれば、上述の外部端子電極と
なる導体に対して、分割前の多層集合基板の状態で、無
電解めっきのような湿式めっきを施すことが可能であ
る。すなわち、収縮抑制層を除去した後、多層集合基板
を分割する前に、焼結後の多層集合基板に対して湿式め
っきを施せば、貫通孔の内面に露出する導体の表面にめ
っき膜を析出させることができるなお、外部端子電極を
形成するため、焼成工程の後、多層集合基板を分割する
ことによって得られた複数の多層セラミック基板の側面
上であって、分断された貫通孔の内面上に、導体を設け
るようにしてもよい。
【0047】外部端子電極となるべき導体は、好ましく
は、導電性ペーストによって与えられる。
【0048】また、導体は、Ag、Ag−Pt合金、A
g−Pd合金、Cu、AuおよびNiから選ばれた少な
くとも1種を主成分とするものであることが好ましい。
【0049】この発明において、貫通孔は、任意の断面
形状をとることができるが、多層集合基板の分割性をよ
り向上させるためには、貫通孔は、その断面が長手形状
であり、かつ分割線の延びる方向に長手方向を向けてい
ることが好ましい。
【0050】複数の多層セラミック基板を得るための多
層集合基板の分割をより容易にするため、通常、分割線
に沿って切り込み溝が設けられる。この発明では、切り
込み溝を設ける場合、次のような実施態様がある。
【0051】すなわち、生の複合積層体を作製する工程
において、分割線の位置に沿い、かつ少なくとも一方の
収縮抑制層を厚み方向に貫通しながら生の多層集合基板
の厚みの一部にまで届く深さをもって、生の複合積層体
を切り込み溝を設ける工程が実施される。この場合、多
層集合基板を分割する工程は、切り込み溝に沿って多層
集合基板を分割するように実施される。
【0052】生の複合積層体を作製する工程において、
生の複合積層体を積層方向にプレスする工程が実施され
る場合、切り込み溝を設ける工程は、プレスする工程の
後に実施されることが好ましい。
【0053】また、生の積層体を作製する工程におい
て、貫通孔が設けられる場合には、この貫通孔を設ける
工程は、上述のプレスする工程の後に実施されることが
好ましい。
【0054】また、より好ましくは、プレスする工程の
後、切り込み溝を設ける工程が前に、かつ貫通孔を設け
る工程が後にそれぞれ実施され、生の複合積層体を作製
する工程において、切り込み溝を設ける工程と貫通孔を
設ける工程との間に、生の複合積層体を、上述のプレス
する工程での圧力より高い圧力でプレスする高圧プレス
工程が実施される。
【0055】切り込み溝は、次のような段階で設けられ
てもよい。すなわち、多層集合基板を分割する工程にお
いて、分割線の位置に沿って、焼結後の多層集合基板に
切り込み溝を設け、この切り込み溝をに沿って多層集合
基板を分割するようにしてもよい。
【0056】また、この発明において、セラミックグリ
ーン層は、ガラスまたは結晶化ガラスを含むことが好ま
しい。
【0057】
【発明の実施の形態】図1ないし図7は、この発明の第
1の実施形態を説明するためのものである。ここで、図
1ないし図6は、多層セラミック基板を製造する途中の
段階で得られる複合積層体11に対して施される種々の
工程を示している。図1、図3および図5は、複合積層
体11を示す平面図であり、図2、図4および図6は、
複合積層体11の一部を拡大して示す断面図である。ま
た、図7は、図1ないし図6に示した各工程を経て得ら
れた多層セラミック基板12を示す平面図である。
【0058】なお、図2、図4および図6においては、
前述した図19の場合と同様、厚み方向寸法が誇張され
て図示されており、また、外部端子電極となる導体を除
く配線導体の図示が省略されている。
【0059】複合積層体11から得ようとする多層セラ
ミック基板12は、図7に示すように、複数の積層され
たセラミック層13(最も上に位置するもののみが図示
されている。)を備えている。図1ないし図6に示すよ
うに、生の複合積層体11は、セラミック絶縁材料を含
みかつ焼成されることによって上述の複数のセラミック
層13となる複数のセラミックグリーン層14を有する
生の多層集合基板15を備えている。
【0060】セラミックグリーン層14の積層構造は、
たとえば、セラミックグリーンシートを積層することに
よって得られるもので、セラミックグリーンシートは、
たとえば、セラミック絶縁材料粉末に、バインダ、可塑
剤および溶剤等を加えて、ボールミル等によって混合す
ることによってスラリーとし、このスラリーをドクター
ブレード法等の方法によってシート状に成形することに
よって得られる。
【0061】上述のセラミック絶縁材料粉末としては、
従来の多層セラミック基板において用いられる通常のセ
ラミック絶縁材料粉末を用いることができる。たとえ
ば、アルミナ粉末を用いることができ、さらに、たとえ
ば、軟化点600〜800℃の非晶質ガラス、結晶化温
度600〜1000℃の結晶化ガラス等を含んでいても
よい。また、セラミック絶縁材料として、アルミナの
他、ジルコン、ムライト、コージェライト、アノーサイ
ト、シリカ等を用いてもよい。
【0062】バインダとしては、たとえば、ポリビニル
ブチラール、メタクリルポリマー、アクリルポリマー等
を用いることができ、可塑剤としては、たとえば、フタ
ル酸の誘導体等を用いることができる。さらに、溶剤と
しては、たとえば、アルコール類、ケトン類、塩素系有
機溶剤等を用いることができる。
【0063】セラミックグリーンシートは、所定の大き
さに切断された後、積層され、それによって、図1およ
び図2に示すように、積層されたセラミックグリーン層
14を備える生の多層集合基板15が作製される。セラ
ミックグリーンシートの厚みについては、特に制限はな
いが、25〜200μm程度であることが好ましい。生
の多層集合基板15は、焼成後において、格子状に配列
された所定の分割線16に沿って分割されることによっ
て複数の多層セラミック基板12を取り出すことができ
るようにされている。
【0064】生の多層集合基板15には、得ようとする
多層セラミック基板12の外部端子電極17(図7参
照)となるべき導体18が内部に配置されている。この
実施形態では、導体18は、図1によく示されているよ
うに、断面形状が長方形であり、分割線16を跨ぐよう
に位置されている。また、導体18は、図2によく示さ
れているように、生の多層集合基板15の積層方向に貫
通するように配置されている。
【0065】導体18は、好ましくは、導電性ペースト
によって与えられる。そして、導体18を形成するた
め、セラミックグリーン層14となるセラミックグリー
ンシートに、積層前の段階で、透孔を設け、そこに導電
性ペーストを充填することが行なわれる。なお、積層状
態の生の多層集合基板15を得た後、そこに貫通する透
孔を設け、この透孔に導電性ペーストを充填するように
してもよい。
【0066】また、図示しないが、積層前のセラミック
グリーンシートに対して、必要に応じて、配線導体とな
るべき導体膜を導電性ペーストのスクリーン印刷等によ
って形成したり、ビアホール導体のための透孔を設けた
り、この透孔に導電性ペーストを充填したりする工程も
実施される。
【0067】上述した導体18ならびに配線導体となる
べき導体膜およびビアホール導体は、好ましくは、A
g、Ag−Pt合金、Ag−Pd合金、Cu、Auおよ
びNiから選ばれた少なくとも1種を主成分として構成
される。
【0068】また、生の複合積層体11において、生の
多層集合基板15を積層方向に挟むように、第1および
第2の収縮抑制層19および20が配置されている。こ
れら収縮抑制層19および20は、前述したセラミック
グリーン層14に含まれるセラミック絶縁材料粉末の焼
結温度では焼結しない無機材料粉末を含んでいる。
【0069】たとえば、セラミックグリーン層14に含
まれるセラミック絶縁材料粉末として、その焼結温度が
1100℃以下のものを用いる場合には、収縮抑制層1
9および20に含まれる無機材料粉末としては、たとえ
ば、アルミナ、酸化ジルコニア、窒化アルミニウム、窒
化硼素、ムライト、酸化マグネシウム、炭化珪素等の粉
末を用いることができる。なお、これらの無機材料粉末
の粒度が粗すぎると、得られた多層セラミック基板の表
面粗さが粗くなるため、平均粒径0.5〜4μm程度で
あることが好ましい。
【0070】収縮抑制層19および20は、上述したよ
うな無機材料粉末を含む無機材料グリーンシート21を
積層することによって得られる。無機材料グリーンシー
ト21の作製方法は、前述したセラミックグリーン層1
4のためのセラミックグリーンシートの場合と実質的に
同様である。また、無機材料グリーンシート21の厚み
は、特に制限はないが、10〜200μm程度であるこ
とが好ましい。第1および第2の収縮抑制層19および
20の各々の厚みは、積層される無機材料グリーンシー
ト21の積層数によって調整することができる。
【0071】このように、生の多層集合基板15を積層
方向に挟むように第1および第2の収縮抑制層19およ
び20が配置されている、生の複合積層体11を得た
後、この生の複合積層体11全体が積層方向にプレスさ
れる。
【0072】このプレスは、生の複合積層体11を、以
後の工程において取り扱う際、セラミックグリーン層1
4相互のずれを生じにくくするためだけでなく、多層集
合基板15に備えるセラミックグリーン層14相互間、
収縮抑制層19および20に備える無機材料グリーンシ
ート21相互間ならびに多層集合基板15と収縮抑制層
19および20との間での密着性を高めるためのもので
あり、そのため、このプレスに際しては、たとえば面圧
50MPa以上といった比較的高い圧力が適用される。
また、プレスに際しては、40〜90℃の温度が付与さ
れる。
【0073】次に、図3および図4に示すように、生の
複合積層体11における少なくとも生の多層集合基板1
5には、その積層方向にそれぞれ貫通する複数の貫通孔
22が分割線16上に設けられる。この実施形態では、
貫通孔22は、生の多層集合基板15だけでなく、収縮
抑制層19および20をも貫通するように設けられてい
る。
【0074】貫通孔22は、たとえば円形の断面形状を
有しており、前述した導体18を貫通する位置に設けら
れる。これによって、導体18は、その一部が貫通孔2
2の内面上に露出する状態とされる。また、この実施形
態では、貫通孔22を設けることによって、導体18は
分断される。
【0075】なお、貫通孔22を設けるにあたって、セ
ラミックグリーン層14となるべきセラミックグリーン
シートに透孔を予め設けておき、これら透孔の連なりに
よって貫通孔22を与えるようにしてもよい。この場合
には、貫通孔22は、生の多層集合基板15のみを貫通
するように設けられることになる。
【0076】また、貫通孔22を設けるにあたって、生
の複合積層体11における収縮抑制層19および20の
いずれか一方がない状態、すなわち、生の多層集合基板
15と収縮抑制層19および20のいずれか一方とが一
体化された状態で、その積層方向に貫通するように貫通
孔22を設け、その後、収縮抑制層19および20のい
ずれか残った方を生の多層集合基板15上に配置するよ
うにしてもよい。
【0077】次に、図5および図6に示すように、生の
積層体11における分割線16の位置に沿って、切り込
み溝23が設けられる。この切り込み溝23は、図5に
よく示されているように、格子状に配列されている。切
り込み溝23の形成には、たとえば、カッター刃を生の
複合積層体11の表面に押し当てたり、回転刃で切り込
む方法等を採用することができる。
【0078】切り込み溝23は、第1の収縮抑制層19
を厚み方向に貫通しかつ生の多層集合基板15の厚みの
一部にまで届く深さをもって設けられる。この深さは、
たとえば、生の多層集合基板15の厚みの1/10〜4
/10程度まで届くようにされる。なお、切り込み溝2
3は、第1の収縮抑制層19側の切り込み溝23の位置
に対応させて、第2の収縮抑制層20側にも設けられて
もよい。
【0079】次に、貫通孔22および切り込み溝23が
設けられた生の複合積層体11は、焼成工程に付され
る。この焼成工程においては、セラミックグリーン層1
4に含まれるセラミック絶縁材料粉末のみが焼結し、収
縮抑制層19および20に含まれる無機材料粉末が焼結
しない条件が適用される。また、複合積層体11の焼成
にあたっては、これをトレーに載せて焼成することが行
なわれるが、トレーとしては、たとえば、通常のアルミ
ナ板からなるものを用いることができる。また、トレー
として、通気性の良好な気孔率の高いアルミナ板からな
るものを使用してもよい。
【0080】焼成工程において、収縮抑制層19および
20に含まれる無機材料粉末は実質的に焼結しないた
め、収縮抑制層19および20においては、収縮が実質
的に生じない。そのため、収縮抑制層19および20が
生の多層集合基板15を拘束し、それによって、生の多
層集合基板15は、厚み方向にのみ実質的に収縮する
が、主面方向での収縮が抑制される。その結果、焼結後
の多層集合基板15において不均一な変形等がもたらさ
れにくくなる。
【0081】このように、第1および第2の収縮抑制層
19および20によって挟まれた焼結後の多層集合基板
15を得た後、たとえばブラシ等を用いて、収縮抑制層
19および20が除去され、それによって、焼結後の多
層集合基板15が取り出される。
【0082】次に、焼結後の多層集合基板15に対し
て、無電解めっきのような湿式めっきが施され、それに
よって、貫通孔22の内面に露出する導体18の表面に
めっき膜を析出させる工程が実施される。より具体的に
は、無電解めっきによって、導体18の表面に、たとえ
ば、ニッケルめっき膜が形成され、その上に、金めっき
膜が形成される。
【0083】次に、焼結後の多層集合基板15が、切り
込み溝23に沿って分割され、それによって、図7に示
すような目的とする複数の多層セラミック基板12が取
り出される。
【0084】この多層セラミック基板21の側面24上
であって、分断された貫通孔22の内面上には、外部端
子電極17を与えるように導体18の一部が外部に向か
って露出している。
【0085】以上、この発明をまず第1の実施形態に関
連して説明したが、この発明の範囲内において、その
他、種々の変形例が可能である。
【0086】たとえば、第1の実施形態では、切り込み
溝23は、断面V字状の形態をなしていたが、たとえば
断面U字状等の他の形態であってもよく、少なくとも焼
成後に複合積層体11を取り扱う際、不用意に割れが生
じにくい形態であれば、どのような形態であってもよ
い。
【0087】また、図1等に示すように、複合積層体1
1は、実質的に正方形の平面形状を有していたが、隣り
合う辺の長さが互いに異なる長方形の平面形状を有して
いてもよい。
【0088】また、第1の実施形態では、生の多層集合
基板15の内部に、外部端子電極17となるべき導体1
8が予め配置されていたが、これに代えて、焼結後の多
層集合基板15を分割することによって得られた多層セ
ラミック基板12の側面24上であって、分断された貫
通孔22の内面上に、外部端子電極17となる導電性ペ
ーストのような導体を付与するようにしてもよい。導電
性ペーストが付与される場合には、その後、導電性ペー
ストを焼き付けるための工程および必要なめっき工程が
実施される。
【0089】また、第1の実施形態では、生の複合積層
体11を積層方向にプレスした後、貫通孔22をまず設
け、その後に、切り込み溝23を設けるようにしたが、
貫通孔22を設ける工程と切り込み溝23を設ける工程
とを逆の順序で実施してもよい。
【0090】上述のように、逆の順序で実施される場
合、切り込み溝23を設ける工程の前に実施されるプレ
ス工程は、たとえば100MPa以下といった比較的低
い圧力での仮プレスとし、その後、切り込み溝23を設
けた後、貫通孔22を設ける工程の前に、たとえば50
MPa以上といった比較的高い圧力であって、上述した
仮プレスでの圧力より高い圧力で本プレスすることが好
ましい。
【0091】また、第1の実施形態では、切り込み溝2
3は、焼成前の生の複合積層体11に対してこれを設け
るようにしたが、焼結後の多層集合基板15に切り込み
溝を設け、この切り込み溝に沿って多層集合基板15を
分割するようにしてもよい。この場合、通常は、収縮抑
制層19および20を除去した後の多層集合基板15に
切り込み溝が設けられることになるが、焼成後であっ
て、収縮抑制層19および20が除去される前の複合積
層体11に対して切り込み溝を設ける工程を実施しても
よい。
【0092】また、第1の実施形態では、生の複合積層
体11を作製するにあたって、セラミックグリーン層1
4となるセラミックグリーンシートならびに収縮抑制層
19および20となる無機材料グリーンシート21をそ
れぞれまず用意し、これらを積層する工程を採用した
が、セラミックグリーンシートや無機材料グリーンシー
ト21を予め用意することなく、セラミックグリーン層
14となるべきセラミックスラリーや収縮抑制層19お
よび20となるべき無機材料スラリーを、印刷等によっ
て付与することを繰り返して、積層構造を得るようにし
てもよい。
【0093】また、第1の実施形態では、貫通孔22
は、導体18を分断するように設けられたが、必ずしも
導体18を分断する必要はなく、たとえば、貫通孔22
が導体18の中心からずれた位置に設けられるなどし
て、単に、貫通孔22の内面上に導体18の一部が露出
するように設けられることもある。
【0094】また、第1の実施形態では、導体18の断
面形状が長方形であり、貫通孔22の断面形状が円形で
あったが、これらの形状については、種々に変更するこ
とができる。また、導体18および貫通孔22が設けら
れる位置や数についても、目的とする多層セラミック基
板の設計に応じて、種々に変更することができる。
【0095】これらについて、図8ないし図11を参照
しながらより具体的に説明する。なお、図8ないし図1
1は、第1の実施形態における図5に相当する図であっ
て、これら図面において、図5に示した要素に相当する
要素には同様の参照符号を付し、重複する説明は省略す
る。
【0096】図8に示した第2の実施形態では、図1に
示した導体18と同様、断面形状が長方形の導体18が
設けられるが、これを分断するように、長方形の断面形
状を有する貫通孔22が設けられる。
【0097】図9に示した第3の実施形態では、導体1
8の断面形状は円形であり、これを分断するように、長
方形の断面形状を有する貫通孔22が設けられる。特
に、図9に示した貫通孔22の断面形状は長手形状であ
り、この長手方向は、分割線16すなわち切り込み溝2
3の延びる方向に向けられている。このようにすること
によって、切り込み溝23に沿う分割をより円滑に進め
ることができるようになる。
【0098】図10に示した第4の実施形態では、円形
の断面を有する導体18が設けられ、これを分断するよ
うに、楕円ないしは長円の断面形状を有する貫通孔22
が設けられる。この実施形態においても、貫通孔22
は、その断面が長手形状であり、かつ分割線16すなわ
ち切り込み溝23の延びる方向に長手方向を向けてい
る。
【0099】図11に示した第5の実施形態では、実質
的に正方形の断面形状を有する導体18が設けられ、こ
れを分断するように、長方形の断面形状を有する貫通孔
22が設けられている。また、この実施形態では、導体
18および貫通孔22は、分割線16すなわち切り込み
溝23の縦方向に延びるものと横方向に延びるものとの
交差部に位置されている。したがって、焼結後の多層集
合基板15を分割して多層セラミック基板を得たとき、
この多層セラミック基板の4つの角の部分に外部端子電
極が形成されることになる。
【0100】なお、特に図示しないが、1つの複合積層
体ないしは多層集合基板に、互いに異なる断面形状を有
する複数種類の導体18を混在させても、互いに異なる
断面形状を有する複数種類の貫通孔22を混在させても
よい。
【0101】図12および図13は、この発明の第6の
実施形態を説明するための、第1の実施形態における図
5および図6にそれぞれ相当する図である。図12およ
び図13において、図5および図6に示す要素に相当す
る要素には同様の参照符号を付し、重複する説明は省略
する。
【0102】この第6の実施形態は、キャビティ25を
備える多層セラミック基板を製造しようとすることを特
徴としている。このようにキャビティ25を形成するた
め、生の多層集合基板15に備える複数のセラミックグ
リーン層14となるべき複数のセラミックグリーンシー
トの特定のものには、キャビティ用貫通部26が形成さ
れているものが用いられる。
【0103】また、キャビティ25の開口側に位置する
第1の収縮抑制層19にも、キャビティ25に連通する
貫通部27が設けられることが好ましい。なぜなら、プ
レス工程において、キャビティ25の底面部にまでプレ
ス作用を及ぼすことが容易になるためである。
【0104】キャビティ25が設けられる場合、焼結後
の多層集合基板15は、キャビティ25の部分で不用意
に割れてしまうという不都合に遭遇することがある。そ
のため、複数の多層セラミック基板を得るために多層集
合基板15を分割するための切り込み溝23は、比較的
深く形成することが好ましい。この切り込み溝23の深
さは、多層集合基板15の厚みの7/10程度まで届く
ようにされることがある。
【0105】図14は、この発明の第7の実施形態を説
明するための図6に相当する図である。図14におい
て、図6に示す要素に相当する要素には同様の参照符号
を付し、重複する説明は省略する。
【0106】図6等を参照して説明した第1の実施形態
等においては、導体18は、生の多層集合基板15の積
層方向に貫通するように配置されていたが、この第7の
実施形態では、導体18は、生の多層集合基板15の積
層方向の一部においてのみ延びるように配置されてい
る。
【0107】この実施形態によれば、多層セラミック基
板をマザーボード上に実装するとき、消費される半田の
量を低減することができるばかりでなく、形成される半
田フィレットの高さをより低くすることができ、かつ、
一定にすることが容易である。したがって、この多層セ
ラミック基板が高周波用途に向けられるとき、半田フィ
レットによって与えられるインダクタンス成分のばらつ
きを低減することができる。
【0108】図15は、この発明の第8の実施形態を説
明するための図6に相当する図である。図15におい
て、図6に示した要素に相当する要素には同様の参照符
号を付し、重複する説明は省略する。
【0109】この第8の実施形態は、貫通孔22に関連
して、外部端子電極となるべき導体が設けられていない
ことを特徴としている。このように、導体が設けられて
いない場合であっても、貫通孔22の存在は、焼結後の
多層集合基板15の分割線16に沿う分割を円滑に行な
えるという効果を少なくとも発揮させることができる。
【0110】この実施形態の場合には、外部端子電極を
設ける必要があるならば、前述したように、焼結後の多
層集合基板15を分割することによって得られた多層セ
ラミック基板の側面上であって、分断された貫通孔22
の内面上に、導電性ペーストを付与するなどして、外部
端子電極を形成するための導体を設けるようにすればよ
い。
【0111】図15に示したような導体と関連しない貫
通孔22は、前述した各実施形態における導体18と関
連して設けられた貫通孔22と混在させることもでき
る。この場合には、図15に示したような態様の貫通孔
22は、専ら良好な分割性を得るために設けられ、分割
線16に沿って適当数配列させてもよい。
【0112】次に、この発明による効果を確認するため
に実施した実験例について説明する。
【0113】
【実験例】(実施例)SiO2 、Al2 3 、B2 3
およびCaOの各粉末を混合した結晶化ガラス粉末と、
アルミナ粉末とを等重量比率で混合した。この混合粉末
100重量部に対して、ポリビニルブチラールを15重
量部、イソプロピルアルコールを40重量部、およびト
ルエンを20重量部それぞれ加え、ボールミルによって
24時間混合して、スラリーとした。
【0114】次いで、このスラリーを、ドクターブレー
ド法によってシート状に成形することによって、厚み1
20μmのセラミックグリーンシートを作製した。
【0115】他方、アルミナ粉末100重量部に対し
て、ポリビニルブチラールを15重量部、イソプロピル
アルコールを40重量部、およびトルエン20重量部そ
れぞれ加え、ボールミルによって24時間混合してスラ
リーとした。
【0116】次いで、このスラリーを、ドクターブレー
ド法によってシート状に成形することによって、厚み1
20μmの無機材料グリーンシートを作製した。
【0117】次に、前述した6枚のセラミックグリーン
シートを積層するとともに、その上下に、無機材料グリ
ーンシートを2枚ずつ積層して、図1および図2に示す
ように、生の多層集合基板15を第1および第2の収縮
抑制層19および20によって挟んだ構造を有する生の
複合積層体11を得、これを、その平面寸法が135m
m角となるようにカットした。
【0118】なお、この生の複合積層体11に備える生
の多層集合基板15には、外部端子電極17(図7参
照)となるべき導体18が内部に配置されており、セラ
ミックグリーンシートとしては、このような導体18が
導電性ペーストによって形成されたものを用いた。
【0119】次に、生の複合積層体11を金型に挿入
し、面圧100MPaの圧力および60℃の温度でプレ
スした。
【0120】次に、図3および図4に示すように、分割
線16上に貫通孔22を、パンチングによって設けた。
この貫通孔22によって、導体18は分断され、導体1
8の一部は、貫通孔22の内面上に露出する状態とされ
た。
【0121】次に、図5および図6に示すように、生の
複合積層体11の一方の主面に、カッター刃を押し当て
て、深さ350μmであって断面V字状の切り込み溝2
3を、格子状に配列しながら、主面全域にわたって形成
した。なお、隣り合う切り込み溝間の間隔を、10mm
とした。
【0122】次いで、辺方向における単位長さあたりの
反り量が0.05%以下の平坦度を有する、気孔率70
%のアルミナ板からなるトレー上に、生の複合積層体1
1を置き、600℃の温度で3時間加熱した後、900
℃の温度で1時間加熱することによって、複合積層体1
1における多層集合基板15の部分のみを焼結させた。
【0123】次いで、この焼結後の多層集合基板15の
両面にある収縮抑制層19および20をブラシで擦るこ
とによって、これら収縮抑制層19および20を除去
し、表面に切り込み溝23が残された多層集合基板15
を得た。
【0124】次に、多層集合基板15に対して無電解ニ
ッケルめっきおよび無電解金めっきを施した。これによ
って、貫通孔22の内面に露出する導体18の表面にニ
ッケルめっき膜および金めっき膜を良好に析出させるこ
とができた。
【0125】また、この多層集合基板15の特定の方向
における単位長さあたりの最大反り量を測定したとこ
ろ、0.10%しかなかった。
【0126】次に、多層集合基板15の分割線16に沿
う分割をチョコレートブレイクに基づいて実施して、図
7に示すような多層セラミック基板12を得た。この分
割工程において、得られた多層セラミック基板12には
割れや欠けが生じていなかった。
【0127】(比較例1)上記実施例と同様の操作を経
て、セラミックグリーンシートおよび無機材料グリーン
シートを作製した。
【0128】次に、6枚のセラミックグリーンシートを
積層し、生の多層集合基板を得た後、これを金型に挿入
し、面圧50MPaの圧力および60℃の温度で仮プレ
スした。図16および図17には、この生の多層集合基
板31が図示されている。生の多層集合基板31は、実
施例における多層集合基板15の場合と同様、複数のセ
ラミックグリーン層32を備え、外部端子電極となるべ
き導体33を内部に配置したものである。
【0129】次に、生の多層集合基板31の一方の主面
に、カッター刃を押し当てて、分割線34に沿って、深
さ350μmであって断面V字状の切り込み溝35を、
格子状に配列しながら、主面全域にわたって形成した。
なお、隣り合う切り込み溝35間の間隔を、10mmと
した。
【0130】次に、切り込み溝35を形成した生の多層
集合基板31を、平面寸法が135mm角となるように
カットし、その上下に、同じく平面寸法が135mm角
となるようにカットした無機材料グリーンシート36を
2枚ずつ積層して、生の多層集合基板31を第1および
第2の収縮抑制層37および38によって挟んだ構造を
有する生の複合積層体39とした後、この生の複合積層
体39を再び金型に挿入し、面圧100MPaの圧力お
よび60℃の温度でプレスした。
【0131】次に、実施例の場合と同様の条件で焼成工
程を実施し、次いで、実施例の場合と同様の方法によっ
て、収縮抑制層37および38を除去し、表面に切り込
み溝35が形成された焼結後の多層集合基板31を得
た。
【0132】この多層集合基板31の特定の方向におけ
る単位長さあたりの最大反り量を測定したところ、0.
10%というように、実施例と同程度の反り量であっ
た。
【0133】次に、多層集合基板31を切り込み溝35
に沿って分割したところ、得られた多層セラミック基板
において割れや欠けが生じたり、導体33の部分での分
割が円滑に進まず、導体33が分割箇所の片側に取られ
たりといった不具合が生じた。
【0134】また、多層集合基板31の状態では、導体
33の表面にめっき膜を析出させるべく無電解めっきを
行なうことはできなかった。
【0135】なお、この比較例1において実施された方
法は、前述した特許第2856045号公報に記載され
た方法に相当している。
【0136】(比較例2)前述の実施例と同様の操作を
経て、セラミックグリーンシートおよび無機材料グリー
ンシートを作製した。
【0137】次に、図18に示すように、6枚のセラミ
ックグリーンシートを積層することによって、積層され
たセラミックグリーン層41を備える生の多層集合基板
42を得るとともに、その上下に、無機材料グリーンシ
ート43を2枚ずつ積層することによって、生の多層集
合基板42を第1および第2の収縮抑制層44および4
5によって挟んだ構造を有する生の複合積層体46を作
製した。
【0138】なお、生の複合積層体46に備える多層集
合基板42には、図18に示すように、導体47が導電
性ペーストの充填によって配置されている。
【0139】次に、生の複合積層体46を、金型に挿入
し、面圧100MPaの圧力および60℃の温度でプレ
スした。
【0140】次に、生の複合積層体46の第2の収縮抑
制層45側の主面に、カッター刃を押し当てて、深さ3
50μmであって断面V字状の切り込み溝48を、格子
状に配列しながら、この主面全域にわたって形成した。
なお、隣り合う切り込み溝48間の間隔を、10mmと
した。
【0141】他方、生の複合積層体46の第1の収縮抑
制層44側の主面には、ダイシングブレードを用いて、
深さ350μmおよび幅300μmのスリット状の切り
込み溝49を形成した。
【0142】これら切込み溝48および49は、分割線
50上に位置するものである。
【0143】次いで、収縮抑制層44および45と同じ
組成の無機材料粉末を含む無機材料ペースト51をスリ
ット状の切り込み溝49に流し込んだ。
【0144】次に、実施例の場合と同様の条件で焼成工
程を実施し、次いで、実施例の場合と同様の方法によっ
て、収縮抑制層44および45を除去し、表面に切り込
み溝48および49が残された焼結後の多層集合基板4
2を得た。
【0145】この多層集合基板42の特定の方向におけ
る単位長さあたりの最大反り量を測定したところ、0.
10%というように、実施例と同程度の反り量であっ
た。
【0146】次に、多層集合基板42を切り込み溝48
および49が位置する分割線50に沿って分割したとこ
ろ、良好な分割性を得ることができた。
【0147】しかしながら、比較例2では、切り込み溝
49が貫通しておらず、めっき液の円滑な流通が期待で
きないため、多層集合基板42の状態で、導体47の表
面にめっき膜を析出させるべく無電解めっきを良好に施
すことができなかった。
【0148】なお、この比較例2において実施された方
法は、前述した特開2000−176928号公報に記
載された方法に類似している。
【0149】
【発明の効果】以上のように、この発明によれば、生の
多層集合基板ならびにこれを挟むように配置されている
収縮抑制層を備える、生の複合積層体を作製するにあた
って、多層集合基板から複数の多層セラミック基板を取
り出すための分割線上に複数の貫通孔が少なくとも生の
多層集合基板を貫通するように設けられているので、焼
結後の多層集合基板において、不所望な変形や歪み等を
生じにくくすることができるばかりでなく、分割線に沿
う分割を円滑に進めることができる。
【0150】そのため、多層集合基板の大面積化を図る
ことが可能となり、その結果、多層セラミック基板の生
産効率を高めることができるとともに、分割工程におい
て多層セラミック基板に割れや欠けが生じにくくするこ
とができるので、多層セラミック基板の生産の歩留まり
を向上させることができる。
【0151】また、分割後の多層セラミック基板の側面
上には、分断された貫通孔を位置させた状態とすること
ができる。この側面上に位置する分断された貫通孔は、
その内側に外部端子電極を形成するために有利に用いる
ことができる。このような外部端子電極は、分断された
貫通孔によって与えられる凹部内に位置されるので、そ
の位置および幅に関して高い精度をもって形成されるこ
とができ、多層セラミック基板の小型化および配線の高
密度化に有利に対応することができる。また、外部端子
電極に対してめっきを施す場合、めっき膜の異常析出が
生じても、隣り合う外部端子電極間で電気的短絡がもた
らされにくくすることができる。
【0152】また、前述したような良好な分割性が得ら
れる効果は、多層セラミック基板にキャビティが設けら
れる場合、キャビティの部分で割れやすいため、より重
要な意義を与え得るものである。
【0153】この発明の特徴となる貫通孔を、生の多層
集合基板と収縮抑制層とが一体化された生の複合積層体
を貫通する状態で設けるようにすれば、貫通孔を能率的
に設けることができる。
【0154】また、生の多層集合基板が、得ようとする
多層セラミック基板の外部端子電極となるべき導体を内
部に配置しており、この導体は、貫通孔が設けられたと
き、その一部が貫通孔の内面上に露出する状態とされ、
焼結後の多層集合基板を分割することによって得られた
複数の多層セラミック基板の側面上であって、分断され
た貫通孔の内面上に、導体の一部が外部端子電極を与え
るように外部に向かって露出するようにすれば、外部端
子電極となるべき導体を、前述したような効果を発揮す
る凹部内に位置させることができるとともに、貫通孔を
設ける意義を、良好な分割性を得るためだけでなく、外
部端子電極を形成するためのものともすることができ、
貫通孔の多機能化を図ることができる。しかも、外部端
子電極の形成を能率的に行なうことができる。
【0155】上述の場合、導体が、生の多層集合基板の
積層方向の一部においてのみ延びるように配置されてい
ると、得られた多層セラミック基板をマザーボード上に
実装するために用いられる半田の付与量を低減できると
ともに、半田フィレットの高さを、導体の積層方向の寸
法によって規定することができ、したがって、高周波用
途に向けられるとき、半田フィレットによって与えられ
るインダクタンス成分のばらつきを低減することができ
る。
【0156】また、貫通孔の内面に露出するように外部
端子電極となるべき導体が設けられていると、多層集合
基板の状態で、無電解めっきのような湿式めっきを施
し、導体の表面にめっき膜を析出させることができ、外
部端子電極にめっき膜を形成するための工程の能率化を
図ることができる。
【0157】また、この発明において、生の複合積層体
を作製するにあたって、分割線の位置に沿い、かつ少な
くとも一方の収縮抑制層を厚み方向に貫通しながら生の
多層集合基板の厚みの一部にまで届く深さをもって、生
の複合積層体に切り込み溝を設けるようにすれば、焼成
後において、多層集合基板を分割して複数の多層集合基
板を得るための工程において、一層良好な分割性を与え
ることができる。
【0158】また、上述のような切り込み溝を設ける場
合、これを設けるための工程を、生の複合積層体を得る
ための積層工程の途中で割り込ませる必要がないので、
積層工程および切り込み溝の形成工程を能率的に進める
ことができる。
【0159】また、切り込み溝を設ける工程および貫通
孔を設ける工程が、生の複合積層体を積層方向にプレス
する工程の後に実施されると、生の多層集合基板に備え
るセラミックグリーン層相互間、ならびに多層集合基板
と収縮抑制層との間での密着性が高められた状態で、こ
れら切り込み溝および貫通孔を設けることができるの
で、切り込み溝および貫通孔を適正な状態で確実に設け
ることができる。
【0160】また、この発明において、生の多層集合基
板に備えるセラミックグリーン層が、ガラスまたは結晶
化ガラスを含むとき、生の多層集合基板の比較的低温で
の焼結が可能となるので、収縮抑制層に含まれる無機材
料粉末の選択の幅を広げることができる。
【図面の簡単な説明】
【図1】この発明の第1の実施形態による製造方法を実
施して多層セラミック基板を製造する途中の段階で得ら
れる生の複合積層体11を一部破断して示す平面図であ
る。
【図2】図1に示した生の複合積層体11の一部を拡大
して示す断面図である。
【図3】図1に示した生の複合積層体11に対して貫通
孔22が設けられた状態を示す平面図である。
【図4】図3に示した生の複合積層体11の一部を拡大
して示す断面図である。
【図5】図3に示した生の複合積層体11に対して切り
込み溝23を設けられた状態を示す平面図である。
【図6】図5に示した生の複合積層体11の一部を拡大
して示す断面図である。
【図7】図5に示した多層集合基板15から得られた多
層セラミック基板21を拡大して示す平面図である。
【図8】この発明の第2の実施形態を説明するための図
5に相当する図である。
【図9】この発明の第3の実施形態を説明するための図
5に相当する図である。
【図10】この発明の第4の実施形態を説明するための
図5に相当する図である。
【図11】この発明の第5の実施形態を説明するための
図5に相当する図である。
【図12】この発明の第6の実施形態を説明するための
図5に相当する図である。
【図13】図12に示した生の複合積層体11の一部を
拡大して示す断面図である。
【図14】この発明の第7の実施形態を説明するための
図6に相当する図である。
【図15】この発明の第8の実施形態を説明するための
図6に相当する図である。
【図16】比較例1において作製した生の複合積層体3
9を一部破断して示す平面図である。
【図17】図16に示した生の複合積層体39の一部を
拡大して示す断面図である。
【図18】比較例2において作製した生の複合積層体4
6の一部を拡大して示す断面図である。
【図19】この発明にとって興味ある従来の生の複合積
層体4の一部を拡大して示す断面図である。
【符号の説明】
11 複合積層体 12 多層セラミック基板 13 セラミック層 14 セラミックグリーン層 15 多層集合基板 16 分割線 17 外部端子電極 18 導体 19,20 収縮抑制層 21 無機材料グリーンシート 22 貫通孔 23 切り込み溝 24 側面 25 キャビティ 26 キャビティ用貫通部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H05K 1/09 H05K 3/00 X 3/00 3/40 D B28B 11/00 Z 3/40 H01L 23/12 D Fターム(参考) 4E351 AA07 BB01 BB31 BB33 BB35 BB47 CC06 CC11 CC31 DD05 DD06 DD19 DD21 DD22 EE01 GG01 GG16 4G055 AA08 AC01 AC09 BA32 BA43 BA83 BB05 BB17 5E317 AA22 AA24 BB13 BB14 BB15 BB18 CC22 CC32 CC33 CD27 CD32 GG01 GG09 GG16 5E338 AA03 AA18 BB13 BB28 BB32 BB48 BB65 EE26 EE31 5E346 AA02 AA12 AA15 AA22 AA32 AA42 AA51 BB16 CC16 EE24 EE27 EE29 FF07 GG05 GG08 GG09 HH31

Claims (20)

    【特許請求の範囲】
  1. 【請求項1】 複数の積層されたセラミック層を備え
    る、多層セラミック基板を製造する方法であって、 セラミック絶縁材料粉末を含みかつ焼成されることによ
    って複数の前記セラミック層となる複数のセラミックグ
    リーン層を有する生の多層集合基板を備え、焼成後にお
    いて所定の分割線に沿ってそれぞれ分割されることによ
    って複数の前記多層セラミック基板を取り出すことがで
    きるようにされていて、前記セラミック絶縁材料粉末の
    焼結温度では焼結しない無機材料粉末を含む収縮抑制層
    が前記生の多層集合基板を積層方向に挟むように配置さ
    れ、少なくとも前記生の多層集合基板には、その積層方
    向にそれぞれ貫通する複数の貫通孔が前記分割線上に設
    けられている、生の複合積層体を作製する工程と、 前記生の複合積層体を、前記セラミック絶縁材料粉末が
    焼結するが前記無機材料粉末が焼結しない条件下で焼成
    し、それによって、前記収縮抑制層によって挟まれた焼
    結後の前記多層集合基板を得る工程と、 前記収縮抑制層を除去し、それによって、焼結後の前記
    多層集合基板を取り出す工程と、 焼結後の前記多層集合基板を前記分割線に沿って分割
    し、それによって、分断された前記貫通孔を側面上に位
    置させている複数の前記多層セラミック基板を取り出す
    工程とを備える、多層セラミック基板の製造方法。
  2. 【請求項2】 前記生の複合積層体を作製する工程は、
    前記セラミックグリーン層となるセラミックグリーンシ
    ートおよび前記収縮抑制層となる無機材料グリーンシー
    トをそれぞれ用意する工程と、複数の前記セラミックグ
    リーンシートを積層するとともに、複数の前記セラミッ
    クグリーンシートを積層方向に挟むように、前記無機材
    料グリーンシートを積層する工程とを含む、請求項1に
    記載の多層セラミック基板の製造方法。
  3. 【請求項3】 複数の前記セラミックグリーンシートの
    特定のものには、得られた前記多層セラミック基板にキ
    ャビティを設けるためのキャビティ用貫通部が形成され
    ている、請求項2に記載の多層セラミック基板の製造方
    法。
  4. 【請求項4】 前記生の複合積層体を作製する工程は、
    前記生の多層集合基板と前記収縮抑制層とが一体化され
    た状態で前記貫通孔を設ける工程を含む、請求項1ない
    し3のいずれかに記載の多層セラミック基板の製造方
    法。
  5. 【請求項5】 前記セラミックグリーンシートを用意す
    る工程は、前記セラミックグリーンシートに透孔を設け
    る工程を含み、前記貫通孔は、複数の前記透孔の連なり
    によって与えられる、請求項2または3に記載の多層セ
    ラミック基板の製造方法。
  6. 【請求項6】 前記生の多層集合基板は、得ようとする
    前記多層セラミック基板の外部端子電極となるべき導体
    を内部に配置しており、前記生の複合積層体を作製する
    工程において、前記導体は、その一部が前記貫通孔の内
    面上に露出する状態とされ、前記多層集合基板を分割す
    る工程によって得られた複数の前記多層セラミック基板
    の側面上であって、分断された前記貫通孔の内面上に
    は、前記外部端子電極を与えるように前記導体の一部が
    外部に向かって露出している、請求項1ないし5のいず
    れかに記載の多層セラミック基板の製造方法。
  7. 【請求項7】 前記生の複合積層体を作製する工程にお
    いて、前記貫通孔は、前記導体を分断するように設けら
    れる、請求項6に記載の多層セラミック基板の製造方
    法。
  8. 【請求項8】 前記導体は、前記生の多層集合基板の積
    層方向に貫通するように配置されている、請求項6また
    は7に記載の多層セラミック基板の製造方法。
  9. 【請求項9】 前記導体は、前記生の多層集合基板の積
    層方向の一部においてのみ延びるように配置されてい
    る、請求項6または7に記載の多層セラミック基板の製
    造方法。
  10. 【請求項10】 前記収縮抑制層を除去する工程の後で
    あって、前記多層集合基板を分割する工程の前に、焼結
    後の前記多層集合基板に対して湿式めっきを施し、前記
    貫通孔の内面に露出する前記導体の表面にめっき膜を析
    出させる工程をさらに備える、請求項6ないし9のいず
    れかに記載の多層セラミック基板の製造方法。
  11. 【請求項11】 前記多層集合基板を分割する工程によ
    って得られた複数の前記多層セラミック基板の側面上で
    あって、分断された前記貫通孔の内面上に、外部端子電
    極を形成するための導体を設ける工程をさらに備える、
    請求項1ないし5のいずれかに記載の多層セラミック基
    板の製造方法。
  12. 【請求項12】 前記導体は、導電性ペーストによって
    与えられる、請求項6ないし11のいずれかに記載の多
    層セラミック基板の製造方法。
  13. 【請求項13】 前記導体は、Ag、Ag−Pt合金、
    Ag−Pd合金、Cu、AuおよびNiから選ばれた少
    なくとも1種を主成分とする、請求項6ないし12のい
    ずれかに記載の多層セラミック基板の製造方法。
  14. 【請求項14】 前記貫通孔は、その断面が長手形状で
    あり、かつ前記分割線の延びる方向に長手方向を向けて
    いる、請求項1ないし13のいずれかに記載の多層セラ
    ミック基板の製造方法。
  15. 【請求項15】 前記生の複合積層体を作製する工程
    は、前記分割線の位置に沿い、かつ少なくとも一方の前
    記収縮抑制層を厚み方向に貫通しながら前記生の多層集
    合基板の厚みの一部にまで届く深さをもって、前記生の
    複合積層体に切り込み溝を設ける工程を含み、前記多層
    集合基板を分割する工程は、前記切り込み溝に沿って前
    記多層集合基板を分割するように実施される、請求項1
    ないし14のいずれかに記載の多層セラミック基板の製
    造方法。
  16. 【請求項16】 前記生の複合積層体を作製する工程
    は、前記生の複合積層体を積層方向にプレスする工程を
    含み、前記切り込み溝を設ける工程は、前記プレスする
    工程の後に実施される、請求項15に記載の多層セラミ
    ック基板の製造方法。
  17. 【請求項17】 前記貫通孔を設ける工程は、前記生の
    複合積層体を作製する工程において、前記プレスする工
    程の後に実施される、請求項16に記載の多層セラミッ
    ク基板の製造方法。
  18. 【請求項18】 前記プレスする工程の後、前記切り込
    み溝を設ける工程が前に、かつ前記貫通孔を設ける工程
    が後にそれぞれ実施され、前記生の複合積層体を作製す
    る工程は、前記切り込み溝を設ける工程と前記貫通孔を
    設ける工程との間に、前記生の複合積層体を、前記プレ
    スする工程での圧力より高い圧力でプレスする高圧プレ
    ス工程を備える、請求項17に記載の多層セラミック基
    板の製造方法。
  19. 【請求項19】 前記多層集合基板を分割する工程は、
    前記分割線の位置に沿って、焼結後の前記多層集合基板
    に切り込み溝を設ける工程を含み、前記切り込み溝に沿
    って前記多層集合基板を分割するように実施される、請
    求項1ないし14のいずれかに記載の多層セラミック基
    板の製造方法。
  20. 【請求項20】 前記セラミックグリーン層は、ガラス
    または結晶化ガラスを含む、請求項1ないし19のいず
    れかに記載の多層セラミック基板の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003090987A1 (fr) * 2002-04-26 2003-11-06 Murata Manufacturing Co., Ltd. Procede de fabrication de corps stratifie ceramique
JP2005093846A (ja) * 2003-09-19 2005-04-07 Murata Mfg Co Ltd 多層セラミック基板の製造方法および多層セラミック基板
WO2005034592A1 (ja) * 2003-10-06 2005-04-14 Sanyo Electric Co., Ltd. 積層セラミックス基板及びその製造方法
WO2005039263A1 (ja) * 2003-10-17 2005-04-28 Hitachi Metals, Ltd. 多層セラミック基板及びその製造方法並びにこれを用いた電子機器
JP2007129325A (ja) * 2005-11-01 2007-05-24 Seiko Instruments Inc 圧電振動子、発振器、電波時計、電子機器、圧電振動子用ウエハ体及び圧電振動子の製造方法
JP2007250900A (ja) * 2006-03-16 2007-09-27 Shinko Electric Ind Co Ltd 多層配線基板の製造方法
WO2008075686A1 (ja) * 2006-12-18 2008-06-26 Koa Corporation 配線基板およびその製造方法
CN101859746B (zh) * 2009-04-07 2012-06-27 宏齐科技股份有限公司 用双面切割以形成导电通道的导电基板结构及其制作方法
JP2016174085A (ja) * 2015-03-17 2016-09-29 京セラ株式会社 電子部品収納用パッケージおよびその製造方法

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW562737B (en) * 2000-11-27 2003-11-21 Murata Manufacturing Co Method of manufacturing ceramic multi-layer substrate, and unbaked composite laminated body
US6426470B1 (en) * 2001-01-17 2002-07-30 International Business Machines Corporation Formation of multisegmented plated through holes
JP2003110238A (ja) * 2001-09-28 2003-04-11 Murata Mfg Co Ltd ガラスセラミック多層基板の製造方法
DK1543727T3 (da) * 2003-12-19 2007-06-25 Kraft Foods R & D Inc Voks-coatet ost
CN100411155C (zh) * 2004-01-27 2008-08-13 株式会社村田制作所 层叠型电子元器件及其制造方法
JP4421910B2 (ja) * 2004-01-29 2010-02-24 日本碍子株式会社 熱処理用トレー及びそれを用いたセラミック製品の製造方法
DE102004020329A1 (de) * 2004-04-26 2005-11-10 Epcos Ag Elektrische Funktionseinheit und Verfahren zu deren Herstellung
SG119230A1 (en) * 2004-07-29 2006-02-28 Micron Technology Inc Interposer including at least one passive element at least partially defined by a recess formed therein method of manufacture system including same and wafer-scale interposer
JP3956965B2 (ja) * 2004-09-07 2007-08-08 日立エーアイシー株式会社 チップ部品型発光装置及びそのための配線基板
US7653054B2 (en) * 2005-03-28 2010-01-26 Cisco Technology, Inc. Zone based quality of service in a fibre channel fabric
JP4614278B2 (ja) * 2005-05-25 2011-01-19 アルプス電気株式会社 電子回路ユニット、及びその製造方法
US7344679B2 (en) * 2005-10-14 2008-03-18 International Business Machines Corporation Method and apparatus for point of care osmolarity testing
TWM295791U (en) * 2006-02-22 2006-08-11 Walsin Technology Corp Chip-type passive element substrate
JP4938471B2 (ja) * 2006-04-13 2012-05-23 アルプス電気株式会社 グリーンシートのスルーホール加工装置およびスルーホール加工方法
KR100989342B1 (ko) * 2006-05-29 2010-10-25 가부시키가이샤 무라타 세이사쿠쇼 세라믹 다층기판의 제조 방법
CN101347058B (zh) * 2006-08-07 2010-09-22 株式会社村田制作所 陶瓷多层基板的制造方法
TW200815310A (en) * 2006-09-29 2008-04-01 Delta Electronics Inc Fabricating method for ceramic thin plate
TW200815309A (en) * 2006-09-29 2008-04-01 Delta Electronics Inc Ceramic substrate and fabricating method thereof
EP2173148B1 (en) * 2007-08-29 2013-01-09 Murata Manufacturing Co. Ltd. Ceramic multilayer substrate
KR100887127B1 (ko) * 2007-11-23 2009-03-04 삼성전기주식회사 적층 세라믹 기판의 제조방법
JP4475365B2 (ja) * 2008-03-03 2010-06-09 株式会社村田製作所 セラミック基板の製造方法およびセラミック基板
KR101004942B1 (ko) * 2008-08-29 2010-12-28 삼성전기주식회사 다층 세라믹 기판 제조방법
US8056199B2 (en) * 2008-10-21 2011-11-15 Tdk Corporation Methods of producing multilayer capacitor
KR101046006B1 (ko) * 2008-10-23 2011-07-01 삼성전기주식회사 무수축 다층 세라믹 기판의 제조방법
JP5168096B2 (ja) * 2008-11-12 2013-03-21 Tdk株式会社 セラミック基板および電子部品の製造方法
KR20110019536A (ko) * 2009-08-20 2011-02-28 삼성전기주식회사 세라믹 기판 및 그 제조방법
JP5567445B2 (ja) * 2010-10-08 2014-08-06 スタンレー電気株式会社 セラミック多層配線基板の製造方法
JP5777997B2 (ja) * 2011-03-07 2015-09-16 日本特殊陶業株式会社 電子部品検査装置用配線基板およびその製造方法
JP5798435B2 (ja) 2011-03-07 2015-10-21 日本特殊陶業株式会社 電子部品検査装置用配線基板およびその製造方法
JP5780169B2 (ja) * 2011-03-14 2015-09-16 株式会社村田製作所 積層セラミック電子部品の製造方法
CN103066029B (zh) * 2012-12-13 2015-07-15 日月光半导体(上海)有限公司 封装基板条构造及其制造方法
CN106031317B (zh) * 2014-02-28 2019-02-15 株式会社村田制作所 陶瓷基板以及模块器件的制造方法
KR101963274B1 (ko) * 2014-10-10 2019-03-28 삼성전기주식회사 다층 세라믹 기판 및 그 제조 방법
CN107266067B (zh) * 2017-06-14 2022-08-09 东莞华晶粉末冶金有限公司 一种层状复合陶瓷板、制作方法及移动终端设备
US10660209B2 (en) * 2017-11-14 2020-05-19 International Business Machines Corporation Thin film capacitors for core and adjacent build up layers
DE102018131605A1 (de) 2018-12-10 2020-06-10 Tdk Electronics Ag Substrat und Verfahren zur Herstellung des Substrats
CN111511129B (zh) * 2020-04-15 2021-06-04 深圳市景旺电子股份有限公司 一种不对称板的制作方法
CN113754457B (zh) * 2021-09-27 2024-02-23 惠州市芯瓷半导体有限公司 一种多层板及制作方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0582881B1 (en) * 1992-07-27 1997-12-29 Murata Manufacturing Co., Ltd. Multilayer electronic component, method of manufacturing the same and method of measuring characteristics thereof
JP2729731B2 (ja) * 1992-09-11 1998-03-18 株式会社住友金属エレクトロデバイス セラミックス多層基板の製造方法
JPH06112612A (ja) * 1992-09-29 1994-04-22 Sumitomo Metal Ind Ltd セラミックス多層基板及びその製造方法
JP3351043B2 (ja) * 1993-09-10 2002-11-25 松下電器産業株式会社 多層セラミック基板の製造方法
JP2856045B2 (ja) 1993-09-27 1999-02-10 住友金属鉱山株式会社 セラミック基板の製造方法
WO1996039298A1 (en) * 1995-06-06 1996-12-12 Sarnoff Corporation Method for the reduction of lateral shrinkage in multilayer circuit boards on a support
JPH09246723A (ja) * 1996-03-11 1997-09-19 Sumitomo Kinzoku Electro Device:Kk 低温焼成セラミック回路基板
US5858145A (en) * 1996-10-15 1999-01-12 Sarnoff Corporation Method to control cavity dimensions of fired multilayer circuit boards on a support
JPH1154886A (ja) * 1997-08-05 1999-02-26 Ngk Spark Plug Co Ltd 配線基板の多数個取り基板及びその製造方法
JP2000176928A (ja) 1998-12-14 2000-06-27 Sumitomo Metal Mining Co Ltd セラミック配線基板の製造方法
JP2000299561A (ja) * 1999-04-15 2000-10-24 Matsushita Electric Ind Co Ltd セラミック多層基板の製造方法
JP2000315841A (ja) * 1999-04-28 2000-11-14 Kyocera Corp 電子部品用セラミックス基板

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7156935B2 (en) * 2002-04-26 2007-01-02 Murata Manufacturing Co., Ltd. Method of manufacturing ceramic laminated body
GB2395366A (en) * 2002-04-26 2004-05-19 Murata Manufacturing Co Method of manufacturing ceramic laminated body
WO2003090987A1 (fr) * 2002-04-26 2003-11-06 Murata Manufacturing Co., Ltd. Procede de fabrication de corps stratifie ceramique
GB2395366B (en) * 2002-04-26 2005-10-05 Murata Manufacturing Co Method for manufacturing ceramic composites
JP2005093846A (ja) * 2003-09-19 2005-04-07 Murata Mfg Co Ltd 多層セラミック基板の製造方法および多層セラミック基板
JP4696443B2 (ja) * 2003-09-19 2011-06-08 株式会社村田製作所 多層セラミック基板の製造方法
WO2005034592A1 (ja) * 2003-10-06 2005-04-14 Sanyo Electric Co., Ltd. 積層セラミックス基板及びその製造方法
US7440256B2 (en) 2003-10-06 2008-10-21 Sanyo Electric Co., Ltd. Laminated ceramic substrate and manufacturing method therefor
WO2005039263A1 (ja) * 2003-10-17 2005-04-28 Hitachi Metals, Ltd. 多層セラミック基板及びその製造方法並びにこれを用いた電子機器
JP2007129325A (ja) * 2005-11-01 2007-05-24 Seiko Instruments Inc 圧電振動子、発振器、電波時計、電子機器、圧電振動子用ウエハ体及び圧電振動子の製造方法
JP2007250900A (ja) * 2006-03-16 2007-09-27 Shinko Electric Ind Co Ltd 多層配線基板の製造方法
WO2008075686A1 (ja) * 2006-12-18 2008-06-26 Koa Corporation 配線基板およびその製造方法
JP2008153441A (ja) * 2006-12-18 2008-07-03 Koa Corp 配線基板およびその製造方法
CN101859746B (zh) * 2009-04-07 2012-06-27 宏齐科技股份有限公司 用双面切割以形成导电通道的导电基板结构及其制作方法
JP2016174085A (ja) * 2015-03-17 2016-09-29 京セラ株式会社 電子部品収納用パッケージおよびその製造方法

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Publication number Publication date
KR100451949B1 (ko) 2004-10-08
US6938332B2 (en) 2005-09-06
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CN1395464A (zh) 2003-02-05
US20030000079A1 (en) 2003-01-02

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