JP2003017662A - メモリセル、記憶回路ブロック及びデータの書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、書き込み電流を減少させることが
可能なメモリセル、記憶回路ブロック及びデータの書き
込み方法を提供することにある。 【解決手段】 本発明のメモリセル１２は、記憶素子２
８を第１のビット・ライン１４とで挟める位置に第２の
ビット・ライン１５を設けるように構成した。第２のビ
ット・ライン１５は、第１のビット・ライン１４と少な
くとも記憶素子２８付近で並行し、記憶素子２８と非接
触である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデータの書き込み時
にビット・ラインに流れる書き込み電流が低減でき、書
き込み回路の設計の自由度を増大させることができるメ
モリセル、記憶回路ブロック及びデータの書き込み方法
に関する。

【０００２】

【従来の技術】図７に示すように、ＭＲＡＭ（Magnetic
Random Access Memory）などに使用される一般的な磁
性記憶回路ブロック４０のメモリセル・アレー４１は、
書き込みワード・ライン１６とビット・ライン４４がマ
トリックス状に構成されている。その交叉部にはデータ
を記憶する磁気記憶素子を含むメモリセル４２を有す
る。また、ビット・ライン４４の両端にはビット・ライ
ン４４に書き込み電流を流すための書き込み回路３２が
接続されている。このようにビット・ライン４４の両端
に書き込み回路３２を設けるのは、磁気記憶素子に書き
込むデータによって、ビット・ライン４４に流れる書き
込み電流の向きを変えなければならないからである。な
お、図７に明示されているビット・ライン４４、メモリ
セル４２、書き込み回路３２は、書き込み対象となって
いる同一カラムアドレスに属するものであり、従って、
これらのビット・ライン４４にはそれぞれのデータに応
じた書き込み電流が流れる。記憶回路ブロック４０は、
通常、他のカラムアドレスに属するメモリセル４２、ビ
ット・ライン４４なども含むが、書き込み対象でないカ
ラムアドレスのビット・ライン４４には書き込み電流は
流れない。また、回路ブロック４０は、読み出し動作に
使われるビットスイッチなども含むが、図７には示され
ていない。読み出し時には、通常、書き込み回路３２
は、ビット・ライン４４とは電気的に切り離されるよう
に制御される。

【０００３】記憶回路ブロック４０のメモリセル４２の
例として、１ＫビットのＭＲＡＭチップと５１２ビット
のＭＲＡＭチップに使用され、今後も使用が見込まれる
典型的な１Ｔ（Transistor）１ＭＴＪ（Magnetic Tunne
l Junction）タイプのメモリセル４２を図８に示す。Ｍ
ＴＪ素子２８は、少なくとも３層の薄いフィルム（磁化
の向きが固定された強磁性体の層である固定磁性層２
６、トンネル電流を通す絶縁層であるトンネルバリアー
２４、外部からの磁界の向きによって磁化の向きが変化
する強磁性体の層である自由強磁性層２２、ただし自由
強磁性層２２と固定磁性層２６の位置は逆でも良い）か
ら成るデータ不揮発性の記憶素子である。

【０００４】ＭＴＪ素子２８に電気的に接続されたビッ
ト・ライン４４は、読み出し動作及び書き込み動作用の
ラインとして使用される。図中のＭＸ，Ｖ２，Ｍ２，Ｖ
１，Ｍ１，ＣＡで構成される第１の配線構造体１７を介
して、ＭＴＪ素子２８とＭＯＳＦＥＴ１８のドレイン
（Ｄ）の拡散領域ｎとが接続されている。なお、ＭＸ，
Ｍ１及びＭ２は金属線層であり、Ｖ１，Ｖ２及びＣＡは
絶縁層に穴（ビア・ホール）を開け、その穴に導体を埋
め込んだものである。ＭＯＳＦＥＴ１８のゲートは読み
出しワード・ライン２０になっており、読み出し動作時
に、この読み出しワード・ライン２０に電圧が印加され
ることによって、ＭＯＳＦＥＴ１８がオンになる。この
ことによって、ビット・ライン４４からアース３１まで
の電流経路がＭＴＪ素子２８を介して形成される。

【０００５】ＭＴＪ素子２８の抵抗は、固定磁性層２６
の磁化の向きに対する自由強磁性層２２の磁化の向きに
よって決定され、ＭＴＪ素子２８の抵抗に流れる読み出
し電流の値か、その抵抗と電流によって決定される電圧
値によって、ＭＴＪ素子２８に記憶されたデータが読み
出される。例えば、固定磁性層２６の磁化の向きに対す
る自由強磁性層２２の磁化の向きが同じであれば「０」
であり、反対であれば「１」である。

【０００６】書き込み動作では、書き込み電流は書き込
みワード・ライン１６とビット・ライン４４に流れる。
書き込みワード・ライン１６とビット・ライン４４の交
叉部にあるメモリセル４２が選択される。２つの書き込
み電流によって２つの磁界が発生し、合成磁界によって
自由強磁性層２２の磁化の向きが変化される。自由強磁
性層２２の磁化の向きは、ビット・ライン４４に流れる
書き込み電流の向きによって決定される。

【０００７】書き込み動作用の磁界を生成するのに必要
な電流はかなり大きく、記憶回路ブロック４０が使用さ
れるＭＲＡＭなどの大きな問題となっている。従来の記
憶回路ブロック４０は、１０ナノ秒のサイクルタイムと
２．５Ｖの電源電圧で書き込み動作した場合、４０ｍＷ
程度の電力を消費する。言い換えれば、主に書き込みワ
ード・ライン１６とビット・ライン４４のために平均１
６ｍＡの電流が消費されことになる。これに対し読み出
し動作では、上記と同じ記憶回路ブロック４０が同じ条
件でわずか５ｍＷしか必要としない。書き込み電流の実
際の持続期間は２．５ナノ秒である。従って、電流パル
スが書き込みワード・ライン１６及びビット・ライン４
４用であると仮定した場合、実際の書き込み電流は約６
４ｍＡである。

【０００８】上述したように、記憶回路ブロック４０で
はデータをメモリセル４２に書き込むための電流は、自
由強磁性層２２の磁化を切り換えるための磁界を生成す
るためにかなり大きいものである。書き込み動作時の電
力消費が大きいだけでなく、ピーク電流も非常に大きい
ので、回路を誤作動させ得る大きなノイズを発生させ
る。ＭＲＡＭ製品として実際に実装されることになるｎ
ビット長ワードのメモリ内の、複数ビットの書き込み動
作用の電流は、図７で示したような従来と同様の書き込
み回路の構造が採用された場合は、１ビットの書き込み
動作用の電流と比較してｎ倍に増大する。この大きな電
流の生み出す電力消費やノイズのため、ＭＲＡＭのメモ
リ動作そのものが困難になる可能性がある。

【０００９】

【発明が解決しようとする課題】本発明は、書き込み電
流を減少させることが可能であり、且つ書き込み回路の
設計の自由度が高いメモリセル、記憶回路ブロック及び
データの書き込み方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明のメモリセルの要
旨は、第１のビット・ラインと、該第１のビット・ライ
ンに接続され、少なくとも該第１のビット・ラインに流
れる電流によって生成される磁界の向きに応じて磁化の
向きが決定される強磁性体の層を含む記憶素子と、スイ
ッチング素子と、該第１のビット・ラインとで該記憶素
子を挟み、該記憶素子と該スイッチング素子とを接続す
る第１の配線構造体と、前記記憶素子を前記第１のビッ
ト・ラインとで挟める位置に設けた第２のビット・ライ
ンと、を含むことにある。

【００１１】本発明の記憶回路ブロックの要旨は、上記
のメモリセルを複数有し、複数のメモリセルを縦横（２
次元）または一列に配置した記憶回路ブロックであっ
て、隣り合うメモリセル同士を該第１のビット・ライン
及び第２のビット・ラインで接続したことにある。第１
のビット・ライン及び／または第２のビット・ラインに
直接か、またはスイッチを介して書き込み回路を接続す
る。

【００１２】メモリセルが２次元に配列された場合の記
憶回路ブロックは、同一カラムアドレスに属し、異なる
データビット（データ入出力線）に対応するビット・ラ
イン（第１のビット・ラインと第２のビット・ライン）
間／内で、それぞれのデータビットに対して選択された
メモリセルに書き込むデータに応じて、第１のビット・
ライン同士、第２のビット・ライン同士、または第１と
第２のビット・ラインを直列に接続するスイッチと、直
列接続されたビット・ラインに書き込み電流を流す書き
込み回路と、を含む。

【００１３】メモリセルへのデータの書き込み方法の要
旨は、上記のメモリセルにおいて、記憶素子に書き込む
データの値に従って、書き込み電流を流す第１のビット
・ラインまたは第２のビット・ラインを選択するステッ
プと、選択された第１のビット・ラインまたは第２のビ
ット・ラインに書き込み電流を流すステップと、を含む
ことにある。更に、書き込み電流を流す向きを選択する
ステップを含むことも可能である。ただし、使用するビ
ット・ライン（第１のビット・ラインまたは第２のビッ
ト・ライン）とビット・ラインの書き込み電流の向き
は、一方を決めれば、他方は、書き込むべきデータによ
って自動的に決まる。

【００１４】他のデータの書き込み方法の要旨は、上記
のメモリセルにおいて、記憶素子に書き込むデータに従
って、第１のビット・ラインと第２のビット・ラインに
流す書き込み電流の向きを決定するステップと、書き込
み電流の向きを決定するステップで決定された向きに書
き込み電流を流すステップと、を含むことにある。

【００１５】また、記憶回路ブロックのデータの書き込
み方法の要旨は、記憶回路ブロックに上記のメモリセル
が含まれ、メモリセルに書き込むデータに従って第１の
ビット・ライン及び第２のビット・ラインを含んだ電流
経路を形成するステップと、形成された電流経路に書き
込み電流を流すステップと、を含む。更に、書き込み電
流を流す向きを選択するステップを含むことも可能であ
る。ただし、形成する電流経路とビット・ラインの書き
込み電流の向きは、一方を決めれば、他方は、書き込む
べきデータによって自動的に決まる。

【００１６】記憶回路ブロックの他のデータ書き込み方
法の要旨は、同一カラムアドレスに属し、異なるデータ
ビットに対応するビット・ライン（第１のビット・ライ
ンと第２のビット・ライン）間／内で、それぞれのデー
タビットに対して選択されたメモリセルに書き込むデー
タに応じて、第１のビット・ラインどうし、第２のビッ
ト・ラインどうし、または第１と第２のビット・ライン
を直列に接続するステップと、直列接続されたビット・
ラインに書き込み電流を流すステップと、を含む。更
に、書き込み電流を流す向きを選択するステップを含む
ことも可能である。ただし、ビット・ラインの直列接続
の仕方と、ビット・ラインの書き込み電流の向きは、一
方を決めれば他方は自動的に決まる。

【００１７】

【発明の実施の形態】本発明のメモリセル、記憶回路ブ
ロック及びデータの書き込み方法の実施の形態について
図面を用いて例示し、説明する。

【００１８】図１に示すようにメモリセル１２は、第１
のビット・ライン１４と、第１のビット・ライン１４に
接続され、磁界の向きに応じて磁化の向きが決定される
強磁性体の層を有する記憶素子２８と、スイッチング素
子１８と、スイッチング素子１８と記憶素子２８とを電
気的に接続する第１の配線構造体１７を含む。記憶素子
は、第１のビット・ライン１４と第１の配線構造体１７
に挟まれるように配置されている。第１のビット・ライ
ン１４は、図中のＭ３の金属線である。

【００１９】メモリセル１２は、第１のビット・ライン
１４とで記憶素子２８を挟める位置に第２のビット・ラ
イン１５（図中ＭＸ２の金属線）を設けている。第２の
ビット・ライン１５は、記憶素子２８とは非接触であ
る。第１のビット・ライン１４と第２のビット・ライン
１５は、少なくとも記憶素子２８の上下では並行してい
る。第１のビット・ライン１４と第２のビット・ライン
１５とに流れる書き込み電流を互いに逆向きにすること
によって、記憶素子２８の位置での磁界の向きが同じに
なり、合成される。この合成された磁界を記憶素子２８
にデータを書き込むのに使用することができる。また、
２本のビット・ラインの内、１本を選択的に使用するこ
とによって、書き込み電流の向きを自由に決めることも
できる。

【００２０】図２のメモリセル１２の上面図に示すよう
に、第１のビット・ライン１４を構成する金属線層Ｍ３
の金属線と第２のビット・ライン１５を構成する金属線
層ＭＸ２の金属線は、ほぼ同じ線幅である。第１の配線
構造体１７は、図１のＭＸ，Ｖ２，Ｍ２，Ｖ１，Ｍ１，
ＣＡより構成されている。なお、ＭＸ，Ｍ２，Ｍ１は、
金属線層である。また、Ｖ２，Ｖ１，ＣＡは、絶縁層に
穴（ビア・ホール）を開け、その穴に導体を埋め込んだ
ものである。ＣＡは、スイッチング素子１８と接触して
いる。第２のビット・ライン１５とＶ２が接触しないよ
うにＶ２が配置され、例えば金属線層ＭＸはＬ字型にな
っている。以上より、メモリセル１２は複数の層が積層
された多層構造であり、層数を任意に変更することは可
能である。

【００２１】本発明では記憶素子２８として、例えばＭ
ＴＪ素子２８を使用する。ＭＴＪ素子２８は、少なくと
も磁界の向きによって磁化の向きが変化する強磁性体の
層である自由強磁性層２２、トンネル電流を流す絶縁体
の層であるトンネルバリアー２４及び磁化の向きが固定
された強磁性体の層である固定磁性層２６よりなる不揮
発性の記憶素子である。自由強磁性層２２と固定磁性層
２６は、図１の場合とは逆の配置にし、第１のビット・
ライン１４と固定磁性層２６が接続されても良い。

【００２２】本発明ではスイッチング素子１８として、
例えばＭＯＳＦＥＴを使用するが、他のスイッチング素
子でも可能である。ＭＯＳＦＥＴのゲートは読み出しワ
ード・ライン２０になっている。データの読み出し時に
読み出しワード・ライン２０に電圧がかかることによっ
て、スイッチング素子１８がオンになる。第１の配線構
造体１７はＭＯＳＦＥＴのドレイン（Ｄ）の拡散領域に
接続される。

【００２３】スイッチング素子１８とアース３１は第２
の配線構造体１３によって接続される。第２の配線構造
体１３は、スイッチング素子１８のソース（Ｓ）に接続
される。

【００２４】メモリセル１２のデータの読み出し方法
は、一般的なメモリセルと同様に、スイッチング素子１
８をオンにすることによってビット・ライン１４から、
記憶素子２８を通じてアース３１に至る電流経路が形成
される。一般的なメモリセルと同様に、ビット・ライン
１４を、ビット・ライン１４に接続されたビットスイッ
チ（図示していない）を介してセンスアンプなどの読み
出し回路に接続することにより、読み出しが行われる。

【００２５】メモリセル１２へのデータの書き込み方法
は複数ある。どの方法も、書き込みワード・ライン１６
に書き込み電流を流し、それによって発生する磁界を自
由強磁性層２２の磁化の反転の補助とするのは共通であ
る。第１の書き込み方法では、メモリセル１２に書き込
むデータに従って第１のビット・ライン１４と第２のビ
ット・ライン１５の書き込み電流の向きを選択し、その
選択に従って流す。第１のビット・ライン１４と第２の
ビット・ライン１５に流れる書き込み電流を互いに反対
向きにすることによって、ＭＴＪ素子２８の位置では磁
界の向きが同じになり、磁界は強くなる。この磁界と書
き込みワード・ライン１６に書き込み電流が流れて発生
した磁界とが合成され、この合成された磁界によって記
憶素子２８にデータが書き込まれる。

【００２６】第２の書き込み方法では、第１のビット・
ライン１４と第２のビット・ライン１５のどちらかを選
択し、選択したビット・ラインに書き込み電流を流し、
磁界を発生させる。書き込み電流の向きを選択すること
もできる。ただし、使用するビット・ライン（第１のビ
ット・ライン１４または第２のビット・ライン１５）と
ビット・ラインの書き込み電流の向きは、一方を決めれ
ば、他方は、書き込むべきデータによって自動的に決ま
る。この磁界が、書き込みワード・ライン１６に流れた
書き込み電流によって発生した磁界と合成され、記憶素
子２８にデータが書き込まれる。第１のビット・ライン
及び第２のビット・ラインに流れる書き込み電流の向き
が固定されている場合でも、ビット・ラインを選択する
ことによって「０」または「１」のデータを書き分ける
ことができる。

【００２７】更に、第１または第２のビット・ライン１
４，１５の選択と電流の向きの選択を組み合わせて、書
き込み方法の選択肢を増やすこともできる。上下にメモ
リセルを重ねる場合、一方のメモリセル１２にデータを
書き込む際に、他方のメモリセル１２から遠い方のビッ
ト・ラインを選択することによって、他方のメモリセル
１２への漏れ磁界を減らすことが可能である。

【００２８】どの書き込み方法でもビット・ラインに流
れる電流によって生成される磁界によって、ＭＴＪ素子
２８の自由強磁性層２２の磁化の向きが決まる。自由強
磁性層２２と固定磁性層２６の磁化の向きが同じであれ
ば「０」のデータ、異なれば「１」のデータである。

【００２９】上述のメモリセル１２を複数個有し、隣り
合うメモリセル１２同士を第１のビット・ライン１４及
び第２のビット・ライン１５で接続することによって図
３乃至図６のメモリセル・アレー１１ａ，１１ｂ，１１
ｃ，１１ｄを含んだ記憶回路ブロック１０が構成でき
る。なお、図３乃至図６では、同一カラムアドレスに属
するメモリセル１２、ビット・ライン（第１のビット・
ライン１４及び第２のビット・ライン１５）、書き込み
回路３２のみを明示しているが、通常、記憶回路ブロッ
クには、他のカラムアドレスに属するメモリセル１２、
ビット・ライン、書き込み回路３２なども含まれる。

【００３０】カラムアドレスが同じメモリセル１２同士
（図３乃至６では縦方向）は、第１のビット・ライン１
４及び第２のビット・ライン１５で接続される。ワード
・ライン（書き込みワード・ライン１６と読み出しワー
ド・ライン２０）はロウ・アドレスが同じメモリセル１
２同士（図３乃至６では横方向）、隣り合うメモリセル
１２を接続する。以上より、ビット・ライン（第１のビ
ット・ライン１４と第２のビット・ライン１５）とワー
ド・ライン（書き込みワード・ライン１６と読み出しワ
ード・ライン２０）はマトリックス状に構成され、その
交叉部にメモリセル１２が配置されている。

【００３１】図３乃至図６の記憶回路ブロック１０は、
ＭＲＡＭ（Magnetic Random AccessMemory）やＭＲＡＭ
を含んだチップに使用することができる。

【００３２】図３に示す記憶回路ブロック１０は、第１
のビット・ライン１４と第２のビット・ライン１５の端
部同士を接続して１本にすることによって、ビット・ラ
インの電流経路が環状に構成されている。この電流経路
の両端は書き込み電流を流す書き込み回路３２に接続さ
れている。電流経路を環状にすることにより、第１のビ
ット・ライン１４と第２のビット・ライン１５は、互い
に反対向きに書き込み電流が流れる。例えば図１のメモ
リセル１２において、第１のビット・ライン１４を書き
込み電流が左から右に流れたとすると、第２のビット・
ライン１５には同じ書き込み電流が右から左に流れる。

【００３３】第１のビット・ライン１４と第２のビット
・ライン１５とで逆向きに電流が流れるが、図１に示す
ように、ＭＴＪ素子２８を挟んで対向する位置にこの２
本のビット・ラインがあるため、ＭＴＪ素子２８の位置
で発生する磁界の向きは同じになる。２本のビット・ラ
インによって発生する磁界の向きが同じであり、磁界の
強さは合成される。簡単のために、第１のビット・ライ
ン１４と自由強磁性層２２との距離は、第２のビット・
ライン１５と自由強磁性層２２との距離と等しいとする
と、第１のビット・ライン１４及び第２のビット・ライ
ン１５に流す書き込み電流は従来のＭＲＡＭ４０のビッ
ト・ライン４４に流す書き込み電流Ｉの半分で良い。ま
た、第１のビット・ライン１４と第２のビット・ライン
１５が１本につながっているので、それぞれに書き込み
電流を流さなくても、どちらか一方に書き込み電流を流
せば、自動的に他方にも書き込み電流が流れる。

【００３４】図３の記憶回路ブロック１０を用いたデー
タの書き込み方法について説明する。複数本の書き込み
ワード・ライン１６から１本の書き込みワード・ライン
１６を選択し、書き込み電流Ｉ_ＷＬを流すことによっ
て、その書き込みワード・ライン１６に属するメモリセ
ル１２がデータの書き込みに選択される。

【００３５】書き込み回路３２は、ＭＴＪ素子２８に書
き込むデータによって、第１のビット・ライン１４から
第２のビット・ライン１５に書き込み電流を流すか、第
２のビット・ライン１５から第１のビット・ライン１４
に書き込み電流を流すかを選択する。この選択に従っ
て、書き込みワード・ライン１６に書き込み電流Ｉ_ＷＬ
が流れると同時に、ビット・ラインに書き込み電流を流
す。書き込み電流が流れた書き込みワード・ラインとビ
ット・ラインとの交叉部にあるメモリセル１２が選択さ
れ、データが書き込まれる。例えば、第１のビット・ラ
イン１４から第２のビット・ライン１５に書き込み電流
が流れると、自由強磁性層２２の磁化の向きは固定磁気
層２６の磁化の向きと逆向きになり、「１」のデータが
記憶される。また、反対に第２のビット・ライン１５か
ら第１のビット・ライン１４に書き込み電流が流れる
と、自由強磁性層２２の磁化の向きは固定磁気層２６の
磁化の向きと同向きになり、「０」のデータが記憶され
る。

【００３６】書き込み電流はパルス性の電流であり、電
流の時間変化が起こる際にノイズが発生するが、この書
き込み電流が変化する際の電流の時間変化（ｄＩ／ｄ
ｔ）も半分程度に減り、ノイズ・レベルも半分程度に減
少する。

【００３７】従来のＭＲＡＭ４０のビット・ライン４４
の抵抗値をＲ、書き込み電流の値をＩとすると電力消費
はＩ^２Ｒで表される。本発明においても同じように第１
のビット・ライン１４及び第２のビット・ライン１５の
抵抗をそれぞれＲとすると、２本のビット・ラインによ
ってＲは２倍に増加するが、電流Ｉは半分に減少してい
るため、電力消費は半分に減少する。

【００３８】図４に示す記憶回路ブロック１０は、隣り
合う第１のビット・ライン１４同士、第２のビット・ラ
イン１５同士、または第１のビット・ライン１４と第２
のビット・ライン１５とが、スイッチ３４ａ，３４ｂ，
３４ｃによって接続された構成である。ここでスイッチ
３４ａ，３４ｂ，３４ｃを介して接続するビット・ライ
ンは、例えば、同じカラムアドレスに属し、異なるデー
タビットに対応するビット・ラインである。１本の電流
経路を構成するために、一番端にあり、スイッチ３４ｃ
に接続されていない第１のビット・ライン１４と第２の
ビット・ライン１５の一端同士を接続する。また、他端
にある第１のビット・ライン１４と第２のビット・ライ
ン１５のそれぞれの一端は、書き込み回路３２に接続さ
れる。言い換えると、スイッチ３４ａ，３４ｂ，３４ｃ
によって、第１のビット・ライン１４同士、第２のビッ
ト・ライン１５同士、または第１のビット・ライン１４
と第２のビット・ライン１５が接続された電流経路を２
本形成し、その２本の電流経路の一端同士を接続し、他
端を書き込み回路３２に接続し、１本の電流経路を形成
している。なお、スイッチ３４ａ，３４ｂ，３４ｃはＭ
ＯＳＦＥＴなどで構成できる。

【００３９】データの書き込み方法について説明する。
書き込みワード・ライン１６に書き込み電流を流すこと
によって、その書き込みワード・ライン１６に属するメ
モリセル１２が、データ書き込みに選択される。書き込
むデータに従って、各スイッチ３４ａ，３４ｂ，３４ｃ
が接続される第１のビット・ライン１４または第２のビ
ット・ラインが選択され、電流経路が形成される。ま
た、第１のビット・ライン１４と第２のビット・ライン
１５に流す書き込み電流の向きが決定される。書き込み
電流の向きは、メモリセル１２に書き込むデータの値に
よって決定される。例えば、図４において、第１のビッ
ト・ライン１４の上方から下方に書き込み電流が流れる
と「１」のデータが書き込まれ、反対ならば「０」のデ
ータが書き込まれる。当然、第２のビット・ライン１５
に流れる書き込み電流は、第１のビット・ライン１４に
流れる書き込み電流とは反対向きである。

【００４０】図７に示した従来の記憶回路ブロック４０
では、１ビットのデータを書き込むのにビット・ライン
４４に流す書き込み電流がＩである場合、ｎビットのデ
ータを同時に書き込むと、合計でｎ×Ｉの書き込み電流
が必要になる。図４の記憶回路ブロック１０は、２本の
ビット・ラインが環状になっており、簡単のために、第
１のビット・ラインと自由強磁性層２２との距離は第２
のビット・ラインと自由強磁性層２２との距離と等しい
とすると、ｎビットのデータを同時に書き込んだとして
も合計の書き込み電流はＩ／２である。従って、書き込
み電流は、基本的にｎ×ＩからＩ／２に減少し、消費電
力も１／２に削減される。また、書き込み電流が１／
（２ｎ）になったことによって、図３の記憶回路ブロッ
ク１０と同様に、ノイズもほぼ１／（２ｎ）に低減す
る。また、書き込み回路の個数も１／（２ｎ）に減り、
チップ面積が小さくなる。

【００４１】また、図４では２本の電流経路の一端同士
を接続したが、反対にそれらを接続せず、２本の電流経
路の両端にそれぞれ書き込み回路３２を接続することも
できる。選択されたメモリセル１２に書き込むデータに
応じて書き込み電流が流れる向きを選択する。詳しく述
べると、２本の電流経路に互いに逆向きの書き込み電流
を流すように２つの書き込み回路３２を制御する。この
場合は、それぞれの書き込み電流の大きさを独立に制御
できる。あるいは、選択されたメモリセル１２に書き込
むデータに応じて、２本の電流経路の内の１本と書き込
み電流の向きを選択して書き込み電流を流すように２つ
の書き込み回路３２を制御しても良い。

【００４２】図５に示す記憶回路ブロック１０は、第１
のビット・ライン１４と第２のビット・ライン１５がそ
れぞれ一端で接続されて１本のビット・ラインが構成さ
れる。更に隣り合うこの１本のビット・ライン同士をス
イッチ３６ｂ、３６ｃ、３６ｄ，によって直列に接続し
た構成にすることによって、１本の電流経路が形成され
ている。これらスイッチで接続されるビット・ライン
は、例えば、同じカラムアドレスに属し、異なるデータ
ビットに対応するビット・ラインである。この１本の電
流経路の両端は、他のスイッチ３６ａ，３６ｅを介して
書き込み回路３２に接続される。スイッチ３６ａ，３６
ｅは、書き込み回路３２に含めても良い。スイッチ３６
ａ，３６ｂ、３６ｃ、３６ｄ，３６ｅは、ＭＯＳＦＥＴ
で構成できる。

【００４３】データの書き込み方法について説明する。
図３や図４の記憶回路ブロック１０と同様に、書き込み
ワード・ライン１６に書き込み電流を流すことによっ
て、その書き込みワード・ライン１６に属するメモリセ
ル１２がデータの書き込みに選択される。メモリセル１
２に書き込むデータに従って、各スイッチ３６ａ，３６
ｂ、３６ｃ、３６ｄ，３６ｅの選択が行われ、１本の電
流経路が形成される。また、書き込み電流が流れる向き
も決定される。書き込み回路３２を始点と終点にした環
状の電流経路が形成されたため、この電流経路に書き込
み電流を流すことによってメモリセル１２にデータが書
き込まれる。例えば、図５において、第１のビット・ラ
イン１４から第２のビット・ライン１５に書き込み電流
が流れた場合、メモリセル１２に「１」のデータが書き
込まれる。一方、第２のビット・ライン１５から第１の
ビット・ライン１４に書き込み電流が流れた場合、メモ
リセル１２に「０」のデータが書き込まれる。

【００４４】図５の記憶回路ブロック１０も、図４に示
した記憶回路ブロック１０と同様に、合計の書き込み電
流はＩ／２である。従って、従来の記憶回路ブロック４
０と比較して、消費電力が削減される。また、書き込み
電流の低減により、図４の記憶回路ブロック１０と同様
にノイズの低減に大いに貢献する。書き込み回路３２の
個数も少なくなり、チップ面積が小さくなる。

【００４５】図６に示す記憶回路ブロック１０は、隣り
合う第１のビット・ライン１４同士、第２のビット・ラ
イン１５同士、または第１のビット・ライン１４と第２
のビット・ライン１５とが、第１のスイッチ３８ｂ，３
８ｃ，３８ｄによって直列接続され１本の電流経路が形
成された構成になっている。第１のスイッチで接続され
るビット・ラインは、例えば、同じカラムアドレスに属
し、異なるデータビットに対応するビット・ラインであ
る。その電流経路の一端は、第２のスイッチ３８ａが接
続され、第２のスイッチ３８ａは書き込み回路３２に接
続されている。また、他端は第３のスイッチ３８ｅが接
続され、第３のスイッチ３８ｅは書き込み回路３２に対
応した動作をする回路に接続されている。書き込み回路
３２に対応した動作をする回路は、例えばアース３３で
ある。スイッチ３８ａ，３８ｂ，３８ｃ，３８ｄ，３８
ｅはＭＯＳＦＥＴで構成できる。また、スイッチ３８
ａ，３８ｅは、それぞれ書き込み回路３２とそれに対応
した動作をする回路に含めても良い。

【００４６】データの書き込み方法について説明する。
書き込みワード・ライン１６に書き込み電流が流れるこ
とによって、その書き込みワード・ライン１６に属する
メモリセル１２が、データの書き込みを行うメモリセル
１２として選択される。スイッチ３８ａ，３８ｂ，３８
ｃ，３８ｄ，３８ｅは、メモリセル１２に書き込むデー
タによって第１のビット・ライン１４に接続するか第２
のビット・ライン１５に接続するかを選択し、電流経路
を形成する。スイッチ３８ａ，３８ｂ，３８ｃ，３８
ｄ，３８ｅによって接続されたビット・ラインには書き
込み電流が流れる。例えば、第１のビット・ライン１４
に書き込み電流が流れる場合、図中の上方から下方へ書
き込み電流が流れれば、「１」のデータが書き込まれ、
下方から上方に書き込み電流が流れれば、「０」のデー
タが書き込まれる。また、第２のビット・ライン１５に
書き込み電流が流れる場合、図中の上方から下方へ書き
込み電流が流れれば、「０」のデータが書き込まれ、下
方から上方に書き込み電流が流れれば、「１」のデータ
が書き込まれる。形成された電流経路に流す書き込み電
流の向きを選択することもできる。ただし、使用するビ
ット・ライン（第１のビット・ライン１４または第２の
ビット・ライン１５）とビット・ラインの書き込み電流
の向きは、一方を決めれば、他方は、書き込むべきデー
タによって自動的に決まる。

【００４７】上記のように従来の記憶回路ブロック４０
では、ｎビット長のデータの書き込みにおいて、書き込
み電流はｎ×Ｉであったが、図６の記憶回路ブロック１
０であれば、書き込み電流はＩである。従って、書き込
み電流がｎ分の１に減少され、ノイズ・レベルもほぼｎ
分の１に減少する。書き込み回路３２の個数も減り、チ
ップ面積が小さくなる。

【００４８】図３乃至６のメモリセル・アレー１１ａ，
１１ｂ，１１ｃ，１１ｄ中のメモリセル１２からデータ
を読み出す方法は、一般的なメモリセル・アレーと同
様、読み出し対象のメモリセル１２が接続されている読
み出しワード・ライン２０をオンにし、記憶素子２８に
電気的に接続されたビット・ライン１４を、選択された
ビットスイッチ（図示していない）を介して、センスア
ンプなどの読み出し回路に接続する。ビット・ライン同
士を接続するスイッチ３４ａなどは開放状態にする。書
き込み回路３２も一般的なメモリセル・アレーと同様
に、図５などに示されたスイッチ３６ａか書き込み回路
３２自体の内部制御によって、ビット・ライン１４，１
５から電気的に切り離す。

【００４９】メモリセル１２の構造は、第１のビット・
ライン１４と第２のビット・ライン１５がＭＴＪ素子２
８を挟む構造であれば、図１の構造に限定されない。例
えば、ＭＸ２層の金属線を第１のビット・ライン１４に
し、Ｍ３層の金属線を第２のビット・ライン１５にし、
ＭＸ層の金属線とＭＸ２層の金属線を接続するようにＭ
ＴＪ素子２８を配置する。別の例としては、第２のビッ
ト・ライン１５に流れる電流によって生成される磁界
が、第１のビット・ライン１４に流れる電流によって生
成される磁界ほど強くなくてよい場合には、書き込みワ
ード・ライン１６は、第２のビット・ライン１５の上方
にあってもよい。さらに別の例としては、ＭＴＪ素子２
８の自由強磁性層２２と固定磁気層２６が逆の位置であ
ってもよい。

【００５０】以上のように、本発明のメモリセル１２及
びこのメモリセル１２を使用した記憶回路ブロック１０
は、書き込み電流用に、第１のビット・ライン１４と並
行するように、第２のビット・ライン１５を設けた。第
２のビット・ライン１５に流れる書き込み電流が、第１
のビット・ライン１４に流れる書き込み電流とは逆の向
きに同時に流れるようにすることができる。その場合、
第２のビット・ライン１５に流れる書き込み電流によっ
て生成された磁界は、第１のビット・ライン１４に流れ
る電流によって生成された磁界と同じ向きにある。従っ
て、第１のビット・ライン１４と第２のビット・ライン
１５とに流れる書き込み電流によって生成された磁界は
合成され、大きな磁界になる。第１のビット・ライン１
４と第２のビット・ライン１５とに逆向きの電流を流す
ことによって、書き込み電流を減少することができる。

【００５１】また、メモリセル１２にデータを書き込む
際、（１）第１のビット・ライン１４と第２のビット・
ライン１５とに互いに反対向きの書き込み電流を流す方
法、（２）書き込み電流を流すビット・ラインを選択す
る方法、（３）書き込み電流を流すビット・ラインを選
択し、且つ書き込み電流を流す向きを選択する方法があ
り、書き込み回路３２の設計の自由度が高い。また、上
下にメモリセル１２を重ねる場合、書き込み電流を流す
ビット・ラインの選択によって、互いのメモリセル１２
への漏れ磁界を減らすことができる。

【００５２】第１のビット・ライン１４と第２のビット
・ライン１５のペアをスイッチによって接続することに
よって、書き込み回路３２の設計や配置の自由度が増
す。また複数ビット長のデータを有する記憶回路ブロッ
ク内の書き込み電流を減少させ、書き込み回路の個数を
少なくするのに使用することもできる。書き込み電流の
低減によって、書き込み回路及び電源回路の小型化が可
能になり、記憶回路ブロックの小型化、外部電源の小型
化、省電力化に寄与する。

【００５３】また、上記に示したメモリセル１２の概念
は、ＧＭＲ（giant magnetoresistive）膜を記憶素子と
して使用したメモリセルなどに適用することができる。

【００５４】以上、本発明のメモリセル、記憶回路ブロ
ック及びデータの書き込み方法について説明したが、本
発明はこれらに限定されるものではない。例えば、図３
の記憶回路ブロック１０のメモリセル・アレー１１ａは
第１のビット・ライン１４と第２のビット・ライン１５
を１本に接続したが、接続せずに、第１のビット・ライ
ン１４と第２のビット・ライン１５の両端に従来の記憶
回路ブロック４０のように書き込み回路３２を設けるこ
とも可能である。各ビット・ラインには、Ｉ／２の書き
込み電流が、互いに反対向きに流れるように制御する。
または、各ビット・ラインに流れる電流をビット・ライ
ンと記憶素子との距離に応じて、独立に制御しても良
い。

【００５５】メモリセル１２は、図３などの２次元のア
レイ構造を有するメモリセル・アレー１１ａに使用する
だけでなく、メモリセル１２を１次元に配列し、ロジッ
クＬＳＩの１次元配列の記憶回路ブロック、例えば８ビ
ットのレジスタなどにも使用することができる。

【００５６】その他、本発明はその趣旨を逸脱しない範
囲で当業者の知識に基づき種々なる改良，修正，変形を
加えた態様で実施できるものである。

【００５７】

【発明の効果】本発明によって、メモリセルへのデータ
の書き込み電流の低減が可能になり、書き込み回路の設
計の自由度が大きくなった。また、書き込み電流の低減
によって、ノイズ・レベルの低下もできる。書き込み回
路の減少、小型化、電源回路の小型化にもなる。

【図面の簡単な説明】

【図１】本発明のメモリセルの側面図である。

【図２】メモリセルの上面図である。

【図３】本発明の記憶回路ブロックの書き込みに関わる
回路構成を示す図である。

【図４】ｎビット長のデータを同時に書き込む場合の記
憶回路ブロックの書き込みに関わる回路構成を示した図
である。

【図５】ｎビット長のデータを同時に書き込む場合の他
の記憶回路ブロックの書き込みに関わる回路構成を示し
た図である。

【図６】ｎビット長のデータを同時に書き込む場合の他
の記憶回路ブロックの書き込みに関わる回路構成を示し
た図である。

【図７】従来の記憶回路ブロックの書き込みに関わる回
路構成を示す図である。

【図８】従来技術のメモリセルの側面図である。

【符号の説明】

１０，４０：記憶回路ブロック １１ａ，１１ｂ，１１ｃ，１１ｄ，４１：メモリセル・
アレー １２，４２：メモリセル １３：第２の配線構造体 １４：第１のビット・ライン １５：第２のビット・ライン １６：書き込みワード・ライン １７：第１の配線構造体 １８：スイッチング素子（ＭＯＳＦＥＴ） ２０：読み出しワード・ライン（ゲート） ２２：自由強磁性層 ２４：トンネルバリアー ２６：固定磁性層 ２８：記憶素子（ＭＴＪ素子） ３０：絶縁領域 ３１，３３：アース ３２：書き込み回路 ３４ａ，３４ｂ，３４ｃ，３６ａ，３６ｂ，３６ｃ，３
６ｄ，３６ｅ：スイッチ ３８ｂ，３８ｃ，３８ｄ：第１のスイッチ ３８ａ：第２のスイッチ ３８ｅ：第３のスイッチ ４４：ビット・ライン

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 砂永 登志男 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 (72)発明者 北村 恒二 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5F083 FZ10 GA05 LA12

Claims (27)

【特許請求の範囲】
1. 【請求項１】 第１のビット・ラインと、該第１のビッ
   ト・ラインに接続され、少なくとも該第１のビット・ラ
   インに流れる電流によって生成される磁界の向きに応じ
   て磁化の向きが決定される強磁性体の層を含む記憶素子
   と、スイッチング素子と、該第１のビット・ラインとで
   該記憶素子を挟み、該記憶素子と該スイッチング素子と
   を接続する第１の配線構造体と、前記記憶素子を前記第
   １のビット・ラインとで挟める位置に設けた第２のビッ
   ト・ラインと、を含むメモリセル。
2. 【請求項２】 前記第２のビット・ラインと前記記憶素
   子が非接触である請求項１に記載のメモリセル。
3. 【請求項３】 前記第１のビット・ラインと前記第２の
   ビット・ラインとが、少なくとも前記記憶素子付近で並
   行する請求項１または２に記載のメモリセル。
4. 【請求項４】 前記記憶素子がＭＴＪ（Magnetic Tunne
   l Junction）素子である請求項１乃至３に記載のメモリ
   セル。
5. 【請求項５】 前記スイッチング素子がＭＯＳＦＥＴで
   ある請求項１乃至４に記載のメモリセル。
6. 【請求項６】 請求項１乃至５に記載のメモリセルを複
   数個含む記憶回路ブロックであって、隣り合う前記メモ
   リセルの前記第１のビット・ライン同士及び前記第２の
   ビット・ライン同士を接続した記憶回路ブロック。
7. 【請求項７】 前記第１のビット・ラインの一端と前記
   第２のビット・ラインの一端とを接続した請求項６に記
   載の記憶回路ブロック。
8. 【請求項８】 前記第１のビット・ラインの他端と前記
   第２のビット・ラインの他端とに接続された書き込み回
   路を含む請求項７に記載の記憶回路ブロック。
9. 【請求項９】 同一カラムアドレスに属する前記第１の
   ビット・ラインの他端同士、前記第２のビット・ライン
   の他端同士、または前記第１のビット・ラインの他端と
   前記第２のビット・ラインの他端を接続するスイッチ
   と、前記スイッチによって同一カラムアドレスに属する
   該第１のビット・ラインの他端同士、該第２のビット・
   ライン他端同士、または該第１のビット・ラインの他端
   と該第２のビット・ラインの他端とが直列接続されて形
   成された電流経路と、前記電流経路の両端に接続された
   書き込み回路と、を含む請求項７に記載の記憶回路ブロ
   ック。
10. 【請求項１０】 前記スイッチがＭＯＳＦＥＴである請
    求項９に記載の記憶回路ブロック。
11. 【請求項１１】 同一カラムアドレスに属する前記第１
    のビット・ライン同士、前記第２のビット・ライン同
    士、または前記第１のビット・ラインと前記第２のビッ
    ト・ラインを直列接続するスイッチと、前記スイッチに
    よって、同一カラムアドレスに属する前記第１のビット
    ・ライン同士、前記第２のビット・ライン同士、または
    前記第１のビット・ラインと前記第２のビット・ライン
    とが直列接続されて形成された２本の電流経路と、を含
    む請求項６に記載の記憶回路ブロック。
12. 【請求項１２】 前記２本の電流経路の一端同士を接続
    し、該２本の電流経路の他端に接続された書き込み回路
    を含む請求項１１に記載の記憶回路ブロック。
13. 【請求項１３】 前記スイッチがＭＯＳＦＥＴである請
    求項１１または１２に記載の記憶回路ブロック。
14. 【請求項１４】 同一カラムアドレスに属する前記第１
    のビット・ライン同士、前記第２のビット・ライン同
    士、または前記第１のビット・ラインと前記第２のビッ
    ト・ラインを直列接続する第１のスイッチと、前記第１
    のスイッチによって、同一カラムアドレスに属する前記
    第１のビット・ライン同士、前記第２のビット・ライン
    同士、または前記第１のビット・ラインと前記第２のビ
    ット・ラインとが直列接続されて形成された１本の電流
    経路と、前記電流経路に書き込み電流を流すための書き
    込み回路と、前記書き込み回路と対応して動作する回路
    と、前記１本の電流経路の一端と前記書き込み回路とを
    接続する第２のスイッチと、前記１本の電流経路の他端
    と前記書き込み回路と対応して動作する回路とを接続す
    る第３のスイッチと、を含む請求項６に記載の記憶回路
    ブロック。
15. 【請求項１５】 前記書き込み回路と対応して動作する
    回路がアースである請求項１４に記載の記憶回路ブロッ
    ク。
16. 【請求項１６】 前記第１のスイッチ、第２のスイッチ
    及び第３のスイッチがＭＯＳＦＥＴである請求項１４ま
    たは１５に記載の記憶回路ブロック。
17. 【請求項１７】 請求項１乃至５に記載のメモリセルに
    おけるデータの書き込み方法であって、前記記憶素子に
    書き込むデータの値に従って、書き込み電流を流す第１
    のビット・ラインまたは第２のビット・ラインを選択す
    るステップと、選択された第１のビット・ラインまたは
    第２のビット・ラインに書き込み電流を流すステップ
    と、を含むデータの書き込み方法。
18. 【請求項１８】 前記書き込み電流を流す向きを決定す
    るステップを含む請求項１７に記載のデータ書き込み方
    法。
19. 【請求項１９】 請求項１乃至５に記載のメモリセルに
    おけるデータの書き込み方法であって、前記記憶素子に
    書き込むデータに従って、前記第１のビット・ラインと
    前記第２のビット・ラインに流す書き込み電流の向きを
    決定するステップと、前記書き込み電流の向きを決定す
    るステップで決定された向きに書き込み電流を流すステ
    ップと、を含むデータの書き込み方法。
20. 【請求項２０】 前記第１のビット・ラインと前記第２
    のビット・ラインに流れる書き込み電流の向きが互いに
    逆向きである請求項１９に記載のデータの書き込み方
    法。
21. 【請求項２１】 請求項１乃至５に記載のメモリセルを
    複数有し、隣り合うメモリセルの前記第１のビット・ラ
    イン同士及び第２のビット・ライン同士を接続し、接続
    された該第１のビット・ラインの一端と該第２のビット
    ・ラインの一端とを接続した記憶回路ブロックにおける
    データの書き込み方法であって、データを書き込む前記
    メモリセルを選択するステップと、選択された前記メモ
    リセルの前記記憶素子に書き込むデータの値に従って、
    前記第１のビット・ライン及び第２のビット・ラインに
    流す書き込み電流の向きを決定するステップと、前記書
    き込み電流の向きを決定するステップによって決定され
    た向きに、前記書き込み電流を流すステップと、を含む
    データの書き込み方法。
22. 【請求項２２】 前記記憶回路ブロックが更に、同一カ
    ラムアドレスに属する前記第１のビット・ラインの他端
    同士、前記第２のビット・ラインの他端同士、または前
    記第１のビット・ラインの他端と前記第２のビット・ラ
    インの他端を直列接続し、電流経路を形成するためのス
    イッチと、該電流経路に書き込み電流を流す書き込み回
    路と、該電流経路と該書き込み回路とを接続する他のス
    イッチと、を含む場合、前記書き込み電流の向きを決定
    するステップが、該スイッチが接続する該第１のビット
    ・ラインまたは第２のビット・ラインを選択することで
    ある請求項２１に記載のデータの書き込み方法。
23. 【請求項２３】 前記電流経路と前記書き込み回路とを
    前記他のスイッチによって接続するステップを含む請求
    項２２に記載のデータの書き込み方法。
24. 【請求項２４】 複数の請求項１乃至５に記載のメモリ
    セルと、隣り合うメモリセル同士を該第１のビット・ラ
    イン及び第２のビット・ラインで接続し、接続された該
    第１のビット・ライン同士、該第２のビット・ライン同
    士、または該第１のビット・ラインと該第２のビット・
    ラインを直列接続して２本の電流経路を形成するスイッ
    チと、前記２本の電流経路の一端同士を接続し、他端に
    接続した書き込み回路と、を含む記憶回路ブロックのデ
    ータの書き込み方法であって、データの書き込みを行う
    メモリセルを選択するステップと、選択されたメモリセ
    ルの前記記憶素子に書き込むデータの値に従って、前記
    スイッチによって前記２本の電流経路を形成するステッ
    プと、前記２本の電流経路に流す書き込み電流の向きを
    決定するステップと、前記書き込み電流の向きを決定す
    るステップによって決定した向きに、前記書き込み電流
    を流すステップと、を含むデータの書き込み方法。
25. 【請求項２５】 複数の請求項１乃至５に記載のメモリ
    セルと、隣り合うメモリセル同士が該第１のビット・ラ
    イン及び第２のビット・ラインで接続され、接続された
    該第１のビット・ライン同士、該第２のビット・ライン
    同士、または該第１のビット・ラインと該第２のビット
    ・ラインを直列接続して２本の電流経路を形成するスイ
    ッチと、該２本の電流経路の両端のそれぞれに接続した
    書き込み回路と、を含む記憶回路ブロックのデータの書
    き込み方法であって、データの書き込みを行う前記メモ
    リセルを選択するステップと、選択された前記メモリセ
    ルの前記記憶素子に書き込むデータの値に従って、前記
    スイッチによって前記２本の電流経路を形成するステッ
    プと、前記２本の電流経路に流す書き込み電流の向きを
    決定するステップと、前記書き込み電流の向きを決定す
    るステップによって決定した向きに、前記書き込み電流
    を流すステップと、を含むデータの書き込み方法。
26. 【請求項２６】 複数の請求項１乃至５に記載のメモリ
    セルと、隣り合うメモリセル同士が該第１のビット・ラ
    イン及び第２のビット・ラインで接続され、接続された
    該第１のビット・ライン同士、該第２のビット・ライン
    同士、または該第１のビット・ラインと該第２のビット
    ・ラインを直列接続して電流経路を形成するスイッチ
    と、を含む記憶回路ブロックにおけるデータの書き込み
    方法であって、データの書き込みを行うメモリセルを選
    択するステップと、選択されたメモリセルの前記記憶素
    子に書き込むデータの値に従って、前記スイッチによっ
    て前記電流経路を形成するステップと、形成された前記
    電流経路に書き込み電流を流すステップと、を含むデー
    タの書き込み方法。
27. 【請求項２７】 前記書き込み電流を流す向きを決定す
    るステップを含む請求項２６に記載のデータの書き込み
    方法。