JP2003015957A - Cache memory control system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a cache memory control system such that the continuous or alternative execution of a plurality of programs that cache arbitrary blocks does not leave only low substitution precedence blocks in the cache memory that result in a deadlock at worst. SOLUTION: A precedence register 14 holds a precedence for every corresponding block in the cache memory 20, if data not existing in the cache memory 20 is accessed by an instruction, or equivalently, if a cache miss hit occurs, and, if a substitution block determination device 15 determines that the every register in the precedence register 14 indicates 1, a corresponding PID register 18 substitutes the data read out from a main memory 21 for the block different from the process number of the instruction in execution.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、キャッシュメモリ
制御システムに関し、特に任意ブロックをキャッシング
する複数のプログラム(プロセス)を、連続あるいは交互
に実行した場合に、置換対象となるブロックが不足し、
最悪の場合にデッドロックに陥ることがないようにした
キャッシュメモリ制御システムに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a cache memory control system, and in particular, when a plurality of programs (processes) for caching arbitrary blocks are executed continuously or alternately, there are insufficient blocks to be replaced,
The present invention relates to a cache memory control system that prevents a deadlock in the worst case.

【０００２】[0002]

【従来の技術】特開平7-182235号公報には、任意のブロ
ックをキャッシングすることが可能な技術が開示されて
いる。図２は従来例（特開平7-182235号公報）のブロッ
ク図である。図２に示すように、従来のキャッシュシス
テムは、複数ブロックで構成されるキャッシュメモリ１
０１と、内部バス１０２と主記憶に接続してキャッシュ
メモリ１０１への入出力を制御するキャッシュ制御装置
１０３と、キャッシュメモリ１０１の各ブロックに対応
する複数レベルで構成され、キャッシュメモリ１０１の
対応するブロックに保持されているデータの置換優先順
位を含んでいる第１の保持装置（順位レジスタ）１０４
と、インストラクションにより値を設定する機構を有
し、第１の保持装置１０４の保持内容を変更する場合の
変更値を含んでいる第２の保持装置（指定順位保持装
置）１０５と、第１の保持装置１０４に接続して、該第
１の保持装置１０４に保持されている置換優先順位を用
いてキャッシュメモリ１０１の置換ブロックを判定する
置換ブロック判定装置１０８を備えてなる。2. Description of the Related Art Japanese Patent Laid-Open No. 7-18235 discloses a technique capable of caching arbitrary blocks. FIG. 2 is a block diagram of a conventional example (Japanese Patent Laid-Open No. 7-182235). As shown in FIG. 2, the conventional cache system has a cache memory 1 composed of a plurality of blocks.
01, a cache controller 103 for controlling input / output to / from the cache memory 101 by connecting to the internal bus 102 and the main memory, and a plurality of levels corresponding to each block of the cache memory 101. A first holding device (rank register) 104 containing the replacement priority of the data held in the block
A second holding device (designated order holding device) 105 having a mechanism for setting a value by an instruction and including a changed value when changing the held content of the first holding device 104; A replacement block determination device 108 that is connected to the holding device 104 and determines a replacement block of the cache memory 101 using the replacement priority order held in the first holding device 104 is provided.

【０００３】図中、１０６は命令レジスタ、１０７は命
令デコーダで或る命令レジスタ１０６は、プロセッサの
命令を保持するレジスタであり、プログラムされた命令
を順次取り込みそれを保持する。命令デコーダ１０７
は、命令レジスタ１０６に保持された命令を解釈し、プ
ロセッサ内の各ユニットに動作の詳細を指示する。本例
では解釈した命令が優先順位に指定する命令を含んでい
た場合、信号線ａによりその順位を指定順位保持装置
（第２の保持装置）１０５に転送する。指定順位保持装
置１０５は信号線ａから送られてきた順位を示す値を保
持する。なお、このとき保持された順位は、次に優先順
位を指定する命令が実行されるまで保持され続ける。In the figure, reference numeral 106 is an instruction register, 107 is an instruction decoder, and the instruction register 106 is a register for holding instructions of a processor, which sequentially fetches programmed instructions and holds them. Instruction decoder 107
Interprets the instruction held in the instruction register 106 and instructs each unit in the processor of the operation details. In this example, when the interpreted instruction includes an instruction to be designated as a priority order, the order is transferred to the designated order holding device (second holding device) 105 through the signal line a. The designated rank holding device 105 holds the value indicating the rank sent from the signal line a. The rank held at this time is kept held until the next instruction for designating the priority rank is executed.

【０００４】キャッシュ制御装置１０３は、プロセッサ
の読み出し指示に従い、信号線ｅを用いてキャッシュメ
モリ１０１に所望のデータが存在するかどうかを問い合
わせ、存在する場合にはキャッシュメモリ１０１からの
読み出し及び順位レジスタ１０４の更新の指示を実行
し、存在しない場合には主記憶１０９からの読み出し及
びキャッシュメモリ１０１のブロック置換を実行する。
本例では、プログラムされた命令により、ある任意の優
先順位が常に指定順位保持装置１０５に保持されてい
る。従って、順位レジスタ１０４の更新は、単に信号線
ｂが示すブロックに対して指定順位保持装置１０５の内
容を書き込むことで実現する。The cache control unit 103 inquires whether the desired data exists in the cache memory 101 by using the signal line e in accordance with the read instruction from the processor, and if there is, reads from the cache memory 101 and the order register. The update instruction of 104 is executed, and if it does not exist, the reading from the main memory 109 and the block replacement of the cache memory 101 are executed.
In this example, a given order of priority is always held in the designated order holding device 105 by a programmed instruction. Therefore, the update of the rank register 104 is realized by simply writing the contents of the designated rank holding device 105 to the block indicated by the signal line b.

【０００５】例を挙げて説明する。ただし、簡単のた
め、順位レジスタ１０４に保持する値は、優先順位を最
大とする場合は１、優先順位を最小とする場合は０、と
する。また、初期状態で順位レジスタ１０４の（Ｃ０，
Ｃ１，Ｃ２，Ｃ３）には（０，０，０，０）が入ってい
るものとする。或る命令Ｂ，Ｃ，Ｄを強制的にキャッシ
ュメモリに入れて、一定の十分に高速な環境で動作させ
た場合、本例では、命令Ｂの直前に優先順位を１にする
命令Ａを入れ、命令Ｄの直後に優先順位を０にする命令
Ｅを入れる。An example will be described. However, for simplification, the value held in the priority register 104 is set to 1 when the priority is maximized and 0 when the priority is minimized. Further, in the initial state, (C0,
It is assumed that (1, C2, C3) contains (0, 0, 0, 0). When a certain instruction B, C, D is forcibly put in the cache memory and is operated in a constant and sufficiently high-speed environment, in this example, the instruction A whose priority is 1 is inserted immediately before the instruction B. Immediately after the instruction D, the instruction E for setting the priority to 0 is inserted.

【０００６】このときのプロセッサの動作は次のように
なる。まず命令Ａを受け取った命令デコーダ１０７は、
信号線ａを介して指定順位保持装置１０５に１を書き込
む。続けて実行される命令Ｂがメモリをアクセスし、仮
にそのデータがキャッシュメモリ１０１のＢ０に存在す
ると仮定すると、キャッシュ制御装置１０３は信号線ｂ
を介して順位レジスタ１０４のＣ０を選択する信号を発
生する。指定順位保持装置１０５には先に命令Ａで設定
した１が入っているので、順位レジスタ１０４のＣ０は
１になる。よって、順位レジスタ１０４は（１，０，
０，０）となる。Ｂ１，Ｂ２，Ｂ３に存在した場合も同
様で、Ｃ１，Ｃ２，Ｃ３のいずれかが１となる。The operation of the processor at this time is as follows. First, the instruction decoder 107, which has received the instruction A,
1 is written to the designated order holding device 105 via the signal line a. Assuming that the instruction B to be executed subsequently accesses the memory and the data is present in B0 of the cache memory 101, the cache control device 103 uses the signal line b.
A signal for selecting C0 of the rank register 104 is generated via. Since the designated rank holding device 105 contains 1 previously set by the instruction A, C0 of the rank register 104 becomes 1. Therefore, the rank register 104 is (1, 0,
0,0). The same is true when they exist in B1, B2, and B3, and one of C1, C2, and C3 becomes 1.

【０００７】命令Ｂがキャッシュメモリ１０１に存在し
ないデータをアクセスした場合、即ちキャッシュミスヒ
ットを起こした場合は、キャッシュ制御装置１０３は主
記憶１０９からデータを読み出し、キャッシュメモリ１
０１の、対応する順位レジスタ１０４が０であるブロッ
クを読み出したデータで置換する。同時に置換されたブ
ロックに対応する順位レジスタ１０４には１が入れら
れ、結局命令Ｂの入っているブロックの優先順位は１と
なる。以下、命令Ｃ，Ｄも同様にして順位レジスタ１０
４の０の部分に入れられ、それぞれその値を１に設定し
ていく。よって、命令Ｄが終了した時点では、順位レジ
スタ１０４の４つのレジスタのうち３つが１になる。次
の命令Ｅで指定順位保持装置１０５は０に戻されるた
め、以降の命令は全て残った０のブロックを置換し、そ
のブロックに０を書き込むという動作を繰り返す。即
ち、命令Ｂ，Ｃ，Ｄは常にキャッシュメモリ上に保持さ
れることになる。When the instruction B accesses data that does not exist in the cache memory 101, that is, when a cache mishit occurs, the cache control device 103 reads the data from the main memory 109, and the cache memory 1
The block of 01, in which the corresponding rank register 104 is 0, is replaced with the read data. At the same time, 1 is placed in the order register 104 corresponding to the blocks replaced at the same time, and the priority order of the block containing the instruction B becomes 1. Hereinafter, the instructions C and D are similarly processed in the order register 10
It is put in the 0 part of 4, and its value is set to 1 respectively. Therefore, when the instruction D is completed, three of the four registers of the rank register 104 become 1. The designated order holding device 105 is returned to 0 by the next instruction E, so that the subsequent instructions repeat the operation of replacing the remaining block of 0 and writing 0 to the block. That is, the instructions B, C and D are always held in the cache memory.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、この従
来技術は、次のような問題点があった。問題点は、任意
ブロックをキャッシングする複数のプログラム(プロセ
ス)を、連続あるいは交互に実行した場合、置換順位が
低いブロックばかりとなり、置換対象となるブロックが
不足し、最悪の場合デッドロックに陥ることである。そ
の理由は、置換対象ブロックが不足した場合の対策が盛
り込まれていないためである。However, this conventional technique has the following problems. The problem is that when multiple programs (processes) that cache arbitrary blocks are executed consecutively or alternately, only the blocks with a low replacement order are available, the blocks to be replaced are insufficient, and in the worst case, a deadlock occurs. Is. The reason is that no measures are taken when the replacement target blocks are insufficient.

【０００９】そこで本発明の課題は、任意ブロックをキ
ャッシングする複数のプログラム(プロセス)を、連続あ
るいは交互に実行した場合、置換順位が低いブロックば
かりとなり、置換対象となるブロックが不足し、最悪の
場合デッドロックに陥ることがないようにしたキャッシ
ュメモリ制御システムを提供することである。Therefore, the problem of the present invention is that, when a plurality of programs (processes) for caching arbitrary blocks are executed continuously or alternately, only the blocks having a low replacement order are provided, and the blocks to be replaced are insufficient, which is the worst case. In this case, it is to provide a cache memory control system that prevents a deadlock.

【００１０】[0010]

【課題を解決するための手段】前記課題を解決するため
に本発明は、複数ブロックで構成したキャッシュメモリ
における、対応するブロック毎に優先処理順位を順位レ
ジスタに保持しておき、或る命令が前記キャッシュメモ
リに対しキャッシュミスヒットし、且つ前記順位レジス
タのデータが全て同一状態値である場合には、実行中の
命令のプロセス番号と異なるブロックを、主記憶から読
み出したデータで置換することを特徴とする。In order to solve the above-mentioned problems, according to the present invention, in a cache memory composed of a plurality of blocks, a priority processing order is held in a priority register for each corresponding block, and a certain instruction is stored. When there is a cache miss in the cache memory and all the data in the rank register have the same state value, a block different from the process number of the instruction being executed is replaced with the data read from the main memory. Characterize.

【００１１】このようにすれば、任意のブロックの置換
順位の判定に、命令実行時のプロセス番号も用いている
ので、任意のブロックをキャッシング可能とする複数の
プログラムを連続実行することができる。従って、任意
ブロックをキャッシングする複数のプログラム(プロセ
ス)を、連続あるいは交互に実行した場合、置換順位が
低いブロックばかりとなり、置換対象となるブロックが
不足し、最悪の場合デッドロックに陥ることがない。With this configuration, since the process number at the time of executing an instruction is also used to determine the replacement order of an arbitrary block, it is possible to continuously execute a plurality of programs capable of caching an arbitrary block. Therefore, when multiple programs (processes) that cache arbitrary blocks are executed consecutively or alternately, only blocks with a low replacement order will run short of blocks to be replaced, and in the worst case, deadlock will not occur. .

【００１２】[0012]

【発明の実施の形態】（Ｉ）概要説明 実施例の説明に先立ち、本発明の概要を、図１を参照し
つつ説明する。本発明によるキャッシュシステムは、複
数プログラム(プロセス)実行時にインストラクションに
より設定された置換優先順位を用いる置換ブロック判定
において、プロセス番号も用いることでデッドロックを
防ぎ円滑な置換ブロック判定を行うものである。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS (I) Outline Description Prior to the description of the embodiments, the outline of the present invention will be described with reference to FIG. The cache system according to the present invention prevents deadlock and makes a smooth replacement block judgment by using the process number in the replacement block judgment using the replacement priority order set by the instruction when a plurality of programs (processes) are executed.

【００１３】図１において、順位レジスタ１４はキャッ
シュメモリ２０に対応するブロック毎に順位を保持して
おり、或る命令がキャッシュメモリ２０に存在しないデ
ータをアクセスした場合、即ちキャッシュミスヒットを
起こした場合は、キャッシュ制御装置１９は主記憶２１
からデータを読み出し、キャッシュメモリ２０の何れか
のブロックを読み出したデータで置換するが、置換ブロ
ック判定装置１５において順位レジスタ１４が全て１で
あると判定した場合、対応するＰＩＤレジスタ１８が実
行中の命令のプロセス番号と異なるブロックを、主記憶
２１から読み出したデータで置換する。In FIG. 1, the rank register 14 holds the rank for each block corresponding to the cache memory 20, and when an instruction accesses data that does not exist in the cache memory 20, that is, a cache mishit occurs. In this case, the cache control device 19 uses the main memory 21.
Data is read from the cache memory 20 and any block of the cache memory 20 is replaced with the read data. When the replacement block determination device 15 determines that the rank registers 14 are all 1, the corresponding PID register 18 is executing. The block different from the process number of the instruction is replaced with the data read from the main memory 21.

【００１４】このようにすれば、任意のブロックの置換
順位の判定に、命令実行時のプロセス番号も用いている
ので、任意ブロックをキャッシングする複数のプログラ
ム(プロセス)を、連続あるいは交互に実行した場合に、
置換順位が低いブロックばかりとなり、置換対象となる
ブロックが不足し、最悪の場合にデッドロックに陥るこ
とがない。In this way, since the process number at the time of executing an instruction is also used to determine the replacement order of an arbitrary block, a plurality of programs (processes) for caching an arbitrary block are executed continuously or alternately. In case,
Only the blocks with a low replacement order are available, the blocks to be replaced are insufficient, and deadlock does not occur in the worst case.

【００１５】（ＩＩ）実施例の説明 以下、本発明を図示の実施例に基づいて説明する。図１
は本実施例のブロック図である。命令レジスタ１１は、
プロセッサの命令を保持するレジスタであり、プログラ
ムされた命令を順次取り込みそれを保持する。命令デコ
ーダ１２は、命令レジスタ１１に保持された命令を解釈
し、プロセッサ内の各ユニットに動作の詳細を指示す
る。ここで、解釈した命令が優先順位を指定する命令を
含んでいた場合、命令デコーダ１２は信号線ａによりそ
の順位を順位保持装置１３に転送する。順位保持装置１
３は、信号線ａから送られてきた順位を示す値を保持す
る。なお、このとき保持された順位は、次に優先順位を
指定する命令が実行されるまで保持され続ける。(II) Description of Embodiments The present invention will be described below with reference to illustrated embodiments. Figure 1
Is a block diagram of the present embodiment. The instruction register 11 is
It is a register that holds the instructions of the processor and sequentially takes in programmed instructions and holds them. The instruction decoder 12 interprets the instruction held in the instruction register 11 and instructs each unit in the processor in detail of the operation. Here, if the interpreted instruction includes an instruction designating the priority order, the instruction decoder 12 transfers the order to the order holding device 13 through the signal line a. Rank holding device 1
3 holds a value indicating the order sent from the signal line a. The rank held at this time is kept held until the next instruction for designating the priority rank is executed.

【００１６】プロセス管理ＴＢＬ（プロセス管理テーブ
ル）１６は、命令レジスタ１１に取り込まれた命令が含
まれる実行中プログラムのプロセス管理情報を保持する
テーブル（table）である。ＰＩＤ生成装置１７は、プ
ロセス管理ＴＢＬ１６に保持されたプロセス管理情報の
中からＰＩＤ(プロセス番号)を生成し保持する。キャッ
シュ制御装置１９は、プロセッサの読み出し指示に従
い、信号線ｅを用いてキャッシュメモリ２０に所望のデ
ータが存在するかどうかを問い合わせ、存在する場合に
はキャッシュメモリ２０からの読み出し、および順位レ
ジスタ１４とＰＩＤレジスタ１８の更新の指示を実行
し、存在しない場合には主記憶２１からデータの読み出
し、およびキャッシュメモリ２０のブロック置換を実行
する。The process management TBL (process management table) 16 is a table (table) for holding process management information of an executing program including an instruction fetched in the instruction register 11. The PID generation device 17 generates and holds a PID (process number) from the process management information held in the process management TBL 16. In accordance with the read instruction from the processor, the cache control device 19 inquires whether or not the desired data exists in the cache memory 20 using the signal line e, and if it exists, reads from the cache memory 20 and the order register 14 An instruction to update the PID register 18 is executed, and if it does not exist, data is read from the main memory 21 and block replacement of the cache memory 20 is executed.

【００１７】ここで、プログラムされた命令により、あ
る任意の優先順位が常に順位保持装置１３に保持されて
いる。さらに、実行中の命令が含まれるプログラムのＰ
ＩＤが常にＰＩＤ生成装置１７に保持されている。従っ
て、順位レジスタ１４とＰＩＤレジスタ１８の更新は、
単に信号線ｂが示すブロックに対して、それぞれ順位保
持装置１３の内容とＰＩＤ生成装置１８の内容を書き込
むことで実現する。Here, according to the programmed instruction, an arbitrary priority is always held in the order holding device 13. Furthermore, the P of the program containing the instruction being executed is included.
The ID is always held in the PID generation device 17. Therefore, the update of the order register 14 and the PID register 18 is
It is realized by simply writing the contents of the rank holding device 13 and the contents of the PID generation device 18 into the block indicated by the signal line b.

【００１８】置換ブロック判定装置１５は、キャッシュ
制御装置１９がキャッシュメモリ２０に存在しないデー
タを主記憶２１から読み出しキャッシュメモリ２０のブ
ロック置換を行う場合に、順位レジスタ１４から順位情
報を取り出し、低順位のブロックを判定し信号線ｃを用
いてキャッシュ制御装置１９へ通知し、低順位ブロック
が見つからない場合には、ＰＩＤレジスタ１８からＰＩ
Ｄ情報を取り出しＰＩＤ生成装置１７が保持する実行中
のＰＩＤと一致しないブロックを判定し、信号線ｃを用
いてキャッシュ制御装置１９へ通知する。When the cache control unit 19 reads out the data that does not exist in the cache memory 20 from the main memory 21 and performs the block replacement of the cache memory 20, the replacement block determination unit 15 extracts the order information from the order register 14 and outputs the low order. Block is determined and notified to the cache control device 19 using the signal line c. If no low-order block is found, the PID register 18 sends PI
A block that does not match the PID being executed, which is taken out of the D information and held by the PID generation device 17, is determined, and is notified to the cache control device 19 using the signal line c.

【００１９】次に、図１のブロック図を元に、例を挙げ
て動作を説明する。ただし、簡単のため、順位レジスタ
１４に保持する値は、優先順位を最大とする場合は「同
一状態値」として１、優先順位を最小とする場合は０、
とし、初期状態で順位レジスタ１４の（Ｃ０、Ｃ１、Ｃ
２、Ｃ３）には（０、０、１、１）が入っているものと
する。さらに、初期状態でＰＩＤレジスタ１８の（Ｐ
０、Ｐ１、Ｐ２、Ｐ３）には、（０、０、３、３）が入
っているものとする。或る命令Ｂ、Ｃ、Ｄを強制的にキ
ャッシュメモリに入れて、一定の十分に高速な環境で動
作させたい場合、本例では、命令Ｂの直前に優先順位を
１にする命令Ａを入れ、命令Ｄの直後に優先順位を０に
する命令Ｅを入れる。また、命令Ａ、Ｂ、Ｃ、Ｄ、Ｅを
実行する場合のプロセス管理ＴＢＬ１６から生成される
ＰＩＤは２だとする。Next, based on the block diagram of FIG. 1, the operation will be described with an example. However, for the sake of simplicity, the value held in the priority register 14 is 1 as the "same state value" when the priority is the maximum, and 0 when the priority is the minimum.
In the initial state, (C0, C1, C
(2, C3) contains (0, 0, 1, 1). Further, in the initial state, the (P
It is assumed that (0, P1, P2, P3) contains (0, 0, 3, 3). In order to forcibly insert a certain instruction B, C, D into the cache memory and operate it in a constant and sufficiently high-speed environment, in this example, the instruction A whose priority is 1 is inserted immediately before the instruction B. Immediately after the instruction D, the instruction E for setting the priority to 0 is inserted. Further, the PID generated from the process management TBL 16 when executing the instructions A, B, C, D, and E is 2.

【００２０】このときのプロセッサの動作は次のように
なる。まず命令Ａを受け取った命令デコーダ１２は、信
号線ａを介して順位保持装置１３に１を書き込む。同時
にＰＩＤ生成装置１７は、プロセス管理ＴＢＬ１６から
読み出したプロセス管理情報からＰＩＤとして２を生成
し保持する。以降本例では、命令Ｂ、Ｃ、Ｄ、Ｅの実行
全てにおいてＰＩＤ生成装置１７が保持するＰＩＤは２
となる。The operation of the processor at this time is as follows. First, the instruction decoder 12, which has received the instruction A, writes 1 in the rank holding device 13 via the signal line a. At the same time, the PID generation device 17 generates and holds 2 as PID from the process management information read from the process management TBL 16. Thereafter, in this example, the PID held by the PID generation device 17 is 2 in all executions of the instructions B, C, D, and E.
Becomes

【００２１】続けて実行される命令Ｂがメモリをアクセ
スし、仮にそのデータがキャッシュメモリ２０のＢ０に
存在すると仮定すると、キャッシュ制御装置１９は、信
号線ｂを介して順位レジスタ１４のＣ０およびＰＩＤレ
ジスタ１８のＰ０を選択する信号を発生する。順位保持
装置１３には先に命令Ａで設定した１が入っているの
で、順位レジスタ１４のＣ０は１になる。同時に、ＰＩ
Ｄ生成装置１７には２が保持されているので、ＰＩＤレ
ジスタ１８のＰ０は２になる。よって、順位レジスタ１
４は（１、０、１、１）となり、ＰＩＤレジスタ１８は
（２、０、３、３）となる。Ｂ１、Ｂ２、Ｂ３に存在し
た場合も同様で、Ｃ１、Ｃ２、Ｃ３の何れかが１とな
り、Ｐ１、Ｐ２、Ｐ３の何れかが２となる。Assuming that the instruction B to be executed subsequently accesses the memory and that data is present in B0 of the cache memory 20, the cache controller 19 sends the C0 and PID of the rank register 14 via the signal line b. A signal for selecting P0 of the register 18 is generated. Since the rank holding device 13 contains 1 previously set by the instruction A, C0 of the rank register 14 becomes 1. At the same time, PI
Since 2 is held in the D generation device 17, P0 of the PID register 18 becomes 2. Therefore, the rank register 1
4 becomes (1, 0, 1, 1), and the PID register 18 becomes (2, 0, 3, 3). The same is true when they exist in B1, B2, and B3, and any one of C1, C2, and C3 becomes 1, and any one of P1, P2, and P3 becomes 2.

【００２２】一方、命令Ｂがキャッシュメモリ２０に存
在しないデータをアクセスした場合、即ちキャッシュミ
スヒットを起こした場合は、キャッシュ制御装置１９は
主記憶２１からデータを読み出し、キャッシュメモリ２
０の対応する順位レジスタ１４が０であるブロックを読
み出したデータで置換する。同時に置換されたブロック
に対する順位レジスタ１４には１が入れられ、命令Ｂの
入っているブロックの優先順位は１となり、対応するＰ
ＩＤレジスタ１８には２が入れられる。この場合も、順
位レジスタ１４は（１、０、１、１）となり、ＰＩＤレ
ジスタ１８は（２、０、３、３）となる。On the other hand, when the instruction B accesses data that does not exist in the cache memory 20, that is, when a cache mishit occurs, the cache control device 19 reads the data from the main memory 21 and the cache memory 2
A block in which the corresponding rank register 14 of 0 is 0 is replaced with the read data. At the same time, 1 is put in the order register 14 for the blocks replaced, and the priority order of the block containing the instruction B becomes 1, and the corresponding P
2 is stored in the ID register 18. Also in this case, the order register 14 becomes (1, 0, 1, 1) and the PID register 18 becomes (2, 0, 3, 3).

【００２３】次に、命令Ｃもキャッシュヒットあるいは
キャッシュミスヒットに関わらず同様にして順位レジス
タ１４の０の部分に入れられ、順位レジスタ１４は
（１、１、１、１）となり、ＰＩＤレジスタ１８は
（２、２、３、３）となる。Next, the instruction C is similarly put into the 0 portion of the rank register 14 regardless of the cache hit or the cache miss, the rank register 14 becomes (1, 1, 1, 1), and the PID register 18 Becomes (2, 2, 3, 3).

【００２４】次に、命令Ｄがキャッシュメモリ２０に存
在しないデータをアクセスした場合は、キャッシュ制御
装置１９は主記憶２１からデータを読み出し、キャッシ
ュメモリ２０の対応する順位レジスタ１４が０のブロッ
クが存在しないため、置換ブロック判定装置１５は、Ｐ
ＩＤ生成装置１７から命令ＤのＰＩＤ、ここでは２を受
け取り、ＰＩＤレジスタ１８が２以外のブロックを置換
する。同時に置換されたブロックに対する順位レジスタ
には１が入れられ、命令Ｄの入っているブロックの優先
順位は１となり、対応するＰＩＤレジスタ１８には２が
入れられる。よって、順位レジスタ１０４は（１、１、
１、１）となり、ＰＩＤレジスタ１８は（２、２、２、
１）となる。Next, when the instruction D accesses data that does not exist in the cache memory 20, the cache control device 19 reads the data from the main memory 21, and there is a block in which the corresponding rank register 14 of the cache memory 20 is 0. Since the replacement block determination device 15 does not
The PID of the instruction D, here, 2 is received from the ID generation device 17, and the PID register 18 replaces blocks other than 2. At the same time, the order register for the blocks replaced is set to 1, the priority of the block containing the instruction D is set to 1, and the corresponding PID register 18 is set to 2. Therefore, the rank register 104 is (1, 1,
1, 1, and the PID register 18 becomes (2, 2, 2,
It becomes 1).

【００２５】次の命令Ｅで順位保持装置１４は０に戻さ
れるため、以降の命令は全て残った０のブロックを置換
し、そのブロックに０を書き込むという動作を繰り返
す。即ち、命令Ｂ、Ｃ、Ｄは常にキャッシュメモリ上に
保持されることになる。しかし、順位レジスタ１０４に
おいて０のブロックが存在しない場合は、先の命令Ｄの
動作説明と同様に、ＰＩＤレジスタ１８が読み出し実行
中のＰＩＤと異なるブロックを置換する。同時に、置換
されたブロックに対応する順位レジスタ１０４とＰＩＤ
レジスタの更新を行う。Since the rank holding device 14 is returned to 0 at the next instruction E, the subsequent instructions repeat the operation of replacing the remaining block of 0 and writing 0 to the block. That is, the instructions B, C and D are always held in the cache memory. However, if there is no block of 0 in the order register 104, the PID register 18 replaces a block different from the PID being read and executed, as in the operation description of the instruction D. At the same time, the rank register 104 and the PID corresponding to the replaced block are
Update the register.

【００２６】以上の動作によると、キャッシュメモリの
容量を考慮してプログラムを作成することにより、任意
の命令およびそのデータをキャッシュ内に強制的に保持
することが可能となり、しかも、同様な作りをした複数
のプログラムを連続あるいは交互に実行することが可能
となる。According to the above operation, by creating a program in consideration of the capacity of the cache memory, it becomes possible to forcibly hold an arbitrary instruction and its data in the cache, and to make a similar construction. It is possible to continuously or alternately execute the plurality of programs.

【００２７】[0027]

【発明の効果】以上説明したように本発明によれば、以
下の効果を発揮することができる。第１の効果は、任意
のブロックをキャッシング可能とする複数のプログラム
を連続実行できるという効果がある。その理由は、任意
のブロックの置換順位の判定に、命令実行時のプロセス
番号も用いているためである。As described above, according to the present invention, the following effects can be exhibited. The first effect is that a plurality of programs capable of caching arbitrary blocks can be continuously executed. The reason is that the process number at the time of instruction execution is also used to determine the replacement order of an arbitrary block.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施例のブロック図である。FIG. 1 is a block diagram of an embodiment of the present invention.

【図２】従来例のブロック図である。FIG. 2 is a block diagram of a conventional example.

【符号の説明】[Explanation of symbols]

１１ 命令レジスタ １２ 命令でコーダ １３ 順位保持装置 １４ 順位レジスタ １５ 置換ブロック判定装置 １６ プロセス管理テーブル １７ ＰＩＤ生成装置 １８ ＰＩＤレジスタ １９ キャッシュ制御装置 ２０ キャッシュメモリ ２１ 主記憶 ２２ 内部バス 11 Instruction register 12 instructions coder 13 Rank holding device 14 rank register 15 Substitution block determination device 16 Process management table 17 PID generator 18 PID register 19 Cache controller 20 cache memory 21 main memory 22 Internal bus

Claims (3)

【特許請求の範囲】[Claims] 【請求項１】 複数ブロックで構成したキャッシュメモ
リにおける、対応するブロック毎に優先処理順位を順位
レジスタに保持しておき、 或る命令が前記キャッシュメモリに対しキャッシュミス
ヒットし、且つ前記順位レジスタのデータが全て同一状
態値である場合には、 実行中の命令のプロセス番号と異なるブロックを、主記
憶から読み出したデータで置換することを特徴とするキ
ャッシュメモリ制御システム。1. A priority processing order is held in a priority register for each corresponding block in a cache memory composed of a plurality of blocks, an instruction causes a cache miss to the cache memory, and A cache memory control system that replaces a block different from the process number of the instruction being executed with the data read from the main memory when all the data have the same state value. 【請求項２】 複数ブロックで構成されるキャッシュメ
モリと、 該キャッシュメモリに対応するブロック毎に優先処理順
位を保持する順位レジスタと、 命令レジスタに取り込まれた実行中プログラムのプロセ
ス管理情報を保持するプロセス管理テーブルと、 該プロセス管理テーブルに保持されたプロセス管理情報
の中からＰＩＤ(プロセス番号)を生成し保持するＰＩＤ
生成保持手段と、 前記順位レジスタが保持するデータが全て同一状態値で
あるか否かを判定する置換ブロック判定装置と、 内部バスと主記憶に接続して前記キャッシュメモリへの
入出力を制御するキャッシュ制御装置とを備えてなり、 前記キャッシュ制御装置は、 或る命令がキャッシュメモリに存在しないデータをアク
セスした際に、置換ブロック判定装置が順位レジスタの
データが全て同一状態値であると判定した場合には、 順位レジスタに対応するＰＩＤ生成保持手段が実行中の
命令のプロセス番号と異なるブロックを、主記憶から読
み出したデータで置換することを特徴とするキャッシュ
メモリ制御システム。2. A cache memory composed of a plurality of blocks, a priority register for holding a priority processing priority for each block corresponding to the cache memory, and a process management information of an executing program fetched in an instruction register. A PID that generates and holds a PID (process number) from the process management table and the process management information held in the process management table
Generation / holding means, a replacement block determination device for determining whether or not all data held by the rank register have the same state value, and an internal bus and a main memory are connected to control input / output to / from the cache memory. And a cache control unit, wherein when a certain instruction accesses data that does not exist in the cache memory, the replacement block determination unit determines that all the data in the rank register have the same state value. In this case, the cache memory control system is characterized in that the PID generating and holding means corresponding to the rank register replaces a block different from the process number of the instruction being executed with the data read from the main memory. 【請求項３】 前記同一状態値は、１であることを特徴
とする請求項１または請求項２記載のキャッシュメモリ
制御システム。3. The cache memory control system according to claim 1, wherein the same-state value is 1.