JP2003008014A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、金属（Ｍ）−酸化
膜（Ｏ）−半導体層（Ｓ）のゲート構造をもつＭＯＳ型
電界効果トランジスタ（以下ＭＯＳＦＥＴと記す）、絶
縁ゲートバイポーラトランジスタ（以下ＩＧＢＴと記
す）等の半導体装置、特に半導体基板の両面に設けられ
た電極間に電流が流れる縦型で高耐圧、低損失の半導体
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS field effect transistor (hereinafter referred to as MOSFET) having a gate structure of metal (M) -oxide film (O) -semiconductor layer (S), and insulated gate bipolar transistor (hereinafter referred to as MOSFET). The present invention relates to a semiconductor device such as an IGBT), and more particularly to a vertical type high withstand voltage and low loss semiconductor device in which a current flows between electrodes provided on both sides of a semiconductor substrate.
【０００２】[0002]
【従来の技術】一般に、パワー半導体素子には半導体基
板の両面に設けられた電極間に電流が流れる縦型半導体
が多用されている。図３６は従来のプレーナー型のｎチ
ャネル縦型ＭＯＳＦＥＴの一例の、主電流の流れる活性
部の断面図である。この縦型ＭＯＳＦＥＴではドレイン
電極２０が導電接合した低抵抗のｎ+ ドレイン層１１の
上に電圧支持層となる高比抵抗のｎ- ドリフト層１２が
配置され、そのｎ- ドリフト層１２の上に選択的にｐウ
ェル領域１３が配置され、そのｐウェル領域１３内部の
表面層に選択的にｎ+ ソース領域１５が形成されてい
る。2. Description of the Related Art In general, a power semiconductor element is often a vertical semiconductor in which a current flows between electrodes provided on both sides of a semiconductor substrate. FIG. 36 is a sectional view of an active portion in which a main current flows in an example of a conventional planar n-channel vertical MOSFET. The vertical MOSFET in the drain electrode 20 is voltage supporting layer on top of the low resistance n + drain layer 11 conductive joining of high resistivity n - drift layer 12 is disposed, that on the n - drift layer 12 P well region 13 is selectively arranged, and n + source region 15 is selectively formed in the surface layer inside p well region 13.
【０００３】ｎ+ ソース領域１５とｎ- ドリフト層１２
の表面露出部分１４（以下ｎ- 表面領域と呼ぶ）とに挟
まれたｐウェル領域１３の表面上にゲート絶縁膜１７を
介してゲート電極１８が設けられ、ｎ+ ソース領域１５
とｐウェル領域１３との表面に共通に接触してソース電
極１９が設けられている。上記デバイス内のｐウェル領
域１３のソース電極１９と接触する表面にソース電極１
９との接触抵抗を低減させ、或いはラッチアップ耐量向
上の為にｐ+ コンタクト領域２１が設けられる場合もあ
る。N + source region 15 and n − drift layer 12
A gate electrode 18 is provided on the surface of the p-well region 13 sandwiched between the exposed surface portion 14 (hereinafter referred to as n − surface region) of the gate electrode 18 via the gate insulating film 17, and the n + source region 15
A source electrode 19 is provided in common contact with the surfaces of the p-well region 13 and the p-well region 13. The source electrode 1 is formed on the surface of the p-well region 13 in the device that is in contact with the source electrode 19.
The p + contact region 21 may be provided in order to reduce the contact resistance with 9 or improve the latch-up resistance.
【０００４】図３６のＭＯＳＦＥＴのドレイン電極２０
が導電接合しているｎ+ ドレイン層１１を低抵抗のｐ+
ドレイン層に変えるとプレーナー型のｎチャネル縦型Ｉ
ＧＢＴとなる。その際に、その上の電圧支持層となる高
比抵抗のｎ- ドリフト層１２から上は図３６のＭＯＳＦ
ＥＴと全く同じ構成でよい。ＩＧＢＴの動作は、ゲート
電極への信号によりドレイン電極からソース電極へ流れ
る電流が制御される点では同じであるが、ＭＯＳＦＥＴ
がユニポーラ型の素子であるのに対し、ＩＧＢＴはバイ
ポーラ型の素子であり、電流を流した際（オン状態）の
電圧降下が小さくなる。The drain electrode 20 of the MOSFET of FIG.
There the n + drain layer 11 which is conductively joined low-resistance p +
Planar type n-channel vertical type I
It becomes GBT. At this time, the n - drift layer 12 having a high specific resistance, which serves as a voltage support layer, is located above the MOSF shown in FIG.
The configuration may be exactly the same as ET. The operation of the IGBT is the same in that the current flowing from the drain electrode to the source electrode is controlled by the signal to the gate electrode.
Is a unipolar type element, whereas the IGBT is a bipolar type element, and the voltage drop when a current is passed (on state) is small.
【０００５】このような縦型ＭＯＳＦＥＴやＩＧＢＴに
おける、オン状態でのオン抵抗（＝電圧降下／電流）は
素子内部の電流経路の抵抗の総和として表すことが可能
であるが、特に高耐圧素子のオン抵抗では高比抵抗のｎ
- ドリフト層１２の部分の抵抗が支配的になる。ＭＯＳ
ＦＥＴやＩＧＢＴの損失を下げる為にはこのｎ- ドリフ
ト層１２の比抵抗を下げたり、厚さを薄くしたりするこ
とが有効である。しかし、オフ状態の時にはこのｎ- ド
リフト層１２が空乏化して電圧支持層となる為、抵抗値
を下げるためにｎ- ドリフト層１２の不純物濃度を高く
して比抵抗を下げたり、厚さを薄くしたりすると、耐圧
低下が起きてしまう。The on-resistance (= voltage drop / current) in the on-state of such a vertical MOSFET or IGBT can be expressed as the sum of the resistances of the current paths inside the element. N of high specific resistance
- resistance of the portion of the drift layer 12 becomes dominant. MOS
In order to reduce the loss of the FET and the IGBT, it is effective to reduce the specific resistance of the n − drift layer 12 or reduce the thickness thereof. However, in the off state, the n − drift layer 12 is depleted and becomes a voltage support layer. Therefore, in order to reduce the resistance value, the impurity concentration of the n − drift layer 12 is increased to reduce the specific resistance, or the thickness is reduced. If it is made thin, the breakdown voltage will decrease.
【０００６】逆に耐圧の高い半導体装置ではｎ- ドリフ
ト層１２を厚くしなければならないため、必然的にオン
抵抗が高くなり、損失が大きくなる。すなわちオン抵抗
と耐圧の間にはトレードオフ関係がある。このトレード
オフ関係はＭＯＳＦＥＴやＩＧＢＴだけでなく、バイポ
ーラトランジスタ、ダイオード等のパワー半導体素子に
於いても、程度の差はあれ同様に成立することが知られ
ている。On the other hand, in a semiconductor device having a high breakdown voltage, the n − drift layer 12 must be made thick, so that the on-resistance inevitably increases and the loss increases. That is, there is a trade-off relationship between on-resistance and breakdown voltage. It is known that this trade-off relationship is established not only in MOSFETs and IGBTs, but also in power semiconductor elements such as bipolar transistors and diodes, with varying degrees.
【０００７】また、従来の上記のようなデバイスのｐウ
ェル領域１３は、一般的にゲート電極層１８をマスクに
して不純物を導入して形成されるため、その平面形状は
ほぼゲート電極層１８の反転形状になる。図３７、図３
８は、従来デバイスのゲート電極１８のパターンの例を
示す平面図である。図３７は、ゲート電極１８の窓あけ
形状が四角形の例であり、例えば特公平７−８３１２３
号公報等に開示されている。ｐウェル領域１３は、ゲー
ト電極１８の窓を通じた不純物導入により形成されるた
め、その平面形状は四角形となる。ｎ+ ソース領域はゲ
ート電極１８の窓を一方の端とした不純物導入により四
角環状に形成される。図３７のゲート電極１８の窓内部
には、ｐウェル領域１３及びｎ+ ソース領域と接触して
設けられるソース電極の接触領域２４が示されている。
ソース電極接触領域２４も相似の四角形とされる。Further, since the p-well region 13 of the conventional device as described above is generally formed by introducing impurities using the gate electrode layer 18 as a mask, its planar shape is almost that of the gate electrode layer 18. Inverted shape. 37 and 3
FIG. 8 is a plan view showing an example of a pattern of the gate electrode 18 of the conventional device. FIG. 37 shows an example in which the window opening shape of the gate electrode 18 is quadrangular. For example, Japanese Patent Publication No. 7-83123.
It is disclosed in Japanese Patent Publication No. Since the p-well region 13 is formed by introducing impurities through the window of the gate electrode 18, its planar shape is a quadrangle. The n + source region is formed in a square ring shape by introducing impurities with the window of the gate electrode 18 at one end. Inside the window of the gate electrode 18 of FIG. 37, the contact region 24 of the source electrode provided in contact with the p well region 13 and the n + source region is shown.
The source electrode contact region 24 also has a similar quadrangle.
【０００８】図３８はゲート電極１８の窓あけ形状が六
角形の例であり、例えばＵＳＰ４，５９３，３０２等に
開示されている。この場合もｐウェル領域１３の平面形
状は六角形となる。ソース電極接触領域２４も相似の六
角形とされる。一方、ＭＯＳ型半導体装置の耐圧を担う
耐圧構造については、一般的に活性領域の周囲にガード
リング構造や、フィールドプレート構造、或いは抵抗性
膜＋フィールドプレート構造等が設けられていた。FIG. 38 shows an example in which the window opening shape of the gate electrode 18 is hexagonal and is disclosed in, for example, USP 4,593,302 and the like. Also in this case, the planar shape of the p well region 13 is a hexagon. The source electrode contact region 24 also has a similar hexagon. On the other hand, as for the breakdown voltage structure that bears the breakdown voltage of the MOS type semiconductor device, generally, a guard ring structure, a field plate structure, a resistive film + field plate structure, or the like is provided around the active region.
【０００９】[0009]
【発明が解決しようとする課題】しかし一般的に耐圧
は、何れの耐圧構造の場合も使用した半導体基板および
耐圧構造から計算される理想的耐圧の９０％以下の値し
か実現できていない。そのため、目標とされる耐圧を実
現するには、半導体基板の厚さを厚くし、或いは余裕度
をもった耐圧構造を使用する必要があり、低オン抵抗を
要求されるデバイスにおいても、オン抵抗の増大を避け
られなかった。However, in general, the breakdown voltage can be realized only at 90% or less of the ideal breakdown voltage calculated from the used semiconductor substrate and breakdown structure in any breakdown structure. Therefore, in order to realize the target breakdown voltage, it is necessary to increase the thickness of the semiconductor substrate or to use a breakdown voltage structure with a margin, and even in devices that require low on-resistance, the on-resistance is required. It was inevitable to increase.
【００１０】構造から計算される耐圧のおよそ９０％以
下の値しか実現できない理由の一つは活性部の平面的な
配置方法に問題があるためであり、もう一つは耐圧構造
部が最適化されておらず、活性部より先に耐圧構造部で
ブレークダウンしてしまうためである。それぞれについ
て以下にもう少し詳しく説明する。先ず、活性領域につ
いては、ｐウェル領域１３の形状が図３７、図３８のよ
うな場合、各ｐウェル領域１３はｎ- ドリフト層１２の
ｎ- ドリフト表面部１４に囲まれた形状となっている。
言い換えると、ｎ- ドリフト表面部１４に対してｐウェ
ル領域１３が凸型を形成していることから、その間のｐ
ｎ接合部分の電界強度が形状効果によって高くなり、本
来ｎ- ドリフト層１２とｐウェル領域１３との不純物濃
度で決まる耐圧よりも低い耐圧となってしまう。One of the reasons that only a value of about 90% or less of the breakdown voltage calculated from the structure can be realized is that there is a problem in the planar arrangement method of the active portion, and the other is that the breakdown voltage structure portion is optimized. This is because the breakdown voltage structure portion breaks down before the active portion. Each of these will be explained in a little more detail below. First, regarding the active region, when the shape of the p well region 13 is as shown in FIGS. 37 and 38, each p well region 13 has a shape surrounded by the n − drift surface portion 14 of the n − drift layer 12. There is.
In other words, since the p well region 13 forms a convex shape with respect to the n − drift surface portion 14, p between
The electric field strength at the n-junction portion is increased by the shape effect, and the breakdown voltage is lower than the breakdown voltage originally determined by the impurity concentrations of the n − drift layer 12 and the p well region 13.
【００１１】このことから、耐圧を確保するためにはｎ
- ドリフト層１２の不純物濃度を低くする必要があり、
それが更にオン抵抗を増加させる一因となっていた。こ
のｐウェル領域１３の形状効果による耐圧低下を抑制す
る一つの方法として、例えばＵＳＰ５，７２３，８９０
ではゲート電極の主要部分を一方向に延びたストライプ
状とする方法がおこなわれている。Therefore, in order to secure the breakdown voltage, n
- it is necessary to lower the impurity concentration of the drift layer 12,
That was one of the factors that further increased the on-resistance. As one method for suppressing the breakdown voltage decrease due to the shape effect of the p well region 13, for example, USP 5,723,890 is used.
In the method, a main part of the gate electrode is formed in a stripe shape extending in one direction.
【００１２】図３９は、そのゲート電極１８のパターン
を示す平面図である。この場合、ｐウェル領域１３の主
要部分の平面形状もストライプ状となる。コンタクト領
域２４もストライプ状とされる。しかし、このゲート電
極１８をストライプ状としたＭＯＳＦＥＴにおいても問
題が無いわけではない。FIG. 39 is a plan view showing the pattern of the gate electrode 18. In this case, the planar shape of the main portion of the p well region 13 is also stripe-shaped. The contact region 24 is also striped. However, a MOSFET in which the gate electrode 18 has a stripe shape is not without problems.
【００１３】従来の四角形や六角形の窓を持つゲート電
極の場合、ゲート電極への制御信号はゲート電極の形状
がネットワーク的に作用するため、そのゲート抵抗は低
く抑えられていた。しかし、ゲート電極１８をストライ
プ状とした場合、ゲート電極への制御信号は、ストライ
プの両端からのみの一方向経路しか無いためゲート抵抗
は増加してしまい、後述するスイッチング損失の増大を
招くことになった。In the case of the conventional gate electrode having a rectangular or hexagonal window, the control signal to the gate electrode has a low gate resistance because the shape of the gate electrode acts like a network. However, when the gate electrode 18 is formed in a stripe shape, the control signal to the gate electrode has only a one-way path from both ends of the stripe, so that the gate resistance increases, which causes an increase in switching loss described later. became.
【００１４】ＭＯＳＦＥＴの損失低減には、先に述べた
オン抵抗によるオン状態の損失低減と共に、スイッチン
グ時の損失低減も必要である。一般的にスイッチング時
の損失低減には、スイッチング時間の短縮、特に素子が
オン状態からオフ状態に変わる際のスイッチング時間を
短縮することが重要である。縦型ＭＯＳＦＥＴのスイッ
チング時間を短縮するためには、図３６のｎ- 表面領域
１４とゲート絶縁膜１７を介して対向しているゲート電
極１８との間で構成される容量Ｃｒｓｓを低減させるこ
とが必要である。そして、それにはｐウェル領域１３に
挟まれたｎ- 表面領域１４の幅を小さくすることが有効
である。In order to reduce the loss of the MOSFET, it is necessary to reduce the loss at the time of switching as well as the loss in the ON state due to the ON resistance described above. Generally, in order to reduce the loss at the time of switching, it is important to shorten the switching time, particularly to shorten the switching time when the element changes from the ON state to the OFF state. In order to shorten the switching time of the vertical MOSFET, the capacitance Crss formed between the n − surface region 14 and the gate electrode 18 facing each other via the gate insulating film 17 in FIG. 36 can be reduced. is necessary. Then, it is effective to reduce the width of the n − surface region 14 sandwiched between the p well regions 13.
【００１５】しかし、ｐウェル領域１３に挟まれたｎ-
表面領域１４の幅を小さくすると、ＭＯＳＦＥＴのオン
抵抗成分の一つである、接合型電界効果トランジスタ作
用による抵抗成分（以下ＪＦＥＴ抵抗と記す）が大きく
なり、オン抵抗が高くなってしまう。このＪＦＥＴ抵抗
が高くなる問題の解決法の一つとして、例えばＵＳＰ
４，５９３，３０２に開示されているカウンタードープ
法がある。確かにその技術を用いて、オン抵抗の増加を
抑制することができるが、ＪＦＥＴ抵抗を少しでも下げ
るためｎ- 表面領域１４の幅を大きくすると耐圧低下に
繋がってしまう。この耐圧低下を避けるには、逆にカウ
ンタードープの量を少なくする必要があり、結果的にＪ
ＦＥＴ抵抗の増加抑制効果が小さくなるという堂々巡り
に陥ってしまう問題がある。However, n − sandwiched between p well regions 13
When the width of the surface region 14 is reduced, the resistance component due to the action of the junction field effect transistor (hereinafter referred to as the JFET resistance), which is one of the on-resistance components of the MOSFET, increases and the on-resistance increases. As one of the solutions to the problem of high JFET resistance, for example, USP
There is a counter-doping method disclosed in 4,593,302. Certainly, the technique can be used to suppress the increase in the on-resistance, but increasing the width of the n − surface region 14 in order to lower the JFET resistance as much as possible leads to a reduction in the breakdown voltage. To avoid this decrease in breakdown voltage, on the contrary, it is necessary to reduce the amount of counter-doping, and as a result, J
There is a problem that the effect of suppressing the increase of the FET resistance becomes small, and it falls into a grand circle.
【００１６】また、スイッチング損失低減のためには、
上記Ｃｒｓｓの低減以外にゲート駆動電荷量Ｑｇの低減
も有効である。ＱｇはＭＯＳ型デバイスの入力容量Ｃｉ
ｓｓに対するゲート・ソース間電圧Ｖｇｓが０(V) から
駆動電圧Ｖ１(V) までの充電電荷量として計算され次式
で表される。In order to reduce switching loss,
In addition to the reduction of Crss, reduction of the gate drive charge amount Qg is also effective. Qg is the input capacitance Ci of the MOS type device
The gate-source voltage Vgs with respect to ss is calculated as the charge amount from 0 (V) to the driving voltage V1 (V) and is represented by the following equation.
【００１７】[0017]
【数１】
上式からＣｉｓｓを低減することが、Ｑｇの低減につな
がることがわかる。[Equation 1] From the above equation, it can be seen that reducing Ciss leads to reducing Qg.
【００１８】ＭＯＳ型デバイスでのＣｉｓｓは端子間容
量で下式で表される。Ciss in a MOS type device is a capacitance between terminals and is expressed by the following equation.
【００１９】[0019]
【数２】Ｃｉｓｓ＝Ｃｇｓ＋Ｃｇｄ
ここで、Ｃｇｓはゲート・ソース間容量、Ｃｇｄはゲー
ト・ドレイン間容量（＝Ｃｒｓｓ）である。## EQU2 ## Ciss = Cgs + Cgd Here, Cgs is a gate-source capacitance, and Cgd is a gate-drain capacitance (= Crss).
【００２０】Ｃｒｓｓの低減には、先に記したカウンタ
ードープによるＪＦＥＴ抵抗の低減による解決策の他
に、別の解決策もある。図４０は別の解決策を取ったＭ
ＯＳＦＥＴの断面図である。ｎ- 表面領域１４と対向す
るゲート絶縁膜１７の一部に厚いゲート絶縁膜２５を設
けて、Ｃｒｓｓの低下を図っている。しかしこの場合
は、ゲート絶縁膜１７と厚いゲート絶縁膜２５の絶縁膜
に段差が生じるため、段差部分の電界強度が高くなり耐
圧低下を起こす問題がある。In order to reduce Crss, there is another solution other than the above-mentioned solution by reducing the JFET resistance by counter-doping. Figure 40 shows another solution M
It is sectional drawing of OSFET. A thick gate insulating film 25 is provided on a part of the gate insulating film 17 facing the n − surface region 14 to reduce Crss. However, in this case, since a step is formed between the gate insulating film 17 and the insulating film of the thick gate insulating film 25, there is a problem that the electric field strength at the step portion increases and the breakdown voltage decreases.
【００２１】更にＣｇｓの低減には、ゲート電極１８の
面積を小さくする方法が考えられるが、例えば図３９に
示すストライプ状ゲート電極の場合、ゲート電極の幅を
細くすると、前述のデバイス内部のゲート抵抗が増加し
てスイッチング損失が増加する。一方、耐圧構造部につ
いては、電圧支持層であるｎ- ドリフト層１２上に配置
されたソース電極１９と同じ電位のｐウェル領域１３の
最外周部において、ｐウェル領域１３とｎ- ドリフト層
１２との間のｐｎ接合が曲率を持っているため、電圧印
加時にこの曲率部分の電界強度が平面接合の場合より増
大し、耐圧支持層の構造から計算される耐圧より低い印
加電圧で臨界電界強度に到達し、ブレークダウンするの
である。To further reduce Cgs, a method of reducing the area of the gate electrode 18 can be considered. For example, in the case of the striped gate electrode shown in FIG. 39, if the width of the gate electrode is reduced, the gate inside the device described above is reduced. The resistance increases and the switching loss increases. On the other hand, regarding the breakdown voltage structure portion, in the outermost peripheral portion of the p well region 13 having the same potential as the source electrode 19 arranged on the voltage support layer n − drift layer 12, the p well region 13 and the n − drift layer 12 are formed. Since the pn junction between and has a curvature, the electric field strength at this curvature portion increases when a voltage is applied, compared to the case of a planar junction, and the critical electric field strength is lower than the withstand voltage calculated from the structure of the withstand voltage support layer. To reach and break down.
【００２２】以上のような種々の問題に鑑み本発明の目
的は、オン抵抗と耐圧とのトレードオフ関係を大幅に改
善し、高耐圧でありながらオン抵抗の低減をはかり、更
にスイッチング損失の低減も同時に実現可能な半導体素
子を提供することにある。In view of the above various problems, the object of the present invention is to significantly improve the trade-off relationship between the on-resistance and the breakdown voltage, to reduce the on-resistance while maintaining a high breakdown voltage, and to further reduce the switching loss. Is to provide a semiconductor device that can be realized at the same time.
【００２３】[0023]
【課題を解決するための手段】上記課題解決のため本発
明は、第一もしくは第二導電型の低抵抗層と、その低抵
抗層上に配置された少なくとも第一導電形半導体領域を
含む電圧支持層と、電圧支持層の表面層に配置された第
二導電型ウェル領域と、その第二導電型ウェル領域の表
面層に配置された第一導電型ソース領域と、電圧支持層
が第二導電型ウェル領域に囲まれて表面に達している部
分である第一導電型表面領域と第一導電型ソース領域と
に挟まれた第二導電型ウェル領域の表面上にゲート絶縁
膜を介して設けられたゲート電極と、第一導電型ソース
領域と第二導電型ウェル領域との表面に共通に接触して
設けられたソース電極と、前記低抵抗層の裏面側に設け
られたドレイン電極とを有するＭＯＳ型半導体装置にお
いて、次のような手段を取る。To solve the above problems, the present invention provides a voltage including a low resistance layer of the first or second conductivity type and at least a first conductivity type semiconductor region disposed on the low resistance layer. The support layer, the second conductivity type well region arranged on the surface layer of the voltage support layer, the first conductivity type source region arranged on the surface layer of the second conductivity type well region, and the voltage support layer are second layers. Through the gate insulating film on the surface of the second conductivity type well region sandwiched between the first conductivity type source region and the first conductivity type source region, which is the portion surrounded by the conductivity type well region and reaching the surface. A gate electrode provided, a source electrode provided in common contact with the surfaces of the first conductivity type source region and the second conductivity type well region, and a drain electrode provided on the back surface side of the low resistance layer. In a MOS semiconductor device having Take the stage.
【００２４】まず、電圧支持層が表面に達している部分
である第一導電型表面領域が第二導電型ウェル領域に囲
まれているものとする。そのようにすれば、第二導電形
ウェル領域が第一導電形表面領域に囲まれて配置された
構造の従来のデバイスと異なり、第二導電形ウェル領域
の形状効果による電界の強度の増加を抑制することが可
能となり、電圧支持層を低抵抗化しても高い耐圧が確保
できるようになる。そして電圧支持層を低抵抗化すれ
ば、低オン抵抗化が実現出来る。First, it is assumed that the surface region of the first conductivity type, which is the portion where the voltage support layer reaches the surface, is surrounded by the well region of the second conductivity type. By doing so, unlike the conventional device having a structure in which the second-conductivity-type well region is surrounded by the first-conductivity-type surface region, the electric field strength is increased by the shape effect of the second-conductivity-type well region. It becomes possible to suppress, and it becomes possible to secure a high breakdown voltage even if the resistance of the voltage support layer is lowered. Then, if the resistance of the voltage support layer is made low, the low on-resistance can be realized.
【００２５】更に前記半導体表面におけるＭＯＳ構造を
備えた第一導電形ソース領域を含めた第二導電形ウェル
領域の表面積に対する前記第二導電形ウェルに囲まれて
配置された第一導電形表面領域の面積比率を小さくする
ことによって、第一導電形表面領域とゲート絶縁膜を介
して対向するゲート電極との間で構成される容量Ｃｒｓ
ｓを低減することが可能となる。しかし、前記半導体表
面の第一導電型表面領域の面積比率を小さくすると、先
に説明したようにオン抵抗が高くなる。Further, the first conductivity type surface region is surrounded by the second conductivity type well with respect to the surface area of the second conductivity type well region including the first conductivity type source region having the MOS structure on the semiconductor surface. By reducing the area ratio of the capacitance Crs formed between the first conductivity type surface region and the gate electrode opposed via the gate insulating film.
It is possible to reduce s. However, if the area ratio of the first-conductivity-type surface region of the semiconductor surface is reduced, the on-resistance increases as described above.
【００２６】この第一導電形表面領域の面積比率を変え
た試作デバイスについての、その面積比率と先に記した
ゲート・ドレイン間容量Ｃｒｓｓおよびオン抵抗Ｒonと
の関係を図６に示す。横軸は第一導電形ソース領域を含
めた第二導電形ウェル領域の表面積に対する第一導電形
表面領域の面積比率、縦軸はＣｒｓｓおよびＲonであ
る。なおこの試作実験は、後述する実施例１のタイプの
活性領域の面積を約１６mm2 としたｎチャネルＭＯＳＦ
ＥＴについておこなったものである。第一導電形表面領
域の長さは３．６mmである。FIG. 6 shows the relationship between the area ratio and the above-described gate-drain capacitance Crss and on-resistance Ron for the prototype device in which the area ratio of the first conductivity type surface region is changed. The horizontal axis represents the area ratio of the first conductivity type surface region to the surface area of the second conductivity type well region including the first conductivity type source region, and the vertical axis represents Crss and Ron. In this prototype experiment, an n-channel MOSF in which the area of the active region of the type of Example 1 described later was set to about 16 mm 2.
It was done about ET. The length of the first conductivity type surface region is 3.6 mm.
【００２７】図６よりＣｒｓｓは第一導電形表面領域の
面積比率に比例して大きくなることがわかる。従って、
面積比率はできるだけ小さい方が望ましく、Ｃｒｓｓを
実デバイスで許容できる１５pF以下とするには、面積比
率を０．２３以下とする必要がある。一方Ｒonは、第一
導電形表面領域の面積比率が０．１５ないし０．２で最
小となる。面積比率が０．２より大きくなると緩やかに
増大していくが、逆に０．１５よりも小さくなると、急
速に増大している。従って、Ｒonを実デバイスで許容出
来うる最小値の２倍以下に抑えるためには、面積比率を
０．０１以上とする必要がある。From FIG. 6, it can be seen that Crss increases in proportion to the area ratio of the first conductivity type surface region. Therefore,
It is desirable that the area ratio is as small as possible, and it is necessary to set the area ratio to 0.23 or less in order to make Crss 15 pF or less, which is allowable in an actual device. On the other hand, Ron becomes the minimum when the area ratio of the first conductivity type surface region is 0.15 to 0.2. When the area ratio becomes larger than 0.2, it gradually increases, but when it becomes smaller than 0.15, it rapidly increases. Therefore, in order to suppress Ron to less than twice the minimum value that can be allowed in an actual device, the area ratio needs to be 0.01 or more.
【００２８】これらを総合して面積比率は、０．０１〜
０．２の範囲とすることが望ましい。そうすれば、低オ
ン抵抗と低Ｃｒｓｓを兼ね備えたデバイスが実現でき
る。次に、表面における第一導電型表面領域の形状が、
幅に対して長さの長いストライプ状をなすものとする。
そのようにしてもまた、ストライプ状の第一導電型表面
領域が第二導電型ウェル領域に囲まれているので、従来
のデバイスのような第二導電型ウェル領域が第一導電型
表面領域に囲まれて配置された構造と異なり、第二導電
型ウェル領域の形状効果による電界の強度の増加を抑制
することが可能となり、電圧支持層を低抵抗化しても高
い耐圧が確保できるようになる。In total, the area ratio is 0.01 to
A range of 0.2 is desirable. By doing so, a device having both low on-resistance and low Crss can be realized. Next, the shape of the first conductivity type surface region on the surface is
It shall be in the form of stripes having a length longer than the width.
Even so, since the striped first conductivity type surface region is surrounded by the second conductivity type well region, the second conductivity type well region as in the conventional device becomes the first conductivity type surface region. Unlike the enclosed structure, it is possible to suppress an increase in the electric field strength due to the shape effect of the second conductivity type well region, and it is possible to secure a high breakdown voltage even if the voltage support layer has a low resistance. .
【００２９】更に、前記半導体表面における前記ストラ
イプ状の第一導電型表面領域の主たる部分の幅を０．１
〜２μm の範囲とする。第一導電型表面領域のストライ
プの幅を小さくすることによって、第一導電形表面領域
とゲート絶縁膜を介して対向するゲート電極との間で構
成される容量Ｃｒｓｓを低減することが可能となる。し
かし、同時にオン抵抗が高くなる。Furthermore, the width of the main portion of the striped first conductivity type surface region on the semiconductor surface is set to 0.1.
The range is up to 2 μm. By reducing the width of the stripes of the first-conductivity-type surface region, it is possible to reduce the capacitance Crss formed between the first-conductivity-type surface region and the gate electrode facing each other via the gate insulating film. . However, at the same time, the on-resistance increases.
【００３０】第一導電形表面領域の幅を変えた試作デバ
イスについての、第一導電形表面領域の幅とＣｒｓｓお
よびオン抵抗Ｒonとの関係を図７に示す。横軸は第一導
電形表面領域の幅、縦軸はＣｒｓｓおよびＲonである。
第一導電形表面領域の長さは３．６mmとした。図７より
Ｃｒｓｓは第一導電形表面領域の幅に比例して大きくな
ることがわかる。従って、幅はできるだけ小さいほうが
望ましく、Ｃｒｓｓを実デバイスで許容できる１５pF以
下とするには、幅を約３μm 以下とする必要がある。FIG. 7 shows the relationship between the width of the first-conductivity-type surface region, Crss, and the on-resistance Ron for the prototype device in which the width of the first-conductivity-type surface region is changed. The horizontal axis is the width of the first conductivity type surface region, and the vertical axes are Crss and Ron.
The length of the surface region of the first conductivity type was 3.6 mm. It can be seen from FIG. 7 that Crss increases in proportion to the width of the first conductivity type surface region. Therefore, it is desirable that the width be as small as possible. In order to make Crss 15 pF or less, which is acceptable in an actual device, the width needs to be about 3 μm or less.
【００３１】一方Ｒonは、第一導電型表面領域の幅が
１．５ないし２μm で最小となる。幅が２．５μm より
大きくなると緩やかに増大しているが、逆に１μm より
も小さくなると、急速に増大している。従って、Ｒonを
実デバイスで許容出来うる最小値の２倍以下に抑えるた
めには、幅を０．１μm 以上とする必要がある。このよ
うにドレイン領域が短い範囲ではオン抵抗とＣｒｓｓは
トレードオフの関係にある。実使用上低オン抵抗で低Ｃ
ｒｓｓを両立するにはＣｒｓｓが１５ｐＦ以下でオン抵
抗が１．５Ω以下が望ましいことから第一導電型表面領
域の幅は０．１μm 以上、２μm 以下の範囲に限定され
る。そうして小さいＣｒｓｓが実現できれば、スイッチ
ング損失を小さくすることができる。On the other hand, Ron is minimized when the width of the surface region of the first conductivity type is 1.5 to 2 μm. The width gradually increases when the width becomes larger than 2.5 μm, but increases rapidly when the width becomes smaller than 1 μm. Therefore, in order to reduce Ron to less than twice the minimum value that can be tolerated by an actual device, the width needs to be 0.1 μm or more. In this way, the on-resistance and Crss have a trade-off relationship in the short drain region. Low on resistance and low C in actual use
Since it is desirable that Crss is 15 pF or less and the on-resistance is 1.5Ω or less in order to achieve both rss, the width of the first conductivity type surface region is limited to the range of 0.1 μm or more and 2 μm or less. If a small Crss is realized in this way, switching loss can be reduced.
【００３２】また、ストライプ状の第一導電型表面領域
の主たる部分の幅が広がると表面での電界強度が高くな
り耐圧が低下する。一方、上記表面ドレイン領域の主た
る部分の幅が狭くなるとＪＦＥＴ抵抗が増加してオン抵
抗が高くなるが、上のように最適の寸法範囲を限定する
ことで耐圧が低下せず、オン抵抗が高くならないデバイ
スが可能となる。When the width of the main portion of the striped first conductivity type surface region is increased, the electric field strength on the surface is increased and the breakdown voltage is lowered. On the other hand, when the width of the main part of the surface drain region is narrowed, the JFET resistance increases and the on-resistance increases, but by limiting the optimum dimensional range as described above, the breakdown voltage does not decrease and the on-resistance increases. A device that does not become possible is possible.
【００３３】ストライプ状の第一導電型表面領域の場合
にも、第二導電形ウェル領域と第一導電形ソース領域と
の表面積の和に対する前記第二導電形ウェル領域に囲ま
れて配置された第一導電形表面領域の面積比率を小さく
することによって、第一導電形表面領域とゲート絶縁膜
を介して対向するゲート電極との間で構成される容量Ｃ
ｒｓｓを低減することが可能となる。同時にオン抵抗が
増大するが、先に述べたように第一導電型表面領域の面
積比率の範囲を限定することで、耐圧の低下が起きず
に、オン抵抗の増加が許容範囲内で、Ｃｒｓｓも小さく
抑えることが出来るデバイスが可能となる。Also in the case of the striped first conductivity type surface region, it is arranged surrounded by the second conductivity type well region with respect to the sum of the surface areas of the second conductivity type well region and the first conductivity type source region. By reducing the area ratio of the first-conductivity-type surface region, the capacitance C formed between the first-conductivity-type surface region and the gate electrode opposed via the gate insulating film.
It is possible to reduce rss. At the same time, the on-resistance increases, but by limiting the range of the area ratio of the first-conductivity-type surface region as described above, the decrease of the breakdown voltage does not occur and the increase of the on-resistance is within the allowable range. It also enables devices that can be kept small.
【００３４】いくつかの手段を１つのデバイス内で満足
する構造とすることでより性能の向上するデバイスが可
能となる。ストライプ状の第一導電型表面領域の長さが
長くなると、同一面積でのチャネル幅が広がることから
オン抵抗が低くなるが、一方でデバイス内部のゲート抵
抗が高くなり、このことでスイッチング時間が遅くな
り、スイッチング損失が増加する。A device with improved performance becomes possible by constructing a structure in which some means are satisfied in one device. When the length of the striped first-conductivity-type surface region is increased, the channel resistance in the same area is expanded, so that the on-resistance is decreased, but on the other hand, the gate resistance inside the device is increased, which results in a switching time. Slow and increase switching loss.
【００３５】逆に第一導電型表面領域の長さ方向の途中
にゲート電極を設ける等して、長さを短くすると、デバ
イス内部のゲート抵抗は小さくなりスイッチング時間が
短くなることでスイッチング損失が低減するものの、同
一面積でのチャネル幅が狭くなることからオン抵抗が高
くなる。つまり第一導電型表面領域の長さを適当な範囲
に限定することが重要である。On the contrary, when the length is shortened by providing a gate electrode in the lengthwise direction of the surface region of the first conductivity type, the gate resistance inside the device is reduced and the switching time is shortened, resulting in a switching loss. Although it is reduced, the on-resistance is increased because the channel width in the same area is narrowed. That is, it is important to limit the length of the first conductivity type surface region to an appropriate range.
【００３６】第一導電形表面領域の長さを変えた試作デ
バイスについての、第一導電形表面領域の長さとスイッ
チング時間を支配する入力容量Ｃｉｓｓおよびオン抵抗
Ｒonとの関係を図８、９、１０、１１に示す。横軸は第
一導電形表面領域の長さ、縦軸はＣｉｓｓまたはＲonで
ある。第一導電形表面領域の幅１．６μm 、表面積比率
は０．１２とした。The relationship between the length of the first-conductivity-type surface region and the input capacitance Ciss and on-resistance Ron which govern the switching time is shown in FIGS. 10 and 11 are shown. The horizontal axis is the length of the first conductivity type surface region, and the vertical axis is Ciss or Ron. The width of the first conductivity type surface region was 1.6 μm, and the surface area ratio was 0.12.
【００３７】図８において、第一導電形表面領域の長さ
が５００μm 以上になるとＣｉｓｓは殆ど変わらない値
となるが、５００μm 以下では徐々に増加を示してい
る。図９は図８の中の第一導電形表面領域の長さが４０
０μm 以下の部分を拡大した特性図である。図９からＣ
ｉｓｓは１００μm 以下になると急激に増大することが
わかる。このことから、スイッチング時間を短くするた
めにはｎ- 表面領域の１方向に沿った長さは１００μm
以上、望ましくは５００μｍ以上に限定されるべきであ
ることがわかる。In FIG. 8, when the length of the surface region of the first conductivity type is 500 μm or more, Ciss has almost the same value, but when it is 500 μm or less, it gradually increases. FIG. 9 shows that the length of the first conductivity type surface region in FIG.
It is the characteristic view which expanded the part below 0 micrometer. 9 to C
It can be seen that the iss rapidly increases when it becomes 100 μm or less. Therefore, in order to shorten the switching time, the length of the n − surface region along one direction is 100 μm.
From the above, it can be seen that the thickness should preferably be limited to 500 μm or more.
【００３８】次にオン抵抗との関係を図１０と図１１に
示す。図１０に見られるように第一導電形表面領域の長
さが５００μｍ以上になるとオン抵抗は殆ど変わらない
値となるが、５００μｍ以下では徐々に増加を示してい
る。図１１は図１０の中のドレイン領域の長さが４００
μｍ以下の部分を拡大した特性である。図１１からオン
抵抗は１００μｍ以下になると急激に増加する。このこ
とから、オン抵抗を低くするためにはｎ- 表面領域の１
方向に沿った長さは１００μm 以上、特に５００μｍ以
上に限定されるべきである。Next, the relationship with the on-resistance is shown in FIGS. As shown in FIG. 10, when the length of the surface region of the first conductivity type is 500 μm or more, the on-resistance has a value that hardly changes, but when the length is 500 μm or less, it gradually increases. In FIG. 11, the length of the drain region in FIG.
This is a characteristic obtained by enlarging the part of μm or less. From FIG. 11, the on-resistance sharply increases when the resistance becomes 100 μm or less. Therefore, in order to reduce the on-resistance n - 1 of the surface area
The length along the direction should be limited to 100 μm or more, especially 500 μm or more.
【００３９】そのようにすれば、オン抵抗が低く、スイ
ッチング損失の小さいデバイスが実現出来る。また、ゲ
ート電極がストライプ状の複数の部分であってもよい。
そのようなゲート電極をマスクとして第二導電形ウェル
領域を形成すれば、その下方に必然的に第二導電形ウェ
ル領域で周囲を囲まれたストライプ状の第一導電型表面
領域が形成される。By doing so, a device having low on-resistance and small switching loss can be realized. Further, the gate electrode may be a plurality of stripe-shaped portions.
When the second conductivity type well region is formed using such a gate electrode as a mask, a striped first conductivity type surface region surrounded by the second conductivity type well region is inevitably formed below the well region. .
【００４０】先に、第一導電型表面領域の幅は０．１μ
m 以上、２μm 以下の範囲に限定されると記した。第一
導電型表面領域の幅は、第二導電形ウェル領域を形成す
る際のマスクとなるゲート電極の幅と不純物濃度の横方
向への拡散距離で決定される。従って、第一導電型表面
領域の幅を上記の適当な値にするためには、横方向拡散
距離を約２μm 弱とすると、ゲート電極の幅を４〜８μ
m 、望ましくは５〜７μm とするのが良いことになる。First, the width of the first conductivity type surface region is 0.1 μm.
It is stated that the range is limited to m or more and 2 μm or less. The width of the first-conductivity-type surface region is determined by the width of the gate electrode that serves as a mask when forming the second-conductivity-type well region and the lateral diffusion distance of the impurity concentration. Therefore, in order to set the width of the surface region of the first conductivity type to the above-mentioned appropriate value, when the lateral diffusion distance is set to about 2 μm or less, the width of the gate electrode is set to 4 to 8 μm.
m, preferably 5 to 7 μm.
【００４１】また、同じ理由で第一導電型表面領域の長
さは、ストライプ状ゲート電極の長さで決定されるの
で、ストライプ状ゲート電極の値についても先に記した
第一導電型表面領域の適当な値である１００μm 以上、
望ましくは５００μm 以上とするのがよいことになる。
ストライプ状のゲート電極間をつなぐ幅の狭いブリッジ
部分を有するものとすれば、ゲート抵抗が低減される。For the same reason, the length of the first-conductivity-type surface region is determined by the length of the stripe-shaped gate electrode. 100 μm or more, which is an appropriate value of
Desirably, the thickness is 500 μm or more.
The gate resistance is reduced by having a narrow bridge portion that connects the stripe-shaped gate electrodes.
【００４２】そして、そのゲート電極のブリッジ部分の
幅は４μm 未満であるものとする。４μm 未満であれ
ば、第二導電形ウェル領域を形成する際の横方向拡散距
離を約２μm とすると、ブリッジ部分の下方は両側から
の拡散により、第二導電形ウェル領域がつながってしま
い、第一導電型表面領域を囲む第二導電型ウェル領域が
形成される。The width of the bridge portion of the gate electrode is less than 4 μm. If it is less than 4 μm, if the lateral diffusion distance when forming the second-conductivity-type well region is set to about 2 μm, the second-conductivity-type well region is connected due to diffusion from both sides below the bridge portion. A second conductivity type well region surrounding the one conductivity type surface region is formed.
【００４３】ゲート電極のブリッジ部分の配置頻度につ
いては、ゲート電極の長さ５０μm当り一個以下、望ま
しくは２５０μm 当り一個以下とする。ゲート電極のブ
リッジ部分を多数設けると、デバイス内部のゲート抵抗
は小さくなるものの、ゲート・ドレイン間容量Ｃｇｄが
増すので、スイッチング速度が遅く、スイッチング損失
が増すことになる。また、ゲート電極の下方は、両側か
らの拡散により、第二導電形ウェル領域がつながるが、
その表面層に形成される第一導電型ソース領域の拡散深
さは浅いため、横方向拡散距離も短くつながらない。従
って、ゲート電極のブリッジ部分の下方はチャネルが形
成されず無効領域となるので、同一面積でのチャネル幅
が狭くなることからオン抵抗が高くなる。ブリッジ部分
を無闇に数を増やすことは得策でない。ストライプ状ゲ
ート電極の長さ１００μm 、望ましくは５００μm の間
に１個以上設けない方が良い。The arrangement frequency of the bridge portion of the gate electrode is one or less per 50 μm of the gate electrode length, preferably one or less per 250 μm. When a large number of bridge portions of the gate electrode are provided, the gate resistance inside the device is reduced, but the gate-drain capacitance Cgd is increased, so that the switching speed is slow and the switching loss is increased. Also, below the gate electrode, the second conductivity type well region is connected by diffusion from both sides,
Since the first conductivity type source region formed in the surface layer has a shallow diffusion depth, the lateral diffusion distance cannot be shortened. Therefore, since a channel is not formed below the bridge portion of the gate electrode and becomes an ineffective region, the channel width in the same area is narrowed and the on-resistance is increased. It is not a good idea to increase the number of bridges indiscriminately. It is better not to provide at least one stripe-shaped gate electrode with a length of 100 μm, preferably 500 μm.
【００４４】前記電圧支持層は、第一導電型の半導体領
域からなるものでも、第一導電型の半導体領域の表面に
近い部分が高抵抗層で下側が低抵抗層からなるもので
も、また第一導電型半導体領域と第二導電型半導体領域
を交互に配置したいわゆる超接合型としても良い。次に
耐圧を高めるための耐圧構造部分については次のような
手段を取る。まず、第一もしくは第二導電型の低抵抗層
と、その低抵抗層上に配置された少なくとも第一導電形
半導体領域を含む電圧支持層と、電圧支持層の表面層に
配置された第二導電型ウェル領域と、半導体表面におい
て前記第二導電型ウェル領域を囲んで配置された複数の
第二導電型ガードリングを備えた半導体装置において、
半導体装置の耐圧をＶbr (V) 、前記複数の第二導電型
ガードリングの数をｎ（本）としたとき、ｎを１．０×
Ｖbr／１００以上、より好ましくは、１．５×Ｖbr／１
００以上とする。The voltage support layer may be formed of a semiconductor region of the first conductivity type, a high resistance layer near the surface of the semiconductor region of the first conductivity type, and a low resistance layer on the lower side. A so-called super junction type in which one conductivity type semiconductor regions and second conductivity type semiconductor regions are alternately arranged may be used. Next, the following means is taken for the breakdown voltage structure portion for increasing the breakdown voltage. First, a low resistance layer of the first or second conductivity type, a voltage support layer including at least a first conductivity type semiconductor region disposed on the low resistance layer, and a second support layer disposed on the surface layer of the voltage support layer. In a semiconductor device including a conductivity type well region and a plurality of second conductivity type guard rings arranged around the second conductivity type well region on the semiconductor surface,
When the breakdown voltage of the semiconductor device is Vbr (V) and the number of the plurality of second conductivity type guard rings is n (pieces), n is 1.0 ×
Vbr / 100 or more, more preferably 1.5 × Vbr / 1
It is set to 00 or more.
【００４５】第二導電型ガードリングの数ｎ（本）を変
えた２次元シミュレーションと試作デバイスについて
の、ガードリングの数ｎと耐圧Ｖbr (V)との関係を図１
４に示す。横軸は耐圧Ｖbr (V)、縦軸はガードリングの
数ｎである。実験に使用したｎ- ドリフト層の特性は、
Ｓｉに不純物としてリンを用いたウウェハの特性で、比
抵抗ρ＝１８Ωcm、厚さｔ＝４８．５μm のＳｉ（ｂ1
線）と、ρ＝３２．５Ωcm，ｔ＝７６．５μm のＳｉ
（ｂ2 線）の２種類である。FIG. 1 shows the relationship between the number n of guard rings and the breakdown voltage Vbr (V) for the two-dimensional simulation and the prototype device in which the number n (two) of the second conductivity type guard rings is changed.
4 shows. The horizontal axis represents the breakdown voltage Vbr (V), and the vertical axis represents the number n of guard rings. The characteristics of the n − drift layer used in the experiment are as follows.
As a characteristic of a wafer using phosphorus as an impurity in Si, Si (b1 has a specific resistance ρ = 18 Ωcm and a thickness t = 48.5 μm.
Line) and Si with ρ = 32.5 Ωcm and t = 76.5 μm
There are two types (b2 line).
【００４６】各ウェハ共、ガードリングの本数が増える
に従い耐圧Ｖbrも高くなっている。しかし、ｎ- ドリフ
ト層のＳｉ特性から計算される平面接合の場合の理論耐
圧（それぞれ、６５４V 、１０１１V ）の９７〜９８％
程度の耐圧で飽和してしまい、それ以上ではガードリン
グ本数を増やしても耐圧は変わらなくなる。ガードリン
グの数ｎとしては、急速に耐圧が向上する領域が終わる
境界としてｎ＝１．０×Ｖbr／１００ の式（ｂ3 線）
が規定される。更にガードリング本数を増やしても殆ど
耐圧増加が起きない耐圧となるガードリング本数を示す
関係はｎ＝１．５×Ｖbr／１００（ｂ4 線）となる。With each wafer, the breakdown voltage Vbr increases as the number of guard rings increases. However, 97 to 98% of the theoretical breakdown voltage (654V and 1011V, respectively) in the case of a planar junction calculated from the Si characteristics of the n − drift layer.
The breakdown voltage is saturated at a certain level, and beyond that, the breakdown voltage does not change even if the number of guard rings is increased. The number n of guard rings is expressed by the formula (b3 line) of n = 1.0.times.Vbr / 100 as the boundary at which the region where the breakdown voltage is rapidly increased ends.
Is prescribed. Further, the relationship showing the number of guard rings that has a breakdown voltage that hardly increases even if the number of guard rings is increased is n = 1.5 × Vbr / 100 (line b4).
【００４７】従来の技術の耐圧構造では、前記Ｓｉ特性
から計算される平面接合耐圧の９０％程度に止まること
から、上式で示される以上のガードリング本数とするこ
とで高耐圧化の効果が期待出来る。一方、ｎの上限とし
ては、６．０×Ｖbr／１００以下と規定する。ガードリ
ングの本数を増やすと耐圧構造幅が広くなり、実デバイ
スではチップサイズが大きくなる弊害を生じる。図１４
から、ガードリング本数を増やしても耐圧が飽和してし
まうことから、ガードリング本数の上限を設けることが
実際的である。この上限は、本発明を適用したデバイス
の耐久性試験等で想定される耐圧構造表面の電荷蓄積効
果に対する耐量を考慮して、本発明の効果が始まる関係
のガードリング本数のおおむね６倍が相当である。つま
り、その関係式はｎ＝６．０×Ｖbr／１００となる。こ
の関係式以下のガードリング本数とすることで、デバイ
ス表面の電荷蓄積効果を防ぎながらチップサイズを小さ
く、高耐圧化が実現できる。In the conventional breakdown voltage structure, the breakdown voltage is limited to about 90% of the planar junction breakdown voltage calculated from the Si characteristics. Therefore, by increasing the number of guard rings shown by the above equation, the high breakdown voltage can be obtained. I can expect it. On the other hand, the upper limit of n is defined as 6.0 × Vbr / 100 or less. If the number of guard rings is increased, the width of the withstand voltage structure becomes wider, which causes an adverse effect of increasing the chip size in an actual device. 14
Therefore, since the breakdown voltage is saturated even if the number of guard rings is increased, it is practical to set the upper limit of the number of guard rings. This upper limit corresponds to approximately six times the number of guard rings in which the effect of the present invention begins, in consideration of the withstand capacity against the charge storage effect on the surface of the pressure resistant structure assumed in the durability test of the device to which the present invention is applied. Is. That is, the relational expression is n = 6.0 × Vbr / 100. By setting the number of guard rings equal to or less than this relational expression, it is possible to reduce the chip size and increase the breakdown voltage while preventing the charge accumulation effect on the device surface.
【００４８】次に、第二導電型ウェル領域と、第二導電
型ウェル領域側から数えて一番目の第二導電型ガードリ
ングとの間隔を１μm 以下、望ましくは０．５μm 以下
とする。第二導電型ウェル領域と一番目の第二導電型ガ
ードリングとの間隔を変えた２次元シミュレーションと
試作デバイスについて求めた、間隔と耐圧Ｖbr (V)との
関係を図１５に示す。横軸は間隔（μm ）、縦軸は耐圧
Ｖbr（V ）である。この時のｎ- ドリフト層の特性はρ
＝２２．５Ωｃｍ、厚さｔ＝５７．０μｍのＳｉを使用
した。ｐウェル領域、ガードリングの接合深さは３．５
μｍである。Next, the distance between the second-conductivity-type well region and the first second-conductivity-type guard ring counted from the second-conductivity-type well region side is set to 1 μm or less, preferably 0.5 μm or less. FIG. 15 shows the relationship between the distance and the breakdown voltage Vbr (V) obtained for the two-dimensional simulation in which the distance between the second conductivity type well region and the first guard ring for the second conductivity type was changed and for the prototype device. The horizontal axis represents the interval (μm) and the vertical axis represents the breakdown voltage Vbr (V). At this time, the characteristic of the n − drift layer is ρ
= 22.5 Ωcm, thickness t = 57.0 μm of Si was used. Junction depth of p-well region and guard ring is 3.5
μm.
【００４９】ｐウェル領域から一番目のガードリング迄
の間隔が離れるに従い、耐圧は単調に低下して、３μｍ
でｎ- ドリフト層と従来耐圧構造の組み合わせの耐圧
（ｃ2線）とほぼ同じになってしまう。図１５から、ｐ
ウェル領域と１本目のガードリングとの間隔は１μｍ以
下とすることでｎ- ドリフト層の持つ耐圧のおおむね９
５％以上（ｃ1 線）が確保でき、従来構造（ｃ2 線）よ
り５％耐圧向上可能となることがわかる。更に、ｐウェ
ル領域と１本目のガードリングとの間隔を０．５μｍ以
下とすると、耐圧が従来構造より約７．５％向上するこ
とになる。As the distance from the p-well region to the first guard ring increases, the breakdown voltage monotonically decreases to 3 μm.
Therefore, the withstand voltage (c2 line) of the combination of the n − drift layer and the conventional withstand voltage structure becomes almost the same. From FIG. 15, p
By setting the distance between the well region and the first guard ring to be 1 μm or less, the breakdown voltage of the n − drift layer is roughly 9
It can be seen that 5% or more (c1 line) can be secured and the breakdown voltage can be improved by 5% compared to the conventional structure (c2 line). Furthermore, if the distance between the p-well region and the first guard ring is 0.5 μm or less, the breakdown voltage will be improved by about 7.5% as compared with the conventional structure.
【００５０】オン抵抗と耐圧の関係は、Ｒon∝Ｖbr2.5
と知られている。従って、間隔を０．５μｍ以下とする
と、オン抵抗の２０％低減可能であり、画期的効果が得
られる。加えて、前記ウェルと前記１番目のガードリン
グとが半導体表面部分で接続された場合は表面部の接続
部分が空乏化すれば電界強度の緩和効果は最大で耐圧は
最も高く出来る。The relationship between the on-resistance and the breakdown voltage is Ron∝Vbr 2.5
Is known. Therefore, if the interval is 0.5 μm or less, the on-resistance can be reduced by 20%, and a epoch-making effect can be obtained. In addition, when the well and the first guard ring are connected at the semiconductor surface portion, if the connection portion of the surface portion is depleted, the effect of relaxing the electric field strength is maximum and the breakdown voltage can be the highest.
【００５１】なお、図１５でｐウェル領域と一番目のガ
ードリングの接続を示す０μm からｐウェルとガードリ
ングの重なりを示す負の寸法領域まで耐圧は上昇し、−
１μm 程度で飽和している。この理由は、ガードリング
がｐウェル領域から離れると、ｐウェル領域のｐｎ接合
の曲率形状により電界強度が増加して耐圧低下が発生
し、近づくと曲率形状に対する電界強度が緩和されて、
ｐウェル領域とガードリングの重なりが１μm 程度で曲
率形状効果が概ね無くなるからである。In FIG. 15, the breakdown voltage increases from 0 μm, which indicates the connection between the p-well region and the first guard ring, to a negative dimension region, which indicates the overlap between the p-well and the guard ring,
It is saturated at about 1 μm. The reason for this is that when the guard ring is separated from the p-well region, the electric field strength increases due to the curvature shape of the pn junction in the p-well area, and the breakdown voltage decreases.
This is because the effect of the curvature shape is almost eliminated when the p-well region and the guard ring overlap with each other by about 1 μm.
【００５２】更に、第二導電型ウェル領域側から数えて
一番目と二番目の第二導電型ガードリングの間隔を１．
５μm 以下、望ましくは１．０μm 以下、更に０．５μ
m 以下とする。一番目と二番目の第二導電型ガードリン
グの間隔を変えた２次元シミュレーションと試作デバイ
スについて求めた、間隔と耐圧Ｖbr (V)との関係を図１
６に示す。横軸は間隔（μm ）、縦軸は耐圧Ｖbr（V ）
である。Furthermore, the distance between the first and second guard rings of the second conductivity type counted from the second conductivity type well region side is 1.
5μm or less, desirably 1.0μm or less, further 0.5μ
m or less. Fig. 1 shows the relationship between the space and the breakdown voltage Vbr (V) obtained for the prototype device and the two-dimensional simulation in which the space between the first and second guard rings of the second conductivity type was changed.
6 shows. The horizontal axis is the interval (μm) and the vertical axis is the breakdown voltage Vbr (V)
Is.
【００５３】ｐウェル領域と１本目ガードリングとの間
隔が０．５μm であるものをｄ1 線で示し、１．０μm
であるものをｄ2 線で、１．５μm であるものをｄ3 線
で示している。２本目以降のガードリングに求められる
重要項目は１本目ガードリングで設定した耐圧を如何に
落とさないかである。そこで１本目と２本目のガードリ
ング間隔を１．５μm 以下とすることでｐウェルと1本
目ガードリングの関係で決まる耐圧のおおむね９８％以
上が確保出来る。１．０μm 以下とすることで９９％以
上、０．５μｍ以下とすることでおおね９９．５％以上
が確保可能な耐圧構造が可能となる。A line having a distance of 0.5 μm between the p-well region and the first guard ring is shown by a d1 line and is 1.0 μm.
Is shown by the d2 line, and that which is 1.5 .mu.m is shown by the d3 line. An important item required for the second and subsequent guard rings is how to prevent the breakdown voltage set by the first guard ring from being lowered. Therefore, by setting the interval between the first and second guard rings to be 1.5 μm or less, it is possible to secure approximately 98% or more of the breakdown voltage determined by the relationship between the p well and the first guard ring. When the thickness is 1.0 μm or less, it is possible to obtain a pressure resistant structure capable of ensuring 99% or more, and when the thickness is 0.5 μm or less, approximately 99.5% or more can be secured.
【００５４】上に述べた理由と同じく、１番目のガード
リングと２番目のガードリングとの間隔を狭くする程、
電圧支持層との接合部分の電界強度が緩和出来て、高耐
圧化が可能となる。更に、第二導電型ウェル領域側から
数えて二番目と三番目の第二導電型ガードリングの間隔
を２．０μm 以下、望ましくは１．０μm 以下とする。For the same reason as described above, the narrower the distance between the first guard ring and the second guard ring,
The electric field strength at the junction with the voltage support layer can be relaxed, and the breakdown voltage can be increased. Further, the distance between the second and third guard rings of the second conductivity type counted from the second conductivity type well region side is 2.0 μm or less, preferably 1.0 μm or less.
【００５５】二番目と三番目の第二導電型ガードリング
の間隔を変えた２次元シミュレーションと試作デバイス
について求めた、間隔と耐圧Ｖbr (V)との関係を表１に
示す。パラメータは第二導電型ウェル領域と一番目の第
二導電型ガードリングとの間隔である。一番目と二番目
の第二導電型ガードリングの間隔は１．０μm とした。Table 1 shows the relationship between the distance and the breakdown voltage Vbr (V) obtained for the two-dimensional simulation and the prototype device in which the distance between the second and third guard rings of the second conductivity type was changed. The parameter is the distance between the second conductivity type well region and the first second conductivity type guard ring. The distance between the first and second guard rings of the second conductivity type was 1.0 μm.
【００５６】[0056]
【表１】 [Table 1]
【００５７】何れも２本目と３本目のガードリング間隔
を２．０μｍ以下とすることで、ｐウェルと１本目、１
本目と２本目のガードリングで決まる耐圧のおおむね９
９％以上が確保できている。１．０μｍ以下とすれば、
前記耐圧のおおむね９９．５％以上が確保できている。
これらは前記と同じく、接合部分の電界強度が緩和出来
て、高耐圧化が可能となるのである。In both cases, the spacing between the second and third guard rings is set to 2.0 μm or less, so that the p-well and the first
The pressure resistance determined by the first and second guard rings is generally 9
9% or more is secured. If it is 1.0 μm or less,
About 99.5% or more of the pressure resistance can be secured.
Similar to the above, these can alleviate the electric field strength at the junction and enable a higher breakdown voltage.
【００５８】三番目の第二導電型ガードリングと四番目
の第二導電型ガードリングとの間隔が２．５μm 以下、
望ましくは２．０μm 以下とすれば、同様に接合部分の
電界強度が緩和出来て、高耐圧化が可能となる。第二導
電型ウェル領域と第二導電型ガードリングのうちの接合
深さの浅い方の深さをｄ1 としたとき、前記第二導電型
ウェル領域と第二導電型ウェル領域側から数えて一番目
の第二導電型ガードリングとの間隔をｄ1 ／４以下、望
ましくはｄ1 ／８以下とする。The distance between the third guard ring of the second conductivity type and the fourth guard ring of the second conductivity type is 2.5 μm or less,
Desirably, if the thickness is 2.0 μm or less, the electric field strength at the junction can be relaxed and the breakdown voltage can be increased. When the shallower junction depth of the second-conductivity-type well region and the second-conductivity-type guard ring is d 1 , counting from the second-conductivity-type well region and the second-conductivity-type well region side. the distance between one th second conductivity type guard ring d 1/4 or less, preferably to less than d 1/8.
【００５９】これらは、少し見方を変えて第二導電型ウ
ェル領域、または第二導電型ガードリングの接合深さを
基準にして、第二導電型ウェル領域と一番目の第二導電
型ガードリングとの間隔を規定したものである。前記同
様接合部分の電界強度が緩和出来て、高耐圧化が可能と
なる。また、第二導電型ガードリングの接合深さをｄ2
としたとき、一番目の第二導電型ガードリングと二番目
の第二導電型ガードリングとの間隔をｄ2 ／４以下、望
ましくはｄ2 ／８以下とする。From a different point of view, these are based on the second conductivity type well region or the junction depth of the second conductivity type guard ring and the second conductivity type well region and the first second conductivity type guard ring. It defines the interval between and. Similar to the above, the electric field strength at the junction can be relaxed, and a high breakdown voltage can be achieved. In addition, the junction depth of the second conductivity type guard ring is set to d 2
When a, the interval between one-th of the second conductivity type guard ring and the second second-conductivity-type guard ring d 2/4 or less, preferably to less d 2/8.
【００６０】更に、二番目の第二導電型ガードリングと
三番目の第二導電型ガードリングとの間隔をｄ2 ／４以
下、望ましくはｄ2 ／８以下とする。これらも、見方を
変えて第二導電型ガードリングの接合深さを基準にし
て、一番目の第二導電型ガードリングと二番目の第二導
電型ガードリング、または二番目の第二導電型ガードリ
ングと三番目の第二導電型ガードリングとの間隔を規定
したものである。前記同様接合部分の電界強度が緩和出
来て、高耐圧化が可能となる。[0060] Further, the distance between the second second-conductivity-type guard ring and the third of the second conductivity type guard ring d 2/4 or less, preferably to less d 2/8. These are also changed, and the first second conductivity type guard ring and the second second conductivity type guard ring, or the second second conductivity type, based on the junction depth of the second conductivity type guard ring. The distance between the guard ring and the third guard ring of the second conductivity type is defined. Similar to the above, the electric field strength at the junction can be relaxed, and a high breakdown voltage can be achieved.
【００６１】第二導電型ウェル領域と一番目の第二導電
型ガードリングとの間隔をl1、一番目の第二導電型ガー
ドリングと二番目の第二導電型ガードリングとの間隔を
l2としたとき、l2-l1を１μm 以下とし、一番目の第二
導電型ガードリングと二番目の第二導電型ガードリング
との間隔をl2、二番目の第二導電型ガードリングと三番
目の第二導電型ガードリングとの間隔をl3としたとき、
l3-l2を１μm 以下とする。更に、二番目の第二導電型
ガードリングと三番目の第二導電型ガードリングとの間
隔をl3、三番目の第二導電型ガードリングと四番目の第
二導電型ガードリングとの間隔をl4としたとき、l4-l3
を１μm 以下とする。The distance between the second conductivity type well region and the first second conductivity type guard ring is l 1 , and the distance between the first second conductivity type guard ring and the second second conductivity type guard ring is
When l 2 is set, l 2 -l 1 is set to 1 μm or less, the distance between the first second conductivity type guard ring and the second second conductivity type guard ring is l 2 , and the second second conductivity type guard ring is When the distance between the ring and the third guard ring of the second conductivity type is l 3 ,
l 3 -l 2 is 1 μm or less. Further, the distance between the second second conductivity type guard ring and the third second conductivity type guard ring is l 3 , the distance between the third second conductivity type guard ring and the fourth second conductivity type guard ring. when was the l 4, l 4 -l 3
Is 1 μm or less.
【００６２】これも見方を変えたもので、隣り合った二
つの間隔が余りに違い過ぎると、大きな方の部分で電解
強度が高くなり、降伏してしまう。それを避けるために
は、少なくとも四番目のガードリング付近までは、隣り
合った二つの間隔の差は１μm 以下とするのがよい。但
し、間隔の差l2-l1、l3-l2、l4-l3を０．５μm より小
さく設定していくと、耐圧を落とさない効果はあるが、
ガードリング間の電位差が小さくなり寸法効率が悪くな
ることから少なくとも０．２μm 以上が望ましいため、
間隔の差は０．５μm 程度、すなわち０．２〜０．８μ
m の範囲が最適である。This is also a view from a different point of view. If two adjacent spaces are too different from each other, the electrolytic strength is increased in the larger part and the device yields. In order to avoid this, the difference between two adjacent spaces should be 1 μm or less at least near the fourth guard ring. However, if the distance differences l 2 -l 1 , l 3 -l 2 , and l 4 -l 3 are set to be smaller than 0.5 μm, there is an effect that the breakdown voltage is not lowered,
Since the potential difference between the guard rings becomes small and the dimensional efficiency deteriorates, at least 0.2 μm or more is desirable.
The difference in spacing is about 0.5 μm, that is, 0.2 to 0.8 μm
The range of m is optimal.
【００６３】第二導電形ガードリングの数が多い場合に
は、その幅について、例えば一番目の第二導電型ガード
リングの幅が、五番目の第二導電型ガードリングの幅よ
り大きく、二番目の第二導電型ガードリングの幅が、六
番目の第二導電型ガードリングの幅より大きく、三番目
の第二導電型ガードリングの幅が、七番目の第二導電型
ガードリングの幅より大きいと規定する。When the number of the second conductivity type guard rings is large, for example, the width of the first second conductivity type guard ring is larger than the width of the fifth second conductivity type guard ring. The width of the second second conductivity type guard ring is larger than the width of the sixth second conductivity type guard ring, and the width of the third second conductivity type guard ring is the width of the seventh second conductivity type guard ring. It is defined as greater than.
【００６４】その様にすれば、外側のガードリング付近
よりも高い電界強度となる内側のガードリングの電界強
度を緩和することが出来るからである。更に、第二導電
型ウェル領域と一番目の第二導電型ガードリングとの間
の前記電圧支持層表面に絶縁膜を介して導電体膜を配置
する。その様に導電体膜を配置することにより、耐圧構
造表面の電荷が半導体表面に及ぼす影響を遮蔽出来るの
で、安定した耐圧が確保出来る。This is because the electric field strength of the inner guard ring, which is higher than that near the outer guard ring, can be relaxed. Further, a conductor film is arranged on the surface of the voltage support layer between the second conductivity type well region and the first second conductivity type guard ring via an insulating film. By arranging the conductor film in such a manner, the influence of the charges on the surface of the breakdown voltage structure on the surface of the semiconductor can be shielded, so that a stable breakdown voltage can be secured.
【００６５】特に、前記導電体膜がフローティング電位
であるものとする。上記の効果は前記導電体がフローテ
ィング電位であっても効果に変わりは無いので、隣接す
る同様の導電体膜と接続する必要が無い。全く同様に、
一番目の第二導電型ガードリングと二番目の第二導電型
ガードリングとの間、二番目の第二導電型ガードリング
と三番目の第二導電型ガードリングとの間、三番目の第
二導電型ガードリングと四番目の第二導電型ガードリン
グとの間の前記電圧支持層表面に絶縁膜を介して導電体
膜を配置しても同じ効果が得られる。Particularly, it is assumed that the conductor film has a floating potential. The above effect does not change even if the conductor is at a floating potential, so that it is not necessary to connect it to the adjacent similar conductor film. Exactly like
Between the first second conductivity type guard ring and the second second conductivity type guard ring, between the second second conductivity type guard ring and the third second conductivity type guard ring, the third The same effect can be obtained by disposing a conductor film on the surface of the voltage support layer between the second conductivity type guard ring and the fourth second conductivity type guard ring with an insulating film interposed therebetween.
【００６６】またそれらもフローティング電位として良
い。前記電圧支持層は、第一導電型の半導体領域からな
るものでも、第一導電型の半導体領域の表面側が高抵抗
層で下側が低抵抗層からなるものでも、また第一導電型
半導体領域と第二導電型半導体領域を交互に配置したい
わゆる超接合型としても良い。Also, they may be floating potentials. The voltage support layer is formed of a semiconductor region of the first conductivity type, even if the surface side of the semiconductor region of the first conductivity type is a high resistance layer and the lower side is a low resistance layer, and also a first conductivity type semiconductor region. A so-called super junction type in which second conductivity type semiconductor regions are alternately arranged may be used.
【００６７】半導体装置の表面には保護のため、有機高
分子材料膜からなる保護膜を配置するものとする。半導
体表面に配置された第二導電型ウェル領域に囲まれて配
置された第一導電型表面領域の、前記第二導電型ウェル
領域より浅い領域における抵抗率が、前記第二導電型ウ
ェル領域より深い領域の電圧支持層の抵抗率より低くす
ると良い。第一導電型表面領域の燐イオンのドーピング
量を２×１０12〜５×１０12cm-2、望ましくは２．５×
１０12〜４．０×１０12cm-2とすると良い。A protective film made of an organic polymer material film is arranged on the surface of the semiconductor device for protection. The resistivity of the first conductivity type surface region arranged surrounded by the second conductivity type well region arranged on the semiconductor surface is shallower than the second conductivity type well region, and is lower than the second conductivity type well region. It is better to lower the resistivity than the voltage support layer in the deep region. The doping amount of phosphorus ions in the first conductivity type surface region is 2 × 10 12 to 5 × 10 12 cm -2 , preferably 2.5 ×
It is good to set it to 10 12 to 4.0 × 10 12 cm -2 .
【００６８】そのようにすれば、先に述べたカウンター
ドープ法と同じく、第二導電型ウェル領域に囲まれて配
置された表面ドレイン領域におけるＪＦＥＴ抵抗の低減
に効果がある。特に本発明では、表面ドレイン領域の面
積比率を従来のものに比べ小さく規定していることか
ら、ＪＦＥＴ抵抗が大きくなりがちであるから、カウン
タードープの効果も大きい。By doing so, similarly to the counter-doping method described above, it is effective in reducing the JFET resistance in the surface drain region arranged surrounded by the second conductivity type well region. Particularly, in the present invention, since the area ratio of the surface drain region is defined to be smaller than that of the conventional one, the JFET resistance tends to increase, and the effect of counter-doping is also large.
【００６９】[0069]
【発明の実施の形態】以下に本発明の実施形態を添付図
面に基づいて説明する。
［実施例１］図２は本発明第一の実施形態のｎチャネル
縦型ＭＯＳＦＥＴの、主電流が流れる活性部分の部分断
面図である。ＭＯＳＦＥＴのチップには、主に周縁領域
に耐圧を保持するガードリング、フィールドプレートと
いった耐圧構造部分が設けられるが、その部分について
は後述する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the accompanying drawings. [Embodiment 1] FIG. 2 is a partial cross-sectional view of an active portion of the n-channel vertical MOSFET of the first embodiment of the present invention in which a main current flows. The MOSFET chip is mainly provided with a breakdown voltage structure portion such as a guard ring and a field plate that retains breakdown voltage in the peripheral region, which will be described later.
【００７０】低抵抗のｎ+ ドレイン層１１上の高比抵抗
のｎ- ドリフト層１２の表面層に選択的にｐウェル領域
１３が形成され、そのｐウェル領域１３の内部にｎ+ ソ
ース領域１５が形成されている。ｐウェル領域１３の間
には、ｎ- ドリフト層１２の一部であるｎ- 表面領域１
４が表面に達している。２１はコンタクト抵抗を改善す
るための高不純物濃度のｐ+ コンタクト領域である。A p well region 13 is selectively formed in the surface layer of the high resistivity n − drift layer 12 on the low resistance n + drain layer 11, and the n + source region 15 is formed inside the p well region 13. Are formed. An n − surface region 1 which is a part of the n − drift layer 12 is provided between the p well regions 13.
4 reaches the surface. Reference numeral 21 is a p + contact region having a high impurity concentration for improving the contact resistance.
【００７１】ｎ+ ソース領域１５とｎ- 表面領域１４と
に挟まれたｐウェル領域１３の表面上には、ゲート絶縁
膜１７を介して多結晶シリコンのゲート電極１８が設け
られている。１９はｎ+ ソース領域１５とｐ+ コンタク
ト領域２１とに共通に接触するソース電極である。この
ようにソース電極１９はゲート電極１８の上および側方
に形成された層間絶縁膜２２を介してゲート電極１８上
に延長されることが多い。ｎ+ ドレイン層１１の裏面側
には、ドレイン電極２０が設けられている。A gate electrode 18 of polycrystalline silicon is provided on the surface of p well region 13 sandwiched between n + source region 15 and n − surface region 14 with a gate insulating film 17 interposed therebetween. Reference numeral 19 is a source electrode commonly contacting the n + source region 15 and the p + contact region 21. In this way, the source electrode 19 is often extended onto the gate electrode 18 through the interlayer insulating film 22 formed on and above the gate electrode 18. A drain electrode 20 is provided on the back surface side of the n + drain layer 11.
【００７２】このデバイスの動作機構を簡単に説明す
る。阻止状態では一般に接地されているソース電極１９
と同電位のｐウェル領域１３からｎ- ドリフト層１２側
に向かって空乏層が広がって、空乏層の幅と電界強度で
決まる耐圧が確保される。空乏層の広がりはｎ- ドリフ
ト層１２の厚さと比抵抗とできまり、高耐圧を得る為に
は比抵抗を高く、厚さを厚くすれば良い。The operating mechanism of this device will be briefly described. Source electrode 19 which is generally grounded in the blocking state
The depletion layer spreads from the p-well region 13 at the same potential as the n − drift layer 12 side, and the breakdown voltage determined by the width of the depletion layer and the electric field strength is secured. The expansion of the depletion layer depends on the thickness of the n − drift layer 12 and the specific resistance. To obtain a high breakdown voltage, the specific resistance should be high and the thickness should be large.
【００７３】ゲート電極１８にソース電極１９に対して
プラス電位を印加すると、ゲート酸化膜１７を介してｐ
ウェル領域１３の表面層１６に反転層が形成されてチャ
ネルとして動作し、キャリアとして電子がｎ+ ソース領
域１５からチャネルを通ってｎ- 表面ドレイン層１４に
流れ、ｎ- ドリフト層１２、ｎ+ ドレイン層１１を経て
ドレイン電極２０に流れ、オン状態となる。When a positive potential is applied to the gate electrode 18 with respect to the source electrode 19, p
An inversion layer is formed in the surface layer 16 of the well region 13 to operate as a channel, and electrons as carriers flow from the n + source region 15 through the channel to the n − surface drain layer 14 and the n − drift layer 12, n +. It flows into the drain electrode 20 through the drain layer 11 and is turned on.
【００７４】図２の断面図は、図３６の従来のものと良
く似ており、異なっている点はｐウェル領域１３の間の
ｎ- 表面領域１４の幅が狭いことである。むしろこの実
施例１の縦型ＭＯＳＦＥＴの特徴を良く表しているの
は、図１の半導体基板表面の平面図である。なお図１で
は、通常半導体素子の周縁領域に設けられる耐圧構造部
を、本発明第一の実施形態の本質に係わらないため省略
している。The sectional view of FIG. 2 is very similar to the conventional one of FIG. 36, except that the width of the n − surface region 14 between the p well regions 13 is narrow. Rather, it is the plan view of the surface of the semiconductor substrate of FIG. 1 that better illustrates the characteristics of the vertical MOSFET of the first embodiment. In FIG. 1, the breakdown voltage structure portion that is usually provided in the peripheral region of the semiconductor element is omitted because it does not relate to the essence of the first embodiment of the present invention.
【００７５】図１において、ｐウェル領域１３が、多数
の１方向に延びたストライプ状のｎ - 表面領域１４を囲
んで配置されている。（なお、説明の便宜上一部のｎ-
表面領域１４を省略し、点で示した。）ストライプ状の
ｎ- 表面領域１４の長さが数種類あるのは、図３のチッ
プ表面の電極配置図におけるソース電極１９、ゲート金
属電極２７に対応させるためである。ソース電極１９の
幅が広い部分では、長いストライプ状ｎ- 表面領域１４
ａが配置され、ゲート金属電極２７が入り込んでいる部
分では短いストライプ状ｎ- 表面領域１４ｂ、ゲート電
極パッド２９が設けられてゲート金属電極の幅が広い部
分では、更に短いストライプ状ｎ- 表面領域１４ｃとな
っている。In FIG. 1, a large number of p-well regions 13 are provided.
Stripe-shaped n extending in one direction -Surround the surface area 14
It has been placed. (For convenience of explanation, some n-
The surface area 14 is omitted and is shown by dots. ) Striped
n-The fact that the surface region 14 has several lengths is because
Source electrode 19 and gate gold
This is because it corresponds to the metal electrode 27. Of the source electrode 19
In the wide area, long stripes n-Surface area 14
The part where a is arranged and the gate metal electrode 27 enters
Short striped n-Surface area 14b, gate charge
A portion where the electrode pad 29 is provided and the width of the gate metal electrode is wide
In minutes, shorter stripes n-The surface area 14c
ing.
【００７６】図３において、ソース電極１９の内部に外
部端子と接続するためのソースパッド２８が設けられて
いる。ソース電極１９を取り囲み、また一部がソース電
極１９の内部に向かってゲート金属電極２７が配置さ
れ、ソース電極１９の内部に向かったゲート金属電極２
７の一部に外部端子と接続するためのゲートパッド２９
が設けられている。図３のなかの最外周の周縁電極３０
は、ドレイン電極２０と同電位とされ、一般的に耐圧構
造部の最外周に設けられる空乏層の広がりを抑えるため
のストッパ電極である。In FIG. 3, a source pad 28 for connecting to an external terminal is provided inside the source electrode 19. The gate metal electrode 27 is arranged so as to surround the source electrode 19 and a part of the gate metal electrode 27 faces the inside of the source electrode 19.
Gate pad 29 for connecting to an external terminal on a part of 7
Is provided. The outermost peripheral electrode 30 in FIG.
Is a stopper electrode that has the same potential as that of the drain electrode 20 and that generally suppresses the spread of the depletion layer provided on the outermost periphery of the breakdown voltage structure portion.
【００７７】図４は、図１の半導体表面の各領域を作成
するマスクとなるゲート電極１８の形状、およびゲート
電極１８とソース電極接触部２４との相対配置関係を示
す平面図である。但し、ストライプの長さは一定の部分
である。共にストライプ状のソース電極接触部２４とゲ
ート電極１８とが、交互に配置されている。１方向に延
びたゲート電極１８の終端部は、一度細くなった後、再
び広くなっている。このゲート電極が終端の前に細くな
っているのは活性領域以外のゲート電極面積を最小限に
する為と、工程上ゲート電極１８をマスクとしてｐウェ
ル領域１３を形成する場合、アクセプタ不純物濃度の拡
散により、できるだけ前記の細くなったゲート電極の下
を覆うようにすることでＣｒｓｓの低減が可能となるた
めである。また、ゲート電極１８の端が広くなっている
のは、ゲート金属電極との接続のための接合部分２６が
設けられているためである。この接合部分２６の上に図
３のゲート金属電極２７が位置合わせされる。FIG. 4 is a plan view showing the shape of the gate electrode 18 serving as a mask for forming each region of the semiconductor surface of FIG. 1 and the relative positional relationship between the gate electrode 18 and the source electrode contact portion 24. However, the length of the stripe is a fixed portion. The source electrode contact portions 24 and the gate electrodes 18, both of which have stripe shapes, are arranged alternately. The end portion of the gate electrode 18 extending in one direction is once thinned and then widened again. This gate electrode is thinned before the termination because it minimizes the area of the gate electrode other than the active region, and when the p-well region 13 is formed using the gate electrode 18 as a mask in the process, the acceptor impurity concentration This is because Crss can be reduced by covering the gate electrode as thin as possible by diffusion. In addition, the reason why the end of the gate electrode 18 is wide is that the joint portion 26 for connection with the gate metal electrode is provided. The gate metal electrode 27 of FIG. 3 is aligned on the joint portion 26.
【００７８】もう一度図１に戻るが、ストライプ状ｎ-
表面領域１４ａ、ｂ、ｃの端の先に、ｐウェル領域１３
で囲まれた小さなｎ- 表面領域１４ｄが配置されている
のが見られる。このｎ- 表面領域１４ｄは、ゲート電極
１８の端の接合部分２６の下になった部分であり、接合
部分２６の寸法を加工工程の能力上必要な寸法としたと
き、ｐウェル領域１３で囲いきれなかったものである。
工程加工能力が十分に高ければ、このｎ- 表面領域１４
ｄはｐウェル領域１３で覆われてしまって消滅する。Returning to FIG. 1 again, stripe-shaped n −
The p well region 13 is formed at the tip of the surface regions 14a, 14b, 14c.
It can be seen that a small n - surface region 14d surrounded by is located. The n − surface region 14d is a portion below the junction portion 26 at the end of the gate electrode 18, and is surrounded by the p well region 13 when the dimensions of the junction portion 26 are set to dimensions required for the capability of the processing step. I couldn't cut it.
If the process capability is sufficiently high, this n − surface region 14
d is covered with the p-well region 13 and disappears.
【００７９】図５は、図１のＡ−Ａ線に沿った部分断面
図である。接合部分２６におけるゲート電極１８とゲー
ト金属電極２７との接続の様子が見られる。１７はゲー
ト酸化膜、１７ａは厚いフィールド酸化膜であり、１９
はソース電極である。このＡ−Ａ線に沿った部分の表面
電極上の位置を図３にＡ−Ａ線として示した。この実施
例１のＭＯＳＦＥＴの主な寸法例は次のような値とし
た。FIG. 5 is a partial sectional view taken along the line AA of FIG. The state of connection between the gate electrode 18 and the gate metal electrode 27 at the joint portion 26 can be seen. 17 is a gate oxide film, 17a is a thick field oxide film, and 19
Is a source electrode. The position on the surface electrode of the portion along the line AA is shown as line AA in FIG. The main dimensions of the MOSFET according to the first embodiment have the following values.
【００８０】図４のゲート電極１８の幅は５．６μm 、
長さは３．６mm、ゲート電極１８間は９．４μm 、すな
わちセルピッチを１５μm とした。そのゲート電極１８
をマスクにｐウェル領域１３を形成する不純物を導入す
る。これにより、図１のｎ-表面領域１４ａの幅は、
１．６μm 、その間のｐウェル領域１３の幅は１３．４
μm となる。図２のｐウェル領域１３の拡散深さは約４
μm 、ｎ+ ソース領域１５の幅は２．５μm 、拡散深さ
は０．３μm 、図４のソース電極接触領域２４の幅は７
μm である。このとき、半導体表面におけるｐウェル領
域１３の面積に対するｎ- 表面領域１４の面積比率はお
よそ０．１２となる。The width of the gate electrode 18 in FIG. 4 is 5.6 μm,
The length was 3.6 mm, the distance between the gate electrodes 18 was 9.4 μm, that is, the cell pitch was 15 μm. The gate electrode 18
An impurity for forming the p well region 13 is introduced using the mask as a mask. As a result, the width of the n − surface region 14a in FIG.
1.6 μm, and the width of the p-well region 13 between them is 13.4
μm. The diffusion depth of the p-well region 13 in FIG. 2 is about 4
μm, the width of the n + source region 15 is 2.5 μm, the diffusion depth is 0.3 μm, and the width of the source electrode contact region 24 of FIG. 4 is 7 μm.
μm. At this time, the area ratio of the n − surface region 14 to the area of the p well region 13 on the semiconductor surface is about 0.12.
【００８１】ちなみに、同じｎ- 表面領域１４のｐウェ
ル領域１３の面積に対する面積比率は、従来の図３７、
３８、３９のＭＯＳＦＥＴにおいてそれぞれ、約３、
２、１である。図１３は本実施形態のｎチャネル縦型Ｍ
ＯＳＦＥＴの耐圧構造部分の部分断面図である。図の左
方には活性部があり、右端はＭＯＳＦＥＴの端である。
一例として耐圧クラスは６００Ｖとする。Incidentally, the area ratio of the same n − surface area 14 to the area of the p well area 13 is the same as in the conventional case shown in FIG.
In the 38 and 39 MOSFETs, respectively, about 3,
Two and one. FIG. 13 shows an n-channel vertical M of this embodiment.
FIG. 3 is a partial cross-sectional view of a breakdown voltage structure portion of an OSFET. There is an active part on the left side of the figure, and the right end is the end of the MOSFET.
As an example, the breakdown voltage class is 600V.
【００８２】ｎ- ドリフト層１２の表面層端部にはｐ周
縁領域３３が形成されており、その表面に周縁電極３０
が設けられている。３７は表面保護のためのポリイミド
膜である。ｇ1 〜ｇ14はｐガードリングである。すなわ
ちソース電極１９とドレイン電極電位の周縁電極３０と
の間に１４本のガードリングｇ1 〜ｇ14が設けられてい
る。二本のガードリングの間の下方に記した数値はそれ
らのガードリング間の間隔をμm 単位で示しており、ソ
ース電極１９から遠ざかるに従って間隔が広くなってい
る。A p peripheral region 33 is formed at the end of the surface layer of the n − drift layer 12, and the peripheral electrode 30 is formed on the surface thereof.
Is provided. 37 is a polyimide film for surface protection. g 1 to g 14 are p guard rings. That is, 14 guard rings g 1 to g 14 are provided between the source electrode 19 and the peripheral electrode 30 having the drain electrode potential. The numerical value below the two guard rings indicates the distance between the guard rings in μm, and the distance becomes wider as the distance from the source electrode 19 increases.
【００８３】耐圧ＢＶDSS ＝６００Ｖ（以下Ｖbrとも記
す）のため、ｎ- ドリフト層１２を比抵抗：２０Ωcm、
厚さ５０μm とした。耐圧Ｖbr＝６００Ｖに対し、ガー
ドリングの数が１４本となっている。この本数は、先に
のべたガードリング本数ｎを規定する式、１．０×Ｖbr
／１００から求められる値、１．０×６００／１００＝
６本より多い。Since the breakdown voltage BV DSS = 600 V (hereinafter also referred to as Vbr), the n − drift layer 12 has a specific resistance of 20 Ωcm,
The thickness was 50 μm. The number of guard rings is 14 for the breakdown voltage Vbr = 600V. This number is 1.0 × Vbr, which is an expression that defines the number n of guard rings described above.
Value obtained from / 100, 1.0 × 600/100 =
There are more than six.
【００８４】ｐウェル領域１３と１本目ガードリングｇ
1 との間隔は０μm で接続している。１本目ガードリン
グｇ1 と２本目ガードリングｇ2 との間隔は０．５μm
、以降各ガードリング間隔は順番に１μm 、１．５μm
、２μm 、２．５μm 、３μm 、３．５μm 、４μm
、５μm 、６μm 、７μm 、８μm 、９μm と０．５
〜１μm ずつ大きくなるように設定されている。また、
ガードリングｇの幅は１本目から順に１４．５μm 、１
４．５μm 、１３．５μm 、１３．５μm 、１３．５μ
m 、１２．５μm 、１２．５μm 、１１．５μm 、１
１．５μm 、１０．５μm 、１０．５μm 、１０．５μ
m 、１０．５μm 、１０．５μm と遠くなる程幅が小さ
くなるように設定されている。ガードリングｇの深さは
ｐウェル領域１３と同じく４μm とした。P-well region 13 and first guard ring g
The distance from 1 is 0 μm. The distance between the first guard ring g 1 and the second guard ring g 2 is 0.5 μm
, And thereafter, the guard ring intervals are 1 μm and 1.5 μm, respectively.
2 μm, 2.5 μm, 3 μm, 3.5 μm, 4 μm
5 μm, 6 μm, 7 μm, 8 μm, 9 μm and 0.5
It is set to increase by ~ 1μm. Also,
The width of the guard ring g is 14.5 μm from the first, 1
4.5 μm, 13.5 μm, 13.5 μm, 13.5 μ
m, 12.5 μm, 12.5 μm, 11.5 μm, 1
1.5μm, 10.5μm, 10.5μm, 10.5μ
The width is set to be smaller as the distance becomes m, 10.5 μm, and 10.5 μm. The depth of the guard ring g was 4 μm as in the p well region 13.
【００８５】デバイスの耐圧は一般にソース電極１９を
グランド電位にしてドレイン電極２０に正バイアスを印
加した場合、ソース電位となるｐウェル領域１３とｎ-
ドリフト層１２間のｐｎ接合から空乏層がｎ- ドリフト
層１２に向かって広がる。活性部ではこの空乏層は半導
体表面のｐウェル領域１３から下側のｎ- ドリフト層１
２に向かって広がる。The breakdown voltage of the device is generally the p-well region 13 and n − which are the source potential when the source electrode 19 is at the ground potential and a positive bias is applied to the drain electrode 20.
A depletion layer spreads from the pn junction between the drift layers 12 toward the n − drift layer 12. In the active portion, this depletion layer is the n − drift layer 1 below the p well region 13 on the semiconductor surface.
Spread toward 2.
【００８６】一方耐圧構造部分では、ｐウェル領域１３
から下側のｎ- ドリフト層１２への他に、横方向に向か
っても空乏層が広がる。この横方向に広がる空乏層に対
してガードリングｇ1 〜ｇ14が非常に近くに設置されて
いるため、ｐウェル領域１３と１番目のｐガードリング
ｇ1 との間の半導体表面部分ではｐウェル領域１３の拡
散層が曲率を持つことによる形状効果で増加する電界強
度を抑制出来る。同様に各ガードリング間の電界強度を
抑制出来る。On the other hand, in the breakdown voltage structure portion, the p well region 13 is formed.
In addition to the lower n − drift layer 12, the depletion layer spreads in the lateral direction. Since the guard rings g 1 to g 14 are installed very close to the laterally extending depletion layer, p is formed in the semiconductor surface portion between the p well region 13 and the first p guard ring g 1. The electric field strength that increases due to the shape effect due to the curvature of the diffusion layer in the well region 13 can be suppressed. Similarly, the electric field strength between the guard rings can be suppressed.
【００８７】上記の設定とすることで、耐圧は６６４V
となつた。これは比抵抗２０Ωcm、ｎ- ドリフト層の厚
さ５０μm の場合の理論耐圧６８４V の９７％の耐圧が
確保できたことになる。従来の耐圧構造ではｐウェル領
域とｎ- ドリフト層との間のｐｎ接合部分の曲率形状部
分が耐圧を低下させる原因となっていたが、その直近に
１番目のガードリングを配置することにより、ｐウェル
領域から伸びる空乏層が簡単に１番目のガードリングに
到達し、曲率形状部分の電界強度を極端に低減すること
が可能となったものである。With the above setting, the breakdown voltage is 664V.
Tonatsuta. This means that a withstand voltage of 97% of the theoretical withstand voltage of 684 V when the specific resistance is 20 Ωcm and the thickness of the n − drift layer is 50 μm can be secured. In the conventional breakdown voltage structure, the curved shape portion of the pn junction portion between the p well region and the n − drift layer causes the breakdown voltage to decrease, but by disposing the first guard ring in the vicinity thereof, The depletion layer extending from the p-well region can easily reach the first guard ring and extremely reduce the electric field strength in the curved shape portion.
【００８８】同様の関係が１番目のガードリングと２番
目のガードリング間、２番目のガードリングと３番目の
ガードリング間のように隣り合うガードリング間で成立
することから、ｎ- ドリフト層の比抵抗が低くても高耐
圧化が可能となった。更に、Ｈｕの論文［Rec. Power E
lectronics Specialists Conf., San Diego,1979(IEEE,
1979) p.385 ］等によれば、ユニポーラデバイスのオ
ン抵抗ＲonはSince a similar relationship is established between adjacent guard rings such as between the first guard ring and the second guard ring, between the second guard ring and the third guard ring, the n − drift layer It has become possible to increase the withstand voltage even if the specific resistance is low. Furthermore, Hu's paper [Rec. Power E
lectronics Specialists Conf., San Diego, 1979 (IEEE,
1979) p.385], the on-resistance Ron of the unipolar device is
【００８９】[0089]
【数３】Ｒon∝（Ｖbr）2.5
で表され、耐圧Ｖbrの２．５乗に比例することが知られ
ている。[Formula 3] Ron∝ (Vbr) 2.5 , which is known to be proportional to the withstand voltage Vbr to the 2.5th power.
【００９０】つまり耐圧が１％向上すると、（同じ比抵
抗で厚さの薄いウェハを使用できるから）オン抵抗は約
２．５％低減できることになる。従って、耐圧５％の向
上は、オン抵抗の約１３％の低減につながり、耐圧７．
５％の向上はオン抵抗で２０％の大幅低減と画期的効果
を持つことになる。ここで、ｐウェル領域１３と１本目
ガードリングｇ1 との間隔を０μm として接続した意味
について、付け加える。That is, if the breakdown voltage is improved by 1%, the ON resistance can be reduced by about 2.5% (because a wafer having the same specific resistance and a small thickness can be used). Therefore, the improvement of the withstand voltage of 5% leads to the reduction of the on-resistance by about 13%, and the withstand voltage of 7.
An improvement of 5% will have a significant reduction of 20% in on-resistance and an epoch-making effect. Here, the meaning of connecting the p-well region 13 and the first guard ring g 1 with the gap of 0 μm is added.
【００９１】ｐウェル領域１３と１本目ガードリングｇ
1 とは、間隔が０μm で接続しているので、１本目ガー
ドリングｇ1 は一見意味が無いようにも考えられるが、
図１５に見られるようにそれらが接続し、或いは重なり
合っても耐圧の向上がもたらされる。ｐウェル領域１３
と１本目ガードリングｇ1 との間隔が０μm である意味
はもう一つある。ｐウェル領域１３と１本目ガードリン
グｇ1 とを形成するための不純物導入用マスクにおい
て、それらの間隔が０になるようにして置くことによっ
て、かりにプロセスのバラツキにより、０．５μm 以下
のオーバーエッチングがあったとしても、ｐウェル領域
１３と１本目ガードリングｇ1 との間隔は０．５μm 以
下に抑えられる。このようにプロセスバラツキをある程
度補償する効果をもっているのである。P well region 13 and first guard ring g
Since 1 is connected at an interval of 0 μm, it seems that the first guard ring g 1 is meaningless at first glance,
Even if they are connected or overlapped as seen in FIG. 15, an increase in breakdown voltage is brought about. p well region 13
There is another meaning that the distance between the first guard ring g 1 and the guard ring g 1 is 0 μm. In the impurity introduction mask for forming the p-well region 13 and the first guard ring g 1 , the distance between them is set to 0, and due to process variations, overetching of 0.5 μm or less is caused. Even if there is, the distance between the p-well region 13 and the first guard ring g 1 can be suppressed to 0.5 μm or less. In this way, it has the effect of compensating for process variations to some extent.
【００９２】耐圧クラスの異なるＭＯＳＦＥＴを試作
し、図３９の従来のＭＯＳＦＥＴと比較した。図１２
は、耐圧とＲonＡとの関係を比較した特性比較図であ
る。横軸は耐圧ＢＶDSS (V) 、縦軸はオン抵抗ＲonＡ(m
Ωcm2)であり、いずれも対数表示している。ＲonＡはほ
ぼ従来の半分になっており、本発明の効果が非常に大き
いことがわかる。図の傾向からこの効果は、試作してい
ないが耐圧１５０Ｖ以下においても期待出来る。MOSFETs having different withstand voltage classes were prototyped and compared with the conventional MOSFET shown in FIG. 12
FIG. 6 is a characteristic comparison diagram comparing the relationship between breakdown voltage and RonA. The horizontal axis represents the withstand voltage BV DSS (V), and the vertical axis represents the on-resistance RonA (m
Ωcm 2 ) and both are shown in logarithm. RonA is almost half that of the conventional one, and it can be seen that the effect of the present invention is extremely large. From the tendency shown in the figure, this effect can be expected even at a withstand voltage of 150 V or less, although not manufactured.
【００９３】更に、試作したＭＯＳＦＥＴについて、オ
ン抵抗とゲートドレイン間容量との積［Ｒon・Ｃｒｓ
ｓ］を３種類の耐圧クラス毎に従来品と比較し、表２に
まとめた。Further, regarding the prototyped MOSFET, the product of the on-resistance and the gate-drain capacitance [Ron.Crs
[s] is compared with the conventional product for each of the three breakdown voltage classes and summarized in Table 2.
【００９４】[0094]
【表２】 [Table 2]
【００９５】Ｒon・Ｃｒｓｓはいずれも従来の１／５程
度になっている。デバイスの損失はオン抵抗とスイッチ
ング損失で決まり、スイッチング損失はＣｒｓｓが小さ
い程小さくなることから［Ｒon・Ｃｒｓｓ］積の小さい
デバイスが損失が小さいことになる。この特性も本発明
品は従来品より大幅に小さくなっていて効果が非常に大
きいことが分かる。Both Ron and Crss are about 1/5 of the conventional one. The device loss is determined by the ON resistance and the switching loss, and the smaller the Crss, the smaller the switching loss. Therefore, the device having a small [Ron · Crss] product has a small loss. This characteristic also shows that the product of the present invention is significantly smaller than the conventional product, and the effect is very large.
【００９６】ゲート電極１８の幅を広げると、図６の傾
向と同様に、Ｒonの変動はあまり無いもののＣｒｓｓが
増大し、スイッチング損失が大きくなる。逆に、ゲート
電極１８の幅を狭めるとＣｒｓｓは低下するが、Ｒonが
増大し定常損失が大きくなる。１方向に延びたゲート電
極の１方向に沿った長さが実施例１ではチップの主電流
が流れる活性部のサイズにほぼ等しく４mm程度である。
この長さはチップの活性部のサイズとほぼ等しい長さで
も良いが、内部ゲート抵抗を増加させないために１００
μm 以上、好ましくは５００μm 以上の間隔でゲート電
極と接続する部分を設けても勿論かまわない。When the width of the gate electrode 18 is widened, Crss increases and switching loss increases, although there is not much variation in Ron, as in the tendency of FIG. On the contrary, when the width of the gate electrode 18 is narrowed, Crss decreases, but Ron increases and steady loss increases. In the first embodiment, the length of the gate electrode extending in one direction along one direction is approximately equal to the size of the active portion of the chip in which the main current flows and is about 4 mm.
This length may be almost equal to the size of the active portion of the chip, but it is 100 in order not to increase the internal gate resistance.
It is of course possible to provide a portion connected to the gate electrode at an interval of μm or more, preferably 500 μm or more.
【００９７】なお、図２の断面図が、図３６の従来のも
のと略同じであることからわかるように、実施例１のＭ
ＯＳＦＥＴの製造工程は、従来のものと略同じで良く、
ただパターンを変えるだけで実現できる。
［実施例２］図４１は本発明第二の実施形態のｎチャネ
ル縦型ＩＧＢＴの、主電流が流れる活性部分の部分断面
図である。ＩＧＢＴのチップには、主に周縁領域に耐圧
を保持するガードリング、フィールドプレートといった
耐圧構造部分が設けられるが、その部分については後述
する。As can be seen from the sectional view of FIG. 2 being substantially the same as the conventional one of FIG.
The manufacturing process of the OSFET may be almost the same as the conventional one,
It can be achieved simply by changing the pattern. [Embodiment 2] FIG. 41 is a partial cross-sectional view of the active portion of the n-channel vertical IGBT according to the second embodiment of the present invention in which the main current flows. The IGBT chip is mainly provided with a breakdown voltage structure portion such as a guard ring and a field plate for retaining breakdown voltage in the peripheral region, which will be described later.
【００９８】低抵抗のｐ+ ドレイン層１１ａ上の高比抵
抗のｎ- ドリフト層１２の表面層に選択的にｐウェル領
域１３が形成され、そのｐウェル領域１３の内部にｎ+
ソース領域１５が形成されている。ｐウェル領域１３の
間には、ｎ- ドリフト層１２の一部であるｎ- 表面領域
１４が表面に達している。ｎ+ ソース領域１５とｎ- 表
面領域１４とに挟まれたｐウェル領域１３の表面上に
は、ゲート絶縁膜１７を介して多結晶シリコンのゲート
電極１８が設けられている。１９はｎ+ ソース領域１５
とｐ+ コンタクト領域２１とに共通に接触するソース電
極である。このようにソース電極１９はゲート電極１８
の上および側方に形成された層間絶縁膜２２を介してゲ
ート電極１８上に延長されることが多い。ｐ+ ドレイン
層１１ａの裏面側には、ドレイン電極２０が設けられて
いる。A p-well region 13 is selectively formed in the surface layer of the high-resistivity n − drift layer 12 on the low-resistance p + drain layer 11a, and n + is formed inside the p-well region 13.
The source region 15 is formed. An n − surface region 14, which is a part of the n − drift layer 12, reaches the surface between the p well regions 13. A gate electrode 18 made of polycrystalline silicon is provided on the surface of the p well region 13 sandwiched between the n + source region 15 and the n − surface region 14 with a gate insulating film 17 interposed therebetween. 19 is the n + source region 15
And the p + contact region 21 in common. In this way, the source electrode 19 becomes the gate electrode 18
In many cases, it is extended over the gate electrode 18 via the interlayer insulating film 22 formed on and above. A drain electrode 20 is provided on the back surface side of the p + drain layer 11a.
【００９９】半導体表面の平面図、ゲート電極のコンタ
クト、金属電極等は、実施例１の図１、４、３と全く同
じでよい。実施例１のＭＯＳＦＥＴと異なっている点
は、断面構造であり、ドレイン電極２０が接しているの
が、ｎ+ ドレイン層ではなく、ｐ+ ドレイン層１１ａで
ある点である。The plan view of the surface of the semiconductor, the contact of the gate electrode, the metal electrode and the like may be exactly the same as those in FIGS. The difference from the MOSFET of the first embodiment is the sectional structure, and the drain electrode 20 is in contact with the p + drain layer 11a instead of the n + drain layer.
【０１００】動作は、ゲート電極１８への信号でドレイ
ン電極２０からソース電極１９へ流れる電流が制御され
る点では同じであるが、ｐ+ ドレイン層１１ａからｎ-
ドリフト層１２へ正孔が注入されるためバイポーラモー
ドとなり、オン抵抗がＭＯＳＦＥＴより低くなる。この
ＩＧＢＴにおいても、オン抵抗が従来のＩＧＢＴより、
約３０% 低減された。The operation is the same in that the current flowing from the drain electrode 20 to the source electrode 19 is controlled by the signal to the gate electrode 18, but the p + drain layers 11a to n −.
Since holes are injected into the drift layer 12, a bipolar mode is set and the on-resistance becomes lower than that of the MOSFET. Also in this IGBT, the on-resistance is lower than that of the conventional IGBT.
It was reduced by about 30%.
【０１０１】［実施例３］図４２は本発明第三の実施形
態のｎチャネル縦型ＩＧＢＴの、主電流が流れる活性部
分の部分断面図である。図４１の実施例２のＩＧＢＴと
の違いは、ｎ- ドリフト層が、高抵抗率部分１２ａと低
抵抗率部分１２ｂとからなる点である。[Embodiment 3] FIG. 42 is a partial cross-sectional view of an active portion of a n-channel vertical IGBT according to the third embodiment of the present invention, in which a main current flows. The difference from the IGBT of Example 2 in FIG. 41 is that the n − drift layer is composed of a high resistivity portion 12a and a low resistivity portion 12b.
【０１０２】低抵抗率部分１２ｂによって、逆電圧印加
時の空乏層の広がりが制限されるので、高比抵抗率部分
１２ａの厚さを薄くできる利点がある。従ってｎ- ドリ
フト層での電圧降下が低減され、実施例２のＩＧＢＴよ
り一層オン抵抗の低いＩＧＢＴとすることができる。
［実施例４］図１７は本発明第四の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴの活性部の部分断面図、図１８は斜
視図である。The low resistivity portion 12b limits the spread of the depletion layer when a reverse voltage is applied, and therefore, there is an advantage that the thickness of the high resistivity portion 12a can be reduced. Therefore, the voltage drop in the n − drift layer is reduced, and the IGBT having an on resistance lower than that of the IGBT according to the second embodiment can be obtained. [Embodiment 4] FIG. 17 is a partial sectional view of an active portion of an n-channel vertical MOSFET according to a fourth embodiment of the present invention, and FIG. 18 is a perspective view.
【０１０３】実施例１の縦型ＭＯＳＦＥＴの図２との違
いは、活性部における二つのｐウェル領域１３の間のｎ
- 表面領域１４であったところにｎカウンタードープ領
域３４が形成されている点である。ｎカウンタードープ
領域３４は、例えばドーズ量２．５×１０12〜４．０×
１０12cm-2の燐イオンのイオン注入および熱処理によっ
て形成される。深さは約４μm である。The vertical MOSFET of the first embodiment is different from that of FIG. 2 in that n between the two p well regions 13 in the active portion is different.
- in that the n counter-doped region 34 is formed at and the superficial region 14. The n counter-doped region 34 has, for example, a dose amount of 2.5 × 10 12 to 4.0 ×.
It is formed by ion implantation of 10 12 cm −2 phosphorus ions and heat treatment. The depth is about 4 μm.
【０１０４】図４３は、燐イオンのドース量と耐圧Ｖbr
およびオン抵抗Ｒonとの関係を示したものである。横軸
はドーズ量、縦軸はＶbrまたはＲonである。図４３にお
いて、燐イオンのドーズ量が２．５×１０12cm-2以上の
Ｒonは殆ど変わらない値であるが、２．０×１０12cm-2
以下ではＲonは急激に増大している。また、燐イオンの
ドーズ量が４．０×１０12cm-2以下のＶbrは殆ど変わら
ない値であるが、５．０×１０12cm-2以上では、Ｖbrが
急激に低下している。また、ＶGS＝−３０V において
も、４．４×１０12cm-2以上でＶbrが急激に低下してい
る。これらの結果により、ドーズ量は、２．０×１０12
〜５．０×１０12cm-2、より好ましくは２．５×１０12
〜４．０×１０12cm-2の範囲が良い。FIG. 43 shows the dose amount of phosphorus ions and the withstand voltage Vbr.
And the on resistance Ron. The horizontal axis represents the dose amount and the vertical axis represents Vbr or Ron. In FIG. 43, Ron at a phosphorus ion dose of 2.5 × 10 12 cm -2 or more is almost unchanged, but is 2.0 × 10 12 cm -2.
Below, Ron increases rapidly. Further, Vbr at a phosphorus ion dose of 4.0 × 10 12 cm -2 or less is almost unchanged, but at 5.0 × 10 12 cm -2 or more, Vbr sharply decreases. Further, even at VGS = −30V, Vbr sharply drops above 4.4 × 10 12 cm −2 . Based on these results, the dose amount is 2.0 × 10 12.
To 5.0 × 10 12 cm -2 , and more preferably 2.5 × 10 12
A range of up to 4.0 × 10 12 cm -2 is good.
【０１０５】このｎカウンタードープ領域３４を形成す
ることによって、ｐウェル領域１３に囲まれている表面
ドレイン領域で構成されるＪＦＥＴ抵抗が低減され、直
列抵抗分が低減されて、オン抵抗の低下につながる。本
実施例では、表面ドレイン領域の面積比率を小さくして
いるので、ＪＦＥＴ抵抗が増大する。このため、カウン
タードープによるオン抵抗の低減効果は大きい。By forming the n counter doped region 34, the JFET resistance constituted by the surface drain region surrounded by the p well region 13 is reduced, the series resistance is reduced, and the on resistance is lowered. Connect In this embodiment, since the area ratio of the surface drain region is made small, the JFET resistance increases. Therefore, the counter doping has a great effect of reducing the on-resistance.
【０１０６】図１９は第四の実施形態のｎチャネル縦型
ＭＯＳＦＥＴの耐圧構造部の部分断面図である。実施例
１の縦型ＭＯＳＦＥＴの図１３との違いは、 耐圧Ｖbr
＝６００Ｖに対し、ガードリングの数が６本となってい
ることである。この本数は、ガードリング本数ｎを規定
する前記の式から求められる１．０×Ｖbr／１００＝６
本と同じである。FIG. 19 is a partial cross-sectional view of the breakdown voltage structure portion of the n-channel vertical MOSFET of the fourth embodiment. The difference between the vertical MOSFET of the first embodiment and that of FIG. 13 is that the breakdown voltage Vbr
= 600V, the number of guard rings is six. This number is 1.0 × Vbr / 100 = 6 obtained from the above formula that defines the number n of guard rings.
It's the same as a book.
【０１０７】この設定とすることで、６２２V と理論耐
圧６８４V の９２％の耐圧が確保できた。勿論ガードリ
ング本数を増せば、耐圧はもっと高くできる。この実施
例４のＭＯＳＦＥＴについても、ｎ+ ドレイン層の代わ
りにｐ+ ドレイン層或いは図４２の低抵抗率部分１２ｂ
とｐ+ ドレイン層を設けることにより、実施例２、３の
ようにＩＧＢＴとすることができる。以後の実施例１４
迄のＭＯＳＦＥＴの例についても同様にｎ+ ドレイン層
を置き換えることでＩＧＢＴとすることができる。With this setting, a withstand voltage of 622V and a theoretical withstand voltage of 684V of 92% could be secured. Of course, the breakdown voltage can be further increased by increasing the number of guard rings. Also in the MOSFET of the fourth embodiment, instead of the n + drain layer, the p + drain layer or the low resistivity portion 12b of FIG.
And the p + drain layer are provided, the IGBT can be obtained as in the second and third embodiments. Subsequent Example 14
Similarly, in the examples of the MOSFETs up to the above, IGBTs can be obtained by replacing the n + drain layer.
【０１０８】［実施例５］図２０は本発明第五の実施形
態のｎチャネル縦型ＭＯＳＦＥＴの耐圧構造部分の部分
断面図である。実施例１の縦型ＭＯＳＦＥＴの図１３と
の違いは、ガードリング数が６本になっていることと、
二つのｐガードリングの間のフィールド酸化膜１７ａ上
に導電体である多結晶シリコン膜のフィールドプレート
３５が形成されている点である。[Embodiment 5] FIG. 20 is a partial sectional view of a breakdown voltage structure portion of an n-channel vertical MOSFET according to a fifth embodiment of the present invention. The difference between the vertical MOSFET of the first embodiment and that of FIG. 13 is that the number of guard rings is six.
The point is that a field plate 35 of a polycrystalline silicon film, which is a conductor, is formed on the field oxide film 17a between the two p guard rings.
【０１０９】デバイスは実使用状態ではドレイン電極２
０、ソース電極１９間に電圧が印加されていている。長
期の電圧印加時の信頼性に影響を与える項目に、デバイ
ス表面の電荷蓄積効果がある。耐圧構造部の両端にある
電極間にも電圧が印加されていると、耐圧構造部の表面
に電荷が誘起され、絶縁層を介して半導体表面、特にｎ
- ドリフト層１２の表面部分に影響を与え、半導体内部
の電界を乱して耐圧劣化に繋がる。The device has a drain electrode 2 in actual use.
A voltage is applied between 0 and the source electrode 19. An item that affects the reliability when a voltage is applied for a long period of time is a charge accumulation effect on the device surface. When a voltage is applied between the electrodes at both ends of the breakdown voltage structure, electric charges are induced on the surface of the breakdown voltage structure, and the semiconductor surface, particularly n
- influence the surface portion of the drift layer 12, leading to breakdown voltage disturbs the semiconductor internal field.
【０１１０】この例では、耐圧構造部の層間絶縁膜２２
とｎ- ドリフト層１２の表面のフィールド酸化膜１７ａ
表面との中間に多結晶シリコン膜のフィールドプレート
３５を設けることにより、静電遮蔽効果を利用して表面
電荷の影響を抑えることができる。なお、活性部ではソ
ース電極１９とゲート電極１８とがｎ- ドリフト層表面
を覆っているため、表面電荷の影響は受けない構造とな
っている。In this example, the interlayer insulating film 22 of the breakdown voltage structure portion is formed.
And the field oxide film 17a on the surface of the n − drift layer 12
By providing the field plate 35 of a polycrystalline silicon film in the middle of the surface, the effect of surface charge can be suppressed by utilizing the electrostatic shielding effect. Since the source electrode 19 and the gate electrode 18 cover the surface of the n − drift layer in the active portion, the structure is not affected by the surface charge.
【０１１１】すなわち、ｐウェル領域１３と１番目のガ
ードリングｇ1 との間及びガードリング間のｎ- 表面領
域１４に、フィールド酸化膜１７ａを介して導電体であ
る多結晶シリコン膜のフィールドプレート３５を配置す
るこにより、表面電荷蓄積効果が防止でき、信頼性上の
効果が期待できる。耐圧は実施例２とほぼ同じであっ
た。なお、フィールドプレート３５の電位はフローティ
ングとしたが、配線を設けて適当な電位を与えることも
できる。That is, in the n − surface region 14 between the p-well region 13 and the first guard ring g1 and between the guard rings, the field plate 35 made of a polycrystalline silicon film which is a conductor via the field oxide film 17a. By arranging, the surface charge accumulation effect can be prevented and a reliability effect can be expected. The breakdown voltage was almost the same as in Example 2. Although the potential of the field plate 35 is floating, it is possible to provide an appropriate potential by providing wiring.
【０１１２】［実施例６］図２１は本発明第六の実施形
態のｎチャネル縦型ＭＯＳＦＥＴのソース電極接触部２
４とゲート電極１８との相対配置関係を示す平面図であ
る。耐圧構造部は、実施例１と同様とした。実施例１の
図４で説明した構造と異なる点は、ストライプ状のゲー
ト電極１８の両端の他に、その中間にもゲート金属電極
との接合部分２６が設けられている点である。このよう
にすることによって、内部ゲート抵抗の低減およびオン
抵抗の増加抑制に効果がある。[Embodiment 6] FIG. 21 shows a source electrode contact portion 2 of an n-channel vertical MOSFET according to a sixth embodiment of the present invention.
4 is a plan view showing a relative arrangement relationship between the gate electrode 4 and the gate electrode 18. FIG. The breakdown voltage structure was the same as in Example 1. The difference from the structure described in FIG. 4 of the first embodiment is that a junction portion 26 with the gate metal electrode is provided not only at both ends of the stripe-shaped gate electrode 18 but also in the middle thereof. By doing so, it is effective to reduce the internal gate resistance and suppress the increase of the on-resistance.
【０１１３】半分の長さのストライプ状ゲート電極１８
のそれぞれの端に接合部分２６を設けるより、実施例６
の構造は活性部面積の効率を上げることができる。半導
体基板表面の平面図は、途中でｎ- 表面領域１４が途切
れ、小さなｎ- 表面領域が挟まれる。加工精度が高けれ
ば、その小さなｎ- 表面領域は無くすことができる。Striped gate electrode 18 having a half length
Example 6 rather than providing joints 26 at each end of the
This structure can increase the efficiency of the active area. In the plan view of the surface of the semiconductor substrate, the n − surface region 14 is interrupted in the middle, and a small n − surface region is sandwiched. If the processing accuracy is high, the small n − surface area can be eliminated.
【０１１４】この実施例６では、ゲート金属電極との接
合部分２６が、ゲート電極１８の中間に１箇所設けられ
ているだけであるが、当然同様の１方向に延びたゲート
電極に対して複数箇所設けることも可能である。
［実施例７］図２２は本発明第七の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴの半導体基板表面の平面図である。
なお図２２は図２と同様に耐圧構造部は省略して示され
ている。耐圧構造部は、実施例１と同様とした。In the sixth embodiment, only one junction 26 with the gate metal electrode is provided in the middle of the gate electrode 18, but a plurality of junctions 26 are naturally provided for the same gate electrode extending in one direction. It is also possible to provide it in places. [Embodiment 7] FIG. 22 is a plan view of the surface of a semiconductor substrate of an n-channel vertical MOSFET according to a seventh embodiment of the present invention.
Note that in FIG. 22, the breakdown voltage structure portion is omitted in the same manner as in FIG. 2. The breakdown voltage structure was the same as in Example 1.
【０１１５】この例ではｎ- 表面領域１４（複数あるこ
とを点で省略して示している）が、基本的に実施例１の
図１と同様に、ｐウェル領域１３で囲まれ、１方向にの
びた形状をしている。図２との違いは、ｎ- 表面領域１
４が１方向に延びていて、しかも延びた方向に対してお
おむね垂直な方向に複数の凸部３１を有している点であ
る。In this example, the n − surface region 14 (there is a plurality of them is omitted in the drawing) is basically surrounded by the p well region 13 in one direction as in FIG. 1 of the first embodiment. It has a stretched shape. The difference from FIG. 2 is that n − surface area 1
4 extends in one direction, and has a plurality of convex portions 31 in a direction substantially perpendicular to the extending direction.
【０１１６】この凸部３１の配置頻度はほぼ２５０μｍ
当たり１個に設定されており、また、この凸部３１のｎ
- 表面領域１４の延びた方向と垂直な方向への寸法は約
０．５μｍである。図２３は図２２の半導体表面の各領
域を作成するマスクとなるゲート電極１８の形状、およ
びゲート電極１８とソース電極接触部２４との相対配置
関係を示す平面図である。The arrangement frequency of the convex portions 31 is approximately 250 μm.
The number is set to one per n.
- dimension in a direction perpendicular to the direction extending in the surface region 14 is about 0.5 [mu] m. FIG. 23 is a plan view showing the shape of the gate electrode 18 serving as a mask for forming each region of the semiconductor surface of FIG. 22, and the relative positional relationship between the gate electrode 18 and the source electrode contact portion 24.
【０１１７】図２３の形状が図４の形状と異なる点は、
１方向に延びたゲート電極１８に、延びた方向に対して
垂直にゲート電極のブリッジ３２が設けられていること
である。このゲート電極のブリッジ３２の頻度は、ほぼ
２５０μｍ当たり１個に設定されている。また、このゲ
ート電極ブリッジ３２の幅は２．５μｍに設定してあ
る。The shape of FIG. 23 differs from the shape of FIG. 4 in that
The gate electrode 18 extending in one direction is provided with the gate electrode bridge 32 perpendicular to the extending direction. The frequency of the bridge 32 of the gate electrode is set to about 1 per 250 μm. The width of the gate electrode bridge 32 is set to 2.5 μm.
【０１１８】このゲート電極１８をマスクとして不純物
導入によりｐウェル領域１３を形成すると、ｐウェル領
域１３の表面横方法への拡散が２μｍで設計しているこ
とから、ゲート電極のブリッジ３２の下は、ブリッジ３
２の両側からの拡散領域が接続されるので、一本のｐウ
ェル領域１３となる。但し、ブリッジ３２の付け根の下
の部分では、両側からの拡散領域が接続されないので、
ｎ- 表面領域の凸部３１が残ることになる。When the p-well region 13 is formed by introducing impurities using the gate electrode 18 as a mask, the diffusion of the p-well region 13 to the lateral surface method is designed to be 2 μm. , Bridge 3
Since the diffusion regions from both sides of 2 are connected, one p-well region 13 is formed. However, in the portion below the root of the bridge 32, since the diffusion regions from both sides are not connected,
The convex portion 31 of the n − surface region remains.
【０１１９】この例では、ゲート電極１８がブリッジ３
２で接続されていることから、ゲート抵抗が低減され、
オン抵抗も低減される。
［実施例８］図２４は本発明第八の実施形態のｎチャネ
ル縦型ＭＯＳＦＥＴのゲート電極１８、およびゲート電
極１８とソース電極接触部２４との相対配置関係を示す
平面図である。耐圧構造部は実施例１と同様とした。In this example, the gate electrode 18 is the bridge 3
Since it is connected by 2, the gate resistance is reduced,
The on resistance is also reduced. [Embodiment 8] FIG. 24 is a plan view showing a gate electrode 18 of an n-channel vertical MOSFET according to an eighth embodiment of the present invention, and a relative positional relationship between the gate electrode 18 and a source electrode contact portion 24. The breakdown voltage structure was the same as in Example 1.
【０１２０】実施例７の図２３で説明した構造と異なる
点は、ストライプ状のゲート電極１８の両端の他に、そ
の中間にもゲート金属電極との接合部分２６が設けられ
ている点である。このようにすることによって、内部ゲ
ート抵抗の低減およびオン抵抗の増加抑制に効果的であ
る。半分の長さのストライプ状ゲート電極１８のそれぞ
れの端に接合部分２６を設けるより、実施例８の構造は
活性部面積の効率を上げることができる。The difference from the structure described in FIG. 23 of the seventh embodiment is that, in addition to both ends of the stripe-shaped gate electrode 18, a junction portion 26 with the gate metal electrode is provided in the middle thereof. . By doing so, it is effective to reduce the internal gate resistance and suppress the increase of the ON resistance. The structure of the eighth embodiment can increase the efficiency of the active portion area by providing the junction portions 26 at the respective ends of the half-length striped gate electrode 18.
【０１２１】半導体基板表面の平面図は、途中でｎ- 表
面領域１４が途切れ、小さなｎ- 表面領域が挟まれる。
加工精度が高ければ、このｎ- 表面領域１４ｄは無くす
ことができる。このゲート金属電極との接合部分は、こ
の実施例８では１方向に延びたゲート電極の中間に１箇
所設けられているだけであるが、当然同様の構造を１方
向に延びたゲート電極に対して複数箇所設けることも可
能である。In the plan view of the surface of the semiconductor substrate, the n − surface region 14 is interrupted in the middle, and a small n − surface region is sandwiched.
If the processing accuracy is high, this n − surface region 14d can be eliminated. In this embodiment, the junction with the gate metal electrode is provided only at one place in the middle of the gate electrode extending in one direction, but naturally the same structure is provided for the gate electrode extending in one direction. It is also possible to provide multiple locations.
【０１２２】［実施例９］図２５は本発明第九の実施形
態のｎチャネル縦型ＭＯＳＦＥＴの半導体基板表面の平
面図である。図２５には実施例１と同様に耐圧構造部は
省略して示している。耐圧構造部は実施例１と同様とし
た。図２５において、ｎ- 表面領域１４は１方向に延び
たストライプ状で、複数（複数あることを点で省略して
示している）が平行に配置され、周囲をｐウェル領域１
３で囲まれている。[Embodiment 9] FIG. 25 is a plan view of the surface of a semiconductor substrate of an n-channel vertical MOSFET according to a ninth embodiment of the present invention. In FIG. 25, the breakdown voltage structure is omitted as in the first embodiment. The breakdown voltage structure was the same as in Example 1. In FIG. 25, the n − surface region 14 is in the shape of a stripe extending in one direction, and a plurality (the plurality is shown by omitting the points) are arranged in parallel, and the n − surface region 14 is surrounded by the p well region 1.
Surrounded by 3.
【０１２３】図２６は図２５の半導体表面の各領域を作
成するマスクとなるゲート電極１８の形状、およびゲー
ト電極１８とソース電極接触部２４との配置関係を示す
平面図である。１方向に延びた形状のゲート電極１８が
複数配置されている。実施例１の図４と異なる点は、１
方向に延びたゲート電極１８の幅が全体で同じ幅となっ
ているところである。加工精度が十分に高ければ、この
ようにゲート電極１８の幅内でゲート金属電極接触部２
６が形成できる。FIG. 26 is a plan view showing the shape of the gate electrode 18 serving as a mask for forming each region on the semiconductor surface of FIG. 25, and the positional relationship between the gate electrode 18 and the source electrode contact portion 24. A plurality of gate electrodes 18 extending in one direction are arranged. The difference from FIG. 4 of the first embodiment is that
The widths of the gate electrodes 18 extending in the same direction are almost the same. If the processing accuracy is sufficiently high, the gate metal electrode contact portion 2 is thus formed within the width of the gate electrode 18.
6 can be formed.
【０１２４】図２７は、図２５のＢ−Ｂ線に沿った部分
断面図である。接合部分２６におけるゲート電極１８と
ゲート金属電極２７との接続の様子が見られる。１７は
ゲート酸化膜、１７ａは厚いフィールド酸化膜であり、
１９はソース電極である。実施例１の図５と比較する
と、ｎ- 表面領域１４ｄがないことがわかる。このＢ−
Ｂ線に沿った表面電極上の位置を図３にＢ−Ｂ線として
示した。FIG. 27 is a partial sectional view taken along the line BB of FIG. The state of connection between the gate electrode 18 and the gate metal electrode 27 at the joint portion 26 can be seen. 17 is a gate oxide film, 17a is a thick field oxide film,
Reference numeral 19 is a source electrode. Comparing with FIG. 5 of Example 1, it can be seen that there is no n − surface region 14d. This B-
The position on the surface electrode along line B is shown as line BB in FIG.
【０１２５】また、本実施例９ではゲート電極１８の１
方向に延びた終端部分の角を落として鋭角にならないよ
うな形状としているが、直角のまま終端していても本特
許の内容の作用・効果に影響は無い。
［実施例１０］次に図２８は本発明第十の実施形態のｎ
チャネル縦型ＭＯＳＦＥＴのゲート電極１８の形状、お
よびゲート電極１８とソース電極接触部２４との配置を
示す平面図である。耐圧構造部は実施例１と同様とし
た。In the ninth embodiment, the gate electrode 18 is
The shape of the terminal portion extending in the direction is made so as not to make an acute angle by dropping the corner, but even if it is terminated at a right angle, the action and effect of the contents of the present patent are not affected. [Embodiment 10] FIG. 28 shows n of the tenth embodiment of the present invention.
FIG. 6 is a plan view showing the shape of the gate electrode 18 of the channel vertical MOSFET and the arrangement of the gate electrode 18 and the source electrode contact portion 24. The breakdown voltage structure was the same as in Example 1.
【０１２６】実施例９の図２６で説明した構造と異なる
点は、ストライプ状のゲート電極１８の両端の他に、そ
の中間にもゲート金属電極との接合部分２６が設けられ
ている点である。このようにすることによって、内部ゲ
ート抵抗の低減およびオン抵抗の増加抑制に効果的であ
る。半分の長さのストライプ状ゲート電極１８のそれぞ
れの端に接合部分２６を設けるより、実施例２の構造は
活性部面積の効率を上げることができる。The difference from the structure described in FIG. 26 of the ninth embodiment is that, in addition to both ends of the stripe-shaped gate electrode 18, a junction portion 26 with the gate metal electrode is provided in the middle thereof. . By doing so, it is effective to reduce the internal gate resistance and suppress the increase of the ON resistance. The structure of the second embodiment can increase the efficiency of the active portion area by providing the junction portions 26 at the respective ends of the striped gate electrode 18 having a half length.
【０１２７】［実施例１１］図２９は、本発明実施例１
１のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜
視断面図である。これまでの例はいずれも電圧支持層が
単一のｎ- ドリフト層１２であった。しかし、電圧支持
層が単一の層でなければならないわけではない。[Embodiment 11] FIG. 29 shows Embodiment 1 of the present invention.
2 is a perspective sectional view of a breakdown voltage support layer portion of the n-channel vertical MOSFET of FIG. In all of the above examples, the voltage support layer is the single n − drift layer 12. However, the voltage support layer does not have to be a single layer.
【０１２８】近年、特に高耐圧の半導体装置において、
逆電圧印加時には空乏化する高不純物濃度で幅の狭いｎ
ドリフト領域４２ａとｐ仕切り領域４２ｂとを交互に並
べた並列ｐｎ層を電圧支持層とするいわゆる超接合半導
体装置が開発されている。図３０は本発明実施例１１の
ｎチャネル縦型ＭＯＳＦＥＴの主要部分の部分断面図で
ある。In recent years, especially in semiconductor devices with high breakdown voltage,
N with a high impurity concentration and a narrow width that is depleted when a reverse voltage is applied
A so-called super-junction semiconductor device has been developed in which a parallel pn layer in which drift regions 42a and p partition regions 42b are alternately arranged serves as a voltage support layer. FIG. 30 is a partial cross-sectional view of the main part of an n-channel vertical MOSFET according to Example 11 of the present invention.
【０１２９】図３０において、低抵抗のｎドレイン層１
１上にｎドリフト領域４２ａとｐ仕切り領域４２ｂとが
交互に配置されており、この並列ｐｎ層４２が逆電圧印
加時に耐圧をもつことになる。例えばそれぞれの幅が５
μm 程度の時、不純物濃度は単一のｎ- ドリフト層１２
の１００〜１０００倍に高濃度化でき、しかも厚さも薄
くできて、それだけオン抵抗を低減できる。In FIG. 30, a low resistance n drain layer 1 is formed.
1, n drift regions 42a and p partition regions 42b are alternately arranged, and this parallel pn layer 42 has a breakdown voltage when a reverse voltage is applied. For example, each width is 5
When it is about μm, the impurity concentration is a single n − drift layer 12
The concentration can be increased by 100 to 1000 times, and the thickness can be reduced, and the ON resistance can be reduced accordingly.
【０１３０】図３１（ａ）は、耐圧構造部分の半導体基
板表面の平面図、（ｂ）はＣ−Ｃ線に沿った断面図、
（ｃ）はＤ−Ｄ線に沿った断面図である。図３１（ｂ）
では、ｐガードリングがｎドリフト領域４２ａとｐ仕切
り領域４２ｂと平行に走ることになるが、図３１（ｃ）
ではｐガードリングがｎドリフト領域４２ａとｐ仕切り
領域４２ｂと直交している。FIG. 31A is a plan view of the surface of the semiconductor substrate in the breakdown voltage structure portion, and FIG. 31B is a sectional view taken along the line CC.
(C) is sectional drawing which followed the DD line. FIG. 31 (b)
Then, the p guard ring runs parallel to the n drift region 42a and the p partition region 42b.
In, the p guard ring is orthogonal to the n drift region 42a and the p partition region 42b.
【０１３１】図３１（ｃ）では複数のｐガードリングが
ｐ仕切り領域４２ｂによって短絡されることになるが、
ｐ仕切り領域４２ｂの厚さは非常に薄いため、逆バイア
ス時には空乏化するので問題無いことが実験で確認され
た。図３１（ａ）、（ｂ）および（ｃ）に見られるよう
にｎチャネル縦型ＭＯＳＦＥＴの最外周部分は並列ｐｎ
層４２を止めて、高抵抗領域３８とする。In FIG. 31C, a plurality of p guard rings are short-circuited by the p partition region 42b.
It has been confirmed by experiments that the p partition region 42b has a very small thickness and is depleted at the time of reverse bias, so that there is no problem. As shown in FIGS. 31A, 31B, and 31C, the outermost peripheral portion of the n-channel vertical MOSFET is parallel pn.
Layer 42 is turned off to provide high resistance region 38.
【０１３２】なお図３０において、ｎドリフト領域４２
ａとｐ仕切り領域４２ｂの方向と、ｐウェル領域１３の
方向とが平行になっているが必ずしも平行でならなけれ
ばならない訳ではなく、直交しても良い。直交の場合
は、ｐウェル領域１３が必ずｎドリフト領域４２ａとｐ
仕切り領域４２ｂと接するので製造が容易である。
［実施例１２］図３２は、本発明実施例１２のｎチャネ
ル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図であ
る。In FIG. 30, the n drift region 42 is formed.
The directions of the a and p partition regions 42b and the direction of the p well region 13 are parallel, but they do not necessarily have to be parallel, and may be orthogonal. In the case of the right angle, the p well region 13 is always connected to the n drift region 42a and p region.
Since it is in contact with the partition region 42b, it is easy to manufacture. [Embodiment 12] FIG. 32 is a perspective sectional view of a breakdown voltage supporting layer portion of an n-channel vertical MOSFET according to Embodiment 12 of the present invention.
【０１３３】低抵抗のｎドレイン層１１上にｎドリフト
領域４２ａとｐ仕切り領域４２ｂとが交互に配置された
並列ｐｎ４２、更にその上にｎ- ドリフト層１２が形成
されている。その上側のｎ- ドリフト層１２にｐウェル
領域１３から上の構造が形成される。A parallel pn 42 in which n drift regions 42a and p partition regions 42b are alternately arranged is formed on a low-resistance n drain layer 11, and an n − drift layer 12 is further formed thereon. A structure above the p well region 13 is formed in the n − drift layer 12 on the upper side thereof.
【０１３４】［実施例１３］図３３は本発明実施例１３
のｎチャネル縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視
断面図である。実施例１１のＭＯＳＦＥＴの変形例と見
ることができる。すなわち、並列ｐｎ層のｐ仕切り領域
４２ｂが薄板状でなく球状とされて、規則的に配置さ
れ、ｎドリフト領域４２ａはそれを包む領域とされてい
る。[Embodiment 13] FIG. 33 shows Embodiment 13 of the present invention.
3 is a perspective sectional view of a breakdown voltage support layer portion of the n-channel vertical MOSFET of FIG. It can be seen as a modification of the MOSFET of the eleventh embodiment. That is, the p partition regions 42b of the parallel pn layer are not a thin plate shape but a spherical shape and are regularly arranged, and the n drift region 42a is a region that encloses them.
【０１３５】ｎドリフト領域４２ａとｐ仕切り領域４２
ｂとの不純物濃度を適当に選ぶことにより、このような
構造も考えられる。
［実施例１４］図３４は本発明実施例１４のｎチャネル
縦型ＭＯＳＦＥＴの耐圧支持層部分の斜視断面図であ
る。これも実施例１１の変形例と見ることができる。The n drift region 42a and the p partition region 42
Such a structure is also conceivable by appropriately selecting the impurity concentration with b. [Embodiment 14] FIG. 34 is a perspective sectional view of a breakdown voltage supporting layer portion of an n-channel vertical MOSFET according to Embodiment 14 of the present invention. This can also be seen as a modification of the eleventh embodiment.
【０１３６】すなわち、並列ｐｎ層のｐ仕切り領域４２
ｂが薄板状でなく円柱状とされて、規則的に配置され、
ｎドリフト領域４２ａはそれを囲む領域とされている。
図３５（ａ）は、耐圧構造部分の半導体基板表面の平面
図、（ｂ）はＥ−Ｅ線に沿った断面図である。図３５
（ａ）および（ｂ）に見られるようにｎチャネル縦型Ｍ
ＯＳＦＥＴの最外周部分は並列ｐｎ層４２でなく、高抵
抗領域３８とする。That is, the p partition region 42 of the parallel pn layer is formed.
b is not a thin plate shape but a cylindrical shape and is regularly arranged,
The n drift region 42a is a region surrounding it.
FIG. 35A is a plan view of the surface of the semiconductor substrate in the breakdown voltage structure portion, and FIG. 35B is a sectional view taken along the line EE. Fig. 35
N-channel vertical M as seen in (a) and (b)
The outermost peripheral portion of the OSFET is not the parallel pn layer 42 but the high resistance region 38.
【０１３７】以上幾つかの例を基に説明したが、活性部
と耐圧構造部とは互いに独立であり、自由に組み合わせ
ることができる。また、いずれの実施例においても活性
部のｎ- 表面領域１４をｎカウンタードープ領域３４と
しても良い。特に本発明の耐圧構造は、ＭＯＳゲートを
もつ半導体装置に限らず、プレーナトランジスタ等のバ
イポーラ半導体装置にも適用できる。Although the above description is based on some examples, the active portion and the breakdown voltage structure portion are independent of each other and can be freely combined. Further, in any of the embodiments, the n − surface region 14 of the active portion may be the n counter doped region 34. In particular, the breakdown voltage structure of the present invention can be applied not only to a semiconductor device having a MOS gate but also to a bipolar semiconductor device such as a planar transistor.
【０１３８】[0138]
【発明の効果】以上説明したように本発明は、ＭＯＳ半
導体装置において、第一導電型電圧支持層の表面露出部
である第一導電型表面領域が、第二導電型ウェル領域に
囲まれており、第一導電型ソース領域を含めた第二導電
型ウェル領域の表面積に対して、その表面積の比を０．
０１〜０．２の範囲内とし、或いはその形状を、その幅
が０．１〜２μm のストライプ状とすることによって、
オン抵抗と耐圧とのトレードオフ関係を大幅に改善し、
高耐圧でありながらオン抵抗の低い、更にスイッチング
損失も少ないものを実現できることを示した。As described above, according to the present invention, in the MOS semiconductor device, the first conductivity type surface region, which is the surface exposed portion of the first conductivity type voltage support layer, is surrounded by the second conductivity type well region. The ratio of the surface area to the surface area of the second conductivity type well region including the first conductivity type source region is 0.
Within the range of 01 to 0.2, or by making the shape into a stripe shape having a width of 0.1 to 2 μm,
Significantly improved the trade-off relationship between on-resistance and breakdown voltage,
It has been shown that a high withstand voltage, low on-resistance, and low switching loss can be realized.
【０１３９】また、耐圧構造部に関しては、耐圧に応じ
て沢山のガードリングを、互いに近接して設けることに
より、平面接合の場合の理論耐圧の９７% 以上を容易に
実現できるようになった。そして耐圧の向上により、薄
いＳｉ基板を用いることが可能になり、オン抵抗の低減
につながることも明らかにした。従来のＭＯＳ半導体装
置の工程等を変える必要が無く、パターンを変えるだけ
で大幅な特性改善が可能な本発明は、特にパワー半導体
の分野で大きな貢献をなすものである。Further, regarding the breakdown voltage structure portion, it is possible to easily realize 97% or more of the theoretical breakdown voltage in the case of planar bonding by providing many guard rings close to each other according to the breakdown voltage. It was also clarified that the improvement of the breakdown voltage enables the use of a thin Si substrate, which leads to the reduction of the on-resistance. The present invention, which does not need to change the process of the conventional MOS semiconductor device and can greatly improve the characteristics only by changing the pattern, makes a great contribution especially in the field of power semiconductors.
【図１】本発明実施例１のｎチャネル縦型ＭＯＳＦＥＴ
の基板表面の平面図FIG. 1 is an n-channel vertical MOSFET according to a first embodiment of the present invention.
Plan view of the substrate surface
【図２】実施例１のｎチャネル縦型ＭＯＳＦＥＴの活性
部分の部分断面図FIG. 2 is a partial cross-sectional view of an active portion of an n-channel vertical MOSFET of Example 1.
【図３】実施例１のｎチャネル縦型ＭＯＳＦＥＴチップ
の金属電極平面図FIG. 3 is a plan view of a metal electrode of an n-channel vertical MOSFET chip of Example 1.
【図４】実施例１のｎチャネル縦型ＭＯＳＦＥＴのゲー
ト電極、ソース電極配置図FIG. 4 is a layout diagram of a gate electrode and a source electrode of an n-channel vertical MOSFET of Example 1.
【図５】図１のＡ−Ａ線に沿った部分断面図5 is a partial cross-sectional view taken along the line AA of FIG.
【図６】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域面積比率とＣｒｓｓ、Ｒonとの関係
を示す特性図FIG. 6 is a characteristic diagram showing the relationship between the surface n drain region area ratio and Crss, Ron in a prototype n-channel vertical MOSFET.
【図７】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域の主たる部分の幅とＣｒｓｓ、Ｒon
との関係を示す特性図FIG. 7 shows the width of the main part of the surface n drain region and Crss, Ron in a prototype n channel vertical MOSFET.
Characteristic diagram showing the relationship with
【図８】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特
性図FIG. 8 is a characteristic diagram showing the relationship between the length of the surface n drain region and Ciss in a prototype n-channel vertical MOSFET.
【図９】試作したｎチャネル縦型ＭＯＳＦＥＴにおける
表面ｎドレイン領域の長さとＣｉｓｓとの関係を示す特
性図FIG. 9 is a characteristic diagram showing the relationship between the length of the surface n drain region and Ciss in a prototype n-channel vertical MOSFET.
【図１０】試作したｎチャネル縦型ＭＯＳＦＥＴにおけ
る表面ｎドレイン領域の長さとＲonとの関係を示す特性
図FIG. 10 is a characteristic diagram showing the relationship between the length of the surface n drain region and Ron in a prototype n-channel vertical MOSFET.
【図１１】試作したｎチャネル縦型ＭＯＳＦＥＴにおけ
る表面ｎドレイン領域の長さとＲonとの関係を示す特性
図FIG. 11 is a characteristic diagram showing the relationship between the length of the surface n drain region and Ron in a prototype n-channel vertical MOSFET.
【図１２】本発明のｎチャネル縦型ＭＯＳＦＥＴおよび
比較例における耐圧とＲonＡの関係を比較した比較図FIG. 12 is a comparison diagram comparing the relationship between breakdown voltage and RonA in an n-channel vertical MOSFET of the present invention and a comparative example.
【図１３】実施例１のｎチャネル縦型ＭＯＳＦＥＴの耐
圧構造部分の部分断面図FIG. 13 is a partial cross-sectional view of a breakdown voltage structure portion of an n-channel vertical MOSFET of Example 1.
【図１４】耐圧Ｖbrとガードリング本数の関係を示す特
性図FIG. 14 is a characteristic diagram showing the relationship between the breakdown voltage Vbr and the number of guard rings.
【図１５】ｐウェルと1本目ガードリングとの間隔とＶb
rとの関係を示す特性図FIG. 15: Distance between p well and first guard ring and Vb
Characteristic diagram showing the relationship with r
【図１６】１本目と２本目ガードリングとの間隔とＶbr
との関係を示す特性図FIG. 16: Vbr between the first guard ring and the second guard ring
Characteristic diagram showing the relationship with
【図１７】本発明実施例４のｎチャネル縦型ＭＯＳＦＥ
Ｔの活性部分の部分断面図FIG. 17 is an n-channel vertical MOSFE according to a fourth embodiment of the present invention.
Partial cross-sectional view of the active portion of T
【図１８】本発明実施例４のｎチャネル縦型ＭＯＳＦＥ
Ｔの活性部分の部分斜視図FIG. 18 is an n-channel vertical MOSFE according to a fourth embodiment of the present invention.
Partial perspective view of the active portion of T
【図１９】本発明実施例４のｎチャネル縦型ＭＯＳＦＥ
Ｔの耐圧構造部分の部分断面図FIG. 19 is an n-channel vertical MOSFE according to a fourth embodiment of the present invention.
Partial cross-sectional view of the withstand voltage structure part of T
【図２０】本発明実施例５のｎチャネル縦型ＭＯＳＦＥ
Ｔの耐圧構造部分の部分断面図FIG. 20 is an n-channel vertical MOSFE according to a fifth embodiment of the present invention.
Partial cross-sectional view of the withstand voltage structure part of T
【図２１】本発明実施例６のｎチャネル縦型ＭＯＳＦＥ
Ｔのゲート電極、ソース電極配置図FIG. 21 is an n-channel vertical MOSFE according to a sixth embodiment of the present invention.
Layout of T gate and source electrodes
【図２２】本発明実施例７のｎチャネル縦型ＭＯＳＦＥ
Ｔの基板表面の平面図FIG. 22 is an n-channel vertical MOSFE according to a seventh embodiment of the present invention.
Plan view of the substrate surface of T
【図２３】本発明実施例７のｎチャネル縦型ＭＯＳＦＥ
Ｔのゲート電極、ソース電極配置図FIG. 23 is an n-channel vertical MOSFE according to a seventh embodiment of the present invention.
Layout of T gate and source electrodes
【図２４】本発明実施例８のｎチャネル縦型ＭＯＳＦＥ
Ｔのゲート電極、ソース電極配置図FIG. 24 is an n-channel vertical MOSFE according to an eighth embodiment of the present invention.
Layout of T gate and source electrodes
【図２５】本発明実施例９のｎチャネル縦型ＭＯＳＦＥ
Ｔの基板表面の平面図FIG. 25 is an n-channel vertical MOSFE according to a ninth embodiment of the present invention.
Plan view of the substrate surface of T
【図２６】実施例９のｎチャネル縦型ＭＯＳＦＥＴのゲ
ート電極、ソース電極配置図FIG. 26 is a layout diagram of gate electrodes and source electrodes of an n-channel vertical MOSFET of Example 9.
【図２７】図２６のＢ−Ｂ線に沿った部分断面図27 is a partial cross-sectional view taken along the line BB of FIG.
【図２８】本発明実施例１０のｎチャネル縦型ＭＯＳＦ
ＥＴのゲート電極、ソース電極配置図FIG. 28 is an n-channel vertical MOSF according to the tenth embodiment of the present invention.
Layout of ET gate and source electrodes
【図２９】本発明実施例１１のｎチャネル縦型ＭＯＳＦ
ＥＴの耐圧支持層部分の斜視断面図FIG. 29 is an n-channel vertical MOSF according to Example 11 of the present invention.
Perspective cross-sectional view of pressure resistant support layer portion of ET
【図３０】本発明実施例１１のｎチャネル縦型ＭＯＳＦ
ＥＴの主要部の部分断面図FIG. 30 is an n-channel vertical MOSF according to the eleventh embodiment of the present invention.
Partial sectional view of the main part of ET
【図３１】（ａ）は本発明実施例１１のｎチャネル縦型
ＭＯＳＦＥＴの耐圧構造部分の半導体基板表面の平面
図、（ｂ）はＣ−Ｃ線に沿った断面図、（ｃ）はＤ−Ｄ
線に沿った断面図31A is a plan view of a semiconductor substrate surface of a breakdown voltage structure portion of an n-channel vertical MOSFET of Example 11 of the present invention, FIG. 31B is a sectional view taken along the line CC, and FIG. 31C is D -D
Cross section along the line
【図３２】本発明実施例１２のｎチャネル縦型ＭＯＳＦ
ＥＴの耐圧支持層部分の斜視断面図FIG. 32 is an n-channel vertical MOSF according to Example 12 of the present invention.
Perspective cross-sectional view of pressure resistant support layer portion of ET
【図３３】本発明実施例１３のｎチャネル縦型ＭＯＳＦ
ＥＴの耐圧支持層部分の斜視断面図FIG. 33 is an n-channel vertical MOSF according to Example 13 of the present invention.
Perspective cross-sectional view of pressure resistant support layer portion of ET
【図３４】本発明実施例１４のｎチャネル縦型ＭＯＳＦ
ＥＴの耐圧支持層部分の斜視断面図FIG. 34 is an n-channel vertical MOSF according to Embodiment 14 of the present invention.
Perspective cross-sectional view of pressure resistant support layer portion of ET
【図３５】（ａ）は本発明実施例１４のｎチャネル縦型
ＭＯＳＦＥＴの耐圧構造部分の半導体基板表面の平面
図、（ｂ）はＥ−Ｅ線に沿った断面図35 (a) is a plan view of a semiconductor substrate surface of a breakdown voltage structure portion of an n-channel vertical MOSFET of Example 14 of the present invention, and FIG. 35 (b) is a cross-sectional view taken along the line EE.
【図３６】従来のｎチャネル縦型ＭＯＳＦＥＴの断面図FIG. 36 is a sectional view of a conventional n-channel vertical MOSFET.
【図３７】従来のｎチャネル縦型ＭＯＳＦＥＴの一例の
ゲート電極の平面図FIG. 37 is a plan view of a gate electrode of an example of a conventional n-channel vertical MOSFET.
【図３８】従来のｎチャネル縦型ＭＯＳＦＥＴの別の例
のゲート電極の平面図FIG. 38 is a plan view of a gate electrode of another example of a conventional n-channel vertical MOSFET.
【図３９】従来のｎチャネル縦型ＭＯＳＦＥＴの更に別
の例のゲート電極の平面図FIG. 39 is a plan view of a gate electrode of yet another example of a conventional n-channel vertical MOSFET.
【図４０】従来のｎチャネル縦型ＭＯＳＦＥＴの別の例
の断面図FIG. 40 is a cross-sectional view of another example of a conventional n-channel vertical MOSFET.
【図４１】実施例２のｎチャネル縦型ＩＧＢＴの活性部
分の部分断面図FIG. 41 is a partial cross-sectional view of the active portion of the n-channel vertical IGBT of Example 2.
【図４２】実施例３のｎチャネル縦型ＩＧＢＴの活性部
分の部分断面図42 is a partial cross-sectional view of the active portion of the n-channel vertical IGBT of Example 3. FIG.
【図４３】試作したｎチャネル縦型ＭＯＳＦＥＴにおけ
る燐イオンドーズ量とＶbr、Ｒonとの関係を示す特性図FIG. 43 is a characteristic diagram showing the relationship between phosphorus ion dose and Vbr and Ron in a prototype n-channel vertical MOSFET.
１１ ｎ+ ドレイン層
１１ａ ｐ+ ドレイン層
１２ ｎ- ドリフト層
１２ａ ｎ- ドリフト層の高抵抗率部分
１２ｂ ｎ- ドリフト層の低抵抗率部分
１３ ｐウェル領域
１４、１４ａ、１４ｂ、１４ｃ、１４ｄ ｎ- 表面領
域
１５ ｎ+ ソース領域
１６ チャネル領域
１７ ゲート酸化膜
１７ａ フィールド酸化膜
１８ ゲート電極
１９ ソース電極
２０ ドレイン電極
２１ ｐ+ コンタクト領域
２２ 層間絶縁膜
２４ ソース電極接触部
２６ ゲート金属電極接触部
２７ ゲート金属電極
２８ ソース電極パッド
２９ ゲート電極パッド
３０ 周縁電極
３１ 凸部
３２ ゲート電極ブリッジ
３３ ｐ周縁領域
３４ ｎカウンタードープ領域
３５ フィールドプレート
３７ ポリイミド膜
３８ 高比抵抗領域
４２ 並列ｐｎ層
４２ａ ｎドリフト領域
４２ｂ ｐ仕切り領域
ｇ、ｇ1 〜ｇ14 ガードリング11 n + drain layer 11a p + drain layer 12 n - drift layer 12a n - high resistance portion 12b n drift layer - the low resistivity portion of the drift layer 13 p-well region 14,14a, 14b, 14c, 14d n - Surface region 15 n + source region 16 channel region 17 gate oxide film 17a field oxide film 18 gate electrode 19 source electrode 20 drain electrode 21 p + contact region 22 interlayer insulating film 24 source electrode contact portion 26 gate metal electrode contact portion 27 gate metal Electrode 28 Source electrode pad 29 Gate electrode pad 30 Peripheral electrode 31 Convex portion 32 Gate electrode bridge 33 p Peripheral region 34 n Counter-doped region 35 Field plate 37 Polyimide film 38 High resistivity region 42 Parallel pn layer 42a n Drift region 42b p Partition area g, g 1 ~g 14 guard Packaging
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 29/78 ６５５Ａ ６５５Ｂ ６５５Ｆ ６５５Ｇ 21/336 ６５８Ｊ (31)優先権主張番号 特願2001−119221(P2001−119221) (32)優先日 平成13年４月18日(2001．4．18) (33)優先権主張国 日本（ＪＰ） (72)発明者 阿部 和 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 新村 康 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 井上 正範 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. 7 Identification code FI theme code (reference) H01L 29/78 655 H01L 29/78 655A 655B 655F 655G 21/336 658J (31) Priority claim number Japanese Patent Application 2001 -119221 (P2001-119221) (32) Priority date April 18, 2001 (April 18, 2001) (33) Country of priority claim Japan (JP) (72) Inventor Kazu Abe Kawasaki-ku, Kawasaki-shi, Kanagawa No. 1 in Tanabe Shinden Fuji Electric Co., Ltd. (72) Inventor Yasushi Niimura No. 1 in Shinden Tanabe, Kawasaki-ku, Kawasaki City, Kanagawa Prefecture (72) Masanori Inoue Kawasaki-ku, Kawasaki-shi, Kanagawa No. 1 Shinden Tanabe Fuji Electric Co., Ltd.
Claims (62)
の低抵抗層上に配置された少なくとも第一導電形半導体
領域を含む電圧支持層と、電圧支持層の表面層に配置さ
れた第二導電型ウェル領域と、その第二導電型ウェル領
域の表面層に配置された第一導電型ソース領域と、電圧
支持層が第二導電型ウェル領域に囲まれて表面に達して
いる部分である第一導電型表面領域と第一導電型ソース
領域とに挟まれた第二導電型ウェル領域の表面上にゲー
ト絶縁膜を介して設けられたゲート電極と、第一導電型
ソース領域と第二導電型ウェル領域との表面に共通に接
触して設けられたソース電極と、前期低抵抗層の裏面側
に設けられたドレイン電極とを有する半導体装置におい
て、第一導電型ソース領域を含めた第二導電型ウェル領
域の表面積に対する、第一導電型表面領域の表面積の比
が、０．０１〜０．２の範囲にあることを特徴とする半
導体装置。1. A low resistance layer of the first or second conductivity type, a voltage support layer including at least a first conductivity type semiconductor region arranged on the low resistance layer, and a surface layer of the voltage support layer. The second conductivity type well region, the first conductivity type source region arranged in the surface layer of the second conductivity type well region, and the voltage support layer are surrounded by the second conductivity type well region and reach the surface. A gate electrode provided on a surface of a second conductivity type well region sandwiched between a first conductivity type surface region and a first conductivity type source region, which is a portion, via a gate insulating film; In a semiconductor device having a source electrode provided in common contact with the surface of the second conductivity type well region and a drain electrode provided on the back surface side of the low resistance layer, the first conductivity type source region is To the surface area of the second conductivity type well area including A semiconductor device having a specific surface area of the first conductivity type surface region, characterized in that in the range of 0.01 to 0.2.
の低抵抗層上に配置された少なくとも第一導電形半導体
領域を含む電圧支持層と、電圧支持層の表面層に配置さ
れた第二導電型ウェル領域と、その第二導電型ウェル領
域の表面層に配置された第一導電型ソース領域と、電圧
支持層が第二導電型ウェル領域に囲まれて表面に達して
いる部分である第一導電型表面領域と第一導電型ソース
領域とに挟まれた第二導電型ウェル領域の表面上にゲー
ト絶縁膜を介して設けられたゲート電極と、第一導電型
ソース領域と第二導電型ウェル領域との表面に共通に接
触して設けられたソース電極と、前期低抵抗層の裏面側
に設けられたドレイン電極とを有する半導体装置におい
て、表面における第一導電型表面領域の形状が、幅に対
して長さの長いストライプ状をなすことを特徴とする半
導体装置。2. A low resistance layer of the first or second conductivity type, a voltage support layer including at least a first conductivity type semiconductor region arranged on the low resistance layer, and a surface layer of the voltage support layer. The second conductivity type well region, the first conductivity type source region arranged in the surface layer of the second conductivity type well region, and the voltage support layer are surrounded by the second conductivity type well region and reach the surface. A gate electrode provided on a surface of a second conductivity type well region sandwiched between a first conductivity type surface region and a first conductivity type source region, which is a portion, via a gate insulating film; And a second conductivity type well region, a semiconductor device having a source electrode provided in common contact with the surface and a drain electrode provided on the back surface side of the low resistance layer at the first conductivity type surface at the surface. The shape of the area is such that the length is longer than the width. Wherein a forming a stripe shape.
の第一導電型表面領域の主たる部分の幅が０．１〜２μ
m の範囲にあることを特徴とする請求項２に記載の半導
体装置。3. The width of the main portion of the stripe-shaped first conductivity type surface region of the semiconductor surface is 0.1 to 2 μm.
The semiconductor device according to claim 2, wherein the semiconductor device is in the range of m 3.
領域を含めた第二導電型ウェル領域の表面積に対する、
第一導電型表面領域の表面積の比が、０．０１〜０．２
の範囲にあることを特徴とする請求項２または３に記載
の半導体装置。4. The surface area of the second conductivity type well region including the first conductivity type source region on the semiconductor surface,
The surface area ratio of the first conductivity type surface region is 0.01 to 0.2.
4. The semiconductor device according to claim 2, wherein the semiconductor device is in the range.
状の第一導電型表面領域の長さが１００μm 以上である
ことを特徴とする請求項２ないし４のいずれかに記載の
半導体装置。5. The semiconductor device according to claim 2, wherein the length of the stripe-shaped first-conductivity-type surface region on the semiconductor surface is 100 μm or more.
状の第一導電形表面領域の長さが５００μm 以上である
ことを特徴とする請求項５に記載の半導体装置。6. The semiconductor device according to claim 5, wherein the length of the stripe-shaped first conductivity type surface region is 500 μm or more on the semiconductor surface.
の第一導電形表面領域が、長さ方向と異なる方向の複数
の凸部を有することを特徴とする請求項２ないし６のい
ずれかに記載の半導体装置。7. The striped first conductivity type surface region on the semiconductor surface has a plurality of protrusions in a direction different from the lengthwise direction, according to any one of claims 2 to 6. Semiconductor device.
域の長さ５０μm 当り一個以下であることを特徴とする
請求項７に記載の半導体装置。8. The semiconductor device according to claim 7, wherein the protrusions are arranged at a frequency of one or less per 50 μm in length of the surface region of the first conductivity type.
域の長さ２５０μm当たり一個以下であることを特徴と
する請求項９に記載の半導体装置。9. The semiconductor device according to claim 9, wherein the protrusions are arranged at a frequency of one or less per 250 μm in length of the surface region of the first conductivity type.
した寸法が、２μm以下であることを特徴とする請求項
７ないし９のいずれかに記載の半導体装置。10. The semiconductor device according to claim 7, wherein a size of the protrusion protruding from the surface region of the first conductivity type is 2 μm or less.
その低抵抗層上に配置された少なくとも第一導電形半導
体領域を含む電圧支持層と、電圧支持層の表面層に配置
された第二導電型ウェル領域と、その第二導電型ウェル
領域の表面層に配置された第一導電型ソース領域と、電
圧支持層が第二導電型ウェル領域に囲まれて表面に達し
ている部分である第一導電型表面領域と第一導電型ソー
ス領域とに挟まれた第二導電型ウェル領域の表面上にゲ
ート絶縁膜を介して設けられたゲート電極と、第一導電
型ソース領域と第二導電型ウェル領域との表面に共通に
接触して設けられたソース電極と、前期低抵抗層の裏面
側に設けられたドレイン電極とを有する半導体装置にお
いて、前記ゲート電極が、幅に対して長さの長い複数の
ストライプ状をなし、前記ストライプ状のゲート電極
が、平面図上でそれぞれ第二導電型ウェル領域に囲まれ
て配置されていることを特徴とする半導体装置。11. A low resistance layer of the first or second conductivity type,
A voltage support layer including at least a first conductivity type semiconductor region arranged on the low resistance layer, a second conductivity type well region arranged on a surface layer of the voltage support layer, and a surface of the second conductivity type well region. A first conductivity type source region disposed in the layer, and a first conductivity type surface region and a first conductivity type source region where the voltage support layer is surrounded by the second conductivity type well region and reaches the surface. The gate electrode provided on the surface of the sandwiched second conductivity type well region via the gate insulating film and the surface of the first conductivity type source region and the second conductivity type well region are commonly contacted with each other. In the semiconductor device having a source electrode and a drain electrode provided on the back surface side of the low resistance layer, the gate electrode forms a plurality of stripes having a length longer than the width, and the gate having the stripe shape is formed. The electrode is It is a semiconductor device characterized by being arranged to be surrounded by a second conductivity type well region.
れ一つ以上の前記第一導電形表面領域を覆って配置され
ていることを特徴とする請求項１１に記載の半導体装
置。12. The semiconductor device according to claim 11, wherein each of the striped gate electrodes is arranged so as to cover at least one surface region of the first conductivity type.
部分の幅が４〜８μm の範囲にあることを特徴とする請
求項１１または１２に記載の半導体装置。13. The semiconductor device according to claim 11, wherein the width of the main portion of the striped gate electrode is in the range of 4 to 8 μm.
部分の幅が５〜７μm の範囲にあることを特徴とする請
求項１３に記載の半導体装置。14. The semiconductor device according to claim 13, wherein the width of the main portion of the stripe-shaped gate electrode is in the range of 5 to 7 μm.
１００μm 以上であることを特徴とする請求項１１ない
し１４のいずれかに記載の半導体装置。15. The semiconductor device according to claim 11, wherein the length of the stripe-shaped gate electrode is 100 μm or more.
５００μm 以上であることを特徴とする請求項１５に記
載の半導体装置。16. The semiconductor device according to claim 15, wherein the stripe-shaped gate electrode has a length of 500 μm or more.
ぐ幅の狭いブリッジ部分を有することを特徴とする請求
項１１ないし１６のいずれかに記載の半導体装置。17. The semiconductor device according to claim 11, further comprising a narrow bridge portion connecting the stripe-shaped gate electrodes.
μm 以下であることを特徴とする請求項１７に記載の半
導体装置。18. The width of the bridge portion of the gate electrode is 4
18. The semiconductor device according to claim 17, wherein the semiconductor device has a thickness of μm or less.
部分の下には前記第二導電型ウェル領域が配置されてい
ることを特徴とする請求項１７または１８に記載の半導
体装置。19. The semiconductor device according to claim 17, wherein the second-conductivity-type well region is arranged below a main portion of the bridge portion of the gate electrode.
度が、ゲート電極の長さ５０μm 当り一個以下であるこ
とを特徴とする請求項１７ないし１９のいずれかに記載
の半導体装置。20. The semiconductor device according to claim 17, wherein the arrangement frequency of the bridge portion of the gate electrode is one or less per 50 μm length of the gate electrode.
度が、ゲート電極の長さ２５０μm 当り一個以下である
ことを特徴とする請求項２０に記載の半導体装置。21. The semiconductor device according to claim 20, wherein the arrangement frequency of the bridge portion of the gate electrode is one or less per 250 μm of the gate electrode length.
域と第二導電型半導体領域を交互に配置した領域を含む
ことを特徴とする請求項１ないし２１のいずれかに記載
の半導体装置。22. The semiconductor device according to claim 1, wherein the voltage support layer includes a region in which first conductivity type semiconductor regions and second conductivity type semiconductor regions are alternately arranged. .
ウェル領域より浅い領域における抵抗率が、前記第二導
電型ウェル領域より深い領域の電圧支持層の抵抗率より
低くなっていることを特徴とする請求項１ないし２２の
いずれかに記載の半導体装置。23. The resistivity of the first conductivity type surface region in a region shallower than the second conductivity type well region is lower than the resistivity of the voltage support layer in a region deeper than the second conductivity type well region. 23. The semiconductor device according to claim 1, wherein:
のドーピング量を２×１０12〜５×１０12cm-2としたこ
とを特徴とする請求項２３に記載の半導体装置。24. The semiconductor device according to claim 23, wherein the doping amount of the first conductivity type impurities in the first conductivity type surface region is set to 2 × 10 12 to 5 × 10 12 cm −2 .
４．０×１０12cm-2としたことを特徴とする請求項２４
に記載の半導体装置。25. The doping amount is 2.5 × 10 12 to
25. It is set to 4.0 * 10 < 12 > cm <-2>.
The semiconductor device according to.
その低抵抗層上に配置された少なくとも第一導電形半導
体領域を含む電圧支持層と、電圧支持層の表面層に配置
された第二導電型ウェル領域と、半導体表面において前
記第二導電型ウェル領域を囲んで配置された複数の第二
導電型ガードリングを備えた半導体装置において、半導
体装置の耐圧をＶbr（V ）、前記複数の第二導電型ガー
ドリングの数をｎ（本）としたとき、ｎを１．０×Ｖbr
／１００以上とすることを特徴とする半導体装置。26. A low resistance layer of the first or second conductivity type,
A voltage support layer including at least a first conductivity type semiconductor region arranged on the low resistance layer, a second conductivity type well region arranged in a surface layer of the voltage support layer, and the second conductivity type well on the semiconductor surface. In a semiconductor device including a plurality of second-conductivity-type guard rings arranged so as to surround a region, the breakdown voltage of the semiconductor device is Vbr (V), and the number of the plurality of second-conductivity-type guard rings is n (pieces). When n is 1.0 × Vbr
/ 100 or more.
とを特徴とする請求項２６に記載の半導体装置。27. The semiconductor device according to claim 26, wherein n is 1.5 × Vbr / 100 or more.
とを特徴とする請求項２６または２７に記載の半導体装
置。28. The semiconductor device according to claim 26, wherein n is 6.0 × Vbr / 100 or less.
その低抵抗層上に配置された少なくとも第一導電形半導
体領域を含む電圧支持層と、電圧支持層の表面層に配置
された第二導電型ウェル領域と、半導体表面において前
記第二導電型ウェル領域を囲んで配置された複数の第二
導電型ガードリングを備えた半導体装置において、第二
導電型ウェル領域と、第二導電型ウェル領域側から数え
て一番目の第二導電型ガードリングとの間隔が１μm 以
下であることを特徴とする半導体装置。29. A low resistance layer of the first or second conductivity type,
A voltage support layer including at least a first conductivity type semiconductor region arranged on the low resistance layer, a second conductivity type well region arranged in a surface layer of the voltage support layer, and the second conductivity type well on the semiconductor surface. In a semiconductor device having a plurality of second conductivity type guard rings arranged surrounding the region, a second conductivity type well region and a first conductivity type guard ring counting from the second conductivity type well region side. A semiconductor device characterized in that the distance between the two is less than 1 μm.
ェル領域側から数えて一番目の第二導電型ガードリング
との間隔が１μm 以下であることを特徴とする請求項２
６ないし２８のいずれかに記載の半導体装置。30. The distance between the second conductivity type well region and the first second conductivity type guard ring counted from the second conductivity type well region side is 1 μm or less.
The semiconductor device according to any one of 6 to 28.
ェル領域側から数えて一番目の第二導電型ガードリング
との間隔が０．５μm 以下であることを特徴とする請求
項２９または３０に記載の半導体装置。31. The distance between the second conductivity type well region and the first second conductivity type guard ring counted from the second conductivity type well region side is 0.5 μm or less. Or the semiconductor device according to item 30.
ェル領域側から数えて一番目の第二導電型ガードリング
とが接続していることを特徴とする請求項３１に記載の
半導体装置。32. The semiconductor according to claim 31, wherein the second conductivity type well region and the first second conductivity type guard ring counted from the second conductivity type well region side are connected. apparatus.
目の第二導電型ガードリングと、二番目の第二導電型ガ
ードリングとの間隔が１．５μm 以下であることを特徴
とする請求項２９ないし３２のいずれかに記載の半導体
装置。33. The distance between the first second conductivity type guard ring and the second second conductivity type guard ring counted from the second conductivity type well region side is 1.5 μm or less. 33. The semiconductor device according to claim 29.
目の第二導電型ガードリングとの間隔が１μm 以下であ
ることを特徴とする請求項３３に記載の半導体装置。34. The semiconductor device according to claim 33, wherein a distance between the first guard ring of the second conductivity type and the second guard ring of the second conductivity type is 1 μm or less.
目の第二導電型ガードリングとの間隔が０．５μm 以下
であることを特徴とする請求項３４に記載の半導体装
置。35. The semiconductor device according to claim 34, wherein a distance between the first guard ring of the second conductivity type and the second guard ring of the second conductivity type is 0.5 μm or less.
目の第二導電型ガードリングと三番目の第二導電型ガー
ドリングとの間隔が２．０μm 以下であることを特徴と
する請求項３３ないし３５のいずれかに記載の半導体装
置。36. The distance between the second guard ring of the second conductivity type and the third guard ring of the second conductivity type counted from the second conductivity type well region side is 2.0 μm or less. Item 36. The semiconductor device according to any one of items 33 to 35.
目の第二導電型ガードリングとの間隔が１．０μm 以下
であることを特徴とする請求項３６に記載の半導体装
置。37. The semiconductor device according to claim 36, wherein an interval between the second guard ring of the second conductivity type and the third guard ring of the second conductivity type is 1.0 μm or less.
目の第二導電型ガードリングとの間隔が２．５μm 以下
であることを特徴とする請求項３６または３７に記載の
半導体装置。38. The semiconductor device according to claim 36, wherein a distance between the third second-conductivity-type guard ring and the fourth second-conductivity-type guard ring is 2.5 μm or less.
目の第二導電型ガードリングとの間隔が２．０μm 以下
であることを特徴とする請求項３８に記載の半導体装
置。39. The semiconductor device according to claim 38, wherein an interval between the third guard ring of the second conductivity type and the fourth guard ring of the second conductivity type is 2.0 μm or less.
その低抵抗層上に配置された少なくとも第一導電形半導
体領域を含む電圧支持層と、電圧支持層の表面層に配置
された第二導電型ウェル領域と、半導体表面において前
記第二導電型ウェル領域を囲んで配置された複数の第二
導電型ガードリングを備えた半導体装置において、前記
第二導電型ウェル領域と第二導電型ガードリングのうち
の接合深さの浅い方の深さをｄ1 としたとき、前記第二
導電型ウェル領域と第二導電型ウェル領域側から数えて
一番目の第二導電型ガードリングとの間隔がｄ1 ／４以
下であることを特徴とする半導体装置。40. A low resistance layer of the first or second conductivity type,
A voltage support layer including at least a first conductivity type semiconductor region arranged on the low resistance layer, a second conductivity type well region arranged in a surface layer of the voltage support layer, and the second conductivity type well on the semiconductor surface. In a semiconductor device including a plurality of second conductivity type guard rings arranged so as to surround the region, the shallower junction depth of the second conductivity type well region and the second conductivity type guard ring is d. when set to 1, and wherein a distance between one th second conductivity type guard ring counted from the second conductivity type well region and the second conductivity type well region side is d 1/4 or less .
ガードリングのうちの接合深さの浅い方の深さをｄ1 と
したとき、前記第二導電型ウェル領域と第二導電型ウェ
ル領域側から数えて一番目の第二導電型ガードリングと
の間隔がｄ1／４以下であることを特徴とする請求項２
６ないし２８のいずれかに記載の半導体装置。41. When the shallower junction depth of the second conductivity type well region and the second conductivity type guard ring is d 1 , the second conductivity type well region and the second conductivity type are formed. claim interval as one th second conductivity type guard ring counted from the well region side and characterized in that d 1/4 or less 2
The semiconductor device according to any one of 6 to 28.
二導電型ガードリングとの間隔がｄ1 ／８以下であるこ
とを特徴とする請求項４０または４１に記載の半導体装
置。42. A semiconductor device according to claim 40 or 41 a distance between the second conductivity type well region and a single-th of the second conductivity type guard ring is equal to or less than d 1/8.
をｄ2 としたとき、第二導電型ウェル領域側から数えて
一番目の第二導電型ガードリングと二番目の第二導電型
ガードリングとの間隔がｄ2 ／４以下であることを特徴
とする請求項４０ないし４２のいずれかに記載の半導体
装置。43. When the junction depth of the second conductivity type guard ring is d 2 , the first second conductivity type guard ring and the second second conductivity type are counted from the second conductivity type well region side. the semiconductor device according to any one of claims 40, wherein the distance between the guard ring is d 2/4 or less 42.
目の第二導電型ガードリングとの間隔がｄ2 ／８以下で
あることを特徴とする請求項４３に記載の半導体装置。44. A semiconductor device according to claim 43, wherein a distance between the one-th of the second conductivity type guard ring and the second second-conductivity-type guard ring is less than d 2/8.
目の第二導電型ガードリングと三番目の第二導電型ガー
ドリングとの間隔がｄ2 ／４以下であることを特徴とす
る請求項４３または４４に記載の半導体装置。Distance between 45. The second conductive well the second second conductivity type guard ring counted from the region side and the third of the second conductivity type guard ring, characterized in that at d 2/4 or less The semiconductor device according to claim 43 or 44.
目の第二導電型ガードリングとの間隔がｄ2 ／８以下で
あることを特徴とする請求項４５に記載の半導体装置。The semiconductor device of claim 45, spacing between 46. The second second-conductivity-type guard ring and the third of the second conductivity type guard ring is equal to or less than d 2/8.
ル領域から数えて一番目の第二導電型ガードリングとの
間隔をl1、一番目の第二導電型ガードリングと二番目の
第二導電型ガードリングとの間隔をl2としたとき、l2-l
1を１μm 以下としたことを特徴とする請求項２６ない
し４６のいずれかに記載の半導体装置。47. An interval between the second conductivity type well region and the first second conductivity type guard ring counting from the second conductivity type well region is l 1 , and the first second conductivity type guard ring and the second guard ring are separated from each other. when the distance between the second conductivity type guard ring was l 2, l 2 -l
47. The semiconductor device according to claim 26, wherein 1 is 1 μm or less.
たことを特徴とする請求項４７に記載の半導体装置。48. The semiconductor device according to claim 47, wherein l 2 −l 1 is in the range of 0.2 to 0.8 μm.
目の第二導電型ガードリングと二番目の第二導電型ガー
ドリングとの間隔をl2、二番目の第二導電型ガードリン
グと三番目の第二導電型ガードリングとの間隔をl3とし
たとき、l3-l 2を１μm 以下としたことを特徴とする請
求項４７または４８に記載の半導体装置。49. First counted from the second conductivity type well region side
Second conductivity type guard ring and second second conductivity type guard ring
The distance from the dring is l2, Second conductivity type guardlin
The distance between the second guard ring and the third guard ring of the second conductivity type.3age
When l3-l 2Is characterized by having a diameter of 1 μm or less
The semiconductor device according to claim 47 or 48.
たことを特徴とする請求項４９に記載の半導体装置。50. The semiconductor device according to claim 49, wherein l 3 −l 2 is in the range of 0.2 to 0.8 μm.
目の第二導電型ガードリングと三番目の第二導電型ガー
ドリングとの間隔をl3、三番目の第二導電型ガードリン
グと四番目の第二導電型ガードリングとの間隔をl4とし
たとき、l4-l 3を１μm 以下としたことを特徴とする請
求項４９または５０に記載の半導体装置。51. Second from the second conductivity type well region side
Second conductivity type guard ring and third second conductivity type guard
The distance from the dring is l3, Third conductivity type guardlin
The distance between the second guard ring and the fourth guard ring of the second conductivity type.Fourage
When lFour-l 3Is characterized by having a diameter of 1 μm or less
The semiconductor device according to claim 49 or 50.
たことを特徴とする請求項５１に記載の半導体装置。52. The semiconductor device according to claim 51, wherein l 4 −l 3 is in the range of 0.2 to 0.8 μm.
であり、第二導電形ウェル領域側から数えて一番目の第
二導電型ガードリングの幅が、五番目の第二導電型ガー
ドリングの幅より大きいことを特徴とする請求項２６な
いし５２のいずれかに記載の半導体装置。53. The number n of second conductivity type guard rings is 5 or more, and the width of the first second conductivity type guard ring counted from the second conductivity type well region side is the fifth second conductivity type. 53. The semiconductor device according to claim 26, wherein the width is larger than the width of the guard ring.
であり、第二導電形ウェル領域側から数えて二番目の第
二導電型ガードリングの幅が、六番目の第二導電型ガー
ドリングの幅より大きいことを特徴とする請求項５３に
記載の半導体装置。54. The number n of second-conductivity-type guard rings is 6 or more, and the width of the second-conductivity-type guard ring second from the second-conductivity-type well region side is the sixth second-conductivity type. 54. The semiconductor device according to claim 53, wherein the width is larger than the width of the guard ring.
であり、第二導電形ウェル領域側から数えて三番目の第
二導電型ガードリングの幅が、七番目の第二導電型ガー
ドリングの幅より大きいことを特徴とする請求項５４に
記載の半導体装置。55. The number n of second-conductivity-type guard rings is 7 or more, and the width of the third second-conductivity-type guard ring counted from the second-conductivity-type well region side is the seventh second-conductivity-type. 55. The semiconductor device according to claim 54, wherein the width is larger than the width of the guard ring.
ル領域側から数えて一番目の第二導電型ガードリングと
の間の前記電圧支持層表面に絶縁膜を介して導電体膜を
配置したことを特徴とする請求項２６ないし５５のいず
れかに記載の半導体装置。56. A conductor film is formed on the surface of the voltage support layer between the second conductivity type well region and the first guard ring of the second conductivity type counted from the second conductivity type well region side via an insulating film. 56. The semiconductor device according to claim 26, wherein the semiconductor device is arranged.
目の第二導電型ガードリングと二番目の第二導電型ガー
ドリングとの間の前記電圧支持層表面に絶縁膜を介して
導電体膜を配置したことを特徴とする請求項５６に記載
の半導体装置。57. Conducting via an insulating film to the surface of the voltage support layer between the first second conductivity type guard ring and the second second conductivity type guard ring counted from the second conductivity type well region side. 57. The semiconductor device according to claim 56, wherein a body film is arranged.
であり、第二導電型ウェル領域側から数えて二番目の第
二導電型ガードリングと三番目の第二導電型ガードリン
グとの間の前記電圧支持層表面に絶縁膜を介して導電体
膜を配置したことを特徴とする請求項５７に記載の半導
体装置。58. The number n of second-conductivity-type guard rings is 3 or more, and the second-conductivity-type guard ring second and the third-conductivity-type guard ring second from the second-conductivity-type well region side are counted. 58. The semiconductor device according to claim 57, wherein a conductor film is disposed on the surface of the voltage supporting layer between the two with an insulating film interposed therebetween.
であり、第二導電型ウェル領域側から数えて三番目の第
二導電型ガードリングと四番目の第二導電型ガードリン
グとの間の前記電圧支持層表面に絶縁膜を介して導電体
膜を配置したことを特徴とする請求項５８に記載の半導
体装置。59. The number n of second-conductivity-type guard rings is 4 or more, and the third-conductivity-type guard ring third and the fourth-conductivity-type guard ring counted from the second-conductivity-type well region side. 59. The semiconductor device according to claim 58, wherein a conductor film is arranged on the surface of the voltage support layer between the two with an insulating film interposed therebetween.
ることを特徴とする請求項５６ないし５８のいずれかに
記載の半導体装置。60. The semiconductor device according to claim 56, wherein the conductor film has a floating potential.
と第二導電型半導体領域を交互に配置した領域を含むこ
とを特徴とする請求項２６ないし６０のいずれかに記載
の半導体装置。61. The semiconductor device according to claim 26, wherein the voltage support layer includes a region in which first conductivity type semiconductor regions and second conductivity type semiconductor regions are alternately arranged.
子材料膜を配置したことを特徴とする請求項１ないし６
１のいずれかに記載の半導体装置。62. An organic polymer material film is arranged as a surface protective film of a semiconductor device.
1. The semiconductor device according to any one of 1.
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