JP2003007827A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 レイアウト面積の縮小、セルライブラリの開
発工数、変更工数の低減を図った半導体集積回路装置を
提供する。 【解決手段】 単一ＭＩＳトランジスタおよびアクティ
ブ拡散層領域（ソースもしくはドレイン）を共用する直
列ＭＩＳトランジスタの両方もしくはどちらかを、通常
のインバータ回路やＮＡＮＤセル等と組み合わせてプリ
ミティブセルとして持つスタンダードセルライブラリ
と、上記プリミティブセルの相対もしくは絶対配置情報
と論理接続情報からなる上記プリミティブセルの組み合
わせで作られた中間論理セルと、上記中間論理セルを集
めた中間論理セルライブラリとを用いて回路の配置及び
配線設計を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、主にパストランジスタロジックで構成され
た半導体集積回路装置の設計技術に利用して有効な技術
に関するものである。

【０００２】

【従来の技術】ＩＢＭ Journal of Research ＆ Deve1
opment，vol.41、N0.4/5（以下、文献１という）におい
ては、カスタムセルの回路設計において、設計者がディ
レイ、面積等を考慮して回路設計を行う。セルレイアウ
トは、セル内のトランジスタをレイアウト設計者が描く
ものから、ＮＡＮＤ等のプリミティブなセルをつなぎあ
わせて作成したりしている。

【０００３】特開平１１−８７６６７号公報（以下、文
献２という）においては、２入力のマルチプレクサに特
化したセルに関する発明が開示されている。２入力のマ
ルチプレクサにおいて、入力選択用のインバータとパス
ゲートのゲートを共通化することによりセルサイズの縮
小化を図ったものである。入力ａ，ｂに対して、出力の
拡散領域を共通化しているため、出力容量を単独のパス
ゲートで組んだ場合に比べ小さくすることができる。

【０００４】特開平９−１１４８７５号公報（以下、文
献３という）では、カスタムセルの開発工数が大きいた
め、この公報ではセル階層を２段階に分離し、パストラ
ンジタで作られたゲートを含む基本ゲート（副セル）と
それらを組み合わせたセルレベル（主セル）とに階層化
している。

【０００５】特開平６−１８８３１２号公報（以下、文
献４という）では、スタンダードセルを配置して結線す
るよりも高い集積度を保ちつつ、製品の開発期間をフル
マニュアルより短くする発明が開示されている。文献４
では、単一ＭＯＳもくしは、直列接続されたＭＯＳをプ
リミティブセルとし、プリミティブセルからなるスタン
ダードセルを仮配置する。その後、隣接プリミティブセ
ルと拡散領域を共有するため、プリミティブセルをセル
中心を原点に上下、もしくは左右方向（もしくは上下左
右方向）に反転する。ここで、スタンダードセルの枠を
超えて、ｐｍｏｓもしくはｎｍｏｓの横方向に配置され
た列をプリミティブ群と定義する。文献４では、スタン
ダードセル枠を超えて、プリミティブ群の中で隣接プリ
ミティブセルを共有することにより高い集積度を実現し
ている。

【０００６】

【発明が解決しようとする課題】文献１においては、１
つのカスタムセルに対してレイアウトが一意に決定され
る。このため、極めて高い配置規則性を持った部分では
問題無いが、規則性が落ちてくるとカスタムセルが配置
を乱し、無駄な領域が増え全体としてのトランジスタ密
度を上げることができない。また、セル内配線とブロッ
ク単位の配線との競合を避けるためにセル内配線の配線
トラックを制限するか、新たに配線チャネルを設ける必
要がある。

【０００７】文献２においては、アクテイブ拡散領域間
のスペースは、プロセス上の理由からそれほど小さくす
ることができないため、セル高さ方向のサイズを小さく
することはできない。また、文献３においては、機能ブ
ロックレベルで配置されるセルは主セルレベルであり、
前記文献１の場合と同様に配置規則性がそれほど高くな
い領域でのトランジスタ密度低下の問題と、配線が緻密
な領域での配線チャネルに対する制約は回避されない。
文献４においては、スタンダードセル内で対をなすｐｍ
ｏｓ／ｎｍｏｓが、設計者の意図に関わらず分離され
る。このことは、セル列方向の配線増加を招く。これ以
外にも、多入力ｍｕｘやラッチの内部ノードの容量値制
御ができないことから、ディレイ設計が難しくなるとい
う問題点がある。

【０００８】この発明の目的は、レイアウト面積の縮
小、セルライブラリの開発工数、変更工数の低減を図っ
た半導体集積回路装置を提供することにある。この発明
の前記ならびにそのほかの目的と新規な特徴は、本明細
書の記述および添付図面から明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。単一ＭＩＳトランジスタおよびアクテ
ィブ拡散層領域（ソースもしくはドレイン）を共用する
直列ＭＩＳトランジスタの両方もしくはどちらかを、通
常のインバータ回路やＮＡＮＤセル等と組み合わせてプ
リミティブセルとして持つスタンダードセルライブラリ
と、上記プリミティブセルの相対もしくは絶対配置情報
と論理接続情報からなる上記プリミティブセルの組み合
わせで作られた中間論理セルと、上記中間論理セルを集
めた中間論理セルライブラリとを用いて回路の配置及び
配線設計を行うようにする。

【００１０】

【発明の実施の形態】図１には、この発明に用いられる
ＭＩＳセル（パスゲート）の一実施例の構成図が示され
ている。本願においては、ＭＩＳ（金属−絶縁膜−半導
体）は、ＭＯＳ（金属−酸化膜−半導体）と同じ意味で
用いている。ＭＩＳ及びＭＯＳのＭ（金属）は、ゲート
電極を構成する導電型ポリシリコン層を含むものであ
る。

【００１１】図１（Ａ）には、回路が示され、図１
（Ｂ）にはそのレイアウトが示されている。この実施例
のプリミティブセルは、ＣＭＯＳ構成に向けられてい
る。つまり、図１（Ａ）のように、パストランジスタを
構成するＰチャンネル型ＭＯＳＦＥＴｐｍｏｓとＮチャ
ンネル型ＭＯＳＦＥＴｎｍｏｓのソース−ドレイン経路
（ａ，ｂ）を並列形態にし、Ｎチャンネル型ＭＯＳＦＥ
Ｔｎｍｏｓのゲートに入力信号ｅｎ（ｉｎ）を供給し、
Ｐチャンネル型ＭＯＳＦＥＴｐｍｏｓのゲートには、入
力信号ｅｎ（ｉｎ）をインバータ回路ＩＮＶにより反転
して供給する。

【００１２】図１（Ｂ）のレイアウトにおいて、インバ
ータ回路とパストランジスタを構成する２個ずつのＰチ
ャンネル型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥ
Ｔのゲートがほぼ直線上に配置させ、これらＰチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴのそれ
ぞれの拡散層が隣接するように配置させる。そして、上
記インバータ回路ＩＮＶとＮチャンネル型ＭＯＳＦＥＴ
ｎｍｏｓによるパストランジスタのゲートを太い実線で
示したように一体的に形成する。

【００１３】上記パストランジスタを構成するＰチャン
ネル型ＭＯＳＦＥＴｐｍｏｓのゲートは、インバータ回
路を構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネ
ル型ＭＯＳＦＥＴのソース，ドレイン拡散層のうち、上
記パストランジスタに隣接する一方の拡散層がドレイン
とされ、×印で示したコンタクト及び細い実線で示した
第１層メタル配線により上記反転信号が伝えられる。イ
ンバータ回路ＩＮＶを構成するＰチャンネル型ＭＯＳＦ
ＥＴの他方の拡散層がソースとされて電源電圧が印加さ
れ、Ｎチャンネル型ＭＯＳＦＥＴの他方の拡散層がソー
スとされて回路の接地電位が与えられる。

【００１４】パストランジスタを構成するＰチャンネル
型ＭＯＳＦＥＴ及びＮチャンネル型ＭＯＳＦＥＴの対応
する拡散層が×印で示したコンタクト及び細い実線で示
した第１層メタル配線により相互に接続されて、入力
ａ、出力ｂ（あるいは入力ｂ、出力ａ）のように用いら
れる。

【００１５】図２には、この発明に用いられるＭＩＳセ
ル（パスゲート）の他の一実施例の構成図が示されてい
る。この実施例では、１つのＮチャンネル型ＭＯＳＦＥ
Ｔよりパストランジスタが構成される。図２（Ａ）の回
路において、Ｎチャンネル型ＭＯＳＦＥＴのゲートが入
力ｅｎ（ｉｎ）とされ、一方のソース，ドレインが入力
ａとされ、他方のソース，ドレインが出力ｂとされる。

【００１６】図２（Ｂ）のレイアウトでは、ＣＭＯＳ構
成に対応してＰチャンネル型ＭＯＳＦＥＴと点線で示し
たＰチャンネル型ＭＯＳＦＥＴと用意されているが、そ
のうちのＮチャンネル型ＭＯＳＦＥＴのみが用いられ
る。図２（Ｃ）のレイアウトでは、当初からＮチャンネ
ル型ＭＯＳＦＥＴによるパストランジスタを想定したも
のであり、Ｐチャンネル型ＭＯＳＦＥＴが省略されてい
る。

【００１７】図３には、この発明に用いられるＭＩＳセ
ル（パスゲート）の更に他の一実施例の構成図が示され
ている。この実施例においては、ＣＭＯＳデューアルパ
スゲート（dual pass gate) に向けられている。図３
（Ａ）のように、回路としては２個のパスゲートの出力
を共通にして出力ｏとし、２個のパスゲートに対して入
力はｅｎ１，ｅｎ２、ａ１，ａ２のようにされる。

【００１８】図３（Ｂ）のレイアウトにおいては、単に
図１のＭＩＳセルを２つ寄せ集めたものではなく、２組
のパストランジスタを構成するＮチャンネル型ＭＯＳＦ
ＥＴｎｍｏｓとＰチャンネル型ＭＯＳＦＥＴｐｍｏｓの
出力側の拡散層を共通化する。つまり、上記出力ｏとさ
れる拡散層を中央部に配置し、それを挟むように２つの
ゲート電極を設け、入力側ａ１，ａ２とする拡散層を上
記ゲート電極を挟むように左右両端に分散させる。これ
により、Ｐチャンネル型ＭＯＳＦＥＴ及びＮチャンネル
型ＭＯＳＦＥＴのそれぞれが合計２個のＭＯＳＦＥＴで
構成されるにもかかわらず、それぞれの拡散層は３個と
少なくされ、しかも出力ｏに対応したｎ，ｐ各々のＭＯ
ＳＦＥＴ同士の配線接続を省略できる。

【００１９】上記パストランジスタの素子形成領域を挟
むように、２つのインバータ回路を構成するＰチャンネ
ル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴが左右
に分散して配置される。このとき、前記パストランジス
タの出力側のノードを中心にして左右に対称的にインバ
ータ回路の拡散層及びそれに対応した配線パターンとす
ることにより、効率的な素子レアウトが実現できる。

【００２０】図４には、この発明に用いられるＭＩＳセ
ル（パスゲート）の更に他の一実施例の構成図が示され
ている。この実施例においては、Ｎチャンネル型ＭＯＳ
ＦＥＴによるデューアルパスゲート（dual pass gate)
に向けられている。図４（Ａ）のように、回路としては
２個のパスゲートの出力を共通にして出力ｏとし、２個
のパスゲートに対して入力はｅｎ１，ｅｎ２、ａ１，ａ
２のようにされる。

【００２１】図４（Ｂ），（Ｃ）のレイアウトにおいて
は、単に図２のＭＩＳセルを２つ寄せ集めたものではな
く、２個のパストランジスタを構成するＮチャンネル型
ＭＯＳＦＥＴｎｍｏｓの出力側の拡散層を共通化する。
つまり、上記出力ｏとされる拡散層を中央部に配置し、
それを挟むように２つのゲート電極を設け、入力側ａ
１，ａ２とする拡散層を上記ゲート電極を挟むように左
右両端に分散させる。これにより、Ｎチャンネル型ＭＯ
ＳＦＥＴのそれぞれが合計２個のＭＯＳＦＥＴで構成さ
れるにもかかわらず、それぞれの拡散層は３個と少なく
され、しかも出力ｏに対応したＭＯＳＦＥＴ同士の配線
接続を省略できる。図２（Ｂ）（Ｃ）と同様に、Ｐチャ
ンネル型ＭＯＳＦＥＴの領域を使用しないレアウト図４
（Ｂ）と、Ｐチャンネル型ＭＯＳＦＥＴの領域を省略し
た図４（Ｃ）とがある。

【００２２】図５には、この発明に用いられる中間論理
セルの一実施例の構成図が示されている。この実施例に
おいては、前記図１と図３のＭＩＳセルを用いて３入力
マルチプレクサ機能を持つ中間論理セルに向けられてい
る。つまり、図５（Ａ）に示したＭＩＳセルと、図５
（Ｂ）に示したＭＩＳセルとを図５（Ｃ）に示した回路
のように組み合わせて、かつインバータ回路のスタンダ
ードセルを追加することにより、３入力のマルチプレク
サ機能の中間論理セルが構成される。

【００２３】上記のような中間論理セルは、上記３種類
のプリミィテブセルの組み合わせから構成されるが、前
記ＭＩＳセルのように素子の配置及び配線を含めて一意
に決められたものではなく、それぞれが相対的もしくは
絶対配置情報と論理接続情報を持つようにされる。図５
（Ｃ）において、ｃｅｌｌ−ｍｕｘ１（ＩＲ０Ｃ０）
は、プリミティブセル名及びインスタンス名であり、
（ｒｏｗ０，ｃｏｌ０）は相対もしくは絶対位置情報に
対応している。同様に、他のプリミティブセルにも、ｃ
ｅｌｌ−ｉｎｖ（ＩＲ０Ｃ１）は、プリミティブセル名
及びインスタンス名であり、（ｒｏｗ０，ｃｏｌ０）は
相対もしくは絶対位置情報に対応し、ｃｅｌｌ−ｍｕｘ
２（ＩＲ１Ｃ０）は、プリミティブセル名及びインスタ
ンス名であり、（ｒｏｗ１，ｃｏｌ０）は相対もしくは
絶対位置情報に対応している。

【００２４】図５（Ｃ）のｉｎ−プリミティブセル間結
線、プリティブセル−プリミティブセル間結線は、中間
論理セル名の論理接続情報を示している。図５（Ｄ）
は、それの等価回路を示し、図５（Ｄ）は、上記中間論
理セルの回路図上でのシンボルを表している。

【００２５】図６は、前記図５の３入力マルチプレクサ
を４個用いて構成される４ビットデータパスの一実施例
のブロック図が示されている。このような中間論理セル
及びプリミティブセルの集合からなる論理ブロックも、
更に上位の論理ブロックから見れば、それを中間論理セ
ルとしても扱うようにすることができる。

【００２６】０から３の各ビットに対して前記の図５に
示した３入力マルチプレクサ回路を割り当てて、それぞ
れにプリミティブセル名及びインスタンス名ｃｅｌｌ−
ｍｕｘ３（ＩＲ０Ｃ１

〔０〕）〜ｃｅｌｌ−ｍｕｘ３
（ＩＲ０Ｃ１〔３〕）及び相対もくしは絶対位置情報と
して（ｒｏｗ０，ｃｏｌ１，ｂｉｔ０）〜（ｒｏｗ０，
ｃｏｌ１，ｂｉｔ３）が割り当てる。

【００２７】上記４組のマルチプレクサに入力される３
系統のデータ入力（ｉｎ０〔３：０〕，ｉｎ１〔３：
０〕，ｉｎ２〔３：０〕）の中から選択された１つのビ
ットを取り出すためのトリーを構成する３つの論理ゲー
ト回路にも、それぞれに１系統データ入力のＯＲ出力イ
ンスタンス名ｃｅｌｌ−２ｎｏｒ（ＩＲ０Ｃ２
〔１〕）、ｃｅｌｌ−２ｎａｎｄ（ＩＲ０Ｃ２
〔１〕）、ｃｅｌｌ−２ｎｏｒ（ＩＲ０Ｃ０〔３〕）及
び相対もくしは絶対位置情報として（ｒｏｗ０，ｃｏｌ
２，ｂｉｔ０）、（ｒｏｗ０，ｃｏｌ２，ｂｉｔ１）、
（ｒｏｗ０，ｃｏｌ０，ｂｉｔ３）を割り当てる。

【００２８】図７には、前記図７の４ビットデータパス
の一実施例のセル配置図が示されている。上記のような
論理接続情報及び相対もくしは絶対位置情報を用いて、
ＭＩＳセルあるいは中間論理セルの配置がなされる。入
力信号のビットｂｉｔ０〜ｂｉｔ３のピッチに対応し
て、上記４組のマルチプレクサが割り振られる。このと
き、各ビットにおいて、２入力マルチプレクサｃｅｌｌ
−２ｍｕｘを入力側とし、１入力のマルチプレクサｃｅ
ｌｌ−１ｍｕｘ及び両マルチプレクサの出力を受けるイ
ンバータ回路とを出力側とするように、信号伝達方向に
対して縦積みに論理セルを組み合わせて配置して、１つ
の３入力のマルチプレクサｃｅｌｌ−３ｍｕｘを構成す
る。

【００２９】配置ツールは、この配置をセルに割り振ら
れた配置情報を下記のように理解して実行する。まず、
配置ツールは、中間論理セルｃｅｌｌ−３ｍｕｘをｒｏ
ｗ０に配置しようと試みる。しかし、実際には中間論理
セルｃｅｌｌ−３ｍｕｘは下位のプリミティブセル構成
されていることから、このプリミティブセルのｃｅｌｌ
−３ｍｕｘ内相対配置情報を元に、ｃｅｌｌ−３ｍｕｘ
からの相対でｃｅｌｌ−２ｍｕｘに、ｃｅｌｌ−１ｍｕ
ｘとインバータとをｒｏｗ０に配置する。ｒｏｗ０の中
では、同様にｃｅｌｌ−３ｍｕｘ内相対配置情報を用い
てｃｅｌｌ−ｍｕｘをインバータの左側に配置する。

【００３０】この構成では、素子の少ない１入力のマル
チプレクサｃｅｌｌ−１ｍｕｘ及びインバータ回路が出
力側に設けられるから、ビット間で隣接するｃｅｌｌ−
１ｍｕｘ及びインバータ回路の間に比較的大きなスペー
スが形成され、そこに前記アンドトリーを構成する３つ
の論理ゲート回路ＩＲ０Ｃ２

〔０〕、ＩＲ０Ｃ２
〔１〕、ＩＲ０Ｃ０〔３〕が嵌め込まれる。この時も、
上記と同様に各プリミティブセルの相対配置情報を用い
てセルの配置を行う。例えば、ｂｉｔ０では、カラム情
報を基にｃｅｌｌ−３ｍｕｘの右に、ＩＲ０Ｃ２

〔０〕
を配置するため、左からｃｅｌｌ−３ｍｕｘ内のｃｅｌ
ｌ−１ｍｕｘ，インバータ，ＩＲ０Ｃ２

〔０〕のように
配置が行われる。これに対し、ｂｉｔ３ではＩＲ０Ｃ０
の右にｃｅｌｌ−３ｍｕｘを配置するため、左からＩＲ
０Ｃ０〔１〕，ｃｅｌｌ−１ｍｕｘ，インバータの順に
配置がなされる。

【００３１】この実施例では、前記のように中間論理セ
ルがプリミティブセルの論理接続情報及び相対もくしは
絶対位置情報を用いて構成されており、前記のような４
ビットデータパスの信号線ピッチに対応して、プリミテ
ィブセルの組み合わせからなる中間論理セルを配置させ
ることができる。

【００３２】図９には、前記図７のセル配置に対応され
たレイアウト図が示されている。配線を行う時の、セル
間接続情報は、図８に示すようなＭＩＳセルのみで表さ
れたネット情報を用いる。このネット情報を用いて、ブ
ロック内の論理配線及び中間階層内のＭＩＳ間配線とが
同時に実行される。当然の事ながら、マルチプレクサの
内部配線のように容量制御したい配線については、優先
配線等で予め配線してもよい。この実施例では、図９に
おいて、前記のような素子配置に対応して、×印で示し
たコンタクト及び点線で示した第２層目メタル配線が設
けられて、前記図６に示したような４ビットデータパス
が構成される。

【００３３】図１０には、この発明に用いられる中間論
理セルの他の一実施例の構成図が示されている。この実
施例においては、前記図２と図４のプリミティブセルを
用いて３入力マルチプレクサ機能を持つ中間論理セルに
向けられている。つまり、図１０（Ａ）に示したプリミ
ティブセルと、図１０（Ｂ）に示したプリミティブセル
とを図１０（Ｃ）に示した回路のように組み合わせて、
かつインバータ回路のプリミティブセルを追加すること
により、３入力のマルチプレクサ機能の中間論理セルが
構成される。

【００３４】この実施例の中間論理セルも、上記３種類
のプリミティブセルの組み合わせから構成されるが、前
記プリミティブセルのように素子の配置及び配線を含め
て一意に決められたものではなく、それぞれが相対的も
しくは絶対配置情報と論理接続情報を持つようにされ
る。図１０（Ｃ）において、ｃｅｌｌ−ｍｕｘ１ｎ（Ｉ
Ｒ０Ｃ０）は、プリミティブセル名及びインスタンス名
であり、（ｒｏｗ０，ｃｏｌ０）は相対もしくは絶対位
置情報に対応している。同様に、他のプリミティブセル
にも、ｃｅｌｌ−ｉｎｖ（ＩＲ０Ｃ１）は、プリミティ
ブセル名及びインスタンス名であり、（ｒｏｗ０，ｃｏ
ｌ０）は相対もしくは絶対位置情報に対応し、ｃｅｌｌ
−ｍｕｘ２ｎ（ＩＲ１Ｃ１）は、プリミティブセル名及
びインスタンス名であり、（ｒｏｗ１，ｃｏｌ０）は相
対もしくは絶対位置情報に対応している。同図では、省
略されているが、前記図５（Ｄ）の等価回路及び図５
（Ｄ）の中間論理セルの回路図上でのシンボルで表すこ
ともできる。

【００３５】図１１は、前記図１０の３入力マルチプレ
クサを４個用いて構成される４ビットデータパスの一実
施例のレイアウト図が示されている。このような中間論
理セルの集合からなる論理ブロックも、更に上位の論理
ブロックから見ればそれを中間論理セルとしても扱うよ
うにすることができる。

【００３６】前述した要領で、中間論理セル自身の相対
位置情報と中間論理セル内のプリミティブセルの絶対も
しくは相対位置情報を用いて、ｂｉｔ０ないしｂｉｔ３
のそれぞれに対して前記の図１０に示した３入力マルチ
プレクサ回路を構成する２つのプリミティブセルが信号
伝達方向に対して入力側に配置され、出力側にインバー
タ回路が割り当てられる。そして、上記４組のマルチプ
レクサの中から選択された１つのビットを取り出すため
のトリーを構成する３つの論理ゲート回路に上記出力側
に設けらたインバータ回路に隣接して配置される。この
実施例でも上記のような論理接続情報及び相対もくしは
絶対位置情報を用いて、プリミティブセルあるいは中間
論理セルの配置が上記のようになされる。

【００３７】この実施例では、１つのＮチャンネル型Ｍ
ＯＳＦＥＴを用いて単位のパスゲートが構成されるの
で、ｂｉｔ０ないしｂｉｔ３からなる入力信号のピッチ
に対応して十分な余裕をもって素子を配置させることが
できる。かかるビット間の空き領域は、他の信号用や電
源用の配線領域として活用できる。

【００３８】図１２には、前記図７の４ビットデータパ
スの他の一実施例の構成図が示されている。図１２
（Ａ）には、セル配置が（Ｂ）にはレイアウトが示され
ている。図１２（Ａ）及び（Ｂ）に示すように、上記の
ような中間論理セル自身の相対位置情報と中間論理セル
内のプリミティブセルの相対もしくは絶対位置情報を用
いて、プリミティブセルあるいは中間論理セルの配置が
なされる。入力信号のビットｂｉｔ０〜ｂｉｔ３のピッ
チに対応して、上記４組のマルチプレクサが割り振られ
る。

【００３９】この実施例では、各ビット当たりの数が大
きいので、２入力マルチプレクサｃｅｌｌ−２ｍｕｘと
１入力のマルチプレクサｃｅｌｌ−１ｍｕｘがデータパ
ス信号伝達方向と直角方向に並べて配置される。そし
て、素子の少ない１入力のマルチプレクサｃｅｌｌ−１
ｍｕｘの後段側にインバータ回路及び前記アンドトリー
を構成する３つの論理ゲート回路がビット０、１、３に
割り振りして配置される。ただし、先の例と同様に中間
論理セルＩＲ０Ｃ 0〔３〕の相対配置情報からこの例の
場合、ビット３では、アンドトリーを構成する論理ゲー
トが入力側に配置される。

【００４０】このように入力信号が比較的広い間隔をも
って入力される構成では、それに対応してセル列の高さ
方向、つまりは信号伝達方向と直角方向に２つのマルチ
プレクサを並べて、信号伝達方向（セル列の奥行き）を
小さくすることができる。この場合でも、１入力マルチ
プレクサ、２入力マルチプレクサを構成するＭＩＳセル
が固定ではなく、論理接続情報と相対又は絶対位置情報
を用いて組み合わされているから、それぞれの回路機能
に応じた最適な組み合わせを容易に実現することができ
る。

【００４１】一般にデータパスでは、自動配置配線領域
に対してセル配置／配線の規則性が高い。この特性を利
用し、所望の特性を備えたカスタムセル用いてデータパ
スの回路設計・レイアウト設計を行うことが一般的であ
る。しかし、データパスの中では、ＡＮＤツリーやＯＲ
ツリーはもとより、近年一般的になってきたＳＩＭＤ
（Sjngle Instruction Multiple Data）系の命令のサポ
ート等により、規則性がそれほど高くない領域も多い。

【００４２】前記説明したように、規則性が極めて高い
領域ではカスタムセルを用いるトランジスタ密度を高く
することができるが、セル配置の規則性が崩れたところ
では、逆にカスタムセルが配置を乱し、無駄な領域が増
え全体としてのトランジスク密度をあげることができな
い。これに対し、本発明では配置するセルの大きさが小
さいため、配置の自由度が上がりトランジスタ密度の高
い、すなわちレイアウト面積の小さなデータパスを作成
することができる。また、中間論理セル内のセルをまと
めて配置することができるので、性能的にもカスタムセ
ルを用いたデータパス設計と同程度のディレイに押さえ
ることができる。

【００４３】この発明によりれば、セルライブラリ開発
工数の低減が図られる。つまり、カスタムセルは一般的
に数〜数十トランジスタで作られている。チップレベル
ではこのカスタムセルを数〜百個程度使用する場合があ
る。本発明では回路レベルでのこれらのカスタムセルを
作ることは従来と同しであるが、レイアウトをおこす工
数は最下位のセル自身が小さいものだけであるので、格
段の工数低減を図ることができる。

【００４４】この発明によれば、カスタムセル変更時の
工数低減が図られる。つまり、セルサイズの変更を伴う
ようなカスタムセルの変更や、新規カスタムセルの追加
に対して、従来はカスタムセルレイアウトパターンをお
こし直す必要があった。また、セルサイズの変更を伴う
ようなカスタムセルの変更は、データパス全体でのセル
配置、配線に影響を及ぼす。これに対し本発明では、必
要なＭＩＳセルおよびスタンダードセルを組み合わせて
新規セルをおこす場合には、セルレイアウトをおこす工
数は必要ない。また、セルサイズの変更を伴うようなカ
スタムセルの変更であっても、配置単位が小さく、かつ
中間論理セル内の配線も上位の配線と同時に行うことが
できるので、データパス全体に対する影響は小さくか
つ、工数も少ない。

【００４５】この発明によれば、プロセス移行時のデー
タパス設計工数低減が図られる。つまり、微細化プロセ
スへのプロセス移行時やレイアウトルールの異なる別の
半導体製造ラインへのプロセス移行時に、上記と同様の
理由により、レイアウト工数を低減することができる。

【００４６】本願においは、前記のように単一ＭＩＳト
ランジスタおよびアクティブ拡散層領域（ソースもしく
はドレイン）を共用する直列ＭＩＳトランジスタの両方
もしくはどちらかをセル（本願では、これらのセルを前
記のようにＭＩＳセルと呼ぶ）としてもつスタンダード
セルライブラリがある時、これらのＭＩＳセルの相対も
しくは絶対配置情報と論理接続情報を持たせ、ＭＩＳセ
ルの組み合わせで作られた中間論理セルおよびこれらの
論理セルを集めた中間論理セルライブラリを構成してい
る。

【００４７】上記ＭＩＳセルのみならずにその他のスタ
ンダードセルライブラリの論理セル、例えばインバータ
（ＩＮＶ又はｉｎｖ）、ナンド（ＮＡＮＤ又はｎａｎ
ｄ）セル、ノア（ＮＯＲ又はｎｏｒ）セルのようなスタ
ンダードセルに上記ＭＩＳセルを加えたものをプリミテ
ィブセルと定義し、これらの相対もしくは絶対配置情報
と論理接続情報を持たせ、中間論理セルおよびこれらの
論理セルを集めた中間論理セルライブラリを構成するこ
ともできる。

【００４８】本願においては、中間論理セル及び中間論
理セルライブラリにおいて、中間論理セル内のＭＩＳセ
ルが最終的に離れて配置されないようにグループ指定も
可能である。例えば、別々の中間論理セル内のプリミテ
ィブセルを近くに配置したい場合、グループ指定を用い
ることで、近くに配置が可能となる。また、中間論理セ
ル内のスタンダードセルの上下方向の向きを固定できる
ような配置情報を持つこともできる。

【００４９】上記中間論理セル内のスタンダードセルの
相対配置において、隣接するスタンダードセルとの間に
所望の幅のスペースを埋め込むことができるような配置
情報を持たせることもできる。そして、中間論理セルと
スタンダードセルとを含む論理回路において、中間論理
セル内のスタンダードセルの配置情報を解釈し、その配
置情報を守るようにセル配置を行うようにされる。

【００５０】セル概略配置後に中間論理セル内のプリミ
ティブセルが離れず配置可能で、かつ、レイアウト上の
空き領域を埋めるようにセルの再配置を行うようにする
ことにより高集積化し、空き領域を纏めて別の論理セル
ないし中間セルの配置に活用できるようにしてもよい。
中間論理セルとプリミティブセルとを含む論理回路にお
いて、中間論理セルとプリミティブセルと間の接続情報
と中間論理セル内の接続情報とを入力できるようにされ
る。

【００５１】セル配置後の自動配線において、中間論理
セル内の一部もしくはすべてを優先配線可能なように、
優先配線情報を持つ中間論理セルおよび中間論理セルラ
イブラリを設けることもできる。この場合、中間論理セ
ルの優先配線情報を解釈し、該優先配線を行うようにす
る。ゲート幅、ゲート長のバリエーションをそろえた中
間論理セルおよび中間論理セルライブラリを設けるよう
にしてもよい。

【００５２】また、中間論理セルより上位のブロックの
ネットリストを生成する上で、最下位のＭＩＳセルまで
のネットリストを生成するのではなく、中問論理セルレ
ベルでネットリストを止めるような階層識別子を設けて
もよい。以上のような構成によって、セルライブラリ開
発工数の低減、カスタムセル変更時の工数低減、プロセ
ス移行時のデータパス設計工数低減と、カスタムセルを
用いるＬＳＩにおいて、設計期間の短縮とレイアウト面
積の縮小効果を得ることができる。カスタムセルを使用
するような高性能のスタンダードセルベースＬＳＩもし
くはセミカスタムセルベースＬＳＩにおいて、本発明の
適用により、カスタムセルそのもののレイアウトパター
ンをおこすことなく、カスタマイズされたセルを作成す
ることが可能である。

【００５３】回路設計者は論理回路を必要なカスタムセ
ル（中間論理セル）に展開でき、かつ、そのカスタムセ
ルは弱い境界領域しか持たないために、セルの規則性が
低い場合でもトランジスタ密度を下げずに使用すること
ができる。また、回路／レイアウト設計者の意志を持た
せたレイアウトをすることが可能である。また、カスタ
ムセル自体の開発工数、ＴＡＴ、再利用性も高い。した
がって、本発明は高性能な論理ＬＳＩを設計する上で有
用な発明である。

【００５４】プリミティブセル（ＭＩＳセルを含むスタ
ンダードセル）の配置情報と論理接続情報を持つ、プリ
ミティブセルの組み合わせで作られた論理セルおよびこ
れらの論理セルを集めた中間論理セルライブラリ、配置
において中間論理セル内のスタンダードセルが最終的に
離れて配置されないようにグループ指定が可能なように
すること及び中間論理セルとスタンダードセルとを含む
論理回路において、中間論理セル内のスタンダードセル
の配置情報を解釈し、その配置情報を守るようにセル配
置を行う。自動配線ツールにおいて、中間論理セル内の
一部もしくはすべてを優先配線可能なように優先配線情
報を持つ中間論理セルおよび中間論理セルライブラリに
広く利用できる。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。単一ＭＩＳトランジスタおよびアクテ
ィブ拡散層領域（ソースもしくはドレイン）を共用する
直列ＭＩＳトランジスタの両方もしくはどちらかをＭＩ
Ｓセルと持つスタンダードセルライブラリ（ここで、Ｍ
ＩＳセルとスタンダードセルとを合わせてプリミティブ
セルと呼ぶ）と、上記プリミティブセルの相対もしくは
絶対配置情報と論理接続情報からなる上記ＭＩＳセルの
組み合わせで作られた中間論理セルと、上記中間論理セ
ルを集めた中間論理セルライブラリとを用いて回路の配
置及び配線設計を行うことにより、レイアウト面積の縮
小、セルライブラリの開発工数、変更工数の低減を実現
できる。

【図面の簡単な説明】

【図１】この発明に用いられるＭＩＳセル（パスゲー
ト）の一実施例を示す構成図である。

【図２】この発明に用いられるＭＩＳセル（パスゲー
ト）の他の一実施例を示す構成図である。

【図３】この発明に用いられるＭＩＳセル（パスゲー
ト）の更に他の一実施例を示す構成図である。

【図４】この発明に用いられるＭＩＳセル（パスゲー
ト）の更に他の一実施例を示す構成図である。

【図５】この発明に用いられる中間論理セルの一実施例
を示す構成図である。

【図６】図５の３入力マルチプレクサを４個用いて構成
される４ビットデータパスの一実施例を示すブロック図
である。

【図７】図６に対応した４ビットデータパスの一実施例
を示すセル配置図である。

【図８】図６に対応した４ビットデータパスのネット情
報を用いた一実施例を示すブロック図である。

【図９】図７のセル配置に対応されたレイアウト図であ
る。

【図１０】この発明に用いられる中間論理セルの他の一
実施例を示す構成図である。

【図１１】図１０の３入力マルチプレクサを４個用いて
構成される４ビットデータパスの一実施例を示すレイア
ウト図である。

【図１２】図６の４ビットデータパスの他の一実施例を
示す構成図である。

【符号の説明】

ＩＮＶ…インバータ回路、ｎｍｏｓ…Ｎチャンネル型Ｍ
ＯＳＦＥＴ、ｐｍｏｓ…Ｐチャンネル型ＭＯＳＦＥＴ、

───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 光一 神奈川県川崎市麻生区王禅寺1099番地 株 式会社日立作所システム開発研究所内 Ｆターム(参考） 5B046 AA08 BA05 BA06 DA05 KA06 5F064 AA04 BB03 BB04 BB07 CC12 DD05 DD07 DD15 DD19

Claims (5)

【特許請求の範囲】
1. 【請求項１】 単一ＭＩＳトランジスタおよびアクティ
   ブ拡散層領域（ソースもしくはドレイン）を共用する直
   列ＭＩＳトランジスタの両方もしくはどちらかをＭＩＳ
   セルと持つスタンダードセルライブラリと、 上記ＭＩＳセルの相対もしくは絶対配置情報と論理接続
   情報からなる上記ＭＩＳセルの組み合わせで作られた中
   間論理セルと、 上記中間論理セルを集めた中間論理セルライブラリとを
   用いて回路の配置及び配線設計が行われてなることを特
   徴とする半導体集積回路装置。
2. 【請求項２】 請求項１において、 上記スタンダードセルライブラリは、インバータ、ＮＡ
   ＮＤセル、ＮＯＲセルを含み、 上記中間論理セルは、上記インバータ、ＮＡＮＤセルあ
   るいはＮＯＲセルの組み合わせを含み、 上記中間論理セルおよび中間論理セルライブラリは、そ
   れに含まれる上記スタンダードセルの相対もしくは絶対
   配置情報と論理接続情報を持つものであることを特徴と
   する半導体集積回路装置。
3. 【請求項３】 請求項１又は２において、 上記中間論理セル及び中間論理セルライブラリは、配置
   設計の際して、それに含まれる上記スタンダードセルが
   最終的に離れて配置されないようなグループ指定が可能
   であることを特徴とする半導体集積回路装置。
4. 【請求項４】 請求項１ないし３のいずれかにおいて、 上記中間論理セルは、それに含まれスタンダードセルの
   上下方向の向きを固定できるような配置情報を持つこと
   を特徴とする半導体集積回路装置。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、 上記中間論理セルに含まれるスクンダードセルの相対配
   置において、隣接するスタンダードセルとの間に所望の
   幅のスペースを埋め込むことができるような配置情報を
   持つことを特徴とする半導体集積回路装置。