JP2003007074A - Non-volatile semiconductor memory - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、不揮発性半導体
メモリに関するものであり、特にデータリテンション不
良率を低減する不揮発性半導体メモリ関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile semiconductor memory, and more particularly to a non-volatile semiconductor memory that reduces the data retention failure rate.
【０００２】[0002]
【従来の技術】近年、フラッシュメモリなどの不揮発性
半導体メモリは、さまざまなデジタル機器などに使用さ
れ、電源を切った後も記憶して置かなければならない固
定プログラムやデータなどの記憶保持に必要不可欠なも
のとなっている。2. Description of the Related Art In recent years, non-volatile semiconductor memories such as flash memories have been used in various digital devices and are indispensable for storing and storing fixed programs and data that must be stored even after the power is turned off. It has become.
【０００３】ところで、不揮発性半導体メモリには、放
置しておくことで、“０”データが“１”データに化け
てしまうデータリテンション不良モードが存在してい
る。このデータリテンション不良モードを、図６を用い
て説明する。By the way, a nonvolatile semiconductor memory has a data retention failure mode in which "0" data is garbled into "1" data when left unattended. This data retention failure mode will be described with reference to FIG.
【０００４】図６に示すグラフでは、横軸に経過時間を
取り、縦軸にメモリセルのしきい値電圧を取っている。
フローティングゲートに電子が蓄積された状態（初期状
態）から、時間が経過するにつれてフローティングゲー
トから電子が抜け出していくため、しきい値電圧が次第
に低下していく。そして、しきい値電圧がリード電圧以
下になると、本来、“０”データとして読み出されるべ
きデータが“１”データとして読み出されてしまう。こ
のようにして、記憶された“０”データが、“１”デー
タに化けてしまうというデータリテンション不良が発生
する。In the graph shown in FIG. 6, the horizontal axis represents elapsed time and the vertical axis represents the threshold voltage of the memory cell.
Since electrons escape from the floating gate with the passage of time from the state where electrons are accumulated in the floating gate (initial state), the threshold voltage gradually decreases. When the threshold voltage becomes equal to or lower than the read voltage, the data that should be originally read as "0" data will be read as "1" data. In this way, a data retention failure occurs in which the stored "0" data is garbled into "1" data.
【０００５】このデータリテンション不良を低減させる
ために、現状のデバイスでは、通常、プロセスでの対策
や、テスト工程でのスクリーニングなどが実施されてい
る。例えば、プロセスでの対策では、電子が蓄積される
フローティングゲートの周囲に形成する絶縁膜の絶縁不
良を低減するために、これら絶縁膜の成膜条件の最適化
などが行われる。また、スクリーニングでは、高温で放
置するテスト工程において、不良となるメモリセルが別
の良品のメモリセルに置き換えられる。In order to reduce the data retention failure, current devices are usually subjected to process countermeasures and screening in a test process. For example, as a countermeasure in the process, in order to reduce the insulation failure of the insulating film formed around the floating gate where electrons are accumulated, the film forming conditions of these insulating films are optimized. Further, in the screening, in the test process of leaving it at a high temperature, a defective memory cell is replaced with another non-defective memory cell.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、前述し
たプロセスでの対策やテスト工程でのスクリーニングな
どを実施しても、データリテンション不良となるものが
存在し、十分な対策になっていないのが現状である。However, even if the measures in the above-mentioned process and the screening in the test process are carried out, there are some which cause the data retention failure, and it is the current situation that the measures are not sufficient. Is.
【０００７】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、データリテンション不良を十分に低減
することができる不揮発性半導体メモリを提供すること
を目的とする。Therefore, the present invention has been made in view of the above problems, and an object thereof is to provide a nonvolatile semiconductor memory capable of sufficiently reducing data retention failure.
【０００８】[0008]
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る第１の不揮発性半導体メモリは、不
揮発性メモリセルと、前記不揮発性メモリセルに記憶さ
れたデータを、リード電圧を用いて読み出し、読み出し
たデータが第１の値、第２の値のいずれであるかを判定
するベリファイ回路と、前記不揮発性メモリセルに対し
て、第１の値の書き込みを行う書き込み回路と、前記ベ
リファイ回路からの判定結果を受け取り、読み出したデ
ータが第１の値であるときは前記書き込み回路に書き込
みを実行させ、読み出したデータが第２の値であるとき
は前記書き込み回路による書き込みを停止させる制御回
路とを具備することを特徴とする。In order to achieve the above object, a first non-volatile semiconductor memory according to the present invention has a non-volatile memory cell and data stored in the non-volatile memory cell as a read voltage. A verify circuit for determining whether the read data has a first value or a second value, and a write circuit for writing the first value to the nonvolatile memory cell. Receiving the determination result from the verify circuit, causing the write circuit to execute writing when the read data has a first value, and writing by the write circuit when the read data has a second value. And a control circuit for stopping.
【０００９】また、前記目的を達成するために、この発
明に係る第２の不揮発性半導体メモリは、不揮発性メモ
リセルと、前記不揮発性メモリセルのしきい値電圧がリ
ード電圧より高いか否かを判定するべリファイ回路と、
前記不揮発性メモリセルに対して書き込みを行い、前記
不揮発性メモリセルのしきい値電圧を、前記リード電圧
より高い所定電圧に設定する書き込み回路と、前記ベリ
ファイ回路からの判定結果を受け取り、前記不揮発性メ
モリセルのしきい値電圧が前記リード電圧より高いとき
は前記書き込み回路に書き込みを実行させ、前記不揮発
性メモリセルのしきい値電圧が前記リード電圧以下であ
るときは前記書き込み回路による書き込みを停止させる
制御回路とを具備することを特徴とする。In order to achieve the above object, the second non-volatile semiconductor memory according to the present invention has a non-volatile memory cell and whether or not the threshold voltage of the non-volatile memory cell is higher than a read voltage. A verify circuit for determining
The nonvolatile memory cell is programmed and the threshold voltage of the nonvolatile memory cell is set to a predetermined voltage higher than the read voltage; and a judgment result from the verify circuit is received, The write circuit when the threshold voltage of the non-volatile memory cell is higher than the read voltage, and the write circuit when the threshold voltage of the nonvolatile memory cell is equal to or lower than the read voltage. And a control circuit for stopping.
【００１０】また、前記目的を達成するために、この発
明に係る第３の不揮発性半導体メモリは、不揮発性メモ
リセルと、前記不揮発性メモリセルに記憶されたデータ
を、第１リード電圧を用いて読み出し、読み出したデー
タが第１の値であるか否かを判定する第１のベリファイ
回路と、前記第１のベリファイ回路により、読み出され
たデータが第１の値であると判定された前記不揮発性メ
モリセルに対して、さらに前記第１リード電圧より高い
第２リード電圧を用いて読み出しを行い、読み出したデ
ータが第２の値であるか否かを判定する第２のべリファ
イ回路と、前記不揮発性メモリセルに対して、前記第２
リード電圧を用いて読み出しを行ったときに第１の値が
読み出されるように書き込みを行う書き込み回路と、前
記第２のベリファイ回路からの判定結果を受け取り、前
記不揮発性メモリセルから読み出したデータが第２の値
であるときは前記書き込み回路に書き込みを実行させ、
前記不揮発性メモリセルから読み出したデータが第２の
値でないときは前記書き込み回路による書き込みを停止
させる制御回路とを具備することを特徴とする。In order to achieve the above object, a third nonvolatile semiconductor memory according to the present invention uses a first read voltage for a nonvolatile memory cell and data stored in the nonvolatile memory cell. The first verify circuit determines whether the read data has a first value, and the first verify circuit determines that the read data has a first value. A second verify circuit for performing a read operation on the nonvolatile memory cell using a second read voltage higher than the first read voltage, and determining whether the read data has a second value. And the second non-volatile memory cell
A write circuit that performs writing so that a first value is read when reading is performed using a read voltage, and a determination result from the second verify circuit, and data read from the nonvolatile memory cell When the value is the second value, the writing circuit is caused to execute writing,
And a control circuit for stopping the writing by the writing circuit when the data read from the nonvolatile memory cell is not the second value.
【００１１】また、前記目的を達成するために、この発
明に係る第４の不揮発性半導体メモリは、不揮発性メモ
リセルと、前記不揮発性メモリセルのしきい値電圧が第
１リード電圧より高いか否かを判定する第１のべリファ
イ回路と、前記第１のベリファイ回路により、しきい値
電圧が第１リード電圧より高いと判定された前記不揮発
性メモリセルに対して、さらにそのしきい値電圧が第１
リード電圧より高い第２リード電圧以下であるか否かを
判定する第２のべリファイ回路と、前記不揮発性メモリ
セルに対して書き込みを行い、前記不揮発性メモリセル
のしきい値電圧を、第２リード電圧より高い所定電圧に
設定する書き込み回路と、前記第２のベリファイ回路か
らの判定結果を受け取り、前記不揮発性メモリセルのし
きい値電圧が第２リード電圧以下であるときは前記書き
込み回路に書き込みを実行させ、前記不揮発性メモリセ
ルのしきい値電圧が第２リード電圧以下でないときは前
記書き込み回路による書き込みを停止させる制御回路と
を具備することを特徴とする。In order to achieve the above object, a fourth nonvolatile semiconductor memory according to the present invention has a nonvolatile memory cell and whether the threshold voltage of the nonvolatile memory cell is higher than a first read voltage. The first verify circuit that determines whether or not the threshold voltage is higher than the first read voltage by the first verify circuit. Voltage is first
A second verify circuit that determines whether or not the second read voltage is higher than a read voltage and a second read voltage, and writing is performed to the nonvolatile memory cell to set a threshold voltage of the nonvolatile memory cell to a first threshold voltage. A write circuit that sets a predetermined voltage higher than two read voltages and a determination result from the second verify circuit, and when the threshold voltage of the nonvolatile memory cell is equal to or lower than the second read voltage, the write circuit. And a control circuit for executing writing, and stopping writing by the writing circuit when the threshold voltage of the non-volatile memory cell is not lower than or equal to a second read voltage.
【００１２】[0012]
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. In the description, common parts are denoted by common reference symbols throughout the drawings.
【００１３】［第１の実施の形態］図１は、この発明の
第１の実施の形態の不揮発性半導体メモリの構成を示す
ブロック図である。[First Embodiment] FIG. 1 is a block diagram showing a structure of a nonvolatile semiconductor memory according to a first embodiment of the present invention.
【００１４】図１に示すように、この不揮発性半導体メ
モリは、メモリセルアレイ１１、制御回路１２、自動シ
ーケンス制御回路１３、ベリファイ回路１４、書き込み
回路１５、出力バッファ回路１６を有し構成されてい
る。As shown in FIG. 1, this non-volatile semiconductor memory has a memory cell array 11, a control circuit 12, an automatic sequence control circuit 13, a verify circuit 14, a write circuit 15, and an output buffer circuit 16. .
【００１５】前記メモリセルアレイ１１は、複数の不揮
発性メモリセルが、行方向及び列方向にマトリックス状
に配列されたものである。不揮発性メモリセルは、コン
トロールゲートとフローティングゲートを持つセルトラ
ンジスタを有している。このセルトランジスタは、フロ
ーティングゲートに蓄積された電子の状態によってしき
い値電圧を変更できるようになっている。The memory cell array 11 comprises a plurality of non-volatile memory cells arranged in a matrix in the row and column directions. The non-volatile memory cell has a cell transistor having a control gate and a floating gate. This cell transistor can change the threshold voltage depending on the state of electrons accumulated in the floating gate.
【００１６】前記メモリセルアレイ１１には、特定のア
ドレスに相当するメモリセルにアクセスを行い、このメ
モリセルに記憶されたデータを読み出すと共に、読み出
したデータを判定するベリファイ回路１４が接続されて
いる。このベリファイ回路は、データを読み出す読み出
し回路と、読み出したデータを判定する判定回路を有し
ている。なお、前記判定回路は、自動シーケンス制御回
路１３内に設けてもよい。A verify circuit 14 is connected to the memory cell array 11 to access a memory cell corresponding to a specific address, read the data stored in the memory cell, and determine the read data. The verify circuit has a read circuit that reads data and a determination circuit that determines read data. The determination circuit may be provided in the automatic sequence control circuit 13.
【００１７】また、メモリセルアレイ１１には、特定の
アドレスに相当するメモリセルに対して書き込みを行う
書き込み回路１５が接続されている。さらに、メモリセ
ルアレイ１１には、このメモリセルアレイ１１中のメモ
リセルから読み出されたデータを出力のために一時的に
記憶する出力バッファ回路１６が接続されている。Further, the memory cell array 11 is connected with a write circuit 15 for writing to a memory cell corresponding to a specific address. Further, the memory cell array 11 is connected to an output buffer circuit 16 which temporarily stores the data read from the memory cells in the memory cell array 11 for output.
【００１８】また、ベリファイ回路１４及び書き込み回
路１５には、自動シーケンス制御回路１３が接続されて
いる。この自動シーケンス制御回路１３は、書き込み、
読み出し、消去、及び後述するデータリテンション不良
を低減するための動作などの動作制御を行うものであ
り、ベリファイ回路１４及び書き込み回路１５などを含
むこの不揮発性半導体メモリの全体の動作を制御する。An automatic sequence control circuit 13 is connected to the verify circuit 14 and the write circuit 15. This automatic sequence control circuit 13 writes,
It performs operation control such as reading, erasing, and an operation for reducing a data retention defect described later, and controls the entire operation of the nonvolatile semiconductor memory including the verify circuit 14 and the write circuit 15.
【００１９】さらに、自動シーケンス制御回路１３に
は、外部から入力されるコマンドやデータを受け取り、
デコードしてデコード信号を出力する制御回路１２が接
続されている。Further, the automatic sequence control circuit 13 receives commands and data inputted from the outside,
A control circuit 12 that decodes and outputs a decoded signal is connected.
【００２０】次に、図２及び図３を用いて前記第１の実
施の形態の不揮発性半導体メモリの動作について説明す
る。Next, the operation of the nonvolatile semiconductor memory according to the first embodiment will be described with reference to FIGS.
【００２１】図２は、第１の実施の形態の不揮発性半導
体メモリの動作を示すフローチャートである。このフロ
ーチャートは、データリテンション不良の発生を低減す
るためのデータリテンション不良低減動作を示してい
る。図３は、前記データリテンション不良低減動作を実
行する前と実行後におけるメモリセルのしきい値電圧の
分布を示す図である。FIG. 2 is a flow chart showing the operation of the non-volatile semiconductor memory of the first embodiment. This flowchart shows a data retention failure reducing operation for reducing the occurrence of data retention failure. FIG. 3 is a diagram showing distributions of threshold voltages of memory cells before and after performing the data retention failure reduction operation.
【００２２】このデータリテンション不良低減動作は、
制御回路１２に特定のコマンドあるいはデータが入力さ
れ、そのデコード信号が自動シーケンス制御回路１３に
出力されることにより、スタートする。また、ある一定
期間毎に、自動シーケンス制御回路１３が自らスタート
させるようにしてもよい。This data retention defect reduction operation is
A specific command or data is input to the control circuit 12, and the decode signal is output to the automatic sequence control circuit 13 to start the operation. Further, the automatic sequence control circuit 13 may be started by itself every certain period.
【００２３】まず、ベリファイ回路１４により、特定の
アドレスＡＤＤに対応するメモリセルに対し、そのコン
トロールゲートにリード電圧ＶＲＤを印加してデータの
読み出しが行われる（ステップＳ１）。この読み出しで
は、前記メモリセルのしきい値電圧がリード電圧ＶＲＤ
より高いとき“０”を読み出し、しきい値電圧がリード
電圧ＶＲＤ以下のとき“１”を読み出す。First, the verify circuit 14 applies the read voltage VRD to the control gate of the memory cell corresponding to the specific address ADD to read the data (step S1). In this reading, the threshold voltage of the memory cell is the read voltage VRD.
When it is higher, "0" is read, and when the threshold voltage is equal to or lower than the read voltage VRD, "1" is read.
【００２４】続いて、読み出したデータが“０”である
か否かが判定される（ステップＳ２）。この判定はベリ
ファイ回路１４にて行っても良いし、自動シーケンス制
御回路１３にて行っても良い。判定の結果、読み出した
データが“０”であるときは、そのデータが記憶されて
いたメモリセルに対し、書き込み回路１５により、その
コントロールゲートに書き込み電圧を印加して書き込み
を行い、しきい値電圧をリード電圧ＶＲＤより高い電圧
にする（ステップＳ３）。一方、読み出したデータが
“０”でないときは、ステップＳ５に移行する。Then, it is judged whether or not the read data is "0" (step S2). This determination may be performed by the verify circuit 14 or the automatic sequence control circuit 13. As a result of the judgment, when the read data is “0”, the write circuit 15 applies the write voltage to the control gate to write to the memory cell in which the data is stored, and the threshold voltage is set. The voltage is set higher than the read voltage VRD (step S3). On the other hand, when the read data is not "0", the process proceeds to step S5.
【００２５】次に、前記ステップＳ３での書き込みが正
常に行われたか否かが判定される（書き込みベリファ
イ）（ステップＳ４）。この書き込みベリファイでは、
ベリファイ回路１４により、前記アドレスＡＤＤに対応
するメモリセルに対し、そのコントロールゲートにプロ
グラムベリファイ電圧ＶＰＶを印加してデータの読み出
しが行われる。プログラムベリファイ電圧ＶＰＶは、リ
ード電圧ＶＲＤより高い電圧である。この読み出しで
は、前記メモリセルのしきい値電圧がプログラムベリフ
ァイ電圧ＶＰＶより高いとき“０”を読み出し、しきい
値電圧がプログラムベリファイ電圧ＶＰＶ以下のとき
“１”を読み出す。続いて、読み出したデータが“０”
であるか否かが判定される。この判定はベリファイ回路
１４にて行っても良いし、自動シーケンス制御回路１３
にて行っても良い。Next, it is judged whether or not the writing in the step S3 has been normally performed (write verify) (step S4). In this write verify,
The verify circuit 14 applies the program verify voltage VPV to the control gate of the memory cell corresponding to the address ADD to read the data. The program verify voltage VPV is higher than the read voltage VRD. In this reading, "0" is read when the threshold voltage of the memory cell is higher than the program verify voltage VPV, and "1" is read when the threshold voltage is equal to or lower than the program verify voltage VPV. Then, the read data is "0"
Is determined. This determination may be performed by the verify circuit 14 or the automatic sequence control circuit 13
You may go to.
【００２６】判定の結果、書き込みが正常に行われてい
ないときは、ステップＳ３に戻り、再度書き込みを行
い、書き込みが正常に行われたことが確認されるまで、
前記書き込み（ステップＳ３）と書き込みベリファイ
（ステップＳ４）とを繰り返す。As a result of the judgment, when the writing is not normally performed, the process returns to step S3, the writing is performed again, and it is confirmed that the writing is normally performed.
The write (step S3) and the write verify (step S4) are repeated.
【００２７】次に、書き込みが正常に行われたことが確
認されたとき、すなわち書き込みベリファイが合格した
とき、あるいは前記ステップＳ２にて読み出したデータ
が“０”でないときは、次のアドレス“ＡＤＤ＋１”に
対応するメモリセルに対して読み出しを行うために、自
動シーケンス制御回路１３により、アドレスＡＤＤをイ
ンクリメントし、アドレス“ＡＤＤ＋１”とする（ステ
ップＳ５）。Next, when it is confirmed that the writing is normally performed, that is, when the write verify is passed, or when the data read in step S2 is not "0", the next address "ADD + 1" is written. In order to read from the memory cell corresponding to "", the address ADD is incremented by the automatic sequence control circuit 13 to be the address "ADD + 1" (step S5).
【００２８】続いて、インクリメントされたアドレス
“ＡＤＤ＋１”が終了アドレスであるか否かを判定する
（ステップＳ６）。この判定は、自動シーケンス制御回
路１３にて行われる。判定の結果、アドレス“ＡＤＤ＋
１”が終了アドレスでないときは、前記ステップＳ１に
戻り、ステップＳ１以降の処理を繰り返す。一方、アド
レス“ＡＤＤ＋１”が終了アドレスであるときは、この
データリテンション不良低減動作を終了する。Then, it is determined whether the incremented address "ADD + 1" is the end address (step S6). This determination is performed by the automatic sequence control circuit 13. As a result of the judgment, the address “ADD +
When 1 "is not the end address, the process returns to the step S1 and the processes after step S1 are repeated. On the other hand, when the address" ADD + 1 "is the end address, this data retention defect reduction operation is ended.
【００２９】前述したデータリテンション不良低減動作
を実行する前と実行後におけるメモリセルのしきい値電
圧の分布を、図３に示している。分布Ａが前記不良低減
動作を実行する前の状態を示しており、分布Ｂが不良低
減動作を実行した後の状態を示す。FIG. 3 shows the distribution of the threshold voltage of the memory cell before and after the above-mentioned data retention failure reducing operation is executed. The distribution A shows the state before the defect reduction operation is executed, and the distribution B shows the state after the defect reduction operation is executed.
【００３０】図３に示すように、データリテンション不
良低減動作を実行する前は、分布Ａのように、しきい値
電圧がプログラムベリファイ電圧ＶＰＶとリード電圧Ｖ
ＲＤとの間に存在していたが、実行後は分布Ｂのよう
に、“０”データを記憶する全てのメモリセルのしきい
値電圧がプログラムベリファイ電圧ＶＰＶより高い電圧
になる。これにより、“０”データを記憶保持する全て
のメモリセルのしきい値電圧をリード電圧より高い所定
電圧に設定して、データリテンション不良の発生を防止
する。As shown in FIG. 3, before the data retention defect reduction operation is performed, the threshold voltages are the program verify voltage VPV and the read voltage V as shown in the distribution A.
Although existing between RD and RD, the threshold voltages of all the memory cells storing “0” data become higher than the program verify voltage VPV after the execution, as in the distribution B. As a result, the threshold voltage of all memory cells that store and hold "0" data is set to a predetermined voltage higher than the read voltage, and the occurrence of data retention failure is prevented.
【００３１】図４に、この第１の実施の形態の不揮発性
半導体メモリにおいて、前記データリテンション不良低
減動作を実行したときの時間経過とメモリセルのしきい
値電圧推移との関係を示す。データリテンション不良を
引き起こすおそれがあるメモリセルに対して、しきい値
電圧がリード電圧ＶＲＤより低い電圧に落ちない所定の
時間（図４に示す時間Ｔ１、Ｔ２、Ｔ３）ごとに書き込
みを行う。これにより、メモリセルのしきい値電圧を時
間Ｔ１、Ｔ２及びＴ３にて所定電圧まで高める。この結
果、放置するとしきい値電圧がリード電圧以下になり
“０”データが“１”データとなるデータリテンション
不良を防止することができる。FIG. 4 shows the relationship between the passage of time and the transition of the threshold voltage of the memory cell when the data retention defect reduction operation is executed in the nonvolatile semiconductor memory of the first embodiment. Writing is performed for a memory cell that may cause data retention failure at every predetermined time (time T1, T2, T3 shown in FIG. 4) in which the threshold voltage does not drop to a voltage lower than the read voltage VRD. As a result, the threshold voltage of the memory cell is increased to a predetermined voltage at times T1, T2 and T3. As a result, when left unattended, the threshold voltage becomes equal to or lower than the read voltage, and the data retention failure in which "0" data becomes "1" data can be prevented.
【００３２】なお、ＮＯＲ型のフラッシュメモリでは、
消去動作時に使用している、“０”データベリファイと
このベリファイ後の書き込み動作とを、前記ステップＳ
１〜ステップＳ３に用いることができるという利点があ
る。In the NOR type flash memory,
The “0” data verify used during the erase operation and the write operation after this verify are performed in the step S
There is an advantage that it can be used in 1 to step S3.
【００３３】以上説明したようにこの第１の実施の形態
では、“０”データが記憶されたメモリセルに対して、
所定時間ごとに書き込みを行うことにより、放置すると
“０”データが“１”データに化けてしまうデータリテ
ンション不良を低減することができる。As described above, in the first embodiment, for the memory cell in which "0" data is stored,
By performing the writing every predetermined time, it is possible to reduce the data retention failure in which the “0” data is garbled into the “1” data if left unattended.
【００３４】［第２の実施の形態］次に、この発明の第
２の実施の形態の不揮発性半導体メモリについて説明す
る。[Second Embodiment] Next, a non-volatile semiconductor memory according to a second embodiment of the present invention will be described.
【００３５】図５は、第２の実施の形態の不揮発性半導
体メモリの動作を示すフローチャートである。FIG. 5 is a flow chart showing the operation of the non-volatile semiconductor memory according to the second embodiment.
【００３６】この第２の実施の形態の不揮発性半導体メ
モリが持つ、データリテンション不良低減動作は、図２
に示したフローチャートの構成に加えて、ステップＳ７
とステップＳ８を有するものである。前記第１の実施の
形態における構成と同様の部分には同じ符号を付してそ
の説明は省略し、以下に、異なる構成部分のみを説明す
る。The data retention defect reduction operation of the non-volatile semiconductor memory according to the second embodiment is shown in FIG.
In addition to the configuration of the flowchart shown in FIG.
And step S8. The same components as those in the first embodiment are designated by the same reference numerals, and the description thereof will be omitted. Only different components will be described below.
【００３７】図５に示すように、ステップＳ２にて
“０”データが記憶されていると判定されたメモリセル
に対し、さらに、ベリファイ回路１４により、そのコン
トロールゲートにプログラムベリファイ電圧ＶＰＶを印
加してデータの読み出しが行われる（ステップＳ７）。
プログラムベリファイ電圧ＶＰＶは、リード電圧ＶＲＤ
より高い電圧である。この読み出しでは、前記メモリセ
ルのしきい値電圧がプログラムベリファイ電圧ＶＰＶよ
り高いとき“０”を読み出し、しきい値電圧がプログラ
ムベリファイ電圧ＶＰＶ以下のとき“１”を読み出す。As shown in FIG. 5, the verify circuit 14 further applies the program verify voltage VPV to the control gate of the memory cell determined to store "0" data in step S2. Then, the data is read (step S7).
The program verify voltage VPV is the read voltage VRD.
Higher voltage. In this reading, "0" is read when the threshold voltage of the memory cell is higher than the program verify voltage VPV, and "1" is read when the threshold voltage is equal to or lower than the program verify voltage VPV.
【００３８】続いて、読み出したデータが“１”である
か否かが判定される（ステップＳ８）。この判定はベリ
ファイ回路１４にて行っても良いし、自動シーケンス制
御回路１３にて行っても良い。判定の結果、読み出した
データが“１”であるときは、ステップＳ３に移行し、
書き込み回路１５により書き込みを行う。一方、読み出
したデータが“１”でないときは、書き込みは不要であ
ると判断し、ステップＳ５に移行して自動シーケンス制
御回路１３によりアドレスのインクリメントを行う。Then, it is determined whether the read data is "1" (step S8). This determination may be performed by the verify circuit 14 or the automatic sequence control circuit 13. As a result of the determination, when the read data is “1”, the process proceeds to step S3,
Writing is performed by the writing circuit 15. On the other hand, when the read data is not "1", it is determined that writing is not necessary, the process proceeds to step S5, and the automatic sequence control circuit 13 increments the address.
【００３９】その他のステップの処理は、図２に示した
前記第１の実施の形態と同様である。The processing of the other steps is the same as that of the first embodiment shown in FIG.
【００４０】図５に示すデータリテンション不良低減動
作では、“０”データが記憶されたメモリセルに対し
て、さらにプログラムベリファイ電圧ＶＰＶにて読み出
しを行い、この読み出し動作にて“１”データになった
メモリセルに対してのみ、所定時間ごとに書き込みを行
う。これにより、データリテンション不良を引き起こし
そうなメモリセルに対してのみ、書き込みを行い、デー
タリテンション不良を引き起こすおそれがないメモリセ
ルに対しては、書き込みを行わないようにする。この結
果、不要な書き込み動作を排除でき、この不良低減動作
の実行時間を短縮できると共に、消費電力を低減するこ
とができる。In the data retention failure reduction operation shown in FIG. 5, the memory cell storing "0" data is further read at the program verify voltage VPV, and this read operation results in "1" data. Only the memory cells that have been written are written at predetermined time intervals. As a result, writing is performed only to the memory cells that are likely to cause the data retention failure, and writing is not performed to the memory cells that are not likely to cause the data retention failure. As a result, unnecessary write operations can be eliminated, the execution time of this defect reduction operation can be shortened, and power consumption can be reduced.
【００４１】以上説明したようにこの第２の実施の形態
では、“０”データが記憶されたメモリセルのうち、し
きい値電圧がリード電圧ＶＲＤより高く、かつプログラ
ムベリファイ電圧ＶＰＶ以下のものを抽出して、所定時
間ごとに書き込みを行うことにより、放置すると“０”
データが“１”データに化けてしまうデータリテンショ
ン不良を低減することができる。さらに、この第２の実
施の形態では、前記第１の実施の形態に比べて、データ
リテンション不良の低減動作の実行時間を短縮できると
共に、消費電力を低減することができる。As described above, in the second embodiment, among the memory cells storing "0" data, those having a threshold voltage higher than the read voltage VRD and lower than the program verify voltage VPV are selected. "0" if left unattended by extracting and writing at specified time intervals
It is possible to reduce the data retention failure that the data is garbled into “1” data. Further, in the second embodiment, the execution time of the data retention failure reducing operation can be shortened and the power consumption can be reduced, as compared with the first embodiment.
【００４２】なお、従来は製品として出荷した後には図
６に示したようなデータリテンション不良が存在した場
合、この不良を防止する対策は存在していなかった。こ
の発明では、特定コマンドの入力あるいは特定ピンに電
圧を加えることにより、再書き込みを行うことが可能で
あり、使用者がある一定期間ごとに前記第１、第２の実
施の形態を実行させることにより、不揮発性半導体メモ
リの寿命を向上させることができる。Conventionally, when there was a data retention defect as shown in FIG. 6 after shipping as a product, there was no countermeasure for preventing this defect. In the present invention, rewriting can be performed by inputting a specific command or applying a voltage to a specific pin, and the user can execute the first and second embodiments at regular intervals. Thereby, the life of the nonvolatile semiconductor memory can be improved.
【００４３】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。Further, each of the above-described embodiments is
Not only can it be carried out alone, but it is also possible to carry out it in an appropriate combination.
【００４４】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。Furthermore, each of the embodiments described above includes inventions at various stages, and inventions at various stages can be extracted by appropriately combining a plurality of constituent elements disclosed in each embodiment. Is also possible.
【００４５】[0045]
【発明の効果】以上述べたようにこの発明によれば、デ
ータリテンション不良を十分に低減することができる不
揮発性半導体メモリを提供することが可能である。As described above, according to the present invention, it is possible to provide a nonvolatile semiconductor memory capable of sufficiently reducing the data retention failure.
【図１】この発明の第１の実施の形態の不揮発性半導体
メモリの構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a nonvolatile semiconductor memory according to a first embodiment of the present invention.
【図２】前記第１の実施の形態の不揮発性半導体メモリ
の動作を示すフローチャートである。FIG. 2 is a flowchart showing an operation of the nonvolatile semiconductor memory according to the first embodiment.
【図３】図２に示すフローチャートによる動作を実行す
る前と実行後におけるメモリセルのしきい値電圧の分布
を示す図である。FIG. 3 is a diagram showing distributions of threshold voltages of memory cells before and after performing the operation according to the flowchart shown in FIG.
【図４】図２に示すフローチャートによる動作を実行し
たときの時間の経過とメモリセルのしきい値電圧との関
係を示す図である。FIG. 4 is a diagram showing the relationship between the passage of time and the threshold voltage of a memory cell when the operation according to the flowchart shown in FIG. 2 is executed.
【図５】この発明の第２の実施の形態の不揮発性半導体
メモリの動作を示すフローチャートである。FIG. 5 is a flowchart showing an operation of the nonvolatile semiconductor memory according to the second embodiment of the present invention.
【図６】従来の不揮発性半導体メモリに発生するデータ
リテンション不良を示す図である。FIG. 6 is a diagram showing a data retention failure that occurs in a conventional nonvolatile semiconductor memory.
１１…メモリセルアレイ １２…制御回路 １３…自動シーケンス制御回路 １４…ベリファイ回路 １５…書き込み回路 １６…出力バッファ回路 11 ... Memory cell array 12 ... Control circuit 13 ... Automatic sequence control circuit 14 ... Verify circuit 15 ... Writing circuit 16 ... Output buffer circuit
Claims (12)
電圧を用いて読み出し、読み出したデータが第１の値、
第２の値のいずれであるかを判定するベリファイ回路
と、 前記不揮発性メモリセルに対して、第１の値の書き込み
を行う書き込み回路と、 前記ベリファイ回路からの判定結果を受け取り、読み出
したデータが第１の値であるときは前記書き込み回路に
書き込みを実行させ、読み出したデータが第２の値であ
るときは前記書き込み回路による書き込みを停止させる
制御回路と、 を具備することを特徴とする不揮発性半導体メモリ。1. A non-volatile memory cell, and data stored in the non-volatile memory cell is read using a read voltage, and the read data is a first value,
A verify circuit that determines which of the second values is used, a write circuit that writes the first value to the nonvolatile memory cell, and data that is read after receiving the determination result from the verify circuit. Is a first value, the control circuit causes the write circuit to execute writing, and when the read data has a second value, the control circuit stops writing by the write circuit. Non-volatile semiconductor memory.
の値は“１”であることを特徴とする請求項１に記載の
不揮発性半導体メモリ。2. The first value is “0” and the second value is
The non-volatile semiconductor memory according to claim 1, wherein the value of is 1.
リセルのしきい値電圧を前記リード電圧より高い所定電
圧に設定することを特徴とする請求項１または２に記載
の不揮発性半導体メモリ。3. The nonvolatile semiconductor memory according to claim 1, wherein the write circuit sets a threshold voltage of the nonvolatile memory cell to a predetermined voltage higher than the read voltage.
り高いか否かを判定するべリファイ回路と、 前記不揮発性メモリセルに対して書き込みを行い、前記
不揮発性メモリセルのしきい値電圧を、前記リード電圧
より高い所定電圧に設定する書き込み回路と、 前記ベリファイ回路からの判定結果を受け取り、前記不
揮発性メモリセルのしきい値電圧が前記リード電圧より
高いときは前記書き込み回路に書き込みを実行させ、前
記不揮発性メモリセルのしきい値電圧が前記リード電圧
以下であるときは前記書き込み回路による書き込みを停
止させる制御回路と、 を具備することを特徴とする不揮発性半導体メモリ。4. A non-volatile memory cell, a verify circuit for determining whether or not a threshold voltage of the non-volatile memory cell is higher than a read voltage, and a write operation for the non-volatile memory cell, A threshold voltage of the non-volatile memory cell is set to a predetermined voltage higher than the read voltage, and a determination result from the verify circuit is received, and the threshold voltage of the non-volatile memory cell is higher than the read voltage. A control circuit for causing the writing circuit to execute writing when the threshold voltage of the nonvolatile memory cell is equal to or lower than the read voltage, and for stopping writing by the writing circuit when the threshold voltage is equal to or lower than the read voltage. Non-volatile semiconductor memory.
モリセルのしきい値電圧が前記リード電圧より高いとき
に“０”を読み出し、しきい値電圧が前記リード電圧以
下のときに“１”を読み出すことを特徴とする請求項４
に記載の不揮発性半導体メモリ。5. The verify circuit reads “0” when the threshold voltage of the nonvolatile memory cell is higher than the read voltage, and reads “1” when the threshold voltage is equal to or lower than the read voltage. 5. Read-out is performed.
The non-volatile semiconductor memory according to 1.
ルのしきい値電圧が前記リード電圧より低くならない所
定の期間が経過する毎に、前記ベリファイ回路、前記書
き込み回路、及び前記制御回路を自発的に動作させるこ
とを特徴とする請求項１乃至５のいずれか１つに記載の
不揮発性半導体メモリ。6. The control circuit spontaneously activates the verify circuit, the write circuit, and the control circuit each time a predetermined period in which the threshold voltage of the nonvolatile memory cell does not become lower than the read voltage elapses. 6. The non-volatile semiconductor memory according to claim 1, wherein the non-volatile semiconductor memory is operated as desired.
ード電圧を用いて読み出し、読み出したデータが第１の
値であるか否かを判定する第１のベリファイ回路と、 前記第１のベリファイ回路により、読み出されたデータ
が第１の値であると判定された前記不揮発性メモリセル
に対して、さらに前記第１リード電圧より高い第２リー
ド電圧を用いて読み出しを行い、読み出したデータが第
２の値であるか否かを判定する第２のべリファイ回路
と、 前記不揮発性メモリセルに対して、前記第２リード電圧
を用いて読み出しを行ったときに第１の値が読み出され
るように書き込みを行う書き込み回路と、 前記第２のベリファイ回路からの判定結果を受け取り、
前記不揮発性メモリセルから読み出したデータが第２の
値であるときは前記書き込み回路に書き込みを実行さ
せ、前記不揮発性メモリセルから読み出したデータが第
２の値でないときは前記書き込み回路による書き込みを
停止させる制御回路と、 を具備することを特徴とする不揮発性半導体メモリ。7. A non-volatile memory cell and first data read from the non-volatile memory cell by using a first read voltage to determine whether the read data has a first value or not. And a second read voltage higher than the first read voltage with respect to the nonvolatile memory cell in which the read data is determined to have the first value by the first verify circuit. And a second verify circuit for determining whether or not the read data has a second value, and the nonvolatile memory cell is read using the second read voltage. A write circuit that performs writing so that the first value is read when it is performed, and a determination result from the second verify circuit,
When the data read from the non-volatile memory cell has a second value, the write circuit is caused to perform writing, and when the data read from the non-volatile memory cell is not the second value, writing by the write circuit is performed. A non-volatile semiconductor memory comprising: a control circuit for stopping.
の値は“１”であることを特徴とする請求項７に記載の
不揮発性半導体メモリ。8. The first value is “0” and the second value is
The non-volatile semiconductor memory according to claim 7, wherein the value of is 1.
リセルのしきい値電圧を前記第２リード電圧より高い所
定電圧に設定することを特徴とする請求項７または８に
記載の不揮発性半導体メモリ。9. The nonvolatile semiconductor memory according to claim 7, wherein the write circuit sets a threshold voltage of the nonvolatile memory cell to a predetermined voltage higher than the second read voltage. .
圧より高いか否かを判定する第１のべリファイ回路と、 前記第１のベリファイ回路により、しきい値電圧が第１
リード電圧より高いと判定された前記不揮発性メモリセ
ルに対して、さらにそのしきい値電圧が第１リード電圧
より高い第２リード電圧以下であるか否かを判定する第
２のべリファイ回路と、 前記不揮発性メモリセルに対して書き込みを行い、前記
不揮発性メモリセルのしきい値電圧を、第２リード電圧
より高い所定電圧に設定する書き込み回路と、 前記第２のベリファイ回路からの判定結果を受け取り、
前記不揮発性メモリセルのしきい値電圧が第２リード電
圧以下であるときは前記書き込み回路に書き込みを実行
させ、前記不揮発性メモリセルのしきい値電圧が第２リ
ード電圧以下でないときは前記書き込み回路による書き
込みを停止させる制御回路と、 を具備することを特徴とする不揮発性半導体メモリ。10. A non-volatile memory cell, a first verify circuit for determining whether a threshold voltage of the non-volatile memory cell is higher than a first read voltage, and the first verify circuit. First threshold voltage
A second verify circuit for determining whether or not the threshold voltage of the nonvolatile memory cell determined to be higher than the read voltage is equal to or lower than a second read voltage higher than the first read voltage; A write circuit that writes to the non-volatile memory cell and sets a threshold voltage of the non-volatile memory cell to a predetermined voltage higher than a second read voltage; and a determination result from the second verify circuit. Received
When the threshold voltage of the non-volatile memory cell is equal to or lower than the second read voltage, the writing circuit is caused to execute writing, and when the threshold voltage of the non-volatile memory cell is not equal to or lower than the second read voltage, the writing is performed. A non-volatile semiconductor memory, comprising: a control circuit for stopping writing by the circuit.
回路により書き込みが実行された後、書き込みが正常に
おこなわれたかどうかを検証するための読み出しに用い
られるプログラムベリファイ電圧であることを特徴とす
る請求項１０に記載の不揮発性半導体メモリ。11. The second read voltage is a program verify voltage used for reading to verify whether or not writing is normally performed after the writing is performed by the writing circuit. The non-volatile semiconductor memory according to claim 10.
セルのしきい値電圧が前記リード電圧より低くならない
所定の期間が経過する毎に、前記第１のベリファイ回
路、前記第２のベリファイ回路、前記書き込み回路、及
び前記制御回路を自発的に動作させることを特徴とする
請求項７乃至１１のいずれか１つに記載の不揮発性半導
体メモリ。12. The control circuit, the first verify circuit, the second verify circuit, each time a predetermined period of time in which the threshold voltage of the non-volatile memory cell is not lower than the read voltage elapses. The non-volatile semiconductor memory according to claim 7, wherein the write circuit and the control circuit are caused to operate spontaneously.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188685A JP2003007074A (en) | 2001-06-21 | 2001-06-21 | Non-volatile semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188685A JP2003007074A (en) | 2001-06-21 | 2001-06-21 | Non-volatile semiconductor memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003007074A true JP2003007074A (en) | 2003-01-10 |
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ID=19027741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188685A Pending JP2003007074A (en) | 2001-06-21 | 2001-06-21 | Non-volatile semiconductor memory |
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| Country | Link |
|---|---|
| JP (1) | JP2003007074A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165434A (en) * | 2009-01-19 | 2010-07-29 | Nec Corp | Nonvolatile semiconductor memory device and data storing method for nonvolatile semiconductor memory device |
| JP2011134389A (en) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | Control device for nonvolatile memory and method of operating control device |
| US8446768B2 (en) | 2009-12-24 | 2013-05-21 | Samsung Electronics Co., Ltd. | Control device for nonvolatile memory and method of operating control device |
| US9032264B2 (en) | 2013-03-21 | 2015-05-12 | Kabushiki Kaisha Toshiba | Test method for nonvolatile memory |
-
2001
- 2001-06-21 JP JP2001188685A patent/JP2003007074A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010165434A (en) * | 2009-01-19 | 2010-07-29 | Nec Corp | Nonvolatile semiconductor memory device and data storing method for nonvolatile semiconductor memory device |
| JP2011134389A (en) * | 2009-12-24 | 2011-07-07 | Samsung Electronics Co Ltd | Control device for nonvolatile memory and method of operating control device |
| US8446768B2 (en) | 2009-12-24 | 2013-05-21 | Samsung Electronics Co., Ltd. | Control device for nonvolatile memory and method of operating control device |
| US9032264B2 (en) | 2013-03-21 | 2015-05-12 | Kabushiki Kaisha Toshiba | Test method for nonvolatile memory |
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