JP2003007058A - Semiconductor device - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device in which skew among external terminals can be reduced when different products are supported by the same chip. SOLUTION: This device is a semiconductor device of a SDRAM, a delay circuit 1 setting delay quantity of a control signal, input data, and output data is inserted in an input stage and an output stage of a memory circuit consisting of direct peripheral circuits and indirect peripheral circuits to reduce skew of the control signal, input data, and output data for a clock signal in accordance with shape of a package and word constitution. This delay circuit 1 is provided with a delay quantity adjusting circuit 2 having circuit constitution which can adjust delay quantity (time) of each external terminal corresponding to these each combination in accordance with a package type such as TSOP, TCP, or the like and an IQ type such as x4, x8, x16, or the like, delay quantity of this delay quantity adjusting circuit 2 is adjusted by setting of a mode register 3.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体装置に関
し、特に同一チップにて異なる製品をサポートする際
の、パッケージ形状や語構成に応じたスキュー対策とし
て好適な半導体装置に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a technique effective when applied to a semiconductor device suitable as a countermeasure against a skew depending on a package shape and a word configuration when supporting different products in the same chip. Regarding

【０００２】[0002]

【従来の技術】本発明者が検討した技術として、半導体
装置のスキュー対策技術に関しては、以下のような技術
が考えられる。たとえば、半導体装置の一例としてのＳ
ＤＲＡＭなどでは、近年、高速化が進み、この高速化に
よってセットアップ・ホールドの動作マージンが少なく
なり、また同一チップにて異なるパッケージ製品をサポ
ートする技術が用いられている。2. Description of the Related Art As a technique studied by the present inventor, the following technique can be considered as a skew countermeasure technique for a semiconductor device. For example, S as an example of a semiconductor device
In recent years, in DRAMs and the like, speeding up has progressed, and due to the speeding up, a setup / hold operation margin is reduced, and a technique for supporting different package products in the same chip is used.

【０００３】なお、このような半導体装置のスキュー対
策技術に関しては、たとえば特開平１０−３４０２２２
号公報に記載される技術などが挙げられる。この公報に
は、複数のメモリチップから構成されるメモリシステム
における各メモリチップ間のスキューを防止するため
に、たとえばデータの出力回路において、出力データを
保持するデータラッチにディレイ回路を接続し、基準と
なる外部クロックに対してこのディレイ回路により所望
の遅延を与えてから、このクロックをデータラッチのク
ロック入力端子に供給する技術が開示されている。Incidentally, with respect to such a skew countermeasure technique for a semiconductor device, for example, Japanese Patent Application Laid-Open No. 10-340222 is used.
The technology described in Japanese Patent Publication is cited. In this publication, in order to prevent skew between the memory chips in a memory system composed of a plurality of memory chips, for example, in a data output circuit, a delay circuit is connected to a data latch that holds output data, There is disclosed a technique of applying a desired delay to this external clock with this delay circuit and then supplying this clock to the clock input terminal of the data latch.

【０００４】[0004]

【発明が解決しようとする課題】ところで、前記のよう
な半導体装置のスキュー対策技術について、本発明者が
検討した結果、以下のようなことが明らかとなった。た
とえば、前記公報の技術は、複数のメモリチップから構
成されるメモリシステムにおいて、各メモリチップ間の
スキューを防止するための技術であり、製品のパッケー
ジ形状や語構成を考慮してスキューを防止するものでは
ない。他に、特開平１０−７９１９４号、特開２０００
−２９８９８１号、特開２０００−５８７７２号の各公
報にもスキューに関する技術が開示されているが、いず
れも製品のパッケージ形状や語構成を考慮した技術では
ない。By the way, as a result of the inventor's examination of the above-described skew countermeasure technique for semiconductor devices, the following facts have become clear. For example, the technique of the above publication is a technique for preventing a skew between the memory chips in a memory system including a plurality of memory chips, and the skew is prevented in consideration of the package shape and word configuration of the product. Not a thing. In addition, JP-A-10-79194 and JP-A-2000
Although the technology related to skew is disclosed in each of Japanese Patent Application Laid-Open Nos. 298981/2000 and 58-57772, neither is a technology that takes into consideration the package shape and word configuration of the product.

【０００５】また、たとえば半導体装置の一例としての
ＳＤＲＡＭなどは、ＴＳＯＰなどのパッケージに実装さ
れるので、リードフレーム分の遅延が発生して、外部端
子間にスキューが生じる。また、それは語構成（×４，
×８，×１６など）が多くなるほど増大する。さらに、
近年は高速化が進み、設計マージンが少ないため、セッ
トアップ時間などのスペックを満足しない場合がある、
などの課題が考えられる。Further, for example, an SDRAM as an example of a semiconductor device is mounted in a package such as TSOP, so that a delay corresponding to a lead frame occurs and a skew occurs between external terminals. Also, it has a word structure (× 4
X8, x16, etc.) increase. further,
In recent years, speeding up has progressed and the design margin is small, so specifications such as setup time may not be satisfied,
Issues such as these are possible.

【０００６】そこで、本発明の目的は、パッケージ形状
や語構成に着目し、このパッケージ形状や語構成に応じ
て遅延量を調整する工夫を適用することで、同一チップ
にて異なる製品をサポートする際に、外部端子間のスキ
ューを低減することができる半導体装置を提供するもの
である。Therefore, the object of the present invention is to support different products with the same chip by paying attention to the package shape and word structure and applying a device for adjusting the delay amount according to this package shape and word structure. In this case, a semiconductor device that can reduce skew between external terminals is provided.

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

【０００８】[0008]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。Among the inventions disclosed in the present application, a brief description will be given to the outline of typical ones.
It is as follows.

【０００９】本発明は、前記目的を達成するために、外
部から入力されるクロック信号に同期して、外部から入
力される制御信号に基づいて動作し、外部から入力され
る入力データを書き込み、書き込んだデータを出力デー
タとして読み出し可能なメモリ回路を有する半導体装置
に適用されるものである。In order to achieve the above object, the present invention operates based on a control signal input from the outside in synchronization with a clock signal input from the outside and writes input data input from the outside. It is applied to a semiconductor device having a memory circuit that can read written data as output data.

【００１０】すなわち、本発明による半導体装置は、メ
モリ回路の入力段に、パッケージ形状と語構成に応じ
て、クロック信号に対する入力データのスキューを低減
するために入力データの遅延量を設定する遅延回路を有
したり、あるいはクロック信号に対する制御信号のスキ
ューを低減するために制御信号の遅延量を設定する遅延
回路を有するものである。また、メモリ回路の出力段
に、パッケージ形状と語構成に応じて、クロック信号に
対する前記出力データのスキューを低減するために出力
データの遅延量を設定する遅延回路を有するものであ
る。That is, the semiconductor device according to the present invention is a delay circuit for setting a delay amount of input data in an input stage of a memory circuit in order to reduce a skew of the input data with respect to a clock signal according to a package shape and a word configuration. Or a delay circuit for setting the delay amount of the control signal in order to reduce the skew of the control signal with respect to the clock signal. Further, the output stage of the memory circuit has a delay circuit for setting the delay amount of the output data in order to reduce the skew of the output data with respect to the clock signal according to the package shape and the word configuration.

【００１１】さらに、前記半導体装置において、遅延回
路における遅延量の設定は、モードレジスタにより選択
したり、あるいはメモリ回路またはヒューズ回路により
選択するようにしたものである。Further, in the semiconductor device, the delay amount in the delay circuit is set by a mode register, or by a memory circuit or a fuse circuit.

【００１２】[0012]

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一部材には同一の符号を付
し、その繰り返しの説明は省略する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described in detail below with reference to the drawings. In all the drawings for explaining the embodiments, the same members are designated by the same reference numerals, and the repeated description thereof will be omitted.

【００１３】（実施の形態１）まず、図１により、本発
明の実施の形態１の半導体装置の構成の一例を説明す
る。図１は本実施の形態の半導体装置を示すブロック図
である。(First Embodiment) First, an example of the configuration of a semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a block diagram showing a semiconductor device of this embodiment.

【００１４】本実施の形態の半導体装置は、たとえばＳ
ＤＲＡＭ（シンクロナスＤＲＡＭ）とされ、複数のメモ
リセルからなるメモリアレイＭＭと、このメモリアレイ
ＭＭの直接周辺回路であるロウデコーダＲＤ、カラムデ
コーダＣＤ、ワードドライバＷＤ、およびＹＳドライバ
ＹＤと、間接周辺回路であるアドレス入力バッファＡＩ
Ｂ、ロウアドレスバッファＲＡＢ、カラムアドレスバッ
ファＣＡＢ、カラムアドレスカウンタＣＡＣ、入力バッ
ファＩＢ、出力バッファＯＢ、ライトバッファＷＢ、メ
インアンプＭＡ、およびコントロールロジック＆タイミ
ングジェネレータＣＬ＆ＴＧなどから構成されている。
なお、詳細には、図２において後述する遅延回路が入力
段、出力段に設けられている。The semiconductor device of the present embodiment has, for example, S
A DRAM (synchronous DRAM), a memory array MM including a plurality of memory cells, a row decoder RD, a column decoder CD, a word driver WD, and a YS driver YD, which are direct peripheral circuits of the memory array MM, and an indirect peripheral. Address input buffer AI which is a circuit
B, row address buffer RAB, column address buffer CAB, column address counter CAC, input buffer IB, output buffer OB, write buffer WB, main amplifier MA, and control logic & timing generator CL & TG.
Note that, in detail, delay circuits described later in FIG. 2 are provided in the input stage and the output stage.

【００１５】このＳＤＲＡＭには、クロック信号ＣＬ
Ｋ，／（バー：反転信号を示し、以降同様に符号の先頭
の／は反転を表す）ＣＬＫや、チップセレクト信号／Ｃ
Ｓ、ロウアドレスストローブ信号／ＲＡＳ、カラムアド
レスストローブ信号／ＣＡＳ、ライトイネーブル信号／
ＷＥ、データストローブ信号ＤＱＳＵ，ＤＱＳＬなどの
制御信号が外部から入力され、これらの信号からコント
ロールロジック＆タイミングジェネレータＣＬ＆ＴＧを
通して内部制御信号が生成され、この内部制御信号に基
づいて各内部回路の動作が制御される。また、ＳＤＲＡ
Ｍには、外部から電源電位ＶＣＣ、グランド電位ＶＳＳ
が供給されている。The SDRAM has a clock signal CL.
K, / (bar: indicates an inverted signal, and likewise, the symbol leading / indicates inversion) CLK and chip select signal / C
S, row address strobe signal / RAS, column address strobe signal / CAS, write enable signal /
Control signals such as WE and data strobe signals DQSU and DQSL are input from the outside, internal control signals are generated from these signals through the control logic & timing generator CL & TG, and the operation of each internal circuit is controlled based on these internal control signals. To be done. Also, SDRA
M has an external power supply potential VCC and a ground potential VSS.
Is being supplied.

【００１６】このＳＤＲＡＭの読み出し動作、書き込み
動作においては、外部から入力されるアドレス信号Ａ０
〜Ａｎに基づいて、アドレス入力バッファＡＩＢから、
ロウアドレスバッファＲＡＢ、ロウデコーダＲＤ、ワー
ドドライバＷＤを介してロウ方向、カラムアドレスバッ
ファＣＡＢ、カラムアドレスカウンタＣＡＣ、カラムデ
コーダＣＤ、ＹＳドライバＹＤを介してカラム方向がそ
れぞれ指定されて、メモリアレイＭＭ内の任意のメモリ
セルが選択される。そして、読み出し時は、選択された
メモリセルのデータがメインアンプＭＡを介して出力バ
ッファＯＢから出力データＤＱ０〜ＤＱｎとして読み出
され、また書き込み時には、入力データＤＱ０〜ＤＱｎ
が入力バッファＩＢからライトバッファＷＢを介して、
選択されたメモリセルに書き込まれる。In the read operation and the write operation of this SDRAM, the address signal A0 input from the outside is used.
~ An from the address input buffer AIB,
In the memory array MM, the row direction is designated by the row address buffer RAB, the row decoder RD, and the word driver WD, and the column direction is designated by the column address buffer CAB, the column address counter CAC, the column decoder CD, and the YS driver YD. Any memory cell of is selected. Then, at the time of reading, the data of the selected memory cell is read as the output data DQ0 to DQn from the output buffer OB via the main amplifier MA, and at the time of writing, the input data DQ0 to DQn.
From the input buffer IB through the write buffer WB,
It is written in the selected memory cell.

【００１７】次に、図２により、本実施の形態の半導体
装置において、遅延回路の一例を説明する。図２は本実
施の形態における遅延回路を示す概略図である。Next, an example of the delay circuit in the semiconductor device of this embodiment will be described with reference to FIG. FIG. 2 is a schematic diagram showing the delay circuit according to the present embodiment.

【００１８】本実施の形態における遅延回路は、ＭＲＳ
（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）コマンド方式
を例に示し、メモリアレイＭＭと、この直接周辺回路、
間接周辺回路からなるメモリ回路の入力段、出力段に、
パッケージ形状と語構成に応じて、クロック信号に対す
る制御信号、入力データ、出力データのスキューを低減
するために、制御信号、入力データ、出力データの遅延
量を設定する遅延回路１が挿入されている。すなわち、
遅延回路１は、外部入力端子とコントロールロジック＆
タイミングジェネレータＣＬ＆ＴＧ、入力バッファＩＢ
との間、出力バッファＯＢと外部出力端子との間に設け
られている。The delay circuit in this embodiment is the MRS.
The (Mode Register Set) command method is shown as an example, and the memory array MM and the direct peripheral circuit
At the input and output stages of the memory circuit consisting of indirect peripheral circuits,
A delay circuit 1 for setting a delay amount of the control signal, the input data, and the output data is inserted in order to reduce the skew of the control signal, the input data, and the output data with respect to the clock signal according to the package shape and the word structure. . That is,
The delay circuit 1 has an external input terminal, a control logic &
Timing generator CL & TG, input buffer IB
, And between the output buffer OB and the external output terminal.

【００１９】遅延回路１は、同一のチップで異なるパッ
ケージ形状や語構成をサポートするために、遅延量を調
整するための遅延量調整回路２と、この遅延量調整回路
２の遅延量を設定するためのモードレジスタ３から構成
されている。The delay circuit 1 sets a delay amount adjusting circuit 2 for adjusting the delay amount and a delay amount of the delay amount adjusting circuit 2 in order to support different package shapes and word configurations in the same chip. And a mode register 3 for

【００２０】遅延量調整回路２は、たとえば一例とし
て、ＴＳＯＰ、ＴＣＰなどのパッケージタイプと、×
４、×８、×１６などのＩＯタイプに応じ、各組み合わ
せに対応した各外部端子の遅延量（時間）を調整可能な
回路構成を備えている。この遅延量調整回路２として
は、たとえば遅延素子とセレクタを縦続接続することで
構成することができる。The delay amount adjusting circuit 2 is, for example, a package type such as TSOP or TCP, and x.
It has a circuit configuration capable of adjusting the delay amount (time) of each external terminal corresponding to each combination according to IO types such as 4, × 8, and × 16. The delay amount adjusting circuit 2 can be configured by, for example, connecting a delay element and a selector in cascade.

【００２１】モードレジスタ３は、パッケージタイプと
ＩＯタイプの各組み合わせに対応した各外部端子の遅延
量（時間）を設定するための選択を可能とし、たとえば
一例として、ＤＭＲＳ（Ｄｅｌａｙ ＭＲＳ）コマンド
入力時のアドレス端子の状態にて選択することができ
る。たとえば、コマンド発行は、従来と同様（／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ＝Ｌｏｗ）で、アドレスＡ１３，
Ａ１４をＨｉｇｈにする。The mode register 3 enables selection for setting the delay amount (time) of each external terminal corresponding to each combination of package type and IO type. For example, when a DMRS (Delay MRS) command is input. It can be selected by the state of the address terminal of. For example, command issuance is the same as before (/ RA
S, / CAS, / WE = Low), address A13,
Set A14 to High.

【００２２】以上のように構成される遅延回路１を備え
ることにより、同一のチップをＴＳＯＰのパッケージタ
イプで×４、×８、または×１６のＩＯタイプとして製
品化したり、あるいはＴＣＰのパッケージタイプで×
４、×８、または×１６のＩＯタイプとして製品化する
ことができる。By providing the delay circuit 1 configured as described above, the same chip is commercialized as a TSOP package type as a × 4, × 8, or × 16 IO type, or a TCP package type. ×
It can be commercialized as 4, × 8, or × 16 IO type.

【００２３】次に、図３により、遅延回路における遅延
量調整の一例を説明する。図３は入力段での遅延回路に
おける遅延量調整を示す波形図であり、（ａ）は外部波
形、（ｂ）は現状の内部波形、（ｃ）は本発明を適用し
た内部波形をそれぞれ示し、外部波形は外部端子、内部
波形はチップのパッドでの波形である。Next, an example of delay amount adjustment in the delay circuit will be described with reference to FIG. 3A and 3B are waveform diagrams showing the delay amount adjustment in the delay circuit at the input stage. FIG. 3A shows an external waveform, FIG. 3B shows the current internal waveform, and FIG. 3C shows an internal waveform to which the present invention is applied. The external waveform is the external terminal and the internal waveform is the waveform at the pad of the chip.

【００２４】たとえば一例として、クロック信号ＣＬＫ
に同期して、入力データＤＱａ，ＤＱｂ，ＤＱｃが入力
される場合に、（ａ）に示すように、パッケージの外部
端子へ入力されるクロック信号ＣＬＫに同期して、パッ
ケージの外部端子へ入力データＤＱａ，ＤＱｂ，ＤＱｃ
が同じタイミングで入力される。このパッケージへの入
力時点の外部波形では、セットアップ時間ｔＳ、ホール
ド時間ｔＨとしては十分な時間が確保されている。For example, as an example, the clock signal CLK
When the input data DQa, DQb, DQc are input in synchronization with the input data, the input data is input to the external terminals of the package in synchronization with the clock signal CLK input to the external terminals of the package, as shown in (a). DQa, DQb, DQc
Are input at the same timing. In the external waveform at the time of input to this package, sufficient time is secured as the setup time tS and the hold time tH.

【００２５】これらの入力信号を受けて、本発明に対す
る現状（遅延回路なし）のチップのパッドでの内部波形
は、（ｂ）に示すように、内部でのクロック信号ＣＬＫ
はパッケージ形状による遅延量ｔＰｃｌｋだけ遅れた波
形となり、また入力データＤＱａ，ＤＱｂ，ＤＱｃもそ
れぞれ、パッケージ形状による遅延量ｔＰａ，ｔＰｂ，
ｔＰｃだけ遅れた波形となる。ここでは、入力データＤ
Ｑａのリード長が一番長く、入力データＤＱｂ、入力デ
ータＤＱｃの順となっているものと仮定しているため、
遅延量ｔＰａが最も大きく、遅延量ｔＰｂ、遅延量ｔＰ
ｃの順となる。このように、現状の内部波形は、各入力
端子の遅延量には違いがあり、入力データＤＱａ，ＤＱ
ｂ，ＤＱｃ間にスキューが発生する。そのため、セット
アップ時間ｔＳ、ホールド時間ｔＨのマージンが小さく
なる。Upon receiving these input signals, the internal waveforms at the pads of the current chip (without delay circuit) for the present invention are as shown in FIG.
Is a waveform delayed by the delay amount tPclk due to the package shape, and the input data DQa, DQb, DQc are also the delay amounts tPa, tPb, due to the package shape, respectively.
The waveform is delayed by tPc. Here, the input data D
Since it is assumed that the read length of Qa is the longest, followed by the input data DQb and the input data DQc,
Delay amount tPa is the largest, delay amount tPb, delay amount tP
The order is c. As described above, the current internal waveforms differ in the delay amount of each input terminal, and the input data DQa, DQ
Skew occurs between b and DQc. Therefore, the margin of the setup time tS and the hold time tH becomes small.

【００２６】これに対して、本発明を適用した場合に
は、（ｃ）に示すように、内部でのクロック信号ＣＬＫ
はパッケージ形状による遅延量ｔＰｃｌｋに、遅延回路
１を介した遅延量ｔｃｌｋを加えた時間だけ遅れた波形
となり、また入力データＤＱａ，ＤＱｂ，ＤＱｃは、入
力データＤＱａを基準にして、入力データＤＱｂ，ＤＱ
ｃもそれぞれ、パッケージ形状による遅延量ｔＰｂ，ｔ
Ｐｃに、遅延回路１を介した遅延量ｔＢ，ｔＣを加えた
時間だけ遅れた波形となる。よって、入力データＤＱ
ａ，ＤＱｂ，ＤＱｃ間にスキューがなくなる。これによ
り、チップのパッドへの入力時点でのセットアップ時間
ｔＳ、ホールド時間ｔＨのマージンは大きくなり、パッ
ケージへの入力時点の外部波形と同様に十分な時間を確
保することができる。On the other hand, when the present invention is applied, as shown in (c), the internal clock signal CLK
Is a waveform delayed by a time obtained by adding the delay amount tclk through the delay circuit 1 to the delay amount tPclk due to the package shape, and the input data DQa, DQb, DQc are based on the input data DQa, and the input data DQb, DQ
c is also the delay amount tPb, t due to the package shape.
The waveform is delayed by the time obtained by adding the delay amounts tB and tC through the delay circuit 1 to Pc. Therefore, the input data DQ
There is no skew between a, DQb, and DQc. As a result, the margin of the setup time tS and the hold time tH at the time of input to the pad of the chip is increased, and a sufficient time can be secured like the external waveform at the time of input to the package.

【００２７】次に、図４により、遅延回路における遅延
量調整の一例を説明する。図４は前記図３に対して逆
に、出力段での遅延回路における遅延量調整を示す波形
図であり、（ａ）は内部波形、（ｂ）は現状の外部波
形、（ｃ）は本発明を適用した外部波形をそれぞれ示
す。Next, an example of delay amount adjustment in the delay circuit will be described with reference to FIG. FIG. 4 is a waveform diagram showing the delay amount adjustment in the delay circuit at the output stage, contrary to FIG. 3, where (a) is the internal waveform, (b) is the current external waveform, and (c) is the main waveform. The external waveforms to which the invention is applied are shown respectively.

【００２８】たとえば一例として、クロック信号ＣＬＫ
に同期して、出力データＤＱａ，ＤＱｂ，ＤＱｃが出力
される場合に、（ａ）に示すように、パッケージの外部
端子へ入力されるクロック信号ＣＬＫに同期して、チッ
プのパッドから出力データＤＱａ，ＤＱｂ，ＤＱｃが同
じタイミングで出力される。For example, as an example, the clock signal CLK
When the output data DQa, DQb, DQc are output in synchronization with, the output data DQa from the pad of the chip is output in synchronization with the clock signal CLK input to the external terminal of the package, as shown in (a). , DQb, DQc are output at the same timing.

【００２９】これらの出力信号を受けて、本発明に対す
る現状（遅延回路なし）のパッケージの外部端子での外
部波形は、（ｂ）に示すように、出力データＤＱａ，Ｄ
Ｑｂ，ＤＱｃはそれぞれ、パッケージ形状による遅延量
ｔＰａ，ｔＰｂ，ｔＰｃだけ遅れた波形となる。ここで
は、出力データＤＱａのリード長が一番長く、出力デー
タＤＱｂ、出力データＤＱｃの順となっているものと仮
定しているため、遅延量ｔＰａが最も大きく、遅延量ｔ
Ｐｂ、遅延量ｔＰｃの順となる。このように、現状の外
部波形は、各出力端子の遅延量には違いがあり、出力デ
ータＤＱａ，ＤＱｂ，ＤＱｃ間にスキューが発生する。
そのため、システムなどから見たバリッド（ｖａｌｉ
ｄ）幅が小さくなる。Receiving these output signals, the external waveforms at the external terminals of the package of the present invention (without a delay circuit) according to the present invention are output data DQa, DQa as shown in FIG.
Qb and DQc have waveforms delayed by the delay amounts tPa, tPb, and tPc due to the package shape, respectively. Here, since it is assumed that the read length of the output data DQa is the longest, followed by the output data DQb and the output data DQc, the delay amount tPa is the largest and the delay amount t is the largest.
The order is Pb and the delay amount tPc. As described above, the current external waveforms differ in the delay amount of each output terminal, and a skew occurs between the output data DQa, DQb, DQc.
Therefore, the valid (vali) seen from the system etc.
d) The width becomes smaller.

【００３０】これに対して、本発明を適用した場合に
は、（ｃ）に示すように、出力データＤＱａ，ＤＱｂ，
ＤＱｃは、出力データＤＱａを基準にして、出力データ
ＤＱｂ，ＤＱｃはそれぞれ、パッケージ形状による遅延
量ｔＰｂ，ｔＰｃに、遅延回路１を介した遅延量ｔＢ，
ｔＣを加えた時間だけ遅れた波形となる。よって、出力
データＤＱａ，ＤＱｂ，ＤＱｃ間にスキューがなくな
る。これにより、パッケージの外部端子からの出力時点
での、システムなどから見たバリッド幅を大きくするこ
とができる。On the other hand, when the present invention is applied, as shown in (c), the output data DQa, DQb,
DQc is based on the output data DQa, and the output data DQb and DQc are the delay amounts tPb and tPc depending on the package shape, and the delay amount tB and the delay amount tB through the delay circuit 1, respectively.
The waveform is delayed by the time to which tC is added. Therefore, there is no skew between the output data DQa, DQb, DQc. As a result, the valid width seen from the system or the like at the time of output from the external terminal of the package can be increased.

【００３１】また、前記図３のような入力データ、前記
図４のような出力データの他に、チップセレクト信号／
ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥ、データストローブ信号ＤＱＳＵ，ＤＱＳＬなど
の制御信号についても同様に、遅延回路１を、クロック
信号に対する制御信号のスキューを低減するために、制
御信号の遅延量を設定する手段として適用することも可
能である。In addition to the input data shown in FIG. 3 and the output data shown in FIG. 4, a chip select signal /
For the control signals such as CS, the row address strobe signal / RAS, the column address strobe signal / CAS, the write enable signal / WE, and the data strobe signals DQSU, DQSL, the delay circuit 1 and the control signal skew with respect to the clock signal are similarly set. In order to reduce the amount, it can be applied as a means for setting the delay amount of the control signal.

【００３２】従って、本実施の形態によれば、メモリ回
路の入力段、出力段に遅延回路１を設け、イニシャルサ
イクルなどで遅延量を設定することにより、パッケージ
形状や語構成に応じて各外部端子の遅延量を調整できる
ため、外部端子間のスキューがなくなる。この結果、セ
ットアップ・ホールドの動作マージンが増加して製品性
能が向上する。それにより、配分率が向上して選別歩留
まりが良くなる。また、動作マージンが増えるので、顧
客システムでのシステムエラー率が下がる。Therefore, according to the present embodiment, the delay circuit 1 is provided at the input stage and the output stage of the memory circuit, and the delay amount is set by the initial cycle or the like, so that each external unit can be used in accordance with the package shape and word configuration. Since the delay amount of the terminals can be adjusted, skew between external terminals is eliminated. As a result, the setup / hold operation margin is increased and the product performance is improved. As a result, the distribution rate is improved and the selection yield is improved. Moreover, since the operation margin increases, the system error rate in the customer system decreases.

【００３３】たとえば、現在生産されている２５６Ｍｂ
ｉｔ・ＳＤＲＡＭなどでは、同一チップにて異なるパッ
ケージ、語構成の製品をサポートしているため、リード
フレーム分の遅延により、外部端子間にスキューが発生
する。そこで、遅延回路１を挿入し、イニシャルサイク
ルなどでパッケージ形状、語構成による遅延量を設定し
て外部端子間のスキューを解消できるＳＤＲＡＭを実現
することができる。For example, 256 Mb currently produced
Since it-SDRAM and the like support products of different packages and word configurations in the same chip, a delay corresponding to a lead frame causes skew between external terminals. Therefore, it is possible to realize the SDRAM in which the delay circuit 1 is inserted and the delay amount depending on the package shape and word configuration is set in the initial cycle or the like to eliminate the skew between the external terminals.

【００３４】（実施の形態２）図５により、本発明の実
施の形態２の半導体装置において、遅延回路の一例を説
明する。図５は本実施の形態における遅延回路を示す概
略図である。(Second Embodiment) An example of a delay circuit in a semiconductor device according to a second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a schematic diagram showing the delay circuit according to the present embodiment.

【００３５】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばＳＤＲＡＭとされ、前記実施
の形態１との相違点は、遅延回路のモードレジスタをメ
モリ回路に代えた構成を適用した点である。The semiconductor device of the present embodiment is, for example, an SDRAM as in the first embodiment, and differs from the first embodiment in that the mode register of the delay circuit is replaced with a memory circuit. This is the applied point.

【００３６】すなわち、本実施の形態における遅延回路
１ａは、図５に示すように、メモリ回路としてフラッシ
ュメモリ方式を例に示し、パッケージ形状と語構成に応
じて、クロック信号に対する制御信号、入力データ、出
力データの遅延量を調整するための遅延量調整回路２
と、この遅延量調整回路２の遅延量を設定するためのフ
ラッシュメモリ４から構成されている。このフラッシュ
メモリ４は、遅延量の設定値を読み書き可能であり、た
とえばプローブ検査などに、その製品にあった設定値が
書き込まれる。That is, as shown in FIG. 5, the delay circuit 1a according to the present embodiment shows a flash memory system as an example of a memory circuit, and according to the package shape and word configuration, a control signal for a clock signal and an input data are inputted. , Delay amount adjusting circuit 2 for adjusting the delay amount of output data
And a flash memory 4 for setting the delay amount of the delay amount adjusting circuit 2. The flash memory 4 can read and write the set value of the delay amount, and the set value suitable for the product is written in, for example, a probe inspection.

【００３７】従って、本実施の形態によれば、モードレ
ジスタ３に代えてフラッシュメモリ４を設け、プローブ
検査などで遅延量を書き込むことにより、前記実施の形
態１と同様に、パッケージ形状や語構成に応じて各外部
端子の遅延量を調整できるため、外部端子間のスキュー
がなくなり、この結果、セットアップ・ホールドの動作
マージンが増加して製品性能が向上することにより、配
分率が向上して選別歩留まりが良くなり、また動作マー
ジンが増えるので、顧客システムでのシステムエラー率
が下がる。Therefore, according to the present embodiment, the flash memory 4 is provided in place of the mode register 3 and the delay amount is written by a probe test or the like, so that the package shape and word configuration are the same as in the first embodiment. Since the delay amount of each external pin can be adjusted according to the above, skew between external pins is eliminated, and as a result, the setup / hold operation margin is increased and product performance is improved. Since the yield is improved and the operation margin is increased, the system error rate in the customer system is reduced.

【００３８】また、本実施の形態においては、フラッシ
ュメモリ４を用いることで、このフラッシュメモリ４で
は電源切断後も情報が保持されるので、顧客では従来と
同じように使えるようになり、コマンドを入力する必要
がなくなる。Further, in the present embodiment, by using the flash memory 4, since information is retained in the flash memory 4 even after the power is turned off, the customer can use the command in the same manner as in the past and can execute the command. No need to type.

【００３９】（実施の形態３）図６により、本発明の実
施の形態３の半導体装置において、遅延回路の一例を説
明する。図６は本実施の形態における遅延回路を示す概
略図である。(Third Embodiment) An example of a delay circuit in a semiconductor device according to a third embodiment of the present invention will be described with reference to FIG. FIG. 6 is a schematic diagram showing the delay circuit according to the present embodiment.

【００４０】本実施の形態の半導体装置は、前記実施の
形態１と同様に、たとえばＳＤＲＡＭとされ、前記実施
の形態１との相違点は、遅延回路のモードレジスタをヒ
ューズ回路に代えた構成を適用した点である。The semiconductor device of the present embodiment is, for example, an SDRAM as in the first embodiment, and differs from the first embodiment in that the mode register of the delay circuit is replaced with a fuse circuit. This is the applied point.

【００４１】すなわち、本実施の形態における遅延回路
１ｂは、図６に示すように、ヒューズ回路方式を例に示
し、パッケージ形状と語構成に応じて、クロック信号に
対する制御信号、入力データ、出力データの遅延量を調
整するための遅延量調整回路２と、この遅延量調整回路
２の遅延量を設定するためのヒューズ回路５から構成さ
れている。このヒューズ回路５は、遅延量の設定値をヒ
ューズの切断により設定可能であり、たとえばプローブ
検査時に、その製品にあった設定値になるようにヒュー
ズが切断される。That is, as shown in FIG. 6, the delay circuit 1b according to the present embodiment shows a fuse circuit system as an example, and the control signal, the input data, and the output data for the clock signal are selected according to the package shape and the word configuration. The delay amount adjusting circuit 2 for adjusting the delay amount and the fuse circuit 5 for setting the delay amount of the delay amount adjusting circuit 2. This fuse circuit 5 can set the set value of the delay amount by cutting the fuse. For example, at the time of probe inspection, the fuse is cut to the set value suitable for the product.

【００４２】従って、本実施の形態によれば、モードレ
ジスタ３に代えてヒューズ回路５を設け、プローブ検査
時に設定値になるようにヒューズを切断することによ
り、前記実施の形態１と同様に、パッケージ形状や語構
成に応じて各外部端子の遅延量を調整できるため、外部
端子間のスキューがなくなり、この結果、セットアップ
・ホールドの動作マージンが増加して製品性能が向上す
ることにより、配分率が向上して選別歩留まりが良くな
り、また動作マージンが増えるので、顧客システムでの
システムエラー率が下がる。Therefore, according to the present embodiment, the fuse circuit 5 is provided in place of the mode register 3 and the fuse is cut so as to reach the set value at the time of probe inspection. Since the delay amount of each external pin can be adjusted according to the package shape and word configuration, the skew between external pins is eliminated, and as a result, the setup / hold operation margin is increased and product performance is improved. Improves the selection yield, improves the operating yield, and reduces the system margin in the customer system.

【００４３】また、本実施の形態においては、ヒューズ
回路５を用いることで、前記実施の形態２と同様に、電
源切断後も情報が保持されるので、顧客では従来と同じ
ように使えるようになる。Further, in the present embodiment, by using the fuse circuit 5, the information is retained even after the power is turned off, similarly to the second embodiment, so that the customer can use it in the same manner as the conventional one. Become.

【００４４】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。Although the invention made by the present inventor has been specifically described based on the embodiments, the present invention is not limited to the above-mentioned embodiments, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

【００４５】たとえば、前記実施の形態においては、Ｔ
ＳＯＰ、ＴＣＰのパッケージ形状とと、×４、×８、×
１６の語構成の組み合わせを例に説明したが、同一のチ
ップを用いて製品化する各種のパッケージ形状や語構成
についても広く適用可能である。For example, in the above embodiment, T
Package shapes of SOP and TCP, x4, x8, x
Although a combination of 16 word configurations has been described as an example, the present invention can be widely applied to various package shapes and word configurations that are manufactured by using the same chip.

【００４６】また、本発明は、ＳＤＲＡＭに限らず、Ｄ
ＲＡＭなどの他のメモリにも良好に適用することができ
る。Further, the present invention is not limited to SDRAM, and D
It can be well applied to other memories such as RAM.

【００４７】[0047]

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。The effects obtained by the typical ones of the inventions disclosed in the present application will be briefly described as follows.
It is as follows.

【００４８】（１）メモリ回路の入力段、出力段に、パ
ッケージ形状と語構成に応じて、クロック信号に対する
入力データ、制御信号、出力データの遅延量を設定する
遅延回路を有することで、同一チップにて異なる製品を
サポートする際に、パッケージ形状と語構成に応じて遅
延量を調整することができるので、外部端子間のスキュ
ーを低減することが可能となる。(1) Since the input stage and the output stage of the memory circuit have delay circuits for setting the delay amounts of the input data, the control signal, and the output data with respect to the clock signal in accordance with the package shape and word configuration, the same When the chip supports different products, the delay amount can be adjusted according to the package shape and word configuration, so that the skew between the external terminals can be reduced.

【００４９】（２）前記（１）により、セットアップ・
ホールドの動作マージンを増加することができるので、
製品性能が向上する半導体装置を実現することが可能と
なる。(2) By the above (1), setup
Since the operating margin of hold can be increased,
It becomes possible to realize a semiconductor device with improved product performance.

【００５０】（３）前記（２）により、配分率が向上す
るので、選別歩留まりが良くなる半導体装置を実現する
ことが可能となる。(3) Due to the above (2), since the distribution rate is improved, it is possible to realize a semiconductor device in which the selection yield is improved.

【００５１】（４）前記（２）により、動作マージンが
増えるので、顧客システムでのシステムエラー率が下が
る半導体装置を実現することが可能となる。(4) Due to the above (2), the operation margin is increased, so that it is possible to realize a semiconductor device in which the system error rate in the customer system is reduced.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明の実施の形態１の半導体装置を示すブロ
ック図である。FIG. 1 is a block diagram showing a semiconductor device according to a first embodiment of the present invention.

【図２】本発明の実施の形態１の半導体装置において、
遅延回路を示す概略図である。FIG. 2 shows a semiconductor device according to the first embodiment of the present invention,
It is a schematic diagram showing a delay circuit.

【図３】（ａ），（ｂ），（ｃ）は本発明の実施の形態
１の半導体装置において、入力段での遅延回路における
遅延量調整を示す波形図である。3A, 3B, and 3C are waveform diagrams showing delay amount adjustment in the delay circuit at the input stage in the semiconductor device according to the first embodiment of the present invention.

【図４】（ａ），（ｂ），（ｃ）は本発明の実施の形態
１の半導体装置において、出力段での遅延回路における
遅延量調整を示す波形図である。4A, 4B, and 4C are waveform diagrams showing delay amount adjustment in the delay circuit at the output stage in the semiconductor device according to the first embodiment of the present invention.

【図５】本発明の実施の形態２の半導体装置において、
遅延回路を示す概略図である。FIG. 5 shows a semiconductor device according to a second embodiment of the present invention,
It is a schematic diagram showing a delay circuit.

【図６】本発明の実施の形態３の半導体装置において、
遅延回路を示す概略図である。FIG. 6 shows a semiconductor device according to a third embodiment of the present invention,
It is a schematic diagram showing a delay circuit.

【符号の説明】[Explanation of symbols]

１，１ａ，１ｂ 遅延回路 ２ 遅延量調整回路 ３ モードレジスタ ４ フラッシュメモリ ５ ヒューズ回路 ＭＭ メモリアレイ ＲＤ ロウデコーダ ＣＤ カラムデコーダ ＷＤ ワードドライバ ＹＤ ＹＳドライバ ＡＩＢ アドレス入力バッファ ＲＡＢ ロウアドレスバッファ ＣＡＢ カラムアドレスバッファ ＣＡＣ カラムアドレスカウンタ ＩＢ 入力バッファ ＯＢ 出力バッファ ＷＢ ライトバッファ ＭＡ メインアンプ ＣＬ＆ＴＧ コントロールロジック＆タイミングジェネ
レータ1, 1a, 1b Delay circuit 2 Delay adjustment circuit 3 Mode register 4 Flash memory 5 Fuse circuit MM Memory array RD Row decoder CD Column decoder WD Word driver YD YS driver AIB Address input buffer RAB Row address buffer CAB Column address buffer CAC column Address counter IB Input buffer OB Output buffer WB Write buffer MA Main amplifier CL & TG Control logic & Timing generator

───────────────────────────────────────────────────── フロントページの続き (72)発明者 庄司 和良 東京都中央区八重洲二丁目２−１ エルピ ーダ・メモリ株式会社内 Ｆターム(参考） 5M024 AA27 AA36 AA72 AA74 BB17 BB34 DD20 DD83 GG02 GG04 HH10 JJ52 JJ58 KK12 KK33 PP01 PP07    ─────────────────────────────────────────────────── ─── Continued front page    (72) Inventor Koji Shoji             2-2-1 Yaesu, Chuo-ku, Tokyo Elp             Inside Memory Memory Co., Ltd. F term (reference) 5M024 AA27 AA36 AA72 AA74 BB17                       BB34 DD20 DD83 GG02 GG04                       HH10 JJ52 JJ58 KK12 KK33                       PP01 PP07

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】 外部から入力されるクロック信号に同期
して、外部から入力される制御信号に基づいて動作し、
外部から入力される入力データを書き込み、書き込んだ
データを出力データとして読み出し可能なメモリ回路を
有し、 前記メモリ回路の入力段に、パッケージ形状と語構成に
応じて、前記クロック信号に対する前記入力データのス
キューを低減するために前記入力データの遅延量を設定
する遅延回路を有することを特徴とする半導体装置。1. An operation is performed based on a control signal input from the outside in synchronization with a clock signal input from the outside,
It has a memory circuit capable of writing input data input from the outside and reading the written data as output data, and the input data for the clock signal is provided at an input stage of the memory circuit according to a package shape and a word configuration. A semiconductor device having a delay circuit for setting a delay amount of the input data in order to reduce the skew of the input data. 【請求項２】 外部から入力されるクロック信号に同期
して、外部から入力される制御信号に基づいて動作し、
外部から入力される入力データを書き込み、書き込んだ
データを出力データとして読み出し可能なメモリ回路を
有し、 前記メモリ回路の入力段に、パッケージ形状と語構成に
応じて、前記クロック信号に対する前記制御信号のスキ
ューを低減するために前記制御信号の遅延量を設定する
遅延回路を有することを特徴とする半導体装置。2. Operating in accordance with a control signal input from the outside in synchronization with a clock signal input from the outside,
It has a memory circuit capable of writing input data inputted from the outside and reading the written data as output data, and the control signal for the clock signal is provided at an input stage of the memory circuit according to a package shape and a word configuration. A semiconductor device having a delay circuit for setting a delay amount of the control signal in order to reduce the skew of the control signal. 【請求項３】 外部から入力されるクロック信号に同期
して、外部から入力される制御信号に基づいて動作し、
外部から入力される入力データを書き込み、書き込んだ
データを出力データとして読み出し可能なメモリ回路を
有し、 前記メモリ回路の出力段に、パッケージ形状と語構成に
応じて、前記クロック信号に対する前記出力データのス
キューを低減するために前記出力データの遅延量を設定
する遅延回路を有することを特徴とする半導体装置。3. Synchronizing with a clock signal input from the outside, it operates based on a control signal input from the outside,
It has a memory circuit capable of writing input data input from the outside and reading the written data as output data, and the output data for the clock signal is provided at an output stage of the memory circuit according to a package shape and a word configuration. A semiconductor device having a delay circuit for setting a delay amount of the output data to reduce the skew of the output data. 【請求項４】 請求項１、２または３記載の半導体装置
において、 前記遅延回路における遅延量の設定は、モードレジスタ
により選択することを特徴とする半導体装置。4. The semiconductor device according to claim 1, wherein the setting of the delay amount in the delay circuit is selected by a mode register. 【請求項５】 請求項１、２または３記載の半導体装置
において、前記遅延回路における遅延量の設定は、メモ
リ回路またはヒューズ回路により選択することを特徴と
する半導体装置。5. The semiconductor device according to claim 1, 2 or 3, wherein the setting of the delay amount in the delay circuit is selected by a memory circuit or a fuse circuit.