JP2003006050A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する分野】本発明は半導体装置に関し、特
に、ＰＲＯＭのデータの機密保持を可能とした半導体装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, it relates to a semiconductor device capable of maintaining confidentiality of PROM data.
【０００２】[0002]
【従来の技術】従来、読み出し専用メモリ（以下ＲＯＭ
と呼ぶ）やＰＲＯＭに記憶されているデータの機密保持
に関して、あらかじめＲＯＭやＰＲＯＭ以外にキーコー
ド（セキュリティコード）を格納しておいて、外部から
入力したコードが一致すれば前記ＲＯＭあるいはＰＲＯ
Ｍのデータを外部に読み出すことを可能とする技術が知
られている。また、特開昭６３−１０８６００号公報に
示された技術では、ＲＯＭに格納されている全データと
外部から入力したデータを比較し、その比較結果のみを
外部に出力することで、データの機密を保持するように
している。2. Description of the Related Art Conventionally, a read-only memory (hereinafter referred to as ROM
For security protection of data stored in the ROM or PROM, a key code (security code) is stored in advance in addition to the ROM or PROM, and if the code input from the outside is the same, the ROM or PRO
A technique is known that enables the data of M to be read to the outside. Further, in the technique disclosed in Japanese Patent Laid-Open No. 63-108600, all the data stored in the ROM is compared with the data input from the outside, and only the comparison result is output to the outside, whereby the confidentiality of the data is kept. Trying to hold.
【０００３】ここで、従来技術として、特開昭６３−１
０８６００号公報に開示されている技術について、図面
を用いてその動作を説明する。図９は、その従来例を示
すブロック図である。Here, as the prior art, Japanese Patent Laid-Open No. 63-1
The operation of the technique disclosed in Japanese Patent Publication No. 08600 will be described with reference to the drawings. FIG. 9 is a block diagram showing the conventional example.
【０００４】図９において、９０１はＲＯＭであり、こ
のＲＯＭ９０１は、アドレスバス９０２から供給される
アドレス情報に基づき、当該アドレス情報で指定された
アドレスに記憶されている情報を、データバス９０３に
出力する。アドレスカウンタ９０４は、外部から供給さ
れるパルス数を計数してその計数値をアドレスバス９０
２に供給するとともに、ＲＯＭ９０１のサイズ分の計数
を終了すると、カウント終了信号を出力手段としての出
力制御回路９０５に送出する。比較手段としてのコンパ
レータ９０６は、ＲＯＭ９０１からデータバス９０３に
読み出された情報を外部から供給された情報ＥＸと比較
して、その比較結果が不一致の場合には、記憶手段とし
ての不一致フラグ９０７をセットする。出力制御回路９
０５は、アドレスカウンタ９０４からカウント終了信号
の供給を受けると、不一致フラグ９０７の内容を外部に
出力する。In FIG. 9, reference numeral 901 denotes a ROM, and this ROM 901 outputs information stored at an address designated by the address information to a data bus 903 based on the address information supplied from the address bus 902. To do. The address counter 904 counts the number of pulses supplied from the outside and outputs the count value to the address bus 90.
2 and the count for the size of the ROM 901 is completed, a count end signal is sent to the output control circuit 905 as output means. The comparator 906 as a comparison means compares the information read from the ROM 901 to the data bus 903 with the information EX supplied from the outside, and when the comparison result is a mismatch, the mismatch flag 907 as a storage means is set. set. Output control circuit 9
Upon receiving the supply of the count end signal from the address counter 904, the 05 outputs the content of the mismatch flag 907 to the outside.
【０００５】従って上記の、出力制御回路９０５、コン
パレータ９０６および不一致フラグ９０７を有する半導
体装置は、ＲＯＭ９０１に記憶されている情報の検査に
際して、外部からパルスを供給してアドレスカウンタ９
０４を歩進させれば、コンパレータ９０６が、ＲＯＭ９
０１から順次読み出される情報を外部から供給される正
常な情報ＥＸと比較し、ＲＯＭ９０１の情報と外部の情
報が不一致の場合不一致フラグ９０７がセットされ、一
致の場合不一致フラグ９０７はセットされない。この不
一致フラグ９０７の情報はカウント終了信号に応答して
読み出されるので、ＲＯＭ９０１に記憶されている情報
の適否は外部で判断できるものの、情報の内容は判別で
きないため、情報の機密は保持される。Therefore, the above-described semiconductor device having the output control circuit 905, the comparator 906, and the mismatch flag 907 supplies an external pulse to the address counter 9 when the information stored in the ROM 901 is inspected.
If step 04 is used, the comparator 906 causes the ROM 9
The information sequentially read from 01 is compared with the normal information EX supplied from the outside, and the mismatch flag 907 is set when the information in the ROM 901 and the external information do not match, and the mismatch flag 907 is not set when the information matches. Since the information of the mismatch flag 907 is read in response to the count end signal, the propriety of the information stored in the ROM 901 can be externally determined, but the content of the information cannot be determined, so the confidentiality of the information is maintained.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、従来の
技術では、入力データの一致の達成を機密保持の絶対条
件としているため、電源の再投入やシステムのリセット
を繰り返し、データの照合を何回も実施することが出来
る。このためデータの解読が技術的に可能であるという
問題があった。また、キーコード等を保持するための記
憶素子やキーコードそのものの管理が別途必要となる問
題があった。However, in the prior art, since achieving the matching of the input data is an absolute condition for maintaining confidentiality, the power is turned off and the system is reset repeatedly, and the data is collated many times. Can be implemented. Therefore, there is a problem that the data can be decrypted technically. Further, there is a problem that a storage element for holding a key code and the like and the key code itself need to be managed separately.
【０００７】そこで本発明は、僅かな回路を備えること
で、特にＰＲＯＭに格納されている情報を読み出さずに
情報の正否を判断可能とするだけでなく、データの照合
を一度間違えるとＰＲＯＭに記憶されている情報を書換
え、以後の解読を不可能とすることで、情報の機密を保
持する半導体装置を提供することを目的とする。さら
に、正規のユーザが情報の正否を判定する際に、誤って
ＰＲＯＭの情報を書きつぶすことがないように、誤書き
込み対策を施した半導体装置を提供することを目的とす
る。In view of this, the present invention not only makes it possible to determine the correctness of information without reading the information stored in the PROM by providing a small number of circuits, but also stores it in the PROM if the data is collated once. It is an object of the present invention to provide a semiconductor device that keeps information confidential by rewriting the stored information and making it impossible to decrypt the information. Further, it is another object of the present invention to provide a semiconductor device provided with a countermeasure against erroneous writing so that the information in the PROM is not mistakenly written when an authorized user determines whether the information is correct.
【０００８】[0008]
【課題を解決するための手段】上記の課題を解決するた
め、本発明の半導体装置は、電気的書き換え可能な不揮
発性メモリ（以下ＰＲＯＭと呼ぶ）を備えて所定の処理
を行う半導体装置であって、ＰＲＯＭに接続されている
データバスを制御するデータ制御回路と、データ制御回
路で制御されたデータと外部から入力されたデータを比
較しその結果を出力する比較回路と、比較回路の比較結
果に応じて、ＰＲＯＭに対するデータの読出し許可信号
と書換え許可信号の出力を制御するメモリ制御回路とを
備える。In order to solve the above problems, the semiconductor device of the present invention is a semiconductor device which is provided with an electrically rewritable nonvolatile memory (hereinafter referred to as PROM) and which performs a predetermined process. And a data control circuit for controlling the data bus connected to the PROM, a comparison circuit for comparing the data controlled by the data control circuit with the data input from the outside and outputting the result, and the comparison result of the comparison circuit. Accordingly, a memory control circuit for controlling the output of the data read permission signal to the PROM and the rewrite permission signal is provided.
【０００９】この構成において好ましくは、データ制御
回路は、比較回路から出力される比較結果が不一致であ
る場合、データバスのデータを変換するように制御を行
い、メモリ制御回路は、比較結果が一致である場合、読
出し許可信号を出力し、比較結果が不一致である場合、
書換え許可信号を出力する構成とする。In this configuration, preferably, the data control circuit controls to convert the data of the data bus when the comparison result output from the comparison circuit does not match, and the memory control circuit matches the comparison result. If the comparison result is a mismatch, the read enable signal is output.
The configuration is such that a rewrite permission signal is output.
【００１０】また上記構成において好ましくは、メモリ
制御回路は、比較回路から出力されるユーザＩＤの比較
結果を格納する第１の記憶手段と、ＲＯＭ−ＩＤの比較
結果を格納する第２の記憶手段と、第１および第２の記
憶手段を、各々ＰＲＯＭのデータと比較した結果をデコ
ードするデコード手段とを備え、デコード結果に従って
ＰＲＯＭに対してデータの読出しと書換えの制御を行う
構成とする。Further, in the above configuration, preferably, the memory control circuit has a first storage means for storing the comparison result of the user ID output from the comparison circuit and a second storage means for storing the comparison result of the ROM-ID. And a decoding means for decoding the result of comparing the first and second storage means with the data of the PROM, and controlling the reading and rewriting of data to the PROM according to the decoding result.
【００１１】[0011]
【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照して説明する。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings.
【００１２】図１は、本発明の実施の形態における半導
体装置１の基本的な構成を示すブロック図である。１１
はＰＲＯＭであり、アドレスバス１０１とＮビットのデ
ータバス１０３に接続されている。２はデータ制御回路
であり、信号線１０６の出力を受けた場合はデータバス
１０３のデータを変換して出力し、それ以外の場合はデ
ータバス１０３のデータを出力する。１２は比較回路で
あり、データバス１０２を通じて半導体装置外部から入
力されるＮビットのデータとデータバス１０３のデータ
を比較し、比較結果が不一致の場合、不一致信号を信号
線１０５に出力する。３はメモリ制御回路であり、比較
回路１２の出力に応じて、外部から入力される信号線１
０４の信号（書換え信号）を信号線１０７に出力する
か、信号線１０８に出力するかを制御する。また、メモ
リ制御回路３は、比較回路１２の不一致信号が入力され
た場合、切替信号を信号線１０６に出力する。FIG. 1 is a block diagram showing a basic structure of a semiconductor device 1 according to an embodiment of the present invention. 11
Is a PROM and is connected to the address bus 101 and the N-bit data bus 103. Reference numeral 2 denotes a data control circuit, which converts the data of the data bus 103 and outputs it when receiving the output of the signal line 106, and otherwise outputs the data of the data bus 103. Reference numeral 12 is a comparison circuit, which compares N-bit data input from the outside of the semiconductor device through the data bus 102 with the data of the data bus 103, and outputs a non-coincidence signal to the signal line 105 when the comparison result is non-coincidence. Reference numeral 3 denotes a memory control circuit, which is a signal line 1 input from the outside according to the output of the comparison circuit 12.
It controls whether the signal 04 (rewrite signal) is output to the signal line 107 or the signal line 108. Further, the memory control circuit 3 outputs a switching signal to the signal line 106 when the mismatch signal of the comparison circuit 12 is input.
【００１３】なお本実施の形態では、データバス１０２
とデータバス１０３で取り扱うデータは、説明の便宜上
同一のビット数で構成されるものとするが、実際にはそ
れぞれ任意のビット数で構成され、必ずしも同じビット
数である必要はない。In this embodiment, the data bus 102 is used.
The data handled by the data bus 103 and the data bus 103 are assumed to have the same number of bits for the sake of convenience of description, but actually have an arbitrary number of bits and need not necessarily have the same number of bits.
【００１４】また、アドレスバス１０１に入力されるア
ドレス信号は、一定期間経過すると自動的にインクリメ
ントされ、それに同期してデータバス１０２に順次デー
タが入力される。加えて信号線１０４から入力される書
換え信号は、一回のアドレス信号入力中に一回だけ”
１”データのパルス信号が入力されるものとする。さら
にＰＲＯＭ１１は、信号線１０７から”１”データが入
力されると、アドレスバス１０１に指定された領域に格
納されているデータをデータバス１０３に出力し、信号
線１０８から”１”データが入力されると、アドレスバ
ス１０１に指定された領域のデータがデータバス１０３
のデータに書き換えられるものとする。The address signal input to the address bus 101 is automatically incremented after a certain period of time, and data is sequentially input to the data bus 102 in synchronization with it. In addition, the rewrite signal input from the signal line 104 can be written only once during one address signal input.
It is assumed that a pulse signal of 1 "data is input. Further, when the" 1 "data is input from the signal line 107, the PROM 11 transfers the data stored in the area designated by the address bus 101 to the data bus 103. When the "1" data is input from the signal line 108, the data in the area designated by the address bus 101 is output to the data bus 103.
Shall be rewritten to the data of.
【００１５】以上のような基本的な構成における、デー
タ制御回路２とメモリ制御回路３の、より具体的な構成
に基づく各実施の形態について、以下に図面を用いて説
明する。Each embodiment based on a more specific configuration of the data control circuit 2 and the memory control circuit 3 in the above basic configuration will be described below with reference to the drawings.
【００１６】（実施の形態１）図２に、実施の形態１に
おける半導体装置に用いられるデータ制御回路２とメモ
リ制御回路３のブロック図を示す。(First Embodiment) FIG. 2 shows a block diagram of a data control circuit 2 and a memory control circuit 3 used in a semiconductor device according to the first embodiment.
【００１７】最初に、データ制御回路２について説明す
る。２１はトライステートバッファであり、信号線１０
６から”１”データを受けるとデータバス１０２のデー
タをデータバス１０３に出力し、それ以外は”Ｈｉ−
ｚ”を出力する。従って、比較回路１２は、信号線１０
６の出力が”１”以外の場合は、データバス１０２と１
０３のデータを比較することになる。ここで、本発明の
実施の形態において、トライステートバッファ２１は、
実際にはＮビット分備えられているものとする（図示省
略）。First, the data control circuit 2 will be described. Reference numeral 21 denotes a tri-state buffer, which is a signal line 10
When "1" data is received from 6, the data on the data bus 102 is output to the data bus 103, and otherwise "Hi-"
z ”is output. Therefore, the comparison circuit 12 outputs the signal line 10
When the output of 6 is other than "1", data buses 102 and 1
03 data will be compared. Here, in the embodiment of the present invention, the tri-state buffer 21 is
In reality, N bits are provided (not shown).
【００１８】次に、メモリ制御回路３について説明す
る。ＡＮＤ回路３１は、信号線１０５と信号線１０４の
データをＡＮＤ出力する。フリップフロップ３２は、Ａ
ＮＤ回路３１の出力信号を受けると、その立ち上がりエ
ッジに同期して”１”データを信号線１０６に出力す
る。切替回路３３は信号線１０４の信号を、信号線１０
６のデータが”１”の場合信号線１０８に出力し、それ
以外の場合は信号線１０７に出力する。ここでフリップ
フロップ３２は、半導体装置もしくは外部から初期値”
０”データにリセットされているものとする。Next, the memory control circuit 3 will be described. The AND circuit 31 outputs the data on the signal lines 105 and 104 by ANDing. The flip-flop 32 is A
When the output signal of the ND circuit 31 is received, “1” data is output to the signal line 106 in synchronization with the rising edge thereof. The switching circuit 33 sends the signal on the signal line 104 to the signal line 10
If the data of 6 is "1", it is output to the signal line 108, and otherwise, it is output to the signal line 107. Here, the flip-flop 32 has an initial value of "
It is assumed that the data has been reset to 0 "data.
【００１９】以上のように構成されたデータ制御回路２
とメモリ制御回路３について、その動作を説明する。The data control circuit 2 configured as described above
The operation of the memory control circuit 3 will be described.
【００２０】まず、外部から供給されるデータとＰＲＯ
Ｍ１１のデータが一致している場合の動作について説明
する。ＰＲＯＭ１１には、外部から任意のアドレス信号
と比較したいデータ信号と書換え信号が供給される。フ
リップフロップ３２は初期値”０”に設定されているた
め、切替回路３３は信号線１０４の信号を信号線１０７
に出力する。また、ＰＲＯＭ１１は、アドレス信号が入
力されると指定されたアドレスのデータをデータバス１
０３に出力する。この時、フリップフロップ３２の出力
が”０”でありデータ制御回路２１は”Ｈｉ−ｚ”を出
力しているため、データバス１０３のデータは比較回路
１２に供給されている。従って、比較回路１２は、外部
から供給されるデータバス１０２のデータとＰＲＯＭ１
１のデータを比較する。比較されたデータは一致するの
で、比較回路１２は”０”データを、信号線１０５に出
力する。ＡＮＤ回路３１は”０”を出力するので、フリ
ップフロップ３２はデータの比較が終了しても初期値”
０”を出力し続ける。その結果、データの比較は正常に
実施されたことになり、順次アドレスをインクリメント
していっても、データの比較が不一致となるまでは同様
の動作が繰り返される。First, the data supplied from the outside and the PRO
The operation when the data of M11 match will be described. The PROM 11 is supplied with a data signal and a rewrite signal to be compared with an arbitrary address signal from the outside. Since the flip-flop 32 is set to the initial value “0”, the switching circuit 33 outputs the signal on the signal line 104 to the signal line 107.
Output to. Further, the PROM 11 transfers the data of the designated address when the address signal is input to the data bus 1
Output to 03. At this time, since the output of the flip-flop 32 is "0" and the data control circuit 21 outputs "Hi-z", the data of the data bus 103 is supplied to the comparison circuit 12. Therefore, the comparison circuit 12 uses the data of the data bus 102 supplied from the outside and the PROM 1
Compare the data in 1. Since the compared data match, the comparison circuit 12 outputs “0” data to the signal line 105. Since the AND circuit 31 outputs "0", the flip-flop 32 outputs the initial value "when the data comparison is completed."
0 "is continuously output. As a result, it means that the data comparison is normally performed, and even if the addresses are sequentially incremented, the same operation is repeated until the data comparison does not match.
【００２１】次に、外部から供給されるデータとＰＲＯ
Ｍ１１のデータが不一致である場合の動作について説明
する。データの不一致が発生すると、比較回路１２は”
１”データを信号線１０５に出力する。ＡＮＤ回路３１
は”１”を出力するため、フリップフロップ３２はその
立ち上がりエッジに同期して”１”データを出力し、以
後その値を保持し続ける。切替回路３３は、信号線１０
４の書換え信号を信号線１０８に出力する。トライステ
ートバッファ２１はデータバス１０２のデータをデータ
バス１０３に出力する。その結果、データバス１０３は
本来のデータとは異なるデータに変換されることにな
る。信号線１０８から”１”データが入力されると、Ｐ
ＲＯＭ１１のアドレス信号で指定された領域には、デー
タバス１０３の変換されたデータが書き込まれる。以
後、順次アドレス信号をインクリメントすると、データ
バス１０２のデータとデータバス１０３のデータが異な
る場合は、ＰＲＯＭ１１のデータがデータバス１０２の
データに書き換えられることになる。Next, the data supplied from the outside and the PRO
The operation when the data of M11 does not match will be described. When a data mismatch occurs, the comparison circuit 12
1 "data is output to the signal line 105. AND circuit 31
Outputs "1", the flip-flop 32 outputs "1" data in synchronism with its rising edge, and thereafter keeps the value. The switching circuit 33 uses the signal line 10
4 rewrite signal is output to the signal line 108. The tri-state buffer 21 outputs the data on the data bus 102 to the data bus 103. As a result, the data bus 103 is converted into data different from the original data. When "1" data is input from the signal line 108, P
The converted data of the data bus 103 is written in the area of the ROM 11 designated by the address signal. After that, when the address signals are sequentially incremented, if the data on the data bus 102 and the data on the data bus 103 are different, the data on the PROM 11 is rewritten to the data on the data bus 102.
【００２２】以上のように、外部から供給されるデータ
とＰＲＯＭのデータを照合するだけでなく、不一致の場
合はＰＲＯＭのデータそのものを書き換えてしまう。従
って、以後データを照合しても、誤ったデータと照合す
ることになるため情報の解読が不可能となる。その結
果、データの照合は一度だけになるので、実質正規のユ
ーザ以外が機密データを解読することが不可能である。As described above, not only the data supplied from the outside and the data in the PROM are collated, but also when they do not match, the data in the PROM itself is rewritten. Therefore, even if the data is collated thereafter, it will be collated with the incorrect data, and the information cannot be decrypted. As a result, since the data is collated only once, it is impossible for anyone other than a substantially legitimate user to decipher the confidential data.
【００２３】（実施の形態２）図３は、実施の形態２に
おけるメモリ制御回路３のブロック図を示す。データ制
御回路２は、実施の形態１で述べたものと同一である。(Second Embodiment) FIG. 3 is a block diagram of a memory control circuit 3 according to the second embodiment. The data control circuit 2 is the same as that described in the first embodiment.
【００２４】タイミング発生回路３６は、クロック信号
を信号線３０１、３０２、および３０３に出力する。Ａ
ＮＤ回路３１は、信号線１０５と信号線１０４のデータ
をＡＮＤ出力する。フリップフロップ３２は、信号線３
０３のデータが”１”のとき、ＡＮＤ回路３１の出力信
号を受けると、その立ち上がりエッジに同期して”１”
データを出力する。フリップフロップ３４は、信号線１
０５が”１”の時信号線３０１の信号を受けると、その
立ち上がりエッジに同期して”１”データを格納する。
同様に、フリップフロップ３５は、信号線１０５が”
１”の時信号線３０２の信号を受けると、その立ち上が
りエッジに同期して”１”データを格納する。デコーダ
３７は、フリップフロップ３２、３４、および３５の出
力を受けると同時に、切替信号を信号線１０６に出力す
るとともに、併せてデコード信号を信号線１０９に出力
する。The timing generation circuit 36 outputs a clock signal to the signal lines 301, 302 and 303. A
The ND circuit 31 outputs the data of the signal line 105 and the data of the signal line 104 as an AND. The flip-flop 32 has a signal line 3
When the output signal of the AND circuit 31 is received when the data of 03 is "1", "1" is synchronized with the rising edge thereof.
Output the data. The flip-flop 34 has a signal line 1
When 05 is "1", when the signal on the signal line 301 is received, "1" data is stored in synchronization with the rising edge thereof.
Similarly, in the flip-flop 35, the signal line 105 is "
When it receives a signal on the signal line 302 when it is "1", it stores "1" data in synchronization with its rising edge. The decoder 37 receives the outputs of the flip-flops 32, 34, and 35 and, at the same time, outputs a switching signal. In addition to outputting to the signal line 106, the decode signal is also output to the signal line 109.
【００２５】切替回路３３は、信号線１０６のデータ
が”１”の場合、信号線１０４の信号を信号線１０８に
出力し、それ以外の場合は信号線１０７に出力する。The switching circuit 33 outputs the signal of the signal line 104 to the signal line 108 when the data of the signal line 106 is "1", and otherwise outputs it to the signal line 107.
【００２６】図４にタイミング発生回路３６のタイミン
グチャートを示す。タイミング発生回路３６は、最初の
アドレスがＰＲＯＭ１１に入力されると１回だけパルス
信号を信号線３０１に出力し（図中（Ａ）部）、以後順
次アドレスが入力されても信号線３０１にはパルスを出
力しない。同様に２番目のアドレスが入力されると信号
線３０２には１回だけパルス信号が出力される（図中
（Ｂ）部）。さらに３番目以降のアドレスが入力される
時は、信号線３０３にのみパルス信号が出力され、信号
線１０４の信号を出力することが可能となる。デコーダ
３７は、表１に示すデコード結果が得られるデコード回
路である。FIG. 4 shows a timing chart of the timing generation circuit 36. The timing generation circuit 36 outputs a pulse signal to the signal line 301 only once when the first address is input to the PROM 11 ((A) part in the figure). No pulse is output. Similarly, when the second address is input, the pulse signal is output to the signal line 302 only once (portion (B) in the figure). Further, when the third and subsequent addresses are input, the pulse signal is output only to the signal line 303, and the signal on the signal line 104 can be output. The decoder 37 is a decoding circuit that obtains the decoding results shown in Table 1.
【００２７】[0027]
【表１】 [Table 1]
【００２８】さらに、フリップフロップ３２、３４およ
び３５は、半導体装置もしくは外部から、初期値”０”
データにリセットされているものとする。Further, the flip-flops 32, 34 and 35 are initialized by a semiconductor device or externally with an initial value "0".
Assume that the data has been reset.
【００２９】以上のように構成されたメモリ制御回路３
を用いた本発明の実施例について、その動作を説明す
る。The memory control circuit 3 configured as described above
The operation of the embodiment of the present invention using will be described.
【００３０】まず第１の動作例として、外部から供給さ
れるデータとＰＲＯＭ１１のデータが一致している場合
の動作について説明する。図５に、その場合のタイミン
グチャートを示す。First, as a first operation example, an operation when the data supplied from the outside and the data in the PROM 11 match will be described. FIG. 5 shows a timing chart in that case.
【００３１】ＰＲＯＭ１１には、外部から任意のアドレ
ス信号と、比較したいデータ信号と、書換え信号が供給
される。ＰＲＯＭ１１は、アドレス信号が入力される
と、指定されたアドレスのデータをデータバス１０３に
出力する。比較回路１２は、外部から供給されるデータ
バス１０２のデータとＰＲＯＭ１１のデータを比較す
る。この時データが一致しているため（図中（Ａ）〜
（Ｄ））、信号線１０５は”０”であり、タイミング発
生回路３６から信号線３０１、３０２および３０３にク
ロック信号が発生しても、フリップフロップ３２、３４
および３５は初期値”０”を維持する。従って表１に示
すように、デコーダ３７は、信号線１０９に”０，０”
を出力し、信号線１０６に”０”を出力する。The PROM 11 is supplied with an arbitrary address signal, a data signal to be compared, and a rewrite signal from the outside. When the address signal is input, the PROM 11 outputs the data of the designated address to the data bus 103. The comparison circuit 12 compares the data of the data bus 102 supplied from the outside with the data of the PROM 11. Since the data match at this time ((A) -in the figure)
(D)), the signal line 105 is "0", and even if the clock signal is generated from the timing generation circuit 36 to the signal lines 301, 302 and 303, the flip-flops 32, 34
And 35 maintain the initial value "0". Therefore, as shown in Table 1, the decoder 37 sends “0,0” to the signal line 109.
Is output, and “0” is output to the signal line 106.
【００３２】切替回路３３は、信号線１０４の書換え信
号を信号線１０７に出力する。この時、デコーダ３７の
切替信号は”０”であり、データ制御回路２１は”Ｈｉ
−ｚ”を出力しているため、ＰＲＯＭ１１から出力され
たデータが、次のアドレス信号が入力されるまで比較回
路１２に供給されている。以上のようにデータの比較が
実施され、順次アドレスをインクリメントしていって
も、データの比較が不一致となるまでは同様の動作が繰
り返される。The switching circuit 33 outputs the rewrite signal of the signal line 104 to the signal line 107. At this time, the switching signal of the decoder 37 is "0", and the data control circuit 21 is "Hi".
Since "-z" is output, the data output from the PROM 11 is supplied to the comparison circuit 12 until the next address signal is input. Even if the increment is made, the same operation is repeated until the comparison of the data does not match.
【００３３】次に第２の動作例として、外部から供給さ
れる最初のデータとＰＲＯＭ１１の最初のデータが不一
致の場合の動作について説明する。Next, as a second operation example, an operation when the first data supplied from the outside and the first data of the PROM 11 do not match will be described.
【００３４】図６にその場合のタイミングチャートを示
す。データの不一致が発生すると（図中タイミング
（Ｆ））、比較回路１２は”１”データを信号線１０５
に出力する。この時フリップフロップ３４は、タイミン
グ発生回路３６から出されるクロック信号の立ち上がり
エッジに同期して信号線１０５の”１”データを格納
し、以後出力を保持する。デコーダ３７は、それぞれ”
０，０”と”１”を信号線１０９と信号線１０６に出力
する（表１）。切替回路３３は、信号線１０６の”１”
データを受け、信号線１０４の書換え信号を信号線１０
８に出力する。トライステートバッファ２１は、信号線
１０６の”１”データを受けデータバス１０３のデータ
をデータバス１０２のデータに変換する。結果として、
ＰＲＯＭ１１は信号線１０８から書換え信号を入力さ
れ、指定されたアドレス領域のデータは、本来とは異な
るデータバス１０２のデータに書き換えられる。信号線
１０６の”１”データは維持されつづけるので、以後、
アドレス信号をインクリメントしてもデータの照合は実
施されず、ＰＲＯＭ１１は外部から与えられるデータに
順次書き換えられる。FIG. 6 shows a timing chart in that case. When a data mismatch occurs (timing (F) in the figure), the comparison circuit 12 outputs “1” data to the signal line 105.
Output to. At this time, the flip-flop 34 stores the "1" data of the signal line 105 in synchronization with the rising edge of the clock signal output from the timing generation circuit 36, and thereafter holds the output. Each decoder 37 has a
0, 0 "and" 1 "are output to the signal line 109 and the signal line 106 (Table 1).
Receiving the data, the rewriting signal of the signal line 104 is sent to the signal line 10
Output to 8. The tri-state buffer 21 receives “1” data on the signal line 106 and converts the data on the data bus 103 into the data on the data bus 102. as a result,
A rewrite signal is input to the PROM 11 from the signal line 108, and the data of the designated address area is rewritten to the data of the data bus 102 different from the original. Since the "1" data of the signal line 106 is continuously maintained,
Even if the address signal is incremented, the data collation is not performed, and the PROM 11 is sequentially rewritten with the data given from the outside.
【００３５】このような処理によれば、例えば、データ
の照合を開始する際に最初のデータをユーザーＩＤとし
ておくと、このユーザーＩＤが不一致の場合は正規のユ
ーザー以外と判断して、無条件にＰＲＯＭのデータを書
換えるという処理ができる。また、デコーダ３７のデコ
ード値”０，０”を”処理エラーなし”と位置付けてお
くと、正規のユーザー以外には処理が誤っていることを
認識できない。According to such processing, for example, when the first data is set as the user ID when starting the data collation, if the user IDs do not match, it is determined that the user is not a legitimate user, and the condition is unconditional. It is possible to rewrite the data in the PROM. Further, if the decoding value "0,0" of the decoder 37 is positioned as "no processing error", only the authorized user cannot recognize that the processing is wrong.
【００３６】次に第３の動作例として、外部から供給さ
れる２番目のデータとＰＲＯＭ１１から読み出される２
番目のデータが不一致である場合の動作について説明す
る。図７にその場合のタイミングチャートを示す。最初
のデータは一致しているので、フリップフロップ３４は
初期値”０”を保持している。２番目のデータの不一致
が発生すると、比較回路１２は”１”データを信号線１
０５に出力する。この時フリップフロップ３５は、タイ
ミング発生回路３６から出されるクロック信号の立ち上
がりエッジに同期して信号線１０５の”１”データを格
納し、以後出力を保持する（図中タイミング（Ｄ））。
デコーダ３７は、それぞれ”０，１”と”０”を信号線
１０９と信号線１０６に出力する（表１）。切替回路３
３は信号線１０６の”０”データを受け、信号線１０４
の書換え信号を信号線１０７に出力する。トライステー
トバッファ２１は信号線１０６の”０”データを受
け、”Ｈｉ−ｚ”を出力する。結果として、ＰＲＯＭ１
１は信号線１０７から信号を入力されると、指定された
アドレス領域のデータをデータバス１０３に出力する。
フリップフロップ３４と３５はデータを保持しているの
で、デコーダ３７も出力を保持する。従って、２番目の
データが不一致判定されたにも関わらず、以後アドレス
信号をインクリメントしてもデータの書換えは実施され
ない。Next, as a third operation example, the second data supplied from the outside and the second data read from the PROM 11 are used.
The operation when the second data does not match will be described. FIG. 7 shows a timing chart in that case. Since the first data match, the flip-flop 34 holds the initial value "0". When the mismatch of the second data occurs, the comparison circuit 12 sends "1" data to the signal line 1
Output to 05. At this time, the flip-flop 35 stores the "1" data of the signal line 105 in synchronization with the rising edge of the clock signal output from the timing generation circuit 36, and holds the output thereafter (timing (D) in the figure).
The decoder 37 outputs "0, 1" and "0" to the signal line 109 and the signal line 106, respectively (Table 1). Switching circuit 3
3 receives the “0” data on the signal line 106,
The rewrite signal is output to the signal line 107. The tri-state buffer 21 receives "0" data on the signal line 106 and outputs "Hi-z". As a result, PROM1
When No. 1 receives a signal from the signal line 107, it outputs the data in the designated address area to the data bus 103.
Since the flip-flops 34 and 35 hold the data, the decoder 37 also holds the output. Therefore, although the second data is determined to be inconsistent, the data is not rewritten even if the address signal is incremented thereafter.
【００３７】このような処理によれば、例えば、データ
の照合を開始する際に最初のデータをユーザーＩＤ、２
番目のデータをＲＯＭ−ＩＤとしておくと、ユーザーＩ
Ｄが一致してＲＯＭ−ＩＤが不一致の場合は、正規のユ
ーザーではあるが、誤ってＰＲＯＭのデータと異なるデ
ータとを照合してしまったと判断して、正しいデータと
照合できるまでＰＲＯＭのデータを保護しておくことが
可能である。また、デコーダ３７のデコード値”０，
１”を”処理エラーあり”と位置付けておくと、正規の
ユーザーは直に状況を把握することができる。According to such processing, for example, when starting the data collation, the first data is the user ID,
If the second data is ROM-ID, user I
If D matches and ROM-ID does not match, it is a legitimate user, but it is judged that the data of PROM and the data different from each other are mistakenly collated, and the data of PROM is collated until it is collated with the correct data. It is possible to keep it protected. In addition, the decode value of the decoder 37 is “0,
By positioning "1" as "processing error", a legitimate user can directly grasp the situation.
【００３８】次に第４の動作例として、外部から供給さ
れる３番目以降のデータとＰＲＯＭ１１から読み出され
る３番目以降のデータが不一致の場合の動作について説
明する。Next, as a fourth operation example, an operation when the third and subsequent data supplied from the outside and the third and subsequent data read from the PROM 11 do not match will be described.
【００３９】図８に、その場合のタイミングチャートを
示す。１番目と２番目のデータは一致しているので、フ
リップフロップ３４と３５はそれぞれ初期値”０”を保
持している。３番目以降のデータの不一致が発生する
と、比較回路１２は”１”データを信号線１０５に出力
する。この時フリップフロップ３２は、信号線１０４の
信号の立ち上がりエッジに同期して信号線１０５の”
１”データを格納し、以後出力を保持する（図中タイミ
ング（Ｆ））。デコーダ３７は、それぞれ”１，０”
と”１”を信号線１０９と信号線１０６に出力する（表
１）。切替回路３３は、信号線１０６の”１”データを
受け、信号線１０４の書換え信号を信号線１０８に出力
する。トライステートバッファ２１は信号線１０６の”
１”データを受け、データバス１０３のデータをデータ
バス１０２のデータに変換する。結果として、ＰＲＯＭ
１１は信号線１０８から書換え信号を入力され、指定さ
れたアドレス領域のデータは本来とは異なるデータバス
１０２のデータに書き換えられる。信号線１０６の”
１”データは維持されつづけるので、以後、アドレス信
号をインクリメントしてもデータの照合は実施されず、
ＰＲＯＭ１１は外部から与えられるデータに順次書き換
えられる。FIG. 8 shows a timing chart in that case. Since the first and second data match, the flip-flops 34 and 35 hold the initial value "0", respectively. When the third and subsequent data mismatches occur, the comparison circuit 12 outputs “1” data to the signal line 105. At this time, the flip-flop 32 synchronizes with the rising edge of the signal on the signal line 104,
1 "data is stored, and thereafter the output is held (timing (F) in the figure). The decoder 37 is" 1, 0 ", respectively.
And "1" are output to the signal line 109 and the signal line 106 (Table 1). The switching circuit 33 receives the “1” data of the signal line 106, and outputs the rewrite signal of the signal line 104 to the signal line 108. The tri-state buffer 21 has a signal line 106
1 "data is received and the data of the data bus 103 is converted into the data of the data bus 102. As a result, the PROM
A rewrite signal 11 is input from the signal line 108, and the data of the designated address area is rewritten to the data of the data bus 102 different from the original. Of signal line 106
Since the 1 "data is maintained, the data is not collated even if the address signal is incremented.
The PROM 11 is sequentially rewritten with data given from the outside.
【００４０】このような処理によれば、仮に、第２、第
３の動作例で示したユーザーＩＤやＲＯＭ−ＩＤが解読
されたとしても、実施の形態１と同様に以降のデータの
照合において、一度間違えると二度と照合ができなくな
るため、ＰＲＯＭのデータの機密は保持される。また、
デコーダ３７のデコード値”１，０”を”処理エラーあ
り”と位置付けておくと、正規のユーザーは直に状況を
把握することができる。According to such processing, even if the user ID and the ROM-ID shown in the second and third operation examples are decrypted, in the subsequent data collation as in the first embodiment. The data of the PROM is kept confidential because once it is wrong, the collation cannot be performed again. Also,
If the decode value “1,0” of the decoder 37 is positioned as “processing error present”, the authorized user can directly grasp the situation.
【００４１】以上の、第１〜第４の動作例のように、Ｐ
ＲＯＭのデータにユーザーＩＤとＲＯＭ−ＩＤを設定し
ておき、データの照合と書換えに対して処理のステップ
を設けることで、データの機密保持レベルを低下させる
ことなく、正規のユーザーが使用する際に誤ってＰＲＯ
Ｍデータを書換えてしまうことを防止することが可能と
なる。As in the above first to fourth operation examples, P
A user ID and a ROM-ID are set in the ROM data, and a processing step is provided for collating and rewriting the data so that the data can be used by a legitimate user without lowering the confidentiality level of the data. Wrongly PRO
It is possible to prevent the M data from being rewritten.
【００４２】[0042]
【発明の効果】以上のように本発明によれば、ＰＲＯＭ
に接続されているデータバスを制御するデータ制御回路
と比較回路、メモリへの書換え読出しを制御するメモリ
制御回路を用いることで、データの照合だけでなく、一
度照合を間違えるとＰＲＯＭに記憶されているデータを
書き換えてしまうことにより、以後の照合を不可能と
し、より高度にデータの機密を保持することができる。As described above, according to the present invention, the PROM
By using a data control circuit and a comparison circuit for controlling the data bus connected to, and a memory control circuit for controlling the rewriting and reading to the memory, not only the collation of data but also the collation once is stored in the PROM. By rewriting the existing data, it becomes impossible to perform the subsequent collation, and the confidentiality of the data can be maintained to a higher degree.
【００４３】さらに、ＰＲＯＭのデータそのものをセキ
ュリティコード（鍵データ、暗号）として扱うことが可
能なので、セキュリティコード記憶素子等の余分な回路
や情報を持つ必要がないという効果がある。また、一度
の処理で、ＰＲＯＭのデータの読出しと書換えを実施す
るので、例えば市販されているＰＲＯＭライター等で前
記処理を実行する場合、ＰＲＯＭライター内の制御回路
や制御プログラムを簡素化することが可能である。Furthermore, since the PROM data itself can be handled as a security code (key data, encryption), there is an effect that it is not necessary to have an extra circuit or information such as a security code storage element. Further, since the PROM data is read and rewritten in a single process, the control circuit and control program in the PROM writer can be simplified when the above process is executed by a commercially available PROM writer or the like. It is possible.
【００４４】加えて、ＰＲＯＭのデータにユーザーＩＤ
とＲＯＭ−ＩＤを設定しておき、データの照合と書換え
に対して処理のステップを設けることで、データの機密
保持レベルを低下させることなく、正規のユーザーが使
用する際に誤ってＰＲＯＭデータを書換えてしまうこと
を防止することが可能となる。In addition, the user ID is added to the PROM data.
And ROM-ID are set, and processing steps are provided for collation and rewriting of data, so that the PROM data can be erroneously written when used by a legitimate user without lowering the confidentiality level of the data. It is possible to prevent rewriting.
【図面の簡単な説明】[Brief description of drawings]
【図１】 本発明の実施の形態における半導体装置の概
略構成を示すブロック図FIG. 1 is a block diagram showing a schematic configuration of a semiconductor device according to an embodiment of the present invention.
【図２】 実施の形態１におけるデータ制御回路とメモ
リ制御回路の概略構成を示すブロック図FIG. 2 is a block diagram showing a schematic configuration of a data control circuit and a memory control circuit according to the first embodiment.
【図３】 実施の形態２におけるメモリ制御回路の概略
構成を示すブロック図FIG. 3 is a block diagram showing a schematic configuration of a memory control circuit according to the second embodiment.
【図４】 実施の形態２におけるタイミング発生回路の
タイミングチャートFIG. 4 is a timing chart of a timing generation circuit according to the second embodiment.
【図５】 実施の形態２における第１例のタイミングチ
ャートFIG. 5 is a timing chart of a first example of the second embodiment.
【図６】 実施の形態２における第２例のタイミングチ
ャートFIG. 6 is a timing chart of a second example of the second embodiment.
【図７】 実施の形態２における第３例のタイミングチ
ャートFIG. 7 is a timing chart of a third example of the second embodiment.
【図８】 実施の形態２における第４例のタイミングチ
ャートFIG. 8 is a timing chart of a fourth example of the second embodiment.
【図９】 従来例の半導体装置の概略構成を示すブロッ
ク図FIG. 9 is a block diagram showing a schematic configuration of a conventional semiconductor device.
１ 半導体装置 ２ データ制御回路 ３ メモリ制御回路 １１ ＰＲＯＭ １２ 比較回路 ２１ トライステートバッファ ３１ ＡＮＤ回路 ３２、３４、３５ フリップフロップ ３３ 切替回路 ３６ タイミング発生回路 ３７ デコーダ １０１ アドレスバス １０２ データバス １０３ データバス １０４〜１０９ 信号線 ３０１、３０２、３０３ 信号線 ９０１ ＲＯＭ ９０２ アドレスバス ９０３ データバス ９０４ アドレスカウンタ ９０５ 出力制御回路 ９０６ コンパレータ ９０７ 不一致フラグ 1 Semiconductor device 2 Data control circuit 3 Memory control circuit 11 PROM 12 Comparison circuit 21 Tri-state buffer 31 AND circuit 32, 34, 35 flip-flops 33 switching circuit 36 Timing generation circuit 37 decoder 101 address bus 102 data bus 103 data bus 104-109 signal lines 301, 302, 303 signal lines 901 ROM 902 address bus 903 data bus 904 address counter 905 Output control circuit 906 Comparator 907 mismatch flag
Claims (3)
（以下ＰＲＯＭと呼ぶ）を備えて所定の処理を行う半導
体装置であって、前記ＰＲＯＭに接続されているデータ
バスを制御するデータ制御回路と、前記データ制御回路
で制御されたデータと外部から入力されたデータを比較
しその結果を出力する比較回路と、前記比較回路の比較
結果に応じて、前記ＰＲＯＭに対するデータの読出し許
可信号と書換え許可信号の出力を制御するメモリ制御回
路とを備えた半導体装置。1. A semiconductor device comprising an electrically rewritable non-volatile memory (hereinafter referred to as PROM) for performing a predetermined process, the data control circuit controlling a data bus connected to the PROM, A comparison circuit that compares the data controlled by the data control circuit with the data input from the outside and outputs the result, and a read enable signal and a rewrite enable signal for the data to the PROM according to the comparison result of the comparison circuit. And a memory control circuit for controlling the output of the semiconductor device.
ら出力される比較結果が不一致である場合、前記データ
バスのデータを変換するように制御を行い、前記メモリ
制御回路は、前記比較結果が一致である場合、前記読出
し許可信号を出力し、前記比較結果が不一致である場
合、前記書換え許可信号を出力することを特徴とする請
求項１記載の半導体装置。2. The data control circuit controls to convert the data of the data bus when the comparison result output from the comparison circuit does not match, and the memory control circuit outputs the comparison result. 2. The semiconductor device according to claim 1, wherein the read permission signal is output when they match, and the rewrite permission signal is output when the comparison results do not match.
ら出力されるユーザＩＤの比較結果を格納する第１の記
憶手段と、ＲＯＭ−ＩＤの比較結果を格納する第２の記
憶手段と、前記第１および第２の記憶手段を、各々前記
ＰＲＯＭのデータと比較した結果をデコードするデコー
ド手段とを備え、前記デコード結果に従って前記ＰＲＯ
Ｍに対してデータの読出しと書換えの制御を行うことを
特徴とする請求項１記載の半導体装置。3. The memory control circuit comprises: first storage means for storing a user ID comparison result output from the comparison circuit; second storage means for storing a ROM-ID comparison result; Decoding means for decoding the result of comparing the first and second storage means with the data of the PROM, and the PRO according to the decoding result.
2. The semiconductor device according to claim 1, wherein reading and rewriting of data for M are controlled.
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