JP2002542633A - Modulation system and method including narrowband signal oversampling and DC offset compensation - Google Patents

Modulation system and method including narrowband signal oversampling and DC offset compensation

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JP2002542633A JP2000521604A JP2000521604A JP2002542633A JP 2002542633 A JP2002542633 A JP 2002542633A JP 2000521604 A JP2000521604 A JP 2000521604A JP 2000521604 A JP2000521604 A JP 2000521604A JP 2002542633 A JP2002542633 A JP 2002542633A
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    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Abstract

(57)【要約】 狭帯域ＦＭ信号のような狭帯域信号が、ＣＤＭＡ信号のような広帯域信号を変調する変調器において、前記狭帯域信号をオーバーサンプリングし該オーバーサンプリングされた狭帯域信号を前記変調器へ印加することにより変調される。狭帯域信号をオーバーサンプリングすることにより、同じ固定低域フィルタが、広帯域信号と、オーバーサンプリングされた狭帯域信号と、の双方のために用いられうる。従って、異なる低域フィルタまたはスイッチ低域フィルタの必要はない。ディジタルアナログ変換器および／または低域フィルタにより導入されたＤＣオフセットは、好ましくは、ディジタル領域において補償され、それによりＤＣオフセットは、用いられつつある変調のために受入れ可能な限度内まで減少せしめられる。さらに好ましくは、補償は、サンプリングされた信号から、ディジタルアナログ変換器および／または低域フィルタにより導入された、フィルタされたアナログ信号内のＤＣオフセットを表すディジタル値を減算することにより行われる。センサが、フィルタされたアナログ信号内のＤＣオフセットを検出する。アナログディジタル変換器がこのセンサに応答して、検出されたＤＣオフセットをディジタルオフセット信号に変換する。減算器が、このアナログディジタル変換器に応答して、ディジタルＤＣオフセット信号をサンプリングされた信号から減算し、該サンプリングされた信号から前記ＤＣオフセット信号を減算したものを、前記ディジタルアナログ変換器に印加する。 (57) [Summary] In a modulator for modulating a wideband signal such as a CDMA signal, a narrowband signal such as a narrowband FM signal oversamples the narrowband signal and converts the oversampled narrowband signal to It is modulated by applying it to the modulator. By oversampling the narrowband signal, the same fixed low pass filter can be used for both the wideband signal and the oversampled narrowband signal. Thus, there is no need for a different low pass filter or switched low pass filter. The DC offset introduced by the digital-to-analog converter and / or the low-pass filter is preferably compensated in the digital domain, so that the DC offset is reduced to within acceptable limits for the modulation being used. . More preferably, the compensation is performed by subtracting from the sampled signal a digital value representing a DC offset in the filtered analog signal introduced by a digital-to-analog converter and / or a low-pass filter. A sensor detects a DC offset in the filtered analog signal. An analog-to-digital converter is responsive to the sensor to convert the detected DC offset to a digital offset signal. A subtractor, in response to the analog-to-digital converter, subtracts a digital DC offset signal from the sampled signal and applies the DC offset signal subtracted from the sampled signal to the digital-to-analog converter. I do.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】 （発明の分野） 本発明は、変調システムおよび変調方法に関し、特に、ディジタル入力信号を
変調する変調システムおよび変調方法に関する。The present invention relates to a modulation system and a modulation method, and more particularly, to a modulation system and a modulation method for modulating a digital input signal.

【０００２】 （発明の背景） 変調システムおよび変調方法は、送信機において、音声および／またはデータを
含む情報入力信号を搬送波上へ変調するために広く用いられている。この搬送波
は、最終搬送波または中間搬送波でありうる。搬送周波数は、ＵＨＦ、ＶＨＦ、
ＲＦ、マイクロ波、または任意の他の周波数帯内のものでありうる。変調器はま
た、「ミクサ」または「乗算器」とも呼ばれる。例えば、移動体電話においては
、変調器は無線電話送信機において用いられる。BACKGROUND OF THE INVENTION [0002] Modulation systems and methods are widely used in transmitters to modulate an information input signal containing voice and / or data onto a carrier. This carrier can be the last carrier or an intermediate carrier. The carrier frequency is UHF, VHF,
It can be in RF, microwave, or any other frequency band. Modulators are also called “mixers” or “multipliers”. For example, in a mobile telephone, the modulator is used in a wireless telephone transmitter.

【０００３】 当業者にとって公知のように、ディジタル入力信号のための変調システムおよ
び変調方法は、一般に、ディジタル入力信号をアナログ信号に変換するディジタ
ルアナログ変換器（ＤＡＣ）を含む。「エイリアス除去フィルタ」とも呼ばれる
低域フィルタは、アナログ信号をフィルタし、フィルタされたアナログ信号を発
生する。変調器は、このフィルタされたアナログ信号を搬送波上へ変調する。こ
の変調器は、電圧制御発振器（ＶＣＯ）などの期局部発振器と、フィルタされた
アナログ信号と、に結合する乗算器を含む。フィルタされたアナログ信号を含む
搬送波は、次にアンテナにより送信される。As known to those skilled in the art, modulation systems and methods for digital input signals generally include a digital-to-analog converter (DAC) that converts the digital input signal to an analog signal. A low-pass filter, also called an "anti-alias filter," filters the analog signal and generates a filtered analog signal. A modulator modulates the filtered analog signal onto a carrier. The modulator includes a multiplier that couples to a local oscillator such as a voltage controlled oscillator (VCO) and a filtered analog signal. The carrier containing the filtered analog signal is then transmitted by the antenna.

【０００４】 最新の通信システムにおいては、２つのタイプの通信信号を変調しうるデュア
ルモード変調システムおよび変調方法を用いることがしばしば所望される。例え
ば、移動体電話においては、狭帯域ＦＭモードと、広帯域符号分割多元接続（Ｃ
ＤＭＡ）モードと、の双方において動作する変調器を備えることがしばしば重要
である。特に、ＩＳ−１９ ＡＭＰＳアナログシステムと、ＩＳ−９５直接シー
ケンススペクトラム拡散（Ｄｉｒｅｃｔ Ｓｅｑｕｅｎｃｅ Ｓｐｒｅａｄ Ｓ
ｐｅｃｔｒｕｍ）（ＤＳＳＳ）広帯域ＣＤＭＡシステムと、の双方において用い
られうる移動体電話を提供するためには、デュアルモード変調システムおよび方
法を用いることが望ましい。In modern communication systems, it is often desirable to use dual mode modulation systems and methods that can modulate two types of communication signals. For example, in mobile phones, narrowband FM mode and wideband code division multiple access (C
It is often important to have a modulator that operates in both the DMA (DMA) mode. In particular, the IS-19 AMPS analog system and the IS-95 Direct Sequence Spread S
In order to provide a mobile phone that can be used in both the spectrum (DSSS) and broadband CDMA systems, it is desirable to use dual mode modulation systems and methods.

【０００５】 残念ながら、ＡＭＰＳ信号およびＣＤＭＡ信号の異なる帯域を処理しうるデュ
アルモード変調システムおよび方法を提供することは困難である。特に、狭帯域
ＡＭＰＳ ＦＭ信号は、約１２．５ＫＨｚの帯域幅を有するが、広帯域ＣＤＭＡ
信号は、約６１５ＫＨｚまたは約一桁広い大きさの帯域幅を有する。[0005] Unfortunately, it is difficult to provide a dual mode modulation system and method that can handle different bands of AMPS and CDMA signals. In particular, a narrowband AMPS FM signal has a bandwidth of about 12.5 KHz, while a wideband CDMA
The signal has a bandwidth of about 615 KHz or about an order of magnitude wider.

【０００６】 最新の無線電話通信において、移動体電話機は、サイズ、コスト、および電力
消費を減少し続けている。これらの目的を達成するためには、一般にデュアルモ
ード無線電話機において回路を共用することが望ましい。回路を共用すれば、変
調器において用いられる部品の数を減少させることができ、それにより、そのサ
イズを小さくすることができる。部品の共用はまた、デュアルモード変調システ
ムの電力消費を減少させることができ、それは電池寿命を増加させうる。最後に
部品の共用は、部品コストを減少させることができ、それにより、無線電話機の
全体的コストを減少させうる。In modern wireless telephony, mobile telephones continue to decrease in size, cost, and power consumption. In order to achieve these objects, it is generally desirable to share a circuit in a dual mode wireless telephone. Sharing a circuit can reduce the number of components used in the modulator, thereby reducing its size. Component sharing can also reduce the power consumption of a dual mode modulation system, which can increase battery life. Finally, sharing parts can reduce part costs, thereby reducing the overall cost of the radiotelephone.

【０００７】 図１は、第１の従来のデュアルモード変調器を示す。図１に示されているよう
に、「４相変調器（ｑｕａｄｒａｐｈａｓｅ ｍｏｄｕｌａｔｏｒ）」または「
直交変調器（ｑｕａｄｒａｔｕｒｅ ｍｏｄｕｌａｔｏｒ）」とも呼ばれるＩＱ
変調器１０は、９０°移相器としても公知の直交スプリッタ（ｑｕａｄｒａｔｕ
ｒｅ ｓｐｌｉｔｔｅｒ）２０と、この直交スプリッタに結合した１対の乗算器
１６ａ、１６ｂと、を含む。電圧制御発振器（ＶＣＯ）などの局部発振器１５は
、９０°移相された局部発振器信号を発生するための直交スプリッタ２０に結合
している。Ｉデータ１１ａおよびＱデータ１１ｂは、それぞれの乗算器すなわち
ミクサ１６ａ、１６ｂにそれぞれ結合している。ディジタル入力データは、Ｉデ
ィジタルアナログ変換器（ＤＡＣ）１４ａおよびＱ ＤＡＣ１４ｂのそれぞれに
よりアナログデータに変換される。ＤＡＣ１４ａおよび１４ｂのそれぞれの出力
は、低域フィルタ１２ａおよび１２ｂのそれぞれに印加され、ＩおよびＱデータ
入力１１ａおよび１１ｂのそれぞれを発生する。変調器は、乗算器１６ａ、１６
ｂの出力を加算ノード２１８において加算することにより、搬送波１３上に入力
データを変調し、変調された搬送波１３をアンテナを経て送信する。FIG. 1 shows a first conventional dual mode modulator. As shown in FIG. 1, a "quadrature modulator" or "quadrature modulator"
IQ, also referred to as "quadrature modulator"
Modulator 10 includes a quadrature splitter, also known as a 90 ° phase shifter.
re-splitter 20 and a pair of multipliers 16a, 16b coupled to the orthogonal splitter. A local oscillator 15, such as a voltage controlled oscillator (VCO), is coupled to a quadrature splitter 20 for generating a 90 ° phase shifted local oscillator signal. I data 11a and Q data 11b are coupled to respective multipliers or mixers 16a, 16b, respectively. The digital input data is converted into analog data by each of an I digital-to-analog converter (DAC) 14a and a Q DAC 14b. The output of each of DACs 14a and 14b is applied to each of low-pass filters 12a and 12b to generate I and Q data inputs 11a and 11b, respectively. The modulator includes multipliers 16a, 16a
The output of b is added at the addition node 218 to modulate the input data on the carrier 13 and transmit the modulated carrier 13 via the antenna.

【０００８】 ＤＡＣ１４ａおよび１４ｂと、低域フィルタ１２ａおよび１２ｂと、ＩＱ変調
器１０とは、直接シーケンススペクトラム拡散（ＤＳＳＳ）信号のような高帯域
幅ＣＤＭＡ信号を、搬送波上に変調するために用いられうる。この信号はディジ
タル形式で発生されるので、情報を通過させつつディジタル形式で発生するスパ
ー（ｓｐｕｒ）および雑音を除去するために、フィルタ１２ａおよび１２ｂによ
り低域フィルタされる。[0008] DACs 14a and 14b, low pass filters 12a and 12b, and IQ modulator 10 are used to modulate a high bandwidth CDMA signal, such as a direct sequence spread spectrum (DSSS) signal, onto a carrier. sell. Since this signal is generated in digital form, it is low pass filtered by filters 12a and 12b to remove spurs and noise that occur in digital form while passing information.

【０００９】 図１のＩＱ変調器１０を、狭帯域ＦＭ信号に対してなど、デュアルモードにお
いて用いるためには、別個のＦＭ ＤＡＣ１９および別個のＦＭ低域フィルタ１
７が備えられうる。ベースバンド回路が、ＶＣＯの同調線路へ印加されるＦＭ電
圧信号を発生し、搬送波上にＦＭ情報を変調してＡＭＰＳ規格により送信する。
このＦＭ電圧信号はディジタル形式で発生されるので、情報を通過させつつディ
ジタル形式で発生するスパー（ｓｐｕｒ）および雑音を除去するために、それは
ＦＭ低域フィルタ１７により低域フィルタされる。To use the IQ modulator 10 of FIG. 1 in a dual mode, such as for narrowband FM signals, a separate FM DAC 19 and a separate FM low-pass filter 1
7 may be provided. A baseband circuit generates an FM voltage signal to be applied to the tuning line of the VCO, modulates the FM information on a carrier wave, and transmits it according to the AMPS standard.
Since this FM voltage signal is generated in digital form, it is low-pass filtered by FM low-pass filter 17 to remove spurs and noise generated in digital form while passing information.

【００１０】 低域フィルタ１７は、ＦＭ信号とＣＤＭＡ信号との帯域が大きく異なるために
、ＣＤＭＡ変調器の部分である低域フィルタ１２ａおよび１２ｂとは一般に異な
るバンドパス特性を有する。従って、このデュアルモードの実施例においては、
別個のＦＭ ＤＡＣ１９と、別個のＦＭ低域フィルタ１９と、が備えられている
。図１による変調システムは、機能的にＡＭＰＳをも含むＣＤＭＡ規格のために
開発された、多くの集積回路チップセットとして設計されている。残念ながらこ
の技術は、別個のＤＡＣおよび低域フィルタを用い、このため、変調器のサイズ
、コスト、および／または電力消費を大きく増加させうる。[0010] The low-pass filter 17 has band-pass characteristics that are generally different from those of the low-pass filters 12a and 12b, which are parts of the CDMA modulator, because the bands of the FM signal and the CDMA signal are significantly different. Therefore, in this dual mode embodiment,
A separate FM DAC 19 and a separate FM low pass filter 19 are provided. The modulation system according to FIG. 1 is designed as a number of integrated circuit chipsets, which have been developed for the CDMA standard, which also includes AMPS functionally. Unfortunately, this technique uses a separate DAC and low-pass filter, which can significantly increase the size, cost, and / or power consumption of the modulator.

【００１１】 図２には、第２のデュアルモード変調システムが示されている。この図におい
ては、直交スプリッタ２２０と、１対の乗算器２１６ａおよび２１６ｂと、加算
ノード２１８と、ＶＣＯ２１５と、を含むＩＱ変調器２１０が、変調された搬送
波２１３を発生するために備えられている。しかし、図１とは対照的に、ＤＡＣ
および低域フィルタは、デュアルモード動作のために共用されている。特に、Ｉ
ＤＡＣ２１４ａおよびＱ ＤＡＣ２１４ｂのそれぞれは、広帯域ＣＤＭＡおよ
び狭帯域ＦＭ動作の双方のために用いられる。低域フィルタ２１２ａおよび２１
２ｂもまた、広帯域ＣＤＭＡおよび狭帯域ＦＭ動作のために用いられる。FIG. 2 shows a second dual mode modulation system. In this figure, an IQ modulator 210 including a quadrature splitter 220, a pair of multipliers 216a and 216b, a summing node 218, and a VCO 215 is provided for generating a modulated carrier 213. . However, in contrast to FIG.
And the low pass filter is shared for dual mode operation. In particular, I
Each of DAC 214a and Q DAC 214b is used for both wideband CDMA and narrowband FM operation. Low-pass filters 212a and 21
2b is also used for wideband CDMA and narrowband FM operation.

【００１２】 残念ながら、ＣＤＭＡ信号とＦＭ信号との大きく異なる帯域のために、低域フ
ィルタ２１２ａおよび２１２ｂは、異なるモードにある時は異なるバンドパス特
性をもたなければならない。これらの低域フィルタを共用するためには、バンド
パス周波数をモードによりスイッチする。従って、これらのスイッチトフィルタ
（ｓｗｉｔｃｈｅｄ ｆｉｌｔｅｒ）２１２ａ、２１２ｂは、双方のモードにお
いて用いられるが、これらは無線電話機において実現するのに経費がかさみ、過
度の電力および／または領域を消費する。[0012] Unfortunately, due to the significantly different bands of the CDMA and FM signals, low pass filters 212a and 212b must have different bandpass characteristics when in different modes. To share these low-pass filters, the bandpass frequency is switched by mode. Thus, although these switched filters 212a, 212b are used in both modes, they are expensive to implement in wireless telephones and consume excessive power and / or area.

【００１３】 高パフォーマンス通信システムにおいてはまた、高搬送波抑圧を行うことが望
ましい。高搬送波抑圧を行うためには、変調システムにおいて低ＤＣオフセット
を発生させる必要がある。例えば、ＩＳ−１９ＡＭＰＳアナログシステムにおけ
るＦＭ変調のために必要な搬送波抑圧は、約−３５ｄＢｃでありうる。受入れう
る設計マージンを与えるためには、公称搬送波抑圧は−４０ｄＢｃであることが
好ましく、これは、平衡システムにおいて２Ｖのピークピーク差動情報信号（ｄ
ｉｆｆｅｒｅｎｔｉａｌ ｉｎｆｏｒｍａｔｉｏｎ ｓｉｇｎａｌ）が発生され
る時は、１４ｍＶの差動ＤＣオフセット信号（ｄｉｆｆｅｒｅｎｔｉａｌ ＤＣ
ｏｆｆｓｅｔ ｓｉｇｎａｌ）に変換されうる。In high performance communication systems, it is also desirable to provide high carrier suppression. In order to perform high carrier suppression, it is necessary to generate a low DC offset in the modulation system. For example, the required carrier suppression for FM modulation in an IS-19 AMPS analog system can be about -35 dBc. To provide an acceptable design margin, the nominal carrier suppression is preferably -40 dBc, which is a 2 V peak-to-peak differential information signal (d
When the differential information signal is generated, a 14 mV differential DC offset signal (differential DC offset signal) is generated.
offset signal).

【００１４】 ディジタル入力信号における低ＤＣオフセットは、従来の技術を用いて与えら
れうる。しかし、残念ながら、変調システムはそれ自身のＤＣオフセットを発生
しうる。さらに詳述すると、ディジタルアナログ変換器および／または低域フィ
ルタがＤＣオフセットを発生しうる。[0014] Low DC offset in the digital input signal can be provided using conventional techniques. Unfortunately, however, the modulation system can generate its own DC offset. More specifically, a digital-to-analog converter and / or low-pass filter can generate a DC offset.

【００１５】 ディジタルアナログ変換器において発生するＤＣオフセットは、高パフォーマ
ンスのディジタルアナログ変換器を用い減少させうる。残念ながら、これらのデ
ィジタルアナログ変換器は高価かつ複雑である。低域フィルタにおけるＤＣオフ
セットは、きつい裕度の部品を有する受動オフチップフィルタを用いることによ
り減少させうる。残念ながら、そのような受動オフチップフィルタは、高価かつ
複雑で、携帯無線電話機において過度のスペースを要することがある。[0015] The DC offset generated in the digital-to-analog converter can be reduced using a high-performance digital-to-analog converter. Unfortunately, these digital-to-analog converters are expensive and complex. DC offset in the low pass filter can be reduced by using passive off-chip filters with tight tolerance components. Unfortunately, such passive off-chip filters are expensive and complex, and can require excessive space in portable wireless telephones.

【００１６】 （発明の要約） 従って、本発明は、改善された変調システムおよび変調方法を提供することを
目的とする。 本発明のもう１つの目的は、第１信号と、第１信号よりも狭帯域の第２信号と
、のためのデュアルモード変調システムおよび変調方法を提供することである。SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide an improved modulation system and method. Another object of the present invention is to provide a dual mode modulation system and a modulation method for a first signal and a second signal having a narrower band than the first signal.

【００１７】 本発明のさらにもう１つの目的は、小形、低コスト、および／または低電力の
デュアルモード変調を提供するために、変調システムの部品を共用しうる、第１
信号と、第１信号よりも狭帯域の第２信号と、のためのデュアルモード変調シス
テムおよび変調方法を提供することである。 本発明のさらにもう１つの目的は、低ＤＣオフセットを発生しうる変調システ
ムおよび変調方法を提供することである。Yet another object of the present invention is to provide a small, low cost, and / or low power dual mode modulation system that can share the components of a modulation system.
It is to provide a dual mode modulation system and a modulation method for a signal and a second signal that is narrower than the first signal. Still another object of the present invention is to provide a modulation system and a modulation method capable of generating a low DC offset.

【００１８】 本発明のこれらの目的および他の目的は、狭帯域信号をオーバーサンプリング
し、オーバーサンプリングされた狭帯域信号を変調器へ印加することにより、Ｃ
ＤＭＡ信号のような広帯域信号を変調する変調器において、狭帯域ＦＭ信号のよ
うな狭帯域信号を変調することによって、本発明により達成される。狭帯域信号
をオーバーサンプリングすることにより、同じ固定低域フィルタが、広帯域信号
と、オーバーサンプリングされた狭帯域信号と、の双方のために用いられうる。
従って、異なる低域フィルタまたはスイッチ低域フィルタの必要はない。These and other objects of the present invention are to oversample a narrowband signal and apply the oversampled narrowband signal to a modulator to provide a C
The present invention is achieved by modulating a narrowband signal, such as a narrowband FM signal, in a modulator that modulates a wideband signal, such as a DMA signal. By oversampling the narrowband signal, the same fixed low pass filter can be used for both the wideband signal and the oversampled narrowband signal.
Thus, there is no need for a different low pass filter or switched low pass filter.

【００１９】 本発明の特徴は、デュアルモード変調のためにサンプラを含むＣＤＭＡ変調器
が用いられ、そのＣＤＭＡ変調器へ狭帯域ＦＭ信号を印加することにより、ＣＤ
ＭＡ変調器がＦＭ信号をオーバーサンプリングし、オーバーサンプリングされた
ＦＭ信号を変調することである。このＣＤＭＡ変調器は、ＣＤＭＡ信号およびオ
ーバーサンプリングされたＦＭ信号を含むパスバンドを有する固定低域フィルタ
を含むので、ＣＤＭＡ信号およびＦＭ信号の双方をフィルタするためにこの同じ
固定低域フィルタが用いられる。このＣＤＭＡ変調器は、ＣＤＭＡ信号が直接シ
ーケンススペクトラム拡散信号でありえ、ＦＭ信号がアナログセルラ電話信号で
ありうる、無線電話機において特に有用でありうる。A feature of the present invention is that a CDMA modulator including a sampler is used for dual mode modulation, and by applying a narrowband FM signal to the CDMA modulator,
The MA modulator oversamples the FM signal and modulates the oversampled FM signal. The CDMA modulator includes a fixed low-pass filter having a passband that includes the CDMA signal and the oversampled FM signal, so that the same fixed low-pass filter is used to filter both the CDMA signal and the FM signal. . This CDMA modulator can be particularly useful in wireless telephones where the CDMA signal can be a direct sequence spread spectrum signal and the FM signal can be an analog cellular telephone signal.

【００２０】 本発明によるデュアルモード変調システムは、印加された信号を搬送波上に変
調する手段と、第１信号を該変調手段に印加する手段と、を含み、それにより、
前記第１信号を搬送波上に変調する。前記第１信号より狭帯域の第２信号をオー
バーサンプリングするオーバーサンプリング手段が含まれている。この装置はま
た、オーバーサンプリングされた前記第２狭帯域信号を前記変調手段に印加する
手段をも含み、それにより、前記第２狭帯域信号を搬送波上に変調する。A dual mode modulation system according to the present invention includes means for modulating an applied signal onto a carrier, and means for applying a first signal to the modulation means, whereby:
The first signal is modulated onto a carrier. An oversampling unit for oversampling the second signal having a band narrower than the first signal is included. The apparatus also includes means for applying the oversampled second narrowband signal to the modulation means, thereby modulating the second narrowband signal onto a carrier.

【００２１】 前記変調手段は、好ましくは、ディジタルアナログ変換器と、該ディジタルア
ナログ変換器のアナログ出力をフィルタする低域フィルタと、を含み、該低域フ
ィルタは、前記第１信号と、前記オーバーサンプリングされた第２狭帯域信号と
、を含むパスバンドを有するので、前記第１信号と、前記オーバーサンプリング
された第２狭帯域信号と、の双方をフィルタするために同じ固定低域フィルタが
用いられる。前記変調手段が、ＩおよびＱ入力を有するＩＱ変調器を含む時は、
前記オーバーサンプリング手段は、好ましくは、第１および第２サンプラを含む
。[0021] The modulation means preferably includes a digital-to-analog converter and a low-pass filter for filtering an analog output of the digital-to-analog converter, wherein the low-pass filter includes the first signal and the over-pass filter. And the same fixed low-pass filter is used to filter both the first signal and the oversampled second narrowband signal because it has a passband that includes a sampled second narrowband signal. Can be When the modulating means includes an IQ modulator having I and Q inputs,
The oversampling means preferably includes first and second samplers.

【００２２】 本発明によるデュアルモード変調システムはまた、印加された信号をサンプリ
ングする手段と、該サンプリングされた信号をアナログ信号に変換する手段と、
該アナログ信号を低域フィルタする手段と、該低域フィルタされたアナログ信号
を搬送波上に変調する手段と、を含む。デュアルモード変調システムはまた、第
１信号を前記サンプリング手段に印加し、それにより、前記サンプリング手段と
、前記変換手段と、前記低域フィルタ手段と、を用いて前記第１信号を搬送波上
に変調し、かつ、前記第１信号より狭帯域の第２信号を前記サンプリング手段に
印加し、それにより前記第２信号をオーバーサンプリングし、前記サンプリング
手段と、前記変換手段と、前記低域フィルタ手段と、を用いて前記第２信号を搬
送波上に変調する手段を含む。従って、同じ非スイッチトフィルタ（ｕｎｓｗｉ
ｔｃｈｅｄ ｆｉｌｔｅｒ）を、広帯域信号および狭帯域信号のために用いるこ
とができ、それにより、コスト、スペース、および／または電力消費を減少させ
うる。The dual mode modulation system according to the present invention also comprises means for sampling the applied signal, means for converting the sampled signal to an analog signal,
Means for low pass filtering the analog signal; and means for modulating the low pass filtered analog signal onto a carrier. The dual mode modulation system also applies a first signal to the sampling means, thereby modulating the first signal onto a carrier using the sampling means, the conversion means, and the low pass filter means. And applying a second signal having a band narrower than that of the first signal to the sampling means, thereby oversampling the second signal. The sampling means, the conversion means, and the low-pass filter means , Means for modulating the second signal onto a carrier using Therefore, the same unswitched filter (unwis
A tched filter can be used for wideband and narrowband signals, which can reduce cost, space, and / or power consumption.

【００２３】 本発明によるデュアルモード変調システムおよび方法はまた、そのディジタル
アナログ変換器および／または低域フィルタにより導入されたＤＣオフセットを
補償する。補償は、好ましくは、ディジタル領域において行われ、それによりＤ
Ｃオフセットを、用いられつつある変調のために受入れ可能な限度内まで減少さ
せる。さらに好ましくは、補償は、サンプリングされた信号から、ディジタルア
ナログ変換器および／または低域フィルタにより導入された、フィルタされたア
ナログ信号内のＤＣオフセットを表すディジタル値を減算することにより行われ
る。The dual mode modulation system and method according to the present invention also compensates for DC offset introduced by its digital-to-analog converter and / or low-pass filter. The compensation is preferably performed in the digital domain, so that D
Reduce the C offset to within acceptable limits for the modulation being used. More preferably, the compensation is performed by subtracting from the sampled signal a digital value representing a DC offset in the filtered analog signal introduced by a digital-to-analog converter and / or a low-pass filter.

【００２４】 本発明による変調システムは、サンプリングされた信号をアナログ信号に変換
するディジタルアナログ変換器を含む。このアナログ信号は、低域フィルタによ
りフィルタされ、フィルタされたアナログ信号を発生する。ディジタルアナログ
変換器および／または低域フィルタは、フィルタされたアナログ信号内へＤＣオ
フセットを導入する。変調器は、フィルタされたアナログ信号を搬送波上に変調
する。ＤＣオフセット補償器は、ディジタルアナログ変換器および／または低域
フィルタにより導入された、フィルタされたアナログ信号内のＤＣオフセットを
補償する。A modulation system according to the present invention includes a digital-to-analog converter that converts a sampled signal to an analog signal. This analog signal is filtered by a low pass filter to generate a filtered analog signal. The digital-to-analog converter and / or low-pass filter introduces a DC offset into the filtered analog signal. A modulator modulates the filtered analog signal onto a carrier. The DC offset compensator compensates for the DC offset in the filtered analog signal introduced by the digital-to-analog converter and / or low-pass filter.

【００２５】 本発明によるＤＣオフセット補償器は、好ましくは、フィルタされたアナログ
信号内のＤＣオフセットを検出するセンサを含む。アナログディジタル変換器が
このセンサに応答して、検出されたＤＣオフセットをディジタルオフセット信号
に変換する。減算器がこのアナログディジタル変換器に応答して、ディジタルオ
フセット信号をサンプリングされた信号から減算し、サンプリングされた信号か
らディジタルＤＣオフセット信号を減算（マイナス）したものを、ディジタルア
ナログ変換器に印加する。従って、検出されたオフセットはディジタル領域にお
いて減算される。アナログディジタル変換器に応答して、ディジタルＤＣオフセ
ット信号をスケーリングされたディジタルＤＣオフセット信号にスケーリングす
るスケーラ（ｓｃａｌｅｒ）もまた含まれうる。その場合は、前記減算器はこの
スケーラに応答して、スケーリングされたディジタルＤＣオフセット信号を、サ
ンプリングされた信号から減算する。A DC offset compensator according to the present invention preferably includes a sensor that detects a DC offset in the filtered analog signal. An analog-to-digital converter is responsive to the sensor to convert the detected DC offset to a digital offset signal. A subtractor responds to the analog-to-digital converter to subtract the digital offset signal from the sampled signal and apply (minus) the digital DC offset signal to the digital-to-analog converter. . Therefore, the detected offset is subtracted in the digital domain. A scaler that scales the digital DC offset signal into a scaled digital DC offset signal in response to the analog-to-digital converter may also be included. In that case, the subtractor is responsive to the scaler to subtract the scaled digital DC offset signal from the sampled signal.

【００２６】 前記減算器は、フィルタされたアナログ信号内のＤＣオフセットを連続的に検
出する必要はなく、間欠的かつ好ましくは周期的に検出すればよい。例えば、前
記ＤＣオフセット補償器は、アナログディジタル変換器に応答してディジタルＤ
Ｃオフセット信号を間欠的にラッチし、ラッチされたディジタルＤＣオフセット
信号を前記減算器に印加し、ラッチされたディジタルＤＣオフセット信号が前記
サンプリングされた信号から減算されるようにするラッチを含みうる。アナログ
ディジタル変換器が第１クロック速度でクロックされている時、前記ラッチは、
第１クロック速度より低い第２クロック速度でクロックされうる。The subtractor need not detect the DC offset in the filtered analog signal continuously, but only intermittently and preferably periodically. For example, the DC offset compensator responds to an analog-to-digital
A latch may be included that intermittently latches the C offset signal and applies the latched digital DC offset signal to the subtractor so that the latched digital DC offset signal is subtracted from the sampled signal. When the analog-to-digital converter is clocked at a first clock rate, the latch
The clock may be clocked at a second clock speed that is lower than the first clock speed.

【００２７】 前記センサは、前記フィルタされたアナログ信号内のＤＣオフセットを検出す
る低域フィルタを含みうる。１つの実施例においては、前記アナログディジタル
変換器は、１ビットデルタシグマアナログディジタル変換器である。もう１つの
実施例においては、極性インバータが前記センサに応答して、検出されたＤＣオ
フセット信号の極性を周期的に反転する。アナログディジタル変換器が、この周
期的に極性反転されたＤＣオフセット信号をディジタルオフセット信号に変換し
、それにより、そのアナログディジタル変換器の内部ＤＣオフセットの効果を減
少させる。[0027] The sensor may include a low pass filter for detecting a DC offset in the filtered analog signal. In one embodiment, the analog-to-digital converter is a one-bit delta-sigma analog-to-digital converter. In another embodiment, a polarity inverter is responsive to the sensor to periodically invert the polarity of the detected DC offset signal. An analog-to-digital converter converts the periodically inverted DC offset signal to a digital offset signal, thereby reducing the effect of the analog-to-digital converter's internal DC offset.

【００２８】 ＤＣオフセット補償は、デュアル帯域変調器に関し有利に用いることができ、
その場合、前記サンプリングされた信号は、第１ディジタル入力信号と、該第１
ディジタル入力信号よりも狭帯域の第２ディジタル入力信号と、から選択された
一方を含む。例えば、本発明は、ＣＤＭＡ信号である第１ディジタル入力信号と
、ＦＭ信号である第２ディジタル入力信号と、に対し用いられうる。さらに詳細
には、ＣＤＭＡ信号は直接シーケンススペクトラム拡散信号でありえ、ＦＭ信号
はアナログセルラ電話信号でありうる。本発明はまた、同相および直交フィルタ
されたアナログ信号を搬送波上に変調する「４相変調器」または「直交変調器」
とも呼ばれるＩＱ変調器においても用いられうる。類似した変調方法もまた用い
られうる。DC offset compensation can be advantageously used for dual band modulators,
In that case, the sampled signal comprises a first digital input signal and the first digital input signal.
And a second digital input signal having a band narrower than the digital input signal. For example, the present invention can be used for a first digital input signal that is a CDMA signal and a second digital input signal that is an FM signal. More specifically, the CDMA signal can be a direct sequence spread spectrum signal and the FM signal can be an analog cellular telephone signal. The invention also provides a "four-phase modulator" or a "quadrature modulator" for modulating an in-phase and quadrature-filtered analog signal onto a carrier.
It can also be used in IQ modulators, also called IQ modulators. Similar modulation methods can also be used.

【００２９】 従って、ディジタル入力信号のための変調システムおよび方法は、そのディジ
タルアナログ変換器および／または低域フィルタによるＤＣオフセットの導入に
もかかわらず、低いＤＣオフセットを与えうる。高パフォーマンスの、コストの
かさむディジタルアナログ変換器を用いる必要はない。高パフォーマンスの、オ
フチップ低域フィルタを用いる必要もない。Thus, a modulation system and method for a digital input signal may provide a low DC offset despite the introduction of a DC offset by its digital-to-analog converter and / or low-pass filter. There is no need to use high performance, costly digital-to-analog converters. There is no need to use a high performance, off-chip low pass filter.

【００３０】 （実施例の詳細な説明） 以下、本発明の実施例を示した添付図面を参照しつつ、本発明をさらに十分に
説明する。しかし、本発明は、多くの異なる形式により実施されうるので、ここ
に提示される実施例へ制限されるものと解釈すべきではない。むしろ、これらの
実施例は、この開示が詳細かつ完全であり、本発明の範囲を当業者へ十分に伝え
るように与えられる。同じ参照番号は、終始同じ要素に関連している。Hereinafter, the present invention will be described more fully with reference to the accompanying drawings illustrating embodiments of the present invention. However, the invention can be implemented in many different forms and should not be construed as limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. The same reference numbers relate to the same elements throughout.

【００３１】 ここで図３を参照すると、本発明によるデュアルモード変調システムおよび方
法のブロック図が示されている。図３に示されているように、デュアルモード変
調システムおよび方法は、ＩＱ変調器３１０を含み、このＩＱ変調器３１０は、
ＶＣＯ３１５と、１対の乗算器３１６ａおよび３１６ｂと、直交スプリッタ３２
０と、加算ノード３１８と、を含む。直交変調器を形成するこれらの素子の相互
接続は、当業者にとって公知であり、ここでさらに説明する必要はない。やはり
図示されているように、ＩＱ変調器３１０は、Ｉ入力３１１ａおよびＱ入力３１
１ｂを受け、これらの入力を搬送波上に変調する出力３１３を発生する。Referring now to FIG. 3, a block diagram of a dual mode modulation system and method according to the present invention is shown. As shown in FIG. 3, the dual mode modulation system and method includes an IQ modulator 310, which includes:
VCO 315, a pair of multipliers 316a and 316b, and quadrature splitter 32
0 and an adder node 318. The interconnection of these elements forming a quadrature modulator is known to those skilled in the art and need not be described further here. As also shown, the IQ modulator 310 has an I input 311a and a Q input 31.
1b and produces an output 313 that modulates these inputs onto a carrier.

【００３２】 なお図３を参照すると、本発明によるデュアルモード変調システムおよび方法
は、１対の固定低域フィルタ３１２ａおよび３１２ｂを含む。これらの固定低域
フィルタは、ＣＤＭＡ ＤＳＳＳ信号のような広帯域信号を通過させうるパスバ
ンドを有する。Ｉ ＤＡＣ３１４ａおよびＱ ＤＡＣ３１４ｂもまた含まれてい
る。Still referring to FIG. 3, the dual mode modulation system and method according to the present invention includes a pair of fixed low-pass filters 312a and 312b. These fixed low-pass filters have a passband that allows wideband signals such as CDMA DSSS signals to pass. An I DAC 314a and a Q DAC 314b are also included.

【００３３】 なお図３を参照すると、それぞれＩサンプラおよびＱサンプラとも呼ばれる１
対のサンプラ３３０ａおよび３３０ｂも含まれている。本発明によれば、図３に
示されているように、ＤＳＳＳ信号源３５０のような広帯域信号源と、ＦＭ信号
源３４０のような狭帯域信号源と、の双方が、サンプラ３３０ａおよび３３０ｂ
に印加を行う。ＤＳＳＳ信号源３５０は、サンプラ３３０ａおよび３３０ｂのそ
れぞれへ印加されるＤＳＳＳ−Ｉ信号およびＤＳＳＳ−Ｑ信号を発生しうる。Ｆ
Ｍ信号源３３０は、Ｉサンプラ３３０ａおよびＱサンプラ３３０ｂに印加される
ＦＭ Ｉ信号およびＦＭ Ｑ信号を発生しうる。ＤＳＳＳ信号源３５０およびＦ
Ｍ信号源３４０は、デュアルモード無線電話機において、ベースバンド信号とし
て発生されうることは理解されよう。デュアルモード無線電話機におけるＤＳＳ
Ｓ信号およびＦＭ信号の発生は、当業者にとって公知であり、ここでさらに説明
する必要はない。Still referring to FIG. 3, 1 also referred to as I sampler and Q sampler, respectively.
A pair of samplers 330a and 330b are also included. According to the present invention, as shown in FIG. 3, both a broadband signal source, such as DSSS signal source 350, and a narrowband signal source, such as FM signal source 340, are provided by samplers 330a and 330b.
Is applied. DSSS signal source 350 may generate DSSS-I and DSSS-Q signals that are applied to each of samplers 330a and 330b. F
M signal source 330 may generate FM I and FM Q signals that are applied to I sampler 330a and Q sampler 330b. DSSS signal source 350 and F
It will be appreciated that M signal source 340 may be generated as a baseband signal in a dual mode wireless telephone. DSS in dual mode wireless telephone
The generation of the S and FM signals is known to those skilled in the art and need not be described further here.

【００３４】 なお図３を参照すると、サンプラ３３０ａおよび３３０ｂと、ＤＡＣ３１４ａ
および３１４ｂとは、サンプリング速度Ｔsampleで動作することがわかる。サン
プリング速度Ｔsampleは、制御線路３３５に印加される信号により制御されうる
。このサンプリング速度は、一般に広帯域信号３５０のためのサンプリング速度
によりセットされる。従って、狭帯域信号３４０がサンプラ３３０ａおよび３３
０ｂに印加される時は、サンプラは、狭帯域信号をオーバーサンプリングする動
作をする。狭帯域信号をオーバーサンプリングすることにより、同じＤＡＣ３１
４および低域フィルタ３１２のそれぞれが、広帯域および狭帯域信号のために用
いられうる。Still referring to FIG. 3, samplers 330 a and 330 b and DAC 314 a
And 314b operate at the sampling rate T sample . The sampling rate T sample can be controlled by a signal applied to the control line 335. This sampling rate is generally set by the sampling rate for the wideband signal 350. Therefore, the narrowband signal 340 is transmitted to the samplers 330a and 33.
When applied to 0b, the sampler operates to oversample the narrowband signal. By oversampling the narrowband signal, the same DAC 31
4 and low pass filter 312, respectively, may be used for wideband and narrowband signals.

【００３５】 広帯域信号変調の一部として、広帯域信号もまたサンプラ３３０ａおよび３３
０ｂによりオーバーサンプリングされうることは理解されよう。その場合には、
狭帯域信号は、サンプラ３３０ａおよび３３０ｂにより高度にオーバーサンプリ
ングされる。サンプリング速度は、広帯域および狭帯域信号に対し同じである必
要はないことも理解されよう。しかし、サンプリング速度Ｔsampleは一般に、同
じ固定低域フィルタ３１２ａおよび３１２ｂが、広帯域および狭帯域信号のため
に用いられうるような速度に維持される。従って、デュアルモード変調器は、広
帯域信号およびオーバーサンプリングされた狭帯域信号を変調するために、同じ
非スイッチ低域フィルタを用い、それによりコスト、スペース、および／または
電力を節約しうる。As part of the wideband signal modulation, the wideband signal is also sampled 330a and 33
It will be appreciated that 0b can be oversampled. In that case,
The narrowband signal is highly oversampled by samplers 330a and 330b. It will also be appreciated that the sampling rate need not be the same for wideband and narrowband signals. However, the sampling rate Tsample is generally maintained at such a rate that the same fixed low pass filters 312a and 312b can be used for wideband and narrowband signals. Thus, a dual-mode modulator may use the same unswitched low-pass filter to modulate a wideband signal and an oversampled narrowband signal, thereby saving cost, space, and / or power.

【００３６】 本発明は、ＩＱ変調器内へ供給されるＦＭ信号およびスペクトラム拡散信号の
双方のために、（スイッチングのない）同じ固定低域フィルタを用いうる。スイ
ッチ低域フィルタのような、可変低域フィルタの必要はない。同じ固定低域フィ
ルタを用いるために、ＦＭ信号は、好ましくはスペクトラム拡散信号と同じサン
プリング速度Ｔsampleで、ＤＡＣにおいて高度にオーバーサンプリングされる。
ＤＡＣにおいて、この速度でサンプリングされるために、それは、この高度にオ
ーバーサンプリングされる速度まで、アップサンプリング（ｕｐｓａｍｐｌｅ）
／補間される。The present invention may use the same fixed low-pass filter (without switching) for both the FM signal and the spread spectrum signal fed into the IQ modulator. There is no need for a variable low-pass filter, such as a switch low-pass filter. To use the same fixed low pass filter, the FM signal is highly oversampled in the DAC, preferably at the same sampling rate T sample as the spread spectrum signal.
In the DAC, to be sampled at this rate, it is upsampled to this highly oversampled rate.
/ Interpolated.

【００３７】 ＩＳ−９５信号に対しては、サンプリング速度は、８Ｘまたは４．９１５２Ｍ
Ｈｚでありうる。便宜上、ＦＭ信号に対するサンプリング速度は、このＩＳ−９
５サンプリング速度に近い、基準クロックを分周したもの（１９．２ＭＨｚ／４
すなわち４．８ＭＨｚ）でありうる。サンプリングスパー（〜５ＭＨｚ）は、Ａ
ＭＰＳおよびＣＤＭＡの双方のための送信機のスパーパフォーマンス仕様に適合
するように、低域フィルタにより減少せしめられうる。For IS-95 signals, the sampling rate is 8X or 4.9152M
Hz. For convenience, the sampling rate for FM signals is
A frequency obtained by dividing the reference clock, which is close to 5 sampling speeds (19.2 MHz / 4
That is, 4.8 MHz). Sampling spur (~ 5MHz) is A
It can be reduced by a low pass filter to meet the transmitter spur performance specifications for both MPS and CDMA.

【００３８】 ＦＭ信号を高度にオーバーサンプリングすることにより、ＤＡＣからのサンプ
リング雑音フロア（ｓａｍｐｌｉｎｇ ｎｏｉｓｅ ｆｌｏｏｒ）は、ＡＭＰＳ
送信のために受入れうるレベル（＜−６０ｄＢｃ）まで減少せしめられうる。ス
ペクトラム拡散信号は、高度にオーバーサンプリングされず、それは通常にオー
バーサンプリングされる（８Ｘ）。このモードでのＤＡＣにおけるサンプリング
雑音フロアは、ＩＳ−９５送信のために受入れうるレベル（＜−４５ｄＢｃ）ま
で減少せしめられうる。いずれのモードにおけるスプリアスフリーダイナミック
レンジも、好ましくは、最大信号と雑音フロアとの間の差よりも大きくされる（
ＡＭＰＳにおいては＞６０ｄＢｃ、またＣＤＭＡにおいては＞４５ｄＢｃ）。す
なわち、ＩＱ変調器の品質は、好ましくは、一般にＣＤＭＡモードよりも厳しい
ＡＭＰＳモードにおける変調仕様を満たすのに十分なものとされる。これはまた
、ＩＱ変調器が共用され、かつ低域フィルタがスイッチされる図２の従来の装置
においても同じである。[0038] By highly oversampling the FM signal, the sampling noise floor from the DAC reduces the AMPS.
It can be reduced to an acceptable level for transmission (<−60 dBc). The spread spectrum signal is not highly oversampled, it is normally oversampled (8X). The sampling noise floor in the DAC in this mode can be reduced to an acceptable level (<-45 dBc) for IS-95 transmission. The spurious-free dynamic range in either mode is preferably larger than the difference between the maximum signal and the noise floor (
(> 60 dBc for AMPS, and> 45 dBc for CDMA). That is, the quality of the IQ modulator is preferably sufficient to meet the modulation specifications in the AMPS mode, which is generally more stringent than the CDMA mode. This is also the case in the conventional device of FIG. 2 where the IQ modulator is shared and the low pass filter is switched.

【００３９】 本発明は、ＩＱ変調器を、ＦＭ信号（狭帯域）および直接シーケンススペクト
ラム拡散信号（広帯域）により共用する変調システムおよび方法に対し適用され
うる。アナログＦＭ信号は、ある速度でディジタル信号へ変換される。もしこの
変換速度が低ければ、それは最終所望速度Ｔsampleまでアップサンプリング／補
間されうる。Ａ／Ｄ変換においては、それは直接最終所望速度で高度にオーバー
サンプリングされうる。本発明はまた、非拡散ディジタル信号（ｕｎｓｐｒｅａ
ｄ ｄｉｇｉｔａｌ ｓｉｇｎａｌ）（狭帯域）および直接シーケンススペクト
ラム拡散信号（広帯域）によりＩＱ変調器を共用する変調システムおよび方法に
対しても適用されうる。このようにして、本発明は、混合ＡＭＰＳ／ＣＤＭＡ無
線電話機（ＩＳ−９５）、混合ＧＳＭ／ＷＣＤＭＡ無線電話機（第３世代広帯域
セルラ規格）、およびその他の広帯域および狭帯域信号を組合わせる無線電話機
において用いられうる。The present invention can be applied to modulation systems and methods that share an IQ modulator with FM signals (narrowband) and direct sequence spread spectrum signals (wideband). Analog FM signals are converted to digital signals at a certain rate. If this conversion rate is low, it can be upsampled / interpolated to the final desired rate Tsample . In A / D conversion, it can be highly oversampled directly at the final desired rate. The present invention also provides a non-spread digital signal (unsprea
It can also be applied to modulation systems and methods that share an IQ modulator with d digital signal (narrowband) and direct sequence spread spectrum signals (wideband). Thus, the present invention is directed to mixed AMPS / CDMA radiotelephones (IS-95), mixed GSM / WCDMA radiotelephones (3rd generation wideband cellular standard), and other radiotelephones combining wideband and narrowband signals. Can be used.

【００４０】 なお図３を参照しつつ、ここで本発明によるＤＣオフセット補償を説明する。
サンプリングされたＩ信号３３３ａおよびＱ信号３３３ｂは、低いＤＣオフセッ
トは有してもよいが、ディジタルアナログ変換器３１４ａおよび３１４ｂと、低
域フィルタ３１２ａおよび３１２ｂと、の少なくとも１つにより導入されるＤＣ
オフセットは、容認しえない高いＤＣオフセットとなりうる。ディジタルアナロ
グ変換器３１４ａおよび３１４ｂと、低域フィルタ３１２ａおよび３１２ｂとは
、破線のブロック３２４ａおよび３２４ｂにより、まとめてＤＣオフセット源と
して示されている。The DC offset compensation according to the present invention will now be described with reference to FIG.
The sampled I and Q signals 333a and 333b may have a low DC offset, but may have a DC offset introduced by at least one of digital to analog converters 314a and 314b and low pass filters 312a and 312b.
The offset can be an unacceptably high DC offset. The digital-to-analog converters 314a and 314b and the low-pass filters 312a and 312b are collectively shown as DC offset sources by dashed blocks 324a and 324b.

【００４１】 本発明によれば、ディジタルアナログ変換器３１４ａおよび３１４ｂと、低域
フィルタ３１２ａおよび３１２ｂと、の少なくとも１つにより導入された、フィ
ルタされたアナログ信号３１１ａおよび３１１ｂ内のＤＣオフセットを補償する
ＤＣオフセット補償器３２２ａおよび３２２ｂが備えられる。図示されているよ
うに、ＤＣオフセット補償器３２２ａおよび３２２ｂは、ディジタル領域におい
てサンプリングされた信号３３３ａおよび３３３ｂに作用し、ディジタルアナロ
グ変換器３１４ａおよび３１４ｂと、低域フィルタ３１２ａおよび３１２ｂと、
の少なくとも１つにより導入された、フィルタされたアナログ信号３１１ａおよ
び３１１ｂ内のＤＣオフセットを補償し、それによりそのＤＣオフセットを、用
いられている変調スキームのために受入れうる限度内まで減少させる。According to the present invention, the DC offset in filtered analog signals 311a and 311b introduced by at least one of digital-to-analog converters 314a and 314b and low-pass filters 312a and 312b is compensated. DC offset compensators 322a and 322b are provided. As shown, DC offset compensators 322a and 322b operate on signals 333a and 333b sampled in the digital domain, and digital-to-analog converters 314a and 314b, low-pass filters 312a and 312b,
Compensates for the DC offset in the filtered analog signals 311a and 311b introduced by at least one of the above, thereby reducing the DC offset to within an acceptable limit for the modulation scheme being used.

【００４２】 さらに詳述すると、図３に示されているように、ＤＣオフセット補償器３２２
ａおよび３２２ｂのそれぞれは、好ましくは、フィルタされたアナログ信号３１
１ａ、３１１ｂ内のＤＣオフセットを検出するセンサ３２１ａ、３２１ｂを含む
。アナログディジタル変換器（ＡＤＣ）３２３ａ、３２３ｂは、検出されたＤＣ
オフセット３２９ａ、３２９ｂをディジタルＤＣオフセット信号３３１ａおよび
３３１ｂに変換する。減算器３２６ａ、３２６ｂは、サンプリングされた信号３
３３ａ、３３３ｂから、ディジタルＤＣオフセット信号３３１ａ、３３１ｂを減
算し、サンプリングされた信号からＤＣオフセット信号を減算（マイナス）した
もの３２７ａ、３２７ｂを、ディジタルアナログ変換器３１４ａ、３１４ｂに印
加する。従って、順方向経路内において発生したＤＣオフセットは、検出されて
ディジタル値に変換される。ＤＣオフセットを表すこのディジタル値は、次に、
入来するサンプリングされた信号３３３ａ、３３３ｂから減算される。More specifically, as shown in FIG. 3, the DC offset compensator 322
a and 322b are each preferably a filtered analog signal 31
It includes sensors 321a and 321b for detecting DC offset in 1a and 311b. The analog-to-digital converters (ADCs) 323a and 323b detect the detected DC.
The offsets 329a and 329b are converted into digital DC offset signals 331a and 331b. The subtracters 326a and 326b output the sampled signal 3
The digital DC offset signals 331a and 331b are subtracted from 33a and 333b, and the DC offset signals subtracted (minus) 327a and 327b from the sampled signals are applied to the digital-to-analog converters 314a and 314b. Thus, DC offsets that occur in the forward path are detected and converted to digital values. This digital value representing the DC offset is then:
It is subtracted from the incoming sampled signals 333a, 333b.

【００４３】 やはり図３に示されているように、ＤＣオフセットを補償するために、ディジ
タルアナログ変換器３１４ａおよび３１４ｂによるディジタルアナログ変換と同
じ周波数で、ディジタルＤＣオフセット信号を計算する必要はない。むしろ、Ｄ
Ｃオフセットは、間欠的に、好ましくは周期的に、決定されうる。従って、図１
に示されているように、ディジタルＤＣオフセット信号３１１ａおよび３１１ｂ
を間欠的かつ周期的にラッチするために、ラッチ３２５ａおよび３２５ｂを用い
、ラッチされたディジタルＤＣオフセット信号３３２ａおよび３３２ｂが、サン
プリングされた信号３３３ａおよび３３３ｂから減算されるようにすることがで
きる。従って、以下に説明されるように、ラッチ３２５ａおよび３２５ｂおよび
／またはアナログディジタル変換器３２３ａ、３２３ｂは、ディジタルアナログ
変換器３１４ａおよび３１４ｂよりも低い周波数でクロックされうる。そのわけ
は、ＤＣオフセットは一般に、サンプリングされた信号３３３ａおよび３３３ｂ
のように速く変化しないからである。特定の例においては、ＤＣオフセットは、
毎秒１回、または他の間隔で、検出すればよい。As also shown in FIG. 3, there is no need to calculate a digital DC offset signal at the same frequency as the digital-to-analog conversion by digital-to-analog converters 314a and 314b to compensate for the DC offset. Rather, D
The C offset may be determined intermittently, preferably periodically. Therefore, FIG.
, The digital DC offset signals 311a and 311b
Latches 325a and 325b may be used to intermittently and periodically latch the digital DC offset signals 332a and 332b from the sampled signals 333a and 333b. Thus, as described below, latches 325a and 325b and / or analog to digital converters 323a and 323b may be clocked at a lower frequency than digital to analog converters 314a and 314b. That is, the DC offset is generally the value of the sampled signals 333a and 333b.
It does not change as fast as. In a particular example, the DC offset is
The detection may be performed once per second or at other intervals.

【００４４】 図３においては、２つの別個のＤＣオフセット補償器３２２ａおよび３２２ｂ
が、２つの入力信号経路のために備えられていることがわかる。しかし、Ｉ入力
信号経路およびＱ入力信号経路の双方のために、単一のＤＣオフセット補償器を
用いることもできることは理解されよう。In FIG. 3, two separate DC offset compensators 322 a and 322 b
Are provided for the two input signal paths. However, it will be appreciated that a single DC offset compensator could be used for both the I and Q input signal paths.

【００４５】 ここで図４を参照しつつ、本発明によるデュアルモードＩＱ変調器のもう１つ
の実施例を次に説明する。図４においては、それぞれのアナログディジタル変換
器３２３ａ、３２３ｂと、それぞれのラッチ３２５ａ、３２５ｂと、の間にオプ
ションのスケーラ４６０ａ、４６０ｂが用いられている。このスケーラは、ディ
ジタルＤＣオフセット信号３２９ａ、３２９ｂを、スケーリングされたディジタ
ルＤＣオフセット信号３２９ａ'、３２９ｂ'にスケーリングする。スケーリング
は、アナログディジタル変換器３２３ａ、３２３ｂが発生したディジタル信号に
、スケーリング係数を適用するために用いられうる。例えば、図４のＤＣセンサ
３２１ａ、３２１ｂにより差動ＤＣ電圧が検出された時に、スケーリング係数の
使用が必要となりうる。図４においてはまた、それぞれの低域フィルタ３１２ａ
、３１２ｂと、それぞれの変調器３１６ａ、３１６ｂとの間に、もし必要ならば
増幅を行うために、オプションの増幅器４６１ａ、４６１ｂが用いられている。
図４に示されているように、ＤＣオフセット補償器３２２ａ、３２２ｂはまた、
増幅器４６１ａ、４６１ｂにおけるＤＣオフセットを補償しうる。Referring now to FIG. 4, another embodiment of a dual mode IQ modulator according to the present invention will now be described. In FIG. 4, optional scalers 460a and 460b are used between the respective analog-to-digital converters 323a and 323b and the respective latches 325a and 325b. This scaler scales the digital DC offset signals 329a, 329b into scaled digital DC offset signals 329a ', 329b'. Scaling can be used to apply scaling factors to the digital signals generated by the analog-to-digital converters 323a, 323b. For example, when a differential DC voltage is detected by the DC sensors 321a, 321b of FIG. 4, it may be necessary to use a scaling factor. In FIG. 4, each low-pass filter 312a
, 312b and the respective modulators 316a, 316b, an optional amplifier 461a, 461b is used to provide amplification if necessary.
As shown in FIG. 4, the DC offset compensators 322a, 322b also
The DC offset in the amplifiers 461a and 461b can be compensated.

【００４６】 やはり図４に示されているように、アナログディジタル変換器３２３ａ、３２
３ｂと、ディジタルアナログ変換器３１４ａ、３１４ｂと、ラッチ３２５ａ、３
２５ｂと、のためのタイミングは、共通のクロック４６２から供給されうる。電
圧制御発振器３１５もまた、好ましくは、共通のクロック４６２と同じ基準にロ
ックされるべきであることは理解されよう。図４に示されているように、ディジ
タルアナログ変換器３１４ａ、３１４ｂは、好ましくはクロック４６２によりク
ロックされる。アナログディジタル変換器３２３ａ、３２３ｂは、好ましくは、
Ｍ分周（÷Ｍ）回路４６３ａ、４６３ｂを用い、クロック４６２のクロック速度
より低い第１クロック速度でクロックされる。さらに、ラッチ３２５ａ、３２５
ｂは、Ｎ分周（÷Ｎ）回路４６４ａ、４６４ｂを用い、第１クロック速度よりさ
らに低い第２クロック速度でラッチされる。クロック４６２の速度より低い第１
および第２クロック速度が用いられうる理由は、ＤＣオフセットが一般に、サン
プリングされた信号自体よりも低速で変化するために、サンプリングされた信号
３３３ａ、３３３ｂがディジタル形式に変換されるほど頻繁にＤＣオフセットを
検出する必要がないからである。As also shown in FIG. 4, analog-to-digital converters 323 a, 32 a
3b, digital-to-analog converters 314a, 314b, latches 325a,
25b can be supplied from a common clock 462. It will be appreciated that the voltage controlled oscillator 315 should also preferably be locked to the same reference as the common clock 462. As shown in FIG. 4, digital to analog converters 314a, 314b are preferably clocked by clock 462. The analog-to-digital converters 323a, 323b are preferably
The clock is clocked at a first clock speed lower than the clock speed of the clock 462 using the M frequency division (÷ M) circuits 463a and 463b. Further, latches 325a, 325
b is latched at a second clock rate that is even lower than the first clock rate using divide-by-N (÷ N) circuits 464a, 464b. First lower than the speed of clock 462
And the second clock rate can be used because the DC offset generally changes more slowly than the sampled signal itself, so that the DC offset is so frequently that the sampled signal 333a, 333b is converted to digital form. Is not required to be detected.

【００４７】 図４のＤＣセンサ３２１ａ、３２１ｂは、低いコーナ周波数（ｃｏｒｎｅｒ
ｆｒｅｑｕｅｎｃｙ）を有する受動低域フィルタにより与えられうる。低いコー
ナ周波数は、ＤＣ成分のみを検出しさえすればよいので用いられうる。ディジタ
ル領域における減算もまた、好ましくはクロック４６２を分周することによりゲ
ートされた低速度で行われうる。図４のＤＣオフセット補償器は、ディジタルア
ナログ変換器３１４ａ、３１４ｂの最下位ビット（ＬＳＢ）ほどの大きさのＤＣ
オフセットをキャンセルしうればよい。The DC sensors 321 a and 321 b of FIG. 4 have a low corner frequency (corner).
frequency) with a passive low-pass filter. Lower corner frequencies can be used since only the DC component needs to be detected. Subtraction in the digital domain can also be performed at a low speed, preferably gated by dividing clock 462. The DC offset compensator shown in FIG. 4 is a DC offset compensator having a size as small as the least significant bit (LSB) of the digital-to-analog converters 314a and 314b.
What is necessary is just to cancel an offset.

【００４８】 行われうるＤＣオフセットキャンセレーションは、ＤＣオフセット補償器３２
２ａ、３２２ｂ内のアナログディジタル変換器３２３ａ、３２３ｂにより導入さ
れるＤＣオフセットにより制約されうる。従って、好ましくは、低ＤＣオフセッ
トアナログディジタル変換器３２３ａ、３２３ｂを用いる。好ましいアナログデ
ィジタル変換器３２３ａ、３２３ｂは、１ビットデルタシグマ変換器である。１
ビット変換器は、デルタシグマ変換器内部の帰還経路が、介在する成分を必要と
しない直接帰還接続を用いて得られうるために用いられる。The DC offset cancellation that can be performed is performed by the DC offset compensator 32.
2a, 322b may be constrained by the DC offset introduced by the analog to digital converters 323a, 323b. Therefore, preferably, the low DC offset analog-to-digital converters 323a and 323b are used. Preferred analog-to-digital converters 323a, 323b are 1-bit delta-sigma converters. 1
Bit converters are used because the feedback path inside the delta-sigma converter can be obtained using a direct feedback connection that does not require intervening components.

【００４９】 図５は、１ビットデルタシグマアナログディジタル変換器３２３'のブロック
図を示す。図５に示されているように、アナログディジタル変換器３２３'は、
積分器７０と、比較器７１と、分割／低域フィルタ（ｄｅｃｉｍａｔｉｏｎ／ｌ
ｏｗ ｐａｓｓ ｆｉｌｔｅｒ）７２と、を含む。比較器７１の出力は、加算ノ
ード７３を経て入力へ帰還される。１ビットデルタシグマアナログディジタル変
換器の設計は、当業者にとって公知であり、例えば、１９９２年のＩＥＥＥ誌の
「オーバーサンプリングデルタシグマデータ変換器（Ｏｖｅｒｓａｍｐｌｉｎｇ
Ｄｅｌｔａ−Ｓｉｇｍａ Ｄａｔａ Ｃｏｎｖｅｒｔｅｒｓ）」と題するキャ
ンディ（Ｃａｎｄｙ）およびテームス（Ｔｅｍｅｓ）著のテキストブックの、第
１ないし２５頁の「Ａ／ＤおよびＤ／Ａ変換のためのオーバーサンプリング法（
Ｏｖｅｒｓａｍｐｌｉｎｇ Ｍｅｔｈｏｄｓ ｆｏｒ Ａ／Ｄ ａｎｄ Ｄ／Ａ
Ｃｏｎｖｅｒｓｉｏｎ）」と題する章に説明されており、その開示の内容は、
ここで参照することにより、本願に取り込むこととする。FIG. 5 shows a block diagram of the 1-bit delta-sigma analog-to-digital converter 323 ′. As shown in FIG. 5, the analog-to-digital converter 323 '
An integrator 70, a comparator 71, and a division / low-pass filter (decimation / l)
ow pass filter) 72. The output of the comparator 71 is fed back to the input via the addition node 73. The design of 1-bit delta-sigma analog-to-digital converters is well known to those skilled in the art and is described, for example, in IEEE 1992, "Oversampling Delta-Sigma Data Converter (Oversampling)
"Oversampling Method for A / D and D / A Conversion (Pages 1 to 25) of a textbook by Candy and Temes entitled" Delta-Sigma Data Converters "
Oversampling Methods for A / D and D / A
Conversion) is disclosed in the section entitled "Conversion."
It is incorporated herein by reference.

【００５０】 従って、前記デルタシグマ変換器の順方向経路内の素子により導入されるＤＣ
オフセットはゼロにされうる。それゆえ、ＤＣオフセットに寄与するのは加算ノ
ード７３により表されるアナログ差動増幅器のみとなる。この差動増幅器７３に
おけるＤＣオフセットは、例えば、１０Ｈｚのコーナを有する分割低域フィルタ
７２を選択することにより減少させうる。すなわち、差動増幅器７３は、極めて
低い周波数、例えば１０ｋＨｚにおいて動作しうる。従って、差動増幅器７３は
、高周波ディジタルアナログ変換器３１４ａ、３１４ｂをも含むプロセスにおい
て用いられる時に優れた成分整合を示しうる、幾何学的に大きい低周波トランジ
スタにより作られうる。この良好な整合は、デルタシグマ変換器において発生す
るＤＣオフセットを低くしうる。Therefore, the DC introduced by the elements in the forward path of the delta-sigma converter
The offset can be zero. Therefore, only the analog differential amplifier represented by summing node 73 contributes to the DC offset. The DC offset in the differential amplifier 73 can be reduced, for example, by selecting a split low-pass filter 72 having a 10 Hz corner. That is, the differential amplifier 73 can operate at an extremely low frequency, for example, 10 kHz. Thus, the differential amplifier 73 can be made with geometrically large low frequency transistors that can exhibit excellent component matching when used in a process that also includes high frequency digital to analog converters 314a, 314b. This good match can lower the DC offset that occurs in the delta-sigma converter.

【００５１】 好ましくは、センサ３２１のコーナ周波数は、変調を排除し、それにより変調
を帰還ループ内に入れないよう、十分低く選択される。前記１ビットデルタシグ
マ変換器の周波数は、好ましくは、エイリアスエラー（ａｌｉａｓｉｎｇ ｅｒ
ｒｏｒ）なしにこの変調を除去するように選択される。Preferably, the corner frequency of the sensor 321 is chosen low enough so as to reject the modulation, thereby preventing the modulation from entering the feedback loop. The frequency of the one-bit delta-sigma converter is preferably an aliasing error.
rr) is selected to remove this modulation.

【００５２】 ラッチ３２５によるラッチングの速度は、好ましくは、オープンループシステ
ムが整定（ｓｅｔｔｌｅ）されるように十分に低くされる。帰還の精度（ｒｅｓ
ｏｌｕｔｉｏｎ）は、好ましくは、ディジタルアナログ変換器３１４の１つの最
下位ビット以内であるようにする。この精度は、分割／低域フィルタ７２の入力
と出力との間のオーバーサンプリング比により決定されうる。The rate of latching by the latch 325 is preferably low enough so that the open loop system is settled. Return accuracy (res
The resolution is preferably within one least significant bit of the digital-to-analog converter 314. This accuracy may be determined by the oversampling ratio between the input and output of the split / low-pass filter 72.

【００５３】 最大のエラー補正は、第１減算において行われうる。この補正は、１ステップ
により行われうる。あるいは、この補正は、ラッチ３２５と減算器３２６との間
に配置されうるディジタルフィルタにより、より円滑に行われうる。あるいは、
ラッチの瞬間毎に、ラッチが１最下位ビットのみ移動するように制約することに
より、変化をより滑らかにしうる。選択は、最初に補償をセットするときの所望
の速度に基づいて行われる。その後、ＤＣオフセット補償器はトラッキングモー
ドで動作でき、同じ技術が用いられうる。The maximum error correction can be performed in the first subtraction. This correction can be performed in one step. Alternatively, this correction may be made more smoothly by a digital filter that may be placed between the latch 325 and the subtractor 326. Or,
By constraining the latch to move only one least significant bit at each latch instant, the change may be smoother. The selection is made based on the desired speed at which to initially set the compensation. Thereafter, the DC offset compensator can operate in tracking mode, and the same technique can be used.

【００５４】 図６は、任意のタイプのアナログディジタル変換器３２３を用いうるアナログ
ディジタル変換器システム８０のもう１つの実施例を示す。図６に示されている
ように、検出されたＤＣオフセット信号の極性を周期的に反転する極性インバー
タ８１が含まれている。図７には、極性インバータ８１の動作が概略的に説明さ
れている。FIG. 6 shows another embodiment of an analog-to-digital converter system 80 that can use any type of analog-to-digital converter 323. As shown in FIG. 6, a polarity inverter 81 for periodically inverting the polarity of the detected DC offset signal is included. FIG. 7 schematically illustrates the operation of the polarity inverter 81.

【００５５】 図６に帰ると、アナログディジタル変換器３２３は、周期的に極性を反転され
た検出ＤＣオフセット信号８２を、ディジタルオフセット信号に変換する。サン
プルは交互に反転されているので、次に偶数サンプルおよび奇数サンプルが、第
１および第２ラッチ８２ａ、８２ｂ内にラッチされる。減算器８３による減算の
前に、ラッチ８２ｂ内の奇数サンプルのような一方のサンプルが、遅延装置８４
により遅延せしめられる。Returning to FIG. 6, the analog-to-digital converter 323 converts the detected DC offset signal 82 whose polarity is periodically inverted into a digital offset signal. Since the samples are alternately inverted, the even and odd samples are then latched in the first and second latches 82a, 82b. Before subtraction by subtractor 83, one sample, such as the odd sample in latch 82b,
Is delayed.

【００５６】 ブロック８５における極性反転サンプルの減算は、クロック４６２を用いてク
ロックされ、この場合クロック４６２は、第１および第２Ｒ分周（÷Ｒ）回路８
６、８７によりＲ分周されて、極性インバータ８１と、アナログディジタル変換
器３２３と、に印加される。Ｒ*Ｐ分周（÷Ｒ*Ｐ）回路８８により発生される低
速クロックは、減算器８３をクロックするために用いられうる。 図６のアナログディジタル変換器システム８０は、下記の関係により低いＤＣ
オフセットを発生しうる。The subtraction of the polarity-inverted sample in block 85 is clocked using clock 462, where clock 462 is divided by first and second R divider (÷ R) circuit 8.
The frequency is divided by R by 6, 87, and applied to the polarity inverter 81 and the analog-to-digital converter 323. The low-speed clock generated by the R * P divider (÷ R * P) circuit 88 can be used to clock the subtractor 83. The analog-to-digital converter system 80 of FIG.
An offset can occur.

【００５７】[0057]

【数１】 Ｍ0＝ＤＣoffset＋Ｅmeasurement Ｍ1＝ＤＣoffset＋Ｅmeasurement ＤＣoffset＝（Ｍ0−Ｍ1）／２ ただし、Ｍ0は、インバータ８１の一方の状態において測定されたエラーであり
、Ｍ1は、インバータ８１の他方の状態において測定されたエラーであり、ＤＣo ffset は、ＤＣオフセット信号３１１であり、Ｅmeasurementは、図６の測定シス
テムのＤＣエラーで、これは測定間において一定であるものと仮定される。(Equation 1) M0= DCoffset+ Emeasurement M1= DCoffset+ Emeasurement DCoffset= (M0-M1) / 2 where M0Is the error measured in one state of the inverter 81
, M1Is the error measured in the other state of inverter 81, DCo ffset Is the DC offset signal 311 and EmeasurementIs the measurement system of FIG.
System DC error, which is assumed to be constant between measurements.

【００５８】 極性が変化すなわち反転されると、測定されたＤＣオフセットの符号は変化す
るが、この測定システムのＤＣエラーは不変である。このエラーは、インバータ
の一方の状態Ｍ0において測定され、また他方の状態Ｍ1において測定される。こ
れら２つの測定値は、互いから減算され、アナログディジタル変換器８０の後の
スケーラ４６０により、ディジタル領域においてスケーリングされる。この減算
は、アナログディジタル変換器８０におけるＤＣエラーを除去しうる。偶数サン
プルを奇数サンプルと並べるためには、遅延装置８４を用いうる。このようにし
て、アナログディジタル変換器におけるＤＣエラーを減少させうる。When the polarity is changed or reversed, the sign of the measured DC offset changes, but the DC error of the measurement system remains unchanged. This error is measured in one state M 0 of the inverter, also it is measured in the other state M 1. These two measurements are subtracted from each other and scaled in the digital domain by a scaler 460 after the analog-to-digital converter 80. This subtraction can remove DC errors in the analog-to-digital converter 80. A delay device 84 may be used to align the even samples with the odd samples. In this way, DC errors in the analog-to-digital converter can be reduced.

【００５９】 ここで図８を参照すると、本発明による、ディジタル入力信号のための変調シ
ステムおよび方法のブロック図が示されている。図８に示されているように、本
発明による変調システムおよび方法は、ディジタル入力信号８３３をアナログ信
号８２８に変換する、ディジタルアナログ変換器（ＤＡＣ）８１４を含む。エイ
リアス除去フィルタとも呼ばれる低域フィルタ８１２は、アナログ信号８２８を
フィルタし、フィルタされたアナログ信号８１１を生じる。変調器８１６は、電
圧制御発振器（ＶＣＯ）８１５のような制御信号源が発生する搬送波上に、その
フィルタされたアナログ信号８１１を変調する。変調された入力信号８１３は、
次に送信アンテナにより送信される。当業者にとって公知のように、他の送信回
路もまた含まれうる。Referring now to FIG. 8, a block diagram of a modulation system and method for a digital input signal according to the present invention is shown. As shown in FIG. 8, the modulation system and method according to the present invention includes a digital-to-analog converter (DAC) 814 that converts a digital input signal 833 to an analog signal 828. A low-pass filter 812, also called an anti-aliasing filter, filters the analog signal 828 to produce a filtered analog signal 811. A modulator 816 modulates the filtered analog signal 811 onto a carrier generated by a control signal source such as a voltage controlled oscillator (VCO) 815. The modulated input signal 813 is
Next, it is transmitted by the transmitting antenna. Other transmission circuits may also be included, as known to those skilled in the art.

【００６０】 前項において説明した変調システムおよび方法は、当業者にとって公知である
。しかし、残念ながら、ディジタル入力信号８３３が有するＤＣオフセットは低
いかもしれないが、ディジタルアナログ変換器８１４および低域フィルタ８１２
の少なくとも１つにより導入されるＤＣオフセットは、容認しえない高いＤＣオ
フセットを生じうる。ディジタルアナログ変換器８１４および低域フィルタ８１
２は、破線のブロック８２４により、まとめてＤＣオフセット源として示されて
いる。The modulation systems and methods described in the preceding paragraph are known to those skilled in the art. Unfortunately, however, the digital input signal 833 may have a low DC offset, but the digital-to-analog converter 814 and the low-pass filter 812
Can result in unacceptably high DC offsets. Digital-to-analog converter 814 and low-pass filter 81
2 are collectively shown as a DC offset source by a dashed block 824.

【００６１】 本発明によれば、ディジタルアナログ変換器８１４および低域フィルタ８１２
の少なくとも１つにより導入された、フィルタされたアナログ信号８１１内のＤ
Ｃオフセットを補償する、ＤＣオフセット補償器８２２が備えられる。図示され
ているように、ＤＣオフセット補償器８２２は、ディジタル領域においてディジ
タル入力信号８３３に作用して、ディジタルアナログ変換器８１４および低域フ
ィルタ８１２の少なくとも１つにより導入された、フィルタされたアナログ信号
８１１内のＤＣオフセットを補償し、それによりそのＤＣオフセットを、用いら
れている変調スキームのために受入れうる限度内まで減少させる。According to the present invention, the digital-to-analog converter 814 and the low-pass filter 812
In filtered analog signal 811 introduced by at least one of
A DC offset compensator 822 that compensates for the C offset is provided. As shown, a DC offset compensator 822 operates on a digital input signal 833 in the digital domain to filter a filtered analog signal introduced by at least one of a digital to analog converter 814 and a low pass filter 812. Compensate for the DC offset in 811, thereby reducing that DC offset to within acceptable limits for the modulation scheme being used.

【００６２】 さらに詳述すると、図８に示されているように、ＤＣオフセット補償器８２２
は、好ましくは、フィルタされたアナログ信号８１１内のＤＣオフセットを検出
するセンサ８２１を含む。アナログディジタル変換器（ＡＤＣ）８２３は、検出
されたＤＣオフセット８２９をディジタルＤＣオフセット信号８３１に変換する
。減算器８２６は、ディジタル入力信号８３３から、ディジタルＤＣオフセット
信号８３１を減算し、ディジタル入力信号からＤＣオフセット信号を減算（マイ
ナス）したもの８２７を、ディジタルアナログ変換器８１４に印加する。従って
、順方向経路内において発生したＤＣオフセットは、検出されてディジタル値に
変換される。ＤＣオフセットを表すこのディジタル値は、次に、入来するディジ
タル入力信号８３３から減算される。More specifically, as shown in FIG. 8, the DC offset compensator 822
Includes a sensor 821 that preferably detects a DC offset in the filtered analog signal 811. An analog-to-digital converter (ADC) 823 converts the detected DC offset 829 into a digital DC offset signal 831. The subtracter 826 subtracts the digital DC offset signal 831 from the digital input signal 833, and applies a subtraction (minus) 827 of the DC offset signal from the digital input signal to the digital / analog converter 814. Thus, DC offsets that occur in the forward path are detected and converted to digital values. This digital value representing the DC offset is then subtracted from the incoming digital input signal 833.

【００６３】 やはり図８に示されているように、ＤＣオフセットを補償するために、ディジ
タルアナログ変換器８１４によるディジタルアナログ変換と同じ周波数で、ディ
ジタルＤＣオフセット信号を計算する必要はない。むしろ、ＤＣオフセットは、
間欠的に、好ましくは周期的に、決定されうる。従って、図８に示されているよ
うに、ディジタルＤＣオフセット信号８３１を間欠的かつ周期的にラッチするた
めに、ラッチ８２５を用い、ラッチされたディジタルＤＣオフセット信号８３２
が、ディジタル入力信号８３３から減算されるようにすることができる。従って
、以下に説明するように、ラッチ８２５および／またはアナログディジタル変換
器８２３は、ディジタルアナログ変換器８１４よりも低い周波数でクロックされ
うる。そのわけは、ＤＣオフセットは一般に、ディジタル入力信号８３３のよう
に速く変化しないからである。特定の例においては、ＤＣオフセットは、毎秒１
回、または他の間隔で、検出すればよい。As also shown in FIG. 8, it is not necessary to calculate a digital DC offset signal at the same frequency as the digital-to-analog conversion by digital-to-analog converter 814 to compensate for the DC offset. Rather, the DC offset is
It can be determined intermittently, preferably periodically. Therefore, as shown in FIG. 8, to latch the digital DC offset signal 831 intermittently and periodically, the latch 825 is used to latch the digital DC offset signal 832
May be subtracted from the digital input signal 833. Accordingly, as described below, latch 825 and / or analog-to-digital converter 823 may be clocked at a lower frequency than digital-to-analog converter 814. This is because the DC offset generally does not change as fast as the digital input signal 833. In a particular example, the DC offset is 1 per second
At times or at other intervals, it may be detected.

【００６４】 図９は、本発明によるデュアルモードＩＱ変調システムを示す。図示されてい
るように、ＩＱ変調器９１０は、９０°移相器としても公知の直交スプリッタ９
２０と、この直交スプリッタに結合した１対の乗算器９１６ａ、９１６ｂと、を
含む。ＶＣＯ９１５は、９０°移相された局部発振器信号を発生するための直交
スプリッタ９２０に結合している。ディジタルＩ入力信号９３３ａおよびディジ
タルＱ入力信号９３３ｂは、このＩＱ変調システムのＩ経路およびＱ経路へそれ
ぞれ供給される。Ｉ経路内の要素は参照文字ａにより示され、Ｑ経路内の要素は
参照文字ｂにより示されている。ＩＱ変調器９１０は、フィルタされたＩおよび
Ｑアナログ信号９１１ａおよび９１１ｂのそれぞれを、乗算器９１６ａおよび９
１６ｂの出力を加算ノード９１８において加算することにより、搬送波上に変調
する。この変調された入力信号は、アンテナ９３４を経て送信される。FIG. 9 shows a dual mode IQ modulation system according to the present invention. As shown, IQ modulator 910 includes a quadrature splitter 9 also known as a 90 ° phase shifter.
20 and a pair of multipliers 916a, 916b coupled to the orthogonal splitter. VCO 915 is coupled to a quadrature splitter 920 for generating a 90 ° phase shifted local oscillator signal. Digital I input signal 933a and digital Q input signal 933b are provided to the I and Q paths of this IQ modulation system, respectively. Elements in the I path are denoted by reference letter a, and elements in the Q path are denoted by reference letter b. IQ modulator 910 combines filtered I and Q analog signals 911a and 911b with multipliers 916a and 911b, respectively.
The output of 16b is summed at summing node 918 to modulate on the carrier. This modulated input signal is transmitted via antenna 934.

【００６５】 ディジタルアナログ変換器９１４ａおよび９１４ｂと、低域フィルタ９１２ａ
および９１２ｂと、ＩＱ変調器９１０とは、直接シーケンススペクトラム拡散（
ＤＳＳＳ）信号のような高帯域幅ＣＤＭＡ信号を、搬送波上に変調するために用
いられうる。この信号はディジタル形式で発生されるので、情報を通過させつつ
ディジタル形式で発生するスパーおよび雑音を除去するために、フィルタ９１２
ａおよび９１２ｂにより低域フィルタされる。The digital-to-analog converters 914 a and 914 b and the low-pass filter 912 a
And 912b and the IQ modulator 910 are directly coupled to the sequence spread spectrum (
A high bandwidth CDMA signal, such as a DSSS signal, can be used to modulate on a carrier. Since this signal is generated in digital form, filters 912 are used to remove spurs and noise that occur in digital form while passing information.
a and 912b.

【００６６】 図９のＩＱ変調器９１０を、狭帯域ＦＭ信号に対してなど、デュアルモードに
おいて用いるためには、別個のＦＭディジタルアナログ変換器９１４ｃおよび別
個のＦＭ低域フィルタ９１２ｃが備えられうる。ディジタルＦＭ入力信号９３３
ｃの変調経路内の要素は、参照文字ｃにより示されている。ベースバンド回路が
、ＶＣＯ９１５の同調線路へ印加されるディジタルＦＭ入力信号９３３ｃを発生
し、搬送波上にＦＭ情報を変調してＡＭＰＳ規格により送信する。低域フィルタ
９１２ｃは、ＦＭ信号とＣＤＭＡ信号との帯域が大きく異なるために、ＣＤＭＡ
変調器の部分である低域フィルタ１２ａおよび１２ｂとは一般に異なるバンドパ
ス特性を有する。To use the IQ modulator 910 of FIG. 9 in dual mode, such as for narrowband FM signals, a separate FM digital to analog converter 914c and a separate FM low pass filter 912c may be provided. Digital FM input signal 933
Elements in the modulation path of c are indicated by the reference letter c. A baseband circuit generates a digital FM input signal 933c applied to the tuning line of the VCO 915, modulates FM information on a carrier wave, and transmits it according to the AMPS standard. Since the band between the FM signal and the CDMA signal is significantly different,
The low pass filters 12a and 12b, which are part of the modulator, generally have different bandpass characteristics.

【００６７】 図９においては、３つの別個のＤＣオフセット補償器９２２ａ、９２２ｂ、お
よび９２２ｃが、３つの入力信号経路のために備えられていることがわかる。し
かし、ディジタルＩ入力信号経路およびディジタルＱ入力信号経路の双方のため
に、単一のＤＣオフセット補償器を用いることもできることは理解されよう。さ
らに、図９の３つの入力信号経路の全てのために、単一のＤＣオフセット補償器
を用いることもできる。In FIG. 9, it can be seen that three separate DC offset compensators 922a, 922b, and 922c are provided for three input signal paths. However, it will be appreciated that a single DC offset compensator may be used for both the digital I and Q input signal paths. In addition, a single DC offset compensator can be used for all three input signal paths of FIG.

【００６８】 図１０には、第２のデュアルモード変調システムが示されている。この図にお
いては、ディジタルアナログ変換器および低域フィルタは、デュアルモード動作
のために共用されている。特に、Ｉ ＤＡＣ１０１４ａおよびＱ ＤＡＣ１０１
４ｂは、広帯域ＣＤＭＡおよび狭帯域ＦＭ動作の双方のために用いられる。低域
フィルタ１０１２ａ'および１０１２ｂ'もまた、広帯域ＣＤＭＡおよび狭帯域Ｆ
Ｍ動作のために用いられる。ＣＤＭＡ信号とＦＭ信号との大きく異なる帯域のた
めに、低域フィルタ１０１２ａ'および１０１２ｂ'は、異なるモードにある時は
異なるバンドパス特性をもたなければならない。これらの低域フィルタを共用す
るために、バンドパス周波数はモードによりスイッチされる。FIG. 10 shows a second dual mode modulation system. In this figure, the digital-to-analog converter and low-pass filter are shared for dual mode operation. In particular, I DAC 1014a and Q DAC 101
4b is used for both wideband CDMA and narrowband FM operation. The low pass filters 1012a 'and 1012b' also have wideband CDMA and narrowband F
Used for M operation. Due to the very different bands of the CDMA and FM signals, low pass filters 1012a 'and 1012b' must have different bandpass characteristics when in different modes. To share these low pass filters, the bandpass frequency is switched by mode.

【００６９】 ここで図１１を参照しつつ、本発明によるシングルモードＩＱ変調器の実施例
を次に説明する。図１１においては、それぞれのアナログディジタル変換器１１
２３ａ、１１２３ｂと、それぞれのラッチ１１２５ａ、１１２５ｂと、の間にオ
プションのスケーラ１１６０ａ、１１６０ｂが用いられている。このスケーラは
、ディジタルＤＣオフセット信号１１２９ａ、１１２９ｂを、スケーリングされ
たディジタルＤＣオフセット信号１１２９ａ'、１１２９ｂ'にスケーリングする
。スケーリングは、アナログディジタル変換器１１２３ａ、１１２３ｂが発生し
たディジタル信号に、スケーリング係数を適用するために用いられうる。例えば
、図１１のＤＣセンサ１１２１ａ、１１２１ｂにより差動ＤＣ電圧が検出された
時に、スケーリング係数の使用が必要となりうる。図４においてはまた、それぞ
れの低域フィルタ１１１２ａ、１１１２ｂと、それぞれの変調器１１１６ａ、１
１１６ｂとの間に、もし必要ならば増幅を行うために、オプションの増幅器１１
６１ａ、１１６１ｂが用いられている。図１１に示されているように、ＤＣオフ
セット補償器１１２２ａ、１１２２ｂはまた、増幅器１１６１ａ、１１６１ｂに
おけるＤＣオフセットを補償しうる。Here, an embodiment of the single mode IQ modulator according to the present invention will be described with reference to FIG. In FIG. 11, each analog-to-digital converter 11
Optional scalers 1160a, 1160b are used between 23a, 1123b and respective latches 1125a, 1125b. The scaler scales the digital DC offset signals 1129a, 1129b into scaled digital DC offset signals 1129a ', 1129b'. Scaling can be used to apply scaling factors to the digital signals generated by the analog-to-digital converters 1123a, 1123b. For example, when a differential DC voltage is detected by the DC sensors 1121a and 1121b of FIG. 11, it may be necessary to use a scaling factor. FIG. 4 also shows respective low-pass filters 1112a, 1112b and respective modulators 1116a, 1116a, 1112b.
116b, an optional amplifier 11 to provide amplification if necessary.
61a and 1161b are used. As shown in FIG. 11, DC offset compensators 1122a, 1122b may also compensate for DC offset in amplifiers 1161a, 1161b.

【００７０】 やはり図１１に示されているように、アナログディジタル変換器１１２３ａ、
１１２３ｂと、ディジタルアナログ変換器１１１４ａ、１１１４ｂと、ラッチ１
１２５ａ、１１２５ｂと、のためのタイミングは、共通のクロック１１６２から
供給されうる。電圧制御信号源１１１５もまた、好ましくは、共通のクロック１
１６２と同じ基準にロックされる。図１１に示されているように、ディジタルア
ナログ変換器１１１４ａおよび１１１４ｂは、好ましくはクロック１１６２によ
りクロックされる。アナログディジタル変換器１１２３ａ、１１２３ｂは、好ま
しくは、Ｍ分周（÷Ｍ）回路１１６３ａ、１１６３ｂを用い、クロック４６２の
クロック速度より低い第１クロック速度でクロックされる。さらに、ラッチ１１
２５ａおよび１１２５ｂは、Ｎ分周（÷Ｎ）回路１１６４ａ、１１６４ｂを用い
、第１クロック速度よりさらに低い第２クロック速度でラッチされる。クロック
１１６２の速度より低い第１および第２クロック速度が用いられうる理由は、Ｄ
Ｃオフセットが一般に、入力信号自体よりも低速で変化するために、入力信号１
１３３ａ、１１３３ｂがディジタル形式に変換されるほど頻繁にＤＣオフセット
を検出する必要がないからである。As also shown in FIG. 11, analog-to-digital converters 1123a,
1123b, digital-to-analog converters 1114a and 1114b, and latch 1
125a and 1125b can be supplied from a common clock 1162. The voltage control signal source 1115 also preferably has a common clock 1
Locked to the same reference as 162. As shown in FIG. 11, digital-to-analog converters 1114a and 1114b are preferably clocked by clock 1162. The analog-to-digital converters 1123a, 1123b are preferably clocked at a first clock rate lower than the clock rate of the clock 462 using divide-by-M (ＭM) circuits 1163a, 1163b. Further, the latch 11
25a and 1125b are latched using a divide-by-N (÷ N) circuit 1164a, 1164b at a second clock rate that is even lower than the first clock rate. The reason why the first and second clock speeds lower than the speed of the clock 1162 can be used is that D
Because the C offset generally changes more slowly than the input signal itself, the input signal 1
This is because it is not necessary to detect the DC offset as frequently as the numbers 133a and 1133b are converted to the digital format.

【００７１】 図１１のＤＣセンサ１１２１ａ、１１２１ｂは、低いコーナ周波数を有する受
動低域フィルタにより与えられうる。低いコーナ周波数は、ＤＣ成分のみを検出
しさえすればよいので用いられうる。ディジタル領域における減算もまた、好ま
しくはクロック１１６２を分周することによりゲートされた低速度で行われうる
。図１１のＤＣオフセット補償器は、ディジタルアナログ変換器１１１４ａ、１
１１４ｂの最下位ビット（ＬＳＢ）ほどに小さいＤＣオフセットをキャンセルし
うればよい。The DC sensors 1121a, 1121b of FIG. 11 can be provided by a passive low-pass filter having a low corner frequency. Lower corner frequencies can be used since only the DC component needs to be detected. Subtraction in the digital domain can also be performed at a low rate, preferably gated by dividing clock 1162. The DC offset compensator shown in FIG.
The DC offset as small as the least significant bit (LSB) of 114b may be canceled.

【００７２】 行われうるＤＣオフセットキャンセレーションは、ＤＣオフセット補償器１１
２２ａ、１１２２ｂ内のアナログディジタル変換器１１２３ａ、１１２３ｂによ
り導入されるＤＣオフセットにより制約されうる。従って、好ましくは、低ＤＣ
オフセットアナログディジタル変換器１１２３ａ、１１２３ｂを用いる。好まし
いアナログディジタル変換器１１２３ａ、１１２３ｂは、１ビットデルタシグマ
変換器である。１ビット変換器は、デルタシグマ変換器内部の帰還経路が、介在
する成分を必要としない直接帰還接続を用いて得られうるために用いられる。図
５の１ビットデルタシグマアナログディジタル変換器２３'は用いられうる。図
６に示されている、任意のタイプのアナログディジタル変換器２３を用いうるア
ナログディジタル変換器システム８０もまた用いられうる。The DC offset cancellation that can be performed is performed by the DC offset compensator 11.
22a and 1122b may be constrained by the DC offset introduced by the analog to digital converters 1123a and 1123b. Therefore, preferably, low DC
Offset analog-to-digital converters 1123a and 1123b are used. Preferred analog-to-digital converters 1123a, 1123b are 1-bit delta-sigma converters. One-bit converters are used because the feedback path inside the delta-sigma converter can be obtained using a direct feedback connection that does not require intervening components. The one-bit delta-sigma analog-to-digital converter 23 'of FIG. 5 can be used. An analog to digital converter system 80 that can use any type of analog to digital converter 23, shown in FIG. 6, can also be used.

【００７３】 図面および明細書には、本発明の典型的な実施例を開示し、また特定の用語を
用いたが、それらは一般的かつ説明的な意味においてのみ用いられたもので、制
限を目的とするものではなく、本発明の範囲は特許請求の範囲に記載されている
。The drawings and specification disclose exemplary embodiments of the present invention, and certain terms have been used, which are used in a general and descriptive sense only and are not restrictive. It is not intended, and the scope of the invention is set forth in the following claims.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 第１の従来のデュアルモード変調システムおよび方法のブロック図である。FIG. 1 is a block diagram of a first conventional dual mode modulation system and method.

【図２】 第２の従来のデュアルモード変調システムおよび方法のブロック図である。FIG. 2 is a block diagram of a second conventional dual mode modulation system and method.

【図３】 本発明による、ＤＣオフセット補償を含むデュアルモード変調システムおよび
方法のブロック図である。FIG. 3 is a block diagram of a dual mode modulation system and method including DC offset compensation according to the present invention.

【図４Ａ】 本発明による、ＤＣオフセット補償を含むデュアルモード変調システムおよび
方法の、第２実施例のブロック図である。FIG. 4A is a block diagram of a second embodiment of a dual mode modulation system and method including DC offset compensation according to the present invention.

【図４Ｂ】 本発明による、ＤＣオフセット補償を含むデュアルモード変調システムおよび
方法の、第２実施例のブロック図である。FIG. 4B is a block diagram of a second embodiment of a dual mode modulation system and method including DC offset compensation according to the present invention.

【図４】 図４Ａおよび図４Ｂのブロック図を整合させるための、図４Ａおよび図４Ｂの
配置図である。FIG. 4 is a layout diagram of FIGS. 4A and 4B for matching the block diagrams of FIGS. 4A and 4B.

【図５】 本発明によりＤＣオフセットを補償するために用いられうる、１ビットデルタ
シグマアナログディジタル変換器のブロック図である。FIG. 5 is a block diagram of a 1-bit delta-sigma analog-to-digital converter that may be used to compensate for a DC offset according to the present invention.

【図６】 本発明によりＤＣオフセットを補償するために用いられうる、アナログディジ
タル変換器のもう１つの実施例のブロック図である。FIG. 6 is a block diagram of another embodiment of an analog to digital converter that can be used to compensate for a DC offset according to the present invention.

【図７】 図６において用いられうる極性インバータの動作を示す。FIG. 7 shows the operation of a polarity inverter that can be used in FIG.

【図８】 本発明による変調システムおよび方法のブロック図である。FIG. 8 is a block diagram of a modulation system and method according to the present invention.

【図９Ａ】 本発明によるデュアルモードＩＱ変調システムおよび方法の第１実施例を示す
。FIG. 9A shows a first embodiment of a dual mode IQ modulation system and method according to the present invention.

【図９Ｂ】 本発明によるデュアルモードＩＱ変調システムおよび方法の第１実施例を示す
。FIG. 9B illustrates a first embodiment of a dual mode IQ modulation system and method according to the present invention.

【図９】 図９Ａおよび図９Ｂにおける実施例の図を整合させるための、図９Ａおよび図
９Ｂの配置図である。FIG. 9 is a layout diagram of FIGS. 9A and 9B for matching the views of the embodiment in FIGS. 9A and 9B.

【図１０】 本発明によるデュアルモードＩＱ変調システムおよび方法の第２実施例を示す
。FIG. 10 shows a second embodiment of a dual mode IQ modulation system and method according to the present invention.

【図１１Ａ】 本発明によるシングルモードＩＱ変調システムおよび方法の実施例を示す。FIG. 11A illustrates an embodiment of a single mode IQ modulation system and method according to the present invention.

【図１１Ｂ】 本発明によるシングルモードＩＱ変調システムおよび方法の実施例を示す。FIG. 11B illustrates an embodiment of a single mode IQ modulation system and method according to the present invention.

【図１１】 図１１Ａおよび図１１Ｂにおける実施例の図を整合させるための、図１１Ａお
よび図１１Ｂの配置図である。FIG. 11 is a layout view of FIGS. 11A and 11B to match the views of the embodiment in FIGS. 11A and 11B.

【手続補正書】特許協力条約第３４条補正の翻訳文提出書[Procedural Amendment] Submission of translation of Article 34 Amendment

【提出日】平成１１年１１月１５日（１９９９．１１．１５）[Submission date] November 15, 1999 (November 15, 1999)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】特許請求の範囲[Correction target item name] Claims

【補正方法】変更[Correction method] Change

【補正の内容】[Contents of correction]

【特許請求の範囲】[Claims]

【手続補正２】[Procedure amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１５[Correction target item name] 0015

【補正方法】変更[Correction method] Change

【補正の内容】[Contents of correction]

【００１５】 ディジタルアナログ変換器において発生するＤＣオフセットは、高パフォーマ
ンスのディジタルアナログ変換器を用い減少させうる。残念ながら、これらのデ
ィジタルアナログ変換器は高価かつ複雑である。低域フィルタにおけるＤＣオフ
セットは、きつい裕度の部品を有する受動オフチップフィルタを用いることによ
り減少させうる。残念ながら、そのような受動オフチップフィルタは、高価かつ
複雑で、携帯無線電話機において過度のスペースを要することがある。 ＥＰＯ出願０ ３５９ ６０９Ａ１は、変調器内のディジタルアナログ変換器
の最大動作周波数にかかわらず、数Ｍｂｉｔ／ｓに達しうる可変速度を有する入
来ディジタル信号をフィルタするように意図されたフィルタを開示している。オ
ーバーサンプリング係数ＦＡは、その変換器に印加されるサンプリング周波数が
本質的に一定になるように、前記可変速度に本質的に逆比例する。論理手段が、
それぞれの入来ビットに応答して、ＦＡサンプル番号を巡回的に発生する。可能
なオーバーサンプリング係数と同数のいくつかのサンプルアドレスサブメモリか
らの１つが、選択された係数により選択され、サンプル番号により巡回的に読取
られる。入来信号の諸ビットは、それぞれの記号ワードに変換され、それぞれの
記号ワードは、入来信号からの１ビットと、このビットの隣接ビットと、を含む
。可能な記号ワードに関連し、かつ可能な係数のための前記フィルタからのそれ
ぞれの記憶されたパルス応答を有する、いくつかのサンプルアドレスサブメモリ
からの１つが、それぞれの記号ワードにより選択され、それにより、ＦＡディジ
タルサンプルを供給するために、選択された係数により選択されたアドレスサブ
メモリから読取られたアドレスにより読取りが行われる。この変調器はさらに、
スイッチ不能周期低域フィルタ（ｎｏｎ−ｓｗｉｔｃｈａｂｌｅ，ｐｅｒｉｏｄ
，ｌｏｗ−ｐａｓｓ ｆｉｌｔｅｒ）を含む。 公開ＰＣＴ出願ＷＯ９６／２０５４０は、周波数変調モードおよび多元接続モ
ードの動作中に情報信号を通信する、デュアルモードディジタル通信システムを
説明している。このディジタル通信システムは、ＦＭモード動作中にはＦＭ通信
信号を用いて情報信号を送信し、また多元接続モード動作中には多元接続通信信
号を用いて情報信号を送信する、デュアルモード送信機を含む。この通信システ
ムはさらに、ＦＭモード動作中にはＦＭ通信信号を受信し、また多元接続モード
動作中には多元接続通信信号を受信する、デュアルモード受信機を含む。このデ
ュアルモード受信機内には、ＦＭモード動作中に受信したＦＭ信号から情報信号
を再生し、また多元接続モード動作中に受信した多元接続信号から情報信号をす
る、ディジタル復調器が組み込まれている。 最後に、米国特許第５，２４８，９７０号は、補間回路およびデルタシグマ変
換器を有するＤＡＣを含む、校正されたディジタルアナログ変換器（ＤＡＣ）を
説明している。そのデルタシグマ変換器の出力は、１ビットＤＡＣへ入力され、
その出力は、アナログ低域フィルタ部によりフィルタされる。校正プロシージャ
中は、マルチプレクサを経てのＤＡＣへの「０」値入力による、ＤＡＣのアナロ
グ出力を受けるように動作しうる、校正されたアナログディジタル変換器が用い
られる。そのＤＡＣの出力は、デルタシグマ変換器およびアナログフィルタ部に
おける固有のエラーを表す。これは、レジスタ内に記憶される。動作の第２ステ
ップにおいて、このレジスタの内容は、その補間のための補間回路を経て入力さ
れ、オフセットレジスタ／ラッチ回路内に記憶される。このラッチの内容は加算
ジャンクションへ入力され、補間回路の出力と加算されて、デルタシグマ変換器
へ入力される。加算ジャンクションを、補間回路とデルタシグマ変調器との間に
配置することにより、補間の入力に対するビットロード（ｂｉｔ ｒｏａｄ）は
減少されうる。校正プロシージャにおいて補間回路を用いることにより、その利
得は、レジスタ／ラッチ内に記憶されたにおいて補償されうる。[0015] The DC offset generated in the digital-to-analog converter can be reduced using a high-performance digital-to-analog converter. Unfortunately, these digital-to-analog converters are expensive and complex. DC offset in low pass filters can be reduced by using passive off-chip filters with tight tolerance components. Unfortunately, such passive off-chip filters are expensive and complex, and can require excessive space in portable wireless telephones. EPO application 0 359 609 A1 discloses a filter intended to filter incoming digital signals having a variable speed which can reach several Mbit / s, regardless of the maximum operating frequency of the digital-to-analog converter in the modulator. ing. The oversampling factor FA is essentially inversely proportional to the variable speed such that the sampling frequency applied to the converter is essentially constant. The logic means
In response to each incoming bit, an FA sample number is generated cyclically. One from several sample address sub-memory, as many as possible oversampling factors, is selected by the selected factor and read cyclically by sample number. The bits of the incoming signal are converted into respective symbol words, where each symbol word contains one bit from the incoming signal and its neighbors. One from several sample address sub-memory associated with the possible symbol word and having the respective stored pulse response from the filter for the possible coefficients is selected by the respective symbol word, To read by the address read from the address sub-memory selected by the selected coefficient to provide the FA digital sample. This modulator furthermore
Non-switchable, low-pass filter (non-switchable, period)
, Low-pass filter). Published PCT application WO 96/20540 describes a dual mode digital communication system for communicating information signals during operation in a frequency modulation mode and a multiple access mode. The digital communication system includes a dual mode transmitter for transmitting an information signal using an FM communication signal during an FM mode operation and transmitting an information signal using a multiple access communication signal during a multiple access mode operation. Including. The communication system further includes a dual mode receiver that receives an FM communication signal during FM mode operation and receives a multiple access communication signal during multiple access mode operation. The dual mode receiver incorporates a digital demodulator that reproduces an information signal from an FM signal received during the FM mode operation and converts an information signal from the multiple access signal received during the multiple access mode operation. . Finally, US Pat. No. 5,248,970 describes a calibrated digital-to-analog converter (DAC), including a DAC having an interpolator and a delta-sigma converter. The output of the delta-sigma converter is input to a 1-bit DAC,
The output is filtered by an analog low-pass filter. During the calibration procedure, a calibrated analog-to-digital converter is used that is operable to receive the analog output of the DAC with a "0" value input to the DAC via a multiplexer. The output of the DAC represents errors inherent in the delta-sigma converter and the analog filter section. This is stored in a register. In the second step of the operation, the contents of this register are input via an interpolation circuit for the interpolation and stored in an offset register / latch circuit. The contents of this latch are input to the addition junction, added to the output of the interpolation circuit, and input to the delta-sigma converter. By placing the summing junction between the interpolator and the delta-sigma modulator, the bit load on the input of the interpolation can be reduced. By using an interpolator in the calibration procedure, its gain can be compensated for as stored in the register / latch.

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 ０９／１５１，６２２ (32)優先日 平成10年９月11日(1998．9．11) (33)優先権主張国 米国（ＵＳ） (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＨＲ ，ＨＵ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ， ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，Ｌ Ｖ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ， ＳＫ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ (72)発明者 ボエシェ、ロナルド、ディ アメリカ合衆国 ノースカロライナ、モア リスビル、フェントレス コート 106 (72)発明者 アッパイア、ドメニコ アメリカ合衆国 ノースカロライナ、ケア リイ、グローブ クラブ レーン 2500、 ナンバー1231 Ｆターム(参考） 5K004 AA08 JE04 JF01 5K060 DD04 FF06 HH01 KK06 5K067 AA41 BB04 BB21 CC10 DD51 EE02 HH21 【要約の続き】 タル変換器がこのセンサに応答して、検出されたＤＣオ フセットをディジタルオフセット信号に変換する。減算 器が、このアナログディジタル変換器に応答して、ディ ジタルＤＣオフセット信号をサンプリングされた信号か ら減算し、該サンプリングされた信号から前記ＤＣオフ セット信号を減算したものを、前記ディジタルアナログ 変換器に印加する。────────────────────────────────────────────────── ─── Continued on the front page (31) Priority claim number 09 / 151,622 (32) Priority date September 11, 1998 (September 11, 1998) (33) Priority claim country United States (US) ( 81) Designated countries EP (AT, BE, CH, CY, DE, DK, ES, FI, FR, GB, GR, IE, IT, LU, MC, NL, PT, SE), OA (BF, BJ, CF, CG, CI, CM, GA, GN, GW, ML, MR, NE, SN, TD, TG), AP (GH, GM, KE, LS, MW, SD, SZ, UG, ZW), EA (AM, AZ, BY, KG, KZ, MD, RU, TJ, TM), AL, AM, AT, AU, AZ, BA, BB, BG, BR, BY, CA, CH, CN, CU, CZ, DE, K, EE, ES, FI, GB, GE, GH, GM, HR, HU, ID, IL, IS, JP, KE, KG, KP, KR, KZ, LC, LK, LR, LS, LT, LU, LV, MD, MG, MK, MN, MW, MX, NO, NZ, PL, PT, RO, RU, SD, SE, SG, SI, SK, SL, TJ, TM, TR, TT, UA, UG , UZ, VN, YU, ZW (72) Inventor Boesche, Ronald, Di, North Carolina, United States of America, Mooresville, Fentres Court 106 (72) Inventor Appair, Domenico, North Carolina, United States of America, Kearly, Globe Club Lane 2500, Number 1231F Term (reference) 5K004 AA08 JE04 JF01 5K060 DD04 FF06 HH01 KK06 5K067 AA41 BB04 BB21 CC10 DD51 EE02 HH21 [Continued from summary] The output DC offset is converted to a digital offset signal. In response to the analog-to-digital converter, a subtracter subtracts a digital DC offset signal from the sampled signal, and subtracts the DC offset signal from the sampled signal to obtain a digital-to-analog signal. Apply to the vessel.

Claims (63)

【特許請求の範囲】[Claims] 【請求項１】 印加された信号をサンプリングする手段と、 前記サンプリングされた信号をアナログ信号に変換する手段と、 前記アナログ信号を低域フィルタし、フィルタされたアナログ信号を発生する
手段と、 前記低域フィルタされたアナログ信号を搬送波上に変調する手段と、 第１信号を前記サンプリング手段に印加し、それにより、前記サンプリング手
段と、前記変換手段と、前記低域フィルタ手段と、を用いて前記第１信号を搬送
波上に変調し、かつ、前記第１信号より狭帯域の第２信号を前記サンプリング手
段に印加し、それにより前記第２信号をサンプリングし、前記サンプリング手段
と、前記変換手段と、前記低域フィルタ手段と、を用いて前記第２信号を搬送波
上に変調する手段と、 を含む、デュアルモード変調システム。A means for sampling the applied signal; a means for converting the sampled signal to an analog signal; a means for low-pass filtering the analog signal to generate a filtered analog signal; Means for modulating the low-pass filtered analog signal onto a carrier, applying a first signal to the sampling means, thereby using the sampling means, the conversion means, and the low-pass filter means Modulating the first signal onto a carrier wave, and applying a second signal having a band narrower than the first signal to the sampling means, thereby sampling the second signal; And a means for modulating the second signal onto a carrier using the low pass filter means. 【請求項２】 前記変換する手段と、前記低域フィルタする手段と、のうち
の少なくとも１つが前記フィルタされたアナログ信号内にＤＣオフセットを導入
し、 前記デュアルモード変調システムが、前記変換する手段と、前記低域フィルタ
する手段と、の前記少なくとも１つにより導入された、前記フィルタされたアナ
ログ信号内の前記ＤＣオフセットを補償する手段をさらに含む、 請求項１に記載のデュアルモード変調システム。2. The means for converting, wherein at least one of the means for converting and the means for low-pass filtering introduces a DC offset in the filtered analog signal, and wherein the dual mode modulation system performs the converting. The dual mode modulation system of claim 1, further comprising: means for compensating for the DC offset in the filtered analog signal introduced by the at least one of: and the means for low pass filtering. 【請求項３】 前記低域フィルタ手段が、前記サンプリングされた第１信号
および前記サンプリングされた第２狭帯域信号を含むパスバンドを有する固定低
域フィルタであり、それにより該固定低域フィルタが前記第１信号および前記第
２狭帯域信号の双方をフィルタするために用いられる、請求項１に記載のデュア
ルモード変調システム。3. The low-pass filter means is a fixed low-pass filter having a passband including the sampled first signal and the sampled second narrow-band signal, whereby the fixed low-pass filter is The dual mode modulation system according to claim 1, wherein the dual mode modulation system is used to filter both the first signal and the second narrowband signal. 【請求項４】 前記第１信号が直接シーケンススペクトラム拡散ＣＤＭＡ信
号であり、前記第２信号がＦＭアナログセルラ電話信号である、請求項１に記載
のデュアルモード変調システム。4. The dual mode modulation system according to claim 1, wherein said first signal is a direct sequence spread spectrum CDMA signal and said second signal is an FM analog cellular telephone signal. 【請求項５】 前記変調手段がＩおよびＱ入力を有するＩＱ変調器を含み、 前記サンプリング手段が第１および第２サンプラを含み、前記第１サンプラが
前記Ｉ入力に応答し、前記第２サンプラが前記Ｑ入力に応答する、 請求項１に記載のデュアルモード変調システム。5. The apparatus of claim 5, wherein the modulating means includes an IQ modulator having I and Q inputs, the sampling means includes first and second samplers, wherein the first sampler is responsive to the I input, and wherein the second sampler is responsive to the I input. The dual mode modulation system of claim 1, wherein is responsive to the Q input. 【請求項６】 前記補償する手段が、前記サンプリングされた信号から、前
記変換する手段と、前記低域フィルタする手段と、の前記少なくとも１つにより
導入された前記フィルタされたアナログ信号内の前記ＤＣオフセットを表すディ
ジタル値を減算する手段を含む、請求項２に記載のデュアルモード変調システム
。6. The apparatus according to claim 5, wherein said compensating means comprises means for converting said sampled signal from said filtered analog signal introduced by said at least one of said means for converting and said means for low-pass filtering. 3. The dual mode modulation system according to claim 2, including means for subtracting a digital value representing a DC offset. 【請求項７】 前記補償する手段が、 前記フィルタされたアナログ信号内の前記ＤＣオフセットを検出する手段と、 前記検出されたＤＣオフセットをディジタルＤＣオフセット信号に変換する手
段と、 前記ディジタルＤＣオフセット信号を、前記サンプリングされた信号から減算
し、前記サンプリングされた信号から前記ＤＣオフセット信号を減算したものを
、前記ディジタル入力信号をアナログ信号に変換する前記手段に印加する手段と
、 を含む、請求項２に記載のデュアルモード変調システム。7. The means for compensating: means for detecting the DC offset in the filtered analog signal; means for converting the detected DC offset to a digital DC offset signal; and the digital DC offset signal. Means for subtracting the DC offset signal from the sampled signal and applying the DC offset signal to the means for converting the digital input signal to an analog signal. 3. The dual mode modulation system according to 2. 【請求項８】 前記補償する手段が、 前記ディジタルＤＣオフセット信号を、スケーリングされたディジタルＤＣオ
フセット信号にスケーリングする手段と、 前記スケーリングする手段に応答して、前記スケーリングされたディジタルＤ
Ｃオフセット信号を、前記サンプリングされた信号から減算する前記減算する手
段と、 をさらに含む、請求項７に記載のデュアルモード変調システム。8. The means for compensating comprises: means for scaling the digital DC offset signal to a scaled digital DC offset signal; and in response to the scaling means,
The dual mode modulation system of claim 7, further comprising: said means for subtracting a C offset signal from said sampled signal. 【請求項９】 前記補償する手段が、 前記ディジタルＤＣオフセット信号を間欠的にラッチし、該ラッチされたディ
ジタルＤＣオフセット信号を前記減算する手段に印加し、前記ラッチされたディ
ジタルＤＣオフセット信号が前記サンプリングされた信号から減算されるように
する手段、 をさらに含む、請求項７に記載のデュアルモード変調システム。9. The compensating means intermittently latches the digital DC offset signal, applies the latched digital DC offset signal to the subtracting means, and applies the latched digital DC offset signal to the subtracting means. 8. The dual mode modulation system of claim 7, further comprising: means for subtracting from the sampled signal. 【請求項１０】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記手段が第１クロック速度でクロックされ、前記間欠的にラ
ッチする手段が、前記第１クロック速度よりも低い第２クロック速度でクロック
される、請求項９に記載のデュアルモード変調システム。10. The method of claim 1, wherein the means for converting the detected DC offset to a digital DC offset signal is clocked at a first clock rate, and wherein the means for intermittently latching comprises a second clock lower than the first clock rate. 10. The dual mode modulation system of claim 9, clocked at a speed. 【請求項１１】 前記補償する手段が、 前記ディジタルＤＣオフセット信号を、スケーリングされたディジタルＤＣオ
フセット信号にスケーリングする手段と、 前記間欠的にラッチする手段が前記スケーリングする手段に応答して、前記ス
ケーリングされたディジタルＤＣオフセット信号を周期的にラッチし、該ラッチ
されたスケーリングされたディジタルＤＣオフセット信号が前記サンプリングさ
れた信号から減算されるようにする、前記間欠的にラッチする手段と、 をさらに含む、請求項９に記載のデュアルモード変調システム。11. The means for compensating comprises: means for scaling the digital DC offset signal to a scaled digital DC offset signal; and means for intermittently latching comprises: Said intermittently latching means for periodically latching the obtained digital DC offset signal so that the latched scaled digital DC offset signal is subtracted from the sampled signal. The dual mode modulation system of claim 9. 【請求項１２】 前記検出する手段が低域フィルタする手段を含む、請求項
７に記載のデュアルモード変調システム。12. The dual mode modulation system according to claim 7, wherein said means for detecting comprises means for low pass filtering. 【請求項１３】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記手段が、１ビットデルタシグマアナログディジタル変換器
を含む、請求項７に記載のデュアルモード変調システム。13. The dual mode modulation system according to claim 7, wherein said means for converting the detected DC offset to a digital DC offset signal comprises a 1-bit delta-sigma analog-to-digital converter. 【請求項１４】 前記補償する手段が、 前記検出されたＤＣオフセットの極性を周期的に反転し、該極性反転された検
出されたＤＣオフセットを、前記検出されたＤＣオフセットをディジタルＤＣオ
フセット信号に変換する前記手段に印加する手段、 をさらに含む、請求項７に記載のデュアルモード変調システム。14. The compensation means for periodically inverting the polarity of the detected DC offset, converting the detected DC offset whose polarity has been inverted into a digital DC offset signal, The dual mode modulation system according to claim 7, further comprising: means for applying to said means for converting. 【請求項１５】 印加された信号をサンプリングする手段と、 前記サンプリングされた信号をアナログ信号に変換する手段と、 前記アナログ信号を低域フィルタし、フィルタされたアナログ信号を発生する
手段と、 前記低域フィルタされたアナログ信号を無線電話搬送波上に変調する手段と、 第１無線電話信号と、該第１無線電話信号よりも狭帯域の第２無線電話信号と
、を発生する手段と、 前記第１無線電話信号を前記サンプリング手段に印加し、それにより、前記サ
ンプリング手段と、前記変換手段と、前記低域フィルタ手段と、を用いて前記第
１無線電話信号を搬送波上に変調し、かつ、前記第１無線電話信号より狭帯域の
第２無線電話信号を前記サンプリング手段に印加し、それにより前記第２無線電
話信号をサンプリングし、前記サンプリング手段と、前記変換手段と、前記低域
フィルタ手段と、を用いて前記第２無線電話信号を搬送波上に変調する手段と、
を含む、デュアルモード無線電話機。15. A means for sampling the applied signal; a means for converting the sampled signal to an analog signal; a means for low-pass filtering the analog signal to generate a filtered analog signal; Means for modulating the low-pass filtered analog signal onto a radiotelephone carrier; means for generating a first radiotelephone signal and a second radiotelephone signal having a narrower band than the first radiotelephone signal; Applying a first radiotelephone signal to said sampling means, thereby modulating said first radiotelephone signal onto a carrier using said sampling means, said conversion means, and said low-pass filter means, and Applying a second radiotelephone signal of a narrower band than said first radiotelephone signal to said sampling means, thereby sampling said second radiotelephone signal, And sampling means, the converting means, and means for modulating on a carrier of the second radio telephone signal using, said low pass filter means,
Including, dual mode wireless telephone. 【請求項１６】 前記変換する手段と、前記低域フィルタする手段と、の少
なくとも１つが前記フィルタされたアナログ信号内にＤＣオフセットを導入し、 前記デュアルモード無線電話機が、前記変換する手段と、前記低域フィルタす
る手段と、の前記少なくとも１つにより導入された、前記フィルタされたアナロ
グ信号内の前記ＤＣオフセットを補償する手段をさらに含む、 請求項１５に記載のデュアルモード無線電話機。16. The dual mode radiotelephone, wherein at least one of the means for converting and the means for low pass filtering introduces a DC offset in the filtered analog signal; 16. The dual mode radiotelephone of claim 15, further comprising: means for compensating the DC offset in the filtered analog signal introduced by the at least one of the lowpass filtering means. 【請求項１７】 前記低域フィルタ手段が、前記サンプリングされた第１信
号および前記サンプリングされた第２狭帯域信号を含むパスバンドを有する固定
低域フィルタを有する固定低域フィルタであり、それにより該固定低域フィルタ
が前記第１無線電話信号および前記第２狭帯域無線電話信号の双方をフィルタす
るために用いられる、請求項１５に記載のデュアルモード無線電話機。17. The low-pass filter means is a fixed low-pass filter having a fixed low-pass filter having a passband including the sampled first signal and the sampled second narrow-band signal, whereby: 16. The dual mode wireless telephone of claim 15, wherein the fixed low pass filter is used to filter both the first wireless telephone signal and the second narrowband wireless telephone signal. 【請求項１８】 前記第１信号が直接シーケンススペクトラム拡散ＣＤＭＡ
信号であり、前記第２信号がＦＭアナログセルラ電話信号である、請求項１５に
記載のデュアルモード無線電話機。18. The method according to claim 18, wherein the first signal is a direct sequence spread spectrum CDMA.
16. The dual mode wireless telephone of claim 15, wherein the signal is a signal and the second signal is an FM analog cellular telephone signal. 【請求項１９】 前記変調手段がＩおよびＱ入力を有するＩＱ変調器を含み
、 前記サンプリング手段が第１および第２サンプラを含み、前記第１サンプラが
前記Ｉ入力に応答し、前記第２サンプラが前記Ｑ入力に応答する、 請求項１５に記載のデュアルモード無線電話機。19. The modulation means includes an IQ modulator having I and Q inputs, the sampling means includes first and second samplers, wherein the first sampler is responsive to the I input, and wherein the second sampler is responsive to the I input. 16. The dual mode wireless telephone of claim 15, wherein is responsive to the Q input. 【請求項２０】 前記補償する手段が、前記サンプリングされた信号から、
前記変換する手段と、前記低域フィルタする手段と、の前記少なくとも１つによ
り導入された前記フィルタされたアナログ信号内の前記ＤＣオフセットを表すデ
ィジタル値を減算する手段を含む、請求項１６に記載のデュアルモード無線電話
機。20. The means for compensating comprises:
17. The apparatus of claim 16, further comprising: means for subtracting a digital value representing the DC offset in the filtered analog signal introduced by the at least one of the means for converting and the means for low pass filtering. Dual mode wireless telephone. 【請求項２１】 前記補償する手段が、 前記フィルタされたアナログ信号内の前記ＤＣオフセットを検出する手段と、 前記検出されたＤＣオフセットをディジタルＤＣオフセット信号に変換する手
段と、 前記ディジタルＤＣオフセット信号を、前記サンプリングされた信号から減算
し、前記サンプリングされた信号から前記ＤＣオフセット信号を減算したものを
、前記ディジタル入力信号をアナログ信号に変換する前記手段に印加する手段と
、 を含む、請求項１６に記載のデュアルモード無線電話機。21. The means for compensating comprises: means for detecting the DC offset in the filtered analog signal; means for converting the detected DC offset into a digital DC offset signal; and the digital DC offset signal. Means for subtracting the DC offset signal from the sampled signal and applying the DC offset signal to the means for converting the digital input signal to an analog signal. 17. The dual mode wireless telephone according to item 16. 【請求項２２】 前記補償する手段が、 前記ディジタルＤＣオフセット信号を、スケーリングされたディジタルＤＣオ
フセット信号にスケーリングする手段と、 前記スケーリングする手段に応答して、前記スケーリングされたディジタルＤ
Ｃオフセット信号を、前記サンプリングされた信号から減算する前記減算する手
段と、 をさらに含む、請求項２１に記載のデュアルモード無線電話機。22. The means for compensating comprises: means for scaling the digital DC offset signal to a scaled digital DC offset signal; and responsive to the scaling means,
22. The dual mode radio telephone of claim 21, further comprising: means for subtracting a C offset signal from the sampled signal. 【請求項２３】 前記補償する手段が、 前記ディジタルＤＣオフセット信号を間欠的にラッチし、該ラッチされたディ
ジタルＤＣオフセット信号を前記減算する手段に印加し、前記ラッチされたディ
ジタルＤＣオフセット信号が前記サンプリングされた信号から減算されるように
する手段、 をさらに含む、請求項２１に記載のデュアルモード無線電話機。23. The compensating means intermittently latches the digital DC offset signal and applies the latched digital DC offset signal to the subtracting means, wherein the latched digital DC offset signal is 22. The dual mode wireless telephone of claim 21, further comprising: means for subtracting from the sampled signal. 【請求項２４】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記手段が第１クロック速度でクロックされ、前記間欠的にラ
ッチする手段が、前記第１クロック速度よりも低い第２クロック速度でクロック
される、請求項２３に記載のデュアルモード無線電話機。24. The means for converting the detected DC offset to a digital DC offset signal is clocked at a first clock rate, and wherein the means for intermittently latching comprises a second clock lower than the first clock rate. 24. The dual mode wireless telephone of claim 23, clocked at a speed. 【請求項２５】 前記補償する手段が、 前記ディジタルＤＣオフセット信号を、スケーリングされたディジタルＤＣオ
フセット信号にスケーリングする手段と、 前記間欠的にラッチする手段が前記スケーリングする手段に応答して、前記ス
ケーリングされたディジタルＤＣオフセット信号を周期的にラッチし、該ラッチ
されたスケーリングされたディジタルＤＣオフセット信号が前記サンプリングさ
れた信号から減算されるようにする、前記間欠的にラッチする手段と、 をさらに含む、請求項２３に記載のデュアルモード無線電話機。25. The means for compensating: means for scaling the digital DC offset signal to a scaled digital DC offset signal; and means for intermittently latching comprises: Said intermittent latching means further comprising: periodically latching the obtained digital DC offset signal so that the latched scaled digital DC offset signal is subtracted from the sampled signal. 24. The dual mode wireless telephone according to claim 23. 【請求項２６】 前記検出する手段が低域フィルタする手段を含む、請求項
２１に記載のデュアルモード無線電話機。26. The dual mode wireless telephone of claim 21, wherein said means for detecting comprises means for low pass filtering. 【請求項２７】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記手段が、１ビットデルタシグマアナログディジタル変換器
を含む、請求項２１に記載のデュアルモード無線電話機。27. The dual mode radio telephone of claim 21, wherein said means for converting said detected DC offset to a digital DC offset signal comprises a 1-bit delta-sigma analog-to-digital converter. 【請求項２８】 前記補償する手段が、 前記検出されたＤＣオフセットの極性を周期的に反転し、該極性反転された検
出されたＤＣオフセットを、前記検出されたＤＣオフセットをディジタルＤＣオ
フセット信号に変換する前記手段に印加する手段、 をさらに含む、請求項２１に記載のデュアルモード無線電話機。28. The compensation means, comprising: periodically inverting the polarity of the detected DC offset; converting the polarity-inverted detected DC offset into a digital DC offset signal; 22. The dual mode wireless telephone of claim 21, further comprising: means for applying to said means for converting. 【請求項２９】 第１ディジタル入力信号と、該第１ディジタル入力信号よ
り狭帯域を有する第２ディジタル入力信号と、のためのデュアルモード変調方法
であって、 前記第２ディジタル入力信号をオーバーサンプリングするステップと、 前記第１ディジタル入力信号および前記オーバーサンプリングされた第２ディ
ジタル入力信号を、アナログ信号に変換するステップと、 前記アナログ信号を低域フィルタし、フィルタされたアナログ信号を発生する
ステップと、 前記フィルタされたアナログ信号を搬送波上に変調するステップと、 を含む、前記デュアルモード変調方法。29. A dual mode modulation method for a first digital input signal and a second digital input signal having a narrower bandwidth than the first digital input signal, wherein the second digital input signal is oversampled. Converting the first digital input signal and the oversampled second digital input signal to an analog signal; low-pass filtering the analog signal to generate a filtered analog signal; Modulating the filtered analog signal onto a carrier wave. 【請求項３０】 前記変換ステップと、前記低域フィルタステップと、の少
なくとも１つが前記フィルタされたアナログ信号内にＤＣオフセットを導入し、 前記方法が、前記変換ステップと、前記低域フィルタステップと、の前記少な
くとも１つにより導入された、前記フィルタされたアナログ信号内の前記ＤＣオ
フセットを補償するステップをさらに含む、 請求項２９に記載のデュアルモード変調方法。30. The method of claim 30, wherein at least one of the converting step and the low-pass filtering step introduces a DC offset in the filtered analog signal, wherein the method comprises the steps of: converting the low-pass filtering step; 30. The method of claim 29, further comprising compensating for the DC offset in the filtered analog signal introduced by the at least one of the following. 【請求項３１】 前記補償するステップが、前記第１および第２のオーバー
サンプリングされたディジタル入力信号から、前記変換ステップと、前記低域フ
ィルタステップと、の前記少なくとも１つにより導入された、前記フィルタされ
たアナログ信号内の前記ＤＣオフセットを表すディジタル値を減算するステップ
を含む、請求項３０に記載のデュアルモード変調方法。31. The method of claim 31, wherein the compensating step is performed by the at least one of the converting step and the low-pass filtering step from the first and second oversampled digital input signals. 31. The dual mode modulation method according to claim 30, comprising subtracting a digital value representing the DC offset in the filtered analog signal. 【請求項３２】 前記補償するステップが、 前記フィルタされたアナログ信号内の前記ＤＣオフセットを検出するステップ
と、 前記検出されたＤＣオフセットをディジタルＤＣオフセット信号に変換するス
テップと、 前記ディジタルＤＣオフセット信号を、前記第１および第２のオーバーサンプ
リングされたディジタル入力信号から減算するステップと、 を含む、請求項３０に記載のデュアルモード変調方法。32. The step of compensating includes: detecting the DC offset in the filtered analog signal; converting the detected DC offset to a digital DC offset signal; and the digital DC offset signal. 31. The dual mode modulation method of claim 30, comprising: subtracting from the first and second oversampled digital input signals. 【請求項３３】 前記補償するステップが、 前記ディジタルＤＣオフセット信号を、スケーリングされたディジタルＤＣオ
フセット信号にスケーリングするステップ、 をさらに含む、請求項３２に記載のデュアルモード変調方法。33. The dual mode modulation method of claim 32, wherein the compensating step further comprises: scaling the digital DC offset signal to a scaled digital DC offset signal. 【請求項３４】 前記補償するステップが、 前記ディジタルＤＣオフセット信号を間欠的にラッチするステップ、 をさらに含む、請求項３２に記載のデュアルモード変調方法。34. The dual mode modulation method according to claim 32, wherein the compensating step further comprises: intermittently latching the digital DC offset signal. 【請求項３５】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記ステップが第１クロック速度でクロックされ、前記間欠的
にラッチするステップが、前記第１クロック速度よりも低い第２クロック速度で
クロックされる、請求項３４に記載のデュアルモード変調方法。35. The step of converting the detected DC offset to a digital DC offset signal is clocked at a first clock rate, and wherein the step of intermittently latching comprises a second clock lower than the first clock rate. 35. The dual mode modulation method according to claim 34, wherein the dual mode modulation is clocked. 【請求項３６】 前記補償するステップが、 前記ディジタルＤＣオフセット信号を、スケーリングされたディジタルＤＣオ
フセット信号にスケーリングするステップ、 をさらに含む、請求項３４に記載のデュアルモード変調方法。36. The dual mode modulation method according to claim 34, wherein the compensating step further comprises: scaling the digital DC offset signal to a scaled digital DC offset signal. 【請求項３７】 前記検出ステップが、前記フィルタされたアナログ信号を
低域フィルタするステップを含む、請求項３２に記載のデュアルモード変調方法
。37. The dual mode modulation method according to claim 32, wherein the detecting step includes a step of low-pass filtering the filtered analog signal. 【請求項３８】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記ステップが、前記検出されたＤＣオフセットをディジタル
ＤＣオフセット信号にデルタシグマアナログディジタル変換するステップを含む
、請求項３２に記載のデュアルモード変調方法。38. The method of claim 32, wherein converting the detected DC offset to a digital DC offset signal comprises converting the detected DC offset to a digital DC offset signal in delta-sigma analog-to-digital. Dual mode modulation method. 【請求項３９】 前記補償するステップが、 前記検出されたＤＣオフセットの極性を周期的に反転するステップ、 をさらに含む、請求項３２に記載のデュアルモード変調方法。39. The dual mode modulation method of claim 32, wherein the compensating step further comprises: periodically inverting the polarity of the detected DC offset. 【請求項４０】 前記第１ディジタル入力信号がＣＤＭＡ信号であり、前記
第２ディジタル入力信号がＦＭア信号である、請求項２９に記載のデュアルモー
ド変調方法。40. The dual mode modulation method according to claim 29, wherein said first digital input signal is a CDMA signal, and said second digital input signal is an FM signal. 【請求項４１】 前記ＣＤＭＡ信号が直接シーケンススペクトラム拡散信号
であり、前記ＦＭ信号がアナログセルラ電話信号である、請求項４０に記載のデ
ュアルモード変調方法。41. The dual mode modulation method according to claim 40, wherein the CDMA signal is a direct sequence spread spectrum signal and the FM signal is an analog cellular telephone signal. 【請求項４２】 前記変調ステップが、同相および直交フィルタされたアナ
ログ信号を搬送波上にＩＱ変調するステップを含む、請求項２９に記載のデュア
ルモード変調方法。42. The dual mode modulation method according to claim 29, wherein the modulating step includes IQ modulating the in-phase and quadrature-filtered analog signal onto a carrier. 【請求項４３】 前記低域フィルタするステップが、前記第１ディジタル入
力信号および前記オーバーサンプリングされた第２ディジタル入力信号を含むパ
スバンドを有する固定低域フィルタを用いるステップを含み、それにより該固定
低域フィルタが、前記第１ディジタル入力信号および前記オーバーサンプリング
された第２ディジタル入力信号の双方をフィルタするために用いられる、請求項
２９に記載のデュアルモード方法。43. The step of low-pass filtering includes using a fixed low-pass filter having a passband including the first digital input signal and the oversampled second digital input signal, whereby the fixed low-pass filter is used. 30. The dual mode method of claim 29, wherein a low pass filter is used to filter both the first digital input signal and the oversampled second digital input signal. 【請求項４４】 ディジタル入力信号のための変調システムであって、 前記ディジタル入力信号をアナログ信号に変換するディジタルアナログ変換器
と、 前記アナログ信号をフィルタし、フィルタされたアナログ信号を発生する低域
フィルタであって、前記ディジタルアナログ変換器と、前記低域フィルタと、の
少なくとも１つが、前記フィルタされたアナログ信号内へＤＣオフセットを導入
する、前記低域フィルタと、 前記フィルタされたアナログ信号を搬送波上に変調する変調器と、 前記ディジタルアナログ変換器と、前記低域フィルタと、の前記少なくとも１
つにより導入された、前記フィルタされたアナログ信号内の前記ＤＣオフセット
を補償するＤＣオフセット補償器と、 を含む、前記変調システム。44. A modulation system for a digital input signal, comprising: a digital-to-analog converter that converts the digital input signal to an analog signal; and a low pass filter that filters the analog signal to generate a filtered analog signal. A filter, wherein at least one of the digital-to-analog converter and the low-pass filter introduces a DC offset into the filtered analog signal; At least one of a modulator that modulates on a carrier; the digital-to-analog converter; and the low-pass filter.
A DC offset compensator for compensating for the DC offset in the filtered analog signal, introduced by one of the modulation systems. 【請求項４５】 前記ディジタル入力信号から、前記ディジタルアナログ変
換器と、前記低域フィルタと、の前記少なくとも１つにより導入された、前記フ
ィルタされたアナログ信号内の前記ＤＣオフセットを表すディジタル値を減算す
ることにより、前記ＤＣオフセット補償器が、前記ディジタルアナログ変換器と
、前記低域フィルタと、の前記少なくとも１つにより導入された、前記フィルタ
されたアナログ信号内の前記ＤＣオフセットを補償する、請求項４４に記載の変
調システム。45. A digital value representing the DC offset in the filtered analog signal introduced by the at least one of the digital-to-analog converter and the low-pass filter from the digital input signal. By subtracting, the DC offset compensator compensates for the DC offset in the filtered analog signal introduced by the at least one of the digital to analog converter and the low pass filter. The modulation system of claim 44. 【請求項４６】 前記ＤＣオフセット補償器が、 前記フィルタされたアナログ信号内の前記ＤＣオフセットを検出するセンサと
、 前記センサに応答して、前記検出されたＤＣオフセットをディジタルＤＣオフ
セット信号に変換するアナログディジタル変換器と、 前記アナログディジタル変換器に応答して、前記ディジタルＤＣオフセット信
号を前記ディジタル入力信号から減算し、前記ディジタル入力信号から前記ＤＣ
オフセット信号を減算したものを、前記ディジタルアナログ変換器に印加する減
算器と、 を含む、請求項４４に記載の変調システム。46. A sensor for detecting the DC offset in the filtered analog signal, wherein the DC offset compensator converts the detected DC offset into a digital DC offset signal in response to the sensor. An analog-to-digital converter, in response to the analog-to-digital converter, subtracting the digital DC offset signal from the digital input signal;
The modulation system according to claim 44, further comprising: a subtractor for applying a value obtained by subtracting an offset signal to the digital-to-analog converter. 【請求項４７】 前記ＤＣオフセット補償器が、 前記アナログディジタル変換器に応答して、前記ディジタルＤＣオフセット信
号をスケーリングされたディジタルＤＣオフセット信号にスケーリングするスケ
ーラと、 前記スケーラに応答して、前記スケーリングされたディジタルＤＣオフセット
信号を前記ディジタル入力信号から減算する前記減算器と、 をさらに含む、請求項４６に記載の変調システム。47. A scaler for scaling the digital DC offset signal into a scaled digital DC offset signal in response to the analog-to-digital converter, the DC offset compensator; and the scaling in response to the scaler. 47. The modulation system of claim 46, further comprising: a subtractor for subtracting a digital DC offset signal from the digital input signal. 【請求項４８】 前記ＤＣオフセット補償器が、 前記アナログディジタル変換器に応答して、前記ディジタルＤＣオフセット信
号を間欠的にラッチし、該ラッチされたディジタルＤＣオフセット信号を前記減
算器に印加し、前記ラッチされたディジタルＤＣオフセット信号が前記ディジタ
ル入力信号から減算されるようにするラッチ、 をさらに含む、請求項４６に記載の変調システム。48. The DC offset compensator intermittently latches the digital DC offset signal in response to the analog-to-digital converter, and applies the latched digital DC offset signal to the subtractor; 47. The modulation system of claim 46, further comprising: a latch that causes the latched digital DC offset signal to be subtracted from the digital input signal. 【請求項４９】 前記アナログディジタル変換器が第１クロック速度でクロ
ックされ、前記ラッチが、前記第１クロック速度よりも低い第２クロック速度で
クロックされる、請求項４８に記載の変調システム。49. The modulation system of claim 48, wherein said analog-to-digital converter is clocked at a first clock rate and said latch is clocked at a second clock rate lower than said first clock rate. 【請求項５０】 前記ＤＣオフセット補償器が、 前記アナログディジタル変換器に応答して、前記ディジタルＤＣオフセット信
号をスケーリングされたディジタルＤＣオフセット信号にスケーリングするスケ
ーラと、 前記スケーラに応答して、前記スケーリングされたディジタルＤＣオフセット
信号を周期的にラッチし、該ラッチされたスケーリングされたディジタルＤＣオ
フセット信号が前記ディジタル入力信号から減算されるようにする前記ラッチと
、 をさらに含む、請求項４８に記載の変調システム。50. A scaler for scaling the digital DC offset signal into a scaled digital DC offset signal in response to the analog-to-digital converter, and the scaling in response to the scaler. 49. The latch of claim 48, further comprising: periodically latching the latched digital DC offset signal such that the latched scaled digital DC offset signal is subtracted from the digital input signal. Modulation system. 【請求項５１】 前記センサが低域フィルタを含む、請求項４６に記載の変
調システム。51. The modulation system of claim 46, wherein said sensor comprises a low pass filter. 【請求項５２】 前記アナログディジタル変換器が１ビットデルタシグマア
ナログディジタル変換器である、請求項４６に記載の変調システム。52. The modulation system of claim 46, wherein said analog to digital converter is a one bit delta sigma analog to digital converter. 【請求項５３】 前記ＤＣオフセット補償器が、 前記センサに応答して、前記検出されたＤＣオフセット信号の極性を周期的に
反転し、該極性反転された検出されたＤＣオフセットを、前記アナログディジタ
ル変換器に印加する極性インバータであって、前記アナログディジタル変換器が
、前記周期的に極性反転されたＤＣオフセット信号を前記ディジタルオフセット
信号に変換する、前記極性インバータ、 をさらに含む、請求項４６に記載の変調システム。53. The DC offset compensator, in response to the sensor, periodically inverts the polarity of the detected DC offset signal, and outputs the polarity-inverted detected DC offset to the analog digital signal. 47. The polarity inverter of claim 46, further comprising a polarity inverter applied to the converter, wherein the analog-to-digital converter converts the periodically polarity-inverted DC offset signal to the digital offset signal. A modulation system as described. 【請求項５４】 ディジタル入力信号のための変調方法であって、 前記ディジタル入力信号をアナログ信号に変換するステップと、 前記アナログ信号を低域フィルタし、フィルタされたアナログ信号を発生する
ステップであって、前記変換するステップと、前記低域フィルタするステップと
、の少なくとも１つが、前記フィルタされたアナログ信号内へＤＣオフセットを
導入する、前記低域フィルタするステップと、 前記フィルタされたアナログ信号を搬送波上に変調するステップと、 前記変換するステップと、前記低域フィルタするステップと、の前記少なくと
も１つにより導入された、前記フィルタされたアナログ信号内の前記ＤＣオフセ
ットを補償するステップと、 を含む、前記変調方法。54. A method for modulating a digital input signal, the method comprising: converting the digital input signal to an analog signal; low-pass filtering the analog signal to generate a filtered analog signal. Wherein at least one of the converting and the low-pass filtering introduces a DC offset into the filtered analog signal, the low-pass filtering; and Modulating on a carrier, compensating for the DC offset in the filtered analog signal introduced by the at least one of the steps of: converting; and low-pass filtering. The modulation method. 【請求項５５】 前記補償ステップが、前記ディジタル入力信号から、前記
変換するステップと、前記低域フィルタするステップと、の前記少なくとも１つ
により導入された、前記フィルタされたアナログ信号内の前記ＤＣオフセットを
表すディジタル値を減算するステップを含む、請求項５４に記載の変調方法。55. The method according to claim 55, wherein the compensating step comprises: converting the digital input signal from the digital input signal to the DC signal in the filtered analog signal introduced by the at least one of the steps of: 55. The method of claim 54, comprising subtracting a digital value representing an offset. 【請求項５６】 前記補償ステップが、 前記フィルタされたアナログ信号内の前記ＤＣオフセットを検出するステップ
と、 前記検出されたＤＣオフセットをディジタルＤＣオフセット信号に変換するス
テップと、 前記ディジタルＤＣオフセット信号を前記ディジタル入力信号から減算するス
テップと、 を含む、請求項５４に記載の変調方法。56. The method of claim 31, wherein the compensating comprises: detecting the DC offset in the filtered analog signal; converting the detected DC offset to a digital DC offset signal; 55. The method of claim 54, comprising: subtracting from the digital input signal. 【請求項５７】 前記補償ステップが、 前記ディジタルＤＣオフセット信号を、スケーリングされたディジタルＤＣオ
フセット信号にスケーリングするステップ、 をさらに含む、請求項５６に記載の変調方法。57. The method of claim 56, wherein the compensating step further comprises: scaling the digital DC offset signal to a scaled digital DC offset signal. 【請求項５８】 前記補償ステップが、 前記ディジタルＤＣオフセット信号を間欠的にラッチするステップ、 をさらに含む、請求項５６に記載の変調方法。58. The modulation method according to claim 56, wherein the compensating step further comprises: intermittently latching the digital DC offset signal. 【請求項５９】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記ステップが、第１クロック速度でクロックされ、前記間欠
的にラッチするステップが、前記第１クロック速度よりも低い第２クロック速度
でクロックされる、請求項５８に記載の変調方法。59. The step of converting the detected DC offset to a digital DC offset signal is clocked at a first clock rate, and wherein the step of intermittently latching is performed at a second clock rate lower than the first clock rate. The method of claim 58, wherein the modulation method is clocked at a clock rate. 【請求項６０】 前記補償ステップが、 前記ディジタルＤＣオフセット信号をスケーリングされたディジタルＤＣオフ
セット信号にスケーリングするステップ、 をさらに含む、請求項５８に記載の変調方法。60. The method of claim 58, wherein the compensating step further comprises: scaling the digital DC offset signal to a scaled digital DC offset signal. 【請求項６１】 前記検出ステップが前記フィルタされたアナログ信号を低
域フィルタするステップを含む、請求項５６に記載の変調方法。61. The method of claim 56, wherein said detecting step comprises low-pass filtering said filtered analog signal. 【請求項６２】 前記検出されたＤＣオフセットをディジタルＤＣオフセッ
ト信号に変換する前記ステップが、前記検出されたＤＣオフセットをディジタル
ＤＣオフセット信号にデルタシグマアナログディジタル変換するステップを含む
、請求項５６に記載の変調方法。62. The method of claim 56, wherein converting the detected DC offset to a digital DC offset signal comprises converting the detected DC offset to a digital DC offset signal in delta-sigma analog-to-digital. Modulation method. 【請求項６３】 前記補償ステップが、 前記検出されたＤＣオフセットの極性を周期的に反転するステップ、 をさらに含む、請求項５６に記載の変調方法。63. The method of claim 56, wherein the compensating step further comprises: periodically inverting the polarity of the detected DC offset.
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