JP2002531949A - ２組の活性領域の間で共用されるゲート電極を有する半導体デバイスおよびその製作方法 - Google Patents
２組の活性領域の間で共用されるゲート電極を有する半導体デバイスおよびその製作方法Info
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Abstract
(57)【要約】
２組の活性領域によって共用されるゲート電極を有する半導体デバイス、およびその製造方法を提供する。実施例の１つにおいては第１の基板が与えられ、その第１の基板の上にゲート電極が配される。ゲート電極の上に第２の基板が配される。第１の組の活性領域がゲート電極に近接する第１の基板の部分に配され、第２の組の活性領域がゲート電極の上に第２の基板に近接して配される。この２組の活性領域はともにつながれても、または別々に用いられてもよい。
Description
【０００１】
この発明は一般的に半導体デバイスに関し、より特定的には、２組の活性領域
の間で共用されるゲート電極を有する半導体デバイス、およびデバイスなどを製
作する方法に関する。
の間で共用されるゲート電極を有する半導体デバイス、およびデバイスなどを製
作する方法に関する。
【０００２】
過去数十年間にわたり、電子工業は半導体技術を用いて小さくかつ高度に一体
化した電子デバイスを製作することによって革命を起こした。現在用いられる最
も一般的な半導体技術はシリコンベースである。多様な半導体デバイスが製造さ
れており、それらは数多くの学問分野にさまざまな適用を有する。こうしたシリ
コンベースの半導体デバイスの１つに、金属酸化膜半導体（ＭＯＳ）トランジス
タがある。
化した電子デバイスを製作することによって革命を起こした。現在用いられる最
も一般的な半導体技術はシリコンベースである。多様な半導体デバイスが製造さ
れており、それらは数多くの学問分野にさまざまな適用を有する。こうしたシリ
コンベースの半導体デバイスの１つに、金属酸化膜半導体（ＭＯＳ）トランジス
タがある。
【０００３】 図１に、典型的なＭＯＳ半導体デバイスの主要な構成要素を示す。このデバイ
スは一般的に半導体基板１０１を含み、その上にゲート電極１０３が配される。
ゲート電極１０３は導体として作用する。入力信号は典型的にはゲート端子（図
示せず）を介してゲート電極１０３に印加される。半導体基板１０１中に濃くド
ーピングしたソース／ドレイン領域１０５が形成され、ソース／ドレイン端子（
図示せず）に接続される。典型的なＭＯＳトランジスタは対称であり、すなわち
ソースおよびドレインを互いに交換できる。ある領域がソースとして作用するか
、またはドレインとして作用するかは、それぞれに印加される電圧と、作られる
デバイスの型（たとえばＰＭＯＳ、ＮＭＯＳなど）とに依存する。
スは一般的に半導体基板１０１を含み、その上にゲート電極１０３が配される。
ゲート電極１０３は導体として作用する。入力信号は典型的にはゲート端子（図
示せず）を介してゲート電極１０３に印加される。半導体基板１０１中に濃くド
ーピングしたソース／ドレイン領域１０５が形成され、ソース／ドレイン端子（
図示せず）に接続される。典型的なＭＯＳトランジスタは対称であり、すなわち
ソースおよびドレインを互いに交換できる。ある領域がソースとして作用するか
、またはドレインとして作用するかは、それぞれに印加される電圧と、作られる
デバイスの型（たとえばＰＭＯＳ、ＮＭＯＳなど）とに依存する。
【０００４】 半導体基板１０１中のゲート電極１０３の下にチャネル領域１０７が形成され
て、ソース／ドレイン領域１０５を分離する。このチャネルは典型的には、ソー
ス／ドレイン領域１０５のドーパントとは反対の型のドーパントによって薄くド
ーピングされる。ゲート電極１０３は一般的に、絶縁層１０９、典型的にはＳｉ
Ｏ2などの酸化物層によって半導体基板１０１から分離される。ゲート絶縁層１
０９が設けられることによって、ゲート電極１０３とソース／ドレイン領域１０
５またはチャネル領域１０７との間に電流が流れることが防がれる。
て、ソース／ドレイン領域１０５を分離する。このチャネルは典型的には、ソー
ス／ドレイン領域１０５のドーパントとは反対の型のドーパントによって薄くド
ーピングされる。ゲート電極１０３は一般的に、絶縁層１０９、典型的にはＳｉ
Ｏ2などの酸化物層によって半導体基板１０１から分離される。ゲート絶縁層１
０９が設けられることによって、ゲート電極１０３とソース／ドレイン領域１０
５またはチャネル領域１０７との間に電流が流れることが防がれる。
【０００５】 ソース／ドレイン領域１０５が形成された後、基板１０１の上に接触形成層と
呼ばれる比較的厚い酸化物層（図示せず）が配される。接触形成層には一般的に
開口部が切り込むことによって、ソース／ドレイン領域１０５およびゲート電極
１０３の表面を露出する。次いで露出された領域をタングステンなどの金属によ
って充填することにより接触を形成し、これは能動素子をチップ上のその他のデ
バイスに接続するために用いられる。
呼ばれる比較的厚い酸化物層（図示せず）が配される。接触形成層には一般的に
開口部が切り込むことによって、ソース／ドレイン領域１０５およびゲート電極
１０３の表面を露出する。次いで露出された領域をタングステンなどの金属によ
って充填することにより接触を形成し、これは能動素子をチップ上のその他のデ
バイスに接続するために用いられる。
【０００６】 動作中、典型的にはソースおよびドレイン端子の間に出力電圧が生じる。ゲー
ト電極１０３に入力電圧が印加されるとき、チャネル領域１０７中に横方向の電
界がもたらされる。横方向の電界を変化させることによって、ソース領域とドレ
イン領域との間のチャネル領域１０７の導電率を調節できる。この態様で、電界
はチャネル領域１０７を通る電流を制御する。この型のデバイスは一般的にＭＯ
Ｓ電界効果トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。
ト電極１０３に入力電圧が印加されるとき、チャネル領域１０７中に横方向の電
界がもたらされる。横方向の電界を変化させることによって、ソース領域とドレ
イン領域との間のチャネル領域１０７の導電率を調節できる。この態様で、電界
はチャネル領域１０７を通る電流を制御する。この型のデバイスは一般的にＭＯ
Ｓ電界効果トランジスタ（ＭＯＳＦＥＴ）と呼ばれる。
【０００７】 前述のような半導体デバイスは、近年の電子デバイスのほとんどを構成するた
めに多数用いられている。こうした電子デバイスの能力を増加させるために、単
一のシリコンウェハ中により多数のこうしたデバイスを一体化する必要がある。
所与の表面領域上により多数のデバイスを形成するために半導体デバイスは縮小
される（すなわちより小さくされる）ため、デバイスの構造およびこうしたデバ
イスを作るために用いられる製作技術を変更する必要がある。
めに多数用いられている。こうした電子デバイスの能力を増加させるために、単
一のシリコンウェハ中により多数のこうしたデバイスを一体化する必要がある。
所与の表面領域上により多数のデバイスを形成するために半導体デバイスは縮小
される（すなわちより小さくされる）ため、デバイスの構造およびこうしたデバ
イスを作るために用いられる製作技術を変更する必要がある。
【０００８】
この発明は一般的に、２組の活性領域によって共用されるゲート電極を有する
半導体デバイスと、その製作方法とを提供する。この発明の実施例の１つに従う
と、半導体デバイスは、第１の基板の上および第２の基板の下にゲート電極を形
成し、ゲート電極の下に第１の基板と結合させて第１の組の活性領域を形成し、
ゲート電極の上に第２の基板と結合させて第２の組の活性領域を形成することに
よって形成される。２組の活性領域をたとえば別々に用いて２つのトランジスタ
を効果的に形成してもよい。代替的には、２組の活性領域をつないで単一のトラ
ンジスタを効果的に形成してもよい。
半導体デバイスと、その製作方法とを提供する。この発明の実施例の１つに従う
と、半導体デバイスは、第１の基板の上および第２の基板の下にゲート電極を形
成し、ゲート電極の下に第１の基板と結合させて第１の組の活性領域を形成し、
ゲート電極の上に第２の基板と結合させて第２の組の活性領域を形成することに
よって形成される。２組の活性領域をたとえば別々に用いて２つのトランジスタ
を効果的に形成してもよい。代替的には、２組の活性領域をつないで単一のトラ
ンジスタを効果的に形成してもよい。
【０００９】 別の実施例に従うと、半導体デバイスは第１の基板と、第１の基板の上に配さ
れるゲート電極とを含む。ゲート電極の上に第２の基板が配される。第１の基板
の部分にゲート電極に近接して第１の組の活性領域が配され、ゲート電極の上に
第２の基板に近接して第２の組の活性領域が配される。前述のとおり、この２組
の活性領域はたとえば別々に用いられても、互いにつながれてもよい。
れるゲート電極とを含む。ゲート電極の上に第２の基板が配される。第１の基板
の部分にゲート電極に近接して第１の組の活性領域が配され、ゲート電極の上に
第２の基板に近接して第２の組の活性領域が配される。前述のとおり、この２組
の活性領域はたとえば別々に用いられても、互いにつながれてもよい。
【００１０】 前述のこの発明の概要は、この発明の例示される各実施例またはすべての実現
例を説明することを意図するものではない。図面および以下の詳細な説明によっ
てこれらの実施例をより特定的に例示する。
例を説明することを意図するものではない。図面および以下の詳細な説明によっ
てこれらの実施例をより特定的に例示する。
【００１１】 添付の図面とともに、この発明のさまざまな実施例の以下の詳細な説明を考慮
することにより、この発明はより完全に理解されるであろう。
することにより、この発明はより完全に理解されるであろう。
【００１２】 この発明はさまざまな変更形および代替的な形に従うが、図面においては例と
してその特定のものを示し、詳細に説明する。しかし、これは説明する特定の実
施例にこの発明を制限することを意図するものではないことが理解されるべきで
ある。反対にその意図は、添付の請求項によって定められるこの発明の趣旨およ
び範囲内にあるすべての変更形、同等のものおよび代替形を包含することにある
。
してその特定のものを示し、詳細に説明する。しかし、これは説明する特定の実
施例にこの発明を制限することを意図するものではないことが理解されるべきで
ある。反対にその意図は、添付の請求項によって定められるこの発明の趣旨およ
び範囲内にあるすべての変更形、同等のものおよび代替形を包含することにある
。
【００１３】
この発明は、特にＭＯＳ、ＣＭＯＳおよびＢｉＣＭＯＳ構造を含む多くの半導
体デバイスの製作に適用可能であると考えられる。この発明は、チップ上のトラ
ンジスタの密度を増加させるために特に適している。この発明を制限するもので
はないが、以下に提供する例に関連するこうしたデバイスの製作プロセスおよび
特性の考察を通じて、この発明のさまざまな局面の評価が得られる。
体デバイスの製作に適用可能であると考えられる。この発明は、チップ上のトラ
ンジスタの密度を増加させるために特に適している。この発明を制限するもので
はないが、以下に提供する例に関連するこうしたデバイスの製作プロセスおよび
特性の考察を通じて、この発明のさまざまな局面の評価が得られる。
【００１４】 図２Ａ−２Ｆに、２組の活性領域によって共用されるゲート電極を有する半導
体デバイスを製作するための例示的なプロセスを例示する。この例示的なプロセ
スにおいて、第１の基板２０１の上に第１のゲート絶縁層２０３が形成される。
第１の基板２０１は典型的にはシリコンなどの半導体材料から形成される。第１
のゲート絶縁層２０３は、たとえば周知の蒸着または成長技術を用いていくつか
の異なる絶縁材料から形成されてもよい。好適な材料にはたとえば二酸化シリコ
ンなどの酸化物、または二酸化チタンなどの誘電率のより高い酸化金属が含まれ
る。
体デバイスを製作するための例示的なプロセスを例示する。この例示的なプロセ
スにおいて、第１の基板２０１の上に第１のゲート絶縁層２０３が形成される。
第１の基板２０１は典型的にはシリコンなどの半導体材料から形成される。第１
のゲート絶縁層２０３は、たとえば周知の蒸着または成長技術を用いていくつか
の異なる絶縁材料から形成されてもよい。好適な材料にはたとえば二酸化シリコ
ンなどの酸化物、または二酸化チタンなどの誘電率のより高い酸化金属が含まれ
る。
【００１５】 第１のゲート絶縁層２０３は、ゲート電極を第１の基板２０１から分離するた
めに用いられる。第１のゲート絶縁層２０５の厚みは典型的に、ゲート絶縁層の
誘電率を考慮して、形成されるデバイスの所望の動作特性に基づいて選択される
。多くの適用に対し、この層の厚みは、１０から２５オングストローム（Å）の
ＳｉＯ2と同等の容量を与えるよう選択される。
めに用いられる。第１のゲート絶縁層２０５の厚みは典型的に、ゲート絶縁層の
誘電率を考慮して、形成されるデバイスの所望の動作特性に基づいて選択される
。多くの適用に対し、この層の厚みは、１０から２５オングストローム（Å）の
ＳｉＯ2と同等の容量を与えるよう選択される。
【００１６】 第１のゲート絶縁層２０３を形成するのに先立ち、第１の基板２０１中に典型
的にはドーパントが与えられて第１の基板２０１の上面の近くに電圧閾値領域が
形成され、閾値領域の下に（典型的にはその後形成される活性領域とほぼ同じ深
さに）パンチスルー領域が形成され、任意には基板２０１中にウェル領域が形成
される。たとえば公知の注入技術を用いて背景ドーパントが与えられてもよい。
背景ドーパントの導電型は、形成されるトランジスタの型と典型的には類似であ
り、それに依存する。ＮＭＯＳまたはｎ−チャネルトランジスタに対しては、背
景ドーパントは典型的にはｐ−型であり、ＰＭＯＳまたはｐ−チャネルデバイス
に対しては、典型的にはｎ−型の背景ドーパントが用いられる。
的にはドーパントが与えられて第１の基板２０１の上面の近くに電圧閾値領域が
形成され、閾値領域の下に（典型的にはその後形成される活性領域とほぼ同じ深
さに）パンチスルー領域が形成され、任意には基板２０１中にウェル領域が形成
される。たとえば公知の注入技術を用いて背景ドーパントが与えられてもよい。
背景ドーパントの導電型は、形成されるトランジスタの型と典型的には類似であ
り、それに依存する。ＮＭＯＳまたはｎ−チャネルトランジスタに対しては、背
景ドーパントは典型的にはｐ−型であり、ＰＭＯＳまたはｐ−チャネルデバイス
に対しては、典型的にはｎ−型の背景ドーパントが用いられる。
【００１７】 第１の絶縁層２０３の上にゲート電極層２０５が形成される。ゲート電極層２
０５は、たとえば公知の蒸着技術を用いて多結晶シリコンまたは金属から形成さ
れてもよい。多結晶シリコンで形成されるとき、ゲート電極層２０５は好適な拡
散または注入技術を用いてインサイチュでドーピングされても、または蒸着後に
ドーピングされてもよい。このゲート電極層２０５は、２組の活性領域に対する
ゲート電極を形成するために用いられる。ゲート電極層２０５の厚みは典型的に
はゲート電極の所望の厚みを考慮して選択される。多くの適用に対し、好適な厚
みは５０００から１００００Åの範囲である。
０５は、たとえば公知の蒸着技術を用いて多結晶シリコンまたは金属から形成さ
れてもよい。多結晶シリコンで形成されるとき、ゲート電極層２０５は好適な拡
散または注入技術を用いてインサイチュでドーピングされても、または蒸着後に
ドーピングされてもよい。このゲート電極層２０５は、２組の活性領域に対する
ゲート電極を形成するために用いられる。ゲート電極層２０５の厚みは典型的に
はゲート電極の所望の厚みを考慮して選択される。多くの適用に対し、好適な厚
みは５０００から１００００Åの範囲である。
【００１８】 ゲート電極層２０５の上に第２のゲート絶縁層２０７が形成される。第２のゲ
ート絶縁層２０７は、たとえば周知の蒸着または成長技術を用いて、いくつかの
異なる絶縁材料から形成されてもよい。好適な材料には二酸化シリコンなどの酸
化物、または二酸化チタンなどの酸化金属が含まれる。この第２のゲート絶縁層
２０７は、ゲート電極を第２の基板から分離するために用いられ、典型的には形
成されるデバイスの所望の動作特性および層の誘電率に基づいて選択される厚み
を有する。多くの適用に対し、この層の厚みは１０から２５ÅのＳｉＯ2と同等
の容量を与えるよう選択される。
ート絶縁層２０７は、たとえば周知の蒸着または成長技術を用いて、いくつかの
異なる絶縁材料から形成されてもよい。好適な材料には二酸化シリコンなどの酸
化物、または二酸化チタンなどの酸化金属が含まれる。この第２のゲート絶縁層
２０７は、ゲート電極を第２の基板から分離するために用いられ、典型的には形
成されるデバイスの所望の動作特性および層の誘電率に基づいて選択される厚み
を有する。多くの適用に対し、この層の厚みは１０から２５ÅのＳｉＯ2と同等
の容量を与えるよう選択される。
【００１９】 第２のゲート絶縁層２０７の上に第２の基板層２０９が形成される。第２の基
板層２０９は、たとえば公知の蒸着技術を用いてたとえばシリコンから形成され
てもよい。たとえば、第２の基板層２０９は化学気相成長（ＣＶＤ）または低圧
化学気相成長（ＬＰＣＶＤ）技術を用いて多結晶シリコンから形成されてもよい
。典型的には、第２の基板層２０９はドーピングされていない状態で形成され、
その後の処理において適切にドーピングされる。第２の基板層２０９は、ゲート
電極層２０５から形成されるゲート電極と結合される上側基板として用いられる
。多くの適用に対し、第２の基板層２０９の厚みは５，０００から２０，０００
Åの範囲であってもよい。
板層２０９は、たとえば公知の蒸着技術を用いてたとえばシリコンから形成され
てもよい。たとえば、第２の基板層２０９は化学気相成長（ＣＶＤ）または低圧
化学気相成長（ＬＰＣＶＤ）技術を用いて多結晶シリコンから形成されてもよい
。典型的には、第２の基板層２０９はドーピングされていない状態で形成され、
その後の処理において適切にドーピングされる。第２の基板層２０９は、ゲート
電極層２０５から形成されるゲート電極と結合される上側基板として用いられる
。多くの適用に対し、第２の基板層２０９の厚みは５，０００から２０，０００
Åの範囲であってもよい。
【００２０】 第２の基板層２０９の上にキャップ層２１１が形成される。キャップ層２１１
は、たとえば公知の蒸着技術を用いていくつかの異なる絶縁材料から形成されて
もよい。好適な材料には二酸化シリコンなどの酸化物が含まれる。キャップ層２
１１は、第１の基板２０１中に注入される活性領域ドーパントが第２の基板層２
０９に入り込むことを防ぐために少なくとも部分的に用いられてもよい。多くの
適用に対し、キャップ層２１１の好適な厚みは５００から１，０００Åの範囲で
ある。その結果得られる構造を図２Ａに例示する。
は、たとえば公知の蒸着技術を用いていくつかの異なる絶縁材料から形成されて
もよい。好適な材料には二酸化シリコンなどの酸化物が含まれる。キャップ層２
１１は、第１の基板２０１中に注入される活性領域ドーパントが第２の基板層２
０９に入り込むことを防ぐために少なくとも部分的に用いられてもよい。多くの
適用に対し、キャップ層２１１の好適な厚みは５００から１，０００Åの範囲で
ある。その結果得られる構造を図２Ａに例示する。
【００２１】 キャップ層２１１を形成する前または後に、第２の基板層２０９に背景ドーパ
ントが与えられる。典型的には、第２の基板層２０９にドーパントが注入される
ことにより、その層に対する好適な背景ドーピング導電率および型が与えられ、
第２のゲート絶縁層２０７に近い第２の基板層２０９の底部に電圧閾値（ＶＴ）
領域が形成され、任意にはその電圧閾値領域の上（たとえば第２の基板底部から
３００−５００Å）にパンチスルー領域が形成される。典型的には、背景ドーピ
ングとＶＴおよびパンチスルー領域とは、類似の導電型のドーパントを用いて形
成される。第２の基板層２０９において用いられるドーパントの導電型は、第１
の基板２０１中の背景ドーパントの導電型と同じであっても異なっていてもよい
。
ントが与えられる。典型的には、第２の基板層２０９にドーパントが注入される
ことにより、その層に対する好適な背景ドーピング導電率および型が与えられ、
第２のゲート絶縁層２０７に近い第２の基板層２０９の底部に電圧閾値（ＶＴ）
領域が形成され、任意にはその電圧閾値領域の上（たとえば第２の基板底部から
３００−５００Å）にパンチスルー領域が形成される。典型的には、背景ドーピ
ングとＶＴおよびパンチスルー領域とは、類似の導電型のドーパントを用いて形
成される。第２の基板層２０９において用いられるドーパントの導電型は、第１
の基板２０１中の背景ドーパントの導電型と同じであっても異なっていてもよい
。
【００２２】 次いで、基板２０１上の層の積み重ねをエッチングすることにより、図２Ｂに
例示されるように１つまたはそれ以上の積み重ね構造（その１つのみを示す）が
形成される。この積み重ね層は、たとえば公知のフォトリソグラフィおよびエッ
チング技術を用いてエッチングされてもよい。この積み重ね構造２１３は一般的
に、第１のゲート絶縁層２０３ａおよび第２のゲート絶縁層２０７ａの間に配さ
れたゲート電極２０５ａと、第２のゲート絶縁層２０７ａの上に配された第２の
基板２０９ａと、基板２０９ａの上に配されたキャップ層２１１ａとを含む。積
み重ね構造の幅は典型的にはゲート電極２０５ａの所望の幅に基づいて選択され
る。多くの適用に対し、好適な幅は０．１から０．２５ミクロンまたはそれ以上
の範囲である。
例示されるように１つまたはそれ以上の積み重ね構造（その１つのみを示す）が
形成される。この積み重ね層は、たとえば公知のフォトリソグラフィおよびエッ
チング技術を用いてエッチングされてもよい。この積み重ね構造２１３は一般的
に、第１のゲート絶縁層２０３ａおよび第２のゲート絶縁層２０７ａの間に配さ
れたゲート電極２０５ａと、第２のゲート絶縁層２０７ａの上に配された第２の
基板２０９ａと、基板２０９ａの上に配されたキャップ層２１１ａとを含む。積
み重ね構造の幅は典型的にはゲート電極２０５ａの所望の幅に基づいて選択され
る。多くの適用に対し、好適な幅は０．１から０．２５ミクロンまたはそれ以上
の範囲である。
【００２３】 基板２０１中に、積み重ね構造２１３に近接して、第１の組の活性領域２１５
が形成される。活性領域２１５はソースおよびドレイン領域として用いられ、た
とえば公知の注入技術を用いて形成されてもよい。活性領域２１５を形成する前
、その間またはその後に、積み重ね構造２１３の側壁にスペーサ２１７が形成さ
れてもよい。たとえば、ＬＤＤ（薄くドーピングしたドレイン）活性領域が形成
されるとき、ＬＤＤ注入の後、かつソース／ドレイン注入の前にスペーサを形成
することによって、ソース／ドレイン注入の積み重ね構造２１３からの間隔を置
いてもよい。その後これらのスペーサはスペーサ２１７として用いられてもよく
、または所望であればソース／ドレイン注入の後に広げられてもよい。
が形成される。活性領域２１５はソースおよびドレイン領域として用いられ、た
とえば公知の注入技術を用いて形成されてもよい。活性領域２１５を形成する前
、その間またはその後に、積み重ね構造２１３の側壁にスペーサ２１７が形成さ
れてもよい。たとえば、ＬＤＤ（薄くドーピングしたドレイン）活性領域が形成
されるとき、ＬＤＤ注入の後、かつソース／ドレイン注入の前にスペーサを形成
することによって、ソース／ドレイン注入の積み重ね構造２１３からの間隔を置
いてもよい。その後これらのスペーサはスペーサ２１７として用いられてもよく
、または所望であればソース／ドレイン注入の後に広げられてもよい。
【００２４】 各スペーサ２１７の上部が取除かれることによって、ゲート電極２０５ａと結
合される第２の、上側の組の活性領域が形成される。スペーサ２１７のこれらの
部分は典型的には、キャップ層２１１ａをそのまま残して選択的に取除かれる。
したがってスペーサ２１７の材料は、キャップ層の材料を考慮して好適に選択さ
れる。キャップ層２１３が二酸化シリコンから形成されるとき、スペーサ２１７
はたとえば窒化物または酸窒化物から形成されてもよい。スペーサ２１７の幅は
典型的には第２の組の活性領域の幅を定める。多くの適用に対し、好適なスペー
サの幅は３００から８００Åの範囲である。その結果得られる構造を図２Ｃに例
示する。
合される第２の、上側の組の活性領域が形成される。スペーサ２１７のこれらの
部分は典型的には、キャップ層２１１ａをそのまま残して選択的に取除かれる。
したがってスペーサ２１７の材料は、キャップ層の材料を考慮して好適に選択さ
れる。キャップ層２１３が二酸化シリコンから形成されるとき、スペーサ２１７
はたとえば窒化物または酸窒化物から形成されてもよい。スペーサ２１７の幅は
典型的には第２の組の活性領域の幅を定める。多くの適用に対し、好適なスペー
サの幅は３００から８００Åの範囲である。その結果得られる構造を図２Ｃに例
示する。
【００２５】 活性領域２１５を形成した後に、半導体構造をアニールすることによって活性
領域２１５中のドーパントを活性化してもよい。このアニールによって、第２の
基板２０９ａ中の背景ドーパント、基板２０１中の背景ドーパント、およびもし
あればゲート電極２０５ａ中のドーパントを活性化してもよい。代替的には、背
景ドーパントおよびあらゆるゲート電極ドーパントを活性化するために別のアニ
ールを行なってもよい。
領域２１５中のドーパントを活性化してもよい。このアニールによって、第２の
基板２０９ａ中の背景ドーパント、基板２０１中の背景ドーパント、およびもし
あればゲート電極２０５ａ中のドーパントを活性化してもよい。代替的には、背
景ドーパントおよびあらゆるゲート電極ドーパントを活性化するために別のアニ
ールを行なってもよい。
【００２６】 図２Ｄに例示するとおり、基板２０１の上にスペーサ２１７に近接して絶縁層
２１９が形成される。絶縁層２１９は典型的に、スペーサ２１７の部分を取除く
ときにもそのまま残るような材料から形成される。スペーサ２１７が窒化物また
は酸窒化物から形成されるとき、絶縁フィルム２１９はたとえば二酸化シリコン
から形成されてもよい。絶縁フィルム２１９は公知の技術を用いて形成されても
よい。たとえば公知の蒸着およびポリシング技術を用いて、たとえば絶縁材料の
層を基板２０１の上に蒸着し、ポリシングすることによってスペーサ２１７の上
面を露出させてもよい。
２１９が形成される。絶縁層２１９は典型的に、スペーサ２１７の部分を取除く
ときにもそのまま残るような材料から形成される。スペーサ２１７が窒化物また
は酸窒化物から形成されるとき、絶縁フィルム２１９はたとえば二酸化シリコン
から形成されてもよい。絶縁フィルム２１９は公知の技術を用いて形成されても
よい。たとえば公知の蒸着およびポリシング技術を用いて、たとえば絶縁材料の
層を基板２０１の上に蒸着し、ポリシングすることによってスペーサ２１７の上
面を露出させてもよい。
【００２７】 図２Ｅに例示されるとおり、スペーサ２１７の上部を取除くことによって開口
部２２１が形成される。後述するとおり、各開口部２２１中に活性領域が形成さ
れる。開口部２２１の深さは典型的には、第２の基板層／第２のゲート絶縁層界
面まで延在する。スペーサ２１７の上部は、いくつかの異なるエッチング技術を
用いて、キャップ層２１１ａおよび絶縁層２１９を実質的にそのまま残しながら
選択的にスペーサ２１７をエッチングすることによって取除いてもよい。多くの
適用に対し、好適なエッチング技術はプラズマエッチングを含む。典型的には、
時限式のエッチングを用いてスペーサ２１７の上部の除去を行なうことにより、
開口部２２１の所望の深さを与える。
部２２１が形成される。後述するとおり、各開口部２２１中に活性領域が形成さ
れる。開口部２２１の深さは典型的には、第２の基板層／第２のゲート絶縁層界
面まで延在する。スペーサ２１７の上部は、いくつかの異なるエッチング技術を
用いて、キャップ層２１１ａおよび絶縁層２１９を実質的にそのまま残しながら
選択的にスペーサ２１７をエッチングすることによって取除いてもよい。多くの
適用に対し、好適なエッチング技術はプラズマエッチングを含む。典型的には、
時限式のエッチングを用いてスペーサ２１７の上部の除去を行なうことにより、
開口部２２１の所望の深さを与える。
【００２８】 図２Ｆに例示されるとおり、開口部２２１中に活性領域２２３が形成される。
活性領域２２３は、たとえば公知の蒸着およびポリシング技術を用いていくつか
の異なる導電材料から形成されてもよい。多くの適用に対し、好適な材料はコバ
ルトタングステンまたは銅などの金属、またはドーピングされた多結晶シリコン
を含む。活性領域２２３は、ゲート電極２０５ａおよび第２の基板２０９ａに結
合される第２の、上側の組の活性領域を形成する。活性領域２２３の形成に続き
、典型的には能動素子への接触が形成され、公知の製作ステップによって処理が
継続されて最終的なデバイス構造が完成する。能動素子への接触を形成するため
の例示的な技術を後述する。
活性領域２２３は、たとえば公知の蒸着およびポリシング技術を用いていくつか
の異なる導電材料から形成されてもよい。多くの適用に対し、好適な材料はコバ
ルトタングステンまたは銅などの金属、またはドーピングされた多結晶シリコン
を含む。活性領域２２３は、ゲート電極２０５ａおよび第２の基板２０９ａに結
合される第２の、上側の組の活性領域を形成する。活性領域２２３の形成に続き
、典型的には能動素子への接触が形成され、公知の製作ステップによって処理が
継続されて最終的なデバイス構造が完成する。能動素子への接触を形成するため
の例示的な技術を後述する。
【００２９】 図２Ｆに図示される構造は、第１の基板２０１およびゲート電極２０５ａに結
合される第１の組の活性領域２１５と、第２の基板２０９ａおよびゲート電極２
０５ａに結合される第２の組の活性領域２２３とを含む。図２Ｆに図示される構
造はいくつかの異なる態様で用いられてもよい。たとえば、活性領域２２３と、
基板２０９ａと、ゲート電極２０５ａとを第１のトランジスタとして用い、下側
の活性領域２１５と、基板２０１と、共用ゲート電極２０５ａとを第２のトラン
ジスタとして用いてもよい。評価されるとおり、各トランジスタの型（たとえば
ｎ−チャネルまたはｐ−チャネル）は、横方向の電界下におけるそれぞれのチャ
ネル領域の導電型に依存する。この２つの分離したトランジスタは同じ型であっ
ても異なる型であってもよい。たとえばいくつかの異なる論理デバイスにおいて
、このさまざまな組合せは有用であり得る。図３Ｂ′に示される別の実施例にお
いて、上側の組の活性領域２２３′は下側の組の活性領域２１５′とつながれる
ことによって単一のトランジスタを形成する。
合される第１の組の活性領域２１５と、第２の基板２０９ａおよびゲート電極２
０５ａに結合される第２の組の活性領域２２３とを含む。図２Ｆに図示される構
造はいくつかの異なる態様で用いられてもよい。たとえば、活性領域２２３と、
基板２０９ａと、ゲート電極２０５ａとを第１のトランジスタとして用い、下側
の活性領域２１５と、基板２０１と、共用ゲート電極２０５ａとを第２のトラン
ジスタとして用いてもよい。評価されるとおり、各トランジスタの型（たとえば
ｎ−チャネルまたはｐ−チャネル）は、横方向の電界下におけるそれぞれのチャ
ネル領域の導電型に依存する。この２つの分離したトランジスタは同じ型であっ
ても異なる型であってもよい。たとえばいくつかの異なる論理デバイスにおいて
、このさまざまな組合せは有用であり得る。図３Ｂ′に示される別の実施例にお
いて、上側の組の活性領域２２３′は下側の組の活性領域２１５′とつながれる
ことによって単一のトランジスタを形成する。
【００３０】 前述のプロセスを用いて、単一のゲート電極は上側および下側の組の活性領域
に結合されてもよい。活性領域の各組および共用ゲート電極は異なるトランジス
タとして用いられてもよい。このことにより、たとえば基板上のトランジスタの
密度を増加させることができる。代替的には、２組の活性領域をともにつないで
もよい。このことによりたとえば、その結果得られるトランジスタデバイスの駆
動電流を増加させることができる。
に結合されてもよい。活性領域の各組および共用ゲート電極は異なるトランジス
タとして用いられてもよい。このことにより、たとえば基板上のトランジスタの
密度を増加させることができる。代替的には、２組の活性領域をともにつないで
もよい。このことによりたとえば、その結果得られるトランジスタデバイスの駆
動電流を増加させることができる。
【００３１】 図３Ａ−３Ｆに、図２Ｆにおいて示される構造の能動素子に接触を形成するた
めの例示的なプロセスを例示する。これらの例示的な技術は参照のために与えら
れるものであって、この発明の範囲を制限することを意図するものではない。能
動素子を接触させるためにいくつかの異なる技術を用いてもよい。図３Ａにおい
ては、図２Ｆの構造の上に絶縁層３０１が形成される。絶縁層３０１は、たとえ
ば公知の蒸着技術を用いていくつかの異なる材料から形成されてもよい。多くの
適用に対し、好適な材料は二酸化シリコンなどの酸化物を含む。
めの例示的なプロセスを例示する。これらの例示的な技術は参照のために与えら
れるものであって、この発明の範囲を制限することを意図するものではない。能
動素子を接触させるためにいくつかの異なる技術を用いてもよい。図３Ａにおい
ては、図２Ｆの構造の上に絶縁層３０１が形成される。絶縁層３０１は、たとえ
ば公知の蒸着技術を用いていくつかの異なる材料から形成されてもよい。多くの
適用に対し、好適な材料は二酸化シリコンなどの酸化物を含む。
【００３２】 次いで絶縁層３０１を選択的にマスクすることにより、共用ゲート電極３０２
への接触が形成されるウェハの第１の領域を覆い、その他の能動素子への接触が
形成されるウェハの第２の領域における層３０１の部分を選択的に露出させる。
この第１のマスクは、公知のフォトリソグラフィ技術を用いて形成されてもよい
。絶縁層３０１の露出された部分、および適切なときにその下にある層の部分を
取除くことにより、上側の活性領域３０３、下側の活性領域３０５、および上側
の基板３０７への接触のための開口部が形成される。これは公知のエッチング技
術を用いて行なわれてもよい。典型的にこのステップは、絶縁層３０１の部分お
よびその下にある絶縁層３０９の部分をエッチングすることによって活性領域３
０３を露出する開口部を形成するステップと、絶縁層３０１の部分をエッチング
することによって活性領域３０５を露出する開口部を形成するステップと、絶縁
層３０１の部分およびその下にあるキャップ層３１１の部分をエッチングするこ
とによって第２の基板３０７を露出する開口部を形成するステップとを含む。
への接触が形成されるウェハの第１の領域を覆い、その他の能動素子への接触が
形成されるウェハの第２の領域における層３０１の部分を選択的に露出させる。
この第１のマスクは、公知のフォトリソグラフィ技術を用いて形成されてもよい
。絶縁層３０１の露出された部分、および適切なときにその下にある層の部分を
取除くことにより、上側の活性領域３０３、下側の活性領域３０５、および上側
の基板３０７への接触のための開口部が形成される。これは公知のエッチング技
術を用いて行なわれてもよい。典型的にこのステップは、絶縁層３０１の部分お
よびその下にある絶縁層３０９の部分をエッチングすることによって活性領域３
０３を露出する開口部を形成するステップと、絶縁層３０１の部分をエッチング
することによって活性領域３０５を露出する開口部を形成するステップと、絶縁
層３０１の部分およびその下にあるキャップ層３１１の部分をエッチングするこ
とによって第２の基板３０７を露出する開口部を形成するステップとを含む。
【００３３】 次いでこの開口部を導電材料によって充填することにより、それぞれの能動素
子への接触３１３が形成される。これはたとえば公知のポリシングおよび蒸着技
術を用いて、導電材料の層を蒸着およびポリシングすることによって行なわれて
もよい。多くの適用に対し、好適な導電材料はたとえばコバルト、タングステン
または銅などの金属を含む。その結果得られる構造を図３Ｂに例示する。２組の
活性領域がつながれているとき、図３Ｂ′に例示するとおり、つながれる各活性
領域への単一の開口部を形成して導電材料によって充填してもよい。
子への接触３１３が形成される。これはたとえば公知のポリシングおよび蒸着技
術を用いて、導電材料の層を蒸着およびポリシングすることによって行なわれて
もよい。多くの適用に対し、好適な導電材料はたとえばコバルト、タングステン
または銅などの金属を含む。その結果得られる構造を図３Ｂに例示する。２組の
活性領域がつながれているとき、図３Ｂ′に例示するとおり、つながれる各活性
領域への単一の開口部を形成して導電材料によって充填してもよい。
【００３４】 次いで第１のマスクが除去され、第２のパターン化されたマスクが形成されて
ウェハの第２の領域を覆い、第１の領域における絶縁層３０１の部分を選択的に
露出させる。絶縁層３０１の露出される部分およびその下にあるキャップ層の部
分を除去することによって、上側基板３０７の部分を露出する。その結果得られ
る構造を図３Ｃに例示する。絶縁層３０１およびキャップ層の選択的な除去は、
たとえば公知のエッチング技術を用いて行なわれてもよい。これは典型的には上
側基板３０７上の開口部３１３を残す。
ウェハの第２の領域を覆い、第１の領域における絶縁層３０１の部分を選択的に
露出させる。絶縁層３０１の露出される部分およびその下にあるキャップ層の部
分を除去することによって、上側基板３０７の部分を露出する。その結果得られ
る構造を図３Ｃに例示する。絶縁層３０１およびキャップ層の選択的な除去は、
たとえば公知のエッチング技術を用いて行なわれてもよい。これは典型的には上
側基板３０７上の開口部３１３を残す。
【００３５】 開口部３１３の側壁に、たとえば公知の技術を用いてスペーサ３１５が形成さ
れる。スペーサ３１５は典型的に、上側基板３０７をエッチングする際にもその
まま残るような材料から形成される。好適な材料の１つは窒化物である。整合の
ためにスペーサ３１５を用い、上側基板３０７の露出される部分を取除くことに
よって第２のゲート絶縁層３１７の部分を露出する。その結果得られる構造を図
３Ｄに例示する。上側基板部分の選択的な除去は、公知のエッチング技術を用い
て行なわれてもよい。これは一般的には第２のゲート絶縁層３１７上の開口部３
１８を残す。
れる。スペーサ３１５は典型的に、上側基板３０７をエッチングする際にもその
まま残るような材料から形成される。好適な材料の１つは窒化物である。整合の
ためにスペーサ３１５を用い、上側基板３０７の露出される部分を取除くことに
よって第２のゲート絶縁層３１７の部分を露出する。その結果得られる構造を図
３Ｄに例示する。上側基板部分の選択的な除去は、公知のエッチング技術を用い
て行なわれてもよい。これは一般的には第２のゲート絶縁層３１７上の開口部３
１８を残す。
【００３６】 開口部３１８の側壁に、たとえば公知の技術を用いてスペーサ３１９が形成さ
れる。スペーサ３１９は典型的には窒化物などの材料で形成され、これは第２の
ゲート絶縁層３１７をエッチングする際にもそのまま残る。スペーサ３１９は、
上側基板３０７の部分を導電接触から絶縁するために用いられる。上側基板３０
７に近接するスペーサ３１９の好適な厚みは、多くの適用に対して１５０から３
００Åの範囲である。スペーサ３１９および３１５は別々に例示されているが、
同じ材料で形成されるときには典型的にはこれらのスペーサはともに混合される
。整合のためにスペーサ３１９を用い、第２のゲート絶縁層３１７の露出される
部分を取除くことによってゲート電極３０２の上面の部分を露出する。第２のゲ
ート絶縁層３１７の部分の除去は、たとえば公知のエッチング技術を用いて形成
されてもよい。その結果、一般的にゲート電極３０２の露出される部分の上に開
口部３２１が形成される。その結果得られる構造を図３Ｅに例示する。
れる。スペーサ３１９は典型的には窒化物などの材料で形成され、これは第２の
ゲート絶縁層３１７をエッチングする際にもそのまま残る。スペーサ３１９は、
上側基板３０７の部分を導電接触から絶縁するために用いられる。上側基板３０
７に近接するスペーサ３１９の好適な厚みは、多くの適用に対して１５０から３
００Åの範囲である。スペーサ３１９および３１５は別々に例示されているが、
同じ材料で形成されるときには典型的にはこれらのスペーサはともに混合される
。整合のためにスペーサ３１９を用い、第２のゲート絶縁層３１７の露出される
部分を取除くことによってゲート電極３０２の上面の部分を露出する。第２のゲ
ート絶縁層３１７の部分の除去は、たとえば公知のエッチング技術を用いて形成
されてもよい。その結果、一般的にゲート電極３０２の露出される部分の上に開
口部３２１が形成される。その結果得られる構造を図３Ｅに例示する。
【００３７】 次いで図３Ｆに例示されるとおり、開口部３２１中に導電接触３２３が形成さ
れる。導電接触３２３は、タングステン、コバルトまたは銅などの金属を含むさ
まざまな材料から形成されてもよい。導電接触３２３の形成は、たとえば公知の
蒸着およびポリシング技術を用いて行なわれてもよい。この態様で、上側の活性
領域３０５および上側基板３０７から絶縁されている導電接触が共用ゲート電極
に接触し得る。
れる。導電接触３２３は、タングステン、コバルトまたは銅などの金属を含むさ
まざまな材料から形成されてもよい。導電接触３２３の形成は、たとえば公知の
蒸着およびポリシング技術を用いて行なわれてもよい。この態様で、上側の活性
領域３０５および上側基板３０７から絶縁されている導電接触が共用ゲート電極
に接触し得る。
【００３８】 図４に、前述の技術によって形成され得るウェハの例示的な断面を例示する。
このウェハ断面は、下側の対の活性領域４０３に接触する導電接触４０１と、上
側の活性領域４０７に接触する導電接触４０５と、上側基板４１１に接触する導
電接触４０９とを有する第１の領域４１０と、第１の組の活性領域４０３および
第２の組の活性領域４０７に結合される共用ゲート電極４１５に接続される導電
接触４１３を有する第２の領域４２０とを含む。
このウェハ断面は、下側の対の活性領域４０３に接触する導電接触４０１と、上
側の活性領域４０７に接触する導電接触４０５と、上側基板４１１に接触する導
電接触４０９とを有する第１の領域４１０と、第１の組の活性領域４０３および
第２の組の活性領域４０７に結合される共用ゲート電極４１５に接続される導電
接触４１３を有する第２の領域４２０とを含む。
【００３９】 この発明は、共用ゲート電極の形成が望ましいことのあるいくつかの異なるデ
バイスの製作に適用可能である。したがってこの発明が前述の特定の例に制限さ
れると考えることはできず、むしろ添付の請求項に公正に示されるこの発明のす
べての局面を包含することが理解されるべきである。この明細書を検討すること
によって、この発明を適用可能なさまざまな変更形、同等のプロセスおよび多数
の構造がこの発明が向けられる技術分野の当業者に容易に明らかとなる。請求項
はこうした変更形およびデバイスを包含することが意図される。
バイスの製作に適用可能である。したがってこの発明が前述の特定の例に制限さ
れると考えることはできず、むしろ添付の請求項に公正に示されるこの発明のす
べての局面を包含することが理解されるべきである。この明細書を検討すること
によって、この発明を適用可能なさまざまな変更形、同等のプロセスおよび多数
の構造がこの発明が向けられる技術分野の当業者に容易に明らかとなる。請求項
はこうした変更形およびデバイスを包含することが意図される。
【図１】 従来のＭＯＳトランジスタを例示する図である。
【図２】 図２Ａ−２Ｆは、この発明の実施例に従った例示的なプロセスを
例示する図である。
例示する図である。
【図３】 図３Ａ−３Ｆおよび３Ｂ′は、この発明の別の実施例に従った例
示的なプロセスを例示する図である。
示的なプロセスを例示する図である。
【図４】 この発明のさらに別の実施例に従った例示的な構造を例示する図
である。
である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年１１月２９日（２０００．１１．２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 ２組の活性領域の間で共用されるゲート電極を有する半導体デ
バイスおよびその製作方法
バイスおよびその製作方法
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の分野】 この発明は一般的に半導体デバイスに関し、より特定的には、２組の活性領域
の間で共用されるゲート電極を有する半導体デバイス、およびこうしたデバイス
を製作する方法に関する。
の間で共用されるゲート電極を有する半導体デバイス、およびこうしたデバイス
を製作する方法に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【発明の背景】 ＵＳ−Ａ−５ ７１４ ３９４は、さまざまなレベルの半導体トポグラフィ上
に能動および受動デバイスを生成するためのプロセスを開示する。このプロセス
は第１の基板の上面に第１のトランジスタを形成するステップを含み、このトラ
ンジスタはゲート誘電体上のゲート導体と、半導体基板中の第１の活性領域とを
含む。ゲート導体上にシリサイドが形成され、そのトポグラフィの上に階間誘電
体が形成される。ゲート導体のシリサイドまでの開口部が形成され、その開口部
が導電材料によって充填されることにより第２のゲート導体が形成される。階間
誘電体の選択された領域上に、第２のゲート導体の上に中心合わせして第２の基
板が形成される。次いで第２の基板に活性領域が注入されることによって第２の
能動デバイスが形成される。 ＵＳ−Ａ−５ ２１５ ９３２は、ＮＭＯＳ能動デバイスの頂部に自己整合能
動ＰＭＯＳデバイスを製作するための方法を開示し、このデバイスは共通のゲー
ト電極を有する。この方法は、能動ＰＭＯＳデバイスのチャネル領域として働く
上層を有するポリゲートサンドイッチ構造を有する基板に標準的なＮＭＯＳトラ
ンジスタを形成するステップを含む。インターポリ誘電体が蒸着され、埋め込ま
れた接触が形成されることによって、その後蒸着されるドーピングされた多結晶
シリコン層がＰＭＯＳデバイスのソース／ドレイン端子となる。 ＵＳ−Ａ−４ ６８６ ７５８、ＵＳ−Ａ−４ ６５４ １２１およびＵＳ−
Ａ−５ ３１０ ６９６もまた垂直方向に積み重ねられたＣＭＯＳ ＦＥＴの製
作方法を開示する。 過去数十年間にわたり、電子工業は半導体技術を用いて小さくかつ高度に一体
化した電子デバイスを製作することによって革命を起こした。現在用いられる最
も一般的な半導体技術はシリコンベースである。多様な半導体デバイスが製造さ
れており、それらは数多くの学問分野にさまざまな適用を有する。こうしたシリ
コンベースの半導体デバイスの１つに、金属酸化膜半導体（ＭＯＳ）トランジス
タがある。
に能動および受動デバイスを生成するためのプロセスを開示する。このプロセス
は第１の基板の上面に第１のトランジスタを形成するステップを含み、このトラ
ンジスタはゲート誘電体上のゲート導体と、半導体基板中の第１の活性領域とを
含む。ゲート導体上にシリサイドが形成され、そのトポグラフィの上に階間誘電
体が形成される。ゲート導体のシリサイドまでの開口部が形成され、その開口部
が導電材料によって充填されることにより第２のゲート導体が形成される。階間
誘電体の選択された領域上に、第２のゲート導体の上に中心合わせして第２の基
板が形成される。次いで第２の基板に活性領域が注入されることによって第２の
能動デバイスが形成される。 ＵＳ−Ａ−５ ２１５ ９３２は、ＮＭＯＳ能動デバイスの頂部に自己整合能
動ＰＭＯＳデバイスを製作するための方法を開示し、このデバイスは共通のゲー
ト電極を有する。この方法は、能動ＰＭＯＳデバイスのチャネル領域として働く
上層を有するポリゲートサンドイッチ構造を有する基板に標準的なＮＭＯＳトラ
ンジスタを形成するステップを含む。インターポリ誘電体が蒸着され、埋め込ま
れた接触が形成されることによって、その後蒸着されるドーピングされた多結晶
シリコン層がＰＭＯＳデバイスのソース／ドレイン端子となる。 ＵＳ−Ａ−４ ６８６ ７５８、ＵＳ−Ａ−４ ６５４ １２１およびＵＳ−
Ａ−５ ３１０ ６９６もまた垂直方向に積み重ねられたＣＭＯＳ ＦＥＴの製
作方法を開示する。 過去数十年間にわたり、電子工業は半導体技術を用いて小さくかつ高度に一体
化した電子デバイスを製作することによって革命を起こした。現在用いられる最
も一般的な半導体技術はシリコンベースである。多様な半導体デバイスが製造さ
れており、それらは数多くの学問分野にさまざまな適用を有する。こうしたシリ
コンベースの半導体デバイスの１つに、金属酸化膜半導体（ＭＯＳ）トランジス
タがある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】 第１のゲート絶縁層２０３は、ゲート電極を第１の基板２０１から分離するた
めに用いられる。第１のゲート絶縁層２０３の厚みは典型的に、ゲート絶縁層の
誘電率を考慮して、形成されるデバイスの所望の動作特性に基づいて選択される
。多くの適用に対し、この層の厚みは、１０から２５オングストローム（Å）の
ＳｉＯ2と同等の容量を与えるよう選択される。
めに用いられる。第１のゲート絶縁層２０３の厚みは典型的に、ゲート絶縁層の
誘電率を考慮して、形成されるデバイスの所望の動作特性に基づいて選択される
。多くの適用に対し、この層の厚みは、１０から２５オングストローム（Å）の
ＳｉＯ2と同等の容量を与えるよう選択される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ガードナー，マーク・アイ アメリカ合衆国、78612 テキサス州、セ ダー・クリーク、ピィ・オゥ・ボックス・ 249、ハイウェイ・535（番地なし) (72)発明者 フルフォード，エイチ・ジム アメリカ合衆国、78748 テキサス州、オ ースティン、ウッドシャー・ドライブ、 9808 Ｆターム(参考） 4M104 BB01 BB04 BB18 BB40 CC05 DD04 FF00 GG09 GG10 GG14 HH20 5F048 AC01 AC02 AC05 BB05 BB07 BC06 BF07 CB10 DA27 5F110 AA04 AA30 BB04 BB11 CC03 CC07 DD05 EE02 EE08 EE09 EE38 EE43 FF01 FF02 FF12 FF27 GG02 GG13 GG24 GG28 GG35 GG47 GG52 HJ13 HK02 HK04 HK09 HL02 HL04 HL08 NN23 NN75
Claims (25)
- 【請求項１】 半導体デバイスを製作する方法であって、 第１の基板の上および第２の基板の下にゲート電極を形成するステップと、 ゲート電極の下に第１の基板と結合させて第１の組の活性領域を形成するステ
ップと、 ゲート電極の上に第２の基板と結合させて第２の組の活性領域を形成するステ
ップとを含む、方法。 - 【請求項２】 ゲート電極を形成するステップは、第１の基板の上の第１の
ゲート絶縁層と、第１の絶縁層の上のゲート電極層と、ゲート電極層の上の第２
のゲート絶縁層と、第２のゲート絶縁層の上の第２の基板層と、第２の基板層の
上のキャップ層とを含む層の積み重ねを形成するステップを含む、請求項１に記
載の方法。 - 【請求項３】 ゲート電極を形成するステップは、層の積み重ねの部分を選
択的に除去することによって積み重ね構造を形成するステップをさらに含む、請
求項２に記載の方法。 - 【請求項４】 第１の組の活性領域を形成するステップは、第１の基板の部
分に積み重ね構造に近接してドーパントを注入するステップを含む、請求項３に
記載の方法。 - 【請求項５】 キャップ層は、ドーパントの第２の基板への注入を実質的に
防ぐ、請求項４に記載の方法。 - 【請求項６】 層の積み重ねの部分を選択的に除去する前に、第２の基板層
にドーパントを注入するステップをさらに含む、請求項３に記載の方法。 - 【請求項７】 第２の基板層にドーパントを注入するステップは、ドーパン
トを注入することによって第２の基板層の底部近くに電圧閾値領域を形成するス
テップを含む、請求項６に記載の方法。 - 【請求項８】 第２の基板層にドーパントを注入するステップは、ドーパン
トを注入することによって電圧閾値領域の上にパンチスルー領域を形成するステ
ップを含む、請求項７に記載の方法。 - 【請求項９】 第２の基板層にドーパントを注入するステップは、ドーパン
トを注入することによって第２の基板層に背景ドーピングを与えるステップを含
む、請求項６に記載の方法。 - 【請求項１０】 第２の組の活性領域を形成するステップは、 積み重ね構造の側壁にスペーサを形成するステップと、 第１の基板の部分の上にスペーサに近接して絶縁フィルムを形成するステップ
と、 各スペーサの部分を除去することによって第２の基板の側部を露出する開口部
を形成するステップと、 各開口部を少なくとも部分的に導電材料で充填することによって、第２の基板
に近接する第２の組の活性領域を形成するステップとを含む、請求項３に記載の
方法。 - 【請求項１１】 第１および第２の組の活性領域をつなぐステップをさらに
含む、請求項１に記載の方法。 - 【請求項１２】 ゲート電極および第１の組の活性領域は第１の導電型のト
ランジスタを形成し、ゲート電極および第２の組の活性領域は異なる導電型のト
ランジスタを形成する、請求項１に記載の方法。 - 【請求項１３】 ゲート電極および第１の組の活性領域は第１の導電型のト
ランジスタを形成し、ゲート電極および第２の組の活性領域は同じ導電型のトラ
ンジスタを形成する、請求項１に記載の方法。 - 【請求項１４】 半導体デバイスを製作する方法であって、 第１の基板の上に第１のゲート絶縁層を形成するステップと、 第１の絶縁層の上にゲート電極層を形成するステップと、 ゲート電極層の上に第２のゲート絶縁層を形成するステップと、 第２のゲート絶縁層の上に第２の基板層を形成するステップと、 第２の基板層の上にキャップ層を形成するステップと、 層の部分を選択的に除去して積み重ねを形成するステップと、 第１の基板の部分に積み重ねに近接して第１の組の活性領域を形成するステッ
プと、 積み重ねの側壁にスペーサを形成するステップと、 基板の部分の上にスペーサに近接して絶縁フィルムを形成するステップと、 各スペーサの部分を選択的に除去して絶縁フィルムと残った第２の基板層の側
部との間に開口部を形成するステップと、 各開口部を少なくとも部分的に導電材料で充填することによって、残った第２
の基板層に近接する第２の組の活性領域を形成するステップとを含む、方法。 - 【請求項１５】 層の部分を選択的に除去する前に、第２の基板層にドーパ
ントを注入するステップをさらに含む、請求項１４に記載の方法。 - 【請求項１６】 第１および第２の組の活性領域をつなぐステップをさらに
含む、請求項１４に記載の方法。 - 【請求項１７】 ゲート電極および第１の組の活性領域は第１の導電型のト
ランジスタを形成し、ゲート電極および第２の組の活性領域は異なる導電型のト
ランジスタを形成する、請求項１４に記載の方法。 - 【請求項１８】 ゲート電極および第１の組の活性領域は第１の導電型のト
ランジスタを形成し、ゲート電極および第２の組の活性領域は同じ導電型のトラ
ンジスタを形成する、請求項１４に記載の方法。 - 【請求項１９】 第１の基板と、 第１の基板の上に配されるゲート電極と、 ゲート電極の上に配される第２の基板と、 第１の基板の部分にゲート電極に近接して配される第１の組の活性領域と、 ゲート電極の上に第２の基板に近接して配される第２の組の活性領域とを含む
、半導体デバイス。 - 【請求項２０】 第２の基板層は、第２の基板層の底部の近くに電圧閾値領
域を含む、請求項１９に記載の半導体デバイス。 - 【請求項２１】 第２の基板層は、電圧閾値領域の上にパンチスルー領域を
含む、請求項２０に記載の半導体デバイス。 - 【請求項２２】 第２の組の活性領域の下のゲート電極の側壁に配されるス
ペーサをさらに含む、請求項１９に記載の半導体デバイス。 - 【請求項２３】 第１および第２の組の活性領域はともにつながれる、請求
項１９に記載の半導体デバイス。 - 【請求項２４】 ゲート電極および第１の組の活性領域は第１の導電型のト
ランジスタを形成し、ゲート電極および第２の組の活性領域は異なる導電型のト
ランジスタを形成する、請求項１９に記載の方法。 - 【請求項２５】 ゲート電極および第１の組の活性領域は第１の導電型のト
ランジスタを形成し、ゲート電極および第２の組の活性領域は同じ導電型のトラ
ンジスタを形成する、請求項１９に記載の方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/201,995 | 1998-12-01 | ||
| US09/201,995 US6177687B1 (en) | 1998-12-01 | 1998-12-01 | Semiconductor device having gate electrode shared between two sets of active regions and fabrication thereof |
| PCT/US1999/018038 WO2000033381A1 (en) | 1998-12-01 | 1999-08-09 | Semiconductor device having shared gate electrode and fabrication thereof |
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| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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1998
- 1998-12-01 US US09/201,995 patent/US6177687B1/en not_active Expired - Lifetime
-
1999
- 1999-08-09 WO PCT/US1999/018038 patent/WO2000033381A1/en active IP Right Grant
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- 1999-08-09 EP EP99939716A patent/EP1142018B1/en not_active Expired - Lifetime
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