JP2002520897A - ディジタルによるクロック再生とセレクティブフィルタリングのための方法 - Google Patents
ディジタルによるクロック再生とセレクティブフィルタリングのための方法Info
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- H04L7/0029—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
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- Filters That Use Time-Delay Elements (AREA)
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
本発明によれば、a)所定のサンプリング周波数faに対して固有の周波数fcをもつセレクティブフィルタのプロトタイプの係数h1(n)を、まえもって設定または計算する。b)係数h1(n)から、ポイントtk =Δt+k*dただしk=0,1,...で固有の周波数fc2をもつセレクティブフィルタの係数h2(t)を計算し、この計算を、ポイントtk で時間的に連続するインパルス応答h(t)の値を補間することで行う。ここでd=(fc2*fa)/(fc*fa1)である。c)セレクティブフィルタをfa1 において新たな係数h2(t)で動作させる。
Description
【0001】 本発明は、位相検出器とループフィルタとディジタル発振器を用いたディジタ
ルによるクロック再生とセレクティブフィルタリングのための方法に関する。
ルによるクロック再生とセレクティブフィルタリングのための方法に関する。
【0002】 ディジタルデータを受信するシステムは通例、信号中に内在するデータクロッ
ク信号を再生する装置を必要とする。そのためには基本的に2つのアプローチが
ある:1.クロック制御ループに、アナログ/ディジタルコンバータ(ADC)
のサンプリングクロックを供給する回路(たとえばVCXO)を設ける。2.ア
ナログ/ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ/ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ/ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
ク信号を再生する装置を必要とする。そのためには基本的に2つのアプローチが
ある:1.クロック制御ループに、アナログ/ディジタルコンバータ(ADC)
のサンプリングクロックを供給する回路(たとえばVCXO)を設ける。2.ア
ナログ/ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ/ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ/ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
【0003】 ディジタルモデムにおいて補間により完全にディジタルによるクロック再生を
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
【0004】 従来技術における別の解決手法によれば、帯域幅の制御可能なアナログフィル
タがアナログ/ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にCMOSテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ/ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。
タがアナログ/ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にCMOSテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ/ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。
【0005】 したがって本発明の課題は、ディジタルによるクロック再生とセレクティブフ
ィルタリングのための方法を、複雑な点を減らして実現できるようにすることに
ある。
ィルタリングのための方法を、複雑な点を減らして実現できるようにすることに
ある。
【0006】 本発明によればこの課題は、請求項1の特徴部分に記載の方法により解決され
る。
る。
【0007】 従属請求項には本発明の有利な実施形態が示されている。
【0008】 本発明はアプローチの仕方として、同一発明者による発明「非巡回ディジタル
フィルタおよび該フィルタの係数計算方法」によるフィルタを用いており、これ
を補間フィルタをもつ公知のクロック再生回路の変形と組み合わせている。この
場合、プロトタイプフィルタの係数からフィルタ係数を導出するというアプロー
チが、付加的にデータ信号の補間に必要とされる可変の遅延を生じさせるために
拡張され、この遅延は一般にアナログ/ディジタルコンバータのクロック信号の
周期持続時間よりも短くしなければならない。しかもここでは、フィルタ帯域幅
が常にデータレートに比例することを利用しており、つまりフィルタの帯域幅と
デシメーション係数は互いに一定の比におかれていることを利用している。その
結果として定性的には、フィルタ出力値の計算にあたりデータレートもしくはフ
ィルタの帯域幅が小さくなればなるほど、いっそう多くの時間を使えることにな
る。しかしその一方で、帯域幅が狭くなるにつれて出力値の計算のためにいっそ
う多くの係数が必要とされるようにもなる。このことは定量的には、データレー
トもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演算が毎秒必要とさ
れることを意味する。以下では適切な回路について説明する。回路の動作クロッ
クがフィルタ入力側におけるサンプリングクロックよりも高い事例についての、
複雑さの点で最適化された回路についても述べる。
フィルタおよび該フィルタの係数計算方法」によるフィルタを用いており、これ
を補間フィルタをもつ公知のクロック再生回路の変形と組み合わせている。この
場合、プロトタイプフィルタの係数からフィルタ係数を導出するというアプロー
チが、付加的にデータ信号の補間に必要とされる可変の遅延を生じさせるために
拡張され、この遅延は一般にアナログ/ディジタルコンバータのクロック信号の
周期持続時間よりも短くしなければならない。しかもここでは、フィルタ帯域幅
が常にデータレートに比例することを利用しており、つまりフィルタの帯域幅と
デシメーション係数は互いに一定の比におかれていることを利用している。その
結果として定性的には、フィルタ出力値の計算にあたりデータレートもしくはフ
ィルタの帯域幅が小さくなればなるほど、いっそう多くの時間を使えることにな
る。しかしその一方で、帯域幅が狭くなるにつれて出力値の計算のためにいっそ
う多くの係数が必要とされるようにもなる。このことは定量的には、データレー
トもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演算が毎秒必要とさ
れることを意味する。以下では適切な回路について説明する。回路の動作クロッ
クがフィルタ入力側におけるサンプリングクロックよりも高い事例についての、
複雑さの点で最適化された回路についても述べる。
【0009】 以下で説明する回路は、2つの課題を解決しなければならない。
【0010】 1.隣り合う信号を抑圧できるようにする目的で、データレートに比例する帯域
幅をもつローパスフィルタを実現しなければならない。
幅をもつローパスフィルタを実現しなければならない。
【0011】 2.入力信号のサンプリングクロックはデータクロックに同期していないので、
データクロックに対し位相の同期の合わせられた出力信号を補間により生成しな
ければならない(フリーランニングする発振器)。
データクロックに対し位相の同期の合わせられた出力信号を補間により生成しな
ければならない(フリーランニングする発振器)。
【0012】 2番目の課題を解決するためには通常、位相検出器とループフィルタとディジ
タル発振器(DTO)から成る制御ループが用いられる。発振器は、オーバーフ
ローする累算器として実現される。オーバーフローが発生すると、位相検出器お
よび後続の回路へ与えられるサンプリング値が入力信号のサンプリング値から補
間される。定常化した状態で、補間されたこの値の一部分は(所望のように)デ
ータパルスの中央に位置する。たいていの場合、補間された信号は、データレー
ト(もしくはQPSKやQAMなどのように2次元のデータ伝送であればシンボ
ルレート)の2倍に相応するサンプリング周波数をもつ。2つのクロック信号は
非同期であるので、補間すべき信号のサンプリング時点は一般に入力信号の各サ
ンプリング時点の間にある。したがってオーバーフロー後にDTOの状態から、
所望のサンプリング時点と入力信号の最後のサンプリング時点との時間間隔を表
す信号が導出される。その値の分だけ、補間フィルタによって入力信号を時間的
にずらさなければならない。
タル発振器(DTO)から成る制御ループが用いられる。発振器は、オーバーフ
ローする累算器として実現される。オーバーフローが発生すると、位相検出器お
よび後続の回路へ与えられるサンプリング値が入力信号のサンプリング値から補
間される。定常化した状態で、補間されたこの値の一部分は(所望のように)デ
ータパルスの中央に位置する。たいていの場合、補間された信号は、データレー
ト(もしくはQPSKやQAMなどのように2次元のデータ伝送であればシンボ
ルレート)の2倍に相応するサンプリング周波数をもつ。2つのクロック信号は
非同期であるので、補間すべき信号のサンプリング時点は一般に入力信号の各サ
ンプリング時点の間にある。したがってオーバーフロー後にDTOの状態から、
所望のサンプリング時点と入力信号の最後のサンプリング時点との時間間隔を表
す信号が導出される。その値の分だけ、補間フィルタによって入力信号を時間的
にずらさなければならない。
【0013】 本発明によればこの課題は、フィルタ係数の補間にあたりプロトタイプの係数
によって、所望の帯域幅を考慮するだけでなく望ましい時間的シフトも考慮する
ことによって解決される。このことは、本発明がどのようにして1番目の課題を
解決するのかも示唆している。デシメーション補間フィルタの帯域幅は、データ
レートに整合させなければならない。このために、たとえばループフィルタの出
力信号を利用することができる。定常化した状態でこの信号は、望ましい補間レ
ートとDTOの中心周波数との差に比例している。DTOの中心周波数はまえも
って定められているので、求められているフィルタ帯域幅に精確に比例する信号
を形成することができる。一般にループフィルタは積分成分を有しており、その
出力信号は基本的に同じ特性をもち、その信号はフィルタ全体の出力信号よりも
著しくノイズが少ないという付加的な利点が伴う。
によって、所望の帯域幅を考慮するだけでなく望ましい時間的シフトも考慮する
ことによって解決される。このことは、本発明がどのようにして1番目の課題を
解決するのかも示唆している。デシメーション補間フィルタの帯域幅は、データ
レートに整合させなければならない。このために、たとえばループフィルタの出
力信号を利用することができる。定常化した状態でこの信号は、望ましい補間レ
ートとDTOの中心周波数との差に比例している。DTOの中心周波数はまえも
って定められているので、求められているフィルタ帯域幅に精確に比例する信号
を形成することができる。一般にループフィルタは積分成分を有しており、その
出力信号は基本的に同じ特性をもち、その信号はフィルタ全体の出力信号よりも
著しくノイズが少ないという付加的な利点が伴う。
【0014】 デシメーション補間フィルタの帯域幅fc1に対し、レートfa1の出力値を
計算するためにM1の係数が必要とされるならば、帯域幅fc2と出力レートf
a2=fa1*fc2/fc1についてフィルタ係数を計算するための本発明に
よる方法によれば、M2=M1*fc1/fc2の係数が必要とされる。その結
果、両方の事例ともに同じ処理速度が必要とされる。それというのも、fa1*
M1=fa2*M2だからである。したがって基本的に、フィルタ計算をデータ
レートとは無関係に常に同じ個数の演算素子において実行することができる。
計算するためにM1の係数が必要とされるならば、帯域幅fc2と出力レートf
a2=fa1*fc2/fc1についてフィルタ係数を計算するための本発明に
よる方法によれば、M2=M1*fc1/fc2の係数が必要とされる。その結
果、両方の事例ともに同じ処理速度が必要とされる。それというのも、fa1*
M1=fa2*M2だからである。したがって基本的に、フィルタ計算をデータ
レートとは無関係に常に同じ個数の演算素子において実行することができる。
【0015】 プロトタイプは、サンプリング周波数faにおいて帯域幅fcのために選定さ
れる。両方の割当周波数は原則として任意であるが、個別の事例においてfcは
、選択された係数補間法を考慮して個々の適用事例の精度要求が取り込まれるよ
う、小さく選定する必要がある。デシメーション補間フィルタが帯域幅fc(デ
シメーション後にサンプリングレートfa2に合わせられる)をもち、サンプリ
ング周波数fa1で動かされる場合、「伸張係数」d=(fc2/fc)*(f
a/fa1)が生じ、つまりプロトタイプのサンプリングパターンを係数dだけ
「伸張」させる必要がある。
れる。両方の割当周波数は原則として任意であるが、個別の事例においてfcは
、選択された係数補間法を考慮して個々の適用事例の精度要求が取り込まれるよ
う、小さく選定する必要がある。デシメーション補間フィルタが帯域幅fc(デ
シメーション後にサンプリングレートfa2に合わせられる)をもち、サンプリ
ング周波数fa1で動かされる場合、「伸張係数」d=(fc2/fc)*(f
a/fa1)が生じ、つまりプロトタイプのサンプリングパターンを係数dだけ
「伸張」させる必要がある。
【0016】 データ信号のサンプリング値をサンプリング周波数fa2で補間すべき場合、
制御ループのDTOを増分値ΔI=fa2/fa1で作動させる必要がある(Δ
IはDTOから供給される、上述の記載参照)。ここで前提とするのは、DTO
はサンプリング周波数fa1で動かされ、値1でオーバーフローすることである
(つまりDTOの出力値は0〜1の間にある)。オーバーフロー後の出力値I0
は、最大で値ΔIをもつ可能性がある。
制御ループのDTOを増分値ΔI=fa2/fa1で作動させる必要がある(Δ
IはDTOから供給される、上述の記載参照)。ここで前提とするのは、DTO
はサンプリング周波数fa1で動かされ、値1でオーバーフローすることである
(つまりDTOの出力値は0〜1の間にある)。オーバーフロー後の出力値I0
は、最大で値ΔIをもつ可能性がある。
【0017】 ここで以下の定義が成り立つ: プロトタイプの係数はポイントt=nにおかれる。ただしn=0,1,...
等。
等。
【0018】 その結果、以下の通りとなる: 必要とされるフィルタの補間すべき係数はポイントt=Δt+k*dのところ
にあり、ここでk=0,1,...等であって、この場合、値ΔIは制御ループ
により定められる。項k*dを変形してk*ΔI*(fa/fc)*(fc2/fa
2)=k*ΔI*rとすることができ、ここでrは定数である(fa/fcはプロ
トタイプ設計時に定められ、fc2/fa2は問題に基づき定数とする)。その
結果、同様にt=Δt+k*d=(I0+k*ΔI)*rとなり、ここでI0+k*
ΔIは(ノイズ項を除いて)定常状態におけるDTOの出力値を表す。これによ
り殊にΔt=I0*rとなり、つまりオーバーフロー後のDTOの出力値は、そ
れが定数rで乗算された後、フィルタ係数補間のための初期値として用いられる
。
にあり、ここでk=0,1,...等であって、この場合、値ΔIは制御ループ
により定められる。項k*dを変形してk*ΔI*(fa/fc)*(fc2/fa
2)=k*ΔI*rとすることができ、ここでrは定数である(fa/fcはプロ
トタイプ設計時に定められ、fc2/fa2は問題に基づき定数とする)。その
結果、同様にt=Δt+k*d=(I0+k*ΔI)*rとなり、ここでI0+k*
ΔIは(ノイズ項を除いて)定常状態におけるDTOの出力値を表す。これによ
り殊にΔt=I0*rとなり、つまりオーバーフロー後のDTOの出力値は、そ
れが定数rで乗算された後、フィルタ係数補間のための初期値として用いられる
。
【0019】 次に、図面に示された実施例に基づき本発明について詳しく説明する。
【0020】 図1は、デシメーション補間フィルタを用いたクロック再生のための基本回路
図である。
図である。
【0021】 図2は、図1によるディジタル発振器の詳細図である。
【0022】 図3は、フィルタ係数もフィルタ出力値も計算する組み合わせユニットを示す
図である。
図である。
【0023】 図4は、図3による演算ユニットの詳細図である。
【0024】 図5は、図4によるMACユニットの詳細図である。
【0025】 図6は、入力信号のクロックごとに少なくともN個の動作クロックを使用でき
る事例に合わせて変形された演算ユニットを示す図である。
る事例に合わせて変形された演算ユニットを示す図である。
【0026】 図1には、デシメーション補間フィルタを用いたクロック再生のための異本回
路図が示されている。そこにはクロック再生のための制御ループが描かれており
、これは係数およびフィルタ計算ユニット10、位相検出器12、ループフィル
タ14ならびにディジタル発振器16から成る。この場合、入力信号は係数およ
びフィルタ計算ユニット10へ供給され、このユニットはそれらの入力信号から
出力信号を算出する。そして出力信号は出力側だけでなく位相検出器12へも供
給され、位相検出器自体はループフィルタ14と接続されている。ループフィル
タ14の出力側はディジタル発振器16へ導かれる。そしてディジタル発振器1
6は係数およびフィルタ計算ユニット10を制御するため、信号「DTO出力」
、「オーバーフロー指示」ならびに「増分」を送出する。
路図が示されている。そこにはクロック再生のための制御ループが描かれており
、これは係数およびフィルタ計算ユニット10、位相検出器12、ループフィル
タ14ならびにディジタル発振器16から成る。この場合、入力信号は係数およ
びフィルタ計算ユニット10へ供給され、このユニットはそれらの入力信号から
出力信号を算出する。そして出力信号は出力側だけでなく位相検出器12へも供
給され、位相検出器自体はループフィルタ14と接続されている。ループフィル
タ14の出力側はディジタル発振器16へ導かれる。そしてディジタル発振器1
6は係数およびフィルタ計算ユニット10を制御するため、信号「DTO出力」
、「オーバーフロー指示」ならびに「増分」を送出する。
【0027】 図2には、ディジタル発振器16(DTO)の詳細図が示されている。
【0028】 DTO16の中核を成すのは、オーバーフロー("wrap around"、のこぎり波
状の出力信号)をもつ累算器20である。ループフィルタ14の出力信号と値I
nkr0との加算により形成される増分値が、この累算器20に供給される。こ
の場合、値Inkr0によって、DTOのいわゆる中心周波数が決定される。D
TO増分値はさらに、係数計算ユニット10へ供給される(この場合、値Ink
r0+ループフィルタの出力信号の積分成分を送出することもできる)。さらに
累算器がオーバーフローするたびに、累算器20のオーバーフロー指示22によ
ってフィルタ出力値の再計算が促される。
状の出力信号)をもつ累算器20である。ループフィルタ14の出力信号と値I
nkr0との加算により形成される増分値が、この累算器20に供給される。こ
の場合、値Inkr0によって、DTOのいわゆる中心周波数が決定される。D
TO増分値はさらに、係数計算ユニット10へ供給される(この場合、値Ink
r0+ループフィルタの出力信号の積分成分を送出することもできる)。さらに
累算器がオーバーフローするたびに、累算器20のオーバーフロー指示22によ
ってフィルタ出力値の再計算が促される。
【0029】 なお、DTO16は加算器24を有しており、そこにおいてループフィルタ1
4の出力と値Inkr0が加算される。この加算器24の出力側から値「増分」
を取り出すことができ、これはループフィルタ14の出力と値Inkr0のその
つどの和に対応する。累算器20の内容はDTO出力側26において得られる。
4の出力と値Inkr0が加算される。この加算器24の出力側から値「増分」
を取り出すことができ、これはループフィルタ14の出力と値Inkr0のその
つどの和に対応する。累算器20の内容はDTO出力側26において得られる。
【0030】 図3には係数およびフィルタ計算ユニット10の詳細図が示されており、これ
はフィルタ出力値を計算するために用いられる。
はフィルタ出力値を計算するために用いられる。
【0031】 この場合、パラレルに動作する複数の演算ユニット30へ入力信号が供給され
る。これらのユニット30の各々は、フィルタの今後の出力値を計算する。必要
とされるユニット30の個数Nは、プロトタイプフィルタの係数の個数によって
決まる(N≧1/r*(プロトタイプフィルタの個数)でありNは整数)。DT
Oオーバーフローが通報されると、その時点でフィルタ計算をすでに終了してい
る演算ユニット30の出力値が、セレクタスイッチ32を介して結果メモリ34
にコピーされる。ついでその演算ユニット30が初期化される。制御ユニット3
6の中核を成すのは「モジュロカウンタ」であって、これは演算ユニット30を
周期的にアドレッシングする。このカウンタは、DTOオーバーフローのたびに
増分される。
る。これらのユニット30の各々は、フィルタの今後の出力値を計算する。必要
とされるユニット30の個数Nは、プロトタイプフィルタの係数の個数によって
決まる(N≧1/r*(プロトタイプフィルタの個数)でありNは整数)。DT
Oオーバーフローが通報されると、その時点でフィルタ計算をすでに終了してい
る演算ユニット30の出力値が、セレクタスイッチ32を介して結果メモリ34
にコピーされる。ついでその演算ユニット30が初期化される。制御ユニット3
6の中核を成すのは「モジュロカウンタ」であって、これは演算ユニット30を
周期的にアドレッシングする。このカウンタは、DTOオーバーフローのたびに
増分される。
【0032】 つまり、係数およびフィルタ計算ユニット10は以下のように構成されている
:入力信号はN個のすべての演算ユニット30へ供給される。また、これらN個
のすべてのユニットへは、DTOの出力値26とその増分信号も供給される。こ
れに加えて制御ユニットには「モジュロカウンタ」も設けられており、これはN
個の出力側を有し、それらの出力側の各々は演算ユニットの1つと選択的に接続
される。この制御ユニット36におけるカウンタは、DTO16のオーバーフロ
ー指示によってカウントアップされる。これと同時にオーバーフローのたびに、
命令「ロード」が結果メモリに対して送出される。
:入力信号はN個のすべての演算ユニット30へ供給される。また、これらN個
のすべてのユニットへは、DTOの出力値26とその増分信号も供給される。こ
れに加えて制御ユニットには「モジュロカウンタ」も設けられており、これはN
個の出力側を有し、それらの出力側の各々は演算ユニットの1つと選択的に接続
される。この制御ユニット36におけるカウンタは、DTO16のオーバーフロ
ー指示によってカウントアップされる。これと同時にオーバーフローのたびに、
命令「ロード」が結果メモリに対して送出される。
【0033】 図4には、演算ユニット30の詳細図が示されている。
【0034】 演算ユニット30はMACユニット40を有しており、これは図5にさらに詳
しく描かれている。このMACユニット40へ入力信号が供給され、そこからは
セレクトスイッチ32へ出力信号が送出される。さらにこの演算ユニット30は
スケーラを備えた累算器を有しており、これはDTO16の値Inkremen
tとDTO16の出力値26をバッファリングしてスケーリングする。そしてこ
れらの値は係数計算ユニット44へ供給され、係数計算ユニットはMACユニッ
ト40のための係数を供給する。このため係数計算ユニット44は係数メモリ4
6と接続されており、このメモリからプロトタイプフィルタのための対応する係
数値をそれぞれ読み出すことができる。
しく描かれている。このMACユニット40へ入力信号が供給され、そこからは
セレクトスイッチ32へ出力信号が送出される。さらにこの演算ユニット30は
スケーラを備えた累算器を有しており、これはDTO16の値Inkremen
tとDTO16の出力値26をバッファリングしてスケーリングする。そしてこ
れらの値は係数計算ユニット44へ供給され、係数計算ユニットはMACユニッ
ト40のための係数を供給する。このため係数計算ユニット44は係数メモリ4
6と接続されており、このメモリからプロトタイプフィルタのための対応する係
数値をそれぞれ読み出すことができる。
【0035】 図5には、MACユニット40の構造が詳しく描かれている。MACユニット
40は乗算器52を有しており、この乗算器へは入力信号と係数計算ユニット4
4からの対応する係数が供給される。乗算器の出力値は累算器50に記憶される
。これにより累算器50は持続的に出力信号を使用でき、これはさらにセレクト
スイッチ32へ供給される。制御ユニット36からの選択/初期化命令により、
累算器50はリセットされる。
40は乗算器52を有しており、この乗算器へは入力信号と係数計算ユニット4
4からの対応する係数が供給される。乗算器の出力値は累算器50に記憶される
。これにより累算器50は持続的に出力信号を使用でき、これはさらにセレクト
スイッチ32へ供給される。制御ユニット36からの選択/初期化命令により、
累算器50はリセットされる。
【0036】 つまり演算ユニット30は以下のように動作する: 制御ユニット36により演算ユニット30が選択されると、1.MACユニッ
ト40の累算器50がリセットされ、2.係数計算ユニット44の前の累算器4
2にDTO16の目下の出力値26(オーバーフロー後の値)がロードされ、3
.DTO16の目下の増分値が記憶される。初期化後、この増分値が入力信号の
サンプリングクロックのたびに累算される。
ト40の累算器50がリセットされ、2.係数計算ユニット44の前の累算器4
2にDTO16の目下の出力値26(オーバーフロー後の値)がロードされ、3
.DTO16の目下の増分値が記憶される。初期化後、この増分値が入力信号の
サンプリングクロックのたびに累算される。
【0037】 累算器42の出力値は、入力クロックのたびに値「r」によってスケーリング
される。その結果によって、プロトタイプフィルタの係数から係数を補間しなけ
ればならない位置が規定される(補間法は基本的に任意のものでよい)。計算さ
れた係数は目下のフィルタ入力値と乗算され、ついで累算される。
される。その結果によって、プロトタイプフィルタの係数から係数を補間しなけ
ればならない位置が規定される(補間法は基本的に任意のものでよい)。計算さ
れた係数は目下のフィルタ入力値と乗算され、ついで累算される。
【0038】 図6には本発明の変形実施形態が示されており、これは入力信号のクロックご
とに少なくともN個の動作クロックを使用できる場合に適用することができる。
この事例ではN個の演算ユニット30が必要とされるのではなく、(ROM14
6とスケーラも含めて)ただ1つの乗算器152とただ1つのフィルタ係数計算
ユニット144があれば十分である。
とに少なくともN個の動作クロックを使用できる場合に適用することができる。
この事例ではN個の演算ユニット30が必要とされるのではなく、(ROM14
6とスケーラも含めて)ただ1つの乗算器152とただ1つのフィルタ係数計算
ユニット144があれば十分である。
【0039】 つまり図6には変形された係数およびフィルタ計算ユニット10が示されてお
り、これは図2〜図5ですでに説明した係数およびフィルタ計算ユニット10ど
同様、図1の対応個所に組み込むことができる。この場合、入力信号はただ1つ
の乗算器152へのみ供給されるが、そこからはN個の累算器150へ選択的に
分配され、さらにそれらの累算器から結果メモリ134へ供給される。この場合
、結果メモリ134は常に出力信号を有している。ここでも制御ユニット136
が設けられており、これはDTO16のオーバーフロー指示出力側と接続されて
おり、N個の累算器150を制御するための「モジュロカウンタ」を有している
。さらにこの場合も乗算器152は係数計算ユニット144によって制御され、
このユニット自体はROMメモリ146からプロトタイプ係数の値を読み出す。
これに加えてN個の累算器142が設けられており、これらの累算器はDTO1
6の増分のための種々の値とDTO16の出力値26を記憶する。これらの累算
器も、それらのロード命令を制御ユニット136から選択的に受け取る。
り、これは図2〜図5ですでに説明した係数およびフィルタ計算ユニット10ど
同様、図1の対応個所に組み込むことができる。この場合、入力信号はただ1つ
の乗算器152へのみ供給されるが、そこからはN個の累算器150へ選択的に
分配され、さらにそれらの累算器から結果メモリ134へ供給される。この場合
、結果メモリ134は常に出力信号を有している。ここでも制御ユニット136
が設けられており、これはDTO16のオーバーフロー指示出力側と接続されて
おり、N個の累算器150を制御するための「モジュロカウンタ」を有している
。さらにこの場合も乗算器152は係数計算ユニット144によって制御され、
このユニット自体はROMメモリ146からプロトタイプ係数の値を読み出す。
これに加えてN個の累算器142が設けられており、これらの累算器はDTO1
6の増分のための種々の値とDTO16の出力値26を記憶する。これらの累算
器も、それらのロード命令を制御ユニット136から選択的に受け取る。
【0040】 このユニットは、N個の累算器のうちの1つによって周期的に制御される。乗
算器の後ろのN個の累算器は、加算器とN個のメモリセルを有する1つの回路に
まとめてもよい。
算器の後ろのN個の累算器は、加算器とN個のメモリセルを有する1つの回路に
まとめてもよい。
【図1】 デシメーション補間フィルタを用いたクロック再生のための基本回路図である
。
。
【図2】 図1によるディジタル発振器の詳細図である。
【図3】 フィルタ係数もフィルタ出力値も計算する組み合わせユニットを示す図である
。
。
【図4】 図3による演算ユニットの詳細図である。
【図5】 図4によるMACユニットの詳細図である。
【図6】 入力信号のクロックごとに少なくともN個の動作クロックを使用できる事例に
合わせて変形された演算ユニットを示す図である。
合わせて変形された演算ユニットを示す図である。
【手続補正書】特許協力条約第34条補正の翻訳文提出書
【提出日】平成12年6月20日(2000.6.20)
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【数1】 c)前記の構成要素により、サンプリングレートfa1で作動される前記別の
セレクティブフィルタを、新たな係数h2(t)を用いてシミュレーションする
ステップと、 を有することを特徴とする、セレクティブフィルタリングのための方法。
セレクティブフィルタを、新たな係数h2(t)を用いてシミュレーションする
ステップと、 を有することを特徴とする、セレクティブフィルタリングのための方法。
【数2】 請求項1記載の方法。
【数3】 に従い設定し、ここでNは整数である、請求項6記載の方法。
【数4】 請求項8記載の方法。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】0001
【補正方法】変更
【補正内容】
【0001】 本発明は、係数およびフィルタ計算ユニット、位相検出器、ループフィルタお
よびディジタル発振器を用い、これらの構成要素は、フィルタ計算に利用される
係数に依存して種々のセレクティブフィルタをシミュレートする、セレクティブ
フィルタリングのための方法に関する。
よびディジタル発振器を用い、これらの構成要素は、フィルタ計算に利用される
係数に依存して種々のセレクティブフィルタをシミュレートする、セレクティブ
フィルタリングのための方法に関する。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】0002
【補正方法】変更
【補正内容】
【0002】 ディジタルデータを受信するシステムは通例、信号中に内在するデータクロッ
ク信号を再生する装置を必要とする。そのためには基本的に2つのアプローチが
ある:1.クロック制御ループに、アナログ/ディジタルコンバータ(ADC)
のサンプリングクロックを供給する回路(たとえばVCXO)を設ける。2.ア
ナログ/ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ/ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ/ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
ク信号を再生する装置を必要とする。そのためには基本的に2つのアプローチが
ある:1.クロック制御ループに、アナログ/ディジタルコンバータ(ADC)
のサンプリングクロックを供給する回路(たとえばVCXO)を設ける。2.ア
ナログ/ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ/ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ/ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】0003
【補正方法】変更
【補正内容】
【0003】 ディジタルモデムにおいて補間により完全にディジタルによるクロック再生を
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】0004
【補正方法】変更
【補正内容】
【0004】 従来技術における別の解決手法によれば、帯域幅の制御可能なアナログフィル
タがアナログ/ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にCMOSテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ/ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。 以下の論文に、ここ最近の従来技術が示されている。 LAMBRETTE U 等による "VARIABLE SAMPLE RATE DIGITAL FEEDBACK NDA TIMING
SYNCHRONIZATION" IEEE VEHICLAR TECHNOLOGY CONFERENCE, New York, USA, IE
EE, Bd. Conf. 47, p. 1348 - 1352. この論文には、種々のサンプリングレート
をもつ比較的広い範囲の処理を行うディジタル受信機のための2つのアルゴリズ
ムが示されている。それらのアルゴリズムの一方が基礎とするのは、時間同期の
前に受信信号のフィルタリングを行うことである。これによればディジタルフィ
ードバックに基づくデータ保護されない時間同期アルゴリズムが提示され、これ
はサンプリングレートとは異なるシンボルレートで処理することができる。 D. KIM 他による論文 "DESIGN OF OPTIMAL INTERPOLATION FILTER FOR SYMBOL
TIMING RECOVERY" IEEE TRANSACTIOS ON COMMUNICATIONS, IEEE INC: New York
, USA Bd. 45, No. 7, p. 877 - 884 によれば、ディジタル受信機におけるシン
ボルタイムクロックを再生するために最適化された補間フィルタが開示されてい
る。この場合、入力側のアナログ/ディジタルコンバータのサンプリングレート
は送信側のシンボルクロックと同期していない。 K. BUCKET 他による論文:PERIODIC TIMING ERROR COMPONENTS IN FEEDBACK S
YNCHRONIZERS OPERATING ON NONSYNCHRONZIED SIGNAL SAMPLES" IEEE INC. New
York, USA, Bd. 46, No. 6, p. 747 - 749 によれば、同期エラーには、ノイズ
のある正弦波信号の同期のとれていないサンプリング値の検出においてタイムク
ロックを再生するためのループにより、周期的な成分の含まれることが示されて
いる。そのような周期的なエラーはもっぱら、同期のとれていない信号の各サン
プリング値間の理想的ではない補間によって発生し、同期のとれたサンプリング
が行われると消滅する。
タがアナログ/ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にCMOSテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ/ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。 以下の論文に、ここ最近の従来技術が示されている。 LAMBRETTE U 等による "VARIABLE SAMPLE RATE DIGITAL FEEDBACK NDA TIMING
SYNCHRONIZATION" IEEE VEHICLAR TECHNOLOGY CONFERENCE, New York, USA, IE
EE, Bd. Conf. 47, p. 1348 - 1352. この論文には、種々のサンプリングレート
をもつ比較的広い範囲の処理を行うディジタル受信機のための2つのアルゴリズ
ムが示されている。それらのアルゴリズムの一方が基礎とするのは、時間同期の
前に受信信号のフィルタリングを行うことである。これによればディジタルフィ
ードバックに基づくデータ保護されない時間同期アルゴリズムが提示され、これ
はサンプリングレートとは異なるシンボルレートで処理することができる。 D. KIM 他による論文 "DESIGN OF OPTIMAL INTERPOLATION FILTER FOR SYMBOL
TIMING RECOVERY" IEEE TRANSACTIOS ON COMMUNICATIONS, IEEE INC: New York
, USA Bd. 45, No. 7, p. 877 - 884 によれば、ディジタル受信機におけるシン
ボルタイムクロックを再生するために最適化された補間フィルタが開示されてい
る。この場合、入力側のアナログ/ディジタルコンバータのサンプリングレート
は送信側のシンボルクロックと同期していない。 K. BUCKET 他による論文:PERIODIC TIMING ERROR COMPONENTS IN FEEDBACK S
YNCHRONIZERS OPERATING ON NONSYNCHRONZIED SIGNAL SAMPLES" IEEE INC. New
York, USA, Bd. 46, No. 6, p. 747 - 749 によれば、同期エラーには、ノイズ
のある正弦波信号の同期のとれていないサンプリング値の検出においてタイムク
ロックを再生するためのループにより、周期的な成分の含まれることが示されて
いる。そのような周期的なエラーはもっぱら、同期のとれていない信号の各サン
プリング値間の理想的ではない補間によって発生し、同期のとれたサンプリング
が行われると消滅する。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】0005
【補正方法】変更
【補正内容】
【0005】 したがって本発明の課題は、セレクティブフィルタリングのための方法を、複
雑な点を減らして実現できるようにすることにある。
雑な点を減らして実現できるようにすることにある。
【手続補正7】
【補正対象書類名】明細書
【補正対象項目名】0006
【補正方法】変更
【補正内容】
【0006】 本発明によればこの課題は、請求項1の特徴部分に記載の方法により解決され
る。
る。
【手続補正8】
【補正対象書類名】明細書
【補正対象項目名】0007
【補正方法】変更
【補正内容】
【0007】 従属請求項には本発明の有利な実施形態が示されている。
【手続補正9】
【補正対象書類名】明細書
【補正対象項目名】0008
【補正方法】変更
【補正内容】
【0008】 本発明はアプローチの仕方として、同一発明者による2000年1月13日付
の未公開の WO-A-00/02311 (国際出願番号 : PCT/DE 99/01878)よるフィルタを
用いており、これを補間フィルタをもつ公知のクロック再生回路の変形と組み合
わせている。この場合、プロトタイプフィルタの係数からフィルタ係数を導出す
るというアプローチが、付加的にデータ信号の補間に必要とされる可変の遅延を
生じさせるために拡張され、この遅延は一般にアナログ/ディジタルコンバータ
のクロック信号の周期持続時間よりも短くしなければならない。しかもここでは
、フィルタ帯域幅が常にデータレートに比例することを利用しており、つまりフ
ィルタの帯域幅とデシメーション係数は互いに一定の比におかれていることを利
用している。その結果として定性的には、フィルタ出力値の計算にあたりデータ
レートもしくはフィルタの帯域幅が小さくなればなるほど、いっそう多くの時間
を使えることになる。しかしその一方で、帯域幅が狭くなるにつれて出力値の計
算のためにいっそう多くの係数が必要とされるようにもなる。このことは定量的
には、データレートもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演
算が毎秒必要とされることを意味する。以下では適切な回路について説明する。
回路の動作クロックがフィルタ入力側におけるサンプリングクロックよりも高い
事例についての、複雑さの点で最適化された回路についても述べる。
の未公開の WO-A-00/02311 (国際出願番号 : PCT/DE 99/01878)よるフィルタを
用いており、これを補間フィルタをもつ公知のクロック再生回路の変形と組み合
わせている。この場合、プロトタイプフィルタの係数からフィルタ係数を導出す
るというアプローチが、付加的にデータ信号の補間に必要とされる可変の遅延を
生じさせるために拡張され、この遅延は一般にアナログ/ディジタルコンバータ
のクロック信号の周期持続時間よりも短くしなければならない。しかもここでは
、フィルタ帯域幅が常にデータレートに比例することを利用しており、つまりフ
ィルタの帯域幅とデシメーション係数は互いに一定の比におかれていることを利
用している。その結果として定性的には、フィルタ出力値の計算にあたりデータ
レートもしくはフィルタの帯域幅が小さくなればなるほど、いっそう多くの時間
を使えることになる。しかしその一方で、帯域幅が狭くなるにつれて出力値の計
算のためにいっそう多くの係数が必要とされるようにもなる。このことは定量的
には、データレートもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演
算が毎秒必要とされることを意味する。以下では適切な回路について説明する。
回路の動作クロックがフィルタ入力側におけるサンプリングクロックよりも高い
事例についての、複雑さの点で最適化された回路についても述べる。
Claims (11)
- 【請求項1】 位相検出器、ループフィルタおよびディジタル発振器を用い
たディジタルによるクロック再生とセレクティブフィルタリングのための方法に
おいて、 a)所定のサンプリング周波数faに対して固有の周波数fcをもつセレクテ
ィブフィルタのプロトタイプの係数h1(n)を、まえもって設定または計算す
るステップと、 【数1】 c)前記セレクティブフィルタをfa1 において新たな係数h2(t)で動
作させるステップと、 を有することを特徴とする、ディジタルによるクロック再生とセレクティブフィ
ルタリングのための方法。 - 【請求項2】 ディジタル発振器の出力値I0+k*ΔIをΔt+k*dの計
算に利用する、請求項1記載の方法。 - 【請求項3】 【数2】 請求項1記載の方法。
- 【請求項4】 ディジタル発振器としてオーバーフローする累算器を使用す
る、請求項1から3のいずれか1項記載の方法。 - 【請求項5】 ループフィルタ(14)の出力信号と、ディジタル発振器の
中心周波数を定める値Inkr0との加算により形成される増分値を、前記累算
器へ供給する、請求項4記載の方法。 - 【請求項6】 パラレルに動作する複数の演算ユニットへ入力信号を供給し
、該複数の演算ユニットの各々はフィルタの今後の出力値を計算し、ディジタル
発振器がオーバーフローしたとき、その時点で計算をすでに終了していた演算ユ
ニットの出力値を選択する、請求項1から5のいずれか1項記載の方法。 - 【請求項7】 パラレルに動作する前記演算ユニットの個数Nを、セレクテ
ィブフィルタのプロトタイプの係数の個数Kに基づき式 【数3】 に従い設定し、ここでNは整数である、請求項6記載の方法。 - 【請求項8】 前記演算ユニットの選択をモジュロNカウンタを用いて行い
、該モジュロNカウンタは前記演算ユニットを周期的にアドレッシングし、ディ
ジタル発振器がオーバーフローするたびに増分する、請求項6または7記載の方
法。 - 【請求項9】 【数4】 請求項8記載の方法。
- 【請求項10】 累算器のスケーリングされた出力値によって、セレクティ
ブフィルタのための新たな係数をプロトタイプの係数から補間しなければならな
い位置を規定する、請求項9記載の方法。 - 【請求項11】 ただ1つの係数計算ユニット(144)が設けられており
、該係数計算ユニットは時間的にシーケンシャルに係数を計算し、乗算器(15
2)においてフィルタ出力値を時間的にシーケンシャルに計算してN個の累算器
(150)へ分配し、個々の入力値(増分値およびDTO(16)の出力値)を
選択的にN個の別の累算器(142)に格納する、請求項1から5のいずれか1
項記載の方法。
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DE19829290.2 | 1998-06-30 | ||
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PCT/DE1999/001877 WO2000002315A2 (de) | 1998-06-30 | 1999-06-28 | Verfahren zur digitalen taktrückgewinnung und selektiven filterung |
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Publication Number | Publication Date |
---|---|
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Application Number | Title | Priority Date | Filing Date |
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---|---|
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EP (1) | EP1092269B1 (ja) |
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AT (1) | ATE324720T1 (ja) |
DE (2) | DE19829290A1 (ja) |
WO (1) | WO2000002315A2 (ja) |
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KR100708092B1 (ko) * | 2000-06-15 | 2007-04-16 | 삼성전자주식회사 | 가변 샘플링 레이트를 이용한 녹음 및/또는 재생 장치 및그 방법 |
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KR100421001B1 (ko) * | 2001-02-20 | 2004-03-03 | 삼성전자주식회사 | 샘플링 레이트 변환 장치 및 방법 |
US7209528B2 (en) * | 2001-06-01 | 2007-04-24 | National Semiconductor, Inc. | Over-sampling A/D converter with adjacent channel power detection |
US7047263B2 (en) * | 2001-08-14 | 2006-05-16 | Texas Instruments Incorporated | Fast-settling digital filter and method for analog-to-digital converters |
US6944640B2 (en) * | 2001-12-28 | 2005-09-13 | Intel Corporation | Progressive two-dimensional (2D) pyramid filter |
CN1330152C (zh) * | 2003-08-01 | 2007-08-01 | 华为技术有限公司 | 对时分复接业务进行时钟恢复的装置及其方法 |
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CN106918735B (zh) * | 2017-03-28 | 2019-07-02 | 辽宁大学 | 一种电流测量数据处理方法 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US6009446A (en) * | 1998-02-04 | 1999-12-28 | Lsi Logic Corporation | Method and apparatus for digital filtration of signals |
-
1998
- 1998-06-30 DE DE19829290A patent/DE19829290A1/de not_active Withdrawn
-
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