JP2002520897A - ディジタルによるクロック再生とセレクティブフィルタリングのための方法 - Google Patents
ディジタルによるクロック再生とセレクティブフィルタリングのための方法Info
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Abstract
(57)【要約】
本発明によれば、ａ）所定のサンプリング周波数ｆａに対して固有の周波数ｆｃをもつセレクティブフィルタのプロトタイプの係数ｈ１（ｎ）を、まえもって設定または計算する。ｂ）係数ｈ１（ｎ）から、ポイントｔｋ ＝Δｔ＋ｋ*ｄただしｋ＝０，１，．．．で固有の周波数ｆｃ２をもつセレクティブフィルタの係数ｈ２（ｔ）を計算し、この計算を、ポイントｔｋ で時間的に連続するインパルス応答ｈ（ｔ）の値を補間することで行う。ここでｄ＝（ｆｃ２*ｆａ）／（ｆｃ*ｆａ１）である。ｃ）セレクティブフィルタをｆａ１ において新たな係数ｈ２（ｔ）で動作させる。
Description
【０００１】 本発明は、位相検出器とループフィルタとディジタル発振器を用いたディジタ
ルによるクロック再生とセレクティブフィルタリングのための方法に関する。
ルによるクロック再生とセレクティブフィルタリングのための方法に関する。
【０００２】 ディジタルデータを受信するシステムは通例、信号中に内在するデータクロッ
ク信号を再生する装置を必要とする。そのためには基本的に２つのアプローチが
ある：１．クロック制御ループに、アナログ／ディジタルコンバータ（ＡＤＣ）
のサンプリングクロックを供給する回路（たとえばＶＣＸＯ）を設ける。２．ア
ナログ／ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ／ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ／ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
ク信号を再生する装置を必要とする。そのためには基本的に２つのアプローチが
ある：１．クロック制御ループに、アナログ／ディジタルコンバータ（ＡＤＣ）
のサンプリングクロックを供給する回路（たとえばＶＣＸＯ）を設ける。２．ア
ナログ／ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ／ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ／ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
【０００３】 ディジタルモデムにおいて補間により完全にディジタルによるクロック再生を
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
【０００４】 従来技術における別の解決手法によれば、帯域幅の制御可能なアナログフィル
タがアナログ／ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にＣＭＯＳテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ／ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。
タがアナログ／ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にＣＭＯＳテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ／ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。
【０００５】 したがって本発明の課題は、ディジタルによるクロック再生とセレクティブフ
ィルタリングのための方法を、複雑な点を減らして実現できるようにすることに
ある。
ィルタリングのための方法を、複雑な点を減らして実現できるようにすることに
ある。
【０００６】 本発明によればこの課題は、請求項１の特徴部分に記載の方法により解決され
る。
る。
【０００７】 従属請求項には本発明の有利な実施形態が示されている。
【０００８】 本発明はアプローチの仕方として、同一発明者による発明「非巡回ディジタル
フィルタおよび該フィルタの係数計算方法」によるフィルタを用いており、これ
を補間フィルタをもつ公知のクロック再生回路の変形と組み合わせている。この
場合、プロトタイプフィルタの係数からフィルタ係数を導出するというアプロー
チが、付加的にデータ信号の補間に必要とされる可変の遅延を生じさせるために
拡張され、この遅延は一般にアナログ／ディジタルコンバータのクロック信号の
周期持続時間よりも短くしなければならない。しかもここでは、フィルタ帯域幅
が常にデータレートに比例することを利用しており、つまりフィルタの帯域幅と
デシメーション係数は互いに一定の比におかれていることを利用している。その
結果として定性的には、フィルタ出力値の計算にあたりデータレートもしくはフ
ィルタの帯域幅が小さくなればなるほど、いっそう多くの時間を使えることにな
る。しかしその一方で、帯域幅が狭くなるにつれて出力値の計算のためにいっそ
う多くの係数が必要とされるようにもなる。このことは定量的には、データレー
トもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演算が毎秒必要とさ
れることを意味する。以下では適切な回路について説明する。回路の動作クロッ
クがフィルタ入力側におけるサンプリングクロックよりも高い事例についての、
複雑さの点で最適化された回路についても述べる。
フィルタおよび該フィルタの係数計算方法」によるフィルタを用いており、これ
を補間フィルタをもつ公知のクロック再生回路の変形と組み合わせている。この
場合、プロトタイプフィルタの係数からフィルタ係数を導出するというアプロー
チが、付加的にデータ信号の補間に必要とされる可変の遅延を生じさせるために
拡張され、この遅延は一般にアナログ／ディジタルコンバータのクロック信号の
周期持続時間よりも短くしなければならない。しかもここでは、フィルタ帯域幅
が常にデータレートに比例することを利用しており、つまりフィルタの帯域幅と
デシメーション係数は互いに一定の比におかれていることを利用している。その
結果として定性的には、フィルタ出力値の計算にあたりデータレートもしくはフ
ィルタの帯域幅が小さくなればなるほど、いっそう多くの時間を使えることにな
る。しかしその一方で、帯域幅が狭くなるにつれて出力値の計算のためにいっそ
う多くの係数が必要とされるようにもなる。このことは定量的には、データレー
トもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演算が毎秒必要とさ
れることを意味する。以下では適切な回路について説明する。回路の動作クロッ
クがフィルタ入力側におけるサンプリングクロックよりも高い事例についての、
複雑さの点で最適化された回路についても述べる。
【０００９】 以下で説明する回路は、２つの課題を解決しなければならない。
【００１０】 １．隣り合う信号を抑圧できるようにする目的で、データレートに比例する帯域
幅をもつローパスフィルタを実現しなければならない。
幅をもつローパスフィルタを実現しなければならない。
【００１１】 ２．入力信号のサンプリングクロックはデータクロックに同期していないので、
データクロックに対し位相の同期の合わせられた出力信号を補間により生成しな
ければならない（フリーランニングする発振器）。
データクロックに対し位相の同期の合わせられた出力信号を補間により生成しな
ければならない（フリーランニングする発振器）。
【００１２】 ２番目の課題を解決するためには通常、位相検出器とループフィルタとディジ
タル発振器（ＤＴＯ）から成る制御ループが用いられる。発振器は、オーバーフ
ローする累算器として実現される。オーバーフローが発生すると、位相検出器お
よび後続の回路へ与えられるサンプリング値が入力信号のサンプリング値から補
間される。定常化した状態で、補間されたこの値の一部分は（所望のように）デ
ータパルスの中央に位置する。たいていの場合、補間された信号は、データレー
ト（もしくはＱＰＳＫやＱＡＭなどのように２次元のデータ伝送であればシンボ
ルレート）の２倍に相応するサンプリング周波数をもつ。２つのクロック信号は
非同期であるので、補間すべき信号のサンプリング時点は一般に入力信号の各サ
ンプリング時点の間にある。したがってオーバーフロー後にＤＴＯの状態から、
所望のサンプリング時点と入力信号の最後のサンプリング時点との時間間隔を表
す信号が導出される。その値の分だけ、補間フィルタによって入力信号を時間的
にずらさなければならない。
タル発振器（ＤＴＯ）から成る制御ループが用いられる。発振器は、オーバーフ
ローする累算器として実現される。オーバーフローが発生すると、位相検出器お
よび後続の回路へ与えられるサンプリング値が入力信号のサンプリング値から補
間される。定常化した状態で、補間されたこの値の一部分は（所望のように）デ
ータパルスの中央に位置する。たいていの場合、補間された信号は、データレー
ト（もしくはＱＰＳＫやＱＡＭなどのように２次元のデータ伝送であればシンボ
ルレート）の２倍に相応するサンプリング周波数をもつ。２つのクロック信号は
非同期であるので、補間すべき信号のサンプリング時点は一般に入力信号の各サ
ンプリング時点の間にある。したがってオーバーフロー後にＤＴＯの状態から、
所望のサンプリング時点と入力信号の最後のサンプリング時点との時間間隔を表
す信号が導出される。その値の分だけ、補間フィルタによって入力信号を時間的
にずらさなければならない。
【００１３】 本発明によればこの課題は、フィルタ係数の補間にあたりプロトタイプの係数
によって、所望の帯域幅を考慮するだけでなく望ましい時間的シフトも考慮する
ことによって解決される。このことは、本発明がどのようにして１番目の課題を
解決するのかも示唆している。デシメーション補間フィルタの帯域幅は、データ
レートに整合させなければならない。このために、たとえばループフィルタの出
力信号を利用することができる。定常化した状態でこの信号は、望ましい補間レ
ートとＤＴＯの中心周波数との差に比例している。ＤＴＯの中心周波数はまえも
って定められているので、求められているフィルタ帯域幅に精確に比例する信号
を形成することができる。一般にループフィルタは積分成分を有しており、その
出力信号は基本的に同じ特性をもち、その信号はフィルタ全体の出力信号よりも
著しくノイズが少ないという付加的な利点が伴う。
によって、所望の帯域幅を考慮するだけでなく望ましい時間的シフトも考慮する
ことによって解決される。このことは、本発明がどのようにして１番目の課題を
解決するのかも示唆している。デシメーション補間フィルタの帯域幅は、データ
レートに整合させなければならない。このために、たとえばループフィルタの出
力信号を利用することができる。定常化した状態でこの信号は、望ましい補間レ
ートとＤＴＯの中心周波数との差に比例している。ＤＴＯの中心周波数はまえも
って定められているので、求められているフィルタ帯域幅に精確に比例する信号
を形成することができる。一般にループフィルタは積分成分を有しており、その
出力信号は基本的に同じ特性をもち、その信号はフィルタ全体の出力信号よりも
著しくノイズが少ないという付加的な利点が伴う。
【００１４】 デシメーション補間フィルタの帯域幅ｆｃ１に対し、レートｆａ１の出力値を
計算するためにＭ１の係数が必要とされるならば、帯域幅ｆｃ２と出力レートｆ
ａ２＝ｆａ１*ｆｃ２／ｆｃ１についてフィルタ係数を計算するための本発明に
よる方法によれば、Ｍ２＝Ｍ１*ｆｃ１／ｆｃ２の係数が必要とされる。その結
果、両方の事例ともに同じ処理速度が必要とされる。それというのも、ｆａ１*
Ｍ１＝ｆａ２*Ｍ２だからである。したがって基本的に、フィルタ計算をデータ
レートとは無関係に常に同じ個数の演算素子において実行することができる。
計算するためにＭ１の係数が必要とされるならば、帯域幅ｆｃ２と出力レートｆ
ａ２＝ｆａ１*ｆｃ２／ｆｃ１についてフィルタ係数を計算するための本発明に
よる方法によれば、Ｍ２＝Ｍ１*ｆｃ１／ｆｃ２の係数が必要とされる。その結
果、両方の事例ともに同じ処理速度が必要とされる。それというのも、ｆａ１*
Ｍ１＝ｆａ２*Ｍ２だからである。したがって基本的に、フィルタ計算をデータ
レートとは無関係に常に同じ個数の演算素子において実行することができる。
【００１５】 プロトタイプは、サンプリング周波数ｆａにおいて帯域幅ｆｃのために選定さ
れる。両方の割当周波数は原則として任意であるが、個別の事例においてｆｃは
、選択された係数補間法を考慮して個々の適用事例の精度要求が取り込まれるよ
う、小さく選定する必要がある。デシメーション補間フィルタが帯域幅ｆｃ（デ
シメーション後にサンプリングレートｆａ２に合わせられる）をもち、サンプリ
ング周波数ｆａ１で動かされる場合、「伸張係数」ｄ＝（ｆｃ２／ｆｃ）*（ｆ
ａ／ｆａ１）が生じ、つまりプロトタイプのサンプリングパターンを係数ｄだけ
「伸張」させる必要がある。
れる。両方の割当周波数は原則として任意であるが、個別の事例においてｆｃは
、選択された係数補間法を考慮して個々の適用事例の精度要求が取り込まれるよ
う、小さく選定する必要がある。デシメーション補間フィルタが帯域幅ｆｃ（デ
シメーション後にサンプリングレートｆａ２に合わせられる）をもち、サンプリ
ング周波数ｆａ１で動かされる場合、「伸張係数」ｄ＝（ｆｃ２／ｆｃ）*（ｆ
ａ／ｆａ１）が生じ、つまりプロトタイプのサンプリングパターンを係数ｄだけ
「伸張」させる必要がある。
【００１６】 データ信号のサンプリング値をサンプリング周波数ｆａ２で補間すべき場合、
制御ループのＤＴＯを増分値ΔＩ＝ｆａ２／ｆａ１で作動させる必要がある（Δ
ＩはＤＴＯから供給される、上述の記載参照）。ここで前提とするのは、ＤＴＯ
はサンプリング周波数ｆａ１で動かされ、値１でオーバーフローすることである
（つまりＤＴＯの出力値は０〜１の間にある）。オーバーフロー後の出力値Ｉ０
は、最大で値ΔＩをもつ可能性がある。
制御ループのＤＴＯを増分値ΔＩ＝ｆａ２／ｆａ１で作動させる必要がある（Δ
ＩはＤＴＯから供給される、上述の記載参照）。ここで前提とするのは、ＤＴＯ
はサンプリング周波数ｆａ１で動かされ、値１でオーバーフローすることである
（つまりＤＴＯの出力値は０〜１の間にある）。オーバーフロー後の出力値Ｉ０
は、最大で値ΔＩをもつ可能性がある。
【００１７】 ここで以下の定義が成り立つ： プロトタイプの係数はポイントｔ＝ｎにおかれる。ただしｎ＝０，１，．．．
等。
等。
【００１８】 その結果、以下の通りとなる： 必要とされるフィルタの補間すべき係数はポイントｔ＝Δｔ＋ｋ*ｄのところ
にあり、ここでｋ＝０，１，．．．等であって、この場合、値ΔＩは制御ループ
により定められる。項ｋ*ｄを変形してｋ*ΔＩ*（ｆａ／ｆｃ）*（ｆｃ２／ｆａ
２）＝ｋ*ΔＩ*ｒとすることができ、ここでｒは定数である（ｆａ／ｆｃはプロ
トタイプ設計時に定められ、ｆｃ２／ｆａ２は問題に基づき定数とする）。その
結果、同様にｔ＝Δｔ＋ｋ*ｄ＝（Ｉ０＋ｋ*ΔＩ）*ｒとなり、ここでＩ０＋ｋ*
ΔＩは（ノイズ項を除いて）定常状態におけるＤＴＯの出力値を表す。これによ
り殊にΔｔ＝Ｉ０*ｒとなり、つまりオーバーフロー後のＤＴＯの出力値は、そ
れが定数ｒで乗算された後、フィルタ係数補間のための初期値として用いられる
。
にあり、ここでｋ＝０，１，．．．等であって、この場合、値ΔＩは制御ループ
により定められる。項ｋ*ｄを変形してｋ*ΔＩ*（ｆａ／ｆｃ）*（ｆｃ２／ｆａ
２）＝ｋ*ΔＩ*ｒとすることができ、ここでｒは定数である（ｆａ／ｆｃはプロ
トタイプ設計時に定められ、ｆｃ２／ｆａ２は問題に基づき定数とする）。その
結果、同様にｔ＝Δｔ＋ｋ*ｄ＝（Ｉ０＋ｋ*ΔＩ）*ｒとなり、ここでＩ０＋ｋ*
ΔＩは（ノイズ項を除いて）定常状態におけるＤＴＯの出力値を表す。これによ
り殊にΔｔ＝Ｉ０*ｒとなり、つまりオーバーフロー後のＤＴＯの出力値は、そ
れが定数ｒで乗算された後、フィルタ係数補間のための初期値として用いられる
。
【００１９】 次に、図面に示された実施例に基づき本発明について詳しく説明する。
【００２０】 図１は、デシメーション補間フィルタを用いたクロック再生のための基本回路
図である。
図である。
【００２１】 図２は、図１によるディジタル発振器の詳細図である。
【００２２】 図３は、フィルタ係数もフィルタ出力値も計算する組み合わせユニットを示す
図である。
図である。
【００２３】 図４は、図３による演算ユニットの詳細図である。
【００２４】 図５は、図４によるＭＡＣユニットの詳細図である。
【００２５】 図６は、入力信号のクロックごとに少なくともＮ個の動作クロックを使用でき
る事例に合わせて変形された演算ユニットを示す図である。
る事例に合わせて変形された演算ユニットを示す図である。
【００２６】 図１には、デシメーション補間フィルタを用いたクロック再生のための異本回
路図が示されている。そこにはクロック再生のための制御ループが描かれており
、これは係数およびフィルタ計算ユニット１０、位相検出器１２、ループフィル
タ１４ならびにディジタル発振器１６から成る。この場合、入力信号は係数およ
びフィルタ計算ユニット１０へ供給され、このユニットはそれらの入力信号から
出力信号を算出する。そして出力信号は出力側だけでなく位相検出器１２へも供
給され、位相検出器自体はループフィルタ１４と接続されている。ループフィル
タ１４の出力側はディジタル発振器１６へ導かれる。そしてディジタル発振器１
６は係数およびフィルタ計算ユニット１０を制御するため、信号「ＤＴＯ出力」
、「オーバーフロー指示」ならびに「増分」を送出する。
路図が示されている。そこにはクロック再生のための制御ループが描かれており
、これは係数およびフィルタ計算ユニット１０、位相検出器１２、ループフィル
タ１４ならびにディジタル発振器１６から成る。この場合、入力信号は係数およ
びフィルタ計算ユニット１０へ供給され、このユニットはそれらの入力信号から
出力信号を算出する。そして出力信号は出力側だけでなく位相検出器１２へも供
給され、位相検出器自体はループフィルタ１４と接続されている。ループフィル
タ１４の出力側はディジタル発振器１６へ導かれる。そしてディジタル発振器１
６は係数およびフィルタ計算ユニット１０を制御するため、信号「ＤＴＯ出力」
、「オーバーフロー指示」ならびに「増分」を送出する。
【００２７】 図２には、ディジタル発振器１６（ＤＴＯ）の詳細図が示されている。
【００２８】 ＤＴＯ１６の中核を成すのは、オーバーフロー（"wrap around"、のこぎり波
状の出力信号）をもつ累算器２０である。ループフィルタ１４の出力信号と値Ｉ
ｎｋｒ０との加算により形成される増分値が、この累算器２０に供給される。こ
の場合、値Ｉｎｋｒ０によって、ＤＴＯのいわゆる中心周波数が決定される。Ｄ
ＴＯ増分値はさらに、係数計算ユニット１０へ供給される（この場合、値Ｉｎｋ
ｒ０＋ループフィルタの出力信号の積分成分を送出することもできる）。さらに
累算器がオーバーフローするたびに、累算器２０のオーバーフロー指示２２によ
ってフィルタ出力値の再計算が促される。
状の出力信号）をもつ累算器２０である。ループフィルタ１４の出力信号と値Ｉ
ｎｋｒ０との加算により形成される増分値が、この累算器２０に供給される。こ
の場合、値Ｉｎｋｒ０によって、ＤＴＯのいわゆる中心周波数が決定される。Ｄ
ＴＯ増分値はさらに、係数計算ユニット１０へ供給される（この場合、値Ｉｎｋ
ｒ０＋ループフィルタの出力信号の積分成分を送出することもできる）。さらに
累算器がオーバーフローするたびに、累算器２０のオーバーフロー指示２２によ
ってフィルタ出力値の再計算が促される。
【００２９】 なお、ＤＴＯ１６は加算器２４を有しており、そこにおいてループフィルタ１
４の出力と値Ｉｎｋｒ０が加算される。この加算器２４の出力側から値「増分」
を取り出すことができ、これはループフィルタ１４の出力と値Ｉｎｋｒ０のその
つどの和に対応する。累算器２０の内容はＤＴＯ出力側２６において得られる。
４の出力と値Ｉｎｋｒ０が加算される。この加算器２４の出力側から値「増分」
を取り出すことができ、これはループフィルタ１４の出力と値Ｉｎｋｒ０のその
つどの和に対応する。累算器２０の内容はＤＴＯ出力側２６において得られる。
【００３０】 図３には係数およびフィルタ計算ユニット１０の詳細図が示されており、これ
はフィルタ出力値を計算するために用いられる。
はフィルタ出力値を計算するために用いられる。
【００３１】 この場合、パラレルに動作する複数の演算ユニット３０へ入力信号が供給され
る。これらのユニット３０の各々は、フィルタの今後の出力値を計算する。必要
とされるユニット３０の個数Ｎは、プロトタイプフィルタの係数の個数によって
決まる（Ｎ≧１／ｒ*（プロトタイプフィルタの個数）でありＮは整数）。ＤＴ
Ｏオーバーフローが通報されると、その時点でフィルタ計算をすでに終了してい
る演算ユニット３０の出力値が、セレクタスイッチ３２を介して結果メモリ３４
にコピーされる。ついでその演算ユニット３０が初期化される。制御ユニット３
６の中核を成すのは「モジュロカウンタ」であって、これは演算ユニット３０を
周期的にアドレッシングする。このカウンタは、ＤＴＯオーバーフローのたびに
増分される。
る。これらのユニット３０の各々は、フィルタの今後の出力値を計算する。必要
とされるユニット３０の個数Ｎは、プロトタイプフィルタの係数の個数によって
決まる（Ｎ≧１／ｒ*（プロトタイプフィルタの個数）でありＮは整数）。ＤＴ
Ｏオーバーフローが通報されると、その時点でフィルタ計算をすでに終了してい
る演算ユニット３０の出力値が、セレクタスイッチ３２を介して結果メモリ３４
にコピーされる。ついでその演算ユニット３０が初期化される。制御ユニット３
６の中核を成すのは「モジュロカウンタ」であって、これは演算ユニット３０を
周期的にアドレッシングする。このカウンタは、ＤＴＯオーバーフローのたびに
増分される。
【００３２】 つまり、係数およびフィルタ計算ユニット１０は以下のように構成されている
：入力信号はＮ個のすべての演算ユニット３０へ供給される。また、これらＮ個
のすべてのユニットへは、ＤＴＯの出力値２６とその増分信号も供給される。こ
れに加えて制御ユニットには「モジュロカウンタ」も設けられており、これはＮ
個の出力側を有し、それらの出力側の各々は演算ユニットの１つと選択的に接続
される。この制御ユニット３６におけるカウンタは、ＤＴＯ１６のオーバーフロ
ー指示によってカウントアップされる。これと同時にオーバーフローのたびに、
命令「ロード」が結果メモリに対して送出される。
：入力信号はＮ個のすべての演算ユニット３０へ供給される。また、これらＮ個
のすべてのユニットへは、ＤＴＯの出力値２６とその増分信号も供給される。こ
れに加えて制御ユニットには「モジュロカウンタ」も設けられており、これはＮ
個の出力側を有し、それらの出力側の各々は演算ユニットの１つと選択的に接続
される。この制御ユニット３６におけるカウンタは、ＤＴＯ１６のオーバーフロ
ー指示によってカウントアップされる。これと同時にオーバーフローのたびに、
命令「ロード」が結果メモリに対して送出される。
【００３３】 図４には、演算ユニット３０の詳細図が示されている。
【００３４】 演算ユニット３０はＭＡＣユニット４０を有しており、これは図５にさらに詳
しく描かれている。このＭＡＣユニット４０へ入力信号が供給され、そこからは
セレクトスイッチ３２へ出力信号が送出される。さらにこの演算ユニット３０は
スケーラを備えた累算器を有しており、これはＤＴＯ１６の値Ｉｎｋｒｅｍｅｎ
ｔとＤＴＯ１６の出力値２６をバッファリングしてスケーリングする。そしてこ
れらの値は係数計算ユニット４４へ供給され、係数計算ユニットはＭＡＣユニッ
ト４０のための係数を供給する。このため係数計算ユニット４４は係数メモリ４
６と接続されており、このメモリからプロトタイプフィルタのための対応する係
数値をそれぞれ読み出すことができる。
しく描かれている。このＭＡＣユニット４０へ入力信号が供給され、そこからは
セレクトスイッチ３２へ出力信号が送出される。さらにこの演算ユニット３０は
スケーラを備えた累算器を有しており、これはＤＴＯ１６の値Ｉｎｋｒｅｍｅｎ
ｔとＤＴＯ１６の出力値２６をバッファリングしてスケーリングする。そしてこ
れらの値は係数計算ユニット４４へ供給され、係数計算ユニットはＭＡＣユニッ
ト４０のための係数を供給する。このため係数計算ユニット４４は係数メモリ４
６と接続されており、このメモリからプロトタイプフィルタのための対応する係
数値をそれぞれ読み出すことができる。
【００３５】 図５には、ＭＡＣユニット４０の構造が詳しく描かれている。ＭＡＣユニット
４０は乗算器５２を有しており、この乗算器へは入力信号と係数計算ユニット４
４からの対応する係数が供給される。乗算器の出力値は累算器５０に記憶される
。これにより累算器５０は持続的に出力信号を使用でき、これはさらにセレクト
スイッチ３２へ供給される。制御ユニット３６からの選択／初期化命令により、
累算器５０はリセットされる。
４０は乗算器５２を有しており、この乗算器へは入力信号と係数計算ユニット４
４からの対応する係数が供給される。乗算器の出力値は累算器５０に記憶される
。これにより累算器５０は持続的に出力信号を使用でき、これはさらにセレクト
スイッチ３２へ供給される。制御ユニット３６からの選択／初期化命令により、
累算器５０はリセットされる。
【００３６】 つまり演算ユニット３０は以下のように動作する： 制御ユニット３６により演算ユニット３０が選択されると、１．ＭＡＣユニッ
ト４０の累算器５０がリセットされ、２．係数計算ユニット４４の前の累算器４
２にＤＴＯ１６の目下の出力値２６（オーバーフロー後の値）がロードされ、３
．ＤＴＯ１６の目下の増分値が記憶される。初期化後、この増分値が入力信号の
サンプリングクロックのたびに累算される。
ト４０の累算器５０がリセットされ、２．係数計算ユニット４４の前の累算器４
２にＤＴＯ１６の目下の出力値２６（オーバーフロー後の値）がロードされ、３
．ＤＴＯ１６の目下の増分値が記憶される。初期化後、この増分値が入力信号の
サンプリングクロックのたびに累算される。
【００３７】 累算器４２の出力値は、入力クロックのたびに値「ｒ」によってスケーリング
される。その結果によって、プロトタイプフィルタの係数から係数を補間しなけ
ればならない位置が規定される（補間法は基本的に任意のものでよい）。計算さ
れた係数は目下のフィルタ入力値と乗算され、ついで累算される。
される。その結果によって、プロトタイプフィルタの係数から係数を補間しなけ
ればならない位置が規定される（補間法は基本的に任意のものでよい）。計算さ
れた係数は目下のフィルタ入力値と乗算され、ついで累算される。
【００３８】 図６には本発明の変形実施形態が示されており、これは入力信号のクロックご
とに少なくともＮ個の動作クロックを使用できる場合に適用することができる。
この事例ではＮ個の演算ユニット３０が必要とされるのではなく、（ＲＯＭ１４
６とスケーラも含めて）ただ１つの乗算器１５２とただ１つのフィルタ係数計算
ユニット１４４があれば十分である。
とに少なくともＮ個の動作クロックを使用できる場合に適用することができる。
この事例ではＮ個の演算ユニット３０が必要とされるのではなく、（ＲＯＭ１４
６とスケーラも含めて）ただ１つの乗算器１５２とただ１つのフィルタ係数計算
ユニット１４４があれば十分である。
【００３９】 つまり図６には変形された係数およびフィルタ計算ユニット１０が示されてお
り、これは図２〜図５ですでに説明した係数およびフィルタ計算ユニット１０ど
同様、図１の対応個所に組み込むことができる。この場合、入力信号はただ１つ
の乗算器１５２へのみ供給されるが、そこからはＮ個の累算器１５０へ選択的に
分配され、さらにそれらの累算器から結果メモリ１３４へ供給される。この場合
、結果メモリ１３４は常に出力信号を有している。ここでも制御ユニット１３６
が設けられており、これはＤＴＯ１６のオーバーフロー指示出力側と接続されて
おり、Ｎ個の累算器１５０を制御するための「モジュロカウンタ」を有している
。さらにこの場合も乗算器１５２は係数計算ユニット１４４によって制御され、
このユニット自体はＲＯＭメモリ１４６からプロトタイプ係数の値を読み出す。
これに加えてＮ個の累算器１４２が設けられており、これらの累算器はＤＴＯ１
６の増分のための種々の値とＤＴＯ１６の出力値２６を記憶する。これらの累算
器も、それらのロード命令を制御ユニット１３６から選択的に受け取る。
り、これは図２〜図５ですでに説明した係数およびフィルタ計算ユニット１０ど
同様、図１の対応個所に組み込むことができる。この場合、入力信号はただ１つ
の乗算器１５２へのみ供給されるが、そこからはＮ個の累算器１５０へ選択的に
分配され、さらにそれらの累算器から結果メモリ１３４へ供給される。この場合
、結果メモリ１３４は常に出力信号を有している。ここでも制御ユニット１３６
が設けられており、これはＤＴＯ１６のオーバーフロー指示出力側と接続されて
おり、Ｎ個の累算器１５０を制御するための「モジュロカウンタ」を有している
。さらにこの場合も乗算器１５２は係数計算ユニット１４４によって制御され、
このユニット自体はＲＯＭメモリ１４６からプロトタイプ係数の値を読み出す。
これに加えてＮ個の累算器１４２が設けられており、これらの累算器はＤＴＯ１
６の増分のための種々の値とＤＴＯ１６の出力値２６を記憶する。これらの累算
器も、それらのロード命令を制御ユニット１３６から選択的に受け取る。
【００４０】 このユニットは、Ｎ個の累算器のうちの１つによって周期的に制御される。乗
算器の後ろのＮ個の累算器は、加算器とＮ個のメモリセルを有する１つの回路に
まとめてもよい。
算器の後ろのＮ個の累算器は、加算器とＮ個のメモリセルを有する１つの回路に
まとめてもよい。
【図１】 デシメーション補間フィルタを用いたクロック再生のための基本回路図である
。
。
【図２】 図１によるディジタル発振器の詳細図である。
【図３】 フィルタ係数もフィルタ出力値も計算する組み合わせユニットを示す図である
。
。
【図４】 図３による演算ユニットの詳細図である。
【図５】 図４によるＭＡＣユニットの詳細図である。
【図６】 入力信号のクロックごとに少なくともＮ個の動作クロックを使用できる事例に
合わせて変形された演算ユニットを示す図である。
合わせて変形された演算ユニットを示す図である。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年６月２０日（２０００．６．２０）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【数１】 ｃ）前記の構成要素により、サンプリングレートｆａ１で作動される前記別の
セレクティブフィルタを、新たな係数ｈ２（ｔ）を用いてシミュレーションする
ステップと、 を有することを特徴とする、セレクティブフィルタリングのための方法。
セレクティブフィルタを、新たな係数ｈ２（ｔ）を用いてシミュレーションする
ステップと、 を有することを特徴とする、セレクティブフィルタリングのための方法。
【数２】 請求項１記載の方法。
【数３】 に従い設定し、ここでＮは整数である、請求項６記載の方法。
【数４】 請求項８記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】 本発明は、係数およびフィルタ計算ユニット、位相検出器、ループフィルタお
よびディジタル発振器を用い、これらの構成要素は、フィルタ計算に利用される
係数に依存して種々のセレクティブフィルタをシミュレートする、セレクティブ
フィルタリングのための方法に関する。
よびディジタル発振器を用い、これらの構成要素は、フィルタ計算に利用される
係数に依存して種々のセレクティブフィルタをシミュレートする、セレクティブ
フィルタリングのための方法に関する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】 ディジタルデータを受信するシステムは通例、信号中に内在するデータクロッ
ク信号を再生する装置を必要とする。そのためには基本的に２つのアプローチが
ある：１．クロック制御ループに、アナログ／ディジタルコンバータ（ＡＤＣ）
のサンプリングクロックを供給する回路（たとえばＶＣＸＯ）を設ける。２．ア
ナログ／ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ／ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ／ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
ク信号を再生する装置を必要とする。そのためには基本的に２つのアプローチが
ある：１．クロック制御ループに、アナログ／ディジタルコンバータ（ＡＤＣ）
のサンプリングクロックを供給する回路（たとえばＶＣＸＯ）を設ける。２．ア
ナログ／ディジタルコンバータのクロック信号をデータクロックに対し非同期と
する。完全にディジタルの制御回路は、データクロックと同期しているクロック
パターンにおけるサンプリング値を、アナログ／ディジタルコンバータの出力値
から補間により計算する。この役割をベースバンドにおいて果たす回路が知られ
ている。たいていの適用事例ではアナログ／ディジタルコンバータの前または後
ろにフィルタが設けられており、このフィルタは処理すべき信号を選択する、つ
まり隣接信号やその他の妨害信号を抑圧する。さらにこのフィルタは一般に、た
とえば表面はフィルタなどのように固定的な帯域幅もしくはデータレートに対し
て最適化されている。このようなフィルタに対してはたいてい、データ信号のパ
ルス波形を歪ませないようにする目的で、位相線形性に関して高度な要求が課さ
れている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正内容】
【０００３】 ディジタルモデムにおいて補間により完全にディジタルによるクロック再生を
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
行うことについての基礎理論は、Floyd M. Gardener による論文 "Interpolatio
n in Digital-Modems - Part I: Fundamentals" によりすでに知られている。こ
の論文は、定期刊行物 IEEE Transactions on Communications, Vol. 41, No. 3
, 3. 1993 に掲載された。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００４
【補正方法】変更
【補正内容】
【０００４】 従来技術における別の解決手法によれば、帯域幅の制御可能なアナログフィル
タがアナログ／ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にＣＭＯＳテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ／ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。 以下の論文に、ここ最近の従来技術が示されている。 LAMBRETTE U 等による "VARIABLE SAMPLE RATE DIGITAL FEEDBACK NDA TIMING
SYNCHRONIZATION" IEEE VEHICLAR TECHNOLOGY CONFERENCE, New York, USA, IE
EE, Bd. Conf. 47, p. 1348 - 1352. この論文には、種々のサンプリングレート
をもつ比較的広い範囲の処理を行うディジタル受信機のための２つのアルゴリズ
ムが示されている。それらのアルゴリズムの一方が基礎とするのは、時間同期の
前に受信信号のフィルタリングを行うことである。これによればディジタルフィ
ードバックに基づくデータ保護されない時間同期アルゴリズムが提示され、これ
はサンプリングレートとは異なるシンボルレートで処理することができる。 D. KIM 他による論文 "DESIGN OF OPTIMAL INTERPOLATION FILTER FOR SYMBOL
TIMING RECOVERY" IEEE TRANSACTIOS ON COMMUNICATIONS, IEEE INC: New York
, USA Bd. 45, No. 7, p. 877 - 884 によれば、ディジタル受信機におけるシン
ボルタイムクロックを再生するために最適化された補間フィルタが開示されてい
る。この場合、入力側のアナログ／ディジタルコンバータのサンプリングレート
は送信側のシンボルクロックと同期していない。 K. BUCKET 他による論文：PERIODIC TIMING ERROR COMPONENTS IN FEEDBACK S
YNCHRONIZERS OPERATING ON NONSYNCHRONZIED SIGNAL SAMPLES" IEEE INC. New
York, USA, Bd. 46, No. 6, p. 747 - 749 によれば、同期エラーには、ノイズ
のある正弦波信号の同期のとれていないサンプリング値の検出においてタイムク
ロックを再生するためのループにより、周期的な成分の含まれることが示されて
いる。そのような周期的なエラーはもっぱら、同期のとれていない信号の各サン
プリング値間の理想的ではない補間によって発生し、同期のとれたサンプリング
が行われると消滅する。
タがアナログ／ディジタルコンバータの前に設けられる。しかしこのフィルタは
高価であるし、殊にＣＭＯＳテクノロジーでは回路に集積するのが難しい。アナ
ログフィルタは基本的に位相の歪みをもっており、そのような歪みは付加的な回
路を用いることで抑圧しなければならない。しかも、アナログ／ディジタルコン
バータのサンプリング周波数を信号帯域幅に整合させなければならない。さらに
別のアプローチによれば、クロック再生の前に多段のディジタル選択フィルタが
設けられ、やはり補間によってサンプリング周波数の微調整が実行される。この
フィルタの各段の後では、サンプリングレートが一定の率で低減される。このよ
うなアプローチの欠点は、狭い帯域幅のために非常に多くのフィルタ段が必要と
され、つまりはフィルタがとても複雑になることである。さらに一定の重み付け
ゆえに妨害成分をすべては抑圧できなくなり、一般にその結果として後続の補間
器がいっそう複雑になってしまう。 以下の論文に、ここ最近の従来技術が示されている。 LAMBRETTE U 等による "VARIABLE SAMPLE RATE DIGITAL FEEDBACK NDA TIMING
SYNCHRONIZATION" IEEE VEHICLAR TECHNOLOGY CONFERENCE, New York, USA, IE
EE, Bd. Conf. 47, p. 1348 - 1352. この論文には、種々のサンプリングレート
をもつ比較的広い範囲の処理を行うディジタル受信機のための２つのアルゴリズ
ムが示されている。それらのアルゴリズムの一方が基礎とするのは、時間同期の
前に受信信号のフィルタリングを行うことである。これによればディジタルフィ
ードバックに基づくデータ保護されない時間同期アルゴリズムが提示され、これ
はサンプリングレートとは異なるシンボルレートで処理することができる。 D. KIM 他による論文 "DESIGN OF OPTIMAL INTERPOLATION FILTER FOR SYMBOL
TIMING RECOVERY" IEEE TRANSACTIOS ON COMMUNICATIONS, IEEE INC: New York
, USA Bd. 45, No. 7, p. 877 - 884 によれば、ディジタル受信機におけるシン
ボルタイムクロックを再生するために最適化された補間フィルタが開示されてい
る。この場合、入力側のアナログ／ディジタルコンバータのサンプリングレート
は送信側のシンボルクロックと同期していない。 K. BUCKET 他による論文：PERIODIC TIMING ERROR COMPONENTS IN FEEDBACK S
YNCHRONIZERS OPERATING ON NONSYNCHRONZIED SIGNAL SAMPLES" IEEE INC. New
York, USA, Bd. 46, No. 6, p. 747 - 749 によれば、同期エラーには、ノイズ
のある正弦波信号の同期のとれていないサンプリング値の検出においてタイムク
ロックを再生するためのループにより、周期的な成分の含まれることが示されて
いる。そのような周期的なエラーはもっぱら、同期のとれていない信号の各サン
プリング値間の理想的ではない補間によって発生し、同期のとれたサンプリング
が行われると消滅する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正内容】
【０００５】 したがって本発明の課題は、セレクティブフィルタリングのための方法を、複
雑な点を減らして実現できるようにすることにある。
雑な点を減らして実現できるようにすることにある。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】 本発明によればこの課題は、請求項１の特徴部分に記載の方法により解決され
る。
る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】 従属請求項には本発明の有利な実施形態が示されている。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】 本発明はアプローチの仕方として、同一発明者による２０００年１月１３日付
の未公開の WO-A-00/02311 (国際出願番号 : PCT/DE 99/01878）よるフィルタを
用いており、これを補間フィルタをもつ公知のクロック再生回路の変形と組み合
わせている。この場合、プロトタイプフィルタの係数からフィルタ係数を導出す
るというアプローチが、付加的にデータ信号の補間に必要とされる可変の遅延を
生じさせるために拡張され、この遅延は一般にアナログ／ディジタルコンバータ
のクロック信号の周期持続時間よりも短くしなければならない。しかもここでは
、フィルタ帯域幅が常にデータレートに比例することを利用しており、つまりフ
ィルタの帯域幅とデシメーション係数は互いに一定の比におかれていることを利
用している。その結果として定性的には、フィルタ出力値の計算にあたりデータ
レートもしくはフィルタの帯域幅が小さくなればなるほど、いっそう多くの時間
を使えることになる。しかしその一方で、帯域幅が狭くなるにつれて出力値の計
算のためにいっそう多くの係数が必要とされるようにもなる。このことは定量的
には、データレートもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演
算が毎秒必要とされることを意味する。以下では適切な回路について説明する。
回路の動作クロックがフィルタ入力側におけるサンプリングクロックよりも高い
事例についての、複雑さの点で最適化された回路についても述べる。
の未公開の WO-A-00/02311 (国際出願番号 : PCT/DE 99/01878）よるフィルタを
用いており、これを補間フィルタをもつ公知のクロック再生回路の変形と組み合
わせている。この場合、プロトタイプフィルタの係数からフィルタ係数を導出す
るというアプローチが、付加的にデータ信号の補間に必要とされる可変の遅延を
生じさせるために拡張され、この遅延は一般にアナログ／ディジタルコンバータ
のクロック信号の周期持続時間よりも短くしなければならない。しかもここでは
、フィルタ帯域幅が常にデータレートに比例することを利用しており、つまりフ
ィルタの帯域幅とデシメーション係数は互いに一定の比におかれていることを利
用している。その結果として定性的には、フィルタ出力値の計算にあたりデータ
レートもしくはフィルタの帯域幅が小さくなればなるほど、いっそう多くの時間
を使えることになる。しかしその一方で、帯域幅が狭くなるにつれて出力値の計
算のためにいっそう多くの係数が必要とされるようにもなる。このことは定量的
には、データレートもしくはフィルタ帯域幅とは無関係に常に同じ個数の算術演
算が毎秒必要とされることを意味する。以下では適切な回路について説明する。
回路の動作クロックがフィルタ入力側におけるサンプリングクロックよりも高い
事例についての、複雑さの点で最適化された回路についても述べる。
Claims (11)
- 【請求項１】 位相検出器、ループフィルタおよびディジタル発振器を用い
たディジタルによるクロック再生とセレクティブフィルタリングのための方法に
おいて、 ａ）所定のサンプリング周波数ｆａに対して固有の周波数ｆｃをもつセレクテ
ィブフィルタのプロトタイプの係数ｈ１（ｎ）を、まえもって設定または計算す
るステップと、 【数１】 ｃ）前記セレクティブフィルタをｆａ１ において新たな係数ｈ２（ｔ）で動
作させるステップと、 を有することを特徴とする、ディジタルによるクロック再生とセレクティブフィ
ルタリングのための方法。 - 【請求項２】 ディジタル発振器の出力値Ｉ０＋ｋ*ΔＩをΔｔ＋ｋ*ｄの計
算に利用する、請求項１記載の方法。 - 【請求項３】 【数２】 請求項１記載の方法。
- 【請求項４】 ディジタル発振器としてオーバーフローする累算器を使用す
る、請求項１から３のいずれか１項記載の方法。 - 【請求項５】 ループフィルタ（１４）の出力信号と、ディジタル発振器の
中心周波数を定める値Ｉｎｋｒ０との加算により形成される増分値を、前記累算
器へ供給する、請求項４記載の方法。 - 【請求項６】 パラレルに動作する複数の演算ユニットへ入力信号を供給し
、該複数の演算ユニットの各々はフィルタの今後の出力値を計算し、ディジタル
発振器がオーバーフローしたとき、その時点で計算をすでに終了していた演算ユ
ニットの出力値を選択する、請求項１から５のいずれか１項記載の方法。 - 【請求項７】 パラレルに動作する前記演算ユニットの個数Ｎを、セレクテ
ィブフィルタのプロトタイプの係数の個数Ｋに基づき式 【数３】 に従い設定し、ここでＮは整数である、請求項６記載の方法。 - 【請求項８】 前記演算ユニットの選択をモジュロＮカウンタを用いて行い
、該モジュロＮカウンタは前記演算ユニットを周期的にアドレッシングし、ディ
ジタル発振器がオーバーフローするたびに増分する、請求項６または７記載の方
法。 - 【請求項９】 【数４】 請求項８記載の方法。
- 【請求項１０】 累算器のスケーリングされた出力値によって、セレクティ
ブフィルタのための新たな係数をプロトタイプの係数から補間しなければならな
い位置を規定する、請求項９記載の方法。 - 【請求項１１】 ただ１つの係数計算ユニット（１４４）が設けられており
、該係数計算ユニットは時間的にシーケンシャルに係数を計算し、乗算器（１５
２）においてフィルタ出力値を時間的にシーケンシャルに計算してＮ個の累算器
（１５０）へ分配し、個々の入力値（増分値およびＤＴＯ（１６）の出力値）を
選択的にＮ個の別の累算器（１４２）に格納する、請求項１から５のいずれか１
項記載の方法。
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|---|---|---|---|
| DE19829290.2 | 1998-06-30 | ||
| DE19829290A DE19829290A1 (de) | 1998-06-30 | 1998-06-30 | Verfahren zur digitalen Taktrückgewinnung und selektiven Filterung |
| PCT/DE1999/001877 WO2000002315A2 (de) | 1998-06-30 | 1999-06-28 | Verfahren zur digitalen taktrückgewinnung und selektiven filterung |
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| Publication Number | Publication Date |
|---|---|
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ID=7872573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000558608A Withdrawn JP2002520897A (ja) | 1998-06-30 | 1999-06-28 | ディジタルによるクロック再生とセレクティブフィルタリングのための方法 |
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| Country | Link |
|---|---|
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| EP (1) | EP1092269B1 (ja) |
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| CN (1) | CN1308802A (ja) |
| AT (1) | ATE324720T1 (ja) |
| DE (2) | DE19829290A1 (ja) |
| WO (1) | WO2000002315A2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6650688B1 (en) * | 1999-12-20 | 2003-11-18 | Intel Corporation | Chip rate selectable square root raised cosine filter for mobile telecommunications |
| KR100708092B1 (ko) * | 2000-06-15 | 2007-04-16 | 삼성전자주식회사 | 가변 샘플링 레이트를 이용한 녹음 및/또는 재생 장치 및그 방법 |
| DE10042930B4 (de) * | 2000-08-31 | 2005-07-14 | Infineon Technologies Ag | Digitales Filter |
| US6920191B2 (en) * | 2001-02-02 | 2005-07-19 | Telefonaktiebolaget Lm Ericsson (Publ) | Estimation and compensation of the pulse-shape response in wireless terminals |
| KR100421001B1 (ko) * | 2001-02-20 | 2004-03-03 | 삼성전자주식회사 | 샘플링 레이트 변환 장치 및 방법 |
| US7209528B2 (en) * | 2001-06-01 | 2007-04-24 | National Semiconductor, Inc. | Over-sampling A/D converter with adjacent channel power detection |
| US7047263B2 (en) * | 2001-08-14 | 2006-05-16 | Texas Instruments Incorporated | Fast-settling digital filter and method for analog-to-digital converters |
| US6944640B2 (en) * | 2001-12-28 | 2005-09-13 | Intel Corporation | Progressive two-dimensional (2D) pyramid filter |
| CN1330152C (zh) * | 2003-08-01 | 2007-08-01 | 华为技术有限公司 | 对时分复接业务进行时钟恢复的装置及其方法 |
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