JP2002515683A - Method and apparatus for automatic time domain monitoring in optical networks - Google Patents

Abstract

(57)【要約】 光ネットワークにおいて入力光信号の特性を決定する方法および装置が提供される。光信号監視装置（２００）は、入力信号内の遷移（２１０）間の最小時間間隔を推定し、推定された最小時間間隔に基づいてクロック信号（２０６）を決定し、決定されたクロック信号に基づいて入力信号に対して時間領域測定（２３０）を実行する。光信号監視装置（２００）は、決定されたクロック信号に基づいて入力信号をサンプリングし、入力信号の特性を決定する。 (57) Abstract: A method and apparatus for determining characteristics of an input optical signal in an optical network are provided. The optical signal monitoring device (200) estimates a minimum time interval between transitions (210) in the input signal, determines a clock signal (206) based on the estimated minimum time interval, and applies the determined clock signal to the determined clock signal. A time domain measurement (230) is performed on the input signal based on the input signal. The optical signal monitoring device (200) samples an input signal based on the determined clock signal and determines characteristics of the input signal.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】 （関連出願の相互参照） 本出願は、その内容が参照により本明細書の一部となる１９９８年５月１３日
出願の米国仮出願第６０／０８５３４７号の利益を請求する。This application claims the benefit of US Provisional Application Ser. No. 60 / 085,347, filed May 13, 1998, the contents of which are hereby incorporated by reference.

【０００２】 （発明の背景） 本発明は、一般に光ネットワークに関し、より詳細には、光ネットワークにお
ける自動時間領域監視の方法および装置に関する。BACKGROUND OF THE INVENTION The present invention relates generally to optical networks, and more particularly, to a method and apparatus for automatic time domain monitoring in optical networks.

【０００３】 一般にデジタル伝送システムは、量子化信号として符号化された情報を送信機
から受信機に供給する。これらのシステムにおける伝送の品質を特徴付けるいく
つかのパラメータがある。１つのそのようなパラメータは「ビット誤り率」すな
わちＢＥＲである。ＢＥＲは伝送システム内の任意の点において測定でき、障害
の検出および分離に使用できる。In general, a digital transmission system supplies information encoded as a quantized signal from a transmitter to a receiver. There are several parameters that characterize the quality of transmission in these systems. One such parameter is the "bit error rate" or BER. The BER can be measured at any point in the transmission system and used for fault detection and isolation.

【０００４】 測定されるＢＥＲの劣化の原因となる多数の影響がある。例えば、信号減衰が
信号振幅を減少させ、分散がパルス波形を変え、受信機および増幅器のノイズが
信号レベルのあいまいさを増大させ、ジッタがサンプリング点における不確実さ
を作り出し、同期の他の態様に影響を及ぼす。There are a number of effects that contribute to the degradation of the measured BER. For example, signal attenuation reduces signal amplitude, dispersion alters pulse shape, receiver and amplifier noise increases signal level ambiguity, jitter creates uncertainty at sampling points, and other aspects of synchronization. Affect.

【０００５】 波長分割多重化（ＷＤＭ）ネットワークなどの光ネットワークにおいて、デー
タは、多数の様々なタイプのネットワークエレメント、すなわち波長コンバータ
およびフィルタ、波長アド−ドロッブマルチプレクサ（ＡＤＭ）、クロスコネク
ト（ｃｒｏｓｓ−ｃｏｎｎｅｃｔ）、および光増幅器を通過する。ネットワーク
エレメントは、複数の光から電子（Ｏ／Ｅ）および電子から光（Ｅ／Ｏ）変換を
実行するか、あるいは光の形態でデータを処理することができる。Ｏ／Ｅおよび
Ｅ／Ｏコンバータを含むネットワークエレメントにおいて信号監視を実行するこ
とが好ましいが、ＷＤＭネットワーク内のいずれの点においてもタップを付け信
号を検出することができる。In optical networks, such as wavelength division multiplexing (WDM) networks, data is stored in many different types of network elements: wavelength converters and filters, wavelength add-drop multiplexers (ADMs), cross-connects. connect) and an optical amplifier. The network element may perform multiple light-to-electron (O / E) and electron-to-light (E / O) conversions, or process data in the form of light. Although it is preferred to perform signal monitoring at the network element including the O / E and E / O converters, taps can be detected at any point in the WDM network to detect the signal.

【０００６】 図１は、間接ＳＮ比または平均パワーレベル測定を実行することによってファ
イバリンク上の光信号を監視する、従来技術の光信号監視システム１００を示す
。図に示すように、光監視システム１００は、入力光信号を搬送する光ファイバ
１１０、光パワースプリッタ（ｏｐｔｉｃａｌ ｐｏｗｅｒ ｓｐｌｉｔｔｅｒ
）１２０、出力光信号を搬送する光ファイバ１３０、波長選択フィルタ１４０、
光検出器１５０、電気増幅器１６０、スペクトル分析器１７０を含む。光ファイ
バ１１０内に存在する入射光信号は、カプラ１２０を介して出力ファイバ１３０
に伝達される。FIG. 1 shows a prior art optical signal monitoring system 100 that monitors an optical signal on a fiber link by performing an indirect SNR or average power level measurement. As shown in the figure, an optical monitoring system 100 includes an optical fiber 110 that carries an input optical signal, an optical power splitter.
) 120, an optical fiber 130 carrying an output optical signal, a wavelength selection filter 140,
It includes a photodetector 150, an electric amplifier 160, and a spectrum analyzer 170. The incident optical signal present in the optical fiber 110 is output to the output fiber 130 via the coupler 120.
Is transmitted to

【０００７】 入力光信号を監視するために、カプラ１２０内の光タップは、光ファイバ１１
０から少量の信号パワーを取り出す。波長選択フィルタ１４０は、希望する波長
を選択し、光検出器１５０は、選択された波長に関連付けられた光を電気信号に
変換する。光検出器１５０からの電流は、電気増幅器１６０によって増幅され、
その後スペクトル分析器１７０か、あるいは平均値メータによって測定される。To monitor an input optical signal, an optical tap in the coupler 120
Take a small amount of signal power from zero. The wavelength selection filter 140 selects a desired wavelength, and the photodetector 150 converts light associated with the selected wavelength into an electric signal. The current from photodetector 150 is amplified by electrical amplifier 160,
Thereafter, it is measured by the spectrum analyzer 170 or an average value meter.

【０００８】 スペクトル分析器１７０によって測定される信号特性の１つは、推定信号対ノ
イズ比（ＳＮ比）であり、ＷＤＭネットワークにおいて接続性能を特徴付けるた
めに一般的に使用される。光ネットワークでは、ＳＮ比を推定するために、光領
域スペクトル監視が通常使用される。信号はスペクトルが狭く、通常数ＧＨｚで
ある。ノイズが波長によってゆっくり変化すると仮定すると、光ノイズレベルは
、チャネル信号からわずかに乖離した波長で測定され、ここで、光信号に対する
このノイズの比率が光ＳＮ比である。[0008] One of the signal characteristics measured by spectrum analyzer 170 is the estimated signal-to-noise ratio (SNR), which is commonly used to characterize connection performance in WDM networks. In optical networks, optical domain spectrum monitoring is commonly used to estimate the signal-to-noise ratio. The signal has a narrow spectrum, typically a few GHz. Assuming that the noise changes slowly with wavelength, the optical noise level is measured at a wavelength slightly deviated from the channel signal, where the ratio of this noise to the optical signal is the optical SNR.

【０００９】 現在、ＷＤＭネットワークにおいて入力光信号の特性を測定するには、光スペ
クトル分析器または均等物（例えばＨｅｗｌｅｔｔ Ｐａｃｋａｒｄ ｗａｖｅ
ｍｅｔｅｒ）が使用される。しかし、そのような計器にはいくつか欠点がある。
第１に、これらの計器は高価かつ遅い（すなわち、すべての波長にわたって走査
する必要がある）。第２に、そのような光測定から生じるよく知られた不正確性
がある。第３に、信号ノイズのいくつかのソースは、これらの計器で検出可能で
ない。例えば干渉強度ノイズは、そのような信号ノイズのソースの１つであり、
光領域において検出可能でない。第４に、いかなる誘導ジッタまたはゆらぎも、
これらの計器を使用して検出することができない。最後に、低ＢＥＲに必要な光
ＳＮ比が、信号レートだけでなく受信機設計の詳細にも依存している。Currently, to measure the properties of an input optical signal in a WDM network, an optical spectrum analyzer or equivalent (eg, Hewlett Packard wave) is used.
meter) is used. However, such instruments have several disadvantages.
First, these instruments are expensive and slow (ie, need to scan over all wavelengths). Second, there are well-known inaccuracies arising from such light measurements. Third, some sources of signal noise are not detectable by these instruments. For example, interference intensity noise is one source of such signal noise,
Not detectable in the light domain. Fourth, any induced jitter or fluctuation,
It cannot be detected using these instruments. Finally, the optical signal-to-noise ratio required for low BER depends not only on the signal rate, but also on the details of the receiver design.

【００１０】 ＷＤＭネットワークなどの光ネットワークは、柔軟な広帯域接続性を提供する
ことができる。ＷＤＭネットワーク技術の固有の機能は、レートおよびフォーマ
ット透過性である。例えば信号のビットレートｆ_bitは、２５Ｍｂ／ｓから１０
Ｇｂ／ｓの範囲を取ることができる。さらに、再構成可能なＷＤＭネットワーク
は、高度に可変な経路選択、すなわち伝統的なポイントツーポイントネットワー
クと全く異なる機能を実行する。そのようなネットワークの周辺では、どの１組
のユーザもせいぜい数個の回線レートおよびフォーマットを用いる。しかし、ネ
ットワークコア内では、ほとんどのネットワークエレメントで、レートおよびフ
ォーマットの完全な混合が生じる。ルート、回線レート、およびフォーマットは
、ほとんど予測不能になり、再構成可能なＷＤＭネットワーク内のどのネットワ
ークエレメントにおいても高速で変化している可能性がある。Optical networks, such as WDM networks, can provide flexible broadband connectivity. An inherent feature of WDM network technology is rate and format transparency. For example, the bit rate f _{bit of the} signal ranges from 25 Mb / s to 10
A range of Gb / s can be taken. In addition, reconfigurable WDM networks perform highly variable routing, a function completely different from traditional point-to-point networks. Around such a network, any set of users uses at most several line rates and formats. However, within the network core, a complete mix of rates and formats occurs for most network elements. Routes, line rates, and formats are almost unpredictable and may be changing rapidly at any network element in a reconfigurable WDM network.

【００１１】 他のすべての通信ネットワークと同様、ユーザが不十分なサービスを経験する
前に問題に前もって対処するために、ＷＤＭネットワーク内のネットワーク伝送
性能を監視することが望ましい。固定回線レートで動作する伝統的伝送システム
では、信号整合性およびネットワーク接続性能が厳重に監視される。これらのシ
ステムは、伝送不良の診断および障害情報の交換のために、組み込まれた信号チ
ャネルを保有する。As with all other communication networks, it is desirable to monitor network transmission performance within a WDM network in order to proactively address issues before a user experiences poor service. In traditional transmission systems operating at fixed line rates, signal integrity and network connection performance are closely monitored. These systems have built-in signaling channels for faulty transmission diagnosis and fault information exchange.

【００１２】 例えば、Ｓｙｎｃｈｒｏｎｏｕｓ Ｏｐｔｉｃａｌ Ｎｅｔｗｏｒｋ（ＳＯＮ
ＥＴ）システムでは、フレーム内の諸ビットのサブセットに対して計算されたパ
リティの検証とともに、フレーム間隔が継続的に監視される。これらのシステム
では、信号損失、フレーム損失、およびビットインターリーブドパリティ８（Ｂ
ｉｔ Ｉｎｔｅｒｌｅａｖｅｄ Ｐａｒｉｔｙ ８、ＢＩＰ８）の誤り率が監視
され報告される。他の伝送フォーマットには、それら自信の組み込まれた誤り検
出方法がある。For example, Synchronous Optical Network (SON)
In an ET) system, the frame interval is continuously monitored, along with the verification of the parity calculated for a subset of the bits in the frame. In these systems, signal loss, frame loss, and bit interleaved parity 8 (B
The error rate of it Interleaved Parity 8, BIP8) is monitored and reported. Other transmission formats have their own built-in error detection methods.

【００１３】 しかし、伝統的ネットワークとは異なり、ＷＤＭネットワークは、重要な伝送
パラメータをより間接的に制御する。多数の提案されたＷＤＭネットワークは、
信号レベル管理を実行するが、非常にレート依存的で通常制限的なリタイミング
は実行しない。ＷＤＭネットワークがリタイミングをほとんどまたは全く実行し
ないとき、ジッタ管理は、ユーザ端末の受信機に完全に委ねられる。したがって
、もし完全な再生成なしで信号の品質が検証され、その結果障害を１つのサブネ
ットワークに分離することができれば、再構成可能なＷＤＭネットワークに対す
るマルチベンダインタフェースの実施が容易になるであろう。However, unlike traditional networks, WDM networks control more important transmission parameters more indirectly. A number of proposed WDM networks include:
Performs signal level management, but does not perform very rate dependent and usually restrictive retiming. When the WDM network performs little or no retiming, jitter management is completely left to the user terminal receiver. Thus, implementation of a multi-vendor interface to a reconfigurable WDM network would be easier if the signal quality was verified without complete regeneration and the faults could be isolated into one sub-network. .

【００１４】 最後に、もしＷＤＭネットワークが、自分が搬送するトラヒックのタイプを動
的に決定し、適切なフレームフォーマットおよび誤りの存在をチェックすること
によって、トラヒックの品質をテストすることができれば、インターネットプロ
トコル（ＩＰ）ルータまたは非同期転送モード（ＡＴＭ）スイッチが光ネットワ
ークに直接接続するときに障害の場所を突き止めるなど、プロトコル層間の対話
がより容易であろう。例えば、ＷＤＭネットワーク内のネットワークエレメント
が信号内の誤りを検出するとき、このネットワークエレメントは、アラームを生
成し、より上位層での障害の識別を容易にすることができるだろう。Finally, if a WDM network can dynamically determine the type of traffic it is carrying and test the quality of the traffic by checking for the appropriate frame format and the presence of errors, the Internet Interaction between protocol layers may be easier, such as locating faults when a protocol (IP) router or asynchronous transfer mode (ATM) switch connects directly to an optical network. For example, when a network element in a WDM network detects an error in a signal, the network element could generate an alarm to facilitate higher layer fault identification.

【００１５】 （発明の説明） 光ネットワークにおいて、従来技術の上記および他の欠点を克服する自動時間
領域監視を実行する方法および装置を有することが望ましい。本発明に従う方法
および装置は、入力信号内の遷移間の最小時間間隔を推定することによって入力
光信号の特性を決定し、推定最小時間間隔に基づいてクロック信号を決定し、決
定されたクロック信号に基づいて入力信号に対して時間領域測定を実行する。DESCRIPTION OF THE INVENTION In an optical network, it is desirable to have a method and apparatus for performing automatic time domain monitoring that overcomes the above and other disadvantages of the prior art. A method and apparatus in accordance with the present invention determines characteristics of an input optical signal by estimating a minimum time interval between transitions in an input signal, determines a clock signal based on the estimated minimum time interval, and determines the determined clock signal. Perform a time domain measurement on the input signal based on

【００１６】 一実施形態において、光信号監視装置は、転送レート検出器、クロック回復回
路、および時間領域測定回路を備える。転送レート検出器は、入力光信号内の遷
移間の最小時間間隔を推定する。推定最小時間間隔に基づいて、クロック回復回
路が入力信号からクロック信号を取り出す。取り出されたクロック信号を使用し
て、時間領域測定回路が入力信号をサンプリングし、時間領域において入力信号
の特性を決定する。In one embodiment, an optical signal monitoring device includes a transfer rate detector, a clock recovery circuit, and a time domain measurement circuit. The transfer rate detector estimates a minimum time interval between transitions in the input optical signal. A clock recovery circuit derives a clock signal from the input signal based on the estimated minimum time interval. Using the extracted clock signal, a time domain measurement circuit samples the input signal and determines characteristics of the input signal in the time domain.

【００１７】 本発明に従う方法および装置には従来技術に勝るいくつか利点がある。光ネッ
トワークでは、クロックが取り出されると、光信号に対して多数の様々な時間領
域測定を実行することができる。クロックは、特定の波長に対する操作を決定し
信号パワーレベルおよびノイズを直接計算しジッタを計算することができるアイ
パターンを測定するために本質的である。自動測定と共に、障害の分離において
、瞬時的な障害挙動（fault behavior）および平均的な非障害挙動（non-fault
behavior）を使用することができる。クロックは、ビット境界を識別し、信号を
読み取るために使用することができる。パターン検出は、例えばＳＯＮＥＴ Ａ
１Ａ２フレームまたはブロックコーディング（ｂｌｏｃｋ ｃｏｄｉｎｇ）にお
いて使用される特別なシンボルを認識するために使用することができる。これに
より、たとえネットワーク管理からの情報という利益がなくても、ネットワーク
エレメントが多数の従来型のビットレベル実行監視操作を実行できるようになる
。The method and apparatus according to the present invention have several advantages over the prior art. In an optical network, once the clock is extracted, many different time domain measurements can be performed on the optical signal. The clock is essential to determine the operation for a particular wavelength, measure the signal power level and noise directly, and measure the eye pattern from which jitter can be calculated. In conjunction with automatic measurement, fault isolation provides instantaneous fault behavior and average non-fault behavior.
behavior). Clocks can be used to identify bit boundaries and read signals. For pattern detection, for example, SONET A
It can be used to recognize special symbols used in 1A2 frames or block coding. This allows the network element to perform a number of conventional bit-level execution monitoring operations, even without the benefit of information from network management.

【００１８】 （トラヒックがローカルカタログ内にある場合）波長上に存在するトラヒック
のタイプを判定し、ネットワーク管理にトラヒックタイプおよび品質を知らせる
ことができる。これにより、ジャンパが不正に接続されているときに、（現在の
トラヒックタイプが期待するトラヒックに一致しないと検出することによって）
設備エラーを予防するのに有用であることが明らかであろう。これがあれば、た
とえ顧客が透過的接続を有し、広範囲なレートおよびタイプのトラヒックを送信
することができても、顧客に課金する手段を提供することもできるであろう。こ
れは、ネットワーク管理にほとんどリアルタイムのトラヒック統計の目録を提供
することもできるであろう。今日光領域では、これらはいずれもできておらず、
柔軟性のない固定的再生成を使用することにより透過性を犠牲にしている。すな
わちトラヒックタイプまたは速度が変更されるときはいつでも、再生成回路を変
更する必要がある。[0018] The type of traffic present on the wavelength (if the traffic is in the local catalog) can be determined and network management can be informed of the traffic type and quality. This allows the jumper to be connected incorrectly (by detecting that the current traffic type does not match the expected traffic)
It will be clear that it is useful for preventing equipment errors. This would also provide a means to bill customers, even if the customers have transparent connectivity and can send a wide range of rates and types of traffic. This could also provide an almost real-time inventory of traffic statistics for network management. In the light domain today, none of this is possible,
The use of rigid inflexible regeneration sacrifices transparency. That is, whenever the traffic type or speed changes, the regeneration circuit needs to be changed.

【００１９】 信号が管理境界、例えばローカルエクスチェンジキャリア（ｌｏｃａｌ ｅｘ
ｃｈａｎｇｅ ｃａｒｒｉｅｒ；ＬＥＣ）とインターエクスチェンジキャリア（
ｉｎｔｅｒ ｅｘｃｈａｎｇｅ ｃａｒｒｉｅｒ；ＩＥＣ）との間、または専用
ネットワークとＬＥＣとの間を越えるときは信号がネットワーク上を離れもう一
方に入る前に、信号が損なわれていないことを決定する必要がある。今日これは
、完全な再生成およびＳＯＮＥＴ ＯＣ−３、電気ＤＳ−１、ＤＳ−３などのよ
く定義された単一波長インタフェースを必要とする。帯域幅の要求が大きくなる
につれ、信号の品質を測定することによってこの再生成をなくし、透過的な複数
波長アクセスを可能にすることが望ましい。[0019] A signal is transmitted to a management boundary, for example, a local exchange carrier (local ex).
change carrier (LEC) and inter-exchange carrier (LEC)
When crossing an interexchange carrier (IEC) or between a dedicated network and an LEC, it is necessary to determine that the signal is intact before the signal leaves the network and enters the other. Today this requires complete regeneration and well-defined single wavelength interfaces such as SONET OC-3, Electrical DS-1, DS-3. As bandwidth requirements increase, it is desirable to eliminate this regeneration by measuring the quality of the signal and allow transparent multiple wavelength access.

【００２０】 本発明の説明、および本発明の最善の形態を遂行するための次の説明は、請求
された発明の範囲を制限しないであろう。両方とも、他者が本発明を実施できる
ようにするための例および説明を提供する。本発明の最善の形態を遂行するため
の説明の一部を形成する添付の図面は、本発明のいくつかの実施形態を示し、説
明と共に本発明の原理を示す。The description of the invention, and the following description of carrying out the best mode of the invention, will not limit the scope of the claimed invention. Both provide examples and instructions to enable others to practice the invention. BRIEF DESCRIPTION OF THE DRAWINGS The accompanying drawings, which form a part of the description for carrying out the best mode of the invention, illustrate some embodiments of the invention and, together with the description, illustrate the principles of the invention.

【００２１】 （発明を実施するための最良の形態） 次に本発明の好ましい実施形態を詳細に参照し、その例を添付の図面に示す。
可能であれば必ず、図面全体で同じ部分または同様の部分を参照するために同じ
参照番号を使用する。BEST MODE FOR CARRYING OUT THE INVENTION Reference will now be made in detail to preferred embodiments of the invention, examples of which are illustrated in the accompanying drawings.
Wherever possible, the same reference numbers will be used throughout the drawings to refer to the same or like parts.

【００２２】 図２は、本発明の一実施形態による時間領域光信号監視装置２００のブロック
図を示す。信号監視装置２００は、転送レート検出／選択回路（転送レート検出
器またはＦＷＲ）２１０、プログラム可能クロック回復回路（ＰＣＲ）２２０、
時間領域測定回路２３０、およびバッファ増幅器２４０を備える。FIG. 2 shows a block diagram of a time-domain optical signal monitoring device 200 according to an embodiment of the present invention. The signal monitoring device 200 includes a transfer rate detection / selection circuit (transfer rate detector or FWR) 210, a programmable clock recovery circuit (PCR) 220,
A time domain measurement circuit 230 and a buffer amplifier 240 are provided.

【００２３】 光信号サンプル１５２は、トランスインピーダンス増幅器１６０が受け取る電
流を作り出す光検出器１５０に入射する。光信号サンプル１５２は、光パワース
プリッタ１２０を介して、入力光信号を搬送する光ファイバ１１０から波長選択
フィルタ１４０を使用して獲得される。Optical signal sample 152 is incident on photodetector 150, which produces the current received by transimpedance amplifier 160. Optical signal samples 152 are obtained via optical power splitter 120 from optical fiber 110 carrying the input optical signal using wavelength selective filter 140.

【００２４】 増幅器１６０の出力１６４は、バッファ増幅器２４０の入力２４２に接続する
。バッファ増幅器２４０は、３つの等価なアナログ出力２４４、２４６および２
４８を含む。出力２４４は、転送レート検出器２１０の入力２１２に接続する。
出力２４６は、クロック回復回路２２０の入力２２２に接続する。出力２４８は
、時間領域測定回路２３０のアナログ入力２３２に接続する。バッファ増幅器２
４０の入力２４２の信号は、光信号サンプル１５２のアナログ表現である。The output 164 of the amplifier 160 connects to the input 242 of the buffer amplifier 240. Buffer amplifier 240 has three equivalent analog outputs 244, 246 and 2
48. Output 244 connects to input 212 of transfer rate detector 210.
Output 246 connects to input 222 of clock recovery circuit 220. Output 248 connects to analog input 232 of time domain measurement circuit 230. Buffer amplifier 2
The signal at 40 inputs 242 is an analog representation of the optical signal sample 152.

【００２５】 光信号サンプル１５２がゼロに戻らない（ＮＲＺ）デジタル信号であるとき、
光信号サンプル１５２は、ビットレートｆ_bitによって特徴付けることができる
。転送レート検出器２１０は、入力２４２における信号のビットレートの推定で
ある信号を出力２１４において作り出す。一実施形態において、出力２１４の信
号は推定ビットレートのデジタル表現とすることができる。When the optical signal sample 152 is a non-zero (NRZ) digital signal,
Optical signal samples 152 can be characterized by a bit rate f _bit . Transfer rate detector 210 produces at output 214 a signal that is an estimate of the bit rate of the signal at input 242. In one embodiment, the signal at output 214 may be a digital representation of the estimated bit rate.

【００２６】 クロック回復回路２２０は、クロック回復について知られている技術に従って
特定の動作周波数を設定するレート制御入力２２４を含む。クロック回復回路２
２０は、レート制御入力２２４がｆ_bitに充分近く対応する値に設定されるとき
にクロック回復回路２２０の入力２２２の信号における遷移に同期を取るクロッ
ク信号を出力２２６において生成する。クロック回復回路のレート制御入力２２
４は、転送レート検出器２１０の出力２１４からレート推定信号を受け取る。The clock recovery circuit 220 includes a rate control input 224 that sets a particular operating frequency according to techniques known for clock recovery. Clock recovery circuit 2
20 generates a clock signal at output 226 that synchronizes with a transition in the signal at input 222 of clock recovery circuit 220 when rate control input 224 is set to a value sufficiently close to f _bit . Clock recovery circuit rate control input 22
4 receives a rate estimation signal from the output 214 of the transfer rate detector 210.

【００２７】 図に示すように、クロック回復回路２２０は、クロック出力２２６が入力２２
２に同期しないときに活動状態になるロック信号の損失出力２２８も含む。転送
レート検出器２１０の入力２１６の信号は、入力２１２に加えられる信号の推定
ビットレートを決定するために使用されるアルゴリズムを変える。クロック回復
回路２２０の現在および過去のロック状況次第で、様々なアルゴリズムを使用す
ることができる。一実施形態においてクロック回復回路２２０は、プログラム可
能クロック回復を実行する知られている技術を使用して実施することができる。
あるいは、「Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｖａｒｉａ
ｂｌｅ Ｂｉｔ Ｒａｔｅ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ．」という名称の米
国特許出願第０９／１９９４８０号に記載された方法および装置に従ってクロッ
ク回復回路２２０を実施することができる。As shown in the figure, the clock recovery circuit 220 has a clock output 226
2 also includes a lost lock signal output 228 that becomes active when out of sync. The signal at input 216 of transfer rate detector 210 changes the algorithm used to determine the estimated bit rate of the signal applied to input 212. Various algorithms can be used depending on the current and past lock situations of the clock recovery circuit 220. In one embodiment, clock recovery circuit 220 may be implemented using known techniques for performing programmable clock recovery.
Or, "Method And Apparatus For Varia
ble Bit Rate Clock Recovery. The clock recovery circuit 220 can be implemented in accordance with the method and apparatus described in US patent application Ser.

【００２８】 時間領域測定回路２３０は、クロック回復回路２２０の出力２２６および転送
レート検出器２１０の出力２１４にそれぞれ接続するクロック入力２３４および
レート入力２３６を含む。クロック回復回路２２０の出力２２６のクロック信号
を使用して、時間領域測定回路２３０は、入力２３２のアナログ信号に対して波
形測定を実行することができる。時間領域測定回路２３０は、例えば特定の波長
に対する機能を決定することができる光信号サンプル１５２内のアイパターン（
eye-pattern）を測定し、信号パワーレベルおよびノイズを直接計算し、ジッタ
を計算することができる。あるいは、時間領域測定回路２３０は、光信号サンプ
ル１５２内のデジタル信号を再構築し、その結果このデジタル信号の特定の特性
を評価することができる。The time domain measurement circuit 230 includes a clock input 234 and a rate input 236 that connect to the output 226 of the clock recovery circuit 220 and the output 214 of the transfer rate detector 210, respectively. Using the clock signal at the output 226 of the clock recovery circuit 220, the time domain measurement circuit 230 can perform a waveform measurement on the analog signal at the input 232. The time-domain measurement circuit 230 can determine, for example, the eye pattern (
eye-pattern), directly calculate signal power levels and noise, and calculate jitter. Alternatively, the time domain measurement circuit 230 can reconstruct the digital signal in the optical signal sample 152 so that certain characteristics of the digital signal can be evaluated.

【００２９】 アイパターン測定は、デジタル伝送システムを監視し維持するために日常的に
用いられる時間領域波形測定技術である。アイパターンは、平均のアンサンブル
またはすべての異なるビットシーケンスに対応するパルスパターンの重ね合わせ
である。このアンサンブルは、位相ロッククロックを使用して信号波形をサンプ
リングすることによって得ることができる。波形は、それぞれ高および低平均信
号レベルμ_hiおよびμ_lo、およびこれらのレベルの分散σ_hiおよびσ_loによって
特徴付けることができる。信号のビット誤り率（ＢＥＲ）は、これらのアイパタ
ーンパラメータから正確に推定することができる。Eye pattern measurement is a time domain waveform measurement technique routinely used to monitor and maintain digital transmission systems. An eye pattern is an average ensemble or a superposition of pulse patterns corresponding to all different bit sequences. This ensemble can be obtained by sampling the signal waveform using a phase locked clock. The waveform can be characterized by high and low average signal levels μ _hi and μ _lo , respectively, and the variances σ _hi and σ _{lo of} these levels. The bit error rate (BER) of the signal can be accurately estimated from these eye pattern parameters.

【００３０】[0030]

【数１】 (Equation 1)

【００３１】 ここでWhere

【００３２】[0032]

【数２】 (Equation 2)

【００３３】 さらに、ジッタおよびゆらぎは、低から高および高から低への遷移の形および
変化量から評価することができる。アイパターン測定は、ゆっくりおよび速く変
化する両方の伝送接続の性能を評価するための効率的診断ツールである。アイパ
ターンは、信号パラメータの直接的かつ一貫した測定を可能にする。ＷＤＭでは
、信号ソースおよび経路の特性が非常に可変であるので、アイパターンは特に重
要である。Furthermore, jitter and fluctuation can be evaluated from the shape and amount of change from low to high and high to low transitions. Eye pattern measurement is an efficient diagnostic tool for assessing the performance of both slowly and rapidly changing transmission connections. Eye patterns allow for direct and consistent measurement of signal parameters. In WDM, the eye pattern is particularly important because the characteristics of signal sources and paths are very variable.

【００３４】 クロック回復回路２２０の出力２２６のクロック信号は、対応するデジタル信
号を再構築するために使用することができる。伝送層プロトコル次第で、回復さ
れたデジタル信号に含まれる情報を使用していくつかの測定を実行することがで
きる。例えば、同期の取れたクロックおよびビットレートの知識を使用してバイ
トアラインメント（ｂｙｔｅ ａｌｉｇｎｍｅｎｔ）、フレーミング、および誤
り検出を実行することができる。例えば、ＳＯＮＥＴ Ａ１Ａ２フレーム、ある
いはＧｉｇａｂｉｔ ＥｔｈｅｒｎｅｔまたはＦｉｂｅｒｃｈａｎｎｅｌのブロ
ックコーディングに使用される特別なシンボルを識別するためにパターン検出を
使用することができる。ビットストリームが例えばＳＯＮＥＴに関連付けられて
いるとき、組み込まれたビットインターリーブドパリティ８（ＢＩＰ８）バイト
を使用して誤り率を直接測定することができる。The clock signal at the output 226 of the clock recovery circuit 220 can be used to reconstruct the corresponding digital signal. Depending on the transmission layer protocol, some measurements can be performed using the information contained in the recovered digital signal. For example, byte alignment, framing, and error detection can be performed using synchronized clock and bit rate knowledge. For example, pattern detection can be used to identify SONET A1A2 frames or special symbols used in Gigabit Ethernet or Fiberchannel block coding. When the bitstream is associated with, for example, SONET, the error rate can be measured directly using the embedded bit-interleaved parity 8 (BIP8) bytes.

【００３５】 さらに、ビット同期の確認をレート報告および従量課金の基準として使用する
ことができる。追加の監視機能には、ソースおよび宛先のアドレスならびにセル
またはパケットの長さおよびタイプを決定することを含むことができる。この情
報は、トラヒック監視、およびアドレス指定とタイプに基づくトラヒック特性記
述、ならびにネットワーク資源利用状況の評価に有用である。Further, confirmation of bit synchronization can be used as a basis for rate reporting and pay-as-you-go. Additional monitoring functions can include determining source and destination addresses and cell or packet length and type. This information is useful for traffic monitoring and traffic characterization based on addressing and type, and evaluation of network resource utilization.

【００３６】 図３は、本発明の一実施形態による転送レート検出器２１０のブロック図を示
す。代替として、「Ｍｅｔｈｏｄ Ａｎｄ Ａｐｐａｒａｔｕｓ Ｆｏｒ Ｖａ
ｒｉａｂｌｅ Ｂｉｔ Ｒａｔｅ Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ」という名称
の米国特許出願第０９／１９９４８０号に記載の方法および装置に従って転送レ
ート検出器２１０を実施することができる。FIG. 3 shows a block diagram of the transfer rate detector 210 according to one embodiment of the present invention. Alternatively, “Method And Apparatus For Va”
The transfer rate detector 210 can be implemented in accordance with the method and apparatus described in US patent application Ser. No. 09/199480, entitled “Reliable Bit Rate Clock Recovery”.

【００３７】 転送レート検出器２１０は、制限増幅器３１０、最小遷移間隔検出回路（遷移
検出器）３２０、遷移カウンタ３３０、イベントレートカウンタ３４０、デジタ
ルウィンドウ比較器３５０、連続近似レジスタ３６０、およびルックアップ（ｌ
ｏｏｋ−ｕｐ）テーブルメモリ３７０を備える。The transfer rate detector 210 includes a limiting amplifier 310, a minimum transition interval detection circuit (transition detector) 320, a transition counter 330, an event rate counter 340, a digital window comparator 350, a continuous approximation register 360, and a lookup ( l
(ook-up) table memory 370.

【００３８】 転送レート検出器２１０は、入力２４２において適用される信号のビットレー
トｆ_bitの値に対する推定ｆ_estを表す信号を出力２０４において生成する。一実
施形態において、出力２０４の信号は、ｆ_bitの値を追跡する２進加重値（binar
y weighted value）を有する。他の実施形態において、出力２０４の信号は、１
つまたは２つ以上のｆ_bitの分類の１組を表す。Transfer rate detector 210 produces at output 204 a signal representing an estimated f _est for the value of the bit rate f _bit of the signal applied at input 242. In one embodiment, the signal at output 204 is a binary weight (binar) that tracks the value of f _bit.
y weighted value). In another embodiment, the signal at output 204 is 1
One or more sets of f _bit classifications.

【００３９】 遷移検出器３２０は、入力３２２において増幅器３１０からの振幅制限信号を
受け取り、制御信号入力３２４においてレジスタ３６０からの信号を受け取る。
制御信号入力３２４の信号には、例えば線３２４₁〜３２４_m（図に示されていな
い）のｍビット幅のデジタルワードがそれぞれ含まれる。制御入力３２４の信号
は、ｎ個の時間基準間隔τ_{r_1}〜τ_{r_n}をプログラムする。出力３２６の信号には
、例えば線３２６₁〜３２６_n（図に示されていない）のｎビット幅のデジタルワ
ードがそれぞれ含まれる。Transition detector 320 receives an amplitude limiting signal from amplifier 310 at input 322 and a signal from register 360 at control signal input 324.
The signal of the control signal input 324, for example, a digital word of m bit width of the lines 324 ₁ ~324 _m (not shown) are included, respectively. Signal of the control input 324 programs the n-number of times the reference interval τ _{r_1} ~τ _{r_n.} The signal at output 326 includes, for example, n-bit wide digital words on lines 326 ₁ -326 _n (not shown), respectively.

【００４０】 遷移検出器３２０は、入力３２２の信号の連続する遷移間の時間Δｔとプログ
ラムされた時間基準間隔τ_{r_1}〜τ_{r_n}のそれぞれとを比較する。ｎ個の出力線３
２６₁〜３２６_nのそれぞれは、ｎ個の時間間隔比較の１つに対応する。各ｉ＝１
、．．、ｎに対して出力３２６_iは、Δｔ＜τ_{r_i}の場合に高、Δｔ＞τ_{r_i}の場
合に低となる。詳細には、出力３２６_iが入力３２２の連続的遷移に続いて高値
を取る確率は、差Δｔ−τ_{r_i}の単調関数である。The transition detector 320 compares the respective time Δt and the programmed time reference intervals τ _{r_1} ~τ _{r_n} between consecutive transitions of the input 322 of the signal. n output lines 3
Each of 26 _{1 to} 326 _n corresponds to one of the n time interval comparisons. Each i = 1
,. . , The output 326 _i for n is <high in the case of τ _{r_i,} Δt> Δt becomes low in the case of tau _{r_i.} In particular, the probability that output 326 _i takes a high value followed by a continuous transition of the input 322 is a monotonic function of the difference Δt-τ _{r_i.}

【００４１】 遷移カウンタ３３０は、入力３３２で予め定められたＮ_{i_tran}回数の連続的遷
移が起こった後に、出力３３４においてパルスを生成し、ここでＮ_{i_tran}は例え
ば値３２の整数である。The transition counter 330 generates a pulse at the output 334 after a predetermined number N _{i_tran} of consecutive transitions at the input 332, where N _{i_tran} is, for example, an integer having the value 32.

【００４２】 イベントレートカウンタ３４０は、制限増幅器３１０の出力３１４、遷移検出
器３２０の出力３２６、およびカウンタ３３０の出力３３４にそれぞれ接続する
入力３４２、３４４および３４６を含む。Event rate counter 340 includes inputs 342, 344 and 346 that connect to output 314 of limiting amplifier 310, output 326 of transition detector 320, and output 334 of counter 330, respectively.

【００４３】 イベントカウンタ３４０は、線３４８₁〜３４８_kを含む、出力３４８のｋビッ
トワードを生成する。ここで、ｋビットワードは、入力３４６の連続的パルス間
の時間間隔中の入力信号３４２のレベル遷移に従って、遷移検出器３２０の出力
線３２６₁〜３２６_nが高となる回数に依存する。Event counter 340 generates a k-bit word at output 348, including lines 348 ₁ -348 _k . Here, k bit words, according to the level transition of the input signal 342 during the time interval between successive pulses of the input 346, depending on the number of times the output lines 326 ₁ ~326 _n transition detector 320 becomes high.

【００４４】 ウィンドウ比較器３５０は、イベントカウンタ３４０の出力３４８に接続する
入力３５２を含む。ウィンドウ比較器３０５は、線３５４₁〜３５４_q（図に示さ
れていない）内のｑ個の信号をそれぞれ含む出力３５４も含み、ここで２≦ｑ≦
ｎである。The window comparator 350 includes an input 352 that connects to the output 348 of the event counter 340. Window comparator 305 also includes an output 354 that includes q signals in lines 354 ₁ -354 _q (not shown), where 2 ≦ q ≦
n.

【００４５】 レジスタ３６０は、ウィンドウ比較器３５０の出力３５４、カウンタ３３０の
出力３３４、およびロックの損失出力２２８にそれぞれ接続する入力３６２、３
６４および３６６を含む。レジスタ３６０は、検出器３２０の入力３２４および
ルックアップテーブルメモリ３７０の入力３７２に接続する出力３６８も含む。
レート推定出力２０４の信号を表すメモリ３７０の出力３７４は、クロック回復
回路２２０のレート制御入力２２４に接続する。Register 360 has inputs 362, 3 connected to output 354 of window comparator 350, output 334 of counter 330, and loss of lock output 228, respectively.
64 and 366. Register 360 also includes an output 368 that connects to input 324 of detector 320 and input 372 of look-up table memory 370.
An output 374 of the memory 370 representing the signal of the rate estimation output 204 is connected to a rate control input 224 of the clock recovery circuit 220.

【００４６】 転送レート検出器２１０は、入力信号遷移間の最小時間間隔を推定することに
よって光信号サンプル１５２のビットレートを検出する。光信号サンプル１５２
の連続的遷移に、時間間隔Δｔ_iを割り当てることができる。充分大きい遷移の
サンプルＮ_{i_tran}、例えばＮ_{i_tran}＝３２、に対して、観測されるΔｔ_iの最小
値は、１／ｆ_bitであり、これをTransfer rate detector 210 detects the bit rate of optical signal sample 152 by estimating the minimum time interval between input signal transitions. Optical signal sample 152
Can be assigned a time interval Δt _i . For a sufficiently large transition sample N _{i_tran} , for example N _{i_tran} = 32, the minimum value of Δt _i observed is 1 / f _bit , which is

【００４７】[0047]

【数３】 (Equation 3)

【００４８】 と表すことができる。Can be expressed as

【００４９】 遷移検出器３２０は、１つまたは２つ以上の基準時間間隔に対して連続的遷移
間隔Δｔ_iを比較する。イベントカウンタ３４０およびウィンドウ比較器３５０
は、遷移検出器３２０の出力３２６に存在する間隔比較から応答レートを分類す
る。推定ビットレートは、基準時間間隔τ_{r_i}に対応するレート１／τ_{r_i}に対す
る関連に従って分類される。The transition detector 320 compares the continuous transition intervals Δt _i against one or more reference time intervals. Event counter 340 and window comparator 350
Classifies the response rate from the interval comparison present at the output 326 of the transition detector 320. The estimated bit rates are classified according to their relation to the rate 1 / τ _{r — i} corresponding to the reference time interval τ _{r — i} .

【００５０】 転送レート検出器２１０は、光信号サンプル１５２のビットレートをｍビット
の分解能で推定するか、このビットレートを特定の１組のｑ＋１個のレートカテ
ゴリ内で区別する。この２つのモードは同時に使用することができる。高分解能
のビットレート追跡に対しては、イベントカウンタ３４０およびウィンドウ比較
器３５０によって実行された分類処理の結果として、１つまたは２つ以上の基準
間隔τ_{r_i}がレジスタ３６０によって出力３６８を介して調整されるので、１つ
または２つ以上の基準間隔τ_{r_i}がΔｔ_iの最小に一致する。The transfer rate detector 210 estimates the bit rate of the optical signal samples 152 with m-bit resolution or distinguishes this bit rate within a particular set of q + 1 rate categories. These two modes can be used simultaneously. For high resolution bit rate tracking, one or more reference intervals τ _{r — i} are adjusted by register 360 via output 368 as a result of the classification process performed by event counter 340 and window comparator 350. Therefore, one or more reference intervals τ _{r — i} coincide with the minimum Δt _i .

【００５１】 高速レート分類のために、光信号サンプル１５２内の関心のあるビットレート
間に対応するレート１／τ_{r_i}がある、１組または２組以上の基準時間間隔が選
択される。レジスタ３６０による間隔割り当てに加えて、イベントカウンタ３４
０およびウィンドウ比較器３５０によって実行される分類処理は、どの基準間隔
が光信号サンプル１５２のビットレートを含む可能性が最も高いかを決定する。
クロック回復回路２２０がクロック獲得の達成に失敗する場合、レジスタ３６０
は異なる組の基準時間間隔を使用するように検出器３２０に命令する。For fast rate classification, one or more sets of reference time intervals are selected, with a corresponding rate 1 / τ _{r — i} between the bit rates of interest in optical signal samples 152. In addition to the interval allocation by the register 360, the event counter 34
The classification process performed by the zero and window comparator 350 determines which reference interval is most likely to include the bit rate of the optical signal sample 152.
If clock recovery circuit 220 fails to achieve clock acquisition, register 360
Commands the detector 320 to use a different set of reference time intervals.

【００５２】 本発明の一実施形態において、正確なレート測定は、例えばｎ＝２、ｍ＝１０
およびｑ＝２でなされる。τ_{r_1}＝τ_{r_2}は、入力線３２４_lから３２４_mのコレク
ションによって表されるワードの２進加重値に単調に関連する値を有する。この
単調な関係は、例えば線形または片対数である。In one embodiment of the present invention, an accurate rate measurement is, for example, n = 2, m = 10
And q = 2. τ _{r_1} = τ _{r_2} has a value that is monotonically related to the binary weight of the word represented by the collection of input lines 324 _l to 324 _m . This monotonic relationship is, for example, linear or semi-log.

【００５３】 イベントカウンタ３４０は、イベントカウンタ３４０の入力３４６に加えられ
る連続的パルス間の時間間隔中の入力３４２におけるレベル遷移に続いて時間出
力線３２６₁〜３２６_nが個々に高であった合計数に対応する２進加重値を出力線
３４８₁〜３４８_kに割り当てる。The event counter 340 determines that the time output lines 326 ₁ -326 _n are individually high following a level transition at the input 342 during the time interval between successive pulses applied to the input 346 of the event counter 340. Binary weights corresponding to the numbers are assigned to output lines 348 ₁ -348 _k .

【００５４】 ウィンドウ比較器３５０は、予め定められた高値Ｎ_hiおよび予め定められた低
値Ｎ_loに対して入力３５２の２進加重値を比較する。Ｎ_hiが入力３５２の値より
小さい場合出力線３５４₁は高であり、Ｎ_loが入力３５２の値より大きい場合出
力線３５４₂が高である。The window comparator 350 compares the binary weight of the input 352 with a predetermined high value N _hi and a predetermined low value N _lo . Output line 354 ₁ is high when N _hi is less than the value of input 352, and output line 354 ₂ is high when N _lo is greater than the value of input 352.

【００５５】 レジスタ３６０は、入力３６２₁、３６２₂にそれぞれ接続する出力３５４₁、
３５４₂によってカウント方向（そのまま、上、または下）を制御することがで
きるｍ段階の２進上下カウンタとすることができる。クロック回復回路２２０に
よって延長されたロックの損失を表す入力３６６が高状態にある時間中の、レジ
スタ３６０の入力３６４に現れるパルスの数次第で、レジスタは、例えば増分０
または±１か、あるいは例えば漸進的ステップの２進加重値０または２^n_stepに
よってカウントすることができる。ここで、ｎ ｓｔｅｐ＝ｍ、ｍ−１、．．．
、０である。The register 360 has an output 354 ₁ , connected to inputs 362 ₁ , 362 ₂ , respectively.
It is possible to provide an m-stage binary up / down counter capable of controlling the counting direction (up, down, or up) by 354 ₂ . Depending on the number of pulses appearing at the input 364 of the register 360 during the time that the input 366, which represents the loss of lock extended by the clock recovery circuit 220, is high, the register may be incremented, for example, by 0.
Or ± 1 or, for example, by a binary weight of 0 or 2 ^{n_step in} incremental steps. Here, n step = m, m−1,. . .
, 0.

【００５６】 ルックアップテーブル３７０は、出力３６８のｍビットワードを予め定められ
た表現でビットレート推定信号２０４にマッピングする。ルックアップテーブル
３７０は、出力３６８のｍビットデジタルワードを、推定ビットレートを表す２
進コード化１０進ワードに変換するために、例えば、知られている温度依存性の
訂正を含む、制御入力３２４および応答ビットレートｆ_bitに関係する知られて
いる転送関数を使用することができる。Look-up table 370 maps the m-bit word at output 368 to bit rate estimation signal 204 in a predetermined representation. Look-up table 370 converts the m-bit digital word at output 368 to 2 representing the estimated bit rate.
To convert to a decimal coded decimal word, for example, a known transfer function involving the control input 324 and the response bit rate f _bit , including known temperature dependent corrections, can be used. .

【００５７】 他の実施形態では、例えば、ｎ＝４、ｑ＝ｎ、ｍ＝ｑ＋４、ｋをｎの倍数に設
定することによって特定の１組のレートを迅速に区別することができる。したが
って、制御入力線３２４₁〜３２４₃はτ_{r_1}、τ_{r_2}、τ_{r_3}およびτ_{r_4}のそれぞ
れに対して、８個の予め定められた値のうち１つを選択することができる。In other embodiments, a particular set of rates can be quickly distinguished, for example, by setting n = 4, q = n, m = q + 4, and k to be a multiple of n. Therefore, the control input lines 324 _{1 to} 324 ₃ can select one of eight predetermined values for each of τ _{r_1} , τ _{r_2} , τ _{r_3} and τ _{r_4} .

【００５８】 各組のｋ／ｎ個の出力線３４８₁〜３４８_kは、入力３４６の連続的パルス間の
時間間隔中の入力３４２の信号における遷移に続いて、ｉ＝１、、、、ｎに対す
る対応する入力３２６_iが高である合計数に等しい２進加重値を含む。Each set of k / n output lines 348 _{1 to} 348 _k has i = 1,..., N following a transition in the signal at input 342 during the time interval between successive pulses at input 346. Contains a binary weight equal to the total number of which the corresponding input 326 _i is high.

【００５９】 それぞれの出力線３５４₁〜３５４_qは、入力のｋ／ｎ個のサブセットに対応し
、その結果、対応するｋ／ｎビットによって表されるワードが予め定められた値
Ｎ_hiを越える２進加重値を含む場合、出力線３５４_iは高である。Each output line 354 _{1 to} 354 _q corresponds to k / n subsets of the input so that the word represented by the corresponding k / n bits exceeds a predetermined value N _hi if it contains a binary-weighted value, output line 354 _i is high.

【００６０】 レジスタ３６０は、ｑ＋１個の出力で符号化されたｑ個の入力優先順位、入力
３６０に加えられたパルスによってイネーブルにされたｑ＋１個のラッチ、およ
びｍ−ｑ−１＝３ビットの２進カウンタを含むことができる。Register 360 has q input priorities encoded with q + 1 outputs, q + 1 latches enabled by pulses applied to input 360, and m−q−1 = 3 bits. A binary counter may be included.

【００６１】 ルックアップテーブル３７０は、遷移検出器３２０の入力３２４およびルック
アップテーブル３７０の入力３７２に接続する出力３６８のｍビットのデジタル
ワードに適切なレートを割り当てることができる。ルックアップテーブル３７０
は、例えばｍ×ｒ個のメモリを含むことができる。メモリ出力ロケーションは、
制御入力３２４の制御信号によって選択された基準時間間隔に対応するレートの
ｒビット表現を含むことができる。The look-up table 370 can assign an appropriate rate to the m-bit digital word at the output 368 that connects to the input 324 of the transition detector 320 and the input 372 of the look-up table 370. Lookup table 370
Can include, for example, m × r memories. The memory output location is
An r-bit representation of the rate corresponding to the reference time interval selected by the control signal at control input 324 may be included.

【００６２】 図４は、本発明の一実施形態による、立上り遷移に対応するパルス幅の自己相
関を使用する遷移検出器３２０のエミッタ結合論理回路（ＥＣＬ）の実施を示す
。遷移検出器３２０は、入力３２２、制御入力３２４、出力３２６、ＥＣＬゲー
ト４１０Ｄ型ラッチング比較器４３０、およびプログラム可能遅延エレメント４
０８を備える。プログラム可能遅延エレメント４０８は、ＥＣＬ ＯＲ／ＮＯＲ
ゲート４２０、コンデンサ４４０、基準電圧４５０、トランジスタ４６０、およ
びプログラム可能電流源４４４、４６４を備える。FIG. 4 illustrates an implementation of the emitter-coupled logic (ECL) of transition detector 320 using autocorrelation of pulse widths corresponding to rising transitions, according to one embodiment of the present invention. The transition detector 320 includes an input 322, a control input 324, an output 326, an ECL gate 410D latching comparator 430, and a programmable delay element 4
08. The programmable delay element 408 has an ECL OR / NOR
It includes a gate 420, a capacitor 440, a reference voltage 450, a transistor 460, and programmable current sources 444,464.

【００６３】 入力３２２は、ゲート４１０およびＯＲ／ＮＯＲゲート４２０の入力４１２お
よび４２２にそれぞれ接続する。ゲート４１０の非反転出力４１６は、ＯＲ／Ｎ
ＯＲゲート４２０の第２の入力４２４に接続する。ゲート４１０の反転出力４１
８は、ラッチング比較器４３０のクロック入力４３６を励起する。ゲート４２０
は、非反転出力４２６および反転出力４２８を含む。出力４２８は、ゲート４２
０が電流ゲート作用を実行することを可能にするオープンエミッタである。コン
デンサ４４０は、出力４２６およびノード４４２に接続する。Input 322 connects to inputs 410 and 422 of gate 410 and OR / NOR gate 420, respectively. The non-inverted output 416 of gate 410 is OR / N
Connect to second input 424 of OR gate 420. Inverted output 41 of gate 410
8 excites the clock input 436 of the latching comparator 430. Gate 420
Include a non-inverted output 426 and an inverted output 428. Output 428 is connected to gate 42
0 is an open emitter that allows to perform current gating. Capacitor 440 connects to output 426 and node 442.

【００６４】 ノード４４２は、オープンエミッタ出力４２８および制御電流源４４４に接続
する。コンデンサ４４０は、出力４２８からの電流によって充電され、電流源４
４４からの電流Ｉ₄₄₄によって、制御されたレートで放電される。ラッチング比
較器４３０の非反転データ入力４３２は、ノード４４２の電圧を感知する。Node 442 connects to open emitter output 428 and control current source 444. The capacitor 440 is charged by the current from the output 428 and the current source 4
The current I ₄₄₄ from 44 discharges at a controlled rate. Non-inverting data input 432 of latching comparator 430 senses the voltage at node 442.

【００６５】 基準電圧４５０は、エミッタがノード４６２に接続されたトランジスタ４６０
のベースに接続する。制御電流源４６４もノード４６２に接続する。電流源４４
４および４６４は、ともに制御入力３２４に接続された制御入力４４６および４
６６をそれぞれ含む。ラッチング比較器４３０の反転データ入力４３４は、ノー
ド４６２上の電圧を感知する。Reference voltage 450 is applied to transistor 460 whose emitter is connected to node 462.
Connect to the base. Control current source 464 is also connected to node 462. Current source 44
4 and 464 are control inputs 446 and 4 both connected to control input 324.
66 respectively. Inverted data input 434 of latching comparator 430 senses the voltage on node 462.

【００６６】 比較器４３０は、クロック入力４３６が低のとき、入力４３２および４３４の
間の電圧差を感知する。ラッチング比較器４３０の出力４３８は、イネーブル入
力４３６の立上り遷移に対して更新される。ラッチング比較器４３０は、例えば
差動データ入力を有するＤ型フリップフロップでよい。検出器出力３２６は、ラ
ッチング比較器４３０の出力４３８に接続する。Comparator 430 senses the voltage difference between inputs 432 and 434 when clock input 436 is low. Output 438 of latching comparator 430 is updated on the rising transition of enable input 436. Latching comparator 430 may be, for example, a D-type flip-flop having a differential data input. Detector output 326 connects to output 438 of latching comparator 430.

【００６７】 図４の実施形態において、遷移検出器３２０は、入力３２２に加えられるデジ
タル信号の立上り遷移に応答し、その後の立下り遷移が、プログラム可能基準時
間間隔τ_rが経過する前に起こるか後に起こるかを決定する。一代替実施形態に
おいて、並列に接続された複数遷移検出器３２０は、それぞれ入力３２２の信号
のレプリカを逆の極性で受け取り、その後、立上り、立下り両方の遷移に関連付
けられた最小遷移間隔を測定することができる。In the embodiment of FIG. 4, transition detector 320 is responsive to a rising transition of the digital signal applied to input 322, with a subsequent falling transition occurring before a programmable reference time interval τ _r has elapsed. Or what happens later. In an alternative embodiment, multiple transition detectors 320 connected in parallel each receive a replica of the signal at input 322 in opposite polarity and then measure the minimum transition interval associated with both rising and falling transitions. can do.

【００６８】 遷移検出器３２０の休止状態は、入力３２２が低のときと定義される。休止状
態において、ゲート出力４１８は高であり、出力４１６は低である。入力３２２
および出力４１６が低のとき、ゲート出力４２６は低であり、出力４２８は高で
ある。出力４２８は、電流源４４４からのほとんどの電流を伝える。休止状態に
おけるコンデンサＣ₄₄₀の両端間の電圧は、出力４２８のThe sleep state of the transition detector 320 is defined as when the input 322 is low. In the quiescent state, gate output 418 is high and output 416 is low. Input 322
And when output 416 is low, gate output 426 is low and output 428 is high. Output 428 carries most of the current from current source 444. The voltage across capacitor C ₄₄₀ in the quiescent state is the voltage at output 428

【００６９】[0069]

【数４】 (Equation 4)

【００７０】 、例えば−０．８Ｖと、出力４２６のFor example, when −0.8 V and the output 426

【００７１】[0071]

【数５】 (Equation 5)

【００７２】 、例えば−１．８Ｖとの間の差である。For example, the difference between -1.8V.

【００７３】 基準電圧Ｖ₄₆₂は、基準電圧４５０、トランジスタ４６０、および電流源４６
４によってノード４６２において作り出される。基準電圧は出力４２８の休止電
圧、例えば−１．５Ｖより低く選ぶことができる。出力４２８の休止電圧は、電
流源４４４に流れ込む電流Ｉ₄₄₄によって変更することができる。電流源４４４
および４６４は、それらの共通制御を介して入力３２４を通る関連出力を有する
。電流源４４４を通る電流に関連付けられた出力４２８の休止電圧における変化
は、電流源４６４に関連付けられたノード４６２の電圧における変化に一致する
。比較器４３０は、差動入力４３２および４３４に同時に加えられた同様の電流
依存オフセットに応答しない。The reference voltage V ₄₆₂ includes the reference voltage 450, the transistor 460, and the current source 46.
4 at node 462. The reference voltage can be selected to be lower than the rest voltage of the output 428, for example, -1.5V. The rest voltage at output 428 can be modified by current I ₄₄₄ flowing into current source 444. Current source 444
And 464 have an associated output through input 324 via their common controls. The change in the rest voltage at output 428 associated with the current through current source 444 matches the change in the voltage at node 462 associated with current source 464. Comparator 430 does not respond to a similar current-dependent offset applied to differential inputs 432 and 434 simultaneously.

【００７４】 ゲート４２０およびゲート４１０は、ゲート伝搬遅延後に入力信号３２２が低
から高に遷移し、出力４１６および出力４２６が低から高に遷移し、出力４１８
が高から低に遷移し、出力４２８が電流源４４４からの電流を伝えるのを止める
ときに応答する。電流源４４４からの電流により、ノード４４２の電圧がその後
時間と共に減少する間に、出力４２６においてGates 420 and 410 indicate that after a gate propagation delay, input signal 322 transitions from low to high, outputs 416 and 426 transition from low to high, and output 418
Transitions from high to low and responds when output 428 stops conducting current from current source 444. The current from current source 444 causes the voltage at node 442 to subsequently decrease with time while output 426

【００７５】[0075]

【数６】 (Equation 6)

【００７６】 に正に遷移するとノード４４２が励起される。ノード４４２の電圧は、時間τ_r
経過後にノード４６２の電圧に等しくなり、次のように表すことができる。A positive transition to。 excites node 442. The voltage at node 442 is at time τ _r
After lapse, it becomes equal to the voltage at node 462 and can be expressed as:

【００７７】[0077]

【数７】 (Equation 7)

【００７８】 ここで、Ｑ₄₂₈は出力４２８が非活動状態になるときにその出力によって吸収さ
れる電荷である。Here, Q ₄₂₈ is the charge absorbed by output 428 when it becomes inactive.

【００７９】 ゲート４１０は、その後入力３２２が高から低への遷移するのに応答し、ゲー
ト伝搬遅延後に、出力４１６は高から低に遷移し、出力４１８は低から高に遷移
する。この出力４１８の低から高への遷移は、比較器クロック入力４３６を活動
状態にする。τ_rが経過する前にクロック入力４３６が高から低に遷移する場合
、出力４３８は高になる。そうでない場合、出力４３８は低になる。出力４３８
の高レベルは、１／ｆ_bit＜τ_rであることを示す。Gate 410 is then responsive to input 322 transitioning from high to low, and after a gate propagation delay, output 416 transitions from high to low and output 418 transitions from low to high. This low-to-high transition of output 418 activates comparator clock input 436. If clock input 436 transitions from high to low before τ _r has elapsed, output 438 will go high. Otherwise, output 438 will be low. Output 438
Indicates that 1 / f _bit <τ _r .

【００８０】 ゲート４２０は、出力４１６の高から低への遷移、入力３２２の高から低への
遷移に続く２つのゲート遅延に応答し、出力４２６が低になる間に、出力４２８
は活動状態になりノード４４２の電圧をGate 420 responds to the two gate delays following the high-to-low transition of output 416 and the high-to-low transition of input 322, while output 426 goes low while output 426 goes low.
Goes active and reduces the voltage at node 442.

【００８１】[0081]

【数８】 (Equation 8)

【００８２】 に上げる。出力４１６の入力４２４に対する接続は、比較器４３０がラッチされ
ている間にノード４４２の電圧を妨害しないように、ゲート４２０の立下り入力
遷移に対する応答を遅延させる。入力４２２および４２４におけるゲート４２０
の高から低への遷移に対する応答は、コンデンサ４４０の両端間の電圧を休止値
にリセットする。To The connection of output 416 to input 424 delays the response of gate 420 to the falling input transition so that it does not disturb the voltage at node 442 while comparator 430 is latched. Gate 420 at inputs 422 and 424
The response to a high-to-low transition resets the voltage across capacitor 440 to a quiescent value.

【００８３】 図５ａは、本発明の一実施形態による、ネットワーク監視用途に適した自己較
正波形測定を実行する時間領域測定回路２３０のブロック図を示す。測定回路２
３０は、アナログ入力２３２、回復されたクロック入力２３４、サンプリングレ
ートクロック５０２、クロック２分割回路５１０、制限増幅器５１６、Ｄ型フリ
ップフロップ５２０、カウンタ５３０、プログラム可能遅延生成器５４０、サン
プラドライバ５５０、サンプル回路５６０および５７０、２チャネルアナログマ
ルチプレクサ５８０、アナログ−デジタル（Ａ／Ｄ）コンバータ５８６、および
イベントアキュムレータ５９０を含む。クロック２分割回路５１０、制限増幅器
５１６、Ｄ型フリップフロップ５２０、サンプリング回路５７０および入力２３
４は、時間ベース自動較正回路を構成する。FIG. 5 a shows a block diagram of a time domain measurement circuit 230 that performs self-calibrating waveform measurements suitable for network monitoring applications, according to one embodiment of the present invention. Measurement circuit 2
30 is an analog input 232, a recovered clock input 234, a sampling rate clock 502, a clock divide circuit 510, a limiting amplifier 516, a D flip-flop 520, a counter 530, a programmable delay generator 540, a sampler driver 550, a sample. Circuits 560 and 570 include a two-channel analog multiplexer 580, an analog-to-digital (A / D) converter 586, and an event accumulator 590. Clock divided circuit 510, limiting amplifier 516, D-type flip-flop 520, sampling circuit 570 and input 23
4 constitutes a time-based automatic calibration circuit.

【００８４】 バッファ増幅器２４０の出力２４８に接続する入力２３２のアナログ信号は、
光信号サンプル１５２のレプリカである。サンプラ５６０は、入力２３２に接続
する入力５６２を含む。入力２３４がクロック回復回路２２０に接続するので、
入力２３４のクロック信号は、入力２３２の信号における遷移に同期する。The analog signal at input 232 that connects to output 248 of buffer amplifier 240 is
This is a replica of the optical signal sample 152. Sampler 560 includes an input 562 that connects to input 232. Since input 234 connects to clock recovery circuit 220,
The clock signal at input 234 is synchronized to a transition in the signal at input 232.

【００８５】 クロック２分割回路５１０は、Ｄ型フリップフロップ５２０の入力５２２およ
び制限増幅器５１６の入力５１８に接続する出力５１４を含む。出力５１４の信
号は、入力２３４の信号に同期する、１／ｆ_bit間隔で遷移する方形波パルス列
である。出力５１４の信号は、例えば時間ベース較正を実行するために使用する
ことができる。Clock divide-by-two circuit 510 includes an output 514 connected to input 522 of D-type flip-flop 520 and input 518 of limiting amplifier 516. The signal at output 514 is a square pulse train that transitions at 1 / f _bit intervals, synchronized with the signal at input 234. The signal at output 514 can be used, for example, to perform a time-based calibration.

【００８６】 制限増幅器５１６は、サンプラ５７０の入力５７２に接続する出力５１９を含
む。出力５１９の信号の振幅は、予め定められた値を含み、この信号を振幅較正
目的のために有用にする。The limiting amplifier 516 includes an output 519 that connects to the input 572 of the sampler 570. The amplitude of the signal at output 519 includes a predetermined value, making this signal useful for amplitude calibration purposes.

【００８７】 Ｄ型フリップフロップ５２０は、サンプルレートクロック５０２に接続する入
力５２４、およびカウンタ５３０の入力５３２およびプログラム可能遅延生成器
５４０の入力５４２に接続する出力５２６を含む。波形サンプリング処理のレー
トは、クロック５０２によって制御することができる。D-type flip-flop 520 includes an input 524 connected to sample rate clock 502, and an output 526 connected to input 532 of counter 530 and input 542 of programmable delay generator 540. The rate of the waveform sampling process can be controlled by the clock 502.

【００８８】 カウンタ５３０は、遅延制御入力５４４およびイベントアキュムレータ５９０
のアドレス書込み入力５９４に接続するデジタル出力５３４を含む。パルス出力
５４８は、サンプラドライバ５５０のトリガ入力５５２に接続する。サンプラド
ライバ５５０は、入力５５２に加えられる立下り遷移に応答して、出力５５４に
おいて非常に短いパルスを生成する。Counter 530 includes a delay control input 544 and an event accumulator 590
And a digital output 534 connected to the address write input 594 of the. The pulse output 548 connects to the trigger input 552 of the sampler driver 550. Sampler driver 550 generates a very short pulse at output 554 in response to a falling transition applied to input 552.

【００８９】 プログラム可能遅延生成器５４０は、トリガ入力５４２、遅延制御入力５４４
、レート範囲入力５４６、およびパルス出力５４８を含む。プログラム可能遅延
５４０は、入力５４２の立上り遷移に応答して、出力５４８において遅延した立
下りパルスを生成する。出力５４８の立下りは、遅延制御入力５４４およびレー
ト範囲入力５４６によって決定される時間τ_OSだけ遅延する。遅延時間τ_OSは、
入力５４６によって粗く（coarsely）同調され、入力５４４によって最終的に同
調される。レート範囲入力５４６は、入力２３６においてレート推定信号を受け
取る。The programmable delay generator 540 includes a trigger input 542, a delay control input 544
, A rate range input 546, and a pulse output 548. Programmable delay 540 generates a delayed falling pulse at output 548 in response to a rising transition at input 542. The fall of output 548 is delayed by a time τ _OS determined by delay control input 544 and rate range input 546. The delay time τ _OS is
Coarsely tuned by input 546 and finally tuned by input 544. Rate range input 546 receives a rate estimation signal at input 236.

【００９０】 サンプラ５６０は、ゲート入力５６４および出力５６６を含む。サンプラ５７
０は、ゲート入力５７４および出力５７６を含む。ゲート入力５６４および５７
４はともに、サンプラドライバ出力５５４に接続する。ゲート入力５６４および
５７４に加えられる短いパルスにより、サンプラはその各入力５６２および５７
２に現れる電圧を透過的に測定する。The sampler 560 includes a gate input 564 and an output 566. Sampler 57
0 includes gate input 574 and output 576. Gate inputs 564 and 57
4 both connect to the sampler driver output 554. A short pulse applied to gate inputs 564 and 574 causes the sampler to have its respective inputs 562 and 57
The voltage appearing at 2 is measured transparently.

【００９１】 サンプラ５６０および５７０は、アナログマルチプレクサ５８０の入力５８１
および５８２にそれぞれ接続する信号出力５６６および５７６をそれぞれ含む。
アナログマルチプレクサ５８０は、入力５８１および５８２に加えられた電圧レ
ベルを保持し、これらの電圧をＡ／Ｄコンバータ５８６に交互に引き起こす。Ａ
／Ｄコンバータ５８６からのデジタル出力５８８は、書込み入力５９２に受け取
られる。Samplers 560 and 570 are connected to input 581 of analog multiplexer 580.
And 582, respectively.
Analog multiplexer 580 holds the voltage levels applied to inputs 581 and 582 and alternately causes these voltages to A / D converter 586. A
Digital output 588 from / D converter 586 is received at write input 592.

【００９２】 イベントアキュムレータ５９０は、書込み入力５９２、書込みアドレス５９４
、読取り出力５９６、およびアドレス読取り入力５９８を含む。イベントアキュ
ムレータ５９０は入力５９２において、入力５８１および５８２上の電圧レベル
に対応するＡ／Ｄコンバータ５８６からｍビットのデジタルワードを受け取る。
イベントアキュムレータ５９０は、入力５９４において、入力５８１および５８
２における電位として現れる波形サンプルの獲得を起動する、トリガパルスに加
えられる遅延に対応するｐビットのデジタルワードを受け取る。The event accumulator 590 includes a write input 592, a write address 594
, A read output 596, and an address read input 598. Event accumulator 590 receives at input 592 an m-bit digital word from A / D converter 586 corresponding to the voltage level on inputs 581 and 582.
Event accumulator 590 provides inputs 581 and 58 at input 594.
2. Receive a p-bit digital word corresponding to the delay added to the trigger pulse, which triggers the acquisition of waveform samples that appear as potentials at 2.

【００９３】 イベントアキュムレータ５９０は、入力５９２の特定のワードが入力５９４の
他の特定のワードと同時に現れる回数の自己回帰平均を実行する。イベントアキ
ュムレータ５９０は、例えばｍ×ｐ×ｑのランダムアクセスメモリおよび算術論
理ユニットを備える。アキュムレータ５９０内のレジスタの内容が入力２３２の
アナログ信号および出力５１９の方形波信号の両方に対する遅延時間の関数とし
て、電位のヒストグラムを構成することが理解されよう。入力２３２のアナログ
信号に対するこの１組のヒストグラムは、測定された波形のアイダイヤグラムを
構成する。出力５１９の方形波信号に対するこの１組のヒストグラムは、測定さ
れた較正波形を構成する。この２つのヒストグラムアレイ、すなわちアイパター
ンのためのヒストグラムアレイと較正波形のためのヒストグラムアレイは、出力
５９６においてアドレス読取り入力５９８によってアドレス指定することにより
アクセスすることができる。Event accumulator 590 performs an autoregressive average of the number of times a particular word at input 592 appears simultaneously with another particular word at input 594. The event accumulator 590 includes, for example, an m × p × q random access memory and an arithmetic logic unit. It will be appreciated that the contents of the registers in accumulator 590 constitute a potential histogram as a function of the delay time for both the analog signal at input 232 and the square wave signal at output 519. This set of histograms for the analog signal at input 232 constitutes an eye diagram of the measured waveform. This set of histograms for the square wave signal at output 519 constitutes the measured calibration waveform. The two histogram arrays, the histogram array for the eye pattern and the histogram array for the calibration waveform, can be accessed by addressing by the address read input 598 at output 596.

【００９４】 図５ｂは、時間領域測定回路２３０の入力２３２のアナログ信号のアイパター
ンを示す。図５ｃは、制限増幅器５１６の出力５１９の方形波較正信号を示す。
サンプラドライバ５５０のトリガに関連付けられた立上り遷移が示されている。
図５ｄは、サンプラドライバ５５０の出力５５４におけるサンプリングパルスを
示す。図に示すように、出力５５４のサンプリングパルスは、時間τ_OSだけ遅延
される。FIG. 5 b shows the eye pattern of the analog signal at the input 232 of the time domain measurement circuit 230. FIG. 5c shows the square wave calibration signal at the output 519 of the limiting amplifier 516.
The rising transition associated with the trigger of the sampler driver 550 is shown.
FIG. 5 d shows the sampling pulse at the output 554 of the sampler driver 550. As shown, the sampling pulse at output 554 is delayed by a time τ _OS .

【００９５】 出力５５４のサンプリングパルスは、測定される波形の全体にわたって最終的
にステップ処理される。測定される波形の時間は、１００ｐｓｅｃから１００ｎ
ｓｅｃまで変動し、τ_OSに対する異なるサイズのステップを必要とする可能性が
ある。τ_OSのステップサイズは、プログラム可能遅延生成器５４０に対する入力
５４６の制御されたレート信号によって表される。入力２３６の推定レート信号
は、τ_OSに対する適切なセットサイズを自動的に選ぶのに必要な情報を提供する
。The sampling pulse at output 554 is finally stepped over the measured waveform. The time of the measured waveform is from 100 psec to 100 n
sec and may require different sized steps for τ _OS . The step size of τ _OS is represented by a controlled rate signal at input 546 to programmable delay generator 540. The estimated rate signal at input 236 provides the necessary information to automatically select an appropriate set size for τ _OS .

【００９６】 アイパターン測定は、振幅と時間の正確な相関を必要とする。低いジッタおよ
び正確に制御された値を有する遅延τ_OSを生成するには、正確性および低いジッ
タの両方を達成するために、当業者に知られているより複雑な回路が使用される
可能性がある。しかし複雑な回路は、ＷＤＭネットワークにおいて自動波形測定
を実行するためには適切でない。Eye pattern measurement requires an exact correlation between amplitude and time. To produce a delay τ _OS with low jitter and precisely controlled values, more complex circuits known to those skilled in the art may be used to achieve both accuracy and low jitter There is. However, complex circuits are not suitable for performing automatic waveform measurements in WDM networks.

【００９７】 したがってプログラム可能遅延生成器５４０は、例えば単純で、低いジッタを
有し、制御電流に対して単調な応答を有する、図４に示す遅延エレメント４０８
を含むことができる。入力２３２のアナログ信号の測定と同時に実行される較正
信号５１９の測定は、遅延τ_OSを較正するための内部的時間参照を可能にする。
一実施形態において、波形電圧サンプルに関連付けられた時間値は、較正波形５
１９において測定された遷移に割り当てられた時間値を補間することにより計算
することができる。Thus, the programmable delay generator 540 can be, for example, a simple, low-jitter, monotonic response to control current, delay element 408 shown in FIG.
Can be included. The measurement of the calibration signal 519 performed simultaneously with the measurement of the analog signal at the input 232 allows an internal time reference to calibrate the delay τ _OS .
In one embodiment, the time value associated with the waveform voltage sample is the calibration waveform 5
It can be calculated by interpolating the time value assigned to the transition measured at 19.

【００９８】 図６は、本発明の一実施形態による時間領域測定回路２３０のブロック図を示
す。測定回路２３０は、決定フリップフロップ６２０、シフトレジスタ６３０、
レートアドレストルックアップテーブル（ｒａｔｅ−ａｄｄｒｅｓｓｅｄ ｌｏ
ｏｋ−ｕｐ ｔａｂｌｅ）６４０、およびバイト処理回路６５０を備える。FIG. 6 shows a block diagram of a time domain measurement circuit 230 according to one embodiment of the present invention. The measuring circuit 230 includes a decision flip-flop 620, a shift register 630,
Rate-address lookup table (rate-addressed lo)
ok-up table) 640, and a byte processing circuit 650.

【００９９】 決定フリップフロップ６２０は、アナログ入力６２２、クロック入力６２４、
およびデジタル出力６２６を含む。シフトレジスタ６３０は、シリアル入力６３
２、クロック入力６３４、および並列データ出力６３６を含む。ルックアップテ
ーブル６４０は、レート推定入力６４２およびデータフィールド記述子出力６４
４を含む。バイト処理回路６５０は、並列データ入力６５２、データフィールド
記述子入力６５４、およびクロック入力６５６を含む。The decision flip-flop 620 includes an analog input 622, a clock input 624,
And a digital output 626. The shift register 630 stores the serial input 63
2, including a clock input 634 and a parallel data output 636. Look-up table 640 includes rate estimation input 642 and data field descriptor output 64
4 inclusive. Byte processing circuit 650 includes a parallel data input 652, a data field descriptor input 654, and a clock input 656.

【０１００】 光信号サンプル１５２は、図１に示す光サンプリング手段でよい。あるいは、
光信号サンプル１５２は、光ネットワークにアクセスするために使用される光フ
ァイバから獲得することができる。図５に示すように、光信号サンプル１５２か
らの光は、その電流出力が電気増幅器１６０の入力１６２によって受け取られる
光検出器１５０に入射する。増幅器１６０の出力１６４は、出力２４４、２４６
および２４８において入力信号２４２の３つのレプリカを生成するバッファ増幅
器２４０の入力２４２に接続する。The optical signal sample 152 may be the optical sampling means shown in FIG. Or,
Optical signal samples 152 can be obtained from optical fibers used to access an optical network. As shown in FIG. 5, light from optical signal sample 152 is incident on photodetector 150 whose current output is received by input 162 of electrical amplifier 160. The output 164 of the amplifier 160 is the output 244, 246
And 248 to the input 242 of the buffer amplifier 240 which produces three replicas of the input signal 242.

【０１０１】 出力２４４は、転送レート検出器２１０の入力２１２に接続する。出力２４６
は、クロック回復２２０の入力２２２に接続する。出力２４８は、決定フリップ
フロップ６２０のアナログ入力６２２に接続する。クロック回復回路２２０のレ
ート制御入力２２４は、転送レート検出器２１０のレート推定出力２１４に接続
する。転送レート検出器２１０は、入力信号１５２のビットレートを迅速に推定
する。入力２１４のレート推定信号は、クロック回復回路２２０のレート制御入
力２２４を設定し、その結果、クロック回復回路２２０は、入力信号１５２のビ
ットレートに適切に応答することができる。The output 244 is connected to the input 212 of the transfer rate detector 210. Output 246
Connects to input 222 of clock recovery 220. Output 248 connects to analog input 622 of decision flip-flop 620. The rate control input 224 of the clock recovery circuit 220 connects to the rate estimation output 214 of the transfer rate detector 210. Transfer rate detector 210 quickly estimates the bit rate of input signal 152. The rate estimation signal at input 214 sets the rate control input 224 of clock recovery circuit 220 so that clock recovery circuit 220 can respond appropriately to the bit rate of input signal 152.

【０１０２】 転送レート検出器２１０が離散的レート検出器として実施されるとき、レート
推定のステップは、例えば入力信号１５２の到来に続く８から３２の信号遷移以
内で達成することができる。レート検出器２１０は、クロック回復回路２２０の
ロックの損失出力２２８からの制御入力２１６を受け入れる。回復されたクロッ
ク出力２２６は、決定回路６２０およびシフトレジスタ６３０のクロック入力６
２４および６３４にそれぞれ接続する。出力２２６はクロック入力６５６にも接
続する。When the transfer rate detector 210 is implemented as a discrete rate detector, the step of rate estimation can be accomplished, for example, within 8 to 32 signal transitions following the arrival of the input signal 152. The rate detector 210 receives a control input 216 from the lock loss output 228 of the clock recovery circuit 220. The recovered clock output 226 is connected to the clock input 6 of the decision circuit 620 and the shift register 630.
24 and 634 respectively. Output 226 also connects to clock input 656.

【０１０３】 決定フリップフロップ６２０は、入力６２２のアナログ信号を出力６２６のリ
タイミングされたデジタルビットストリームに変換する。シフトレジスタ６３０
は、シリアルビットストリームを１組の時間シフトされたビットストリームに変
換する。The decision flip-flop 620 converts the analog signal at input 622 into a retimed digital bit stream at output 626. Shift register 630
Converts a serial bit stream into a set of time-shifted bit streams.

【０１０４】 ルックアップテーブル６４０は、入力６４２において推定されたレート出力２
１４を受け取る。様々なレート固有の情報、例えばバイトアラインメントビット
パターン、フレームアラインメントビットパターン、アドレスデータの位置、誤
り検出データの位置、誤り訂正データの位置、およびセルまたはパケット記述デ
ータの位置をルックアップテーブル６４０にストアすることができる。出力６４
４において希望するレート固有のビットパターンおよび位置を提供することがで
きる。The look-up table 640 contains the estimated rate output 2 at input 642.
Receive 14. Store various rate-specific information, such as byte alignment bit pattern, frame alignment bit pattern, address data location, error detection data location, error correction data location, and cell or packet description data location in lookup table 640. can do. Output 64
4 can provide the desired rate-specific bit pattern and location.

【０１０５】 前述の誤り訂正に加えて出力２２６の回復されたクロックとともに実行するこ
とのできるいくつかの他の時間領域測定が存在する。例えばクロックをビットス
トリームを回復するために使用することができ、その結果、ＢＩＰ８などの適切
な計算を実行することができる。ビット同期の確認は、レート報告用および従量
課金の基準として使用することができる。他のビットレベルの機能には、アドレ
ス指定およびタイプに基づくトラヒック監視およびトラヒック特性記述、ならび
にネットワークリソース利用量の評価が含まれる。There are several other time-domain measurements that can be performed with the recovered clock at output 226 in addition to the error correction described above. For example, a clock can be used to recover the bitstream, so that appropriate calculations such as BIP8 can be performed. Confirmation of bit synchronization can be used for rate reporting and as a basis for pay-as-you-go billing. Other bit-level functions include addressing and type-based traffic monitoring and traffic characterization, and evaluation of network resource utilization.

【０１０６】 現在本発明の好ましい実施形態および方法と考えられることを図示し説明した
が、本発明の真の範囲から逸脱することなく、様々な変更および修正を加え、そ
のエレメントの代わりに均等物を用いることができることを当業者なら理解でき
よう。While illustrated and described herein as preferred embodiments and methods of the present invention, various changes and modifications may be made without departing from the true scope of the invention, and equivalents may be substituted for the elements. One skilled in the art will understand that can be used.

【０１０７】 さらに、本発明の中心的範囲から逸脱することなく、特定のエレメント、技法
、または実施態様を本発明の教示に適合させる多数の修正を加えることができる
。したがって、本発明は、本明細書に開示された特定の実施形態および方法に限
定されるものではなく、本発明は、首記の特許請求の範囲に入るすべての実施形
態を含むものである。In addition, many modifications may be made to adapt a particular element, technique or embodiment to the teachings of the invention without departing from the central scope thereof. Therefore, the present invention is not limited to the specific embodiments and methods disclosed herein, but includes all embodiments falling within the scope of the appended claims.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 従来技術の光信号監視システムのブロック図である。FIG. 1 is a block diagram of a conventional optical signal monitoring system.

【図２】 本発明の一実施形態による時間領域光信号監視装置のブロック図である。FIG. 2 is a block diagram of a time domain optical signal monitoring device according to an embodiment of the present invention.

【図３】 本発明の一実施形態による転送レート検出器のブロック図である。FIG. 3 is a block diagram of a transfer rate detector according to an embodiment of the present invention.

【図４】 本発明の一実施形態による、立上り遷移に応答するパルス幅自己相関を使用す
る、遷移検出器のエミッタ結合論理回路（ＥＣＬ）実施態様を示す図である。FIG. 4 illustrates an emitter coupled logic (ECL) implementation of a transition detector using pulse width autocorrelation in response to a rising transition, according to one embodiment of the present invention.

【図５ａ】 本発明の一実施形態による、ネットワーク監視用途に適した自己較正波形測定
を実行する時間領域測定回路のブロック図である。FIG. 5a is a block diagram of a time domain measurement circuit that performs a self-calibrating waveform measurement suitable for network monitoring applications, according to one embodiment of the present invention.

【図５ｂ】 本発明の一実施形態による、時間領域測定回路の入力における信号のアイパタ
ーンを示す図である。FIG. 5b shows an eye pattern of a signal at the input of a time domain measurement circuit, according to one embodiment of the present invention.

【図５ｃ】 本発明の一実施形態による、同期較正波形のアイパターンを示す図である。FIG. 5c illustrates an eye pattern of a synchronous calibration waveform, according to one embodiment of the present invention.

【図５ｄ】 本発明の一実施形態による、サンプリングパルスのアイパターンを示す図であ
る。FIG. 5d illustrates an eye pattern of a sampling pulse, according to one embodiment of the present invention.

【図６】 本発明の一実施形態による、時間領域測定回路のブロック図を示す図である。FIG. 6 shows a block diagram of a time domain measurement circuit according to one embodiment of the present invention.

【手続補正書】[Procedure amendment]

【提出日】平成１３年１月２５日（２００１．１．２５）[Submission date] January 25, 2001 (2001.1.25)

【手続補正１】[Procedure amendment 1]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】特許請求の範囲[Correction target item name] Claims

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【特許請求の範囲】[Claims]

【手続補正２】[Procedure amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００１９[Correction target item name] 0019

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００１９】 信号が管理境界、例えばローカルエクスチェンジキャリア（ｌｏｃａｌ ｅｘ
ｃｈａｎｇｅ ｃａｒｒｉｅｒ；ＬＥＣ）とインターエクスチェンジキャリア（
ｉｎｔｅｒ ｅｘｃｈａｎｇｅ ｃａｒｒｉｅｒ；ＩＥＣ）との間、または専用
ネットワークとＬＥＣとの間を越えるときは信号が１つのネットワーク上を離れ
別のネットワークに入る前に、信号が損なわれていないことを決定する必要があ
る。今日これは、完全な再生成およびＳＯＮＥＴ ＯＣ−３、電気ＤＳ−１、Ｄ
Ｓ−３などのよく定義された単一波長インタフェースを必要とする。帯域幅の要
求が大きくなるにつれ、信号の品質を測定することによってこの再生成をなくし
、透過的な複数波長アクセスを可能にすることが望ましい。[0019] A signal is transmitted to a management boundary, for example, a local exchange carrier (local ex).
change carrier (LEC) and inter-exchange carrier (LEC)
When crossing an interexchange carrier (IEC) or between a dedicated network and an LEC, it is necessary to determine that the signal has not been compromised before leaving the network and entering another network. is there. Today this is a complete regeneration and SONET OC-3, electric DS-1, D
Requires a well-defined single wavelength interface such as S-3. As bandwidth requirements increase, it is desirable to eliminate this regeneration by measuring the quality of the signal and allow transparent multiple wavelength access.

【手続補正３】[Procedure amendment 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３７[Correction target item name] 0037

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００３７】 転送レート検出器２１０は、制限増幅器３１０、最小遷移間隔検出回路３２０
、遷移カウンタ３３０、イベントレートカウンタ３４０、デジタルウィンドウ比
較器３５０、連続近似レジスタ３６０、およびルックアップ（ｌｏｏｋ−ｕｐ）
テーブルメモリ３７０を備える。The transfer rate detector 210 includes a limiting amplifier 310 and a minimum transition interval detecting circuit 320
, Transition counter 330, event rate counter 340, digital window comparator 350, successive approximation register 360, and look-up (look-up)
A table memory 370 is provided.

【手続補正４】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００３９[Correction target item name] 0039

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００３９】 最小遷移間隔検出回路３２０は、入力３２２において増幅器３１０からの振幅
制限信号を受け取り、制御信号入力３２４においてレジスタ３６０からの信号を
受け取る。制御信号入力３２４の信号には、例えば線３２４₁〜３２４_m（図に示
されていない）のｍビット幅のデジタルワードがそれぞれ含まれる。制御入力３
２４の信号は、ｎ個の時間基準間隔τ_{r_1}〜τ_{r_n}をプログラムする。出力３２６
の信号には、例えば線３２６₁〜３２６_n（図に示されていない）のｎビット幅の
デジタルワードがそれぞれ含まれる。The minimum transition interval detection circuit 320 receives an amplitude limiting signal from the amplifier 310 at an input 322 and a signal from a register 360 at a control signal input 324. The signal of the control signal input 324, for example, a digital word of m bit width of the lines 324 ₁ ~324 _m (not shown) are included, respectively. Control input 3
24 signal, the program of n time reference intervals τ _{r_1} ~τ _{r_n.} Output 326
Include, for example, n-bit wide digital words on lines 326 ₁ -326 _n (not shown), respectively.

【手続補正５】[Procedure amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００４０[Correction target item name] 0040

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００４０】 最小遷移間隔検出回路３２０は、入力３２２の信号の連続する遷移間の時間Δ
ｔとプログラムされた時間基準間隔τ_{r_1}〜τ_{r_n}のそれぞれとを比較する。ｎ個
の出力線３２６₁〜３２６_nのそれぞれは、ｎ個の時間間隔比較の１つに対応する
。各ｉ＝１、．．、ｎに対して出力３２６_iは、Δｔ＜τ_{r_i}の場合に高、Δｔ＞
τ_{r_i}の場合に低となる。詳細には、出力３２６_iが入力３２２の連続的遷移に続
いて高値を取る確率は、差Δｔ−τ_{r_i}の単調関数である。The minimum transition interval detection circuit 320 determines the time Δ between successive transitions of the signal at the input 322.
comparing each and t and the programmed time reference intervals τ _{r_1} ~τ _{r_n.} Each of the n output lines 326 ₁ -326 _n corresponds to one of the n time interval comparisons. Each i = 1,. . , N are high for Δt <τ _{r — i} , Δt>
Low for τ _{r_i} . In particular, the probability that output 326 _i takes a high value followed by a continuous transition of the input 322 is a monotonic function of the difference Δt-τ _{r_i.}

【手続補正６】[Procedure amendment 6]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００４２[Correction target item name] 0042

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００４２】 イベントレートカウンタ３４０は、制限増幅器３１０の出力３１４、最小遷移
間隔検出回路３２０の出力３２６、およびカウンタ３３０の出力３３４にそれぞ
れ接続する入力３４２、３４４および３４６を含む。The event rate counter 340 includes inputs 342, 344 and 346 that connect to the output 314 of the limiting amplifier 310, the output 326 of the minimum transition interval detection circuit 320, and the output 334 of the counter 330, respectively.

【手続補正７】[Procedure amendment 7]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００４９[Correction target item name] 0049

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００４９】 最小遷移間隔検出回路３２０は、１つまたは２つ以上の基準時間間隔に対して
連続的遷移間隔Δｔ_iを比較する。イベントカウンタ３４０およびウィンドウ比
較器３５０は、遷移検出器３２０の出力３２６に存在する間隔比較から応答レー
トを分類する。推定ビットレートは、基準時間間隔τ_{r_i}に対応するレート１／
τ_{r_i}に対する関連に従って分類される。The minimum transition interval detection circuit 320 compares the continuous transition intervals Δt _i to one or more reference time intervals. Event counter 340 and window comparator 350 classify the response rate from the interval comparison present at output 326 of transition detector 320. The estimated bit rate is the rate 1 / corresponding to the reference time interval τ _{r_i.}
Classified according to the association for τ _{r_i} .

【手続補正８】[Procedure amendment 8]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００６１[Correction target item name] 0061

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００６１】 ルックアップテーブル３７０は、最小遷移間隔検出回路３２０の入力３２４お
よびルックアップテーブル３７０の入力３７２に接続する出力３６８のｍビット
のデジタルワードに適切なレートを割り当てることができる。ルックアップテー
ブル３７０は、例えばｍ×ｒ個のメモリを含むことができる。メモリ出力ロケー
ションは、制御入力３２４の制御信号によって選択された基準時間間隔に対応す
るレートのｒビット表現を含むことができる。The look-up table 370 can assign an appropriate rate to the m-bit digital word at the output 368 that connects to the input 324 of the minimum transition interval detection circuit 320 and the input 372 of the look-up table 370. Look-up table 370 may include, for example, m × r memories. The memory output location may include an r-bit representation of the rate corresponding to the reference time interval selected by the control signal at control input 324.

【手続補正９】[Procedure amendment 9]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００６２[Correction target item name] 0062

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００６２】 図４は、本発明の一実施形態による、立上り遷移に対応するパルス幅の自己相
関を使用する最小遷移間隔検出回路３２０のエミッタ結合論理回路（ＥＣＬ）の
実施を示す。最小遷移間隔検出回路３２０は、入力３２２、制御入力３２４、出
力３２６、ＥＣＬゲート４１０Ｄ型ラッチング比較器４３０、およびプログラム
可能遅延エレメント４０８を備える。プログラム可能遅延エレメント４０８は、
ＥＣＬ ＯＲ／ＮＯＲゲート４２０、コンデンサ４４０、基準電圧４５０、トラ
ンジスタ４６０、およびプログラム可能電流源４４４、４６４を備える。FIG. 4 illustrates an implementation of the emitter-coupled logic (ECL) of the minimum transition interval detection circuit 320 using autocorrelation of pulse widths corresponding to rising transitions, according to one embodiment of the present invention. The minimum transition interval detection circuit 320 includes an input 322, a control input 324, an output 326, an ECL gate 410D latching comparator 430, and a programmable delay element 408. The programmable delay element 408
It includes an ECL OR / NOR gate 420, a capacitor 440, a reference voltage 450, a transistor 460, and programmable current sources 444,464.

【手続補正１０】[Procedure amendment 10]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００６７[Correction target item name] 0067

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００６７】 図４の実施形態において、最小遷移間隔検出回路３２０は、入力３２２に加え
られるデジタル信号の立上り遷移に応答し、その後の立下り遷移が、プログラム
可能基準時間間隔τ_rが経過する前に起こるか後に起こるかを決定する。一代替
実施形態において、並列に接続された最小遷移間隔検出回路３２０は、それぞれ
入力３２２の信号のレプリカを逆の極性で受け取り、その後、立上り、立下り両
方の遷移に関連付けられた最小遷移間隔を測定することができる。In the embodiment of FIG. 4, minimum transition interval detection circuit 320 is responsive to a rising transition of the digital signal applied to input 322, with subsequent falling transitions occurring before a programmable reference time interval τ _r has elapsed. Determine if it happens to happen later. In an alternative embodiment, the minimum transition interval detection circuit 320 connected in parallel receives a replica of the signal at the input 322, respectively, of opposite polarity and then determines the minimum transition interval associated with both rising and falling transitions. Can be measured.

【手続補正１１】[Procedure amendment 11]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００６８[Correction target item name]

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００６８】 最小遷移間隔検出回路３２０の休止状態は、入力３２２が低のときと定義され
る。休止状態において、ゲート出力４１８は高であり、出力４１６は低である。
入力３２２および出力４１６が低のとき、ゲート出力４２６は低であり、出力４
２８は高である。出力４２８は、電流源４４４からのほとんどの電流を伝える。
休止状態におけるコンデンサＣ₄₄₀の両端間の電圧は、出力４２８のThe idle state of the minimum transition interval detection circuit 320 is defined when the input 322 is low. In the quiescent state, gate output 418 is high and output 416 is low.
When input 322 and output 416 are low, gate output 426 is low and output 4
28 is high. Output 428 carries most of the current from current source 444.
The voltage across capacitor C ₄₄₀ in the quiescent state is the voltage at output 428

【手続補正１２】[Procedure amendment 12]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】００９１[Correction target item name] 0091

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【００９１】 サンプラ５６０および５７０は、アナログマルチプレクサ５８０の入力５８１
および５８２にそれぞれ接続する信号出力５６５および５７６をそれぞれ含む。
アナログマルチプレクサ５８０は、入力５８１および５８２に加えられた電圧レ
ベルを保持し、これらの電圧をＡ／Ｄコンバータ５８６に交互に引き起こす。Ａ
／Ｄコンバータ５８６からのデジタル出力５８８は、書込み入力５９２に受け取
られる。Samplers 560 and 570 are connected to input 581 of analog multiplexer 580.
And 582, respectively.
Analog multiplexer 580 holds the voltage levels applied to inputs 581 and 582 and alternately causes these voltages to A / D converter 586. A
Digital output 588 from / D converter 586 is received at write input 592.

【手続補正１３】[Procedure amendment 13]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】０１００[Correction target item name] 0100

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【０１００】 光信号サンプル１５２は、図１に示す光サンプリング手段でよい。あるいは、
光信号サンプル１５２は、光ネットワークにアクセスするために使用される光フ
ァイバから獲得することができる。図６に示すように、光信号サンプル１５２か
らの光は、その電流出力が電気増幅器１６０の入力１６２によって受け取られる
光検出器１５０に入射する。増幅器１６０の出力１６４は、出力２４４、２４６
および２４８において入力信号２４２の３つのレプリカを生成するバッファ増幅
器２４０の入力２４２に接続する。The optical signal sample 152 may be the optical sampling means shown in FIG. Or,
Optical signal samples 152 can be obtained from optical fibers used to access an optical network. As shown in FIG. 6, light from optical signal sample 152 is incident on photodetector 150 whose current output is received by input 162 of electrical amplifier 160. The output 164 of the amplifier 160 is the output 244, 246
And 248 to the input 242 of the buffer amplifier 240 which produces three replicas of the input signal 242.

【手続補正１４】[Procedure amendment 14]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】図４[Correction target item name] Fig. 4

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図４】 本発明の一実施形態による、立上り遷移に応答するパルス幅自己相関を使用す
る、最小遷移間隔検出回路のエミッタ結合論理回路（ＥＣＬ）実施態様を示す図
である。FIG. 4 illustrates an emitter coupled logic (ECL) implementation of a minimum transition interval detection circuit using pulse width autocorrelation in response to a rising transition, according to one embodiment of the present invention.

【手続補正１５】[Procedure amendment 15]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】図３[Correction target item name] Figure 3

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図３】 FIG. 3

【手続補正１６】[Procedure amendment 16]

【補正対象書類名】図面[Document name to be amended] Drawing

【補正対象項目名】図５ａ[Correction target item name] Fig. 5a

【補正方法】変更[Correction method] Change

【補正内容】[Correction contents]

【図５ａ】 FIG. 5a

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャン ニム ケー． アメリカ合衆国 07078 ニュージャージ ー州 ショート ヒルズ ロング ヒル ドライブ 496 (72)発明者 アンダーソン ウィリアム ティー． アメリカ合衆国 07701 ニュージャージ ー州 レッドバンク マイケル ドライブ 207 (72)発明者 ホッジ ジェームズ アメリカ合衆国 07701 ニュージャージ ー州 レッドバンク プロスペクト アベ ニュー 104エイ Ｆターム(参考） 5K002 AA03 DA05 EA05 5K029 AA01 CC04 HH13 KK22 LL15 LL16 LL19 5K042 CA10 DA11 EA15 FA21 JA01──────────────────────────────────────────────────続 き Continuation of front page (72) Inventor Chang Nim K. United States 07078 Short Hills, New Jersey Long Hills Drive 496 (72) Inventor Anderson William Tee. United States 07701 Red Bank Michael Drive, New Jersey 207 (72) Inventor Hodge James United States 07701 New Jersey Red Bank Prospect Avenue 104A F-term (Reference) 5K002 AA03 DA05 EA05 5K029 AA01 CC04 HH13 KK22 LL15 LL16 LL19 5K042 CA10 DA11 EA15 FA21 JA01

Claims (43)

【特許請求の範囲】[Claims] 【請求項１】 入力信号の特性を決定する方法であって、 前記入力信号内の遷移間の最小時間間隔を推定するステップと、 該推定された最小時間間隔に基づいてクロック信号を決定するステップと、 該決定されたクロック信号に基づいて前記入力信号に対する時間領域測定を実
行するステップと を備えたことを特徴とする方法。1. A method for determining characteristics of an input signal, comprising: estimating a minimum time interval between transitions in the input signal; and determining a clock signal based on the estimated minimum time interval. Performing a time domain measurement on the input signal based on the determined clock signal. 【請求項２】 前記実行ステップは、 前記決定されたクロック信号に基づいて前記入力信号をサンプリングするステ
ップを含むことを特徴とする請求項１に記載の方法。2. The method of claim 1, wherein said performing step comprises sampling said input signal based on said determined clock signal. 【請求項３】 前記サンプリングステップは、 前記入力信号内の１つまたは２つ以上のビット間隔をサンプリングするステッ
プを含むことを特徴とする請求項２に記載の方法。3. The method of claim 2, wherein the step of sampling includes sampling one or more bit intervals in the input signal. 【請求項４】 前記サンプリングステップは、 前記入力信号内のビット間隔の中間点において前記入力信号をサンプリングす
るステップを含むことを特徴とする請求項２に記載の方法。4. The method of claim 2, wherein the step of sampling comprises sampling the input signal at a midpoint of a bit interval in the input signal. 【請求項５】 前記実行ステップは、 前記推定された最小時間間隔に基づいて前記入力信号の特性を決定するステッ
プを含むことを特徴とする請求項１に記載の方法。5. The method of claim 1, wherein the performing step comprises determining a characteristic of the input signal based on the estimated minimum time interval. 【請求項６】 前記特性を決定するステップは、 前記推定された最小時間間隔に基づいて前記入力信号に関連付けられたバイト
アラインメントビットパターンを決定するステップを含むことを特徴とする請求
項５に記載の方法。6. The method of claim 5, wherein determining the characteristic comprises determining a byte alignment bit pattern associated with the input signal based on the estimated minimum time interval. the method of. 【請求項７】 前記特性を決定するステップは、 前記推定された最小時間間隔に基づいて前記入力信号に関連付けられたフレー
ムアラインメントビットパターンを決定するステップを含むことを特徴とする請
求項５に記載の方法。7. The method of claim 5, wherein determining the characteristic comprises determining a frame alignment bit pattern associated with the input signal based on the estimated minimum time interval. the method of. 【請求項８】 前記特性を決定するステップは、 前記入力信号に関連付けられたアドレスデータの位置を前記推定された最小時
間間隔に基づいて決定するステップを含むことを特徴とする請求項５に記載の方
法。8. The method of claim 5, wherein determining the characteristic comprises determining a location of address data associated with the input signal based on the estimated minimum time interval. the method of. 【請求項９】 前記特性を決定するステップは、 前記入力信号に関連付けられた誤り検出データの位置を前記推定された最小時
間間隔に基づいて決定するステップを含むことを特徴とする請求項５に記載の方
法。9. The method of claim 5, wherein determining the characteristic comprises determining a position of error detection data associated with the input signal based on the estimated minimum time interval. The described method. 【請求項１０】 前記特性を決定するステップは、 前記入力信号に関連付けられた誤り訂正データの位置を前記推定された最小時
間間隔に基づいて決定するステップを含むことを特徴とする請求項５に記載の方
法。10. The method of claim 5, wherein determining the characteristic comprises determining a position of error correction data associated with the input signal based on the estimated minimum time interval. The described method. 【請求項１１】 前記特性を決定するステップは、 前記入力信号に関連付けられたパケット記述データの位置を前記推定された最
小時間間隔に基づいて決定するステップを含むことを特徴とする請求項５に記載
の方法。11. The method of claim 5, wherein determining the characteristic comprises determining a location of packet description data associated with the input signal based on the estimated minimum time interval. The described method. 【請求項１２】 前記特性を決定するステップは、 前記入力信号に関連付けられたセル記述データの位置を前記推定された最小時
間間隔に基づいて決定するステップを含むことを特徴とする請求項５に記載の方
法。12. The method of claim 5, wherein determining the characteristic comprises determining a location of cell description data associated with the input signal based on the estimated minimum time interval. The described method. 【請求項１３】 前記実行ステップは、 前記入力信号に関連付けられたフォーマットを前記推定された最小時間間隔に
基づいて識別するステップを含むことを特徴とする請求項１に記載の方法。13. The method of claim 1, wherein the performing step comprises identifying a format associated with the input signal based on the estimated minimum time interval. 【請求項１４】 前記実行ステップは、 前記入力信号に関連付けられた情報の位置を前記推定された最小時間間隔に基
づいて決定するステップを含むことを特徴とする請求項１に記載の方法。14. The method of claim 1, wherein the performing step comprises determining a location of information associated with the input signal based on the estimated minimum time interval. 【請求項１５】 前記位置を決定するステップは、 前記入力信号内の前記決定された位置の情報を取り出すステップを含むことを
特徴とする請求項１４に記載の方法。15. The method of claim 14, wherein determining the location comprises retrieving information of the determined location in the input signal. 【請求項１６】 前記実行ステップは、 前記推定された最小時間間隔に基づいて第１の信号を生成するステップと、 前記第１の信号および前記入力信号を複数回サンプリングするステップと、 該サンプリングされた第１の信号を測定することにより、前記サンプリングさ
れた入力信号のタイミングシーケンスを較正するステップと を含むことを特徴とする請求項１に記載の方法。16. The execution step includes: generating a first signal based on the estimated minimum time interval; sampling the first signal and the input signal a plurality of times; Calibrating the timing sequence of the sampled input signal by measuring the first signal that has occurred. 【請求項１７】 前記実行ステップは、 前記推定された最小時間間隔に基づいて第１の信号を生成するステップと、 前記第１の信号および前記入力信号を複数回サンプリングするステップと、 前記サンプリングされた第１の信号を測定することにより、前記サンプリング
された入力信号の振幅を較正するステップと を含むことを特徴とする請求項１に記載の方法。17. The method according to claim 17, wherein the executing step includes: generating a first signal based on the estimated minimum time interval; sampling the first signal and the input signal a plurality of times; Calibrating the amplitude of said sampled input signal by measuring said first signal. 【請求項１８】 前記推定ステップは、 前記入力信号の可変ビットレートを前記推定された最小時間間隔に基づいて決
定するステップを含むことを特徴とする請求項１に記載の方法。18. The method of claim 1, wherein said estimating step comprises determining a variable bit rate of said input signal based on said estimated minimum time interval. 【請求項１９】 前記推定ステップは、 前記入力信号内の遷移に相関する複数のパルスを生成するステップと、 前記入力信号内の遷移間の最小時間間隔が対応する複数のパルスの持続期間に
一致するように、前記複数のパルスの各々の持続期間を調整するステップと を含むことを特徴とする請求項１に記載の方法。19. The estimating step includes: generating a plurality of pulses that correlate to transitions in the input signal; and wherein a minimum time interval between transitions in the input signal matches a duration of the corresponding plurality of pulses. Adjusting the duration of each of the plurality of pulses to perform the method. 【請求項２０】 前記推定ステップは、 １組の予め定められた遅延時間に基づいて前記入力信号を遅延させる１組のプ
ログラム可能遅延エレメントを使用して１組の遅延入力信号をそれぞれ生成する
ステップと、 前記入力信号内の遷移と前記１組の遅延入力信号を比較するステップと、 前記入力信号内の遷移間の最小遷移時間間隔の前および後にある最も近い予め
定められた遅延時間を識別するステップと を含むことを特徴とする請求項１に記載の方法。20. The estimating step includes: generating a set of delayed input signals using a set of programmable delay elements that delay the input signal based on a set of predetermined delay times. Comparing the transitions in the input signal with the set of delayed input signals; identifying a closest predetermined delay time before and after a minimum transition time interval between transitions in the input signal. The method of claim 1, comprising the steps of: 【請求項２１】 前記生成ステップは、 前記比較ステップ後に１つまたは２つ以上の前記プログラム可能遅延エレメン
トをリセットするステップを含むことを特徴とする請求項２０に記載の方法。21. The method of claim 20, wherein said generating step comprises resetting one or more of said programmable delay elements after said comparing step. 【請求項２２】 前記推定ステップは、 １組の予め定められた遅延時間に基づいて前記入力信号を遅延させる１組のプ
ログラム可能遅延エレメントを使用して１組の遅延入力信号をそれぞれ生成する
ステップと、 前記入力信号内の遷移と前記１組の遅延入力信号を比較するステップと、 前記入力信号内の遷移間の最小時間間隔が前記１組の予め定められた遅延時間
の１つまたは２つ以上と一致するように、１つまたは２つ以上の前記プログラム
可能遅延エレメントを調整するステップと を含むことを特徴とする請求項１に記載の方法。22. The estimating step includes: generating a set of delayed input signals using a set of programmable delay elements that delay the input signal based on a set of predetermined delay times. Comparing a transition in the input signal with the set of delayed input signals; and wherein a minimum time interval between transitions in the input signal is one or two of the set of predetermined delay times. Adjusting one or more of the programmable delay elements to be consistent with the foregoing. 【請求項２３】 前記生成ステップは、 前記比較ステップ後に１つまたは２つ以上の前記プログラム可能遅延エレメン
トをリセットするステップを含むことを特徴とする請求項２２に記載の方法。23. The method of claim 22, wherein said generating step comprises resetting one or more of said programmable delay elements after said comparing step. 【請求項２４】 入力信号内の遷移間の最小時間間隔を推定する転送レート
検出器と、 前記推定された最小時間間隔に基づいてクロック信号を決定するクロック回復
回路と、 前記決定されたクロック信号に基づいて前記入力信号に対する時間領域測定を
実行する測定回路と を備えたことを特徴とする装置。24. A transfer rate detector for estimating a minimum time interval between transitions in the input signal, a clock recovery circuit for determining a clock signal based on the estimated minimum time interval, and the determined clock signal. A measurement circuit for performing a time domain measurement on the input signal based on the measurement signal. 【請求項２５】 前記測定回路は、 前記決定されたクロック信号に同期された第１のパルスを生成する遅延生成器
と、 前記第１のパルスに応答して第２のパルスを生成するサンプラドライバと、 前記第２のパルスによってゲート制御された入力信号の複数の瞬時値を測定す
る第１のサンプラと を備えたことを特徴とする請求項２４に記載の装置。25. The measurement circuit, comprising: a delay generator that generates a first pulse synchronized with the determined clock signal; and a sampler driver that generates a second pulse in response to the first pulse. 25. The apparatus of claim 24, comprising: a first sampler that measures a plurality of instantaneous values of an input signal gated by the second pulse. 【請求項２６】 前記測定回路は、 前記決定されたクロック信号に基づいて前記入力信号をサンプリングする決定
回路を備えたことを特徴とする請求項２４に記載の装置。26. The apparatus according to claim 24, wherein the measuring circuit includes a determining circuit that samples the input signal based on the determined clock signal. 【請求項２７】 前記測定回路は、 前記サンプリングされた入力信号に基づいてストリームを生成するコンバータ
と、 前記推定された最小時間間隔に基づいて参照される１組の信号特性を記憶する
記憶装置と、 前記１組の信号特性に基づいて前記ストリームを測定する処理回路と をさらに備えたことを特徴とする請求項２６に記載の装置。27. A converter for generating a stream based on the sampled input signal; a storage device for storing a set of signal characteristics referred to based on the estimated minimum time interval; 27. The apparatus of claim 26, further comprising: a processing circuit that measures the stream based on the set of signal characteristics. 【請求項２８】 前記１組の信号特性はバイトアラインメントビットパター
ンを含むことを特徴とする請求項２７に記載の装置。28. The apparatus of claim 27, wherein the set of signal characteristics includes a byte alignment bit pattern. 【請求項２９】 前記１組の信号特性はフレームアラインメントビットパタ
ーンを含むことを特徴とする請求項２７に記載の装置。29. The apparatus of claim 27, wherein the set of signal characteristics includes a frame alignment bit pattern. 【請求項３０】 前記１組の信号特性はアドレスデータの位置を含むことを
特徴とする請求項２７に記載の装置。30. The apparatus of claim 27, wherein the set of signal characteristics includes a location of address data. 【請求項３１】 前記１組の信号特性は誤り検出データの位置を含むことを
特徴とする請求項２７に記載の装置。31. The apparatus of claim 27, wherein the set of signal characteristics includes locations of error detection data. 【請求項３２】 前記１組の信号特性は誤り訂正データの位置を含むことを
特徴とする請求項２７に記載の装置。32. The apparatus of claim 27, wherein the set of signal characteristics includes a location of error correction data. 【請求項３３】 前記１組の信号特性はパケット記述データを含むことを特
徴とする請求項２７に記載の装置。33. The apparatus of claim 27, wherein the set of signal characteristics includes packet description data. 【請求項３４】 前記１組の信号特性はセル記述データを含むことを特徴と
する請求項２７に記載の装置。34. The apparatus of claim 27, wherein the set of signal characteristics includes cell description data. 【請求項３５】 前記測定回路は、 前記推定された最小時間間隔に基づいて参照されるフォーマットデータを記憶
する記憶装置を備えたことを特徴とする請求項２４に記載の装置。35. The apparatus according to claim 24, wherein the measurement circuit includes a storage device for storing format data referred to based on the estimated minimum time interval. 【請求項３６】 前記測定回路は、 前記推定された最小時間間隔に基づいて参照される前記入力信号に関連付けら
れた位置データを記憶する記憶装置を備えたことを特徴とする請求項２４に記載
の装置。36. The measurement circuit according to claim 24, wherein the measurement circuit includes a storage device for storing position data associated with the input signal referred to based on the estimated minimum time interval. Equipment. 【請求項３７】 前記測定回路は、 前記位置データに基づいて前記入力信号から情報を取り出す処理回路を備えた
ことを特徴とする請求項２６に記載の装置。37. The apparatus according to claim 26, wherein the measurement circuit includes a processing circuit for extracting information from the input signal based on the position data. 【請求項３８】 前記測定回路は、 前記決定されたクロック信号に基づいて較正波形を生成する手段と、 前記決定されたクロック信号に同期された第１のパルスを生成する遅延生成器
と、 前記第１のパルスに応答して第２のパルスを生成するサンプラドライバと、 前記第２のパルスによってゲート制御された入力信号の複数の瞬時値を測定す
る第１のサンプラと、 前記第２のパルスによってゲート制御された較正波形の複数の瞬時値を測定す
る第２のサンプラと を備えたことを特徴とする請求項２４に記載の装置。38. The measuring circuit includes: means for generating a calibration waveform based on the determined clock signal; a delay generator for generating a first pulse synchronized with the determined clock signal; A sampler driver for generating a second pulse in response to a first pulse; a first sampler for measuring a plurality of instantaneous values of an input signal gated by the second pulse; and a second pulse. 25. The apparatus of claim 24, further comprising: a second sampler for measuring a plurality of instantaneous values of the calibration waveform gated by the second sampler. 【請求項３９】 前記転送レート検出器は、 前記入力信号内の連続的遷移間の時間間隔と１つまたは２つ以上の基準間隔と
を比較する遷移検出器を備えたことを特徴とする請求項２４に記載の装置。39. The transfer rate detector comprises a transition detector that compares a time interval between successive transitions in the input signal with one or more reference intervals. Item 25. The device according to Item 24. 【請求項４０】 前記遷移検出器は、 第１の予め定められた遅延時間によって前記入力信号内の第１の遷移を遅延さ
せ、および第２の予め定められた遅延時間によって前記入力信号内の第２の遷移
を遅延させる遅延エレメントと、 前記遅延した第１の遷移と前記第２の遷移とを比較する比較器と を備えたことを特徴とする請求項３９に記載の装置。40. The transition detector delays a first transition in the input signal by a first predetermined delay time, and delays a first transition in the input signal by a second predetermined delay time. 40. The apparatus of claim 39, comprising: a delay element for delaying a second transition; and a comparator for comparing the delayed first transition with the second transition. 【請求項４１】 前記遷移検出器は、 １組の予め定められた遅延時間に基づいて１組の遅延した入力信号を生成する
１組の遅延エレメントと、 前記１組の遅延入力信号内の遷移と前記入力信号内の遷移とを比較する比較器
と を備えたことを特徴とする請求項３９に記載の装置。41. A transition detector comprising: a set of delay elements for generating a set of delayed input signals based on a set of predetermined delay times; and a transition within the set of delayed input signals. 40. The apparatus of claim 39, comprising: a comparator for comparing a transition in the input signal. 【請求項４２】 前記転送レート検出器は、 前記入力信号内の遷移間の最小時間間隔の前および後にある、前記１組の予め
定められた遅延時間の最も近い遅延時間を識別する符号器を備えたことを特徴と
する請求項４１に記載の装置。42. The transfer rate detector comprises: an encoder that identifies a closest delay of the set of predetermined delays before and after a minimum time interval between transitions in the input signal. 42. The device of claim 41, comprising: 【請求項４３】 前記転送レート検出器は、 前記入力信号内の連続的遷移間の時間間隔と１つまたは２つ以上のプログラム
可能基準間隔を比較する遷移検出器と、 １つまたは２つ以上の前記調整された基準間隔が前記入力信号内の遷移間の最
小時間間隔に一致するように、前記プログラム可能基準間隔を調整するレジスタ
と を備えたことを特徴とする請求項２４に記載の装置。43. A transition detector for comparing a time interval between successive transitions in the input signal with one or more programmable reference intervals, one or more than one. 25. The apparatus of claim 24, further comprising: a register for adjusting the programmable reference interval such that the adjusted reference interval corresponds to a minimum time interval between transitions in the input signal. .