JP2002507026A - メモリ装置内のデータ値の記憶アドレスを決定するための方法並びにアクセス装置 - Google Patents

メモリ装置内のデータ値の記憶アドレスを決定するための方法並びにアクセス装置

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Abstract

(57)【要約】 本発明はメモリ装置内の予め定められたデータ値の記憶アドレスを決定するための方法ならびにアクセス装置に関する。このデータ値はバイナリ・ツリーデータ構造に基づいて列方向に昇順に記憶されている。新たなサブツリー・ルート・ノードは検索されるべきデータ値が前回サブツリー内に配置されていない時に、前回リーフ・ノードアドレスから計算される。新たなサブツリー・ルート・ノードは常に前回リーフ・ノードアドレスと検索された値と読み出し値の間の比較結果から計算されているので、行アドレスの変化を最少に保ちながら、高速なサブツリー検索が維持される。この検索方法およびアクセス装置は、ポインタが不要なのでメモリ効率を上げ、検査されるべき次メモリ位置のアドレスが常に前回アドレスと最終比較結果とから計算できるので高速である。

Description

【発明の詳細な説明】
【０００１】 （技術分野） 本発明はメモリ装置内に予め定められたデータ値の記憶アドレスを決定するた
めの方法に係り、ここで前記データ値は予め定められた記憶アドレスに、複数の
ノード（node）、ブランチ（branch）、サブツリー（subtree）およびリーフ（l
eaf）のバイナリ・ツリー・データ構造に基づいて記憶されている。特に、メモ リ装置は２つの部分、すなわち列アドレス部と行アドレス部で構成されたアドレ
スでアドレス指定され、ここでメモリ装置へのエントリーは２次元行列配列の中
に記憶されている。
【０００２】 （背景技術） 非常に多数のエントリーを含むメモリ内の特定データ値の高速検索を実行する
必要がしばしば存在する。例えば、人間の個人識別番号がメモリ装置内に記憶さ
れており、個人の年齢、職業または自動車登録に関するある種の情報に関連付け
られている状況を想定する。この識別番号は多数の桁で構成されているはずであ
る、すなわちメモリ内には多数の値が記憶されているはずである。別の例は、電
話番号が記憶されており、各々の電話番号がその電話番号が属する家の住所を示
す特定の情報に関連付けられているＣＤ−ＲＯＭがある。
【０００３】 その中に個別エントリーの特定位置が記憶されている、すなわちその中に記憶
アドレスが記憶されている第２メモリ装置を使用しなければならないことを回避
するために、複数のデータ値が含まれているメモリ装置が特定データ値に関して
検索され、そのデータ値が発見されるとその関連する情報が読み出される。もち
ろん、そのデータ値（個人識別情報または電話番号）はメモリ装置内にランダム
に記憶されている場合もあり、この場合そのデータ値の場所を探るために全メモ
リが列および行方向に検索されなければならなくなるはずである、何故ならばい
くら何でも対象としているデータ値が何処に配置されているかが分からなければ
どの情報も利用できないからである。
【０００４】 メモリ装置の大きさによって不確かな時間が掛かる、１つ１つのエントリーを
メモリ装置を通して検索することを避けるために、そのデータ値（そこに関連す
る情報では無い）はメモリ装置内に予め定められた規則に従って記憶されており
、この規則は後で検索手順の間にそのデータ値を再配置する際に使用できる。
【０００５】 図５は２次元メモリの１例を示しており、ここでデータ・エントリーは行アド
レス部Ａと列アドレス部Ｂ、すなわちアドレス S=<A(x),B(x)> を有するアド レスでアドレス指定される。Ｘはバイナリ・ツリー内のノードと見なされ、ここ
に特定の行アドレスおよび列アドレスが挿入される。図５に示されるように、個
別のデータ値Ｄメモリ装置内にランダムに記憶されていて、通常の手順は記憶さ
れたデータ値を表すためにバイナリ・ツリーデータ構造を使用することである。
【０００６】 図６に示されるように、バイナリ・ツリーデータ構造の中で各ノード（そこに
データ値が入力されまた読み出される交点Ｘ）が２つの別のノードに接続されて
いる。バイナリ・ツリー（またはそこにマッピングされたエントリーを有するメ
モリ装置）を通る検索は以下の通りである。データ値Ｄ１がノードＸ（行アドレ
スA(x)および列アドレスB(X)に配置されている）から読み出され、このデータＤ
１はその記憶アドレスが決定されるべきデータ値Ｄと比較される。Ｄ＜Ｄ１の場
合、ツリーの左側ブランチＬが採られ、Ｄ１＜Ｄの場合、右側ブランチＲが採ら
れる。データ構造（またはメモリ装置内のデータ値）は、論理的に、ノードＸ２
がデータ値Ｄ２＜Ｄ１そしてデータ値Ｄ３＞Ｄ１を持つように構成されている。
しかしながら、個別のデータ値Ｄ１，Ｄ２，Ｄ３は本来的にメモり装置内にラン
ダムに記憶されているので、Ａ（Ｘ１），Ｂ（Ｘ１）でＤ１を読み出した後、バ
イナリ・ツリー検索を行うためにＤ２またはＤ３の位置またはメモリ・アドレス
に関する情報が提供される必要がある。
【０００７】 従って従来からの１つの解決方法は、各々のデータ値Ｄ１，Ｄ２，Ｄ３が２つ
のポインタに関連づけられている（記憶されている）、すなわち読み出されたデ
ータ値よりも大きい（Ｒ）または小さい（Ｌ）データ値の位置を示すアドレスを
含む更に２つの別のメモリ位置に関連づけられている。論理的にはバイナリ・ツ
リー構造が使用されているが、ここで各々の更に次のサブレベルは記憶されてい
るデータ値がそれぞれ、メモリ装置内の先のサブレベル（サブツリー）の中のも
のよりより大きいかまたはより小さいはずであり、それ自身図５に示されるよう
に基本的にデータ値はメモリ装置内にランダムに記憶されているが、アドレスポ
インタを使用する論理マッピングはただ１つのみ存在する。
【０００８】 異なるアドレス・ポインタを具備したデータ・エントリーを使用すると、そこ
からデータ値が読み出され検索されるべきデータ値と比較される第１番目のノー
ドである予め定義されたルート・ノードＲＮが必要となる。この様な検索アルゴ
リズムが「データ構造並びにアルゴリズム（Data Structures and Algorithm） 」、アホ ホップクロフト、ウルマン（Aho Hopcroft,Ullmann）著；ISDNO-201-
00023-7、ページ155ffに記述されている。明らかに欠点が存在し、非常に多種類
のデータ値を記憶するためのメモリ空間が必要であり、各々のそして全てのデー
タ値に対して更に２つのポインタ・エントリがブランチＬ，Ｒを示すために必要
となる。
【０００９】 図５にはメモリ装置内の論理バイナリ・ツリーの潜在的な表現のみが存在する
が、別の解決策ではバイナリ・ツリーデータ構造をメモリ装置内の固定アドレス
、すなわち行列配列の要素にマッピングが使用されている。この場合、分岐アド
レスがバイナリ・ツリーノードのメモリ装置内の予め定められた位置にマッピン
グすることを通して事前に知られており、従ってここではポインタは必要ではな
く、メモリ空間も占有しない。ポインタが評価される必要が無いので、検索時間
はより早くなるはずである、これは「データ構造並びにアルゴリズム」、アホ
ホップクロフト、ウルマン著；ISDN0-201-00023-7、ページ２７１ ffに開示され
ている通りである。その様な個別ノードＸ１，Ｘ２，Ｘ３のメモリ装置内の特定
位置への明示的マッピングを使用して、１つのサブツリー（！）内のそれぞれの
「子供」ノードＸ２，Ｘ３のアドレスが計算できる。実際、左および右ブランチ
を列アドレスＡで表現すると、左ブランチは次のように計算される
【００１０】 Ａ（Ｌ（Ｘ））＝２Ａ（Ｘ）＋０一方右ブランチＲは次のように計算される
【００１１】 Ａ（Ｒ（Ｘ））＝２Ａ（Ｘ）＋１
【００１２】 しかしながらその様なマッピング手段を使用すると、ツリーを最初にトラバー
スし始めた直後、アドレスの最上位部分がトラバースの全ての後続のステップの
中で変化する。従って、ダイナミック随意アクセスメモリ装置の中に記憶されな
ければならない大きなツリーに対して、それらが大きいために検索時間は未だか
なり長くなる。実際の応用に対してより高速な方法が必要とされ、特にアドレス
の最上位部分の変化を出来るだけ回避することが必要とされる。
【００１３】 （発明の要約） 先に説明したように、従来型の方法は記憶集中ポインタ技法を使用するかまた
はサブツリー内の左ブランチまたは右ブランチに接続されている次ノードのアド
レスを決定するために列アドレスＡの計算を使用するかのいずれかである。これ
は時間が掛かり、アドレス（行アドレスＢ）の最上位部分がバイナリ・ツリーを
トラバースする後段のステップ毎に変化する事を必要とする。
【００１４】 従って、本発明の目的はメモリ装置内の予め定められたデータ値の記憶アドレ
スを決定するための方法並びにアクセス装置を提供することであり、これはバイ
ナリ・ツリー検索中に記憶場所を決定するためにポインタの使用を必要とせず、
記憶アドレスの１部がポインタを使用する代わりに計算される先に説明した方法
よりも記憶アドレスをより早く決定できるものである。
【００１５】 この目的は請求項１記載の方法で解決される。更に、この目的は請求項１３記
載のアクセス装置で解決される。
【００１６】 本質的に、本発明によればアドレスの最上位部分における頻繁な変化を行う必
要が無く、アドレスの列部のみならずアドレスの行部も比較結果と現在のアドレ
スに基づいて決定されるアルゴリズムが提供されている。本発明において、マッ
ピングの列アドレス部は従来技術に記述されているマッピングに対応し、一方マ
ッピングの行部および２つの部分からのアドレスの重要な組み合わせは、メモリ
内のデータ値の場所が見つかるまでの検索時間を減少させることを可能とする。
【００１７】 本発明によれば、サブツリーのリーフに検索中に到達すると、別のサブツリー
の新たなルート・ノードが決定される。このサブツリーの中にデータ値が未だ見
つからない場合、検索手順は先のサブツリー内の次のリーフに行き、別のサブツ
リーの新たなノードを決定する。従って先のサブツリーの複数のリーフが、新た
なサブツリーを決定するために順番に使用される。検索は常にツリーの天辺から
底部へのトラバースを意味するから、検索は結果としてサブツリーの中へのトラ
バースとなる。ステップの最少数が結果としてサブツリーの変化となる。マッピ
ングの結果として、サブツリー内部のトラバース中に列アドレスのみを変化させ
る。それ故、結果として行アドレスを変化させるステップの数が最小化される、
すなわち行アドレス内の変化は最少に保たれる。従って、検索に掛かる時間は著
しく削減される。
【００１８】 本発明の更に別の好適な実施例および改善点は添付の特許請求項から得られる
であろう。これ以降、本発明をその実施例を添付図を参照して説明する。
【００１９】 図の中で同一または類似の参照番号は同一または類似の部品を指示する。
【００２０】 （発明の原理） 本発明の方法ならびにアクセス装置はバイナリ・ツリー内のノードをメモリ装
置、好適にダイナミックランダム・アクセス・メモリ（ＤＲＡＭ）のアドレスに
マッピングすることに基づいている。ＤＲＡＭは通常、非常に密度の高い記憶装
置を提供するが、これらはランダムに分散されているアクセスに関して比較的遅
い。本発明に基づく特定のアドレス指定モードを使用すれば、更に短いアクセス
時間が実現出来る。これに対して、ある種の制約が連続的なアクセスの順序のア
ドレスに適合しなければならない。本発明に基づくマッピングはツリーの検索が
常に結果として、それらの制約に適合するアクセス順序となることを保証する。
到達可能な性能（時間の減少）は約１０倍まで増加する。
【００２１】 ＤＲＡＭのアドレス・ビットは、先に説明されたように一般的に、行アドレス
Ｂと列アドレスＡ（図５参照）と呼ばれる２つの部分に分割される。通常、行お
よび列アドレスの大きさは等しい。ＤＲＡＭの内部的実行形態のため、連続した
アクセスを行アドレスが出来るだけ変化しないように保ちながら列アドレスのみ
を変化させるようにして実施できる場合、アクセス時間は著しく短くなる。それ
故、本発明に基づくマッピングを行うための新奇な方法並びにアクセス装置は、
行アドレスを出来るだけ変化させずに保つという基準に整合するツリー検索アル
ゴリズムを可能とする。
【００２２】 （本発明に基づくノード・マッピング） 図１ａは本発明に基づくバイナリ・ツリーの複数のサブツリーへの分割を示し
ている。完全なツリーは複数のサブツリー１，２，３，４，５を含む。図１ａの
中で、各々のサブツリーはルート・ノードを有し、それは「ｋ＝１」で示されて
いる。同様に、サブツリーの各々のリーフ・ノードは「ｋ＝Ｋ」で示されている
。Ｋはサブツリーの「深さ」、すなわち複数の別のノードが存在し、それらは各
々のサブツリー内で点線のみで描画されている。従って実際のところ、図１ａに
描画されている各々のサブツリーはＫレベルを含み、これは全てのサブツリー当
たり２Kに相当する。
【００２３】 一度ルート・ノードがその列−および行アドレス経由でアクセスされると、検
索がレベルＫの番号を有するサブツリーの中でそれぞれ実行される。各々のサブ
ツリーは（最低）リーフ・ノードを有し、これは次のサブツリーのそれぞれのル
ート・ノードに接続されている。注意されたいのは図１ａの中で、サブツリーの
ルート・ノードまたはリーフ・ノードのいずれかのノードのみが完全に描かれて
いる。例えば、サブツリー１のリーフ・ノードＬＮはサブツリー３のルート・ノ
ードＸ１に直接接続されている。ルート・ノードＸ１とそのリーフ・ノードＸ２
，Ｘ３の間には多数の中間ノードが存在する。ルート・ノードはｋ＝１に配置さ
れており、リーフ・ノードはｋ＝Ｋに配置されている。サブツリー５のリーフ・
ノードＬＮはまた同時に全バイナリ・ツリーのリーフ・ノードを構成している。
従って、全ツリーのルートとリーフと、サブツリーのルートとリーフの間の区別
をすることが重要である。各サブツリーの中で、変数ｋはサブツリーの各トラバ
ース毎に１からＫへステップ的に変化し、検索されている値が見つかるか全ツリ
ーのリーフ・ノードに到達するまで繰り返される。
【００２４】 １つのサブツリー内のリーフの数は、実際のメモリ・ハードウェアに依存する
。本発明によれば、メモリ位置へのマッピングは１つの行が２K−１個のエント リー、すなわち列を含むように実施される。以下に示されるように、各サブツリ
ー内での本発明に基づく検索は１つの個別行内での検索に相当する。行に沿った
（例えばサブツリー１に沿った）メモリ位置は、ルート・ノード、サブツリー・
ノードおよび特定のサブツリーのリーフ・ノードＬＮに対応する。各読み取りデ
ータ値Ｄ１，Ｄ２，Ｄ３は場所を探されるデータ値Ｄと比較され、サブツリー内
で左または右ブランチの何れを採るべきかの判断が行われる。
【００２５】 データの構造は下記の通りである：サブツリー内のノードのレベルｋ（ｋ＝１
，２，．．．，Ｋ）が深くなればなるほど、データ値はより高くなる。これはデ
ータを昇順に列に沿って並べることと等価である。すなわち、特定のデータ値Ｄ
が何処に配置されているかが分からなくても、Ｄ１＜Ｄ２＜Ｄ３等々は知られて
いなければならない。これは、エントリーがツリーの左から右へ値が昇順となる
ように並べられた完全にバランスしているバイナリ・ツリーのノードに格納され
ていることを意味している（従って、またサブツリーの中では図１ａ，１ｂ内の
値Ｄ１，Ｄ２，Ｄ３で示されるようにである）。
【００２６】 もちろん個別のデータ値をバイナリ・ツリーの中で左から右に昇順に記憶する
こと（メモリ内の列方向に昇順に）は各々のツリー内で使用される検索アルゴリ
ズムに影響を持つ。先に説明されたように、主たる目的は出来る限り行の変化を
少なくすることである、すなわちアドレスS=<A,B>の最上位部の変化が出来る限 り頻繁には生じないようにすることであり、それは列方向の検索のみが非常に高
速だからである。データ値を列方向に昇順に記憶することは、結果として列方向
の最終エントリーが各サブツリーのリーフ・ノードＬＮを構成しなければならな
いこととなる。いくつのリーフ・ノードＬＮ（図１ｂ内のリーフ・ノード記憶位
置ＬＮ）が指定されるかは、サブツリー内のレベルの数に依存する、すなわち列
方向のメモリの大きさに依存する。例えば、レベルＫ＝３を有するサブツリーは
４つのリーフ・ノードＬＮを列方向で４カ所の右端に含む（図３ａ，３ｂの例を
参照）。
【００２７】 （第１実施例（検索方策）） 先に概要を示したように、本発明はバイナリ・ツリーを２次元メモリ空間の中
に、各々の行がサブツリーに対応するようにマッピングし、特定の検索方策が各
行またはサブツリー内で使用できるようにすることを提供している。この検索は
各サブツリー内で、読み取り値と検索されているデータ値との間で一致するかリ
ーフ・ノードＬＮが見つかると中断する。従って検索を各サブツリー内で実行す
る際、検索アルゴリズムはどのレベルに居るかをたえず追跡しなければならない
が、それは行アドレスの変化はリーフ・ノードに達した時にのみ実行されるから
である。本発明の中で、検索アドレスが各サブツリー内で計算出来ることが分か
るだけではなく、次サブツリーの特定の新たなルート・ノードアドレスが比較結
果とリーフ・ノードの現在アドレスからのみ計算出来ることも分かる。すなわち
、本発明に基づけば、次のデータ値が読み出されるべきノードの記憶アドレスを
指定する新たな完全なアドレスＳ＝＜Ａ，Ｂ＞は、現在読み出されるメモリ位置
の現在アドレスから、比較結果に基づいて計算される。これはサブツリー内の次
ノードのアドレスに適用し、また検索が継続されるべき次サブツリーの次ルート
・ノードの記憶アドレスを探すためにも有効である。
【００２８】 図２は本発明に基づく検索方法の実施例に基づく流れ図を示す。このアルゴリ
ズムに関して、完全なバイナリ・ツリーが図１ｂに基づくサブツリーに分割され
、ルートサブツリーの下のレベルの左端のサブツリーは切り離される。
【００２９】 説明されたように、サブツリー内のレベルの数は実際のＤＲＡＭハードウェア
の列アドレス内のビット数に等しい。従って、ステップＳ１で検索方法を開始し
た後、第１サブツリー１のレベルがｋ＝１にセットされる、すなわちこの検索は
サブツリー１のルート・ノードＲＮから開始される（図１ａ参照）。次に、ステ
ップＳ３で、検索されるべきデータ値Ｉ、サブツリーＫ毎のレベル数、同様にル
ート・ノードＲＮの位置またはルート・アドレスA(0),B(0)が入力されなければ ならない。従って第１サブツリー１のルート・ノードＲＮが検索アルゴリズムの
導入点である。
【００３０】 ステップＳ４で、現在アドレス<A(0),B(0)>のデータ値Ｄがサブツリー１のル ート・ノードＲＮから読みとられる。ステップＳ５で読みとられたデータ値Ｄが
場所を求めているデータ値Ｉと比較される。ステップＳ５でＤ＝Ｉの一致が確立
されると、見つけられたデータ値Ｄに関連する情報がステップＳ７で読みとられ
、その後ステップＳ１１で検索は終了する。
【００３１】 ステップＳ５で読み取りデータ値Ｄが検索されるべきデータ値Ｉより大きい場
合、ステップＳ６はリーフ・ノードＬＮに到達したか否かの判断が行われる。こ
れはレベルＫの与えられた番号と実行番号ｋを比較して決定される。ステップＳ
６で、ｋ＜Ｋが確立されるとステップＳ９，Ｓ１４が実行される。ステップＳ９
の中で以下の式を用いて、サブツリー１内の左側ブランチ（Ｉ＜Ｄ）に沿ったノ
ードの新たなアドレスが計算される：
【００３２】 Ｂ（Ｌ（Ｘ））＝Ｂ（Ｘ） Ａ（Ｌ（Ｘ））＝２＊Ａ（Ｘ）＋０ （１）
【００３３】 ここで、B(L(X))およびA(L(X))はサブツリー１内の次サブ・ノードの新たな行
アドレスおよび列アドレスを表す。従って、深さレベルｋの実行番号はステップ
Ｓ１４で増加更新される。
【００３４】 同様に、ステップＳ５でＩ＜Ｄと判定されると、ルート・ノードＲＮから右ブ
ランチが採られ、ステップＳ８でサブツリーの最深部に未だ達していないと判断
される場合、すなわちｋ＜Ｋの場合、ステップＳ１２，Ｓ１６がステップＳ９，
Ｓ１４と同様に実行され、ここで式（２）は以下のようにサブツリー１内の次エ
ントリーまたはサブ・ノードの記憶アドレスを定義する：
【００３５】 Ｂ（Ｒ（Ｘ））＝Ｂ（Ｘ） Ａ（Ｒ（Ｘ））＝２＊Ａ（Ｘ）＋１ （２）
【００３６】 ステップＳ５，ステップＳ６，Ｓ８およびステップＳ９，Ｓ１２から分かるよ
うに、サブツリー内で列アドレス部Ａのみが修正される、すなわち左ブランチに
対しては２倍され、または右ブランチに対しては２倍されて列を右側に更に１つ
移動される。重要なことは行アドレス部ＢはステップＳ５での判断に関係なく同
じに留まっていることである。もちろん、式（１），（２）で与えられる定義は
列方向に沿ったデータ値が昇順であることの直接の結果である。読み取りデータ
値が大きい場合、列アドレスの２倍にジャンプされ、読み取りデータ値が検索さ
れるＩよりも小さい場合、これは現在の列アドレスを２倍して１が加算される。
【００３７】 もちろん、ステップＳ９，Ｓ１２はｋ＜Ｋ（Ｋ＝最大深さまたは１つのサブツ
リー内のレベル数；Ｋは予め定められている）に対してのみ実施されるので、新
たなデー値ＤはステップＳ４で、ステップＳ９，Ｓ１４内で決定される新たなア
ドレスＡ，Ｂで読みとられる。参照番号Ｒはそれぞれ個別のステップＳ４，Ｓ５
，Ｓ６，Ｓ９，Ｓ１４およびＳ４，Ｓ５，Ｓ８，Ｓ１２，Ｓ１６を通るこの再帰
的実行を示す。再帰的処理の間、サブツリーの中で、データ値が見つかると（Ｉ
＝Ｄ）アルゴリズムはステップＳ１１で終了する。
【００３８】 しかしながら、ｋ回繰り返した後、ステップＳ６，またはＳ８は割り当てられ
たサブツリーの最深部に達したか否かを決定する、すなわちｋ＝Ｋ、これはリー
フ・ノード記憶位置ＬＮに達したことを意味する。データ値が列方向に昇順であ
ること、すなわち各行内でデータ値が列方向に増加すること、ここでは常に次行
内の列位置１のデータ値は、次のより小さい行内の最も高い列位置２Ｋのデータ
値よりも大きい、を使用することによりリーフ・ノードＬＮは図１ｂ内のメモリ
装置のアドレス空間の中で、列アドレスＡの最も右端の最終メモリ位置に対応し
なければならないことが明らかである。
【００３９】 サブツリー１内のリーフ・ノードＬＮに達すると、下記の式（３），（４）が
ステップＳ１０，Ｓ１３で採用され、それぞれ以降のサブツリーのルート・ノー
ドの新たな行アドレスおよび列アドレスを計算する：
【００４０】 Ｂ（Ｌ（Ｘ）） ＝ ２K＊Ｂ（Ｘ） ＋ ２＊Ａ（Ｘ） ＋ ０ − ２K Ａ（Ｌ（Ｘ）） ＝ １ （３）
【００４１】 Ｂ（Ｒ（Ｘ）） ＝ ２K＊Ｂ（Ｘ） ＋ ２＊Ａ（Ｘ） ＋ １ − ２K Ａ（Ｒ（Ｘ）） ＝ １ （４）
【００４２】 式（３）、（４）から、リーフ・ノードが発生する場合、列アドレスＡは−ス
テップＳ５での決定とは無関係に−第１列、すなわちA(L(X))=A(R(X))=1にセッ トされることが分かる。しかしながらステップＳ５での決定に依存して、新たな
行アドレスＢは選択される。
【００４３】 リーフ・ノードＬＮからの矢印が式（３）、（４）に基づく計算を示している
図１ｂから、実際に次サブツリーの次のルート・ノードが列Ａ＝１に配置されて
いるが、誰もが予想するように次の隣接したサブツリー２の上に配置されては居
ないことを注意することは興味深い。これに対し、式（３）、（４）は一種の列
／行マッピングを実行し、ここで検索されるべき次サブツリーの次ルート・ノー
ドの新たなアドレスは、式（４）に対しては置換されたリーフ・ノードアドレス
が対応し、式（３）に対しては置換されたアドレス−１が対応している。
【００４４】 検索されるべき次サブツリーの次ルート・ノードをステップＳ１３で決定する
と、ｋはステップＳ１７の中でｋ＝１にリセットされるが、これは明らかに次サ
ブツリー内での検索はレベル１、すなわちルート・ノードアドレスで開始される
からである。次に再びステップＳ４で、次データ値Ｄが読み出され、ステップＳ
５，Ｓ６，Ｓ９，Ｓ１４またはステップＳ５，Ｓ８，Ｓ１２，Ｓ１６がそれぞれ
ＤとＩの一致が見つかるかまたは新たなサブツリーのリーフ・ノードが再び見つ
かるまで実行される。
【００４５】 もちろん、図１ｂ内のサブツリー４またはサブツリー５の中でさえもデータ値
が発見されず、その結果リーフ・ノードＬＮに達する場合もあるであろう。例え
ば、サブツリー５の中でリーフ・ノードＬＮに達する場合、もしも行と列の数が
等しいと、式（３）も式（４）もどちらもアドレス空間に含まれるアドレスに結
果として達することは出来ない。行の番号が列の番号より大きい場合は、もちろ
ん新たなサブツリーの更に新たな計算を実行することが可能である。しかしなが
ら、例えばサブツリー４の中でリーフ・ノードに達した場合は、更に次のサブツ
リー・ルート・ノードを決定することが出来ないという問題は残る。第１に、こ
れはサブツリー４を通してバイナリ・サーチの中でデータ値が見つからなかった
ことを示し、そして第２に検索されるべきデータ値ＩがＬＮの記憶アドレス以下
の行および列アドレス内に記憶されている全てのデータ値Ｄよりも明らかに大き
いかまたは小さくなければならない。この場合、アルゴリズムはそこからサブツ
リー４のルート・ノードが計算されたサブツリー１内のリーフ・ノードＬＮの記
憶アドレスに追尾して戻る（図１ｂに点線で示されている）。次にサブツリー１
内の右の次リーフ・ノードＬＮが新たなサブツリー・ルート・ノードを計算する
ための基礎として使用される。すなわち、列アドレスＡは１列だけＡ＋１に増や
され、一方Ｂはそのまま一定に保たれる。もちろん、これは新たなルート・ノー
ド、例えばサブツリー５の計算に導く。
【００４６】 注意されたいのは、リーフ・ノードＬＮに戻った後（点線で示すようにリーフ
・ノードＬＮの再計算を通して）左側のリーフ・ノード（１つ存在して居る場合
）に行く必要は実際に無いと言うことであり、それはサブツリー１内のリーフ・
ノードへ戻ると言うことは自動的に、全ての読み出しデータ値Ｄが検索されるべ
きデータ値Ｉよりも小さかったことを意味するからである。従って、列方向で（
サブツリーの水平方向）、全てのリーフ・ノードは新たなサブツリーのルート・
ノードを決定するために昇順とされている。例えばサブツリー５の最終リーフ・
ノードＬＮに達する場合、データ値Ｉは指定されたアドレス空間の範囲でメモり
装置内には含まれていない。
【００４７】 注意されたいのは、好適にステップＳ５の中である種の許容範囲が許されてい
て、例えばＤとＩとの一致は或る程度の許容値内で成立するようにしているとい
うことであり、すなわち｜Ｄ−Ｉ｜＜△Ｄの場合一致が見られるということであ
り、此処で△Ｄは予め指定された許容範囲を示している。
【００４８】 （Ｋ＝３の例） 図３ａ，３ｂは特定の例に関する図１ａ，１ｂ，２内の一般的アルゴリズムを
図示し、此処では列アドレスＡおよび行アドレスＢに対してバイナリ表記が使用
されている。Ｋ＝３は８列および８行が原理的にメモりアドレス空間内に具備さ
れていることを意味する。式（１）、（２）はバイナリ・ツリーの頂上の一番最
初のルート・ノードＲＮがアドレスA(0),B(0)=(000,000)を持つ場合変化を与え ないので、列アドレスA=000は使用されない。従って、図２のステップＳ４が最 初に実行される時に対照される第１ノードは、常に図３ａ内の一番上左端のメモ
リ位置、すなわち第１サブツリーの一番上の第１ルート・ノードに対して、B(0)
=0|A(0)=1である。
【００４９】 行および列のアドレス番号に対してバイナリ表現を使用すると、図３ｂはアド
レス000,001を具備した最初の２行の中に配置されているサブツリー１およびサ ブツリー２を示す。左側ブランチＬに対して２を掛け算することは、単に列アド
レス部Ａを左にシフトすることを意味する。その列アドレス部Ａ内の結果右側ブ
ランチＲは左にシフトされて「１」が加えられる。従って、個別アドレスおよび
ｋ＝２での中間ノード、およびｋ＝３でのリーフ・ノードは特定のデータ値Ｄが
配置されている特定の行及び列に対応する。図３ｂはデータ値Ｄ＝３，５，６，
７．．．をそれぞれの中間ノードおよびリーフ・ノード部に示している。明らか
に図２のアルゴリズムは、４つのノード、0,100または0,101または0,110または0
,111のいずれか１つに達すると常に、次サブツリーの新たなルート・ノードアド
レスを計算する。新たなルート・ノードを計算するために許されていないブラン
チが唯１つ存在し、それはアドレス0,100の場合に読み出しデータ値Ｄ＝７が検 索されるべきデータ値Ｉよりも大きい状況である。この場合実際にアドレス0,10
0から左ブランチが採られる、すなわち式（３）が採用されなければならない。 しかしながら、この場合左側ブランチに対する式（３）は、B(L(X))=2K(000)+2(
100)-2K=0000+1000-1000=0000を算出する。従って、第１左ブランチは図１ａで 「切断」、または000,100と000,001の間の点線は採用されるべきではなく、それ
は検索がルート・ノードアドレスから再び開始されることになるからである。
【００５０】 しかしながら、右側ブランチを採る場合、B(R(X))=001、これはアドレス0,100
を具備した一番左側のリーフ・ノードＬＮが結果として001,001の次リーフ・ノ ードルートアドレスとなることを意味している。図３ｂに示されているように、
これは実際の所第２行に配置されているサブツリー２のルート・ノードに対応す
る。図３ａから分かるように、サブツリー１の各々のリーフ・ノードは特定行ア
ドレスにおける位置Ａ＝１に配置されている新たなサブツリーの新たなルート・
ノードに「マッピング」または「変換」することが出来る。行の数が少なくとも
列の大きさと同じ大きさの場合、サブツリー１の各リーフ・ノードＬＮが第１列
内の新たなルート・ノードアドレスの中に「写像」または「置き換え」出来るこ
とが保証される。
【００５１】 これもまた図３ａ，３ｂから分かるように、列方向に昇順にデータ値が並んで
いる場合、式（１）−（４）で記述されている検索アルゴリズムは行アドレス変
化の最少番号が採用されることを保証し、一方検索されるべきデータ値Ｉとの一
致（許容範囲内で）を見つけるために、全メモリ行列が検索される。
【００５２】 好適に列アドレス部Ａと行アドレス部Ｂのバイナリ表現を使用することにより
検索が容易になるが、それは２を乗算することが単にアドレスをシフトレジスタ
内で左にシフトすることを意味するからである。
【００５３】 実際、図３ａまた一般式（３），（４）から容易に分かるように、新たな行ア
ドレスＢ（Ａからの左側ブランチに対するもの）はリーフ・ノードの列アドレス
部Ａの反転、すなわちＢ（Ｌ（Ｘ））＝０１０＝１０１の否定を意味する。同様
にリーフ・ノードの右側ブランチに対して、新たなルート・ノードの新たなアド
レス部はリーフ・ノード列アドレスの反転＋１、すなわちＢ（Ｒ（Ｘ））＝１０
１の否定＋１＝０１１となる。これはもちろん暗黙の内にバイナリ・ツリーの頂
上の第１ルート・ノードＲＮがB(0)=0,A(0)=1に割り当てられていることを仮定 している。
【００５４】 これ以降、図１−３で説明されたこの様な検索方法を用いた本発明の基づくア
クセス装置の実施例をハードウェアで実現することを、図４を参照して説明する
。
【００５５】 （第２の実施例（ハードウェアでの実現）） 図４でＤＲＡＭはメモリ装置と読み出しデータ値Ｄと、検索されるべき前記デ
ータ値Ｉとを比較して前記読み出しデータ値Ｄが検索されるべき前記データ値Ｉ
よりも大きいかまたは小さいかを決定するための比較装置ＭＣを含むアクセス装
置とを示す。ＤとＥとの間の一致が比較装置で見つかると、一致信号Ｍが出力さ
れる。比較結果Ｃは値Ｄが値Ｉよりも大きいかまたは小さいかを示している。読
み出し装置Ｒ（詳細は図示せず）は予め定められた現行検索アドレスＡ，Ｂのデ
ータ値を読み出し、これらのアドレスはツリーをトラバースする間、中間行およ
び列アドレスを保持している２つのレジスタＲＡ，ＲＢから入力される。
【００５６】 アクセス装置は更に、判定装置ＳＥＱ，ＳＭＢ，ＳＭＡを含み、これらは比較
結果Ｃおよび前記現行検索アドレスＡ，Ｂに基づき、データ値を次に検索すべき
全検索アドレスを決定するためのレジスタＲＢ，ＲＡを含む。
【００５７】 決定装置は前記第１および第２レジスタと、検索されるべき次列および行アド
レスＡ’，Ｂ’を比較結果Ｃ、現行アドレスＢ，Ａに基づいて計算するための、
第１および第２計算回路ＳＭＢ，ＳＭＡおよび状態機械ＳＥＱから出力される制
御信号Ｓを含む。
【００５８】 状態機械ＳＥＱはバイナリ・ツリーデータ構造を検索する間の検索状態を決定
し（実際これはＫを監視し、従って暗黙の内に図２内のステップＳ６，Ｓ８を実
行する）、比較結果に基づいて制御信号Ｓを決定する。本質的に、状態機械ＳＥ
Ｑは計数器と状態決定装置ＳＴＤＭを含み、内部STATEtに基づき制御信号Ｓを生
成する。本質的に、状態機械の内部状態は現行レベル番号ｋに対応し、これは新
たな比較結果Ｃ（Ｄ＜Ｉであるか否かを示す）が比較装置ＭＣから出力される毎
に更新される。すなわち、サブツリーのルート・ノードに対して状態は０であり
、非リーフ・ノード（ルート・ノードを除く）に対しては１からＫ−１，そして
リーフ・ノードに対してはＫである。同様に制御信号Ｓはルート・ノードに対し
ては０、非リーフ・ノード（サブノード）に対しては１そしてリーフ・ノードに
対しては２である。状態０でルート・ノードから開始すると、状態機械ＳＥＱは
ツリーを頂上から下にトラバースする際に、サブツリーの区分けに従って進むは
ずである。信号Ｓはマッピングに基づいてＳＭＢおよびＳＭＡ内のアドレス計算
の型式を選択する。
【００５９】 特に、アクセス装置の個別の項目は以下の機能を実行する。第１計算回路ＳＭ
Ｂは下記の機能（関数表現で与えられている）を実行し、此処でＫはサブツリー
内のレベル番号である。
【００６０】 Ｓ＝０ の場合 Ｂ’＝０ Ｓ＝１ の場合 Ｂ’＝Ｂ Ｓ＝２ の場合 Ｂ’＝２K＊Ｂ＋２＊Ａ＋Ｃ−２K （６）
【００６１】 ここでＣ（Ｄ＞Ｉの時０，Ｄ＜Ｉの時１）は比較結果を表し、ＢおよびＢ’は現
行および次列アドレスを表し、Ｓは制御信号を表し、Ｋはサブツリー内のレベル
の前記予め定められた番号を表し、そしてＡは現行行アドレスを表す。
【００６２】 第２計算回路ＳＭＡは下記の機能（関数表現で与えられている）を実行する：
【００６３】 Ｓ＝０ の場合 Ａ’＝１ Ｓ＝１ の場合 Ａ’＝２＊Ａ＋Ｃ Ｓ＝２ の場合 Ａ’＝１ （７）
【００６４】 ここでＣは比較結果を表し、ＡおよびＡ’は現行および次行アドレスを表し、そ
してＳは制御信号を表す。
【００６５】 状態機械ＳＥＱは以下の式（８）および（９）に基づき制御信号を計算する。
【００６６】 ＳＴＡＴＥt＝０ の場合 Ｓ＝０ ＳＴＡＴＥt＝ｋ の場合 Ｓ＝１ ０＜ＳＴＡＴＥt＜ｋ の場合 Ｓ＝２ （８）
【００６７】 ここで前記状態機械（ＳＥＱ）の状態決定装置（ＳＴＤＭ）は、下記の式（９）
に基づき状態機械（ＳＥＱ）ｋ内部状態STATEk（すなわち図２の値ｋ）を計算す
る：
【００６８】 ｔ＝０ の場合 ＳＴＡＴＥt＝０ ＳＴＡＴＥt＝０ の場合 ＳＴＡＴＥt+1＝２ ＳＴＡＴＥt＝ｋ の場合 ＳＴＡＴＥt+1＝１ ０＜ＳＴＡＴＥt＜ｋ の場合 ＳＴＡＴＥt+1＝ＳＴＡＴＥt＋１ （９ ）
【００６９】 ここでSTATEtおよびSTATEt+1は、時刻ｔおよびｔ＋１における状態を表し、ｔは
比較結果から計数された比較数を表し、ここで０＜ｔ＜ＫおよびSTATEt=0は、第
１比較がバイナリ・ツリーデータ構造のルート・ノードＲＮに対応するメモリ位
置で実行された際の状態を表す。
【００７０】 既に図１ｂ，３ａの点線から明らかなように、また図４のアクセス装置はそれ
ぞれ、そこからルート・ノードサブツリーアドレスが計算されたリーフ・ノード
アドレスを記憶する。次サブツリー検索の結果一致しなかった場合、すなわち次
サブツリーのリーフ・ノードに到達した場合（そして新たなサブツリー・ノード
の再計算の結果行アドレスＢがメモリＤＲＡＭの行アドレス空間を超えた場合）
、前回サブツリーの次に高いまたは低いリーフ・ノードアドレスが新たなサブツ
リールート・ノードを計算するための基礎として採用される。従って、図４に示
されるアクセス装置はまた、全メモリの全検索を実行できる。
【００７１】 図４において、リーフ・ノード監視装置ＬＮ−ＭＯＮは、そこから次サブツリ
ーが計算されたリーフ・ノードの最終アドレスを記憶している。すなわち、Ｓ＝
２の場合（サブツリーの全検索が行われたことを示す）新たなルート・ノードが
現行列アドレスＡと行アドレスＢから式（３），（４）に基づいて計算される。
サブツリーを通して次回の繰り返しの後、再びリーフ・ノードＬＮが見つかり、
このリーフ・ノードアドレスからの新たなルート・ノードで新たに行われた計算
の結果、メモリのメモリ・アドレス空間内に含まれていない行アドレスが得られ
ると、リーフ・ノード監視装置ＬＮ−ＭＯＮは前回サブツリーから最終リーフ・
ノードアドレスを入力し、列アドレス部Ａに値１を加算したり、またはそこから
値１を引き算する。「左」（−１）リーフ・ノードアドレスに基づいて計算され
たルート・ノードアドレスが結果としてデータ項目を見つけられない場合、次の
ステップで旧リーフ・ノード（＋１）の右のリーフ・ノードが次ルート・ノード
アドレスを計算するための基礎として採用される。それぞれ前回サブツリーのリ
ーフ・ノードアドレスに基づくルート・ノードアドレスを有する全てのサブツリ
ーが結果としてメモり内に配置されているデータ値に到達しない場合、最終的に
データ値Ｉはメモリ内に現在存在していないと結論付けられる。
【００７２】 説明されたように、これらの環境下で、現在考慮しているリーフ・ノードの左
側および右側の次リーフ・ノードのみが次ルート・ノードアドレスを計算するた
めの基礎として採られれば十分であると思われる。例えば、図３ａにおいて、前
回サブツリー・ノードアドレス000,110に基づく２つのルート・ノード100,001が
共に、それらに関連するサブツリーを通して検索した結果一致に至らなかった場
合、左下リーフ・ノード000,101と次に高いリーフ・ノード000,111のみが次サブ
ツリーの新たなルート・ノードアドレスを計算するための基礎として採られれば
十分と思われる。リーフ・ノードアドレス000,100に戻る理由は無く、それはサ ブツリー１内でリーフ・ノード000,101に達するといつも、位置を探す対象のデ ータ値Ｉがリーフ・ノードアドレス000,100に配置されているデータ値Ｄ＝７よ りも大きいことが確立されているからである。従って、３つのリーフ・ノードを
順に使用することにより、データ値Ｉに対して全メモリ配列の検索が終了する。
【００７３】 （産業上の利用性） 先に概要を示したように、本発明に基づく方法並びにアクセス装置は、サブツ
リー内の変化が引き起こされる前に最少ステップ数のみを使用する。次の通りマ
ッピングから、サブツリー内部でのトラバース中に列アドレスのみが変化する。
ダイナミック随意アクセスメモリが使用されなければならない場合、データの量
が多いので、本発明はバイナリ・ツリーデータ構造に基づいて記憶されているデ
ータ値に対して高速サーチ・エンジンを提供できる。節約される時間はかなりな
ものとなる。従って、本発明は大規模メモリ内でデータ値の場所を探すための時
間が重要であるような全ての技術領域で使用できる。唯一の制限は、データ値が
列方向に昇順に記憶されることである。
【００７４】 注意されたいのは、上記の説明の中で行を列と入れ替えることが可能であり、
それはメモリの構造に依存してどちらの記憶方向がそれぞれ行および列として表
されるかが決まるからである。
【００７５】 先に説明されたように、本発明に基づけばメモリを通しての高速検索が、ポイ
ンタを使用することなく実現可能であり、此処で行部および列部で構成される全
記憶アドレスがそれぞれ前回比較結果および前回格納アドレスから決定できる。
【図面の簡単な説明】
【図１ａ】 図１ａは本発明に基づくサブツリーを使用したバイナリ・ツリー構造を示す。
【図１ｂ】 図１ｂは各々の行が図１ａのサブツリー上にマッピングされているメモリ装置
を示す。
【図２】 図２は本発明に基づく検索方法を図示する流れ図である。
【図３ａ】 図３ａは新たなサブツリーの新たなルート・アドレスが、第１行に位置してい
るリーフ・ノードのアドレスからどの様にして決定されるかの例を示す。
【図３ｂ】 図３ｂは図３ａに示されているメモリ装置の第１および第２行内の２つのバイ
ナリ・ツリー検索の例を示す。
【図４】 図４は、本発明に基づきＤＲＡＭメモリ内に記憶されているデータ値にアクセ
スするためのアクセス装置の１つの実施例を示す。
【図５】 図５は、従来技術に基づき特定のアドレス位置に、データ値がランダムに記憶
されているメモリ装置を示す。
【図６】 図６は従来技術に基づきバイナリ・ツリー検索を実行するための従来型論理的
バイナリ・ツリー構造を示す。
【手続補正書】特許協力条約第３４条補正の翻訳文提出書
【提出日】平成１２年５月１５日（２０００．５．１５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正内容】
【０００８】 異なるアドレス・ポインタを具備したデータ・エントリーを使用すると、そこ
からデータ値が読み出され検索されるべきデータ値と比較される第１番目のノー
ドである予め定義されたルート・ノードＲＮが必要となる。この様な検索アルゴ
リズムが「データ構造並びにアルゴリズム（Data Strutures and Algorithm）」
、アホ ホップクロフト、ウルマン（Aho Hopcroft Ullamnn）著；ISDN0-201-00
023-7、ページ155ffに記述されている。明らかに欠点が存在し、非常に多種類の
データ値を記憶するためのメモリ空間が必要であり、各々のそして全てのデータ
値に対して更に２つのポインタ・エントリがブランチＬ，Ｒを示すために必要と
なる。 Ｄ１：バイカス オー（Vikes O）その他著：「高速シーケンシャル・アクセ スによるダイナミック・メモリ内検索（Searching in a dynamic memory with f
ast sequential access）」、Communications of the Association for Computi
ng machinery,第２５巻、第７号、１９８２年７月１日、ページ４７９−４８４ 、XP000719506，は高速シーケンシャル・アクセスによるダイナミック・メモリ 内の検索処理手順を記述している。いわゆるアホ・ウルマン（Aho-Ullman）メモ
リの様な、多数のメモリ位置で構成されている特殊型式メモリは 、シャッフル およびマイナス・ワンと呼ばれる２つのメモリ変換と一緒に使用される。シャッ
フル変換は記憶位置のデータを、アドレスのバイナリ表現を１ビット左に循環シ
フトさせる演算子で変形される記憶位置に移動させる。マイナス・ワン変換は記
憶位置内のデータを１の補数にｍビット整数を加算することで表される演算子で
、別の記憶位置に移動される。検索アルゴリズムは、第１アルゴリズム１：アホ
・ウルマン・ランダムアクセスアルゴリズムと第２アルゴリズム：アホ・ウルマ
ン・メモリ内のバイナリ検索用アルゴリズムで構成されている。アルゴリズム２
の中で、再びシャッフルおよびマイナス・ワン変換が、新たな位置（記憶位置）
を旧記憶位置の変換に基づいて決定するために使用される。従って、行および列
アドレスを区別して考慮する事はなく、データの新たな位置アドレスは常に旧論
理アドレスをシャッフルする事に基づいて常に決定される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正内容】
【００１５】 この目的は添付の独立形の方法の請求項に記載の方法で解決される。更に、こ
の目的は添付の独立形のアクセス装置の請求項記載のアクセス装置で解決される
。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１ａ】
【図１ｂ】
【図１ｃ】
【図２】
【図３ａ】
【図３ｂ】
【図４】
【図５】
【図６】
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＵＧ，ＺＷ)，Ｅ Ａ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ， ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，Ｇ Ｅ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ， ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，Ｍ Ｎ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ， ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，Ｚ Ｗ (72)発明者 クリング、ラルス − オルヤン スウェーデン国 ソデルタルイエ、クメル ベーゲン 17 Ｆターム(参考） 5B060 AA05 AA13 AB13 AC11 5B075 ND35 QS11 5B082 BA03 CA01

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 メモリ装置（ＤＲＡＭ）内で予め定められたデータ値（Ｄ）
    の記憶アドレス（Ａ（Ｘ），Ｂ（Ｘ））を決定するための方法であって、予め定
    められた記憶アドレス（Ａ（Ｘ），Ｂ（Ｘ））に記憶されている前記データ値（
    Ｄ）はノード、ブランチ、サブツリーおよびリーフのバイナリ・ツリーデータ構
    造で記憶されており、 ａ） 予め定められた現行検索アドレス（Ａ（Ｘ），Ｂ（Ｘ））のデータ値（Ｄ
    ）を前記メモリ装置から読み出すステップと、 ｂ） 前記データ値（Ｄ）が検索されるべき前記データ値（Ｉ）より大きいかま
    たは小さいかを決定するために、前記データ値（Ｄ）を検索されるべき前記デー
    タ値（Ｉ）とを比較するステップと、 ｃ） 比較結果（Ｃ）と前記現行アドレス（Ａ（Ｘ），Ｂ（Ｘ））に基づいて、
    データ値を検索する完全な次検索アドレス（Ａ’，Ｂ’）を決定するステップと
    を含み、 ｄ） 前記読み出しデータ値（Ｄ）が検索されるべき前記データ値（Ｉ）と予め
    定められた許容範囲（△Ｄ）内で一致するまで、ステップａ）−ｃ）が再帰的に
    実行される、前記方法。
  2. 【請求項２】 請求項１記載の方法であって、 データ値が予め定められた数のレベル（Ｋ）を有するバイナリ・ツリーデータ構
    造の中に記憶され、ここで前記ステップＣ）の中で前記次アドレスが前記比較結
    果（Ｃ）、前記現行検索アドレスそしてまたレベルの前記予め定められた数（Ｋ
    ）に基づき、前記ステップｂ）の比較仮数が、レベルの前記予め定められた数（
    Ｋ）に等しくなるまで実行された後に決定されることを特徴とする、前記方法。
  3. 【請求項３】 請求項１記載の方法であって、 前記データ値（Ｄ）が最少データ値と最大データ値との範囲内にあり、ここで前
    記範囲の中央値に相当する中央データ値が予め定められたルート・アドレス（Ａ
    （０），Ｂ（０）；「ルート」）に記憶されており、ここでステップａ）が最初
    に実施される際に前記ルート・アドレスが前記現行アドレスとして使用されるこ
    とを特徴とする、前記方法。
  4. 【請求項４】 請求項１記載の方法であって、 前記データ値が前記メモリ装置内に行および列の行列配置の中に記憶されており
    、ここで各々のデータ値（Ｄ）には行アドレス（Ａ）と列アドレス（Ｂ）が割り
    当てられていることを特徴とする、前記方法。
  5. 【請求項５】 請求項１および４記載の方法であって、 ステップｂ）の前記比較結果（Ｃ）が読み出しデータ値が検索されるべき前記デ
    ータ値よりも小さいと示した際に（「左分岐」）、ステップｃ）における前記次
    アドレスが下記の式（１）で計算され Ｂ（Ｌ（Ｘ））＝Ｂ（Ｘ） Ａ（Ｌ（Ｘ））＝２＊Ａ（Ｘ）＋０ （１） ここでＸは現行アドレス（Ａ（Ｘ），Ｂ（Ｘ））で定義される現行メモリ位置を
    表し、Ａ（Ｘ）およびＢ（Ｘ）は現行メモリ位置Ｘの列アドレスおよび行アドレ
    スを表し、Ｌ（Ｘ）は現行メモリ位置Ｘに記憶されているデータ値よりも小さい
    データ値が記憶されている次メモリ位置を表し、Ａ（Ｌ（Ｘ））およびＢ（Ｌ（
    Ｘ））は次メモリ位置Ｌ（Ｘ）の列アドレスおよび行アドレスを表すことを特徴
    とする、前記方法。
  6. 【請求項６】 請求項１および４記載の方法であって、 ステップｂ）の前記比較結果が読み出しデータ値が検索されるべき前記データ値
    よりも大きいと示した際に（「右分岐」）、ステップｃ）における前記次アドレ
    スが下記の式（２）で計算され Ｂ（Ｒ（Ｘ））＝Ｂ（Ｘ） Ａ（Ｒ（Ｘ））＝２＊Ａ（Ｘ）＋１ （２） ここでＸは現行アドレス（Ａ（Ｘ），Ｂ（Ｘ））で定義される現行メモリ位置を
    表し、Ａ（Ｘ）およびＢ（Ｘ）は現行メモリ位置Ｘの列アドレスおよび行アドレ
    スを表し、Ｒ（Ｘ）は現行メモリ位置Ｘに記憶されているデータ値よりも大きい
    データ値が記憶されている次メモリ位置を表し、Ａ（Ｒ（Ｘ））およびＢ（Ｒ（
    Ｘ））は次メモリ位置Ｒ（Ｘ）の列アドレスおよび行アドレスを表すことを特徴
    とする、前記方法。
  7. 【請求項７】 請求項１，２および４記載の方法であって、 ステップｂ）の前記比較結果（Ｃ）が読み出しデータ値が検索されるべき前記デ
    ータ値よりも小さいと示した際に（「左リーフ」）、ステップｃ）における前記
    次アドレスが下記の式（３）で計算され Ｂ（Ｌ（Ｘ））＝２K＊Ｂ（Ｘ）＋２＊Ａ（Ｘ）＋０−２K Ａ（Ｌ（Ｘ））＝１ （３） ここでＸは現行アドレス（Ａ（Ｘ），Ｂ（Ｘ））で定義される現行メモリ位置を
    表し、Ａ（Ｘ）およびＢ（Ｘ）は現行メモリ位置Ｘの列アドレスおよび行アドレ
    スを表し、Ｌ（Ｘ）は現行メモリ位置Ｘに記憶されているデータ値よりも小さい
    データ値が記憶されている次メモリ位置を表し、Ａ（Ｌ（Ｘ））およびＢ（Ｌ（
    Ｘ））は次メモリ位置Ｌ（Ｘ）の列アドレスおよび行アドレスを表し、２Kがメ モリ装置内の列の数であることを特徴とする、前記方法。
  8. 【請求項８】 請求項１，２および４記載の方法であって、 ステップｂ）の前記比較結果（Ｃ）が読み出しデータ値が検索されるべき前記デ
    ータ値よりも小さいと示した際に（「右リーフ」）、ステップｃ）における前記
    次アドレスが下記の式（４）で計算され Ｂ（Ｒ（Ｘ））＝２K＊Ｂ（Ｘ）＋２＊Ａ（Ｘ）＋１−２K Ａ（Ｒ（Ｘ））＝１ （４） ここでＸは現行アドレス（Ａ（Ｘ），Ｂ（Ｘ））で定義される現行メモリ位置を
    表し、Ａ（Ｘ）およびＢ（Ｘ）は現行メモリ位置Ｘの列アドレスおよび行アドレ
    スを表し、Ｒ（Ｘ）は現行メモリ位置Ｘに記憶されているデータ値よりも小さい
    データ値が記憶されている次メモリ位置を表し、Ａ（Ｒ（Ｘ））およびＢ（Ｒ（
    Ｘ））は次メモリ位置Ｒ（Ｘ）の列アドレスおよび行アドレスを表し、２Kがメ モリ装置内の列の数であることを特徴とする、前記方法。
  9. 【請求項９】 請求項５または７の１つに記載の方法であって、 前記次アドレスに記憶されている前記データ値が現行アドレスに記憶されている
    データ値の半分であることを特徴とする、前記方法。
  10. 【請求項１０】 請求項６または８の１つに記載の方法であって、 前記次アドレスに記憶されている前記データ値が現行アドレスに記憶されている
    データ値の１．５倍であることを特徴とする、前記方法。
  11. 【請求項１１】 請求項１記載の方法であって、 前記ステップｄ）の後、前記一致データ値に関連して記憶されている情報が、前
    記現行アドレスを有するメモリ位置から読み出されることを特徴とする、前記方
    法。
  12. 【請求項１２】 請求項１記載の方法であって、 前記メモリ装置がＤＲＡＭまたはキャッシュ・メモリの１つであることを特徴と
    する、前記方法。
  13. 【請求項１３】 メモリ装置（ＤＲＡＭ）内で予め定められたデータ値（Ｄ
    ）の記憶アドレス（Ａ（Ｘ），Ｂ（Ｘ））を決定するためのメモリ装置用のアク
    セス装置であって、予め定められた記憶アドレス（Ａ（Ｘ），Ｂ（Ｘ））に記憶
    されている前記データ値（Ｄ）がノード、ブランチ、サブツリーおよびリーフの
    バイナリ・ツリーデータ構造で記憶されており、 ａ） 前記メモリ装置の予め定められた現行検索アドレス（Ａ（Ｘ），Ｂ（Ｘ）
    ）のデータ値（Ｄ）を読み出すための読み出し装置（Ｒ）と、 ｂ） 前記データ値（Ｄ）が検索されるべき前記データ値（Ｉ）より大きいかま
    たは小さいかを決定するために、前記データ値（Ｄ）を検索されるべき前記デー
    タ値（Ｉ）とを比較するための比較装置（ＭＣ）と、 ｃ） 比較結果（Ｃ）と前記現行検索アドレス（Ａ（Ｘ），Ｂ（Ｘ））に基づい
    て、データ値を検索する完全な次検索アドレス（Ａ，Ｂ）を決定するための決定
    装置（ＳＥＱ，ＳＭＢ，ＳＭＡ，ＲＢ，ＲＡ）とを含み、 ｄ） 前記読み出し装置、前記比較装置および前記決定装置が、前記読み出し、
    前記比較および前記決定を、前記読み出しデータ値（Ｄ）が検索されるべき前記
    データ値（Ｉ）と予め定められた許容範囲内で一致するまで再帰的に実行する、
    前記アクセス装置。
  14. 【請求項１４】 請求項１３記載のアクセス装置であって、 前記データ値が前記メモリ装置（ＤＲＡＭ）内に行および列の行列配置の中に記
    憶されており、ここで各々のデータ値（Ｄ）には行アドレス（Ａ）と列アドレス
    （Ｂ）が割り当てられていることを特徴とする、前記アクセス装置。
  15. 【請求項１５】 請求項１４記載のアクセス装置であって、 前記決定装置は、 − 次列および行アドレス（Ｂ’，Ａ’）を保持するための第１および第２レジ
    スタ（ＲＢ；ＲＡ）と、 − 検索されるべき次列および行アドレス（Ａ’，Ｂ’）を比較結果（Ｃ）、現
    行アドレス（Ａ，Ｂ）および制御信号（Ｓ）に基づいて計算するための第１およ
    び第２計算回路（ＳＭＢ，ＳＭＡ）と、 − バイナリ・ツリーデータ構造を通して検索中に検索状態（STATEt）を決定し
    、また比較結果（Ｃ）に基づいて前記制御信号（Ｓ）を決定するための状態機械
    （ＳＥＱ）とを含むことを特徴とする、前記アクセス装置。
  16. 【請求項１６】 請求項１４記載のアクセス装置であって、 前記メモリ装置内のデータ値は、予め定められた数のレベル（Ｋ）を有するバイ
    ナリ・ツリーデータ構造の中に記憶されており、ここで前記状態機械（ＳＥＱ）
    が前記比較装置（ＭＣ）で実行された比較（Ｃ）の回数を計数する計数器（ＣＮ
    Ｔ）を含むことを特徴とする、前記アクセス装置。
  17. 【請求項１７】 請求項１５記載のアクセス装置であって、 前記比較結果（Ｃ）が前記比較装置（ＭＣ）によって、以下の式（５）に基づい
    て計算され、 Ｉ＜Ｄ の場合 Ｃ＝０ Ｉ≧Ｄ の場合 Ｃ＝１ （５） ここでＣは比較結果を表し、Ｉは検索されるべきデータ値を表しそしてＤは読み
    出しデータ値を表すことを特徴とする、前記アクセス装置。
  18. 【請求項１８】 請求項１７記載のアクセス装置であって、 前記第１計算回路（ＳＭＢ）が次列アドレス（Ｂ’）を下記の式（６）に基づい
    て計算し、 Ｓ＝０ の時 Ｂ’＝０ Ｓ＝１ の時 Ｂ’＝Ｂ Ｓ＝２ の時 Ｂ’＝２K＊Ｂ＋２＊Ａ＋Ｃ−２K （６） ここでＣは比較結果を表し、ＢおよびＢ’は現行および次列アドレスを表し、Ｓ
    は制御信号を表し、Ｋは前記予め定められたバイナリ・ツリーデータ構造内のレ
    ベル（Ｋ）の数をあらわし、そしてＡは現行行アドレスを表すことを特徴とする
    、前記アクセス装置。
  19. 【請求項１９】 請求項１７記載のアクセス装置であって、 前記第２計算回路（ＳＭＡ）が次列アドレス（Ａ’）を下記の式（７）に基づい
    て計算し、 Ｓ＝０ の時 Ａ’＝０ Ｓ＝１ の時 Ａ’＝２＊Ａ＋Ｃ Ｓ＝２ の時 Ａ’＝１ （７） ここでＣは比較結果を表し、ＡおよびＡ’は現行および次行アドレスを表し、Ｓ
    は制御信号を表すことを特徴とする、前記アクセス装置。
  20. 【請求項２０】 請求項１５記載のアクセス装置であって、 前記状態機械（ＳＥＱ）は制御信号（Ｓ）を以下の式（８）に基づき計算し、 ＳＴＡＴＥt＝０ の場合 Ｓ＝０ ０＜ＳＴＡＴＥt＜ｋ の場合 Ｓ＝１ ＳＴＡＴＥt＝Ｋ の場合 Ｓ＝２ ここで前記状態機械（ＳＥＱ）の状態決定装置（ＳＴＤＭ）は、状態機械（ＳＥ
    Ｑ）ｋ内部状態STATEkを下記の式（９）に基づき計算し、 ｔ＝０ の場合 ＳＴＡＴＥt＝０ ＳＴＡＴＥt＝０ の場合 ＳＴＡＴＥt+1＝２ ＳＴＡＴＥt＝ｋ の場合 ＳＴＡＴＥt+1＝１ ０＜ＳＴＡＴＥt＜Ｋ の場合 ＳＴＡＴＥt+1＝ ＳＴＡＴＥt＋１ （９） ここでSTATEtおよびSTATEt+1は、時刻ｔおよびｔ＋１における状態を表し、ｔは
    計数器（ＣＮＴ）で計数された比較回数を表し、ここで０＜ｔ＜ＫおよびSTATEt =0 は、第１回目の比較が前記バイナリ・ツリーデータ構造のルート・ノードに対
    応するメモリ位置で実行された際の状態を表すことを特徴する、前記アクセス装
    置。
  21. 【請求項２１】 請求項１３記載のアクセス装置であって、 前記読み出し装置（Ｒ）が前記一致したデータ値に関連して、前記メモリ装置（
    ＤＲＡＭ）内に記憶されている情報を読み出すことを特徴とする、前記アクセス
    装置。
  22. 【請求項２２】 請求項１３記載のアクセス装置であって、 前記メモリ装置がＤＲＡＭまたはキャッシュ・メモリの１つであることを特徴と
    する、前記アクセス装置。
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