JP2002505775A

JP2002505775A - 予め規定されたブレークポイント条件の発生について信号をモニタするためのメモリを用いたデジタル回路

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Publication number: JP2002505775A
Application number: JP50316199A
Authority: JP
Inventors: ネフ，ハーラン・ダブリュ
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1997-06-10
Filing date: 1998-06-09
Publication date: 2002-02-19
Also published as: NO994637D0; HK1024763A1; KR20010013275A; WO1998057266A1; EP0988599A4; KR100495755B1; NO994637L; TW410289B; CN1105971C; CA2276673A1; EP0988599A1; US5931956A; CN1252140A

Abstract

(57)【要約】ブレークポイントユニットは、複数の予め定められた条件のいずれかの発生についてデジタル信号（Ｂ₁，…、Ｂ_n、Ｃ₁、…、Ｃ_m）をモニタするメモリ回路（３０、５０）を含む。メモリ回路はメモリセルのアレイ（３４、５３）を含み（各々のセルは関心の対象であるブレークポイント条件の値を定めるデータ（Ｉ_i；Ｋ_1m）をストアしており）、セルのうちの選択されたものは信号ビットのさまざまな組合せに応答して読むことができる。アクセスされたデータ値は、モニタされる信号が発せられる回路（２０）の動作を停止または開始するブレークポイント信号として用いられる。代替の実施例では、関心の対象である異なる条件に対する異なる組の信号ビットをモニタする複数のメモリ回路（４１、４２；６０、６１）が備えられていてもよく、対応するアクセスされたデータ値は論理ゲート（４３）により組合され、または第２の段のメモリ回路（６２）への入力として用いられ、ブレークポイント信号（Ｋ_ij；Ｌ_m）を生成するようにしてもよい。

Description

【発明の詳細な説明】予め規定されたブレークポイント条件の発生について信号をモニタするためのメモリを用いたデジタル回路技術分野この発明は、デジタル信号プロセッサ、マイクロコントローラおよびロジックアナライザにより生成されるもののような、１つ以上の信号を観察またはモニタし、かつ、モニタされている１組の信号において予め規定された条件が発生した際に、通常は信号がモニタされているチップの動作を停止（または開始）するためのブレークポイント信号の形でのリアルタイムの通知をもたらすブレークポイントユニットとして知られるデジタル回路に関する。背景技術デジタル信号プロセッサ、マイクロコントローラ、ロジックアナライザおよび他の回路により生成される１つ以上のデジタル信号からなる組をモニタしてその組においていくつかの予め定められた条件、すなわち信号値の組合せ、の内のいずれかの発生を調べることは公知である。ロジックアナライザの場合、製造者は通常、装置内にトレースバッファメモリを含め、最も新しいクロックサイクルにわたってある特定の組の信号に関して単に信号状態を記録することによって、何らかの問題が生じた場合には後で分析することができるトレース履歴をもたらすようにする。バッファのサイズによりストアできる新しいサイクルの正確な数が定まり、一般的に、モニタされる信号におけるどの予め規定された条件についてもリアルタイムの通知は与えられない。デジタル信号プロセッサ（ＤＳＰ）などの他の回路の場合では、ブレークポイントユニットによりモニタされている１組の信号における予め規定された条件の検出に応答してブレークポイント（または停止）信号を発生することは一般的に行なわれていることである。そこで、ＤＳＰ、マイクロコントローラまたは他の回路の動作が同じクロックサイクルにおいて直ちに停止され、プログラマーまたは他のユーザが、その条件を引起したプログラミングまたは他のエラーを識別する努力をする上で、たとえば回路のさまざまなレジスタに含まれる値を含む、回路の内部状態を分析できるようにする。モニタすべき関心の対象である特定の条件の一例としては、予め定められた範囲外にあるアドレスにおけるメモリにアクセスを試みることが挙げられる。マイクロコントローラおよびＤＳＰなどでは、スタートアップまたはブートストラップルーティンが通常実行されるのは、電力をまずターンオンし、レジスタおよび他の回路要素を所望の初期状態にブリセットする際である。ブレークポイントユニットはそのルーティンの間、スタートアップサイクルが完了したことを示すある特定の信号状態について信号をモニタすることができる。ユニットより生成される「ブレークポイント」信号はそこで回路の通常の動作を開始してもよい。従来のブレークポイントユニットは専用の比較器回路を用いており、その各々は観察される１組の信号に対して動作してこれらの信号に関する何らかの条件の発生を検出し、そのような検出された発生のいかなるものについても表示を出力する。２つの比較器を備えたそのようなブレークポイントユニットの一例は図１に示される。各比較器は異なった信号条件を検出するための専用のものとされ、実際にはブレークポイントユニット内には１６個もの比較器が同じ数の条件を検出するために設けられていてもよい。図１では、ブレークポイントユニットは第１の比較器２、第２の比較器４および包含的ＯＲゲート６を含む。比較器２および比較器４はモニタすべき１組の信号Ｂ₁、Ｂ₂、…、Ｂ_Nを入力として受ける。これらの信号はたとえば、デジタル信号プロセッサ、マイクロコントローラ、ロジックアナライザまたは他の回路がプログラムメモリからの命令にアクセスすることを試みたこと、またはある特定のアドレスにおいて１つ以上のデータメモリへの、またはそこからのデータにアクセスを試みたことを表わしているか、またはこれらの回路からの他の出力またはこれらの回路への入力を表わしていることもある。このように、比較器入力はメモリアドレス、データ、エラーフラグ（オーバフローなど）および他の信号を表わし得る。図１では、両方の比較器２および比較器４が同じ信号Ｂ₁、Ｂ₂、…、Ｂ_Nを受けているのが示されるが、異なる比較器が異なるまたは重なり合った信号の組を受けてモニタすることも有り得る。第１の比較器２は、モニタされる信号Ｂ₁、Ｂ₂、…、Ｂ_Nに対応し、かつ数が等しい１組の基準信号Ｒ₁、Ｒ₂、…、Ｒ_Nを受けるか、または内部にこれをストアしている。基準信号Ｒ₁、Ｒ₂、…、Ｒ_Nは検出すべき条件に対する信号値を表わす。各々の入力信号Ｂ_i（ｉ＝１からＮ）がその対応する基準信号Ｒ_iと一致すると、比較器２は、モニタされる入力信号Ｂ₁、Ｂ₂、…、Ｂ_Nにおいて探される条件の発生を表わす論理レベル「１」を有する表示信号Ｉ₁を出力する。さもなければ、比較器２は表示信号Ｉ₁に対して論理レベル「０」を出力する。同様に、第２の比較器４は、モニタされる入力信号Ｂ₁、Ｂ₂、…、Ｂ_Nに対する異なる条件を表わす異なる組の基準信号Ｒ₁'、Ｒ₂'、…、Ｒ_N'を受けるか、またはこれを内部にストアしている。比較器４は、条件が検出されると論理レベル「１」であり条件が検出されないときはいつでも論理レベル「０」である第２の表示信号Ｉ₂を出力する。第１の表示信号Ｉ₁に関して示したように、比較の結果は個別に用いることができる。たとえば、ある表示信号は所望の起動条件を示しているが、他のある表示信号は所望の阻止条件を示しているかもしれない。代わりに、２つ以上の表示信号を１つ以上の論理ゲートにより何らかの論理的な態様で組合せてもよい。たとえば、図１では、比較器２および比較器４により出力される第１および第２の表示信号Ｉ₁およびＩ₂は包含的ＯＲゲート６に入力される。第３の表示Ｉ₃がゲート６により出力され、関心の対象であるどちらかの条件が発生したことを示す。典型的な比較器８は図２に示されるように実現される。この比較器は１組の排他的ＮＯＲ（ＸＮＯＲ）または排他的ＯＲゲート１０₁、１０₂、…、１０_Nを、モニタすべきかつ比較値Ｒ₁、Ｒ₂、…、Ｒ_Nと比較すべきＮ個の入力信号Ｂ₁、Ｂ₂ 、…、Ｂ_Nの各々に対して１つずつ含む。基準値Ｒ₁、Ｒ₂、…、Ｒ_NはＮビットレジスタ１２にストアしてもよい。このように、ＸＮＯＲ論理ゲート１０₁、１０₂、…、１０_Nの各々は２つの入力を受け、その一方は入力信号Ｂ_i（ｉ＝１からＮ）であり、他方は対応する基準信号Ｒ_iである。各ゲートはそのビット比較の結果を出力する。また比較器は１組の（Ｎ−１）個の二入力ＡＮＤゲート１４₁ 、１４₂、…、１４_N-1を含む。（Ｎが大きすぎない場合は代わりにＮ入力ＡＮＤゲートを用いることができる。）すべてのＮ個のビット比較結果を組合せた結果はブレークポイントユニットのこのｊ番目の比較器８に対して表示信号Ｉ_jとして出力される。この実現例では通常、比較は８ビット入力信号に限られ、または極端な場合には１６ビット入力信号に限られることもある。さらに、各比較器は大抵の場合、別個の集積回路チップ上に実現される。以前のブレークポイントユニットでは実際には、ユーザにより規定可能な条件は少ない数に限られる。なぜなら、従来のアプローチでは各々の専用の比較器装置に対して１つの一致条件しか許されないからである。このように、以前のユニットではユーザは関心の対象として少ない数の単純な条件を検出しこれに対応することしかできない。たとえば１６個の比較器では、ブレークポイントユニットは８個のプログラムメモリアドレス、４個のデータメモリアドレスおよび４個のデータ値（すなわち、アクセスされたメモリ内容）に対するＤＳＰのアクセスをモニタする能力を有する。いくつかの動作条件の複雑な論理的組合せでは極端に費用が掛かるため、単純な組合せのみを試みることになる。たとえば、従来のユニットのある可能な組合せは以下のとおりである：「アドレスのいずれかが４２に等しいまたはアドレスが８５に等しいまたはデータが２２に等しいまたはデータが２７に等しい場合、停止せよ。」さらに、モニタリング能力がこのように限られていても、比較器／論理回路要件によれば一般的に、オフチップのブレークポイントユニットがモニタされる装置とは分離していることが求められる。この発明の目的の１つは、任意に多数の規定された条件または条件クラスについて信号の組をモニタし、かつモニタされる信号の組においてそれらの条件のうちの１つ以上が発生したことを検出した際に回路の動作を開始または停止するためのリアルタイムの通知をもたらす能力を有する装置を提供することである。この発明の別の目的は、規定された信号条件の論理的組合せに対する上述の通知をもたらす効率のよいやり方を提供することである。この発明のさらに別の目的は、規定された条件を容易にプログラムし直すことができる上述の装置を提供することである。発明の開示上記の目的は、以前のユニットでの比較器の代わりにメモリを用い、かつモニタされる信号を、少なくとも１つのメモリチップにアクセスするアドレスビットとして扱うブレークポイントユニットより達成される。よって、監視されている条件、すなわち信号の組合せは、対応する記憶場所におけるプログラムされたビットにより表わすことができる。このように、関心の対象であるすべての信号の組合せは関心の対象であるアドレスとして扱われ、メモリ出力は探している信号条件のうちのいずれか１つでも発生したかどうかを示す。なぜなら、そのような発生があればメモリ内の対応するアドレスにおける１つ以上のプログラムされた表示ビットがアクセスされ、そのビットがメモリにより出力されることになるためである。このように、プログラムされたメモリは関心の対象である条件のマップを含む。メモリは、モニタされる１つのクラスの条件を示すための１ビット幅メモリであってもよく、または別個の条件クラスを規定するための（マルチビット出力をもたらす）マルチビット幅メモリであってもよい。メモリ出力はそれら自体が表示またはブレークポイント信号として用いられてもよく、または論理的に組合されてもよい。通常の論理ゲートの代わりに第２のメモリ段を用いて表示信号の複雑な組合せを実行してもよい。カウンタを用いて表示信号が生じるたびにこれらを受け、ある特定された数の条件が発生した後にのみブレークポイント信号を発生するようにしてもよい。その関連付けられたデジタル信号がブレークポイントユニットによりモニタできる回路には、デジタル信号プロセッサ、マイクロコントローラ、ロジックアナライザ、他のデジタル回路およびハイブリッドアナログーデジタル回路さえも含まれる。信号は、回路への入力、回路からの出力および回路の内部動作状態（レジスタ値など）のうちの１つ以上、ならびにモニタされる回路によるプログラムもしくはデータメモリへのまたはバスに沿った他の回路へのアクセスもしくば試みられたアクセスを表わしていてもよい。複数のメモリチップがブレークポイントユニットにおいて用いられる場合、各チップは同じ組の信号または異なった条件クラスに対する（重なり合ったまたは完全に別個である）すべての信号の異なったサブセットを受けてモニタしてもよい。この発明のブレークポイントユニットでは、メモリのサイズのみに応じた、任意に多数の規定された条件のうちの１つ以上を検出することができ、このような条件は個別に用いるか、または別々により大きい条件クラスにグループ分けするか、または条件の組合せにグループ分けしてもよい。さらに、この発明では能力の限られた数多くの比較器チップをそれぞれがより高い能力を有するメモリチップで置き換える。また、メモリは所望であれば動作中であっても容易にプログラムし直すことができる。他の利点は好ましい実施例の説明から明らかである。図面の簡単な説明図１は、ブレークポイント信号を発生するための比較器回路を用いた先行技術の従来のブレークポイントユニットのブロック図である。図２は、図１の回路の比較器の１つの従来の実現例のブロック図である。図３は、デジタル信号プロセッサチップ６０および（ブレークポイント信号を発生するための）ランダムアクセスメモリチップ１０を含む、この発明のシステムの好ましい実施例のブロック図である。図４は、プロセッサ１９および（代わりに図３のシステムの変形例においで図３のＲＡＭチップ１０を置換してもよい）マルチチップＲＡＭ回路を含む、この発明のシステムの別の実施例のブロック図である。図５は、図３のシステムの変形例において図３のＲＡＭチップ１０を置換するＲＡＭチップのブロック図である。図６は、図３のシステムの変形例において図３のＲＡＭチップ１０を置換するマルチチップＲＡＭ回路のブロック図である。図７は、ＲＡＭチップ９２−１００、論理回路１０２、（ブレークポイント信号を発生するための）タイマ１０６およびデジタル信号プロセッサチップ９０を含む、この発明のシステムの別の好ましい実施例である。好ましい実施例の詳細な説明以下に説明するブレークポイントユニットはそのデジタル信号ブロセッサ（ＤＳＰ）モニタリングへの応用が例示されるが、この発明のブレークポイントユニットはまた、マイクロコントローラおよびロジックアナライザを含むが、これらに限られない他の回路内のまたはそれらからのデジタル信号をモニタするのに用いることができることを理解すべきである。さらに、この発明のブレークポイントユニットによりモニタすべき回路のほとんどは完全にデジタルのものであることが予想されるが、ハイブリッドアナログ−デジタル回路内の、またはそれらからのデジタル信号もまたこの発明によりモニタすることができることを理解されたい。また、回路に入力される信号も同様にモニタできる。好ましい実施例では、この発明は、Ｎ個の状態ビットまたは他の信号出力（ここでＮは整数であり各々のビットまたは出力信号はＤＳＰのノードまたは要素の状態または動作条件を示す）をアサートするデジタル信号プロセッサ（ＤＳＰ）または他のデジタル回路と、ＤＳＰからＮビットを受けるメモリ回路とを含むシステムである。メモリ回路（好ましくはランダムアクセスメモリ）は、Ｍ×１アレイのメモリセル（各セルはＤＳＰに対するブレークポイント信号の値を定めるデータをストアしている）と、Ｎ個の状態ビットに応答してセルのうちのいずれかの選択されたものを読むための手段とを含む。各状態信号が２進信号である好ましい実施例ではＭ＝２^Nである。状態ビットはＮビット「アドレス」信号（Ｎビットアドレス信号はＤＳＰの動作条件を示す）として機能し、ときにそのように称される。好ましい実現例では、メモリ回路は各アドレス信号に応答してそのメモリセルのうちの１つの内容を（ブレークポイント信号として）ＤＳＰにアサートし、ＤＳＰは第１の値を有するそのようなブレークポイント信号の各々に応答してその動作のうちの１つを停止する。代替の実施例では、上述のＤＳＰは、状態ビットをメモリ回路にアサートしかつブレークポイント信号（ここでブレークポイント信号は状態ビットに応答してメモリ回路により生成される）を処理するための手段を含む何らかの他の回路で置換される。この発明の他の実施例は説明したシステムにより実現できるブレークポイント信号生成方法である。好ましい実施例では、この発明のシステムは（Ｍ×１アレイのメモリセルを含む）単一のＲＡＭチップを用いて１組のＮ個の状態ビットの値の組合せの各々に対するレベル（たとえば論理「１」または「０」レベル）を有するブレークポイント信号をアサートし、ここでＮは大きな数であり（好ましい実施例ではＭ＝２^N であり）、各状態ビットの値は第１の回路のノードまたは要素の状態または動作条件を示している。別の階級の好ましい実施例では、この発明のシステムは少ない数のＲＡＭチップおよび単純な論理回路を用いて、さらに大きい１組の状態ビットの値の組合せの各々に対するレベル（論理「１」または「０」レベル）を有するブレークポイント信号をアサートし、ここで各状態ビットの値は回路のノードまたは要素の状態または動作条件を示す。ある階級の好ましい実施例（図３に示されるものなど）では、この発明は、デジタル信号プロセッサ（たとえば図３のＤＳＰ２０）と、予め定められた条件の下でＤＳＰの動作を停止するためのブレークポイント信号（たとえば図３の２進信号Ｉ_i）をアサートするための単一のＲＡＭチップ（たとえば図３のＲＡＭチップ３０）とを含むシステムである。図３のＤＳＰ２０は、プログラムメモリ（図３には図示せず）と、プログラムメモリから命令をフェッチしデコードする（ことによって命令の実行を制御するための制御信号を発生する）ためのプログラム制御ユニット（「ＰＣＵ」）２１と、ＰＣＵ２１からの制御信号に応答してデータに対して演算（たとえば算術計算）を行なうための演算装置２２とを含む（またはこれらにアクセスできる）。ＤＳＰ２０はＲＡＭ３０によりモニタされる２進状態ビット信号Ｂ₁からＢ_N（ここでＮは１より大きい数である）をアサートするための手段を含む。各状態ビット（状態ビットは各状態ビット信号により定められる）の値はＤＳＰ２０の１つのノードまたは要素の状態または条件を示しており、そのため、信号Ｂ₁からＢ_Nにより定められるＮ個の状態ビットは集合的にＤＳＰ２０の動作条件を示している。便宜上、以下（請求の範囲を含む）に、回路の「状態を示す状態ビット」という表現を、回路の「ノードまたは要素の状態または条件を示す状態ビット」を意味するものとして用いる。回路の「状態」とは、回路により入力され、または受信される信号と、データ信号を含む回路から出力される信号と、回路によるプログラムまたはデータメモリへのアクセスの試みまたは他の回路との通信または他の回路の動作制御の試みと、ハンドシェイク信号およびエラーまたは他のフラグの状態をも含んでおり、さまざまなインタネットレジスタの状態およびさまざまな内部回路要素の動作モードのみではないことを理解されたい。図３に示されるように、ＤＳＰ２０のＰＣＵ２１は状態ビット信号Ｂ₁をアサートし（Ｂ₁はＰＣＵ２１の状態を示す）、演算装置２２は状態ビット信号Ｂ₂− Ｂ_Nをアサートする（Ｂ₂−Ｂ_Nは装置２２の状態を示す）。図３の変形例において、状態ビット信号Ｂ₁−Ｂ_NがＤＳＰ２０のいくつかまたはすべてのノードまたは構成要素のさまざまな状態または条件のうちのいずれかを示すようにすることが考えられる。状態ビット信号Ｂ₁−Ｂ_Nの各々は経時的に可変である値を有する。状態ビット信号Ｂ₁−Ｂ_NはＮビットアドレス信号としてＲＡＭ３０のアドレスデコーダユニット３２に並列に供給される。ＲＡＭ３０はまた、メモリセルアレイ３４を含むアレイ３４はＭ個のメモリセルからなるＭ×１アレイである。アレイ３４の各セルは１つの２進ビットをストアできる。どの時点においても、ビット信号Ｂ₁− Ｂ_Nは、アレイ３４の１つのセルのアドレスに対応するＮビット２進値を定める（Ｂ₁はその最上位ビットを定め、Ｂ_Nはその最下位ビットを定める）。どの時点においても信号Ｂ₁−Ｂ_NのＮビット２進値はまたＤＳＰ２０の動作条件を示している（動作条件は信号Ｂ₁−Ｂ_Nを発するＤＳＰ２０のＮ個のノードまたは要素の状態または条件により定められる）。デコーダ３２は、信号Ｂ₁−Ｂ_Nにより定められる各々のＮビット２進値に応答してアレイ３４の異なるセルを選択する。ＲＡＭ３０は（ＤＳＰ２０の）ＰＣＵ２１へ選択されたセルの内容（２進信号Ｉ_i ）をブレークポイント信号としてアサートする。ＰＣＵ２１は特定の値を有するそのようなブレークポイント信号の各々に応答してＤＳＰ２０のある動作（またはいくつかの、またはすべての動作）を停止する。ある例では、論理「１」を示すレベルを有する２進ブレークポイント信号Ｉ_i に応答してＰＣＵ２１はＤＳＰ２０のある動作（またはいくつかの、またはすべての動作）を停止する。この例では、アドレス信号Ｂ₁−Ｂ_Nが論理「１」ビットをストアするアレイ３４のセルを選択するたびにブレークポイント信号Ｉ_iによりＤＳＰ２０の動作を停止させる。典型的に、アレイ３４のセルの多くは論理「０」を示すデータをストアしており、アレイ３４の残りのセルは論理「１」を示すデータをストアしている。図４は、示される態様で接続される、第１のＲＡＭチップ４１（２^P×１アレイのメモリセルを含む）、第２のＲＡＭチップ４２（２^Q×１アレイのメモリセルを含む）および包含的ＯＲゲート４３を含むマルチチップＲＡＭ回路とプロセッサ４０とを含む、この発明のシステムの代替の実施例である。図４のマルチチップＲＡＭ回路は代わりに、図３のＲＡＭチップ３０（または図７のＲＡＭチップ９２−１００および論理回路１０２）を置換して用いることができる。図４では、プロセッサ４０は好ましくは、外部装置（図示せず）からの命令に応答して内部制御信号のシーケンスをアサートするための、（図３のＤＳＰ２０が含んでいるようなプログラムメモリおよびプログラム制御ユニットではなく）状態機械を含む集積回路である。図４の回路の説明を簡略化するため、Ｐ＝３であり（すなわちＲＡＭ４１が８個のメモリセルを有する）、Ｑ＝４である（すなわちＲＡＭ４２が１６個のメモリセルを有する）実現例を考える。この実現例では、ビット信号Ｂ₁、Ｂ₂およびＢ₃はプロセッサ４０からアドレス信号として第１のＲＡＭ４１に並列にアサートされ、これに応答してＲＡＭ４１はそのようなアドレス信号の各々により選択されるセルの内容（２進信号Ｉ_i）をアサートする。同様に、ビット信号Ｂ₁、Ｂ₂ およびＢ₄およびＢ₅はプロセッサ４０からアドレス信号として第２のＲＡＭ４２に並列にアサートされ、これに応答してＲＡＭ４２はそのようなアドレス信号の各々により選択されるセルの内容（２進信号Ｊ_j）をアサートする。信号Ｉ_iおよび信号Ｊ_jはＯＲゲート４３の２つの入力に供給される。信号Ｉ_iおよび信号Ｊ_j の各対に応答して、ゲート４３はブレークポイント信号Ｋ_ijをアサートする。ＲＡＭ４１のメモリアレイは８個のセル（その各々は３ビットアドレス信号の異なる値により選択される）を有しておりＲＡＭ４２のメモリアレイは１６個のセル（その各々は４ビットアドレス信号の異なる値により選択される）を有しているため、ブレークポイント信号Ｋ_ijはアドレス信号のビットの１２８通りの可能な組合せのうちの１つにより定められる値を有し、このためブレークポイント信号Ｋ_ijの値はプロセッサ４０の１２８個の可能な動作条件のうちの１つを示す。Ｉ_iおよびＪ_jが２進信号である典型的な実現例では、信号Ｋ_ijもまた２進信号である。図４の実施例の変形例において、この発明のシステムは、その出力が論理回路に供給されるメモリ回路（好ましくはＲＡＭチップ）のさまざまな組合せを含む。この発明のブレークポイント信号は論理回路の出力においてアサートされ、モニタされる回路（たとえばＤＳＰ）からメモリ回路へ供給されるアドレス信号によって示される動作条件の何らかの論理的組合せを示している。代わりに、論理回路を省略し、複数のブレークポイント信号をメモリ回路から直接ＤＳＰ（またはアドレス信号が発せられる他の回路）にアサートしてもよい。この発明のシステムのいずれかの実施例におけるメモリ回路の各々は、（上述のＲＡＭ３０、ＲＡＭ４１およびＲＡＭ４２の実現例のように）１ビット幅のセルアレイを含んでいてもよく、または（図５に関連して以下に説明する実施例のように）２ビット幅以上のセルアレイを含んでいてもよい。この発明のシステムの別の実施例では、図５のＲＡＭチップ５０は図３のＲＡＭチップ３０（または図７の１つ以上のＲＡＭチップ９２−１００）を置換する。ＲＡＭチップ５０はメモリセルアレイ５３を含む（メモリセルアレイ５３はＮ ×Ｚアレイのメモリセルを含み、ここでＮおよびＺは１より大きい整数である）。アレイ５３の各セルは１つの２進ビットをストアすることができる。ＲＡＭチップ５０はまた、Ｘアドレスデコーダ（行選択）ユニット５１およびＹアドレスデコーダ（列選択）ユニット５２を含む。ＤＳＰ２０はＲＡＭ３０の代わりにＲＡＭ５０によりモニタされてもよく、ＲＡＭ５０に状態ビット信号Ｂ₁−Ｂ_Nおよび状態ビット信号Ｃ₁−Ｃ_Zをアサートしてもよい。各々の状態ビット信号は経時的に可変である値を有する。状態ビット信号Ｂ₁−Ｂ_NはＲＡＭ５０のＸデコーダユニット５１にＮビットアドレス信号として並列に供給され、状態ビット信号Ｃ₁−Ｃ_ZはＹデコーダユニット５２にＺビットアドレス信号として並列に供給される。どの時点においても、ビット信号Ｂ₁ −Ｂ_Nは、アレイ５３のセルの１つの行のアドレスに対応するＮビット２進値（Ｂ₁はその最上位ビットを定め、Ｂ_Nはその最下位ビットを定める）を定め、ビット信号Ｃ₁−Ｃ_zは、アレイ５３のセルの１つの列のアドレスに対応するＺビット２進値（Ｃ₁はその最上位ビットを定め、Ｃ_Zはその最下位ビットを定める）を定める。また、どの時点においても信号Ｂ₁−Ｂ_NのＮビット２進値は、ＤＳＰ２０の動作条件も示しており（動作条件は信号Ｂ₁−Ｂ_Nが発せられるＤＳＰ２０のＮ個のノードまたは要素の状態または条件により定められる）、どの時点においても信号Ｃ₁−Ｃ_ZのＺビット２進値はＤＳＰ２０の別の動作条件を示している（動作条件は信号Ｃ₁−Ｃ_Zが発せられるＤＳＰ２０のＺ個のノードまたは要素の状態または条件により定められる）。デコーダユニット５１および５２は信号Ｂ₁ −Ｂ_Nおよび信号Ｃ₁−Ｃ_Zにより定められる２進値の各対に応答してアレイ５３の異なるセルを選択する。ＲＡＭ５０は選択されたセルの内容（２進信号Ｋ_1m）をブレークポイント信号としてＤＳＰ２０にアサートする。ＤＳＰ２０は特定の値を有するそのようなブレークポイント信号の各々に応答してＤＳＰ２０のある動作（またはいくつかの、またはすべての動作）を停止する。ブレークポイント信号Ｋ_1mは、アドレス信号のビットのＭ×Ｑ通りの可能な組合せのうちの１つにより定められる値を有し、ここでＭ＝２^Nであり、Ｑ＝２^Zである。このように、ブレークポイント信号Ｋ_1mの値はＤＳＰ２０のＭ×Ｑ個の可能な動作条件のうちの１つを示している。そのセルアレイが複数の列のセルを含む（たとえばＺ個の列を含むセルアレイであって、各列がＮ個のセルを含む）メモリ回路を用いることで、この発明のシステムは、（Ｎ個のセルを含む）このような列を１つしか含まないセルアレイを用いた場合に可能であるよりも大きい組の状態ビットを示すブレークポイント信号を生成することができる。高容量ＲＡＭチップは（低コストで）市販されている。多くの場合、メモリ回路に（１つ以上のアドレス信号として）並列にアサートされる状態ビット信号の可能な組の各々に対する所望の量のデータ（たとえば１ビット）をストアするための十分な数のセルを含む市販のＲＡＭチップ（これは１つ以上のＲＡＭチップにより構成されていてもよい）の最も安価な組合せを用いてこの発明のメモリ回路を実現することが好ましいであろう。たとえば、Ｎ ×Ｚ個の状態ビット信号がメモリ回路へ並列にアサートされる場合、典型的には、１つのチップの実現例の方がＺ個のチップの実現例より低コストで実現できる場合はメモリ回路をＺ個のＲＡＭチップ（各々が一列のＮ個のセルを有する）ではなく、単一のＲＡＭチップ（Ｚ列のＮ個のセル、または１列のＮ×Ｚ個のセルを有する）として実現するのが好ましい。さらに別の代替の実施例では、図４のＲＡＭ回路４１−４３（または図７の１つ以上のＲＡＭチップ９２−１００）が図６のマルチチップＲＡＭ回路により置換される。図６の回路は第１の段のＲＡＭ回路および第２の段のＲＡＭ回路を含み、第１の段は第１のＲＡＭチップ６０（８×１アレイのメモリセルを含む）および第２のＲＡＭチップ６１（１６×１アレイのメモリセルを含む）からなり、第２の段はＲＡＭチップ６２（４×１アレイのメモリセルを含む）からなる。図４の実施例のように、ビット信号Ｂ₁、Ｂ₂およびＢ₃はプロセッサ４０からアドレス信号としてＲＡＭ６０に並列にアサートされ、これに応答してＲＡＭ６０はそのようなアドレス信号の各々により選択されるセルの内容（２進信号Ｉ_i ）をアサートする。同様に、ビット信号Ｂ₁、Ｂ₂、Ｂ₄およびＢ₅はプロセッサ４０からアドレス信号としてＲＡＭ６１に並列にアサートされ、これに応答してＲＡＭ６１はそのようなアドレス信号の各々により選択されるセルの内容（２進信号Ｊ_j）をアサートする。信号Ｉ_iおよび信号Ｊ_jはＲＡＭ６２に２ビットアドレス信号として供給され、これに応答してＲＡＭ６２はそのようなアドレス信号により選択されるセルの内容（２進信号Ｌ_m、ここでｍ＝１、２、３または４）をアサートする。ＲＡＭ６０のメモリアレイは８個のセル（その各々は３ビットアドレス信号の異なる値により選択される）を有し、ＲＡＭ６１のメモリアレイは１６個のセル（その各々は４ビットアドレス信号の異なる値により選択される）を有するため、ブレークポイント信号Ｌ_mは、プロセッサ４０からのアドレス信号のビットの１２８通りの可能な組合せのうちの１つにより定められる値を有し、このためブレークポイント信号Ｌ_mの値はブロセッサ４０の１２８個の可能な動作条件のうちの１つを示している。図６の２段の実施例における変形例は図６に示される回路とは以下の１つ以上の点において異なっていてもよい。すなわち、ＲＡＭ回路のさらなる段を含んでいてもよく、ＲＡＭ回路の各段はどんな所望の数のＲＡＭ回路を含んでいてもよく、各段における各ＲＡＭ回路はどんな所望の数のメモリセルを含んでいてもよい。図７は、デジタル信号処理システム７０を含む、この発明のブレークポイントシステムの別の実施例である。ＤＳＰシステム７０は、アドレスバス８０にわたって送信されるアドレス信号によりプログラムメモリ７４からの命令を命令バス８２にわたってアクセスするプロセッサ７２を含む。ブロセッサ７２はまた、アドレスバス８４およびアドレスバス８８にわたってそれぞれ対応のデータメモリメモリ７６およびデータメモリ７８に送信されるアドレス信号によってデータバス８６およびデータバス９０にわたってデータメモリ７６およびデータメモリ７８からのデータにアクセスする。ブレークポイントユニットは、ＲＡＭチップ９２、９４、９６、９８および１００と、論理回路１０２と、ブレークポイント信号を発生するためのカウンタ１０４とを含む。ブレークポイント信号は「停止」値または「非停止」値のいずれかを有する（カウンタ１０４から出力される）２進信号であり、これはＤＳＰ９０にアサートされる。ＲＡＭチップ９２、９４、９６、９８および１００の各々は１つのメモリセルアレイを有し、ＤＳＰ９０からのマルチビットのアドレス信号に応答してそのアレイの選択されたセルからデータ値を論理回路１０２に出力する。特に、ＲＡＭチップ９２、９４、９６、９８および１００は内部バス８０、８４、８６、８８および９０からのアドレスおよびデータ信号に対応するバス８１、８５、８７、８９および９１上の信号をモニタする。このように、ＤＳＰシステム７０によるプログラムおよびデータメモリ７４、７６および７８へのアクセスは予め定められた条件についてモニタされる。各ＲＡＭチップのアレイの各セルはマイクロプロセッサ１０６からその中へデータを書込むことによってプログラムすることができる（プログラミングおよび再プログラミングの間、マイクロプロセッサ１０６はまた、プログラムされる各ＲＡＭチップへ適当なアドレス信号を供給する）。所望であればいつでも、マイクロプロセッサ１０６はＲＡＭチップのすべてまたは選択されたもののメモリセルアレイを異なったアレイのデータ値でプログラムし直すことができる。典型的に、各メモリアレイの各セルには１つの２進ビットがストアされる。ＤＳＰシステム７０からＲＡＭ９２−１００に供給される信号の各々は複数の信号ビットからなり、各ビットはＤＳＰシステム７０内の現在の状態または条件を示している。どの時点においても、信号ビットはＲＡＭ９２−１００のうちの１つのセルアレイのうちの１つのセルのアドレスに対応するマルチビット２進値を定める。各ＲＡＭ内のデコーダ回路はＲＡＭ入力において受取った信号ビットにより定められる各マルチビット２進値に応答してＲＡＭのアレイの異なるセルを選択し、ＲＡＭは選択されたセルの内容（典型的に１つの２進ビット）を組合せ論理回路１０２に出力する。回路１０２は、ＲＡＭ９２−１００から回路１０２に入力されるデータの所望の論理的組合せを示す１つの２進ビットＫ_mを生成するのに十分な数のＡＮＤゲートおよび／またはＯＲゲートを含む。２進ビットＫ_mの特定のレベル（論理１または０を示すレベル）によりカウンタ１０４がトリガされる。カウンタ（またはトリガ信号のアサーションの後の予め定められた時間において信号を発生するための他の手段）１０４は、ある特定の回数トリガされるどこれに応答してブレークポイント信号をアサートする（好ましくは、予め定められた時間はマイクロプロセッサ１０６からのカウンタ１０４への適当な制御信号のアサーションにより制御することができる）。ＤＳＰシステム７０は「停止」値を有するそのようなブレークポイント信号の各々に応答してその動作のいくつか，またはすべてを停止する。一例では、論理「１」を示すレベルを有するカウンタ１０４の出力においてアサートされる２進ブレークポイント信号に応答して、システム７０はその動作のいくつか，またはすべてを停止する。この発明のシステムの代替の実施例では、ＤＳＰ２０またはＤＳＰ７０は、メモリベースのブレークポイントユニットによりモニタされる信号ビットを出力し、かつ状態ビットに応答してメモリ回路により生成されるブレークポイント信号を処理するための手段を含む何らかの他の処理回路またはシステムにより置換される。そのような処理回路またはシステムの一例は、外部装置からの命令に応答して内部制御信号のシーケンスをアサートするための（上述のＤＳＰのようなプログラムメモリおよびプログラム制御ユニットではなく）状態機械を含む集積回路である。図３−図７に関連して説明したシステム（およびその変形例）により実現される方法はこの発明の範囲内に含まれる。好ましい実施例では、この発明の方法は、（ａ）Ｎ個の状態ビット（ここでＮは１より大きい整数であり、各状態ビットは第１の回路の状態（第１の回路のノードまたは要素の状態または動作条件）を示している）をメモリセルのアレイを含むメモリ回路にアサートするステップと、（ｂ）少なくとも１つのサブセットのＮ個の状態ビットに応答してセルのうちの選択されたものからブレークポイント信号の値を定めるための第１のデータを読むステップとを含む。任意には、この発明はまた、（ｃ）第２のサブセットのＮ個の状態ビットに応答してセルのうちの別のものからブレークポイント信号の値を定めるための第２のデータを読むステップと、（ｄ）論理回路において第１のデータおよび第２のデータを処理して前記値を有するブレークポイント信号を生成するステップとを含む。あるいは、ステップ（ｂ）において生成される第１のデータは前記値を有するブレークポイント信号である。別の階級の代替の実施例では、ステップ（ｂ）は、前記サブセットのＮ個の状態ビットをアドレスビットとして第１の段のメモリ回路内のメモリ回路へアサートすることによって実行され、方法はまた、（ｃ）第２のサブセットのＮ個の状態ビットの、第１の段のメモリ回路における第２のメモリ回路へのアサーションに応答して、セルのうちの別のものからブレークポイント信号の値を定めるための第２のデータを読むステップと、（ｄ）第１のデータおよび第２のデータをアドレスビットとして第２の段のメモリ回路内の第３のメモリ回路にアサートして、これに応答して前記値を有するブレークポイント信号を第３のメモリ回路から読むステップとを含む。好ましくは、方法はまた、（ｅ）ブレークポイント信号を第１の回路にアサートするステップと、（ｆ）ブレークポイント信号の第１の値に応答して第１の回路の動作を停止するステップとを含む。

【手続補正書】特許法第１８４条の４第４項【提出日】平成１０年１１月９日（１９９８．１１．９）【補正内容】請求の範囲１．第１の回路の動作を制御するためのブレークポイント信号を生成する方法であって、（ａ）前記第１の回路からの少なくとも２つの状態ビットをメモリ回路にアサートするステップを含み、前記状態ビットの各々は前記第１の回路の状態を示し、前記メモリ回路は少なくとも第１のメモリおよび第２のメモリを備えた第１の段を含み、前記第１および第２のメモリは第１および第２のサブセットの状態ビットによりアドレス可能なそれぞれ対応の第１および第２のアレイのメモリセルを有し、前記サブセットの状態ビットはアドレスビットとして前記第１および第２のメモリにアサートされ、前記方法はさらに（ｂ）アドレスビットとして前記第１のメモリにアサートされる前記第１のサブセットの状態ビットに応答して、前記ブレークポイント信号の値を定めるための第１のデータを前記第１のアレイのメモリセルのうちのセルの選択された１つから読むステップと、（ｃ）アドレスビットとして前記第２のメモリにアサートされる前記第２のサブセットの状態ビットに応答して、前記ブレークポイント信号の前記値を定めるための第２のデータを前記第２のアレイのメモリセルのうちのセルの選択された１つから読むステップと、（ｄ）前記第１のデータおよび前記第２のデータをアドレスビットとして第２の段の前記メモリ回路の第３のメモリにアサートして、前記アサートされた第１および第２のデータに応答して、前記第３のメモリに含まれる第３のアレイのメモリセルの選択されたセルから第３のデータを読むステップと、（ｅ）前記第３のデータを処理して前記値を有する前記ブレークポイント信号を生成するステップとを含む、方法。２．ステップ（ｅ）は前記第３のデータをカウンタにアサートするステップを含み、前記カウンタは前記第１の回路からの前記状態ビットに対するブレークポイント条件に対応する値を前記第３のデータが有するところでは必ずインクリメントされ、ステップ（ｅ）はさらにステップ（ａ）−ステップ（ｄ）を繰返すステップと、前記カウンタにアサートされる前記第３のデータにより定められるように、予め定められた数のブレークポイント条件が発生した後にブレークポイント信号を生成するステップとを含む、請求項１に記載の方法。３．（削除）４．（削除）５．前記第３のデータは２進値を示しており、ステップ（ｅ）は前記第３のデータを前記ブレークポイント信号として前記第１の回路にアサートするステップを含み、前記ブレークポイント信号の値は前記２進値である、請求項１に記載の方法。６．前記第１の回路はデジタル信号プロセッサであり、前記方法はまた（ｆ）前記値を有する前記ブレークポイント信号を前記デジタル信号プロセッサにアサートするステップと、（ｇ）前記ブレークポイント信号に応答して前記デジタル信号プロセッサの動作を停止するステップとを含む、請求項１に記載の方法。７．前記第１、第２および第３のメモリはランダムアクセスメモリ回路であり、前記方法はまたステップ（ａ）の前に、前記第１、第２および第３のアレイのセルを所望のデータ値でプログラムするステップを含み、前記第１、第２および第３のデータは前記所望のデータ値として含まれる、請求項１に記載の方法。８．システムであって、第１の回路を含み、前記第１の回路は処理手段と前記第１の回路の状態を示す少なくとも２つの状態ビットをアサートするための手段とを含み、前記システムはさらに前記第１の回路に接続され前記状態ビットを受け、かつ前記状態ビットにより定められる値を有するブレークポイント信号を生成するためのメモリ手段を含み、前記メモリ手段は第１の段のメモリ回路および第２の段のメモリ回路を含み、前記第１の段のメモリ回路は、第１のアレイのメモリセルと、少なくとも１つのサブセットの前記状態ビットに応答して第１のデータを前記第１のアレイのセルのうちの選択された１つから読むための第１の手段とを有する第１のメモリを含んでおり、前記第１の段のメモリ回路はまた、第２のアレイのメモリセルと、少なくとも１つのサブセットの前記状態ビットに応答して第２のデータを前記第２のアレイのセルのうちの選択された１つから読むための第２の手段とを有する第２のメモリを含んでおり、前記第２の段のメモリ回路は前記第１の段に接続されそこから前記第１および第２のデータを受け、前記第２の段は、第３のアレイのメモリセルと、前記第１および第２のデータに応答して第３のデータを前記第３のアレイのセルのうちの選択された１つから読むための第３の手段とを有する第３のメモリを含んでおり、前記第２の段はまた、前記値を有する前記ブレークポイント信号を生成するために前記第３のデータを処理するための手段を含む、システム。９．前記メモリ手段の前記第１、第２および第３メモリは、各々が集積回路として実現されるランダムアクセスメモリであり、前記第３のデータは前記ブレークポイント信号であり、前記第３のデータは２進値を示し、前記ブレークポイント信号の値は前記２進値であり、前記メモリ手段の前記第２の段の前記処理手段は前記値を有する前記ブレークポイント信号を前記第１の回路にアサートする、請求項８に記載のシステム。１０．前記状態ビットの各々は２進ビットであり、前記メモリ手段の前記第１、第２および第３のメモリは、各々が集積回路として実現されるランダムアクセスメモリであり、前記読むための第１の手段および前記読むための第２の手段はそれぞれ、前記第１および第２メモリのセルのそれぞれ対応の第１および第２のアレイのうちの選択されたセルに対応するアドレスビットとしての状態ビットを受けかつ扱い、前記読むための第３の手段は前記第３のメモリのセルの前記第３のアレイのうちの選択されたセルに対応するアドレスビットとしての第１のデータおよび第２のデータを受け、かつ扱い、前記第１、第２および第３のメモリは、各々が前記それぞれ対応の第１のデータ、第２のデータおよび第３のデータとして１ビット出力をもたらす単一ビット幅メモリである、請求項８に記載のシステム。１１．前記状態ビットの各々は２進ビットであり、前記メモリ手段の前記第１、第２および第３のメモリは、各々が集積回路として実現されるランダムアクセスメモリであり、前記メモリ手段の少なくとも１つの前記メモリは、前記状態ビットを介してモニタされる複数の別個のクラスの条件を規定するマルチビット出力をもたらすマルチビット幅メモリである、請求項８に記載のシステム。１２．システムであって、前記メモリ手段の前記第３のメモリに接続され前記第３のデータを受けるカウンタをさらに含み、前記カウンタは前記第１の回路からの前記状態ビットに対するブレークポイント条件に対応する前記第３のデータに応答してインクリメントされ、前記カウンタは、前記カウンタが前記予め定められた数にインクリメントされることにより定められるように、予め定められた数のブレークポイント条件が発生した後にブレークポイント信号をもたらす出力を有する、請求項８に記載のシステム。１３．（削除）１４．（削除）１５．（削除）１６．（削除）１７．前記第１の回路はデジタル信号プロセッサであり、前記メモリ手段は前記値を有する前記ブレークポイント信号を前記デジタル信号プロセッサにアサートする手段を含み、前記デジタル信号プロセッサは前記値を有する前記ブレークポイント信号に応答して前記処理手段の動作を停止するための手段を含む、請求項８に記載のシステム。１８．前記第１の回路はマイクロコントローラである、請求項８に記載のシステム。１９．前記第１の回路はロジックアナライザである、請求項８に記載のシステム。２０．前記第１、第２および第３のメモリはランダムアクセスメモリであり、前記システムはまた前記第１、第２および第３のメモリのセルを所望のデータ値でプログラムするための手段を含み、前記第１、第２および第３のデータが前記所望のデータ値として含まれる、請求項８に記載のシステム。２１．システムであって、第１の回路を含み、前記第１の回路は処理手段と、前記第１の回路の状態を示す少なくとも２つの状態ビットをアサートするための手段とを含み、前記システムはさらに前記第１の回路に接続され前記状態ビットを受け、かつ前記第１の回路に関するブレークポイント条件の発生を示す値を有する出力データを生成するためのメモリ手段を含み、前記メモリ手段は、前記メモリセルにストアされる前記データを読むための前記状態ビットによりアドレスされるメモリセルの少なくとも１つのアレイを含んでおり、前記システムはさらに前記メモリ手段に接続されそこから前記出力データを受けるためのカウンタを含み、前記カウンタはブレークポイント条件に対応する出力データに応答してインクリメントされ、前記カウンタは、前記データにより前記予め定められた数にインクリメントされる前記カウンタにより定められるように、予め定められた数のブレークポイント条件が発生した後にブレークポイント信号をもたらす出力を有し、前記第１の回路は前記カウンタ出力に接続されそこがら前記ブレークポイント信号を受ける、システム。【手続補正書】【提出日】平成１１年１２月２４日（１９９９．１２．２４）【補正内容】請求の範囲１．第１の回路の動作を制御するためのブレークポイント信号を生成する方法であって、（ａ）前記第１の回路からの少なくとも２つの状態ビットをメモリ回路にアサートするステップを含み、前記状態ビットの各々は前記第１の回路の状態を示し、前記メモリ回路は少なくとも第１のメモリおよび第２のメモリを備えた第１の段を含み、前記第１および第２のメモリは第１および第２のサブセットの状態ビットによりアドレス可能なそれぞれ対応の第１および第２のアレイのメモリセルを有し、前記サブセットの状態ビットはアドレスビットとして前記第１および第２のメモリにアサートされ、前記方法はさらに（ｂ）アドレスビットとして前記第１のメモリにアサートされる前記第１のサブセットの状態ビットに応答して、前記ブレークポイント信号の値を定めるための第１のデータを前記第１のアレイのメモリセルのうちのセルの選択された１つから読むステップと、（ｃ）アドレスビットとして前記第２のメモリにアサートされる前記第２のサブセットの状態ビットに応答して、前記ブレークポイント信号の前記値を定めるための第２のデータを前記第２のアレイのメモリセルのうちのセルの選択ざれた１つから読むステップと、（ｄ）前記第１のデータおよび前記第２のデータをアドレスビットとして第２の段の前記メモリ回路の第３のメモリにアサートして、前記アサートされた第１および第２のデータに応答して、前記第３のメモリに含まれる第３のアレイのメモリセルの選択されたセルから第３のデータを読むステップと、（ｅ）前記第３のデータを処理して前記値を有する前記ブレークポイント信号を生成するステップとを含む、方法。２．ステップ（ｅ）は前記第３のデータをカウンタにアサートするステップを含み、前記カウンタは前記第１の回路がらの前記状態ビットに対するブレークポイント条件に対応する値を前記第３のデータが有するところでは必ずインクリメントされ、ステップ（ｅ）はさらにステップ（ａ）−ステップ（ｄ）を繰返すステップと、前記カウンタにアサートされる前記第３のデータにより定められるように、予め定められた数のブレークポイント条件が発生した後にブレークポイント信号を生成するステップとを含む、請求項１に記載の方法。３．前記第３のデータは２進値を示しており、ステップ（ｅ）は前記第３のデータを前記ブレークポイント信号として前記第１の回路にアサートするステップを含み、前記ブレークポイント信号の値は前記２進値である、請求項１に記載の方法。４．前記第１の回路はデジタル信号プロセッサであり、前記方法はまた（ｆ）前記値を有する前記ブレークポイント信号を前記デジタル信号プロセッサにアサートするステップと、（ｇ）前記ブレークポイント信号に応答して前記デジタル信号プロセッサの動作を停止するステップとを含む、請求項１に記載の方法。５．前記第１、第２および第３のメモリはランダムアクセスメモリ回路であり、前記方法はまたステップ（ａ）の前に、前記第１、第２および第３のアレイのセルを所望のデータ値でプログラムするステップを含み、前記第１、第２および第３のデータは前記所望のデータ値として含まれる、請求項１に記載の方法。６．システムであって、第１の回路を含み、前記第１の回路は処理手段と前記第１の回路の状態を示す少なくとも２つの状態ビットをアサートするための手段とを含み、前記システムはさらに前記第１の回路に接続され前記状態ビットを受け、かつ前記状態ビットにより定められる値を有するブレークポイント信号を生成するためのメモリ手段を含み、前記メモリ手段は第１の段のメモリ回路および第２の段のメモリ回路を含み、前記第１の段のメモリ回路は、第１のアレイのメモリセルと、少なくとも１つのサブセットの前記状態ビットに応答して第１のデータを前記第１のアレイのセルのうちの選択された１つから読むための第１の手段とを有する第１のメモリを含んでおり、前記第１の段のメモリ回路はまた、第２のアレイのメモリセルと、少なくとも１つのサブセットの前記状態ビットに応答して第２のデータを前記第２のアレイのセルのうちの選択された１つから読むための第２の手段とを有する第２のメモリを含んでおり、前記第２の段のメモリ回路は前記第１の段に接続されそこから前記第１および第２のデータを受け、前記第２の段は、第３のアレイのメモリセルと、前記第１および第２のデータに応答して第３のデータを前記第３のアレイのセルのうちの選択された１つから読むための第３の手段とを有する第３のメモリを含んでおり、前記第２の段はまた、前記値を有する前記ブレークポイント信号を生成するために前記第３のデータを処理するための手段を含む、システム。７．前記メモリ手段の前記第１、第２および第３メモリは、各々が集積回路として実現されるランダムアクセスメモリであり、前記第３のデータは前記ブレークポイント信号であり、前記第３のデータは２進値を示し、前記ブレークポイント信号の値は前記２進値であり、前記メモリ手段の前記第２の段の前記処理手段は前記値を有する前記ブレークポイント信号を前記第１の回路にアサートする、請求項６に記載のシステム。８．前記状態ビットの各々は２進ビットであり、前記メモリ手段の前記第１、第２および第３のメモリは、各々が集積回路として実現されるランダムアクセスメモリであり、前記読むための第１の手段および前記読むための第２の手段はそれぞれ、前記第１および第２メモリのセルのそれぞれ対応の第１および第２のアレイのうちの選択されたセルに対応するアドレスビットとしての状態ビットを受けかつ扱い、前記読むための第３の手段は前記第３のメモリのセルの前記第３のアレイのうちの選択されたセルに対応するアドレスビットとしての第１のデータおよび第２のデータを受け、かつ扱い、前記第１、第２および第３のメモリは、各々が前記それぞれ対応の第１のデータ、第２のデータおよび第３のデータとして１ビット出力をもたらす単一ビット幅メモリである、請求項６に記載のシステム。９．前記状態ビットの各々は２進ビットであり、前記メモリ手段の前記第１、第２および第３のメモリは、各々が集積回路として実現されるランダムアクセスメモリであり、前記メモリ手段の少なくとも１つの前記メモリは、前記状態ビットを介してモニタされる複数の別個のクラスの条件を規定するマルチビット出力をもたらすマルチビット幅メモリである、請求項６に記載のシステム。１０．システムであって、前記メモリ手段の前記第３のメモリに接続され前記第３のデータを受けるカウンタをさらに含み、前記カウンタは前記第１の回路からの前記状態ビットに対するブレークポイント条件に対応する前記第３のデータに応答してインクリメントされ、前記カウンタは、前記カウンタが前記予め定められた数にインクリメントされることにより定められるように、予め定められた数のブレークポイント条件が発生した後にブレークポイント信号をもたらす出力を有する、請求項６に記載のシステム。１１．前記第１の回路はデジタル信号プロセッサであり、前記メモリ手段は前記値を有する前記ブレークポイント信号を前記デジタル信号プロセッサにアサートする手段を含み、前記デジタル信号プロセッサは前記値を有する前記ブレークポイント信号に応答して前記処理手段の動作を停止するための手段を含む、請求項６に記載のシステム。１２．前記第１の回路はマイクロコントローラである、請求項６に記載のシステム。１３．前記第１の回路はロジックアナライザである、請求項６に記載のシステム。１４．前記第１、第２および第３のメモリはランダムアクセスメモリであり、前記システムはまた前記第１、第２および第３のメモリのセルを所望のデータ値でプログラムするための手段を含み、前記第１、第２および第３のデータが前記所望のデータ値として含まれる、請求項６に記載のシステム。１５．システムであって、第１の回路を含み、前記第１の回路は処理手段と、前記第１の回路の状態を示す少なくとも２つの状態ビットをアサートするための手段とを含み、前記システムはさらに前記第１の回路に接続され前記状態ビットを受け、かつ前記第１の回路に関するブレークポイント条件の発生を示す値を有する出力データを生成するためのメモリ手段を含み、前記メモリ手段は、前記メモリセルにストアされる前記データを読むための前記状態ビットによりアドレスされるメモリセルの少なくとも１つのアレイを含んでおり、前記システムはさらに前記メモリ手段に接続されそこから前記出力データを受けるためのカウンタを含み、前記カウンタはブレークポイント条件に対応する出力データに応答してインクリメントされ、前記カウンタは、前記データにより前記予め定められた数にインクリメントされる前記カウンタにより定められるように、予め定められた数のブレークポイント条件が発生した後にブレークポイント信号をもたらす出力を有し、前記第１の回路は前記カウンタ出力に接続されそこがら前記ブレークポイント信号を受ける、システム。

Claims

【特許請求の範囲】１．第１の回路の動作を制御するためのブレークポイント信号を生成するための方法であって、（ａ）前記第１の回路からの少なくとも２つの状態ビットをメモリ回路にアサートするステップを含み、前記メモリ回路は少なくとも第１のアレイのメモリセルを含み、前記状態ビットの各々は前記第１の回路の状態を示しており、前記方法はさらに（ｂ）少なくとも１つのサブセットの状態ビットに応答して前記第１のアレイのセルのうちの選択された１つから前記ブレークポイント信号の値を定めるための第１のデータを読むステップを含む、方法。２．前記メモリ回路はまた第２のアレイのメモリセルを含み、前記方法はまた、（ｃ）第２のサブセットの状態ビットに応答して前記第２のアレイのセルのうちの１つからブレークポイント信号の値を定めるための第２のデータを読むステップと、（ｄ）前記第１のデータおよび前記第２のデータを処理して前記値を有する前記ブレークポイント信号を生成するステップとを含む、請求項１に記載の方法。３．ステップ（ｄ）は、前記第１のデータおよび前記第２のデータを論理回路において処理して前記値を有する前記ブレークポイント信号を生成するステップを含む、請求項２に記載の方法。４．前記第１のアレイは第１の段の前記メモリ回路の第１のメモリに含まれており、前記第２のアレイは前記第１の段の前記メモリ回路の第２のメモリに含まれており、ステップ（ｂ）は前記サブセットの状態ビットをアドレスビットとして前記第２のメモリにアサートするステップを含み、ステップ（ｃ）は第２サブセットの状態ビットをアドレスビットとして前記第２のメモリにアサートすることによって前記第２のデータを前記第２のメモリから読むステップを含んでおり、ステップ（ｄ）は前記第１のデータおよび前記第２のデータをアドレスビットとして第２の段の前記メモリ回路における第３のメモリにアサートし、これに応答して、前記値を有する前記ブレークポイント信号を前記第３のメモリから読むステップを含む、請求項２に記載の方法。５．前記第１のデータは２進値を示し、前記方法はまた、（ｃ）前記第１のデータを前記第１の回路に前記ブレークポイント信号としてアサートするステップを含み、前記ブレークポイント信号の値は前記２進値である、請求項１に記載の方法。６．前記第１の回路はデジタル信号プロセッサであり、ステップ（ｂ）は前記値を有する前記ブレークポイント信号を生成するステップを含み、前記方法はまた（ｃ）前記値を有する前記ブレークポイント信号を前記デジタル信号プロセッサにアサートするステップと、（ｄ）前記ブレークポイント信号に応答して前記デジタル信号プロセッサの動作を停止するステップとを含み、請求項１に記載の方法。７．第１のランダムアクセスメモリ回路は第１のアレイのメモリセルを含み、前記方法はまた、ステップ（ａ）の前に、前記第１のアレイの前記セルを所望のデータ値でプログラムするステップを含み、前記第１のデータは前記所望のデータ値の１つである、請求項１に記載の方法。８．システムであって、第１の回路を含み、前記第１の回路は処理手段と前記第１の回路の状態を示す少なくとも２つの状態ビットをアサートするための手段とを含んでおり、前記システムはさらに前記第１の回路に接続され前記状態ビットを受け、かつ前記状態ビットにより定められる値を有するブレークポイント信号を生成するためのメモリ手段を含み、前記メモリ手段は第１のアレイのメモリセルと、前記値を有するブレークポイント信号を定めるための第１のデータを少なくとも１つのサブセットの状態ビットに応答して前記第１のアレイのセルのうちの選択された１つから読むための第１の手段とを含む、システム。９．前記メモリ手段は集積回路として実現されるランダムアクセスメモリであり、前記第１のデータはブレークポイント信号であり、前記第１のデータは２進値を示しており、前記ブレークポイント信号の値は前記２進値である、請求項８に記載のシステム。１０．前記状態ビットの各々は２進ビットであり、前記第１のアレイのメモリセルおよび前記読むための第１の手段は集積回路として実現されるランダムアクセスメモリの要素であり、前記読むための第１の手段はＮ個の前記状態ビットを受け、前記Ｎ個の前記状態ビットに応答して前記第１のデータを読み、前記第１のアレイは前記メモリセルのＭ×１アレイであり、Ｎは１より大きい整数であり、Ｍ＝２^Nである、請求項８に記載のシステム。１１．前記状態ビットの各々は２進ビットであり、前記第１のアレイのメモリセルおよび前記読むための第１の手段は集積回路として実現されるランダムアクセスメモリの要素であり、前記読むための第１の手段は第１の組のＮ個の状態ビットおよび第２の組のＺ個の状態ビットを受け、前記第１の組および前記第２の組の状態ビットに応答して前記第１のデータを読み、前記第１のアレイは前記メモリセルのＭ×Ｑアレイであり、ＮおよびＺの各々は１より大きい整数であり、Ｍ＝２^Nであり、Ｑ＝２^Zである、請求項８に記載のシステム。１２．前記メモリ手段は前記第１のアレイのメモリセルおよび前記読むための第１の手段を含む第１のメモリ回路と、第２のアレイのメモリセルと前記値を有するブレークポイント信号を定めるための第２のデータを第２のサブセットの状態ビットに応答して前記第２のアレイのセルのうちの１つから読むための手段とを含む第２のメモリ回路とを含む、請求項８に記載のシステム。１３．前記第１のメモリ回路および前記第２のメモリ回路の各々は集積回路として実現されるランダムアクセスメモリである、請求項１２に記載のシステム。１４．前記メモリ手段はまた前記値を有する前記ブレークポイント信号を生成するために前記第１のデータおよび前記第２のデータを処理するための手段を含む、請求項１２に記載のシステム。１５．前記処理するための手段は前記値を有する前記ブレークポイント信号を生成するための前記第１のデータおよび前記第２のデータを処理するための論理回路を含む、請求項１４に記載のシステム。１６．前記メモリ手段は前記第１のメモリ回路および前記第２メモリ回路を含む第１の段のメモリ回路と、前記処理するための手段を含む第２の段のメモリ回路とを含み、前記処理するための手段は第３のアレイのメモリセルと、前記第１のデータおよび前記第２のデータをアドレスビットとして受け、かつ前記値を有する前記ブレークポイント信号を前記第１のデータおよび前記第２のデータに応答して第３のアレイのセルのうちの選択された１つから読むための手段とを含む第３のメモリ回路を含む、請求項１４に記載のシステム。１７．前記第１の回路はデジタル信号プロセッサであり、前記メモリ手段は前記値を有する前記ブレークポイント信号を前記デジタル信号プロセッサにアサートする手段を含み、前記デジタル信号プロセッサは前記値を有する前記ブレークポイント信号に応答して前記処理手段の動作を停止するための手段を含む、請求項８に記載のシステム。１８．前記第１の回路はマイクロコントローラである、請求項８に記載のシステム。１９．前記第１の回路はロジックアナライザである、請求項８に記載のシステム。２０．前記メモリ手段は前記第１のアレイおよび前記読むための第１の手段を含む第１のランダムアクセスメモリを含み、前記システムはまた前記第１のアレイのセルを所望のデータ値でプログラムするための手段を含み、前記第１のデータは前記所望のデータ値の１つである、請求項８に記載のシステム。