JP2002373115A - 共有キャッシュメモリのリプレイスメント制御方法及びその装置 - Google Patents
共有キャッシュメモリのリプレイスメント制御方法及びその装置Info
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Abstract
(57)【要約】
【課題】 複数のプロセッサがキャッシュメモリを共有
するマルチプロセッサシステムにおいて、或るプロセッ
サがアクセス対象にしているブロックの写しが、他のプ
ロセッサがアクセス対象にしているブロックの写しで置
き換えられることに起因して発生するミスヒット（プロ
セッサ間の競合ミス）をなくすことにより、マルチプロ
セッサシステムの処理速度を向上させる。 【解決手段】 置き換え対象選択回路303 は、キャッシ
ュメモリの複数のウェイを、プロセッサ毎のグループに
グループ分けして管理している。ミスヒットが発生した
場合、上記ミスヒットの原因となるメモリアクセスを行
ったプロセッサ用にグループ分けしてあるウェイの中か
ら、置き換え対象にするウェイを１つ選択する。その
際、LRU ビット保持部302 が保持しているLRU ビットに
基づいて、上記グループ中のウェイの中から、参照順が
最も古いウェイを選択する。
するマルチプロセッサシステムにおいて、或るプロセッ
サがアクセス対象にしているブロックの写しが、他のプ
ロセッサがアクセス対象にしているブロックの写しで置
き換えられることに起因して発生するミスヒット（プロ
セッサ間の競合ミス）をなくすことにより、マルチプロ
セッサシステムの処理速度を向上させる。 【解決手段】 置き換え対象選択回路303 は、キャッシ
ュメモリの複数のウェイを、プロセッサ毎のグループに
グループ分けして管理している。ミスヒットが発生した
場合、上記ミスヒットの原因となるメモリアクセスを行
ったプロセッサ用にグループ分けしてあるウェイの中か
ら、置き換え対象にするウェイを１つ選択する。その
際、LRU ビット保持部302 が保持しているLRU ビットに
基づいて、上記グループ中のウェイの中から、参照順が
最も古いウェイを選択する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のプロセッサ
がｎウェイセットアソシアティブ方式（ｎは２以上）の
キャッシュメモリを共有するマルチプロセッサシステム
に関し、特に、ミスヒットが発生した際に行うリプレイ
スメントの制御技術に関する。
がｎウェイセットアソシアティブ方式（ｎは２以上）の
キャッシュメモリを共有するマルチプロセッサシステム
に関し、特に、ミスヒットが発生した際に行うリプレイ
スメントの制御技術に関する。
【０００２】
【従来の技術】情報処理システムの処理性能を向上させ
るため、複数のプロセッサからなるマルチプロセッサシ
ステムを使用するということは、従来から行われてい
る。また、デバイス技術の進歩した現在では、１チップ
上にマルチプロセッサシステムを構成したオンチップマ
ルチプロセッサシステムも実現可能になっている。マル
チプロセッサシステムやオンチップマルチプロセッサシ
ステムでは、キャッシュメモリのヒット率を向上させた
り、キャッシュメモリＴＯレジスタのデータ転送に要す
るサイクル数を短縮するために、キャッシュ構成の研究
や発明が盛んになされている。
るため、複数のプロセッサからなるマルチプロセッサシ
ステムを使用するということは、従来から行われてい
る。また、デバイス技術の進歩した現在では、１チップ
上にマルチプロセッサシステムを構成したオンチップマ
ルチプロセッサシステムも実現可能になっている。マル
チプロセッサシステムやオンチップマルチプロセッサシ
ステムでは、キャッシュメモリのヒット率を向上させた
り、キャッシュメモリＴＯレジスタのデータ転送に要す
るサイクル数を短縮するために、キャッシュ構成の研究
や発明が盛んになされている。
【０００３】キャッシュ構成方式には、複数のプロセッ
サ毎に個別のキャッシュメモリを持たせるプライベート
キャッシュ方式と、複数のプロセッサ間でキャッシュメ
モリを共有する共有キャッシュ方式とがある。共有キャ
ッシュ方式は、プライベートキャッシュ方式に比較し
て、メモリ素子数を少なくすることができるので、チッ
プ面積に制限のあるオンチップマルチプロセッサシステ
ムや、小型化，低コスト化が重視される用途では有利で
ある。
サ毎に個別のキャッシュメモリを持たせるプライベート
キャッシュ方式と、複数のプロセッサ間でキャッシュメ
モリを共有する共有キャッシュ方式とがある。共有キャ
ッシュ方式は、プライベートキャッシュ方式に比較し
て、メモリ素子数を少なくすることができるので、チッ
プ面積に制限のあるオンチップマルチプロセッサシステ
ムや、小型化，低コスト化が重視される用途では有利で
ある。
【０００４】以下に、図６，図７を参照して共有キャッ
シュ方式を採用した従来の一般的なマルチプロセッサシ
ステムの動作を説明する。
シュ方式を採用した従来の一般的なマルチプロセッサシ
ステムの動作を説明する。
【０００５】図６に示すように、共有キャッシュ方式を
採用したマルチプロセッサシステムは、プロセッサＰ
０，Ｐ１と、キャッシュコントローラＣＣと、キャッシ
ュメモリＢＳと、メインメモリＭＳとから構成されてい
る。尚、キャッシュメモリＢＳは、４ウェイセットアソ
シアティブ方式のものとする。また、ミスヒット時のブ
ロックの置き換えは、ＬＲＵ法により行うとする。
採用したマルチプロセッサシステムは、プロセッサＰ
０，Ｐ１と、キャッシュコントローラＣＣと、キャッシ
ュメモリＢＳと、メインメモリＭＳとから構成されてい
る。尚、キャッシュメモリＢＳは、４ウェイセットアソ
シアティブ方式のものとする。また、ミスヒット時のブ
ロックの置き換えは、ＬＲＵ法により行うとする。
【０００６】今、例えば、プロセッサＰ０が、ブロック
Ａ，Ｂ内のアドレスを順次出力し、次いで、プロセッサ
Ｐ１がブロックＣ，Ｄ，Ｅ内のアドレスを順次出力し、
その後、プロセッサＰ０が再びブロックＡ，Ｂ内のアド
レスを順次出力したとする。尚、上記各ブロックＡ〜Ｅ
は、全て同一のセットｉ内のブロックであり、キャッシ
ュメモリＢＳは、初期状態であるとする。
Ａ，Ｂ内のアドレスを順次出力し、次いで、プロセッサ
Ｐ１がブロックＣ，Ｄ，Ｅ内のアドレスを順次出力し、
その後、プロセッサＰ０が再びブロックＡ，Ｂ内のアド
レスを順次出力したとする。尚、上記各ブロックＡ〜Ｅ
は、全て同一のセットｉ内のブロックであり、キャッシ
ュメモリＢＳは、初期状態であるとする。
【０００７】プロセッサＰ０がブロックＡ，Ｂ内のアド
レスを出力し、その後、プロセッサＰ１がブロックＣ，
Ｄ内のアドレスを出力すると、図７（１）に示すよう
に、キャッシュメモリＢＳのセットｉのウェイ０，１，
２，３にブロックＡ，Ｂ，Ｃ，Ｄの写しが格納される。
レスを出力し、その後、プロセッサＰ１がブロックＣ，
Ｄ内のアドレスを出力すると、図７（１）に示すよう
に、キャッシュメモリＢＳのセットｉのウェイ０，１，
２，３にブロックＡ，Ｂ，Ｃ，Ｄの写しが格納される。
【０００８】その後、プロセッサＰ１が、ブロックＥ内
のアドレスを出力すると、図７（２）に示すように、ミ
スヒットが発生し、ウェイ０に格納されていたブロック
Ａの写しがブロックＥの写しに置き換えられる。更に、
プロセッサＰ０が、ブロックＡ内のアドレスを出力する
と、図７（３）に示すように、ミスヒットが発生し、ウ
ェイ１に格納されていたブロックＢの写しがブロックＡ
の写しに置き換えられる。そして、最後にプロセッサＰ
０がブロックＢ内のアドレスを出力すると、図７（４）
に示すように、ミスヒットが発生し、ウェイ２に格納さ
れていたブロックＣの写しがブロックＢの写しに置き換
えられる。
のアドレスを出力すると、図７（２）に示すように、ミ
スヒットが発生し、ウェイ０に格納されていたブロック
Ａの写しがブロックＥの写しに置き換えられる。更に、
プロセッサＰ０が、ブロックＡ内のアドレスを出力する
と、図７（３）に示すように、ミスヒットが発生し、ウ
ェイ１に格納されていたブロックＢの写しがブロックＡ
の写しに置き換えられる。そして、最後にプロセッサＰ
０がブロックＢ内のアドレスを出力すると、図７（４）
に示すように、ミスヒットが発生し、ウェイ２に格納さ
れていたブロックＣの写しがブロックＢの写しに置き換
えられる。
【０００９】
【発明が解決しようとする課題】上述したように、従来
の技術では、複数のプロセッサＰ０，Ｐ１が同一のセッ
トｉ内の多数のブロック（ウェイ数以上のブロック）を
アクセスするような場合、或るプロセッサがアクセス対
象にしているブロックの写しが、他のプロセッサがアク
セス対象にしているブロックの写しに置き換えられるこ
とに起因するミスヒット（プロセッサ間の競合ミス）が
発生してしまう。図７の例では、同図（２）において、
ウェイ０に格納されていたブロックＡの写しがブロック
Ｅの写しに置き換えられることに起因する、同図
（３），（４）に示すミスヒットがこれに当たる。そし
て、プロセッサ間の競合ミスが発生した場合には、置き
換えが行われるため、マルチプロセッサシステムの処理
速度が低下してしまうという問題がある。
の技術では、複数のプロセッサＰ０，Ｐ１が同一のセッ
トｉ内の多数のブロック（ウェイ数以上のブロック）を
アクセスするような場合、或るプロセッサがアクセス対
象にしているブロックの写しが、他のプロセッサがアク
セス対象にしているブロックの写しに置き換えられるこ
とに起因するミスヒット（プロセッサ間の競合ミス）が
発生してしまう。図７の例では、同図（２）において、
ウェイ０に格納されていたブロックＡの写しがブロック
Ｅの写しに置き換えられることに起因する、同図
（３），（４）に示すミスヒットがこれに当たる。そし
て、プロセッサ間の競合ミスが発生した場合には、置き
換えが行われるため、マルチプロセッサシステムの処理
速度が低下してしまうという問題がある。
【００１０】そこで、本発明の目的は、プロセッサ間の
競合ミスの発生を防止することにある。
競合ミスの発生を防止することにある。
【００１１】
【課題を解決するための手段】本発明は、上記目的を達
成するため、複数のプロセッサがｎウェイセットアソシ
アティブ方式のキャッシュメモリを共有するマルチプロ
セッサシステムにおいて、前記キャッシュメモリの複数
のウェイを前記各プロセッサ毎のグループにグループ分
けし、ミスヒットが発生した時、前記ミスヒットの原因
となるメモリアクセスを行ったプロセッサにグループ分
けされているウェイの中から、置き換えの対象にするウ
ェイを１つ選択する。
成するため、複数のプロセッサがｎウェイセットアソシ
アティブ方式のキャッシュメモリを共有するマルチプロ
セッサシステムにおいて、前記キャッシュメモリの複数
のウェイを前記各プロセッサ毎のグループにグループ分
けし、ミスヒットが発生した時、前記ミスヒットの原因
となるメモリアクセスを行ったプロセッサにグループ分
けされているウェイの中から、置き換えの対象にするウ
ェイを１つ選択する。
【００１２】この構成によれば、或るプロセッサのメモ
リアクセスを原因とするミスヒットが発生した場合、置
き換えの対象にするウェイが、各プロセッサ毎のウェイ
のグループの内の、上記或るプロセッサに対応するグル
ープ内のウェイに制限されるので、プロセッサ間の競合
ミスが発生することはない。
リアクセスを原因とするミスヒットが発生した場合、置
き換えの対象にするウェイが、各プロセッサ毎のウェイ
のグループの内の、上記或るプロセッサに対応するグル
ープ内のウェイに制限されるので、プロセッサ間の競合
ミスが発生することはない。
【００１３】また、本発明は、上記目的を達成すると共
に、障害等によりオフライン状態になったプロセッサが
発生した場合においても、キャッシュメモリの利用効率
が低下することを防止できるようにするため、オフライ
ン状態のプロセッサが存在する状況において、オフライ
ン状態のプロセッサにグループ分けされているウェイ
を、オンライン状態のプロセッサにどのように分配する
のかを示すオフライン時分配情報を管理しておき、オフ
ライン状態のプロセッサが存在する状況においてミスヒ
ットが発生した場合、前記ミスヒットの原因となるメモ
リアクセスを行ったプロセッサにグループ分けされてい
るウェイと、前記オフライン時分配情報が前記ミスヒッ
トの原因となったプロセッサに新たに分配することを示
しているウェイの中から、置き換えの対象にするウェイ
を１つ選択する。
に、障害等によりオフライン状態になったプロセッサが
発生した場合においても、キャッシュメモリの利用効率
が低下することを防止できるようにするため、オフライ
ン状態のプロセッサが存在する状況において、オフライ
ン状態のプロセッサにグループ分けされているウェイ
を、オンライン状態のプロセッサにどのように分配する
のかを示すオフライン時分配情報を管理しておき、オフ
ライン状態のプロセッサが存在する状況においてミスヒ
ットが発生した場合、前記ミスヒットの原因となるメモ
リアクセスを行ったプロセッサにグループ分けされてい
るウェイと、前記オフライン時分配情報が前記ミスヒッ
トの原因となったプロセッサに新たに分配することを示
しているウェイの中から、置き換えの対象にするウェイ
を１つ選択する。
【００１４】キャッシュメモリの複数のウェイを、マル
チプロセッサシステムを構成する各プロセッサ毎のグル
ープにグループ分けするだけでは、オフライン状態のプ
ロセッサが発生した場合、オフライン状態のプロセッサ
に割り当てられているグループ中のウェイは、全く使用
されなくなってしまい、キャッシュメモリの利用効率が
低下する。これに対して、上記した構成では、オフライ
ン状態のプロセッサが存在する場合、オフライン状態の
プロセッサにグループ分けされていたウェイを、オンラ
イン状態のプロセッサに分配するようにしているので、
オフライン状態のプロセッサが発生した場合も、キャッ
シュメモリの全てのウェイが使用可能となり、キャッシ
ュメモリの利用効率低下を防ぐことができる。
チプロセッサシステムを構成する各プロセッサ毎のグル
ープにグループ分けするだけでは、オフライン状態のプ
ロセッサが発生した場合、オフライン状態のプロセッサ
に割り当てられているグループ中のウェイは、全く使用
されなくなってしまい、キャッシュメモリの利用効率が
低下する。これに対して、上記した構成では、オフライ
ン状態のプロセッサが存在する場合、オフライン状態の
プロセッサにグループ分けされていたウェイを、オンラ
イン状態のプロセッサに分配するようにしているので、
オフライン状態のプロセッサが発生した場合も、キャッ
シュメモリの全てのウェイが使用可能となり、キャッシ
ュメモリの利用効率低下を防ぐことができる。
【００１５】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００１６】図１は本発明を適用するシステムの構成例
を示すブロック図であり、オンチップマルチプロセッサ
システム１１０，１２０と、オフチップキャッシュメモ
リ１３０と、メインメモリ１４０と、メモリバス１５
０，１６０とから構成されている。
を示すブロック図であり、オンチップマルチプロセッサ
システム１１０，１２０と、オフチップキャッシュメモ
リ１３０と、メインメモリ１４０と、メモリバス１５
０，１６０とから構成されている。
【００１７】オンチップマルチプロセッサシステム１１
０は、プロセッサコア１１１，１１２と、キャッシュコ
ントローラ１１３と、オンチップキャッシュメモリ１１
４とを備えている。また、オンチップマルチプロセッサ
システム１２０は、プロセッサコア１２１，１２２と、
キャッシュコントローラ１２３と、オンチップキャッシ
ュメモリ１２４とを備えている。尚、オンチップキャッ
シュメモリ１１３，１２３は、４ウェイセットアソシア
ティブ方式のものとする。
０は、プロセッサコア１１１，１１２と、キャッシュコ
ントローラ１１３と、オンチップキャッシュメモリ１１
４とを備えている。また、オンチップマルチプロセッサ
システム１２０は、プロセッサコア１２１，１２２と、
キャッシュコントローラ１２３と、オンチップキャッシ
ュメモリ１２４とを備えている。尚、オンチップキャッ
シュメモリ１１３，１２３は、４ウェイセットアソシア
ティブ方式のものとする。
【００１８】図２は、図１に示したキャッシュコントロ
ーラ１１３，オンチップキャッシュメモリ１１４の構成
例を示したブロック図である。尚、キャッシュコントロ
ーラ１２３，オンチップキャッシュメモリ１２４も、同
様の構成を有している。
ーラ１１３，オンチップキャッシュメモリ１１４の構成
例を示したブロック図である。尚、キャッシュコントロ
ーラ１２３，オンチップキャッシュメモリ１２４も、同
様の構成を有している。
【００１９】アドレスレジスタ２０１は、プロセッサコ
ア１１１，１１２がメインメモリ１４０をアクセスする
際の物理アドレス（３２ビットとする）を保持するレジ
スタである。この物理アドレスは、ブロックアドレス２
０２（１８ビットとする）と、セットアドレス２０３
（８ビットとする）と、ブロック内バイトアドレス２０
４（６ビットとする）とから構成されている。従って、
ディレクトリ部２０７，データアレイ部２１４のセット
数は２５６個となる。
ア１１１，１１２がメインメモリ１４０をアクセスする
際の物理アドレス（３２ビットとする）を保持するレジ
スタである。この物理アドレスは、ブロックアドレス２
０２（１８ビットとする）と、セットアドレス２０３
（８ビットとする）と、ブロック内バイトアドレス２０
４（６ビットとする）とから構成されている。従って、
ディレクトリ部２０７，データアレイ部２１４のセット
数は２５６個となる。
【００２０】データアレイ部２１４の各領域（４ウェイ
×２５６セット）には、メインメモリ１４０の適当なブ
ロックの写しが格納される。ディレクトリ部２０７の各
領域（４ウェイ×２５６セット）には、データアレイ部
２１４の対応する領域に写しが格納されているブロック
のブロックアドレスと、その写しが有効であるか否かを
示す有効ビットとからなるタグ情報が格納されている。
×２５６セット）には、メインメモリ１４０の適当なブ
ロックの写しが格納される。ディレクトリ部２０７の各
領域（４ウェイ×２５６セット）には、データアレイ部
２１４の対応する領域に写しが格納されているブロック
のブロックアドレスと、その写しが有効であるか否かを
示す有効ビットとからなるタグ情報が格納されている。
【００２１】レジスタ２０９は、セットアドレス２０３
を保持するレジスタである。デコーダ２１０は、レジス
タ２０９に保持されているセットアドレスを解読し、デ
ィレクトリ部２０７の第０セット〜第２５５セットの内
の１つを選択する選択信号を出力する。
を保持するレジスタである。デコーダ２１０は、レジス
タ２０９に保持されているセットアドレスを解読し、デ
ィレクトリ部２０７の第０セット〜第２５５セットの内
の１つを選択する選択信号を出力する。
【００２２】レジスタ２１５は、セットアドレス２０３
を保持するレジスタである。デコーダ２１６は、レジス
タ２１５に保持されているセットアドレスを解読し、デ
ータアレイ部２１４の第０セット〜第２５５セットの内
の１つを選択する選択信号を出力する。
を保持するレジスタである。デコーダ２１６は、レジス
タ２１５に保持されているセットアドレスを解読し、デ
ータアレイ部２１４の第０セット〜第２５５セットの内
の１つを選択する選択信号を出力する。
【００２３】比較回路２０８には、ディレクトリ部２０
７の２５６個のセットの内の、デコーダ２１０によって
選択されたセット中の第０〜第３ウェイの内容（タグ情
報）と、アドレスレジスタ２０１に保持されているブロ
ックアドレス２０２とが入力される。そして、有効ビッ
トが有効を示しているタグ情報中のブロックアドレス
と、ブロックアドレス２０２とを比較し、一致するもの
がなければ、ミスヒット信号を出力し、一致するものが
あれば、ヒット信号を出力する。尚、ヒット信号には、
一致したブロックアドレスがどのウェイに格納されてい
たものなのかを示すセレクト情報が含まれる。
７の２５６個のセットの内の、デコーダ２１０によって
選択されたセット中の第０〜第３ウェイの内容（タグ情
報）と、アドレスレジスタ２０１に保持されているブロ
ックアドレス２０２とが入力される。そして、有効ビッ
トが有効を示しているタグ情報中のブロックアドレス
と、ブロックアドレス２０２とを比較し、一致するもの
がなければ、ミスヒット信号を出力し、一致するものが
あれば、ヒット信号を出力する。尚、ヒット信号には、
一致したブロックアドレスがどのウェイに格納されてい
たものなのかを示すセレクト情報が含まれる。
【００２４】レジスタ２１１は、比較回路２０８から出
力されるヒット信号，ミスヒット信号を保持するレジス
タである。
力されるヒット信号，ミスヒット信号を保持するレジス
タである。
【００２５】選択回路２１７は、比較回路２０８からヒ
ット信号が出力された場合、それに含まれているセレク
ト情報と、デコーダ２１６の出力とによって特定され
る、データアレイ部２１４の領域に格納されているデー
タを出力する。
ット信号が出力された場合、それに含まれているセレク
ト情報と、デコーダ２１６の出力とによって特定され
る、データアレイ部２１４の領域に格納されているデー
タを出力する。
【００２６】キャッシュタグレジスタ２０５には、ミス
ヒットが発生したときに、ディレクトリ部２０７に書き
込むタグ情報が保持される。一方、データレジスタ２１
２には、ミスヒットが発生したときに、データアレイ部
２１４に書き込むブロックの写しが保持される。
ヒットが発生したときに、ディレクトリ部２０７に書き
込むタグ情報が保持される。一方、データレジスタ２１
２には、ミスヒットが発生したときに、データアレイ部
２１４に書き込むブロックの写しが保持される。
【００２７】リプレイスメント制御回路２１８は、比較
回路２０８からミスヒット信号が出力された場合、置き
換えの対象にするウェイを示す置き換えウェイ信号を出
力する。尚、リプレイスメント制御回路２１８の構成，
動作については、後で詳細に説明する。
回路２０８からミスヒット信号が出力された場合、置き
換えの対象にするウェイを示す置き換えウェイ信号を出
力する。尚、リプレイスメント制御回路２１８の構成，
動作については、後で詳細に説明する。
【００２８】選択回路２０６は、リプレイスメント制御
回路２１８からの置き換えウェイ信号に従って、キャッ
シュタグレジスタ２０５に保持されているタグ情報を、
ディレクトリ部２０７の４個のウェイの内の、上記置き
換えウェイ信号によって示されるウェイに出力する。デ
ィレクトリ部２０７は、選択回路２０６から出力された
タグ情報を、その出力先のウェイと、デコーダ２１０に
よって選択されたセット（ミスヒットの発生したセッ
ト）とによって特定される領域に書き込む。
回路２１８からの置き換えウェイ信号に従って、キャッ
シュタグレジスタ２０５に保持されているタグ情報を、
ディレクトリ部２０７の４個のウェイの内の、上記置き
換えウェイ信号によって示されるウェイに出力する。デ
ィレクトリ部２０７は、選択回路２０６から出力された
タグ情報を、その出力先のウェイと、デコーダ２１０に
よって選択されたセット（ミスヒットの発生したセッ
ト）とによって特定される領域に書き込む。
【００２９】一方、選択回路２１３は、リプレイスメン
ト制御回路２１８からの置き換えウェイ信号に従って、
データレジスタ２１２に保持されているブロックの写し
を、データアレイ部２１４の４個のウェイの内の、上記
置き換えウェイ信号によって示されるウェイに出力す
る。データアレイ部２１４は、選択回路２１３から出力
されたブロックの写しを、その出力先のウェイと、デコ
ーダ２１６によって選択されたセット（ミスヒットの発
生したセット）とによって特定される領域に書き込む。
ト制御回路２１８からの置き換えウェイ信号に従って、
データレジスタ２１２に保持されているブロックの写し
を、データアレイ部２１４の４個のウェイの内の、上記
置き換えウェイ信号によって示されるウェイに出力す
る。データアレイ部２１４は、選択回路２１３から出力
されたブロックの写しを、その出力先のウェイと、デコ
ーダ２１６によって選択されたセット（ミスヒットの発
生したセット）とによって特定される領域に書き込む。
【００３０】図３は、図２に示したリプレイスメント制
御回路２１８の構成例を示すブロック図であり、ＬＲＵ
ビット更新回路３０１と、ＬＲＵビット保持部３０２
と、置き換え対象選択回路３０３と、レジスタ３０４と
を備えている。
御回路２１８の構成例を示すブロック図であり、ＬＲＵ
ビット更新回路３０１と、ＬＲＵビット保持部３０２
と、置き換え対象選択回路３０３と、レジスタ３０４と
を備えている。
【００３１】ＬＲＵビット保持部３０２は、第０〜第２
５５セットの２５６個のセットから構成され、各セット
には、そのセット内の４個のウェイの参照順を示すＬＲ
Ｕビットが格納されている。尚、本実施例では、ＬＲＵ
ビットを８ビット構成とし、先頭から２ビットずつをそ
れぞれ第０，第１，第２，第３ウェイに割り当てるもの
とする。そして、各ウェイに対応するビットには、参照
順が古いものから順番に“００”“０１”“１０”“１
１”を設定するものとする。
５５セットの２５６個のセットから構成され、各セット
には、そのセット内の４個のウェイの参照順を示すＬＲ
Ｕビットが格納されている。尚、本実施例では、ＬＲＵ
ビットを８ビット構成とし、先頭から２ビットずつをそ
れぞれ第０，第１，第２，第３ウェイに割り当てるもの
とする。そして、各ウェイに対応するビットには、参照
順が古いものから順番に“００”“０１”“１０”“１
１”を設定するものとする。
【００３２】ＬＲＵビット更新回路３０１は、比較回路
２０８からヒット信号が出力された場合、ＬＲＵビット
保持部３０２に保持されているＬＲＵビットの内の、セ
ットアドレス２０３によって特定されるセット中のＬＲ
Ｕビットを更新する。
２０８からヒット信号が出力された場合、ＬＲＵビット
保持部３０２に保持されているＬＲＵビットの内の、セ
ットアドレス２０３によって特定されるセット中のＬＲ
Ｕビットを更新する。
【００３３】レジスタ３０４には、プロセッサコア１１
１，１１２がオンライン状態であるか、オフライン状態
（故障もオフライン状態とする）であるかを示すオンオ
フ状態情報が格納されている。
１，１１２がオンライン状態であるか、オフライン状態
（故障もオフライン状態とする）であるかを示すオンオ
フ状態情報が格納されている。
【００３４】置き換え対象選択回路３０３には、比較回
路２０８からのミスヒット信号と、ＬＲＵビット保持部
３０２の出力（セットアドレスによって選択されている
セットの内容）と、レジスタ３０４からのオンオフ状態
情報と、プロセッサコア１１１或いはプロセッサコア１
１２からのアクティブ信号とが入力されている。アクテ
ィブ信号は、プロセッサコア１１１，１１２がメモリア
クセスを行った時に、プロセッサコア１１１，１１２か
ら出力されるものであり、自プロセッサコアを示す情報
（例えば、プロセッサコア番号）を含んでいる。
路２０８からのミスヒット信号と、ＬＲＵビット保持部
３０２の出力（セットアドレスによって選択されている
セットの内容）と、レジスタ３０４からのオンオフ状態
情報と、プロセッサコア１１１或いはプロセッサコア１
１２からのアクティブ信号とが入力されている。アクテ
ィブ信号は、プロセッサコア１１１，１１２がメモリア
クセスを行った時に、プロセッサコア１１１，１１２か
ら出力されるものであり、自プロセッサコアを示す情報
（例えば、プロセッサコア番号）を含んでいる。
【００３５】置き換え対象選択回路３０３は、比較回路
２０８からミスヒット信号が出力されると、図４のアル
ゴリズムに従った動作を行う。図４を参照して、置き換
え対象選択回路３０３の動作を説明する。
２０８からミスヒット信号が出力されると、図４のアル
ゴリズムに従った動作を行う。図４を参照して、置き換
え対象選択回路３０３の動作を説明する。
【００３６】置き換え対象選択回路３０３は、ディレク
トリ部２０７，データアレイ部２１４の４個のウェイ
を、プロセッサコア１１１用のウェイ（ウェイ０，１と
する）と、プロセッサコア１１２用のウェイ（ウェイ
２，３とする）とにグループ分けして管理している。更
に、置き換え対象選択回路３０３は、プロセッサコア１
１１がオフライン状態の場合はプロセッサコア１１１用
にグループ分けされているウェイ０，１をオンライン状
態のプロセッサコア１１２に分配し、プロセッサコア１
１２がオフライン状態の場合は、プロセッサコア１１２
用にグループ分けされているウェイ２，３をオンライン
状態のプロセッサコア１１１に分配することを示すオフ
ライン時分配情報を管理している。
トリ部２０７，データアレイ部２１４の４個のウェイ
を、プロセッサコア１１１用のウェイ（ウェイ０，１と
する）と、プロセッサコア１１２用のウェイ（ウェイ
２，３とする）とにグループ分けして管理している。更
に、置き換え対象選択回路３０３は、プロセッサコア１
１１がオフライン状態の場合はプロセッサコア１１１用
にグループ分けされているウェイ０，１をオンライン状
態のプロセッサコア１１２に分配し、プロセッサコア１
１２がオフライン状態の場合は、プロセッサコア１１２
用にグループ分けされているウェイ２，３をオンライン
状態のプロセッサコア１１１に分配することを示すオフ
ライン時分配情報を管理している。
【００３７】比較回路２０８からミスヒット信号が出力
されたとき、置き換え対象選択回路３０３は、レジスタ
３０４の内容及びアクティブ信号が示すプロセッサコア
（ミスヒットの原因となるメモリアクセスを行ったプロ
セッサコア）に基づいて下記（Ａ）〜（Ｄ）の何れかの
動作を行う。
されたとき、置き換え対象選択回路３０３は、レジスタ
３０４の内容及びアクティブ信号が示すプロセッサコア
（ミスヒットの原因となるメモリアクセスを行ったプロ
セッサコア）に基づいて下記（Ａ）〜（Ｄ）の何れかの
動作を行う。
【００３８】（Ａ）レジスタ３０４に保持されているオ
ンオフ状態情報が、プロセッサコア１１１，１１２が共
にオンライン状態であることを示し、且つアクティブ信
号がプロセッサコア１１１を示している場合の動作 ・ＬＲＵビット保持部３０２から出力されている８ビッ
ト構成のＬＲＵビットの内の、プロセッサコア１１１用
にグループ分けしてあるウェイ０，１に対応するビット
同士を比較し（本実施例では、第０，第１ビットと、第
２，第３ビットとを比較する）、どちらのウェイの方が
参照順が古いかを調べる。その後、参照順が古い方のウ
ェイを示す置き換えウェイ信号を生成し、出力する。例
えば、ウェイ０，１に対応するビットがそれぞれ“０
０”“１０”であれば、ウェイ０を示す置き換えウェイ
信号を出力する。この置き換えウェイ信号は、図２の選
択回路２０６，２１３に供給される。
ンオフ状態情報が、プロセッサコア１１１，１１２が共
にオンライン状態であることを示し、且つアクティブ信
号がプロセッサコア１１１を示している場合の動作 ・ＬＲＵビット保持部３０２から出力されている８ビッ
ト構成のＬＲＵビットの内の、プロセッサコア１１１用
にグループ分けしてあるウェイ０，１に対応するビット
同士を比較し（本実施例では、第０，第１ビットと、第
２，第３ビットとを比較する）、どちらのウェイの方が
参照順が古いかを調べる。その後、参照順が古い方のウ
ェイを示す置き換えウェイ信号を生成し、出力する。例
えば、ウェイ０，１に対応するビットがそれぞれ“０
０”“１０”であれば、ウェイ０を示す置き換えウェイ
信号を出力する。この置き換えウェイ信号は、図２の選
択回路２０６，２１３に供給される。
【００３９】（Ｂ）レジスタ３０４に保持されているオ
ンオフ状態情報が、プロセッサコア１１１，１１２が共
にオンライン状態であることを示し、且つアクティブ信
号がプロセッサコア１１２を示している場合の動作 ・ＬＲＵビット保持部３０２から出力されている８ビッ
ト構成のＬＲＵビットの内の、プロセッサコア１１２用
にグループ分けしてあるウェイ２，３に対応するビット
同士を比較し（本実施例では、第４，第５ビットと第
６，第７ビットとを比較する）、どちらのウェイの方が
参照順が古いかを調べる。その後、参照順が古い方のウ
ェイを示す置き換えウェイ信号を生成し、出力する。
ンオフ状態情報が、プロセッサコア１１１，１１２が共
にオンライン状態であることを示し、且つアクティブ信
号がプロセッサコア１１２を示している場合の動作 ・ＬＲＵビット保持部３０２から出力されている８ビッ
ト構成のＬＲＵビットの内の、プロセッサコア１１２用
にグループ分けしてあるウェイ２，３に対応するビット
同士を比較し（本実施例では、第４，第５ビットと第
６，第７ビットとを比較する）、どちらのウェイの方が
参照順が古いかを調べる。その後、参照順が古い方のウ
ェイを示す置き換えウェイ信号を生成し、出力する。
【００４０】（Ｃ）レジスタ３０４に保持されているオ
ンオフ状態情報が、プロセッサコア１１１がオフライン
状態で、プロセッサコア１１２がオンライン状態である
ことを示している場合の動作 ・オフライン時分配情報に基づいて、オフライン状態の
プロセッサコア１１１用にグループ分けされているウェ
イ０，１をオンライン状態のプロセッサコア１１２に分
配する。その後、ＬＲＵビット保持部３０２から出力さ
れている８ビット構成のＬＲＵビットに基づいて、プロ
セッサコア１１２用にグループ分けされているウェイ
２，３と、新たにプロセッサコア１１２に分配されたウ
ェイ０，１の中から参照順が最も古いウェイを選択す
る。その後、選択したウェイを示す置き換えウェイ信号
を生成し、出力する。
ンオフ状態情報が、プロセッサコア１１１がオフライン
状態で、プロセッサコア１１２がオンライン状態である
ことを示している場合の動作 ・オフライン時分配情報に基づいて、オフライン状態の
プロセッサコア１１１用にグループ分けされているウェ
イ０，１をオンライン状態のプロセッサコア１１２に分
配する。その後、ＬＲＵビット保持部３０２から出力さ
れている８ビット構成のＬＲＵビットに基づいて、プロ
セッサコア１１２用にグループ分けされているウェイ
２，３と、新たにプロセッサコア１１２に分配されたウ
ェイ０，１の中から参照順が最も古いウェイを選択す
る。その後、選択したウェイを示す置き換えウェイ信号
を生成し、出力する。
【００４１】（Ｄ）レジスタ３０４に保持されているオ
ンオフ状態情報が、プロセッサコア１１２がオフライン
状態で、プロセッサコア１１１がオンライン状態である
ことを示している場合の動作 ・オフライン時分配情報に基づいて、オフライン状態の
プロセッサコア１１２用にグループ分けされているウェ
イ２，３をオンライン状態のプロセッサコア１１１に分
配する。その後、ＬＲＵビット保持部３０２から出力さ
れている８ビット構成のＬＲＵビットに基づいて、プロ
セッサコア１１１用にグループ分けされているウェイ
０，１と、新たにプロセッサコア１１１に分配されたウ
ェイ２，３の中から参照順が最も古いウェイを選択す
る。その後、選択したウェイを示す置き換えウェイ信号
を生成し、出力する。
ンオフ状態情報が、プロセッサコア１１２がオフライン
状態で、プロセッサコア１１１がオンライン状態である
ことを示している場合の動作 ・オフライン時分配情報に基づいて、オフライン状態の
プロセッサコア１１２用にグループ分けされているウェ
イ２，３をオンライン状態のプロセッサコア１１１に分
配する。その後、ＬＲＵビット保持部３０２から出力さ
れている８ビット構成のＬＲＵビットに基づいて、プロ
セッサコア１１１用にグループ分けされているウェイ
０，１と、新たにプロセッサコア１１１に分配されたウ
ェイ２，３の中から参照順が最も古いウェイを選択す
る。その後、選択したウェイを示す置き換えウェイ信号
を生成し、出力する。
【００４２】次に、本実施例の動作を具体例を挙げて説
明する。
明する。
【００４３】今、例えば、プロセッサコア１１１が、ブ
ロックＡ，Ｂ内のアドレスを順次出力し、次いで、プロ
セッサコア１１２がブロックＣ，Ｄ，Ｅ内のアドレスを
順次出力し、その後、プロセッサコア１１１が再びブロ
ックＡ，Ｂ内のアドレスを順次出力したとする。尚、上
記各ブロックＡ〜Ｅは、全て同一のセットｉ内のブロッ
クであり、キャッシュメモリＢＳは、初期状態であると
する。
ロックＡ，Ｂ内のアドレスを順次出力し、次いで、プロ
セッサコア１１２がブロックＣ，Ｄ，Ｅ内のアドレスを
順次出力し、その後、プロセッサコア１１１が再びブロ
ックＡ，Ｂ内のアドレスを順次出力したとする。尚、上
記各ブロックＡ〜Ｅは、全て同一のセットｉ内のブロッ
クであり、キャッシュメモリＢＳは、初期状態であると
する。
【００４４】プロセッサコア１１１がブロックＡ，Ｂ内
のアドレスを出力し、その後、プロセッサコア１１２が
ブロックＣ，Ｄ内のアドレスを出力すると、図５（１）
に示すように、データアレイ部２１４のセットｉのウェ
イ０，１，２，３にブロックＡ，Ｂ，Ｃ，Ｄの写しが格
納される。
のアドレスを出力し、その後、プロセッサコア１１２が
ブロックＣ，Ｄ内のアドレスを出力すると、図５（１）
に示すように、データアレイ部２１４のセットｉのウェ
イ０，１，２，３にブロックＡ，Ｂ，Ｃ，Ｄの写しが格
納される。
【００４５】その後、プロセッサコア１１２が、ブロッ
クＥ内のアドレスを出力すると、プロセッサコア１１２
用のウェイは、ウェイ２，３に制限されているので、図
５（２）に示すように、ミスヒットが発生し、ウェイ２
に格納されていたブロックＣの写しがブロックＥの写し
に置き換えられる。
クＥ内のアドレスを出力すると、プロセッサコア１１２
用のウェイは、ウェイ２，３に制限されているので、図
５（２）に示すように、ミスヒットが発生し、ウェイ２
に格納されていたブロックＣの写しがブロックＥの写し
に置き換えられる。
【００４６】その後、プロセッサコア１１１がブロック
Ａ，Ｂ内のアドレスを順次出力しても、図５（３），
（４）に示すように、キャッシュヒットとなり、プロセ
ッサ間の競合ミスは発生しない。
Ａ，Ｂ内のアドレスを順次出力しても、図５（３），
（４）に示すように、キャッシュヒットとなり、プロセ
ッサ間の競合ミスは発生しない。
【００４７】このように、本実施例によれば、プロセッ
サコア間の競合ミスを完全に防止できるので、従来の技
術に比較して置き換えが行われる回数を減らし（図７参
照）、マルチプロセッサシステムの処理速度を向上させ
ることができる。また、故障等のオフライン状態のプロ
セッサコアが発生した場合、そのプロセッサコアにグル
ープ分けされていたウェイを、オンライン状態のプロセ
ッサコアに分配するようにしたので、オフライン状態の
プロセッサコアが発生しても、キャッシュメモリの利用
効率が低下することはない。
サコア間の競合ミスを完全に防止できるので、従来の技
術に比較して置き換えが行われる回数を減らし（図７参
照）、マルチプロセッサシステムの処理速度を向上させ
ることができる。また、故障等のオフライン状態のプロ
セッサコアが発生した場合、そのプロセッサコアにグル
ープ分けされていたウェイを、オンライン状態のプロセ
ッサコアに分配するようにしたので、オフライン状態の
プロセッサコアが発生しても、キャッシュメモリの利用
効率が低下することはない。
【００４８】尚、上述した実施例においては、オンチッ
プマルチプロセッサシステムの台数を２台としたが、３
台以上であっても良い。また、オンチップマルチプロセ
ッサシステム内のプロセッサコアの台数を２台とした
が、３台以上であっても良い。更に、キャッシュメモリ
のウェイ数を４としたが、ウェイ数はオンチップ上のプ
ロセッサコア数より多ければ良い。キャッシュメモリの
リード／ライトポートは各１ポートで構成されている
が、複数のポートで構成してもよい。また、オフチップ
マルチプロセッサの共有キャッシュとしても適用も可能
である。実施例では、Ｌ１キャッシュだがＬ２キャッシ
ュより下の階層のキャッシュにも適用可能である。
プマルチプロセッサシステムの台数を２台としたが、３
台以上であっても良い。また、オンチップマルチプロセ
ッサシステム内のプロセッサコアの台数を２台とした
が、３台以上であっても良い。更に、キャッシュメモリ
のウェイ数を４としたが、ウェイ数はオンチップ上のプ
ロセッサコア数より多ければ良い。キャッシュメモリの
リード／ライトポートは各１ポートで構成されている
が、複数のポートで構成してもよい。また、オフチップ
マルチプロセッサの共有キャッシュとしても適用も可能
である。実施例では、Ｌ１キャッシュだがＬ２キャッシ
ュより下の階層のキャッシュにも適用可能である。
【００４９】
【発明の効果】以上説明したように、本発明は、キャッ
シュメモリの複数のウェイを、マルチプロセッサシステ
ムを構成する各プロセッサ毎のグループにグループ分け
しておき、ミスヒットが発生した時、ミスヒットの原因
となるメモリアクセスを行ったプロセッサ用にグループ
分けされているウェイの中から、置き換え対象にするウ
ェイを１つ選択するようにしているので、プロセッサ間
の競合ミス（或るプロセッサがアクセス対象にしている
ブロックの写しが、他のプロセッサがアクセス対象にし
ているブロックの写しで置き換えられることに起因して
発生するミスヒット）を完全になくすことができる。そ
の結果、プロセッサ間の競合ミスに起因する置き換えが
発生しないので、マルチプロセッサシステムの処理速度
を向上させることができる。
シュメモリの複数のウェイを、マルチプロセッサシステ
ムを構成する各プロセッサ毎のグループにグループ分け
しておき、ミスヒットが発生した時、ミスヒットの原因
となるメモリアクセスを行ったプロセッサ用にグループ
分けされているウェイの中から、置き換え対象にするウ
ェイを１つ選択するようにしているので、プロセッサ間
の競合ミス（或るプロセッサがアクセス対象にしている
ブロックの写しが、他のプロセッサがアクセス対象にし
ているブロックの写しで置き換えられることに起因して
発生するミスヒット）を完全になくすことができる。そ
の結果、プロセッサ間の競合ミスに起因する置き換えが
発生しないので、マルチプロセッサシステムの処理速度
を向上させることができる。
【００５０】また、本発明は、オフライン状態のプロセ
ッサが存在する場合、オフライン状態のプロセッサにグ
ループ分けされていたウェイを、オンライン状態のプロ
セッサに分配するようにしているので、オフライン状態
のプロセッサが発生した場合も、キャッシュメモリの全
てのウェイが使用可能となり、キャッシュメモリの利用
効率低下を防ぐことができる。
ッサが存在する場合、オフライン状態のプロセッサにグ
ループ分けされていたウェイを、オンライン状態のプロ
セッサに分配するようにしているので、オフライン状態
のプロセッサが発生した場合も、キャッシュメモリの全
てのウェイが使用可能となり、キャッシュメモリの利用
効率低下を防ぐことができる。
【図１】本発明を適用するシステムの構成例を示すブロ
ック図である。
ック図である。
【図２】キャッシュコントローラ１１３，オンチップキ
ャッシュメモリ１１４の構成例を示すブロック図であ
る。
ャッシュメモリ１１４の構成例を示すブロック図であ
る。
【図３】リプレイスメント制御回路２１８の構成例を示
すブロック図である。
すブロック図である。
【図４】置き換え対象選択回路３０３の動作のアルゴリ
ズムを示す図である。
ズムを示す図である。
【図５】実施例の動作を説明するための図である。
【図６】マルチプロセッサシステムの一般的な構成例を
示す図である。
示す図である。
【図７】従来技術の問題点を説明するための図である。
１１０，１２０…オンチップマルチプロセッサシステム １１１，１１２，１２１，１２２…プロセッサコア １１３，１２３…キャッシュコントローラ １１４，１２４…オンチップキャッシュメモリ １３０…オフチップキャッシュメモリ １４０…メインメモリ １５０，１６０…メモリバス ２０１…アドレスレジスタ ２０２…ブロックアドレス ２０３…セットアドレス ２０４…ブロック内バイトアドレス ２０５…キャッシュタグレジスタ ２０６…選択回路 ２０７…ディレクトリ部 ２０８…比較回路 ２０９…レジスタ ２１０…デコーダ ２１１…レジスタ ２１２…データレジスタ ２１３…選択回路 ２１４…データアレイ部 ２１５…レジスタ ２１６…デコーダ ２１７…選択回路 ２１８…リプレイスメント制御回路 ３０１…ＬＲＵビット更新回路 ３０２…ＬＲＵビット保持部 ３０３…置き換え対象選択回路 ３０４…レジスタ Ｐ０，Ｐ１…プロセッサ ＣＣ…キャッシュコントローラ ＢＳ…キャッシュメモリ ＭＳ…メインメモリ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 ５２３ Ｇ０６Ｆ 12/08 ５２３Ｂ
Claims (7)
- 【請求項１】 複数のプロセッサがｎウェイセットアソ
シアティブ方式のキャッシュメモリを共有するマルチプ
ロセッサシステムにおいて、 前記キャッシュメモリの複数のウェイを前記各プロセッ
サ毎のグループにグループ分けし、 ミスヒットが発生した時、前記ミスヒットの原因となる
メモリアクセスを行ったプロセッサにグループ分けされ
ているウェイの中から、置き換えの対象にするウェイを
１つ選択することを特徴とする共有キャッシュメモリの
リプレイスメント制御方法。 - 【請求項２】 請求項１記載の共有キャッシュメモリの
リプレイスメント制御方法において、 オフライン状態のプロセッサが存在する状況において、
オフライン状態のプロセッサにグループ分けされている
ウェイを、オンライン状態のプロセッサにどのように分
配するのかを示すオフライン時分配情報を管理してお
き、 オフライン状態のプロセッサが存在する状況においてミ
スヒットが発生した場合、前記ミスヒットの原因となる
メモリアクセスを行ったプロセッサにグループ分けされ
ているウェイと、前記オフライン時分配情報が前記ミス
ヒットの原因となったプロセッサに新たに分配すること
を示しているウェイの中から、置き換えの対象にするウ
ェイを１つ選択することを特徴とする共有キャッシュメ
モリのリプレイスメント制御方法。 - 【請求項３】 請求項１または２記載の共有キャッシュ
メモリのリプレイスメント制御方法において、 選択対象のウェイの中から置き換えの対象にするウェイ
を１つ選択する際、前記選択対象のウェイの内の、最も
遠い過去に参照されたウェイを選択することを特徴とす
る共有キャッシュメモリのリプレイスメント制御方法。 - 【請求項４】 複数のプロセッサがｎウェイセットアソ
シアティブ方式のキャッシュメモリを共有するマルチプ
ロセッサシステムにおける共有キャッシュメモリのリプ
レイスメント制御装置であって、 前記キャッシュメモリの複数のウェイを前記各プロセッ
サ毎のグループにグループ分けし、ミスヒットが発生し
た時、前記ミスヒットの原因となるメモリアクセスを行
ったプロセッサにグループ分けされているウェイの中か
ら、置き換えの対象にするウェイを１つ選択する置き換
え対象選択回路を備えたことを特徴とする共有キャッシ
ュメモリのリプレイスメント制御装置。 - 【請求項５】 請求項４記載の共有キャッシュメモリの
リプレイスメント制御装置において、 前記置き換え対象選択回路が、 オフライン状態のプロセッサが存在する状況において、
オフライン状態のプロセッサにグループ分けされている
ウェイを、オンライン状態のプロセッサにどのように分
配するのかを示すオフライン時分配情報を管理してお
き、オフライン状態のプロセッサが存在する状況におい
てミスヒットが発生した場合、前記ミスヒットの原因と
なるメモリアクセスを行ったプロセッサにグループ分け
されているウェイと、前記オフライン時分配情報が前記
ミスヒットの原因となったプロセッサに新たに分配する
ことを示しているウェイの中から、置き換えの対象にす
るウェイを１つ選択する構成を有することを特徴とする
共有キャッシュメモリのリプレイスメント制御装置。 - 【請求項６】 請求項４または５記載の共有キャッシュ
メモリのリプレイスメント制御装置において、 前記置き換え対象選択回路が、 選択対象のウェイの中から置き換えの対象にするウェイ
を１つ選択する際、前記選択対象のウェイの内の、最も
遠い過去に参照されたウェイを選択する構成を有するこ
とを特徴とする共有キャッシュメモリのリプレイスメン
ト制御装置。 - 【請求項７】 請求項６記載の共有キャッシュメモリの
リプレイスメント制御装置において、 前記キャッシュメモリ中の各セット毎に、そのセット中
のウェイの参照順を示すＬＲＵビットが登録されたＬＲ
Ｕビット保持部を備え、且つ、 前記置き換え対象選択回路が、 前記選択対象のウェイの中から最も遠い過去の参照され
たウェイを選択する際、前記ＬＲＵビット保持部の内容
に基づいて選択する構成を有することを特徴とする共有
キャッシュメモリのリプレイスメント制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001179637A JP3620473B2 (ja) | 2001-06-14 | 2001-06-14 | 共有キャッシュメモリのリプレイスメント制御方法及びその装置 |
| US10/166,625 US6877067B2 (en) | 2001-06-14 | 2002-06-12 | Shared cache memory replacement control method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001179637A JP3620473B2 (ja) | 2001-06-14 | 2001-06-14 | 共有キャッシュメモリのリプレイスメント制御方法及びその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002373115A true JP2002373115A (ja) | 2002-12-26 |
| JP3620473B2 JP3620473B2 (ja) | 2005-02-16 |
Family
ID=19020178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001179637A Expired - Fee Related JP3620473B2 (ja) | 2001-06-14 | 2001-06-14 | 共有キャッシュメモリのリプレイスメント制御方法及びその装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6877067B2 (ja) |
| JP (1) | JP3620473B2 (ja) |
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| JP2013516006A (ja) * | 2009-12-29 | 2013-05-09 | エンパイア テクノロジー ディベロップメント エルエルシー | エネルギー効率のよいマルチコアプロセッサのための共用メモリ |
| JP2017507443A (ja) * | 2014-12-14 | 2017-03-16 | ヴィア アライアンス セミコンダクター カンパニー リミテッド | ヘテロジニアス置換ポリシーを用いるセット・アソシエイティブ・キャッシュ・メモリ |
| US9898411B2 (en) | 2014-12-14 | 2018-02-20 | Via Alliance Semiconductor Co., Ltd. | Cache memory budgeted by chunks based on memory access type |
| US9910785B2 (en) | 2014-12-14 | 2018-03-06 | Via Alliance Semiconductor Co., Ltd | Cache memory budgeted by ways based on memory access type |
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|---|---|---|---|---|
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