JP2002365665A - アクティブマトリクス型液晶表示装置及びその製造方法 - Google Patents

アクティブマトリクス型液晶表示装置及びその製造方法

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Abstract

(57)【要約】 （修正有） 【課題】 画素サイズを微細化しても開口率を向上する
とともに製造工程が煩雑化することを防止したアクティ
ブマトリクス型表示装置及びその製造方法を提供。 【解決手段】 透明基板１０１上に一方向に延設された
複数本の走査線１０２と、走査線と直交する方向に延設
された複数本の信号線１０３と、走査線と信号線とで囲
まれる画素領域１０４に配設された透明電極１１７と、
透明電極に対応して設けられたＴＦＴ素子１１４とを備
えるアクティブマトリクス型液晶表示装置において、Ｔ
ＦＴ素子は走査線と信号線との交差領域内に配設される
とともに、ＴＦＴ素子を構成しているソース電極１１２
とドレイン電極１１１は信号線と同一層の導電膜で形成
される。ＴＦＴ素子を走査線と信号線の交差領域に配置
することで画素領域の面積を拡大して開口率を向上す
る。ドレイン電極とソース電極を信号線と同時に形成す
るため、フォトリソグラフィ工程が増大しない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はアクティブマトリク
ス型液晶表示装置に関し、特に開口率を向上して高い輝
度での表示を可能にするとともに、製造工程が煩雑化す
ることがないアクティブマトリクス型液晶表示装置及び
その製造方法に関するものである。
【０００２】
【従来の技術】アクティブマトリクス型液晶表示装置に
おいて、高い輝度での表示を行うために、通常、透過型
の液晶表示装置等ではバックライト輝度を上げるという
手法が採用されている。しかしながら、この手法では、
多くの電力を使用して輝度を調節するようになっている
ため、多くの電力を消費することとなり、表示装置にお
いて重要な要素の一つとなっている省電力に関して十分
とは言えない。また輝度を向上させるために、透過型の
液晶表示装置では透過率を向上させるという手法が採用
されている。しかしながら、この手法は、透過率低下に
寄与するカラーフィルターの透過率を向上させることに
等しく、透過率の向上を実現するためにはカラーフィル
ター膜中の顔料含有率を減少させたり、顔料含有率はそ
のままで膜厚を薄くするなどが行われているが、色度が
変化するため、バックライト等の色調整が必要となり、
材料に対する負荷が非常に大きい。このような理由か
ら、パネル透過率の向上には、ＴＦＴ基板における開口
部の開口率を向上させることが中心に行われ、配線幅、
トランジスタサイズを小さくするなどして開口部の画素
表示面積を向上させるという手法が採用されている。
【０００３】すなわち、図９は従来の透過型の液晶表示
装置の薄膜トランジスタ（ＴＦＴ）基板におけるレイア
ウト図であり、透明基板上に走査線（ゲートライン）５
０２と信号線（ドレインライン）５０３とが直交してマ
トリクス配置されており、これら走査線５０２と信号線
５０３とで囲まれる領域を画素領域５０４とする。この
画素領域５０４内の一隅部において走査線５０２の一部
でゲート電極５０５を形成し、その上に半導体層からな
るアイランド５０６を形成し、その上にドレイン電極５
１１とソース電極５１２を形成してＴＦＴ素子５１４を
形成する。ソース電極５１２はコンタクトホール５１６
により画素領域５０４内に設けた透明電極（ＩＴＯ）５
１７に接続し、ドレイン電極５１１は信号線５０３と一
体に形成している。そして、図外の対向電極に設けたブ
ラックマトリクス（ＢＭ）によって前記走査線５０２、
信号線５０３及びＴＦＴ素子５１４の領域を覆い、ＢＭ
以外の領域を開口部とする。
【０００４】ここで、同図に鎖線Ｘで示すように前記Ｔ
ＦＴ基板において理論的に区画される画素領域を最大開
口領域とし、同図に鎖線Ｙで示すように実際に透明電極
５１７によって表示を行う領域を開口部とすると、液晶
表示装置の開口率は、最大開口領域Ｘに対する開口部Ｙ
の占める面積割合で定義することができる。したがっ
て、表示する画素領域のサイズを変えずに開口率を大き
くするためには、ＢＭによって遮光される走査線や信号
線等の配線の配線幅を小さくすることが考えられるが、
これでは配線抵抗が大きくなり、液晶表示動作の高速化
を図る上で好ましくない。また、画素サイズを変えずに
ＴＦＴ素子やコンタクトホールのサイズを小さくした場
合には、ＴＦＴ素子の特性が変化してしまい、好適な表
示を行うことが難しくなる。このため、単純に配線やＴ
ＦＴ素子のサイズを小さくして開口率を増大することが
難しいという問題がある。
【０００５】一方、高精細化に伴って画素サイズが小さ
くなると、最大開口領域に対する配線やＴＦＴ素子の占
める割合が大きくなり、開口率への影響が大きくなる。
すなわち、高精細化されることは最大開口領域Ｘがより
小さくなることと同義である。ところが、配線やＴＦＴ
素子等が占める面積は既に縮小の限界にまで近づいてい
るため、結果として開口部Ｙの面積だけが小さくなり、
最大開口領域Ｘに対する開口部Ｙの占める割合である開
口率が減少することになる。この場合においても、高精
細化つまり最大開口領域Ｘの小面積化に伴い、配線やＴ
ＦＴ素子、さらにコンタクトホールのサイズを小さくす
れば開口率は同等となるが、配線抵抗、トランジスタ性
能等の特性に影響を与えるのは前述の通りである。
【０００６】このような開口率を改善するものとして、
特開平８−２６２４９５号公報に記載の技術がある。こ
の技術は、走査線（ゲートライン）と信号線（ドレイン
ライン）との交差領域内にＴＦＴ素子を配列した技術で
あり、このようにすることで、最大開口部内にＴＦＴ素
子を配置する必要がなくなり、開口率を向上することが
可能である。しかしながら、この公報の技術は、信号線
と交差する領域の走査線上にアモルファスシリコン等の
半導体層を形成し、この半導体層上にソース電極とドレ
イン電極を形成してＴＦＴ素子を形成した後、ＴＦＴ素
子を覆うように信号線を形成し、当該信号線にドレイン
電極を電気接続した構成がとられている。そのため、ソ
ース電極及びドレイン電極を形成するためのフォトリソ
グラフィ工程と、信号線を形成するためのフォトリソグ
ラフィ工程とで２つの工程が必要であり、従来のように
ソース電極及びドレイン電極と同時に信号線を製造して
いた工程に比較してフォトリソグラフィ工程が一つ増え
てしまい、製造工程の煩雑化を生じる原因になってい
る。
【０００７】本発明の主な目的の一つは、アクティブマ
トリクス型表示装置において開口率を向上するとともに
製造工程が煩雑化することを防止したアクティブマトリ
クス型表示装置及びその製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明は、透明基板上に
一方向に延設された複数本の走査線と、走査線と直交す
る方向に延設された複数本の信号線と、走査線と信号線
とで囲まれる画素領域に配設された透明電極と、透明電
極に対応して設けられたＴＦＴ素子とを備えるアクティ
ブマトリクス型液晶表示装置において、ＴＦＴ素子は走
査線と信号線との交差領域内に配設されるとともに、Ｔ
ＦＴ素子を構成しているソース電極とドレイン電極は信
号線と同一層の導電膜で形成されていることを特徴とす
る。特に、ＴＦＴ素子は、走査線と信号線とが交差する
領域において走査線上に形成されたゲート絶縁膜及び半
導体層からなるアイランドと、アイランド上にわたって
延長される信号線の一部で構成されるドレイン電極と、
信号線と同一層の導電膜で形成されてドレイン電極とは
微細な間隙を保ってアイランド上に延長されるソース電
極とを備える。
【０００９】ここで、本発明においては、ソース電極は
透明電極の周辺に沿って延長される遮光部を備えてお
り、遮光部の長さ方向の一部に透明電極とのコンタクト
ホールを備えている構成とする。この場合、遮光部の長
さ方向の一部の幅寸法を拡大した拡幅部を備え、この拡
幅部にコンタクトホールを配設している構成とする。あ
るいは長さ方向の一部の幅寸法を拡大することなく均等
な幅寸法の部分にコンタクトホールを配設してもよい。
【００１０】本発明の液晶表示装置の製造方法は、透明
基板上に一方向に延びる複数本の走査線を形成する工程
と、後工程で形成される信号線との交差領域にゲート絶
縁膜、半導体層、オーミック層を積層したアイランドを
形成する工程と、アイランド上の領域をドレイン電極と
して走査線と直交する方向に延びる複数の信号線を形成
すると同時に、アイランド上においてドレイン電極と微
細な間隙をおいて対峙されるソース電極を形成する工程
と、全面に層間絶縁膜を形成しかつソース電極の一部を
露呈するコンタクトホールを開口する工程と、走査線と
信号線とで囲まれる画素領域に透明電極を形成しかつ当
該透明電極をコンタクトホールによりソース電極に電気
接続する工程とを含むことを特徴とする。特に、ドレイ
ン電極を含む信号線及びソース電極は、全面に導電膜を
成膜した後、１回のフォトリソグラフィ工程で同時に形
成することを特徴としている。
【００１１】本発明によれば、ＴＦＴ素子のアイランド
は走査線と信号線とが交差される領域内に形成されるた
め、ＴＦＴ素子が走査線と信号線とで囲まれる画素領域
内に配設されることはなく、画素領域にはソース電極と
透明電極とを電気接続するためのコンタクトホールが配
置されるのみであり、画素領域の面積、すなわち透明電
極の面積がＴＦＴ素子によって低減されることが防止さ
れ、開口率を向上することが可能になる。
【００１２】また、本発明によれば、ドレイン電極とし
ての信号線とソース電極とを同一の導電膜に対する一つ
のフォトリソグラフィ工程で同時に形成することが可能
であり、従来技術として示した前記公報の技術のソース
電極及びドレイン電極とは別の工程で信号線を形成する
技術に比較してフォトリソグラフィ工程を１工程だけ低
減することが可能であり、製造工程の簡略化が実現でき
る。
【００１３】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の一実施形態としての
ＴＦＴ基板１０のレイアウト図であり、図２は当該ＴＦ
Ｔ基板１０を用いて構成したアクティブマトリクス基
板、すなわち液晶表示装置１の図１のＡＡ線に対応する
箇所の概略断面図である。ＴＦＴ基板１０において、透
明なガラス板１０１の表面には行方向に沿ってＴｉ等の
金属膜からなる複数本の走査線（ゲートライン）１０２
が所要の間隔で配列形成されている。また、前記走査線
１０２と直交する列方向に沿ってＣｒ等の金属膜からな
る複数の信号線（ドレインライン）１０３が所要の間隔
で配列形成されており、これら走査線１０２と信号線１
０３とで囲まれた矩形の領域がそれぞれ画素領域１０４
として区画されている。
【００１４】図３に要部の拡大図を、図４に図３のＢＢ
線断面図をそれぞれ示すように、前記走査線１０２と信
号線１０３とが交差する領域では、前記走査線１０２の
幅は部分的に若干細くされてゲート電極１０５として構
成され、このゲート電極１０５の領域上において当該幅
寸法よりも若干幅広にゲート絶縁膜１０７とアモルファ
スシリコン１０８及びオーミック層１０９が積層された
所要パターンのアイランド１０６が形成されている。す
なわち、走査線１０２上にゲート絶縁膜１０７とアモル
ファスシリコン１０８が積層され、さらにこのアモルフ
ァスシリコン１０８上にｎ+ アモルファスシリコンから
なるソース、ドレインの各オーミック層１０９が微小間
隔おいて対峙した状態に形成されている。そして、一方
のオーミック層１０９上に前記信号線１０３が延長配置
されてドレイン電極１１１として構成され、他方のオー
ミック層１０９上にはソース電極１１２が延長配置さ
れ、これら全体が層間絶縁膜１１３で被覆され、これに
よりＴＦＴ素子１１４が形成されている。前記ソース電
極１１２はドレイン電極１１１、すなわち信号線１０３
と同層の金属膜で形成されており、その他端部は前記画
素領域１０４に沿ってコの字型に延長された遮光部１１
５として構成され、また前記層間絶縁膜１１３の一部に
設けられたコンタクトホール１１６において、前記画素
領域１０４に設けられた透明電極（ＩＴＯ）１１７に電
気接続されている。その上で、全面に配向膜１１８が形
成され、前記ＴＦＴ基板１０が形成されている。
【００１５】また、図２に示したように、前記ＴＦＴ基
板１０に対向される対向基板２０には、透明なガラス板
２０１の表面上にカラーフィルタ２０２、ブラックマト
リクス２０３、配向膜２０４が形成されており、図外の
スペーサにより前記ＴＦＴ基板１０と対向基板２０との
間に微小の間隙が構成され、当該間隙内に液晶３０が充
填される。さらに、前記ＴＦＴ基板１０と対向基板２０
の各表面には偏光板１１９，２０５が配設されており、
これによりアクティブマトリクス型液晶表示装置１が構
成されている。
【００１６】以上のアクティブマトリクス基板のうち、
ＴＦＴ基板１０の製造方法について説明する。図５は図
４に対応する箇所の断面工程図である。先ず、図５
（ａ）のように、透明なガラス板１０１上にＴｉをスパ
ッタ法により成膜し、第１のフォトリソグラフィ工程に
より選択エッチングを行って走査線（ゲートライン）１
０２を形成する。
【００１７】次いで、図５（ｂ）のように、ゲート絶縁
膜１０７としてのＳｉＮ膜、アモルファスシリコン膜１
０８、ｎ+ アモルファスシリコン膜１０９を順次ＣＶＤ
法により成膜した後、第２のフォトリソグラフィ工程に
より選択エッチングを行ってＴＦＴ素子のアイラインド
１０６を形成する。さらに、第３のフォトリソグラフィ
工程によりｎ+ アモルファスシリコン膜１０９を選択エ
ッチングし、ソース・ドレインの各オーミック層を形成
する。なお、第２のフォトリソグラフィ工程におけるエ
ッチングマスクとしてチャンネル部のマスク膜厚をソー
ス・ドレイン領域のマスク膜厚よりも薄く形成しておく
ことにより、第２のフォトリソグラフィ工程のみで前記
アイランドの選択エッチングと共に、前記ｎ+ アモルフ
ァスシリコン膜１０９をチャンネル部においてエッチン
グ分離し、ソース・ドレインの各オーミック層１０９を
形成することが可能である。
【００１８】次いで、図５（ｃ）のように、全面にＣｒ
膜をスパッタ法により成膜し、第４のフォトリソグラフ
ィ工程で選択エッチングを行って信号線１０３（ドレイ
ンライン）を形成し、信号線１０３の一部でドレイン電
極１１１を形成し、かつ同時にソース電極１１２を形成
する。これにより、前記アイランド１０６のオーミック
層１０９上に信号線１０３の一部で構成されるドレイン
電極１１１と前記ソース電極１１２が配設され、ＴＦＴ
素子１１４が形成される。前記ソース電極１１２は、図
３に示したように、画素領域１０４の周辺に沿ってコ字
状に延長形成された遮光部１１５を有しており、前記ア
イランド１０６上から延びるソース電極１１２と遮光部
１１５との接続部分１２０はコンタクトホール１１６を
形成するために若干幅寸法を増大させている。
【００１９】次いで、図５（ｄ）のように、全面にＳｉ
Ｎ膜をＣＶＤ法により形成して層間絶縁膜１１３を形成
した後、第５のフォトリソグラフィ工程により前記層間
絶縁膜１１３にソース電極１１２の一部を露出するコン
タクトホール１１６を開口する。続いて、全面にＩＴＯ
膜をスパッタ法により形成し、第６のフォトリソグラフ
ィ工程により当該ＩＴＯ膜を選択エッチングして前記画
素領域にＩＴＯの透明電極１１７を形成する。この透明
電極１１７は前記コンタクトホール１１６により前記ソ
ース電極１１２に電気接続される。しかる後、詳細は省
略するが図２に示したように全面に配向膜１１８を形成
し、また、前記ガラス板１０１の表面に偏光板１１９を
配設することによりＴＦＴ基板１０が完成される。
【００２０】かかる構成おいては、ＴＦＴ素子１１４の
アイランド１０６は走査線１０２と信号線１０３とが交
差される領域において、走査線１０２の幅寸法にほぼ等
しい領域内に形成される。そのため、ＴＦＴ素子１１４
が走査線１０２と信号線１０３とで囲まれる画素領域１
０４内に配設されることはなく、画素領域１０４にはソ
ース電極１１２と透明電極１１７とを電気接続するため
のコンタクトホール１１６が配置されるのみであり、画
素領域１０４の面積、すなわち透明電極１１７の面積が
ＴＦＴ素子１１４によって低減されることが防止され、
開口率を向上することが可能になる。
【００２１】図６を参照すると、同図は画素領域の１辺
の長さ（画素サイズ）を１００〜４００μｍの間で変化
させたときの開口率の変化を示したものである。ここ
で、画素サイズの変化に対して、ＴＦＴ素子のサイズ、
配線幅及びコンタクトホールの寸法は変わらないと仮定
している。本発明の構造を用いることにより、画素サイ
ズが小さくなっても開口率低下を低減することができ、
画素サイズがより小さくなるほど開口率低下の低減への
寄与は大きいことが分かる。
【００２２】また、本発明における前記した製造方法で
は、ドレイン電極１１１としての信号線１０３とソース
電極１１２とを同一の金属膜を選択エッチングした一つ
のフォトリソグラフィ工程、すなわち前記実施形態の場
合には第４のフォトリソグラフィ工程で同時に形成する
ことが可能である。そのため、従来技術として示した前
記公報の技術のようにソース電極及びドレイン電極とは
別の工程で信号線を形成する技術に比較してフォトリソ
グラフィ工程を１工程だけ低減することが可能であり、
製造工程の簡略化が実現できる。
【００２３】ここで本発明の他の実施形態について説明
する。図７は前記実施形態の図３に対応する図であり、
前記実施形態と同一部分には同一符号を付してある。前
記実施形態ではソース電極１１２にコンタクトホール１
１６を形成する部分１２０を幅広に形成しているが、こ
の実施形態ではこの幅広の部分は設けてはおらず、その
代わりにコンタクトホール１１６は平面形状が偏平に近
い形状として所要の面積を確保している。このように、
ソース電極１１２の一部を画素領域１０４の内方に向け
て突出していないため、画素領域１０４の面積をさらに
大きくして開口率を向上することが可能である。
【００２４】また、図８に示すように、走査線１０２と
信号線１０３との交差領域において信号線１０３の一部
の幅寸法を低減し、この低減した部分をアイランド１０
６上に延設してドレイン電極１１１として構成するよう
にしてもよい。このようにすることで、信号線１０３の
長さ方向の大部分における幅寸法を増大することがで
き、信号線１０３の低抵抗化を図ることが可能になる。
【００２５】
【発明の効果】以上説明したように本発明は、ＴＦＴ素
子のアイランドは走査線と信号線とが交差される領域内
に形成されるため、ＴＦＴ素子が走査線と信号線とで囲
まれる画素領域内に配設されることはなく、画素領域に
はソース電極と透明電極とを電気接続するためのコンタ
クトホールが配置されるのみであり、画素領域の面積、
すなわち透明電極の面積がＴＦＴ素子によって低減され
ることが防止され、開口率を向上することが可能にな
る。また、本発明によれば、ドレイン電極としての信号
線とソース電極とを同一の導電膜に対する一つのフォト
リソグラフィ工程で同時に形成することが可能であり、
従来技術として示した前記公報の技術のソース電極及び
ドレイン電極とは別の工程で信号線を形成する技術に比
較してフォトリソグラフィ工程を１工程だけ低減するこ
とが可能であり、製造工程の簡略化が実現できる。
【図面の簡単な説明】
【図１】本発明にかかるＴＦＴ基板のレイアウト図であ
る。
【図２】本発明の液晶表示装置の図１のＡＡ線に沿う箇
所の断面図である。
【図３】図１の要部の拡大図である。
【図４】図３のＢＢ線に沿う箇所の断面図である。
【図５】本発明にかかるＴＦＴ基板の製造方法を工程順
に示す断面図である。
【図６】本発明と従来技術における画素サイズと開口率
との関係を示す図である。
【図７】本発明の他の実施形態の要部の拡大平面図であ
る。
【図８】本発明の更に他の実施形態の要部の拡大平面図
である。
【図９】従来のＴＦＴ基板のレイアウト図である。
【符号の説明】
１ アクティブマトリクス型液晶表示装置 １０ ＴＦＴ基板 ２０ 対向基板 １０１ ガラス板 １０２ 走査線（ゲートライン） １０３ 信号線（ドレインライン） １０４ 画素領域 １０５ ゲート電極 １０６ アイランド １０７ ゲート絶縁膜 １０８ アモルファスシリコン １０９ オーミック層 １１１ ドレイン電極 １１２ ソース電極 １１３ 層間絶縁膜 １１４ ＴＦＴ素子 １１６ コンタクトホール １１７ 透明電極（ＩＴＯ） １１８ 配向膜 １１９ 偏光板 ２０１ ガラス板 ２０２ カラーフィルタ ２０３ ブラックマトリクス ２０４ 配向膜 ２０５ 偏光板
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Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 透明基板上に一方向に延設された複数本
    の走査線と、前記走査線と直交する方向に延設された複
    数本の信号線と、前記走査線と信号線とで囲まれる画素
    領域に配設された透明電極と、前記透明電極に対応して
    設けられた薄膜トランジスタとを備えるアクティブマト
    リクス型液晶表示装置において、前記薄膜トランジスタ
    は前記走査線と信号線との交差領域内に配設されるとと
    もに、前記薄膜トランジスタを構成しているソース電極
    とドレイン電極は前記信号線と同一層の導電膜で形成さ
    れていることを特徴とするアクティブマトリクス型液晶
    表示装置。
  2. 【請求項２】 前記薄膜トランジスタは、前記走査線と
    前記信号線とが交差する領域において前記走査線上に形
    成されたゲート絶縁膜及び半導体層からなるアイランド
    と、前記アイランド上にわたって延長される前記信号線
    の一部で構成されるドレイン電極と、前記信号線と同一
    層の導電膜で形成されて前記ドレイン電極とは微細な間
    隙を保って前記アイランド上に延長されるソース電極と
    を備えることを特徴とする請求項１に記載のアクティブ
    マトリクス型液晶表示装置。
  3. 【請求項３】 前記ソース電極は前記透明電極の周辺に
    沿って延長される遮光部を備えており、前記遮光部の長
    さ方向の一部に前記透明電極とのコンタクトホールを備
    えていることを特徴とする請求項１または２に記載のア
    クティブマトリクス型液晶表示装置。
  4. 【請求項４】 前記遮光部の長さ方向の一部の幅寸法を
    拡大した拡幅部を備えており、前記拡幅部に前記コンタ
    クトホールを配設していることを特徴とする請求項３に
    記載のアクティブマトリクス型液晶表示装置。
  5. 【請求項５】 前記遮光部の長さ方向の幅寸法はほぼ均
    等であり、当該長さ方向の一部に前記コンタクトホール
    を配設していることを特徴とする請求項３に記載のアク
    ティブマトリクス型液晶表示装置。
  6. 【請求項６】 透明基板上に一方向に延びる複数本の走
    査線を形成する工程と、後工程で形成される信号線との
    交差領域にゲート絶縁膜、半導体層、オーミック層を積
    層したアイランドを形成する工程と、前記アイランド上
    の領域をドレイン電極として前記走査線と直交する方向
    に延びる複数の信号線を形成すると同時に、前記アイラ
    ンド上において前記ドレイン電極と微細な間隙をおいて
    対峙されるソース電極を形成する工程と、全面に層間絶
    縁膜を形成しかつ前記ソース電極の一部を露呈するコン
    タクトホールを開口する工程と、前記走査線と信号線と
    で囲まれる画素領域に透明電極を形成しかつ前記コンタ
    クトホールにより前記ソース電極に電気接続する工程と
    を含むことを特徴とするアクティブマトリクス型液晶表
    示装置の製造方法。
  7. 【請求項７】 前記ドレイン電極を含む信号線及びソー
    ス電極は、全面に導電膜を成膜した後、１回のフォトリ
    ソグラフィ工程で同時に形成することを特徴とする請求
    項６に記載のアクティブマトリクス型液晶表示装置の製
    造方法。
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