JP2002359826A - Transmission system - Google Patents

Abstract

PROBLEM TO BE SOLVED: To realize a transmission system by which a transmission stream of a high-bit rate can be transmitted by a plurality of transmitters high in versatility but which is low in transmission rate. SOLUTION: In this transmission system for transmitting and receiving digital data, a transmission side has a distributing part for distributing a signal stream of a prescribed high-bit rate to signal streams of n systems of a prescribed low-bit rate, with a time code showing the order of the signal stream attached thereto and outputting the distributed signal streams of the n systems and transmitters of the n systems for transmitting the signal streams of the n systems at respective prescribed low transmission rates; and a receiving side has receivers of the n systems for respectively receiving the signal streams of the n systems transmitted at the prescribed low transmission rates and a reintegrating part for reintegrating the received signal streams of the n systems into the original signal stream of the prescribed high-bit rate, on the basis of the time code attached to the respective signal streams.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、高ビットレートの
デジタルデータを複数の系統に配分し、複数の伝送路で
デジタル伝送する技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for distributing high bit rate digital data to a plurality of systems and digitally transmitting the digital data through a plurality of transmission paths.

【０００２】[0002]

【従来の技術】昨今、デジタル信号処理により、映像信
号をＭＰＥＧ−２方式で圧縮し、デジタル変調及び復調
することによって、劣化の少ない安定した映像信号を伝
送することができる。現行のテレビジョン放送のロード
レース中継等では、例えば８００ＭＨｚ帯の直交周波数
分割多重(Orthogonal Frequency Division Multiplex:
ＯＦＤＭ)方式のデジタルＦＰＵ(Field Pick-up Unit)
が用いられている。 ここで、このデジタルＦＰＵは、
移動中継車に搭載されたＴＶカメラで撮像した映像信号
（最大８Ｍｂｉｔ／ｓのデジタルデータ）を受信点まで
安定に伝送できる。しかし、このビットレートでは、Ｎ
ＴＳＣ等、標準のテレビジョン方式（以下ＳＤＴＶと称
す）の映像信号しか伝送できない。 昨今、待望されて
いる高精細のテレビジョン方式(以下、ＨＤＴＶと称す)
の映像信号は、ＳＤＴＶの約６倍の画素数を持ってお
り、２２Ｍｂｉｔ／ｓ程度の伝送路が必要である。2. Description of the Related Art Recently, a video signal is compressed by the MPEG-2 system by digital signal processing, and is digitally modulated and demodulated, whereby a stable video signal with little deterioration can be transmitted. In road race relay of current television broadcasting, for example, orthogonal frequency division multiplexing (Orthogonal Frequency Division Multiplex: 800 MHz band)
Digital FPU (Field Pick-up Unit) of OFDM type
Is used. Here, this digital FPU is
A video signal (digital data of a maximum of 8 Mbit / s) captured by a TV camera mounted on a mobile broadcast van can be stably transmitted to a receiving point. However, at this bit rate, N
Only video signals of a standard television system (hereinafter referred to as SDTV) such as TSC can be transmitted. Recently, the long-awaited high-definition television system (hereinafter referred to as HDTV)
Has about six times the number of pixels of SDTV, and requires a transmission path of about 22 Mbit / s.

【０００３】[0003]

【発明が解決しようとする課題】以上説明したように、
上記従来のデジタルＦＰＵでは、ＳＤＴＶの映像信号し
か伝送できず、伝送容量を越えるＨＤＴＶの伝送ストリ
ームは伝送困難であり、より高い圧縮を行わなければな
らず、画質低下した伝送ストリームを伝送せざるを得な
かった。本発明は、これらの欠点を除去し、高ビットレ
ートの伝送ストリームを、汎用性が高いが伝送レートが
低い複数の伝送装置で伝送できる伝送システムを実現す
ることを目的とする。As described above,
The conventional digital FPU can transmit only SDTV video signals, and it is difficult to transmit HDTV transmission streams that exceed the transmission capacity. Therefore, higher compression must be performed, and transmission streams with reduced image quality must be transmitted. I didn't get it. An object of the present invention is to eliminate these drawbacks and to realize a transmission system capable of transmitting a high bit rate transmission stream by a plurality of transmission apparatuses having high versatility but low transmission rate.

【０００４】[0004]

【課題を解決するための手段】本発明は、上記目的を達
成するため、デジタルデータを送受信する伝送システム
において、送信側に、所定の高ビットレートの信号スト
リームを該信号ストリームの順番を示すタイムコードの
付加された所定の低ビットレートのｎ（ｎは２以上の整
数）系統の信号ストリームに配分して出力する配分部
と、上記ｎ系統の信号ストリームをそれぞれ所定の低伝
送レートで伝送するｎ系統の送信機を有し、受信側に、
所定の低伝送レートで伝送された上記ｎ系統の信号スト
リームをそれぞれ受信するｎ系統の受信機と、受信した
上記ｎ系統の信号ストリームを当該各信号ストリームに
付加された上記タイムコードに基づき元の所定の高ビッ
トレートの信号ストリームに再統合する再統合部を有す
る伝送システムである。また、配分部に、所定の高ビッ
トレートの信号ストリームに所定周期でタイムコードを
付けた信号ストリームを生成するＴＳtc作成部と、タイ
ムコード付き信号ストリームをそれぞれの系統に対応す
る所定の信号ストリームに配分する制御を行うＴＳ作成
制御部と、それぞれの系統に対応する所定の信号ストリ
ームを取り込みそれぞれ所定の低伝送レートに合わせた
信号ストリームに変換して出力するｎ系統のＴＳ作成部
を有し、再統合部に、受信したｎ系統の信号ストリーム
をそれぞれ記憶しそれぞれ付加されたタイムコードを抽
出するｎ系統のＴＣ抽出部と、抽出した各系統のタイム
コードに従いｎ系統のＴＣ抽出部からそれぞれ記憶され
ている信号ストリームを読み出すＴＳｒ制御部と、各系
統のタイムコードに基づき取り込んだ上記ｎ系統の信号
ストリームを上記元の所定の高ビットレートの信号スト
リームになるよう統合する統合部を有する伝送システム
である。さらに、ｎ系統のＴＳ作成部は、作成される信
号ストリームに、適宜所定の低伝送レートに合わせるた
めのダミーデータストリームを所定のタイムコードを付
けて挿入するものである。また、ＴＳtc作成部は、所定
の高ビットレートの信号ストリームの同期コードを検出
し、該同期コードの前に１ワードのタイムコードを付け
た２０５ワード単位の信号ストリームを生成するもので
ある。また、ＴＳtc作成部は、所定の高ビットレートの
信号ストリームを２０２ワードを単位とし、同期コード
１ワードとタイムコード１ワードを付加した信号ストリ
ームを生成するものである。また、ＴＳtc作成部は、所
定の高ビットレートの信号ストリームを２０３ワードを
単位とし、同期コード１ワードとタイムコード１ワード
を付加した信号ストリームを生成するものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a transmission system for transmitting and receiving digital data, in which a transmitting side transmits a signal stream of a predetermined high bit rate to a time indicating the order of the signal stream. A distributing unit that distributes and outputs n (n is an integer of 2 or more) signal streams of a predetermined low bit rate to which a code is added, and transmits the n signal streams at a predetermined low transmission rate; It has n transmitters, and on the receiving side,
An n-system receiver that receives the n-system signal streams transmitted at a predetermined low transmission rate, respectively, and converts the received n-system signal streams into originals based on the time codes added to the respective signal streams. This is a transmission system having a reintegration unit that reintegrates into a predetermined high bit rate signal stream. Further, the distribution unit includes a TStc creation unit that generates a signal stream obtained by adding a time code to a predetermined high bit rate signal stream at a predetermined cycle, and converts the signal stream with the time code into a predetermined signal stream corresponding to each system. A TS creation control unit that performs control of allocating, and an n-system TS creation unit that takes in a predetermined signal stream corresponding to each system, converts the signal stream into a signal stream corresponding to a predetermined low transmission rate, and outputs the signal stream. The re-integration unit stores the received n-system signal streams and extracts the added time code from the n-system TC extraction unit and the n-system TC extraction unit according to the extracted system time code. A TSr control unit that reads out the signal stream that has been input, and the The signal stream of the system is a transmission system with an integrated unit that integrates to become a signal stream of the original predetermined high bit rate. Furthermore, the n-line TS creator inserts a dummy data stream for appropriately adjusting to a predetermined low transmission rate with a predetermined time code added to the generated signal stream. The TStc creation unit detects a synchronization code of a signal stream of a predetermined high bit rate, and generates a signal stream of 205 words in which a one-word time code is added before the synchronization code. Further, the TStc creating unit generates a signal stream to which a predetermined high bit rate signal stream is added in units of 202 words and to which one word of a synchronization code and one word of a time code are added. The TStc creation unit generates a signal stream having a predetermined high bit rate signal stream in units of 203 words and one sync code word and one time code word added thereto.

【０００５】すなわち、本発明は、高ビットレートの信
号を、複数の系統に配分し伝送するもので、ＭＰＥＧエ
ンコーダ等からの高ビットレートの信号ストリームＴＳ
は、配分部によってオリジナルの順番を示すタイムコー
ドを付加された後、複数系統、例えば、２系統の低レー
ト信号(ＴＳａ，ＴＳｂ)に配分される。 この低レート
信号に配分された信号は、複数組の伝送機器を用いて受
信側に伝送される。当該複数の配分信号は再統合部によ
ってタイムコードに従いまとめられ、元の高ビットレー
トの信号ストリームに戻され、ＭＰＥＧデコーダ等に入
力される。ここで、信号ストリームＴＳは、区切りを示
す特定な同期コード(４７ｈ)を、２０４ワード(Ｗ)毎に
持つ。 この同期コードの位置を基準に、順番を示すタ
イムコード１Ｗを付加する。 その後、タイムコード付
ストリームＴＳは一定量（２０５Ｗ）ごとに複数組に配
分される。例えば、伝送機器２組の合計のビットレート
が信号ストリームＴＳのビットレートの２０５／２０４
倍と完全一致し、伝送路２組の各伝送レートが同一であ
れば、信号ストリームＴＳは以下に示すように交互２組
に均等に分配される。 ＴＳａ：ＴＳＤ(1)、ＴＳＤ(3)、ＴＳＤ(5)、ＴＳＤ
(7)、ＴＳＤ(9)、… ＴＳｂ：ＴＳＤ(2)、ＴＳＤ(4)、ＴＳＤ(6)、ＴＳＤ(8)
… しかし、伝送路２組の各レートが同一でない場合、ＴＳ
は交互２組に均等分配されず、以下に示すように、ａ系
統に５番目、６番目のＴＳが連続的に取り込まれるケー
スも生じる。 ＴＳａ：ＴＳＤ(1)、ＴＳＤ(3)、ＴＳＤ(5)、ＴＳＤ
(6)、ＴＳＤ(9) … ＴＳｂ：ＴＳＤ(2)、ＴＳＤ(4)、ＴＳＤ(7)、ＴＳＤ(8)
…That is, the present invention distributes a high bit rate signal to a plurality of systems and transmits the signal. A high bit rate signal stream TS from an MPEG encoder or the like is transmitted.
Are added to a plurality of systems, for example, two systems of low-rate signals (TSa, TSb) after a time code indicating the original order is added by the distribution unit. The signal allocated to the low-rate signal is transmitted to the receiving side using a plurality of sets of transmission equipment. The plurality of distribution signals are collected by the reintegration unit according to the time code, returned to the original high bit rate signal stream, and input to an MPEG decoder or the like. Here, the signal stream TS has a specific synchronization code (47h) indicating a delimiter every 204 words (W). A time code 1W indicating the order is added based on the position of the synchronization code. Thereafter, the stream TS with the time code is distributed to a plurality of sets for each fixed amount (205 W). For example, the total bit rate of two sets of transmission equipment is 205/204 of the bit rate of the signal stream TS.
If the transmission rate is exactly the same as the double and the transmission rates of the two transmission paths are the same, the signal stream TS is equally distributed to the two alternating sets as shown below. TSa: TSD (1), TSD (3), TSD (5), TSD
(7), TSD (9),... TSb: TSD (2), TSD (4), TSD (6), TSD (8)
... However, if the rates of the two sets of transmission paths are not the same, TS
Are not equally distributed to two sets alternately, and as shown below, there may be a case where the fifth and sixth TSs are continuously taken into the system a. TSa: TSD (1), TSD (3), TSD (5), TSD
(6), TSD (9) ... TSb: TSD (2), TSD (4), TSD (7), TSD (8)
…

【０００６】さらに、伝送機器２組の合計レートが、信
号ストリームＴＳのビットレートの２０５／２０４倍と
不一致、即ち信号ストリームＴＳのビットレートの２０
５／２０４が２組の合計ビットレートよりも小さい場
合、不足分はダミーデータとして、不要のデータストリ
ームＧｓを挿入することで解消する。 ＴＳａ：ＴＳＤ(1)、ＴＳＤ(3)、Ｇｓ、ＴＳＤ(6)、Ｔ
ＳＤ(8) … ＴＳｂ：ＴＳＤ(2)、ＴＳＤ(4)、ＴＳＤ(5)、ＴＳＤ
(7)、ＴＳＤ(9) … このように、ＴＳａとＴＳｂには、ビットレートの差に
応じてダミーデータが含まれる。 差が大きい場合は、
ダミーデータが含まれる割合も増加する。なお、ダミー
データＧｓには、順番を示す０から２４０までの値のタ
イムコードでなく不要であることを示すコード２５５を
付加する。２系統に配分され、受信側に伝送された信号
ストリームＴＳarとＴＳbrには、不要なダミーデータが
ビットレート合わせのため挿入されている。 このダミ
ーデータは、特定のタイムコード値２５５を割り当てて
あるため、必要とする信号ストリームＴＳと区別が可能
であり、除去することができる。なお、必要とする信号
ストリームＴＳは、２系統に交互に配分されていないた
め、ａ系統とｂ系統の取り出し順序を考慮しないと元の
並びに戻らない。 このためタイムコードを調べ、若い
値を持った信号ストリームＴＳから順に取り出し、２組
のデータをオリジナル順に並べ直す。そして、配分部で
付加したタイムコード類を取り除き、オリジナルな正味
データのみを抽出する。この状態では、ＴＳデータは時
間的に間欠状態であるため、メモリ等を使い、時間伸張
し、信号ストリームＴＳを連続化して出力する。 な
お、出力クロックは、ダミーデータを除いた正味データ
の量から再生したクロックを用いる。Further, the total rate of the two sets of transmission equipment does not match the bit rate of the signal stream TS by 205/204 times, that is, the total bit rate of the signal stream TS is 20 times.
If 5/204 is smaller than the total bit rate of the two sets, the shortage is eliminated by inserting unnecessary data stream Gs as dummy data. TSa: TSD (1), TSD (3), Gs, TSD (6), T
SD (8) TSb: TSD (2), TSD (4), TSD (5), TSD
(7), TSD (9)... As described above, TSa and TSb include dummy data according to the difference in bit rate. If the difference is large,
The rate at which dummy data is included also increases. It should be noted that a code 255 indicating that the dummy data Gs is unnecessary is added to the dummy data Gs, instead of a time code having a value from 0 to 240 indicating the order. Unnecessary dummy data is inserted into the signal streams TSar and TSbr distributed to the two systems and transmitted to the receiving side to adjust the bit rate. Since this dummy data is assigned a specific time code value 255, it can be distinguished from the required signal stream TS and can be removed. Note that the required signal streams TS are not alternately distributed to the two systems, and therefore do not return to their original order unless the order of extracting the systems a and b is considered. For this reason, the time code is checked, the signal is sequentially extracted from the signal stream TS having a young value, and two sets of data are rearranged in the original order. Then, the time codes added by the distribution unit are removed, and only the original net data is extracted. In this state, since the TS data is temporally intermittent, the time is extended using a memory or the like, and the signal stream TS is output in a continuous manner. As the output clock, a clock reproduced from the amount of net data excluding dummy data is used.

【０００７】[0007]

【発明の実施の形態】本発明の伝送装置の全体構成の一
実施例を図１に示し、以下詳細に説明する。なお、本実
施例では、説明を分かり易くするために、高ビットレー
トの信号を、２系統の低ビットレートの信号ストリーム
に配分して伝送する場合を例として説明するが、これに
限定されるものではなく、伝送する信号のビットレート
と伝送装置の伝送レートに応じて、３系統以上に配分し
て伝送するものであっても良いことは明らかである。該
伝送装置は、送信側に、高精細映像信号(ＨＤＴＶ信号)
を、所定の高ビットレート(例えば、１５Ｍｂｉｔ／ｓ)
の信号に圧縮し、高ビットレートの信号ストリームＴＳ
を出力するＭＰＥＧエンコーダ１３Ｅと、この高ビット
レートの信号ストリームＴＳを、オリジナルの信号の順
番を示すタイムコードＴＣの付加された２系統の低ビッ
トレート(例えば、８Ｍｂｉｔ／ｓ)の信号ストリームＴ
ＳａとＴＳｂに配分して出力する配分部２２と、この信
号ストリームＴＳａ，ＴＳｂをそれぞれ伝送する２つの
ＦＰＵ送信機（例えば、８００ＭＨｚ帯のＯＦＤＭ方式
のＦＰＵ送信機−以下、送信８００Ｍ−ＦＰＵと称す）
１０Ｔａ，１０Ｔｂを有する。そして、受信側には、上
記信号ストリームＴＳａとＴＳｂをそれぞれ受信する２
つのＦＰＵ受信機（例えば、８００ＭＨｚ帯のＯＦＤＭ
方式のＦＰＵ受信機−以下、受信８００Ｍ−ＦＰＵと称
す）１０Ｒａ，１０Ｒｂと、受信した信号ストリームＴ
ＳarとＴＳbrを、付加されたタイムコードＴＣに従いま
とめ、元の信号ストリームＴＳｒに再統合する再統合部
２１と、この信号ストリームＴＳｒを元の所定の高ビッ
トレートの高精細映像信号に復号するＭＰＥＧデコーダ
１３Ｄを有する。ＨＤＴＶの高精細映像信号は、ＭＰＥ
Ｇエンコーダ１３Ｅで所定の高ビットレート(例えば、
１５Ｍｂｉｔ／ｓ)の信号に変換される。 そして、Ｍ
ＰＥＧエンコーダ１３Ｅからの高ビットレートの信号ス
トリームＴＳは、配分部２２によってオリジナルの信号
の順番を示すタイムコードが付加された後、低ビットレ
ート（例えば、８Ｍｂｉｔ／ｓ）の信号ストリームＴＳ
ａとＴＳｂに配分される。そして、この信号ストリーム
ＴＳａ，ＴＳｂは、送信８００Ｍ−ＦＰＵ１０Ｔａ，１
０Ｔｂを用いて受信側に伝送される。受信側では、受信
８００Ｍ−ＦＰＵ１０Ｒａ，１０Ｒｂで、伝送されたそ
れぞれの信号ストリームＴＳａとＴＳｂを受信する。
そして、再統合部２１で受信した信号ストリームＴＳar
とＴＳbrを、付加されたタイムコードに従いまとめ、元
の信号ストリームＴＳｒに再統合する。 そして、この
再統合された信号ストリームＴＳｒは、ＭＰＥＧデコー
ダ１３Ｄで元の所定の高ビットレートの高精細映像信号
に復号される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an embodiment of the overall configuration of a transmission apparatus according to the present invention, which will be described in detail below. Note that, in this embodiment, in order to make the description easy to understand, a case where a high bit rate signal is distributed to two systems of low bit rate signal streams and transmitted will be described as an example, but the present invention is not limited to this. It is apparent that the signal may be distributed to three or more systems according to the bit rate of the signal to be transmitted and the transmission rate of the transmission apparatus. The transmission device transmits a high-definition video signal (HDTV signal) to the transmission side.
At a predetermined high bit rate (for example, 15 Mbit / s)
, A high bit rate signal stream TS
And an MPEG encoder 13E for outputting the high-bit-rate signal stream TS. The high-bit-rate signal stream TS is converted into two low-bit-rate (for example, 8 Mbit / s) signal streams T
A distribution unit 22 that distributes and outputs the signals to Sa and TSb, and two FPU transmitters that transmit the signal streams TSa and TSb, respectively (for example, an 800 MHz band OFDM FPU transmitter—hereinafter, referred to as a transmission 800M-FPU). )
It has 10Ta and 10Tb. The receiving side receives the signal streams TSa and TSb, respectively.
One FPU receiver (eg, 800 MHz band OFDM
FPU receiver-hereinafter referred to as reception 800M-FPU) 10Ra, 10Rb and the received signal stream T
A re-integration unit 21 that combines Sar and TSbr according to the added time code TC and re-integrates them into an original signal stream TSr, and an MPEG that decodes this signal stream TSr into an original high-definition video signal of a predetermined high bit rate. It has a decoder 13D. HDTV high-definition video signals are MPE
A predetermined high bit rate (for example,
15Mbit / s). And M
The signal stream TS of the high bit rate from the PEG encoder 13E is added with a time code indicating the order of the original signal by the distribution unit 22, and then the signal stream TS of the low bit rate (for example, 8 Mbit / s) is added.
a and TSb. Then, the signal streams TSa and TSb are transmitted 800M-FPU10Ta, 1
It is transmitted to the receiving side using 0Tb. On the receiving side, the received 800M-FPUs 10Ra and 10Rb receive the transmitted signal streams TSa and TSb, respectively.
Then, the signal stream TSar received by the reintegration unit 21
And TSbr according to the added time code, and are integrated again into the original signal stream TSr. Then, the re-integrated signal stream TSr is decoded by the MPEG decoder 13D into the original high-definition video signal of the predetermined high bit rate.

【０００８】以下、配分部２２の具体的な構成、動作に
ついて、図２、図４、図６を用いて、詳細に説明する。
ＭＰＥＧエンコーダ１３Ｅから出力される信号ストリー
ムＴＳは、この信号の順番を示すタイムコードＴＣ付き
の信号ストリームＴＳを作成する、ＴＳｔｃ作成部２３
内の同期コード位置検出部２３−１とメモリ２３−３に
入力される。クロックＣＫtsは、メモリ制御部２３−２
とクロック(ＣＫ)発生部２４Ｔに入力される。 メモリ
制御部２３−２からのメモリ書込み制御信号Ｗcntと読
出し制御信号Ｒcntは、メモリ２３−３に入力される。
メモリ２３−３の出力ＴＳｉは、タイムコードＴＣを
挿入するＴＣ挿入部２３−４に出力される。ＴＣ挿入部
２３の出力ＴＳｔｃは、ａ系統の信号ストリームＴＳａ
を作成するＴＳａ作成部２５ａと、ｂ系統の信号ストリ
ームＴＳｂを作成するＴＳｂ作成部２５ｂに入力され
る。 クロック(ＣＫ)発生部２４Ｔの出力ＣＫttは、Ｔ
Ｓｔｃ作成部２３およびＴＳａ作成部２５ａと、ＴＳｂ
作成部２５ｂ内のメモリ制御部２５−１に入力される。
また、ＴＳａ作成部２５ａとＴＳｂ作成部２５ｂ内の
メモリ制御部２５−１からのメモリ蓄積量を示すａ△と
ｂ△は、ＴＳ作成制御部２６に入力される。ＴＳ作成制
御部２６からのＴＳａの読み出しを指示する信号ＲＳta
は、ＴＳａ作成部２５ａ内のメモリ制御部２５−１に入
力される。 またダミーデータＧＳの出力を指示するＧ
Ｓtaは、ＴＳａ作成部２５ａ内のＧＳ挿入部２５−３に
入力される。同様に、ＴＳ作成制御部２６からのＴＳｂ
の読出しを指示する信号ＲＳtaは、ＴＳｂ作成部２５ｂ
内のメモリ制御部２５−１に入力される。 また、ダミ
ーデータＧＳの出力を指示するＧＳtbは、ＴＳｂ作成部
２５ｂ内のＧＳ挿入部２５−３に入力される。ＴＳ作成
制御部２６からのＴＳａ系統、ＴＳｂ系統への書き込み
を指示する信号Ｗsta，Ｗstbは、ＴＳａ作成部２５ａ、
ＴＳｂ作成部２５ｂ内のメモリ制御部２５−１に入力さ
れる。Hereinafter, a specific configuration and operation of the distribution unit 22 will be described in detail with reference to FIGS. 2, 4 and 6.
The signal stream TS output from the MPEG encoder 13E is a TStc creation unit 23 that creates a signal stream TS with a time code TC indicating the order of the signal.
Are input to the synchronous code position detecting unit 23-1 and the memory 23-3. The clock CKts is stored in the memory controller 23-2.
Is input to the clock (CK) generator 24T. The memory write control signal Wcnt and the read control signal Rcnt from the memory control unit 23-2 are input to the memory 23-3.
The output TSi of the memory 23-3 is output to the TC insertion unit 23-4 for inserting the time code TC. The output TStc of the TC insertion unit 23 is a signal stream TSa of a system.
And a TSb creation unit 25b that creates a b-system signal stream TSb. The output CKtt of the clock (CK) generating unit 24T is T
Stc creation unit 23 and TSa creation unit 25a, and TSb
The data is input to the memory control unit 25-1 in the creation unit 25b.
Further, a △ and b △ indicating the memory storage amount from the memory control unit 25-1 in the TSa creation unit 25a and the TSb creation unit 25b are input to the TS creation control unit 26. Signal RSta instructing reading of TSa from TS creation control unit 26
Is input to the memory control unit 25-1 in the TSa creation unit 25a. Also, G that instructs output of dummy data GS
Sta is input to the GS insertion unit 25-3 in the TSa creation unit 25a. Similarly, the TSb from the TS creation control unit 26
The signal RSta instructing the reading of the TSb is transmitted to the TSb creation unit 25b
Is input to the memory control unit 25-1. GStb instructing to output the dummy data GS is input to the GS insertion unit 25-3 in the TSb creation unit 25b. The signals Wsta and Wstb instructing writing to the TSa system and the TSb system from the TS creation control unit 26 are transmitted to the TSa creation unit 25a,
The data is input to the memory control unit 25-1 in the TSb creation unit 25b.

【０００９】次に、各部の動作について、説明する。同
期コード(４７)位置検出部２３−１は、入力されたＴＳ
信号の２０４Ｗ毎に含まれる同期コードを検出し、その
時間的位置を示すパルスｄｔｓを出力する。メモリ制御
部２３−２とメモリ２３−３は、同期コード位置を示す
パルスｄｔｓに従い、クロックＣＫtsの速度で、ＴＳ信
号を２０４Ｗずつ、メモリ２３−３に書き込む。 ま
た、クロックＣＫttの速度で２０４Ｗを連続して読み出
したら、１Ｗ休む２０５Ｗ周期の処理を繰り返す。 こ
の結果、１Ｗ分のスペースが空いたデータストリームＴ
Ｓｉが作成される。ＴＣ挿入部２３−４は、上記の１Ｗ
の空き期間にタイムコードＴＣを出力し、タイムコード
１Ｗ＋ＴＳ２０４ＷのＴＳtc信号を作成する。 ここ
で、このタイムコードＴＣとしては、１Ｗ８ビットであ
るから、２５６種の値が与えられる。しかし、信号の順
番を表すタイムコードとしては２５０種に限定し、残る
６種は、ダミー用のコードとしておく。 即ち、タイム
コードＴＣは、０番から２４９番までを巡回的に使用
し、ダミー用コードして例えば２５５番を割り当てる。
クロック(ＣＫ)発生部２４Ｔは、入力されたクロックＣ
Ｋtsの周波数を２０５／２０４倍した周波数のクロック
ＣＫttを発生する。メモリ制御部２５−１とメモリ２５
−２は、書き込み指示信号Ｗstaに従い、タイムコード
ＴＣ付きの信号ストリームＴＳtcを２０５Ｗ単位にメモ
リ２５−２に書き込む。また、読み出し指示信号ＲＳta
に従い、メモリ２５−２から２０５Ｗ単位で、信号スト
リームＴＳtcの読み出しを行う。なお、メモリ２５−２
への書き込み量と読み出し量の差分を、例えば２０４Ｗ
もしくは２０５Ｗを単位として、ａ△として、出力す
る。Next, the operation of each section will be described. The synchronization code (47) position detecting unit 23-1 receives the input TS
A synchronization code included in each 204W of the signal is detected, and a pulse dts indicating the time position is output. The memory control unit 23-2 and the memory 23-3 write the TS signal into the memory 23-3 at a speed of the clock CKts in units of 204 W in accordance with the pulse dts indicating the synchronization code position. When 204W is continuously read at the speed of the clock CKtt, the processing of the 205W cycle of resting by 1W is repeated. As a result, the data stream T having a space of 1 W is vacant.
Si is created. The TC insertion unit 23-4 has the above-mentioned 1W
, The time code TC is output during the idle period, and the TStc signal of the time code 1W + TS204W is created. Here, since the time code TC is 1W8 bits, 256 values are given. However, the time codes representing the signal order are limited to 250 types, and the remaining 6 types are set as dummy codes. That is, the time code TC cyclically uses numbers 0 to 249, and assigns, for example, number 255 as a dummy code.
The clock (CK) generation unit 24T receives the input clock C
A clock CKtt having a frequency obtained by multiplying the frequency of Kts by 205/204 is generated. Memory control unit 25-1 and memory 25
-2 writes the signal stream TStc with the time code TC into the memory 25-2 in units of 205W according to the write instruction signal Wsta. Also, the read instruction signal RSta
, The signal stream TStc is read from the memory 25-2 in units of 205W. The memory 25-2
The difference between the amount of writing and the amount of reading
Alternatively, the output is made as a △ in units of 205 W.

【００１０】ＧＳ挿入部２５−３は、ダミー挿入指示信
号ＧＳｔが無い場合は、入力データを素通りさせる。
ダミー挿入指示信号ＧＳｔがある場合は、ＴＣ値２５５
としたダミーデータ２０４Ｗからなる信号ストリームＴ
Ｓａを出力する。ＴＳ作成制御部２６は、信号ストリー
ムＴＳtcの２０５Ｗ毎に、ａ△とｂ△を比較し、小さい
△値を持つＴＳ作成部側に、書き込みを指示する信号Ｗ
stを出力する。 小さい△値は、メモリ蓄積量に余裕の
ある側であることを示す。 なお両者が同一値であった
場合、ａ系統を優先し、Ｗｓtaを出力する。 この結
果、信号ストリームＴＳtcは、ＴＳａ作成部２５ａ、Ｔ
Ｓｂ作成部２５ｂの伝送速度に応じて配分され、取り込
まれる。次に、ａ△が所定値(例えば、７)以上に達した
ら、読み出し指示信号ＲＳtaの出力を開始し、メモリ２
５−２に蓄積された信号ストリームＴＳtcを読み出して
いく。 同様に、ｂ△が所定値(例えば、７)以上に達し
たら、読み出し指示信号ＲＳtbの出力を開始する。 こ
れにより２系統に配分された信号ストリームＴＳｔｃ
は、各メモリ２５−２から連続的に出力され、信号スト
リームＴＳａとＴＳｂとなる。 ここで、入出力のビッ
トレートの不一致により、△値が所定値未満になる読み
出しデータ不足が生じた場合は、読み出し指示信号ＲＳ
ta、ＲＳtbの代わりに、ダミーデータ読み出し指示信号
ＧＳtaか、ＧＳtbを出力し、ａ系統、ｂ系統のデータで
なく、ダミーデータＧＳを出力させる。When there is no dummy insertion instruction signal GSt, the GS insertion unit 25-3 passes the input data.
If there is a dummy insertion instruction signal GSt, the TC value is 255
Signal stream T composed of dummy data 204W
Sa is output. The TS creation control unit 26 compares a △ and b △ for each 205 W of the signal stream TStc, and outputs a signal W for instructing the TS creation unit having a small △ value to write.
Output st. A small Δ value indicates that the memory storage amount has a margin. If the values are the same, the system a is given priority and Wsta is output. As a result, the signal stream TStc is transmitted to the TSa creation unit 25a, T
It is distributed and taken in according to the transmission speed of the Sb creation unit 25b. Next, when a △ reaches a predetermined value (for example, 7) or more, the output of the read instruction signal RSta is started, and the memory 2
The signal stream TStc stored in 5-2 is read. Similarly, when b △ reaches a predetermined value (for example, 7) or more, the output of the read instruction signal RStb is started. Thereby, the signal stream TStc distributed to two systems
Are continuously output from each memory 25-2, and become signal streams TSa and TSb. Here, when there is a shortage of read data in which the △ value is less than a predetermined value due to a mismatch between the input and output bit rates, the read instruction signal RS
Instead of ta and RStb, a dummy data read instructing signal GSta or GStb is output, and dummy data GS is output instead of data of the a and b systems.

【００１１】次に、配分部２２の全体的な動作につい
て、図４のタイムチャートを用いて、詳細に説明する。
ＭＰＥＧエンコーダ１３Ｅからの出力ＴＳは配分部２２
によって、同期コード同期コードを先頭に２０４Ｗを単
位に、TSD1，TSD2，TSD3，TSD4，TSD5，・・・に配分さ
れる。 メモリ２３−３は、この同期コードの直前に１
Ｗの空き期間を設けたＴＳｉを作成する。 ＴＣ挿入部
２３−４は、この期間にタイムコードＴＣを挿入し、タ
イムコード付の信号ストリームＴＳtcを作成する。ＴＳ
作成制御部２６で、△ａと△ｂの値を比較し、対応する
書き込み指示信号Ｗｓta，Ｗｓtbを出力する。 ここ
で、両者が同一値である場合、ａ系統を優先させるよう
設定しておく。 図４では、信号ストリームＴＳＤ１の
入力時点では同一値であり、Ｗｓtaが出力される。 従
って、ＴＳａ作成部２５ａがＴＳＤ１を取り込む。 Ｔ
ＳＤ２の入力時点は、△ａ＜△ｂであるから、ｂ系統に
取り込まれるよう、Ｗｓtbが出力され、ＴＳｂ作成部２
５ｂがＴＳＤ２を取り込む。時刻ｔ０１において、△ａ
が所定値に達したとする。 すると、ＴＳ作成制御部２
６は、読み出し指示信号ＲＳtaをＴＳａ作成部２５ａに
出力する。 これによって、ＴＳａ作成部２５ａは、伝
送クロックＣＫａのレートで信号ストリームＴＳａの出
力を開始する。 時刻ｔ０２では、△ｂも所定値に達
し、ＴＳ作成制御部２６から、読み出し指示信号ＲＳtb
が、ＴＳｂ作成部２５ｂに出力される。そして、伝送ク
ロックＣＫｂのレートで、信号ストリームＴＳｂの出力
が開始される。 以下同様に、時刻ｔ０４まで動作す
る。そして、時刻ｔ０５において、入出力のビットレー
トの不一致により、△ａ値が所定値未満になる読み出し
データ不足が生じ、読み出し指示信号ＲＳtaの代わり
に、ダミーデータ読み出し指示信号ＧＳtaがＴＳａ作成
部２５ａに出力され、ａ系統のＴＳＤ５でなく、ダミー
データＧＳの出力が開始される。この様に、２系統に配
分され、また、時々ダミーデータが混ざったストリーム
ＴＳａとＴＳｂは別個の伝送系で受信点に送られる。
ここで、伝送経路の微妙な違い等によって、信号ストリ
ームの到達時間に差が生じる。 従って、再統合部２１
に入力されるストリームＴＳarとＴＳbrのタイミング
は、配分部２２から出力されたＴＳａとＴＳｂの状態と
異なる。Next, the overall operation of the distribution unit 22 will be described in detail with reference to the time chart of FIG.
The output TS from the MPEG encoder 13E is distributed to the distribution unit 22.
Are allocated to TSD1, TSD2, TSD3, TSD4, TSD5,... In units of 204 W starting from the synchronization code. The memory 23-3 stores 1 before the synchronization code.
A TSi having a vacant period of W is created. The TC insertion unit 23-4 inserts the time code TC during this period to create a signal stream TStc with a time code. TS
The creation control unit 26 compares the values of △ a and △ b and outputs the corresponding write instruction signals Wsta, Wstb. Here, when both have the same value, the setting is made so that the system a is prioritized. In FIG. 4, the values are the same when the signal stream TSD1 is input, and Wsta is output. Therefore, the TSa creation unit 25a takes in the TSD1. T
Since the input time of SD2 is △ a <△ b, Wstb is output so as to be taken into the b system, and the TSb creation unit 2
5b takes in TSD2. At time t01, △ a
Has reached a predetermined value. Then, the TS creation control unit 2
6 outputs the read instruction signal RSta to the TSa creation unit 25a. Thereby, the TSa creation unit 25a starts outputting the signal stream TSa at the rate of the transmission clock CKa. At time t02, △ b also reaches a predetermined value, and the TS creation control unit 26 sends a read instruction signal RStb
Is output to the TSb creation unit 25b. Then, the output of the signal stream TSb is started at the rate of the transmission clock CKb. Hereinafter, similarly, the operation is performed until time t04. Then, at time t05, due to the mismatch between the input and output bit rates, there is a shortage of read data in which the value of 未 満 a is less than the predetermined value. Then, the output of the dummy data GS is started instead of the TSD5 of the system a. In this way, the streams TSa and TSb, which are distributed to two systems and where the dummy data are sometimes mixed, are sent to the receiving points by separate transmission systems.
Here, a difference occurs in the arrival time of the signal stream due to a subtle difference in the transmission path or the like. Therefore, the reintegration unit 21
Are different from the states of TSa and TSb output from the distribution unit 22.

【００１２】次に、再統合部２１の具体的な構成、動作
について、図３、図５、図６を用いて、詳細に説明す
る。受信８００Ｍ−ＦＰＵ１０Ｒａからの入力信号スト
リームＴＳarは、ＴＣ抽出部２７ａ内のＴＣ検出部２７
−１とメモリ２７−３に入力される。 入力信号の速度
に同期したクロックＣＫａは、メモリ制御部２７−２に
入力される。 ＴＣ検出部２７−１出力ｄｔａは、クロ
ック(ＣＫ)発生部３０に入力される。 メモリ制御部２
７−２の出力ＷcntとＲcntは、メモリ２７−３に入力さ
れる。 メモリ２７−３の出力Ｔａは、ＴＣ抽出器２７
−４と統合部２９内の選択部(ＳＥＬ)２９−１に入力さ
れる。同様に、受信８００Ｍ−ＦＰＵ１０Ｒｂからの入
力信号ストリームＴＳbrは、ＴＣ抽出部２７ｂに入力さ
れる。 入力信号の速度に同期したクロックＣＫｂはＴ
Ｃ抽出部２７ｂに入力される。 ＴＣ抽出部２７ｂの出
力ｄｔｂは、クロック(ＣＫ)発生部３０に入力される。
ＴＣ抽出部２７ｂの出力Ｔｂは、統合部２９内の選択
部(ＳＥＬ)２９−１に入力される。クロック(ＣＫ)発生
部３０の出力ＣＫｒは、統合部２９内のメモリ制御部２
９−２に入力される。クロック(ＣＫ)発生部２４Ｒの出
力ＣＫrrは、ＴＣ抽出部２７ａ内のメモリ制御部２７−
２に、またＴＣ抽出部２７ｂに、また統合部２９内のメ
モリ制御２９−２に入力される。ＴＣ抽出部２７ａ内の
ＴＣ抽出器２７−４の出力ＴＣａは、ＴＳｒ制御部２８
に入力される。 同様に、ＴＣ抽出部２７ｂの出力ＴＣ
ｂは、ＴＳｒ制御部２８に入力される。ＴＳｒ制御部２
８の出力ＲＥａは、ＴＣ抽出部２７ａ内のメモリ制御部
２７−２に入力される。 ＴＳｒ制御部２８の出力ＲＥ
ｂは、ＴＣ抽出部２７ｂに入力される。 また、ＴＳｒ
制御部２８の出力ＳＥＬは、統合部２９内の選択部であ
るＳＥＬ２９−１の制御端子に入力される。 また信号
Ｗstは、統合部２９内のメモリ制御部２９−２に入力さ
れる。 ＳＥＬ２９−１の出力Ｔｓｅｌはメモリ２９−
３に入力される。 メモリ制御部２９−２の出力Ｗcnt
とＲcntは、メモリ２９−３に入力される。 メモリ２
９−３の出力はＴＳｒとして出力される。Next, a specific configuration and operation of the reintegration unit 21 will be described in detail with reference to FIGS. 3, 5, and 6. FIG. The input signal stream TSar from the reception 800M-FPU 10Ra is transmitted to the TC detection unit 27a in the TC extraction unit 27a.
-1 and input to the memory 27-3. The clock CKa synchronized with the speed of the input signal is input to the memory control unit 27-2. The output dta of the TC detector 27-1 is input to the clock (CK) generator 30. Memory control unit 2
The outputs Wcnt and Rcnt of 7-2 are input to the memory 27-3. The output Ta of the memory 27-3 is determined by the TC extractor 27.
-4 and the selection unit (SEL) 29-1 in the integration unit 29. Similarly, the input signal stream TSbr from the reception 800M-FPU 10Rb is input to the TC extraction unit 27b. The clock CKb synchronized with the speed of the input signal is T
It is input to the C extractor 27b. The output dtb of the TC extracting unit 27b is input to the clock (CK) generating unit 30.
The output Tb of the TC extraction unit 27b is input to the selection unit (SEL) 29-1 in the integration unit 29. The output CKr of the clock (CK) generation unit 30 is output to the memory control unit 2 in the integration unit 29.
9-2. The output CKrr of the clock (CK) generation unit 24R is output from the memory control unit 27- in the TC extraction unit 27a.
2, to the TC extraction unit 27b, and to the memory control 29-2 in the integration unit 29. The output TCa of the TC extractor 27-4 in the TC extractor 27a is
Is input to Similarly, the output TC of the TC extraction unit 27b
b is input to the TSr control unit 28. TSr control unit 2
The output REa of No. 8 is input to the memory control unit 27-2 in the TC extraction unit 27a. Output RE of TSr control unit 28
b is input to the TC extraction unit 27b. Also, TSr
The output SEL of the control unit 28 is input to a control terminal of a SEL 29-1 which is a selection unit in the integration unit 29. The signal Wst is input to the memory control unit 29-2 in the integration unit 29. The output Tsel of the SEL 29-1 is stored in the memory 29-
3 is input. Output Wcnt of memory control unit 29-2
And Rcnt are input to the memory 29-3. Memory 2
The output of 9-3 is output as TSr.

【００１３】次に、各部の動作について説明する。ＴＣ
抽出部２７ａ内のＴＣ検出部２７−１は、入力されたス
トリームＴＳar中の同期コードを基準に、タイムコード
ＴＣの値を調べ、前述の様にその値が０番から２４０番
である場合には必要なデータであるため、その旨を示す
ｄｔａパルスを出力する。メモリ制御部２７−２とメモ
リ２７−３は、このｄｔａパルスに従って、このＴＳar
の２０５ワード(Ｗ)を、クロックＣＫａでメモリ２７−
３に書き込む。ＴＣ抽出器２７−４は、読み出されたＴ
Ｃ値を取り込み、その値を保持して、ＴＣａとして出力
する。 ＴＣ抽出部２７ｂも同様動作により、ｄｔｂパ
ルス、ＴＣｂ値を出力する。クロック(ＣＫ)発生部２４
Ｒは、クロックＣＫａとＣＫｂの周波数の合計値と同一
もしくは僅かに高い周波数に設定されたクロック周波数
ＣＫrrを出力する。クロック(ＣＫ)発生部３０は、各ス
トリームＴＳarとＴＳbrのダミーデータを除いた、有効
書き込み回数と、統合されたＴｓｅｌの読み出し回数が
一致するような周波数のクロックを発生する。ＴＳｒ制
御部２８は、前述の様に、ＴＣ抽出部２７ａ，２７ｂ内
のメモリへの書き込み量と読み出し量の差分△ａｒもし
くは△ｂｒが所定値(ここでは７)以上に達したら、タイ
ムコードＴＣａとＴＣｂの値を比較し、値の若い側にの
み読み出し制御信号ＲＥを出力し、対応するストリーム
ＴＳを読み出す。 また、同時に、選択部２９−１にＳ
ＥＬパルスを出力し、信号Ｗｓｔをメモリ制御部２９−
２に出力する。 つまり、読み出される系統のストリー
ムが、メモリ２９−３に接続されるように、選択部２９
−１を切り替え、かつメモリ２９−３に書き込むため、
Ｗcnt信号を出力する。 そして、読み出される系統の
ストリームＴＳの読み出しが完了した時点で、読み出さ
れた系統では、次のストリームＴＳのタイムコードがＴ
ＣａもしくはＴＣｂにセットされて、新たなタイムコー
ドが、ＴＳｒ制御部２８に入力される。 そして、再
度、ＴＣａとＴＣｂの値を比較し、読み出す系統のスト
リームを決定する。選択部２９−１は、制御信号ＳＥＬ
に従って、ストリームＴａもしくはＴｂを選択し出力す
る。 メモリ制御部２９−２、メモリ２９−３は、書き
込み指示信号ＷｓｔとクロックＣＫrrに従い、Ｔｓｅｌ
信号をメモリ２９−３に取り込む。そして、読み出し制
御信号ＲＥａ，ＲＥｂとクロックＣＫｒに従い、蓄積さ
れているストリームＴｓｅｌを読み出す。Next, the operation of each section will be described. TC
The TC detection unit 27-1 in the extraction unit 27a checks the value of the time code TC based on the synchronization code in the input stream TSar, and if the value is 0 to 240 as described above, Output dta pulse indicating that is necessary data. The memory control unit 27-2 and the memory 27-3 determine the Tsar according to the dta pulse.
205 words (W) are stored in the memory 27- by the clock CKa.
Write to 3. The TC extractor 27-4 outputs the read T
The C value is fetched, the value is held, and output as TCa. The TC extractor 27b also outputs a dtb pulse and a TCb value by the same operation. Clock (CK) generator 24
R outputs a clock frequency CKrr set to a frequency equal to or slightly higher than the sum of the frequencies of the clocks CKa and CKb. The clock (CK) generating unit 30 generates a clock having a frequency such that the effective write count and the integrated Tsel read count, excluding the dummy data of each stream TSar and TSbr, match. As described above, when the difference △ ar or △ br between the writing amount and the reading amount to the memories in the TC extracting units 27a and 27b reaches a predetermined value (here, 7), the TSr control unit 28 And the value of TCb are compared, the read control signal RE is output only to the side with the smaller value, and the corresponding stream TS is read. At the same time, S
An EL pulse is output, and the signal Wst is output to the memory controller 29-
Output to 2. That is, the selector 29 selects the stream of the system to be read out so as to be connected to the memory 29-3.
-1 and to write to the memory 29-3,
Outputs the Wcnt signal. When the reading of the stream TS of the system to be read is completed, the time code of the next stream TS in the read system is T
The new time code is set to Ca or TCb and input to the TSr control unit 28. Then, the values of TCa and TCb are compared again to determine the stream of the system to be read. The selection unit 29-1 outputs the control signal SEL
And selects and outputs the stream Ta or Tb. The memory control unit 29-2 and the memory 29-3 receive the Tsel according to the write instruction signal Wst and the clock CKrr.
The signal is taken into the memory 29-3. Then, the stored stream Tsel is read in accordance with the read control signals REa and REb and the clock CKr.

【００１４】次に、再統合部２１の全体的な動作につい
て、図５のタイムチャートを用いて詳細に説明する。ａ
系統のストリームＴＳａにおいて、第１番目のデータＴ
ＳＤ１が持つタイムコードＴＣは、有効データを示す値
１であるため、ｄｔａが出力されメモリ２７−３に取り
込まれる。 さらに、２番目のＴＳＤ３が持つタイムコ
ードＴＣは、やはり有効データを示す値３あるから、ｄ
ｔａが出力されメモリ２７−３に取り込まれる。 ３番
目のタイムコードＴＣは、ダミーデータを示すコード２
５５であるから、ｄｔａは出力されず、メモリ２７−３
へ取り込まれない。メモリ２７−３に取り込まれた０か
ら２４０までのタイムコードＴＣを持ったストリームＴ
ＳＤｎは、メモリ２７−３に蓄えられている、最も古い
ストリームＴＳＤのタイムコード値のみを読み出し、そ
の時点で待機する。同様に、ＴＣ抽出部２７ｂ内のメモ
リに取り込まれたＴＣ付きの各ＴＳｂは、最初に取り込
まれたＴＣ値のみ読み出し、待機する。ここで、メモリ
２７−３の書き込み量と読み出し量の差分△ａｒが、所
定値７以上に達していた場合、ｂ系統のＴＣ値と比較
し、ａ系統の方が若い番号のＴＣ値を持っていれば読み
出しを行う。例えば、時刻ｔ１１において、前記条件を
満足していたとする。 この場合、付加されたタイムコ
ードＴＣを抽出して得たＴＣａとＴＣｂを比較し、小さ
い方の値「１」を持つａ系統の読み出しを行う。 具体
的には、ＴＣ抽出部２７ａにＴＳｒ制御部２８からＲＥ
ａ信号が出力される。 その結果、メモリ２７−３に蓄
えられていたストリームＴＳＤ１が、読み出される。Next, the overall operation of the reintegration unit 21 will be described in detail with reference to the time chart of FIG. a
In the stream TSa of the system, the first data T
Since the time code TC of the SD1 has the value 1 indicating valid data, dta is output and taken into the memory 27-3. Further, since the time code TC of the second TSD 3 also has the value 3 indicating valid data, d
ta is output and taken into the memory 27-3. The third time code TC is a code 2 indicating dummy data.
55, dta is not output and the memory 27-3
Not taken into A stream T having a time code TC from 0 to 240 captured in the memory 27-3
SDn reads only the time code value of the oldest stream TSD stored in the memory 27-3, and waits at that time. Similarly, each TCb with TC captured in the memory in the TC extraction unit 27b reads only the TC value captured first and waits. Here, when the difference Δar between the writing amount and the reading amount of the memory 27-3 has reached a predetermined value 7 or more, the TC value of the system b is compared with the TC value of the system b, and the TC value of the system a has a smaller TC value. If it has, read it out. For example, it is assumed that the above condition is satisfied at time t11. In this case, TCa and TCb obtained by extracting the added time code TC are compared with each other, and reading of the a-system having the smaller value “1” is performed. Specifically, the TC extraction unit 27a sends the RE from the TSr control unit 28 to the TC extraction unit 27a.
a signal is output. As a result, the stream TSD1 stored in the memory 27-3 is read.

【００１５】次に、時刻ｔ１２において、付加されてい
るタイムコードＴＣを抽出して得たＴＣａとＴＣｂを比
較して、小さいＴＣ値（２）を持つｂ系統の読み出しを
行宇ことで、ＴＳＤ２が読み出される。以後、ＴＣの値
に従って、何れかの系統のストリームを読み出す。 こ
こで、差分△ａｒが所定値７未満になった場合、読み出
しを一時休止し、読み出しデータの枯渇を防止する。以
上の様にして、時刻ｔ１１にａ系統からＴＳＤ１、時刻
ｔ１２にｂ系統からＴＳＤ２、時刻ｔ１３にａ系統から
ＴＳＤ３、時刻ｔ１４にｂ系統からＴＳＤ４が読み出さ
れる。ここで、ＴＳｒ制御部２８からのＳＥＬパルス
は、時刻ｔ１１にレベルＨとなりａ系統のストリーム
を、時刻ｔ１２にレベルＬとなりｂ系統のストリーム
を、時刻ｔ１３にレベルＨとなりａ系統のストリームを
選択する。メモリ２９−３は、次のＴＳＤと時間的に間
の空いた前詰め状態のＴＳＤストリームを取り込み、連
続したクロックで読み出すことで、各ＴＳＤの切れ目に
空き時間の無い連続した状態とする。Next, at time t12, TCa and TCb obtained by extracting the added time code TC are compared with each other, and reading of the b-system having a small TC value (2) is performed, thereby obtaining TSD2. Is read. Thereafter, the stream of any system is read according to the value of TC. Here, when the difference △ ar becomes smaller than the predetermined value 7, the reading is temporarily suspended to prevent the read data from being depleted. As described above, TSD1 is read from the system a at time t11, TSD2 from the system b at time t12, TSD3 from the system a at time t13, and TSD4 from the system b at time t14. Here, the SEL pulse from the TSr control unit 28 becomes the level H at the time t11, the stream of the a system becomes the level L at the time t12, the stream of the b system becomes the level H at the time t13, and the stream of the a system is selected at the time t13. . The memory 29-3 takes in the TSD stream in the left-justified state that is vacant between the next TSD and reads it out with a continuous clock, so that each TSD has a continuous state with no vacant time.

【００１６】なお、上記実施例では高ビットレートの信
号を２系統に配分して伝送する場合を例に説明したが、
本発明は、これに限定されず、伝送される入力信号のビ
ットレートと配分伝送する伝送装置の伝送レートに応じ
て３系統以上に配分して伝送するものでも同様に動作す
るものである。 また、複数の伝送装置の伝送レート
は、各々が同一もしくは異なるビットレートでも良い。
また、上記実施例では、図６の（ａ）に示すように、２
０４Ｗ毎に入力ＴＳを分断し、ＴＣ情報を１ワード付加
する例を示した。 しかし、図６の(ｂ)に示すように、
入力ＴＳを２０２Ｗ毎に分断し、同期コード４７とタイ
ムコードの２Ｗを付加するストリーム構成としても良
い。この場合の配分部２２ｍ、再統合部２１ｍの具体的
な構成を図７、図８に示し、図２、図３と異なる部分に
ついて、簡単に説明する。メモリ制御部２３ｍ−２は、
ストリームＴＳを一意的に２０２Ｗで分割する。ＴＣ／
ＳＹＮＣ挿入部２３−４は、同期コードとして４７ｈ
を、タイムコードとして０番から２５０番までを、スト
リームＴＳｉに挿入し、ＴＳtcを作成する。クロック発
生部２４Ｔは、２０４／２０２倍のクロックＣＫttを発
生する。再統合部２１ｍは、同期コード＋タイムコード
＋データ(２０２Ｗ)から構成される２０４Ｗのストリー
ムＴＳを単位に動作する。 つまり、この実施例では、
２０５／２０４Ｗ単位で動作していた部分を２０２Ｗタ
イプに置き換えたものである。In the above embodiment, a case where a high bit rate signal is distributed to two systems and transmitted has been described as an example.
The present invention is not limited to this, and the present invention can be similarly applied to a system in which data is distributed to three or more systems in accordance with the bit rate of an input signal to be transmitted and the transmission rate of a transmission device that performs distributed transmission. The transmission rates of the plurality of transmission devices may be the same or different bit rates.
In the above embodiment, as shown in FIG.
An example is shown in which the input TS is divided for every 04W, and one word of TC information is added. However, as shown in FIG.
A stream configuration in which the input TS is divided for every 202 W and the synchronization code 47 and the time code 2 W are added may be adopted. FIGS. 7 and 8 show specific configurations of the distribution unit 22m and the reintegration unit 21m in this case, and portions different from FIGS. 2 and 3 will be briefly described. The memory control unit 23m-2 includes:
The stream TS is uniquely divided by 202W. TC /
The SYNC insertion unit 23-4 uses 47h as the synchronization code.
Is inserted as a time code from No. 0 to No. 250 into the stream TSi to create TStc. The clock generation unit 24T generates a clock CKtt of 204/202 times. The reintegration unit 21m operates in units of a 204W stream TS composed of a synchronization code + time code + data (202W). That is, in this embodiment,
The part that operated in units of 205 / 204W was replaced with a 202W type.

【００１７】[0017]

【発明の効果】以上説明したように本発明によれば、高
ビットレートのデータストリームを、複数の低伝送レー
トの伝送装置を用い、配分して伝送することができる。
そのため、汎用性が高いが伝送レートが低い伝送装置
でも、高ビットレートの信号を伝送できるシステムが実
現する。As described above, according to the present invention, a high bit rate data stream can be distributed and transmitted using a plurality of low transmission rate transmission devices.
Therefore, a system that can transmit a signal with a high bit rate is realized even with a transmission device having high versatility but a low transmission rate.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明のデジタル伝送システムの全体構成の一
実施例を示すブロック図FIG. 1 is a block diagram showing an embodiment of the overall configuration of a digital transmission system according to the present invention.

【図２】本発明の配分部の一実施例を示すブロック図FIG. 2 is a block diagram showing an embodiment of a distribution unit according to the present invention.

【図３】本発明の再統合部の一実施例を示すブロック図FIG. 3 is a block diagram showing an embodiment of a reintegration unit of the present invention.

【図４】本発明の配分部の動作を説明するためのタイム
チャートFIG. 4 is a time chart for explaining the operation of the distribution unit of the present invention.

【図５】本発明の再統合部の動作を説明するためのタイ
ムチャートFIG. 5 is a time chart for explaining the operation of the reintegration unit of the present invention.

【図６】本発明のタイムコードを付加した信号ストリー
ム形態を示す模式図FIG. 6 is a schematic diagram showing a signal stream form to which a time code is added according to the present invention.

【図７】本発明の配分部の第２の実施例を示すブロック
図FIG. 7 is a block diagram showing a second embodiment of the distribution unit of the present invention.

【図８】本発明の再統合部の第２の実施例を示すブロッ
ク図FIG. 8 is a block diagram showing a second embodiment of the reintegration unit of the present invention.

【符号の説明】[Explanation of symbols]

１０Ｔ：伝送装置(送信側)、１０Ｒ：伝送装置(受信
側)、１３Ｅ：ＭＰＥＧエンコーダ、１３Ｄ：ＭＰＥＧ
デコーダ、２１，２１ｍ：再統合部、２２，２２ｍ：配
分部、２３，２３ｍ：ＴＳｔｃ作成部、２４Ｔ，２４
Ｒ，３０：クロック発生部、２５ａ，２５ａｍ：ＴＳａ
作成部、２５ｂ，２５ｂｍ：ＴＳｂ作成部、２６，２６
ｍ：ＴＳ作成制御部、２７ａ，２７ａｍ：ＴＳａ抽出
部、２７ｂ，２７ｂｍ：ＴＳｂ抽出部、２８，２８ｍ：
ＴＳｒ制御部、２９，２９ｍ：統合部、２３−１：同期
コード位置検出部、２３−４：ＴＣ挿入部、２５−３：
Ｇｓ挿入部、２７−１：ＴＣ検出部、２７−４：ＴＣ抽
出器。10T: Transmission device (transmission side), 10R: Transmission device (reception side), 13E: MPEG encoder, 13D: MPEG
Decoders 21, 21m: reintegration unit, 22, 22m: distribution unit, 23, 23m: TStc creation unit, 24T, 24
R, 30: clock generator, 25a, 25am: TSa
Creation unit, 25b, 25bm: TSb creation unit, 26, 26
m: TS creation control unit, 27a, 27am: TSa extraction unit, 27b, 27bm: TSb extraction unit, 28, 28m:
TSr control unit, 29, 29m: integration unit, 23-1: synchronization code position detection unit, 23-4: TC insertion unit, 25-3:
Gs insertion unit, 27-1: TC detection unit, 27-4: TC extractor.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｎ 7/081 Ｈ０４Ｎ 7/13 Ｚ 7/24 Ｆターム(参考） 5C025 AA01 AA06 AA30 BA27 DA01 5C059 MA00 RA04 RB01 RB10 RC04 RC08 RD03 RE09 SS01 UA02 UA05 5C063 AB03 AB07 AB11 AC01 CA11 CA16 CA23 DA07 DA13 5K028 AA11 CC02 EE03 EE05 KK01 KK03 KK12 MM05 MM08 MM12 NN02 SS05 SS15 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat ゛ (Reference) H04N 7/081 H04N 7/13 Z 7/24 F term (Reference) 5C025 AA01 AA06 AA30 BA27 DA01 5C059 MA00 RA04 RB01 RB10 RC04 RC08 RD03 RE09 SS01 UA02 UA05 5C063 AB03 AB07 AB11 AC01 CA11 CA16 CA23 DA07 DA13 5K028 AA11 CC02 EE03 EE05 KK01 KK03 KK12 MM05 MM08 MM12 NN02 SS05 SS15

Claims (6)

【特許請求の範囲】[Claims] 【請求項１】 デジタルデータを送受信する伝送システ
ムにおいて、送信側に、所定の高ビットレートの信号ス
トリームを該信号ストリームの順番を示すタイムコード
の付加された所定の低ビットレートのｎ(ｎは２以上の
整数)系統の信号ストリームに配分して出力する配分部
と、上記ｎ系統の信号ストリームをそれぞれ所定の低伝
送レートで伝送するｎ系統の送信機を有し、受信側に、
所定の低伝送レートで伝送された上記ｎ系統の信号スト
リームをそれぞれ受信するｎ系統の受信機と、受信した
上記ｎ系統の信号ストリームを当該各信号ストリームに
付加された上記タイムコードに基づき元の所定の高ビッ
トレートの信号ストリームに再統合する再統合部を有す
ることを特徴とする伝送システム。In a transmission system for transmitting and receiving digital data, a signal stream of a predetermined high bit rate is transmitted to a transmission side at a predetermined low bit rate n (n is a predetermined number) to which a time code indicating the order of the signal stream is added. A distribution unit that distributes and outputs the signal streams of (2 or more integer) systems, and n transmitters that respectively transmit the n system signal streams at a predetermined low transmission rate.
An n-system receiver that receives the n-system signal streams transmitted at a predetermined low transmission rate, respectively, and converts the received n-system signal streams into originals based on the time codes added to the respective signal streams. A transmission system comprising a reintegration unit for reintegrating into a predetermined high bit rate signal stream. 【請求項２】 請求項１の伝送システムにおいて、上記
配分部に、上記所定の高ビットレートの信号ストリーム
に所定周期で上記タイムコードを付けた信号ストリーム
を生成するＴＳtc作成部と、上記タイムコード付き信号
ストリームをそれぞれの系統に対応する所定の信号スト
リームに配分する制御を行うＴＳ作成制御部と、上記そ
れぞれの系統に対応する所定の信号ストリームを取り込
みそれぞれ所定の低伝送レートに合わせた信号ストリー
ムに変換して出力するｎ系統のＴＳ作成部を有し、上記
再統合部に、受信した上記ｎ系統の信号ストリームをそ
れぞれ記憶しそれぞれ付加された上記タイムコードを抽
出するｎ系統のＴＣ抽出部と、抽出した上記各系統のタ
イムコードに従い上記ｎ系統のＴＣ抽出部からそれぞれ
記憶されている信号ストリームを読み出すＴＳｒ制御部
と、上記各系統のタイムコードに基づき取り込んだ上記
ｎ系統の信号ストリームを上記元の所定の高ビットレー
トの信号ストリームになるよう統合する統合部を有する
ことを特徴とする伝送システム。2. The transmission system according to claim 1, wherein the distribution unit includes a TStc creation unit configured to generate a signal stream obtained by adding the time code to the predetermined high bit rate signal stream at a predetermined cycle; A TS creation control unit for performing control of distributing the attached signal streams to predetermined signal streams corresponding to the respective systems, and taking in the predetermined signal streams corresponding to the respective systems and the signal streams adapted to respective predetermined low transmission rates And an n-system TS extraction unit for storing the received n-system signal streams in the reintegration unit and extracting the time code added thereto. And signals respectively stored from the TC extraction units of the n systems in accordance with the extracted time codes of the respective systems. It has a TSr control unit for reading out a stream, and an integrating unit for integrating the n-system signal streams captured based on the time codes of the respective systems so as to become the original predetermined high bit rate signal stream. Transmission system. 【請求項３】 請求項２の伝送システムにおいて、上記
ｎ系統のＴＳ作成部は、作成される信号ストリームに、
適宜上記所定の低伝送レートに合わせるためのダミーデ
ータストリームを所定のタイムコードを付けて挿入する
ものであることを特徴とする伝送システム。3. The transmission system according to claim 2, wherein said n-system TS generators include:
A transmission system wherein a dummy data stream for adjusting to the predetermined low transmission rate is appropriately inserted with a predetermined time code. 【請求項４】 請求項２乃至３において、上記ＴＳtc作
成部は、上記所定の高ビットレートの信号ストリームの
同期コードを検出し、該同期コードの前に１ワードの上
記タイムコードを付けた２０５ワード単位の信号ストリ
ームを生成するものであることを特徴とする伝送システ
ム。4. The method according to claim 2, wherein the TStc creation unit detects a synchronization code of the predetermined high bit rate signal stream, and adds the one-word time code to the synchronization code. A transmission system for generating a word-based signal stream. 【請求項５】 請求項２乃至３において、上記ＴＳtc作
成部は、上記所定の高ビットレートの信号ストリームを
２０２ワードを単位とし、同期コード１ワードと上記タ
イムコード１ワードを付加した信号ストリームを生成す
るものであることを特徴とする伝送システム。5. The method according to claim 2, wherein the TStc generation unit converts the signal stream of the predetermined high bit rate into a unit of 202 words, and adds a synchronization code and one time code to the signal stream. A transmission system characterized by generating. 【請求項６】 請求項２乃至３において、上記ＴＳtc作
成部は、上記所定の高ビットレートの信号ストリームを
２０３ワードを単位とし、同期コード１ワードと上記タ
イムコード１ワードを付加した信号ストリームを生成す
るものであることを特徴とする伝送システム。6. The TStc creating unit according to claim 2, wherein the TStc creating unit converts the signal stream of the predetermined high bit rate into a unit of 203 words, and adds a synchronization code of 1 word and the time code of 1 word to the signal stream. A transmission system characterized by generating.