JP2002359826A - Transmission system - Google Patents
Transmission systemInfo
- Publication number
- JP2002359826A JP2002359826A JP2001167404A JP2001167404A JP2002359826A JP 2002359826 A JP2002359826 A JP 2002359826A JP 2001167404 A JP2001167404 A JP 2001167404A JP 2001167404 A JP2001167404 A JP 2001167404A JP 2002359826 A JP2002359826 A JP 2002359826A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- unit
- stream
- bit rate
- transmission
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、高ビットレートの
デジタルデータを複数の系統に配分し、複数の伝送路で
デジタル伝送する技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a technology for distributing high bit rate digital data to a plurality of systems and digitally transmitting the digital data through a plurality of transmission paths.
【0002】[0002]
【従来の技術】昨今、デジタル信号処理により、映像信
号をMPEG−2方式で圧縮し、デジタル変調及び復調
することによって、劣化の少ない安定した映像信号を伝
送することができる。現行のテレビジョン放送のロード
レース中継等では、例えば800MHz帯の直交周波数
分割多重(Orthogonal Frequency Division Multiplex:
OFDM)方式のデジタルFPU(Field Pick-up Unit)
が用いられている。 ここで、このデジタルFPUは、
移動中継車に搭載されたTVカメラで撮像した映像信号
(最大8Mbit/sのデジタルデータ)を受信点まで
安定に伝送できる。しかし、このビットレートでは、N
TSC等、標準のテレビジョン方式(以下SDTVと称
す)の映像信号しか伝送できない。 昨今、待望されて
いる高精細のテレビジョン方式(以下、HDTVと称す)
の映像信号は、SDTVの約6倍の画素数を持ってお
り、22Mbit/s程度の伝送路が必要である。2. Description of the Related Art Recently, a video signal is compressed by the MPEG-2 system by digital signal processing, and is digitally modulated and demodulated, whereby a stable video signal with little deterioration can be transmitted. In road race relay of current television broadcasting, for example, orthogonal frequency division multiplexing (Orthogonal Frequency Division Multiplex: 800 MHz band)
Digital FPU (Field Pick-up Unit) of OFDM type
Is used. Here, this digital FPU is
A video signal (digital data of a maximum of 8 Mbit / s) captured by a TV camera mounted on a mobile broadcast van can be stably transmitted to a receiving point. However, at this bit rate, N
Only video signals of a standard television system (hereinafter referred to as SDTV) such as TSC can be transmitted. Recently, the long-awaited high-definition television system (hereinafter referred to as HDTV)
Has about six times the number of pixels of SDTV, and requires a transmission path of about 22 Mbit / s.
【0003】[0003]
【発明が解決しようとする課題】以上説明したように、
上記従来のデジタルFPUでは、SDTVの映像信号し
か伝送できず、伝送容量を越えるHDTVの伝送ストリ
ームは伝送困難であり、より高い圧縮を行わなければな
らず、画質低下した伝送ストリームを伝送せざるを得な
かった。本発明は、これらの欠点を除去し、高ビットレ
ートの伝送ストリームを、汎用性が高いが伝送レートが
低い複数の伝送装置で伝送できる伝送システムを実現す
ることを目的とする。As described above,
The conventional digital FPU can transmit only SDTV video signals, and it is difficult to transmit HDTV transmission streams that exceed the transmission capacity. Therefore, higher compression must be performed, and transmission streams with reduced image quality must be transmitted. I didn't get it. An object of the present invention is to eliminate these drawbacks and to realize a transmission system capable of transmitting a high bit rate transmission stream by a plurality of transmission apparatuses having high versatility but low transmission rate.
【0004】[0004]
【課題を解決するための手段】本発明は、上記目的を達
成するため、デジタルデータを送受信する伝送システム
において、送信側に、所定の高ビットレートの信号スト
リームを該信号ストリームの順番を示すタイムコードの
付加された所定の低ビットレートのn(nは2以上の整
数)系統の信号ストリームに配分して出力する配分部
と、上記n系統の信号ストリームをそれぞれ所定の低伝
送レートで伝送するn系統の送信機を有し、受信側に、
所定の低伝送レートで伝送された上記n系統の信号スト
リームをそれぞれ受信するn系統の受信機と、受信した
上記n系統の信号ストリームを当該各信号ストリームに
付加された上記タイムコードに基づき元の所定の高ビッ
トレートの信号ストリームに再統合する再統合部を有す
る伝送システムである。また、配分部に、所定の高ビッ
トレートの信号ストリームに所定周期でタイムコードを
付けた信号ストリームを生成するTStc作成部と、タイ
ムコード付き信号ストリームをそれぞれの系統に対応す
る所定の信号ストリームに配分する制御を行うTS作成
制御部と、それぞれの系統に対応する所定の信号ストリ
ームを取り込みそれぞれ所定の低伝送レートに合わせた
信号ストリームに変換して出力するn系統のTS作成部
を有し、再統合部に、受信したn系統の信号ストリーム
をそれぞれ記憶しそれぞれ付加されたタイムコードを抽
出するn系統のTC抽出部と、抽出した各系統のタイム
コードに従いn系統のTC抽出部からそれぞれ記憶され
ている信号ストリームを読み出すTSr制御部と、各系
統のタイムコードに基づき取り込んだ上記n系統の信号
ストリームを上記元の所定の高ビットレートの信号スト
リームになるよう統合する統合部を有する伝送システム
である。さらに、n系統のTS作成部は、作成される信
号ストリームに、適宜所定の低伝送レートに合わせるた
めのダミーデータストリームを所定のタイムコードを付
けて挿入するものである。また、TStc作成部は、所定
の高ビットレートの信号ストリームの同期コードを検出
し、該同期コードの前に1ワードのタイムコードを付け
た205ワード単位の信号ストリームを生成するもので
ある。また、TStc作成部は、所定の高ビットレートの
信号ストリームを202ワードを単位とし、同期コード
1ワードとタイムコード1ワードを付加した信号ストリ
ームを生成するものである。また、TStc作成部は、所
定の高ビットレートの信号ストリームを203ワードを
単位とし、同期コード1ワードとタイムコード1ワード
を付加した信号ストリームを生成するものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a transmission system for transmitting and receiving digital data, in which a transmitting side transmits a signal stream of a predetermined high bit rate to a time indicating the order of the signal stream. A distributing unit that distributes and outputs n (n is an integer of 2 or more) signal streams of a predetermined low bit rate to which a code is added, and transmits the n signal streams at a predetermined low transmission rate; It has n transmitters, and on the receiving side,
An n-system receiver that receives the n-system signal streams transmitted at a predetermined low transmission rate, respectively, and converts the received n-system signal streams into originals based on the time codes added to the respective signal streams. This is a transmission system having a reintegration unit that reintegrates into a predetermined high bit rate signal stream. Further, the distribution unit includes a TStc creation unit that generates a signal stream obtained by adding a time code to a predetermined high bit rate signal stream at a predetermined cycle, and converts the signal stream with the time code into a predetermined signal stream corresponding to each system. A TS creation control unit that performs control of allocating, and an n-system TS creation unit that takes in a predetermined signal stream corresponding to each system, converts the signal stream into a signal stream corresponding to a predetermined low transmission rate, and outputs the signal stream. The re-integration unit stores the received n-system signal streams and extracts the added time code from the n-system TC extraction unit and the n-system TC extraction unit according to the extracted system time code. A TSr control unit that reads out the signal stream that has been input, and the The signal stream of the system is a transmission system with an integrated unit that integrates to become a signal stream of the original predetermined high bit rate. Furthermore, the n-line TS creator inserts a dummy data stream for appropriately adjusting to a predetermined low transmission rate with a predetermined time code added to the generated signal stream. The TStc creation unit detects a synchronization code of a signal stream of a predetermined high bit rate, and generates a signal stream of 205 words in which a one-word time code is added before the synchronization code. Further, the TStc creating unit generates a signal stream to which a predetermined high bit rate signal stream is added in units of 202 words and to which one word of a synchronization code and one word of a time code are added. The TStc creation unit generates a signal stream having a predetermined high bit rate signal stream in units of 203 words and one sync code word and one time code word added thereto.
【0005】すなわち、本発明は、高ビットレートの信
号を、複数の系統に配分し伝送するもので、MPEGエ
ンコーダ等からの高ビットレートの信号ストリームTS
は、配分部によってオリジナルの順番を示すタイムコー
ドを付加された後、複数系統、例えば、2系統の低レー
ト信号(TSa,TSb)に配分される。 この低レート
信号に配分された信号は、複数組の伝送機器を用いて受
信側に伝送される。当該複数の配分信号は再統合部によ
ってタイムコードに従いまとめられ、元の高ビットレー
トの信号ストリームに戻され、MPEGデコーダ等に入
力される。ここで、信号ストリームTSは、区切りを示
す特定な同期コード(47h)を、204ワード(W)毎に
持つ。 この同期コードの位置を基準に、順番を示すタ
イムコード1Wを付加する。 その後、タイムコード付
ストリームTSは一定量(205W)ごとに複数組に配
分される。例えば、伝送機器2組の合計のビットレート
が信号ストリームTSのビットレートの205/204
倍と完全一致し、伝送路2組の各伝送レートが同一であ
れば、信号ストリームTSは以下に示すように交互2組
に均等に分配される。 TSa:TSD(1)、TSD(3)、TSD(5)、TSD
(7)、TSD(9)、… TSb:TSD(2)、TSD(4)、TSD(6)、TSD(8)
… しかし、伝送路2組の各レートが同一でない場合、TS
は交互2組に均等分配されず、以下に示すように、a系
統に5番目、6番目のTSが連続的に取り込まれるケー
スも生じる。 TSa:TSD(1)、TSD(3)、TSD(5)、TSD
(6)、TSD(9) … TSb:TSD(2)、TSD(4)、TSD(7)、TSD(8)
…That is, the present invention distributes a high bit rate signal to a plurality of systems and transmits the signal. A high bit rate signal stream TS from an MPEG encoder or the like is transmitted.
Are added to a plurality of systems, for example, two systems of low-rate signals (TSa, TSb) after a time code indicating the original order is added by the distribution unit. The signal allocated to the low-rate signal is transmitted to the receiving side using a plurality of sets of transmission equipment. The plurality of distribution signals are collected by the reintegration unit according to the time code, returned to the original high bit rate signal stream, and input to an MPEG decoder or the like. Here, the signal stream TS has a specific synchronization code (47h) indicating a delimiter every 204 words (W). A time code 1W indicating the order is added based on the position of the synchronization code. Thereafter, the stream TS with the time code is distributed to a plurality of sets for each fixed amount (205 W). For example, the total bit rate of two sets of transmission equipment is 205/204 of the bit rate of the signal stream TS.
If the transmission rate is exactly the same as the double and the transmission rates of the two transmission paths are the same, the signal stream TS is equally distributed to the two alternating sets as shown below. TSa: TSD (1), TSD (3), TSD (5), TSD
(7), TSD (9),... TSb: TSD (2), TSD (4), TSD (6), TSD (8)
... However, if the rates of the two sets of transmission paths are not the same, TS
Are not equally distributed to two sets alternately, and as shown below, there may be a case where the fifth and sixth TSs are continuously taken into the system a. TSa: TSD (1), TSD (3), TSD (5), TSD
(6), TSD (9) ... TSb: TSD (2), TSD (4), TSD (7), TSD (8)
…
【0006】さらに、伝送機器2組の合計レートが、信
号ストリームTSのビットレートの205/204倍と
不一致、即ち信号ストリームTSのビットレートの20
5/204が2組の合計ビットレートよりも小さい場
合、不足分はダミーデータとして、不要のデータストリ
ームGsを挿入することで解消する。 TSa:TSD(1)、TSD(3)、Gs、TSD(6)、T
SD(8) … TSb:TSD(2)、TSD(4)、TSD(5)、TSD
(7)、TSD(9) … このように、TSaとTSbには、ビットレートの差に
応じてダミーデータが含まれる。 差が大きい場合は、
ダミーデータが含まれる割合も増加する。なお、ダミー
データGsには、順番を示す0から240までの値のタ
イムコードでなく不要であることを示すコード255を
付加する。2系統に配分され、受信側に伝送された信号
ストリームTSarとTSbrには、不要なダミーデータが
ビットレート合わせのため挿入されている。 このダミ
ーデータは、特定のタイムコード値255を割り当てて
あるため、必要とする信号ストリームTSと区別が可能
であり、除去することができる。なお、必要とする信号
ストリームTSは、2系統に交互に配分されていないた
め、a系統とb系統の取り出し順序を考慮しないと元の
並びに戻らない。 このためタイムコードを調べ、若い
値を持った信号ストリームTSから順に取り出し、2組
のデータをオリジナル順に並べ直す。そして、配分部で
付加したタイムコード類を取り除き、オリジナルな正味
データのみを抽出する。この状態では、TSデータは時
間的に間欠状態であるため、メモリ等を使い、時間伸張
し、信号ストリームTSを連続化して出力する。 な
お、出力クロックは、ダミーデータを除いた正味データ
の量から再生したクロックを用いる。Further, the total rate of the two sets of transmission equipment does not match the bit rate of the signal stream TS by 205/204 times, that is, the total bit rate of the signal stream TS is 20 times.
If 5/204 is smaller than the total bit rate of the two sets, the shortage is eliminated by inserting unnecessary data stream Gs as dummy data. TSa: TSD (1), TSD (3), Gs, TSD (6), T
SD (8) TSb: TSD (2), TSD (4), TSD (5), TSD
(7), TSD (9)... As described above, TSa and TSb include dummy data according to the difference in bit rate. If the difference is large,
The rate at which dummy data is included also increases. It should be noted that a code 255 indicating that the dummy data Gs is unnecessary is added to the dummy data Gs, instead of a time code having a value from 0 to 240 indicating the order. Unnecessary dummy data is inserted into the signal streams TSar and TSbr distributed to the two systems and transmitted to the receiving side to adjust the bit rate. Since this dummy data is assigned a specific time code value 255, it can be distinguished from the required signal stream TS and can be removed. Note that the required signal streams TS are not alternately distributed to the two systems, and therefore do not return to their original order unless the order of extracting the systems a and b is considered. For this reason, the time code is checked, the signal is sequentially extracted from the signal stream TS having a young value, and two sets of data are rearranged in the original order. Then, the time codes added by the distribution unit are removed, and only the original net data is extracted. In this state, since the TS data is temporally intermittent, the time is extended using a memory or the like, and the signal stream TS is output in a continuous manner. As the output clock, a clock reproduced from the amount of net data excluding dummy data is used.
【0007】[0007]
【発明の実施の形態】本発明の伝送装置の全体構成の一
実施例を図1に示し、以下詳細に説明する。なお、本実
施例では、説明を分かり易くするために、高ビットレー
トの信号を、2系統の低ビットレートの信号ストリーム
に配分して伝送する場合を例として説明するが、これに
限定されるものではなく、伝送する信号のビットレート
と伝送装置の伝送レートに応じて、3系統以上に配分し
て伝送するものであっても良いことは明らかである。該
伝送装置は、送信側に、高精細映像信号(HDTV信号)
を、所定の高ビットレート(例えば、15Mbit/s)
の信号に圧縮し、高ビットレートの信号ストリームTS
を出力するMPEGエンコーダ13Eと、この高ビット
レートの信号ストリームTSを、オリジナルの信号の順
番を示すタイムコードTCの付加された2系統の低ビッ
トレート(例えば、8Mbit/s)の信号ストリームT
SaとTSbに配分して出力する配分部22と、この信
号ストリームTSa,TSbをそれぞれ伝送する2つの
FPU送信機(例えば、800MHz帯のOFDM方式
のFPU送信機−以下、送信800M−FPUと称す)
10Ta,10Tbを有する。そして、受信側には、上
記信号ストリームTSaとTSbをそれぞれ受信する2
つのFPU受信機(例えば、800MHz帯のOFDM
方式のFPU受信機−以下、受信800M−FPUと称
す)10Ra,10Rbと、受信した信号ストリームT
SarとTSbrを、付加されたタイムコードTCに従いま
とめ、元の信号ストリームTSrに再統合する再統合部
21と、この信号ストリームTSrを元の所定の高ビッ
トレートの高精細映像信号に復号するMPEGデコーダ
13Dを有する。HDTVの高精細映像信号は、MPE
Gエンコーダ13Eで所定の高ビットレート(例えば、
15Mbit/s)の信号に変換される。 そして、M
PEGエンコーダ13Eからの高ビットレートの信号ス
トリームTSは、配分部22によってオリジナルの信号
の順番を示すタイムコードが付加された後、低ビットレ
ート(例えば、8Mbit/s)の信号ストリームTS
aとTSbに配分される。そして、この信号ストリーム
TSa,TSbは、送信800M−FPU10Ta,1
0Tbを用いて受信側に伝送される。受信側では、受信
800M−FPU10Ra,10Rbで、伝送されたそ
れぞれの信号ストリームTSaとTSbを受信する。
そして、再統合部21で受信した信号ストリームTSar
とTSbrを、付加されたタイムコードに従いまとめ、元
の信号ストリームTSrに再統合する。 そして、この
再統合された信号ストリームTSrは、MPEGデコー
ダ13Dで元の所定の高ビットレートの高精細映像信号
に復号される。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 shows an embodiment of the overall configuration of a transmission apparatus according to the present invention, which will be described in detail below. Note that, in this embodiment, in order to make the description easy to understand, a case where a high bit rate signal is distributed to two systems of low bit rate signal streams and transmitted will be described as an example, but the present invention is not limited to this. It is apparent that the signal may be distributed to three or more systems according to the bit rate of the signal to be transmitted and the transmission rate of the transmission apparatus. The transmission device transmits a high-definition video signal (HDTV signal) to the transmission side.
At a predetermined high bit rate (for example, 15 Mbit / s)
, A high bit rate signal stream TS
And an MPEG encoder 13E for outputting the high-bit-rate signal stream TS. The high-bit-rate signal stream TS is converted into two low-bit-rate (for example, 8 Mbit / s) signal streams T
A distribution unit 22 that distributes and outputs the signals to Sa and TSb, and two FPU transmitters that transmit the signal streams TSa and TSb, respectively (for example, an 800 MHz band OFDM FPU transmitter—hereinafter, referred to as a transmission 800M-FPU). )
It has 10Ta and 10Tb. The receiving side receives the signal streams TSa and TSb, respectively.
One FPU receiver (eg, 800 MHz band OFDM
FPU receiver-hereinafter referred to as reception 800M-FPU) 10Ra, 10Rb and the received signal stream T
A re-integration unit 21 that combines Sar and TSbr according to the added time code TC and re-integrates them into an original signal stream TSr, and an MPEG that decodes this signal stream TSr into an original high-definition video signal of a predetermined high bit rate. It has a decoder 13D. HDTV high-definition video signals are MPE
A predetermined high bit rate (for example,
15Mbit / s). And M
The signal stream TS of the high bit rate from the PEG encoder 13E is added with a time code indicating the order of the original signal by the distribution unit 22, and then the signal stream TS of the low bit rate (for example, 8 Mbit / s) is added.
a and TSb. Then, the signal streams TSa and TSb are transmitted 800M-FPU10Ta, 1
It is transmitted to the receiving side using 0Tb. On the receiving side, the received 800M-FPUs 10Ra and 10Rb receive the transmitted signal streams TSa and TSb, respectively.
Then, the signal stream TSar received by the reintegration unit 21
And TSbr according to the added time code, and are integrated again into the original signal stream TSr. Then, the re-integrated signal stream TSr is decoded by the MPEG decoder 13D into the original high-definition video signal of the predetermined high bit rate.
【0008】以下、配分部22の具体的な構成、動作に
ついて、図2、図4、図6を用いて、詳細に説明する。
MPEGエンコーダ13Eから出力される信号ストリー
ムTSは、この信号の順番を示すタイムコードTC付き
の信号ストリームTSを作成する、TStc作成部23
内の同期コード位置検出部23−1とメモリ23−3に
入力される。クロックCKtsは、メモリ制御部23−2
とクロック(CK)発生部24Tに入力される。 メモリ
制御部23−2からのメモリ書込み制御信号Wcntと読
出し制御信号Rcntは、メモリ23−3に入力される。
メモリ23−3の出力TSiは、タイムコードTCを
挿入するTC挿入部23−4に出力される。TC挿入部
23の出力TStcは、a系統の信号ストリームTSa
を作成するTSa作成部25aと、b系統の信号ストリ
ームTSbを作成するTSb作成部25bに入力され
る。 クロック(CK)発生部24Tの出力CKttは、T
Stc作成部23およびTSa作成部25aと、TSb
作成部25b内のメモリ制御部25−1に入力される。
また、TSa作成部25aとTSb作成部25b内の
メモリ制御部25−1からのメモリ蓄積量を示すa△と
b△は、TS作成制御部26に入力される。TS作成制
御部26からのTSaの読み出しを指示する信号RSta
は、TSa作成部25a内のメモリ制御部25−1に入
力される。 またダミーデータGSの出力を指示するG
Staは、TSa作成部25a内のGS挿入部25−3に
入力される。同様に、TS作成制御部26からのTSb
の読出しを指示する信号RStaは、TSb作成部25b
内のメモリ制御部25−1に入力される。 また、ダミ
ーデータGSの出力を指示するGStbは、TSb作成部
25b内のGS挿入部25−3に入力される。TS作成
制御部26からのTSa系統、TSb系統への書き込み
を指示する信号Wsta,Wstbは、TSa作成部25a、
TSb作成部25b内のメモリ制御部25−1に入力さ
れる。Hereinafter, a specific configuration and operation of the distribution unit 22 will be described in detail with reference to FIGS. 2, 4 and 6.
The signal stream TS output from the MPEG encoder 13E is a TStc creation unit 23 that creates a signal stream TS with a time code TC indicating the order of the signal.
Are input to the synchronous code position detecting unit 23-1 and the memory 23-3. The clock CKts is stored in the memory controller 23-2.
Is input to the clock (CK) generator 24T. The memory write control signal Wcnt and the read control signal Rcnt from the memory control unit 23-2 are input to the memory 23-3.
The output TSi of the memory 23-3 is output to the TC insertion unit 23-4 for inserting the time code TC. The output TStc of the TC insertion unit 23 is a signal stream TSa of a system.
And a TSb creation unit 25b that creates a b-system signal stream TSb. The output CKtt of the clock (CK) generating unit 24T is T
Stc creation unit 23 and TSa creation unit 25a, and TSb
The data is input to the memory control unit 25-1 in the creation unit 25b.
Further, a △ and b △ indicating the memory storage amount from the memory control unit 25-1 in the TSa creation unit 25a and the TSb creation unit 25b are input to the TS creation control unit 26. Signal RSta instructing reading of TSa from TS creation control unit 26
Is input to the memory control unit 25-1 in the TSa creation unit 25a. Also, G that instructs output of dummy data GS
Sta is input to the GS insertion unit 25-3 in the TSa creation unit 25a. Similarly, the TSb from the TS creation control unit 26
The signal RSta instructing the reading of the TSb is transmitted to the TSb creation unit 25b
Is input to the memory control unit 25-1. GStb instructing to output the dummy data GS is input to the GS insertion unit 25-3 in the TSb creation unit 25b. The signals Wsta and Wstb instructing writing to the TSa system and the TSb system from the TS creation control unit 26 are transmitted to the TSa creation unit 25a,
The data is input to the memory control unit 25-1 in the TSb creation unit 25b.
【0009】次に、各部の動作について、説明する。同
期コード(47)位置検出部23−1は、入力されたTS
信号の204W毎に含まれる同期コードを検出し、その
時間的位置を示すパルスdtsを出力する。メモリ制御
部23−2とメモリ23−3は、同期コード位置を示す
パルスdtsに従い、クロックCKtsの速度で、TS信
号を204Wずつ、メモリ23−3に書き込む。 ま
た、クロックCKttの速度で204Wを連続して読み出
したら、1W休む205W周期の処理を繰り返す。 こ
の結果、1W分のスペースが空いたデータストリームT
Siが作成される。TC挿入部23−4は、上記の1W
の空き期間にタイムコードTCを出力し、タイムコード
1W+TS204WのTStc信号を作成する。 ここ
で、このタイムコードTCとしては、1W8ビットであ
るから、256種の値が与えられる。しかし、信号の順
番を表すタイムコードとしては250種に限定し、残る
6種は、ダミー用のコードとしておく。 即ち、タイム
コードTCは、0番から249番までを巡回的に使用
し、ダミー用コードして例えば255番を割り当てる。
クロック(CK)発生部24Tは、入力されたクロックC
Ktsの周波数を205/204倍した周波数のクロック
CKttを発生する。メモリ制御部25−1とメモリ25
−2は、書き込み指示信号Wstaに従い、タイムコード
TC付きの信号ストリームTStcを205W単位にメモ
リ25−2に書き込む。また、読み出し指示信号RSta
に従い、メモリ25−2から205W単位で、信号スト
リームTStcの読み出しを行う。なお、メモリ25−2
への書き込み量と読み出し量の差分を、例えば204W
もしくは205Wを単位として、a△として、出力す
る。Next, the operation of each section will be described. The synchronization code (47) position detecting unit 23-1 receives the input TS
A synchronization code included in each 204W of the signal is detected, and a pulse dts indicating the time position is output. The memory control unit 23-2 and the memory 23-3 write the TS signal into the memory 23-3 at a speed of the clock CKts in units of 204 W in accordance with the pulse dts indicating the synchronization code position. When 204W is continuously read at the speed of the clock CKtt, the processing of the 205W cycle of resting by 1W is repeated. As a result, the data stream T having a space of 1 W is vacant.
Si is created. The TC insertion unit 23-4 has the above-mentioned 1W
, The time code TC is output during the idle period, and the TStc signal of the time code 1W + TS204W is created. Here, since the time code TC is 1W8 bits, 256 values are given. However, the time codes representing the signal order are limited to 250 types, and the remaining 6 types are set as dummy codes. That is, the time code TC cyclically uses numbers 0 to 249, and assigns, for example, number 255 as a dummy code.
The clock (CK) generation unit 24T receives the input clock C
A clock CKtt having a frequency obtained by multiplying the frequency of Kts by 205/204 is generated. Memory control unit 25-1 and memory 25
-2 writes the signal stream TStc with the time code TC into the memory 25-2 in units of 205W according to the write instruction signal Wsta. Also, the read instruction signal RSta
, The signal stream TStc is read from the memory 25-2 in units of 205W. The memory 25-2
The difference between the amount of writing and the amount of reading
Alternatively, the output is made as a △ in units of 205 W.
【0010】GS挿入部25−3は、ダミー挿入指示信
号GStが無い場合は、入力データを素通りさせる。
ダミー挿入指示信号GStがある場合は、TC値255
としたダミーデータ204Wからなる信号ストリームT
Saを出力する。TS作成制御部26は、信号ストリー
ムTStcの205W毎に、a△とb△を比較し、小さい
△値を持つTS作成部側に、書き込みを指示する信号W
stを出力する。 小さい△値は、メモリ蓄積量に余裕の
ある側であることを示す。 なお両者が同一値であった
場合、a系統を優先し、Wstaを出力する。 この結
果、信号ストリームTStcは、TSa作成部25a、T
Sb作成部25bの伝送速度に応じて配分され、取り込
まれる。次に、a△が所定値(例えば、7)以上に達した
ら、読み出し指示信号RStaの出力を開始し、メモリ2
5−2に蓄積された信号ストリームTStcを読み出して
いく。 同様に、b△が所定値(例えば、7)以上に達し
たら、読み出し指示信号RStbの出力を開始する。 こ
れにより2系統に配分された信号ストリームTStc
は、各メモリ25−2から連続的に出力され、信号スト
リームTSaとTSbとなる。 ここで、入出力のビッ
トレートの不一致により、△値が所定値未満になる読み
出しデータ不足が生じた場合は、読み出し指示信号RS
ta、RStbの代わりに、ダミーデータ読み出し指示信号
GStaか、GStbを出力し、a系統、b系統のデータで
なく、ダミーデータGSを出力させる。When there is no dummy insertion instruction signal GSt, the GS insertion unit 25-3 passes the input data.
If there is a dummy insertion instruction signal GSt, the TC value is 255
Signal stream T composed of dummy data 204W
Sa is output. The TS creation control unit 26 compares a △ and b △ for each 205 W of the signal stream TStc, and outputs a signal W for instructing the TS creation unit having a small △ value to write.
Output st. A small Δ value indicates that the memory storage amount has a margin. If the values are the same, the system a is given priority and Wsta is output. As a result, the signal stream TStc is transmitted to the TSa creation unit 25a, T
It is distributed and taken in according to the transmission speed of the Sb creation unit 25b. Next, when a △ reaches a predetermined value (for example, 7) or more, the output of the read instruction signal RSta is started, and the memory 2
The signal stream TStc stored in 5-2 is read. Similarly, when b △ reaches a predetermined value (for example, 7) or more, the output of the read instruction signal RStb is started. Thereby, the signal stream TStc distributed to two systems
Are continuously output from each memory 25-2, and become signal streams TSa and TSb. Here, when there is a shortage of read data in which the △ value is less than a predetermined value due to a mismatch between the input and output bit rates, the read instruction signal RS
Instead of ta and RStb, a dummy data read instructing signal GSta or GStb is output, and dummy data GS is output instead of data of the a and b systems.
【0011】次に、配分部22の全体的な動作につい
て、図4のタイムチャートを用いて、詳細に説明する。
MPEGエンコーダ13Eからの出力TSは配分部22
によって、同期コード同期コードを先頭に204Wを単
位に、TSD1,TSD2,TSD3,TSD4,TSD5,・・・に配分さ
れる。 メモリ23−3は、この同期コードの直前に1
Wの空き期間を設けたTSiを作成する。 TC挿入部
23−4は、この期間にタイムコードTCを挿入し、タ
イムコード付の信号ストリームTStcを作成する。TS
作成制御部26で、△aと△bの値を比較し、対応する
書き込み指示信号Wsta,Wstbを出力する。 ここ
で、両者が同一値である場合、a系統を優先させるよう
設定しておく。 図4では、信号ストリームTSD1の
入力時点では同一値であり、Wstaが出力される。 従
って、TSa作成部25aがTSD1を取り込む。 T
SD2の入力時点は、△a<△bであるから、b系統に
取り込まれるよう、Wstbが出力され、TSb作成部2
5bがTSD2を取り込む。時刻t01において、△a
が所定値に達したとする。 すると、TS作成制御部2
6は、読み出し指示信号RStaをTSa作成部25aに
出力する。 これによって、TSa作成部25aは、伝
送クロックCKaのレートで信号ストリームTSaの出
力を開始する。 時刻t02では、△bも所定値に達
し、TS作成制御部26から、読み出し指示信号RStb
が、TSb作成部25bに出力される。そして、伝送ク
ロックCKbのレートで、信号ストリームTSbの出力
が開始される。 以下同様に、時刻t04まで動作す
る。そして、時刻t05において、入出力のビットレー
トの不一致により、△a値が所定値未満になる読み出し
データ不足が生じ、読み出し指示信号RStaの代わり
に、ダミーデータ読み出し指示信号GStaがTSa作成
部25aに出力され、a系統のTSD5でなく、ダミー
データGSの出力が開始される。この様に、2系統に配
分され、また、時々ダミーデータが混ざったストリーム
TSaとTSbは別個の伝送系で受信点に送られる。
ここで、伝送経路の微妙な違い等によって、信号ストリ
ームの到達時間に差が生じる。 従って、再統合部21
に入力されるストリームTSarとTSbrのタイミング
は、配分部22から出力されたTSaとTSbの状態と
異なる。Next, the overall operation of the distribution unit 22 will be described in detail with reference to the time chart of FIG.
The output TS from the MPEG encoder 13E is distributed to the distribution unit 22.
Are allocated to TSD1, TSD2, TSD3, TSD4, TSD5,... In units of 204 W starting from the synchronization code. The memory 23-3 stores 1 before the synchronization code.
A TSi having a vacant period of W is created. The TC insertion unit 23-4 inserts the time code TC during this period to create a signal stream TStc with a time code. TS
The creation control unit 26 compares the values of △ a and △ b and outputs the corresponding write instruction signals Wsta, Wstb. Here, when both have the same value, the setting is made so that the system a is prioritized. In FIG. 4, the values are the same when the signal stream TSD1 is input, and Wsta is output. Therefore, the TSa creation unit 25a takes in the TSD1. T
Since the input time of SD2 is △ a <△ b, Wstb is output so as to be taken into the b system, and the TSb creation unit 2
5b takes in TSD2. At time t01, △ a
Has reached a predetermined value. Then, the TS creation control unit 2
6 outputs the read instruction signal RSta to the TSa creation unit 25a. Thereby, the TSa creation unit 25a starts outputting the signal stream TSa at the rate of the transmission clock CKa. At time t02, △ b also reaches a predetermined value, and the TS creation control unit 26 sends a read instruction signal RStb
Is output to the TSb creation unit 25b. Then, the output of the signal stream TSb is started at the rate of the transmission clock CKb. Hereinafter, similarly, the operation is performed until time t04. Then, at time t05, due to the mismatch between the input and output bit rates, there is a shortage of read data in which the value of 未 満 a is less than the predetermined value. Then, the output of the dummy data GS is started instead of the TSD5 of the system a. In this way, the streams TSa and TSb, which are distributed to two systems and where the dummy data are sometimes mixed, are sent to the receiving points by separate transmission systems.
Here, a difference occurs in the arrival time of the signal stream due to a subtle difference in the transmission path or the like. Therefore, the reintegration unit 21
Are different from the states of TSa and TSb output from the distribution unit 22.
【0012】次に、再統合部21の具体的な構成、動作
について、図3、図5、図6を用いて、詳細に説明す
る。受信800M−FPU10Raからの入力信号スト
リームTSarは、TC抽出部27a内のTC検出部27
−1とメモリ27−3に入力される。 入力信号の速度
に同期したクロックCKaは、メモリ制御部27−2に
入力される。 TC検出部27−1出力dtaは、クロ
ック(CK)発生部30に入力される。 メモリ制御部2
7−2の出力WcntとRcntは、メモリ27−3に入力さ
れる。 メモリ27−3の出力Taは、TC抽出器27
−4と統合部29内の選択部(SEL)29−1に入力さ
れる。同様に、受信800M−FPU10Rbからの入
力信号ストリームTSbrは、TC抽出部27bに入力さ
れる。 入力信号の速度に同期したクロックCKbはT
C抽出部27bに入力される。 TC抽出部27bの出
力dtbは、クロック(CK)発生部30に入力される。
TC抽出部27bの出力Tbは、統合部29内の選択
部(SEL)29−1に入力される。クロック(CK)発生
部30の出力CKrは、統合部29内のメモリ制御部2
9−2に入力される。クロック(CK)発生部24Rの出
力CKrrは、TC抽出部27a内のメモリ制御部27−
2に、またTC抽出部27bに、また統合部29内のメ
モリ制御29−2に入力される。TC抽出部27a内の
TC抽出器27−4の出力TCaは、TSr制御部28
に入力される。 同様に、TC抽出部27bの出力TC
bは、TSr制御部28に入力される。TSr制御部2
8の出力REaは、TC抽出部27a内のメモリ制御部
27−2に入力される。 TSr制御部28の出力RE
bは、TC抽出部27bに入力される。 また、TSr
制御部28の出力SELは、統合部29内の選択部であ
るSEL29−1の制御端子に入力される。 また信号
Wstは、統合部29内のメモリ制御部29−2に入力さ
れる。 SEL29−1の出力Tselはメモリ29−
3に入力される。 メモリ制御部29−2の出力Wcnt
とRcntは、メモリ29−3に入力される。 メモリ2
9−3の出力はTSrとして出力される。Next, a specific configuration and operation of the reintegration unit 21 will be described in detail with reference to FIGS. 3, 5, and 6. FIG. The input signal stream TSar from the reception 800M-FPU 10Ra is transmitted to the TC detection unit 27a in the TC extraction unit 27a.
-1 and input to the memory 27-3. The clock CKa synchronized with the speed of the input signal is input to the memory control unit 27-2. The output dta of the TC detector 27-1 is input to the clock (CK) generator 30. Memory control unit 2
The outputs Wcnt and Rcnt of 7-2 are input to the memory 27-3. The output Ta of the memory 27-3 is determined by the TC extractor 27.
-4 and the selection unit (SEL) 29-1 in the integration unit 29. Similarly, the input signal stream TSbr from the reception 800M-FPU 10Rb is input to the TC extraction unit 27b. The clock CKb synchronized with the speed of the input signal is T
It is input to the C extractor 27b. The output dtb of the TC extracting unit 27b is input to the clock (CK) generating unit 30.
The output Tb of the TC extraction unit 27b is input to the selection unit (SEL) 29-1 in the integration unit 29. The output CKr of the clock (CK) generation unit 30 is output to the memory control unit 2 in the integration unit 29.
9-2. The output CKrr of the clock (CK) generation unit 24R is output from the memory control unit 27- in the TC extraction unit 27a.
2, to the TC extraction unit 27b, and to the memory control 29-2 in the integration unit 29. The output TCa of the TC extractor 27-4 in the TC extractor 27a is
Is input to Similarly, the output TC of the TC extraction unit 27b
b is input to the TSr control unit 28. TSr control unit 2
The output REa of No. 8 is input to the memory control unit 27-2 in the TC extraction unit 27a. Output RE of TSr control unit 28
b is input to the TC extraction unit 27b. Also, TSr
The output SEL of the control unit 28 is input to a control terminal of a SEL 29-1 which is a selection unit in the integration unit 29. The signal Wst is input to the memory control unit 29-2 in the integration unit 29. The output Tsel of the SEL 29-1 is stored in the memory 29-
3 is input. Output Wcnt of memory control unit 29-2
And Rcnt are input to the memory 29-3. Memory 2
The output of 9-3 is output as TSr.
【0013】次に、各部の動作について説明する。TC
抽出部27a内のTC検出部27−1は、入力されたス
トリームTSar中の同期コードを基準に、タイムコード
TCの値を調べ、前述の様にその値が0番から240番
である場合には必要なデータであるため、その旨を示す
dtaパルスを出力する。メモリ制御部27−2とメモ
リ27−3は、このdtaパルスに従って、このTSar
の205ワード(W)を、クロックCKaでメモリ27−
3に書き込む。TC抽出器27−4は、読み出されたT
C値を取り込み、その値を保持して、TCaとして出力
する。 TC抽出部27bも同様動作により、dtbパ
ルス、TCb値を出力する。クロック(CK)発生部24
Rは、クロックCKaとCKbの周波数の合計値と同一
もしくは僅かに高い周波数に設定されたクロック周波数
CKrrを出力する。クロック(CK)発生部30は、各ス
トリームTSarとTSbrのダミーデータを除いた、有効
書き込み回数と、統合されたTselの読み出し回数が
一致するような周波数のクロックを発生する。TSr制
御部28は、前述の様に、TC抽出部27a,27b内
のメモリへの書き込み量と読み出し量の差分△arもし
くは△brが所定値(ここでは7)以上に達したら、タイ
ムコードTCaとTCbの値を比較し、値の若い側にの
み読み出し制御信号REを出力し、対応するストリーム
TSを読み出す。 また、同時に、選択部29−1にS
ELパルスを出力し、信号Wstをメモリ制御部29−
2に出力する。 つまり、読み出される系統のストリー
ムが、メモリ29−3に接続されるように、選択部29
−1を切り替え、かつメモリ29−3に書き込むため、
Wcnt信号を出力する。 そして、読み出される系統の
ストリームTSの読み出しが完了した時点で、読み出さ
れた系統では、次のストリームTSのタイムコードがT
CaもしくはTCbにセットされて、新たなタイムコー
ドが、TSr制御部28に入力される。 そして、再
度、TCaとTCbの値を比較し、読み出す系統のスト
リームを決定する。選択部29−1は、制御信号SEL
に従って、ストリームTaもしくはTbを選択し出力す
る。 メモリ制御部29−2、メモリ29−3は、書き
込み指示信号WstとクロックCKrrに従い、Tsel
信号をメモリ29−3に取り込む。そして、読み出し制
御信号REa,REbとクロックCKrに従い、蓄積さ
れているストリームTselを読み出す。Next, the operation of each section will be described. TC
The TC detection unit 27-1 in the extraction unit 27a checks the value of the time code TC based on the synchronization code in the input stream TSar, and if the value is 0 to 240 as described above, Output dta pulse indicating that is necessary data. The memory control unit 27-2 and the memory 27-3 determine the Tsar according to the dta pulse.
205 words (W) are stored in the memory 27- by the clock CKa.
Write to 3. The TC extractor 27-4 outputs the read T
The C value is fetched, the value is held, and output as TCa. The TC extractor 27b also outputs a dtb pulse and a TCb value by the same operation. Clock (CK) generator 24
R outputs a clock frequency CKrr set to a frequency equal to or slightly higher than the sum of the frequencies of the clocks CKa and CKb. The clock (CK) generating unit 30 generates a clock having a frequency such that the effective write count and the integrated Tsel read count, excluding the dummy data of each stream TSar and TSbr, match. As described above, when the difference △ ar or △ br between the writing amount and the reading amount to the memories in the TC extracting units 27a and 27b reaches a predetermined value (here, 7), the TSr control unit 28 And the value of TCb are compared, the read control signal RE is output only to the side with the smaller value, and the corresponding stream TS is read. At the same time, S
An EL pulse is output, and the signal Wst is output to the memory controller 29-
Output to 2. That is, the selector 29 selects the stream of the system to be read out so as to be connected to the memory 29-3.
-1 and to write to the memory 29-3,
Outputs the Wcnt signal. When the reading of the stream TS of the system to be read is completed, the time code of the next stream TS in the read system is T
The new time code is set to Ca or TCb and input to the TSr control unit 28. Then, the values of TCa and TCb are compared again to determine the stream of the system to be read. The selection unit 29-1 outputs the control signal SEL
And selects and outputs the stream Ta or Tb. The memory control unit 29-2 and the memory 29-3 receive the Tsel according to the write instruction signal Wst and the clock CKrr.
The signal is taken into the memory 29-3. Then, the stored stream Tsel is read in accordance with the read control signals REa and REb and the clock CKr.
【0014】次に、再統合部21の全体的な動作につい
て、図5のタイムチャートを用いて詳細に説明する。a
系統のストリームTSaにおいて、第1番目のデータT
SD1が持つタイムコードTCは、有効データを示す値
1であるため、dtaが出力されメモリ27−3に取り
込まれる。 さらに、2番目のTSD3が持つタイムコ
ードTCは、やはり有効データを示す値3あるから、d
taが出力されメモリ27−3に取り込まれる。 3番
目のタイムコードTCは、ダミーデータを示すコード2
55であるから、dtaは出力されず、メモリ27−3
へ取り込まれない。メモリ27−3に取り込まれた0か
ら240までのタイムコードTCを持ったストリームT
SDnは、メモリ27−3に蓄えられている、最も古い
ストリームTSDのタイムコード値のみを読み出し、そ
の時点で待機する。同様に、TC抽出部27b内のメモ
リに取り込まれたTC付きの各TSbは、最初に取り込
まれたTC値のみ読み出し、待機する。ここで、メモリ
27−3の書き込み量と読み出し量の差分△arが、所
定値7以上に達していた場合、b系統のTC値と比較
し、a系統の方が若い番号のTC値を持っていれば読み
出しを行う。例えば、時刻t11において、前記条件を
満足していたとする。 この場合、付加されたタイムコ
ードTCを抽出して得たTCaとTCbを比較し、小さ
い方の値「1」を持つa系統の読み出しを行う。 具体
的には、TC抽出部27aにTSr制御部28からRE
a信号が出力される。 その結果、メモリ27−3に蓄
えられていたストリームTSD1が、読み出される。Next, the overall operation of the reintegration unit 21 will be described in detail with reference to the time chart of FIG. a
In the stream TSa of the system, the first data T
Since the time code TC of the SD1 has the value 1 indicating valid data, dta is output and taken into the memory 27-3. Further, since the time code TC of the second TSD 3 also has the value 3 indicating valid data, d
ta is output and taken into the memory 27-3. The third time code TC is a code 2 indicating dummy data.
55, dta is not output and the memory 27-3
Not taken into A stream T having a time code TC from 0 to 240 captured in the memory 27-3
SDn reads only the time code value of the oldest stream TSD stored in the memory 27-3, and waits at that time. Similarly, each TCb with TC captured in the memory in the TC extraction unit 27b reads only the TC value captured first and waits. Here, when the difference Δar between the writing amount and the reading amount of the memory 27-3 has reached a predetermined value 7 or more, the TC value of the system b is compared with the TC value of the system b, and the TC value of the system a has a smaller TC value. If it has, read it out. For example, it is assumed that the above condition is satisfied at time t11. In this case, TCa and TCb obtained by extracting the added time code TC are compared with each other, and reading of the a-system having the smaller value “1” is performed. Specifically, the TC extraction unit 27a sends the RE from the TSr control unit 28 to the TC extraction unit 27a.
a signal is output. As a result, the stream TSD1 stored in the memory 27-3 is read.
【0015】次に、時刻t12において、付加されてい
るタイムコードTCを抽出して得たTCaとTCbを比
較して、小さいTC値(2)を持つb系統の読み出しを
行宇ことで、TSD2が読み出される。以後、TCの値
に従って、何れかの系統のストリームを読み出す。 こ
こで、差分△arが所定値7未満になった場合、読み出
しを一時休止し、読み出しデータの枯渇を防止する。以
上の様にして、時刻t11にa系統からTSD1、時刻
t12にb系統からTSD2、時刻t13にa系統から
TSD3、時刻t14にb系統からTSD4が読み出さ
れる。ここで、TSr制御部28からのSELパルス
は、時刻t11にレベルHとなりa系統のストリーム
を、時刻t12にレベルLとなりb系統のストリーム
を、時刻t13にレベルHとなりa系統のストリームを
選択する。メモリ29−3は、次のTSDと時間的に間
の空いた前詰め状態のTSDストリームを取り込み、連
続したクロックで読み出すことで、各TSDの切れ目に
空き時間の無い連続した状態とする。Next, at time t12, TCa and TCb obtained by extracting the added time code TC are compared with each other, and reading of the b-system having a small TC value (2) is performed, thereby obtaining TSD2. Is read. Thereafter, the stream of any system is read according to the value of TC. Here, when the difference △ ar becomes smaller than the predetermined value 7, the reading is temporarily suspended to prevent the read data from being depleted. As described above, TSD1 is read from the system a at time t11, TSD2 from the system b at time t12, TSD3 from the system a at time t13, and TSD4 from the system b at time t14. Here, the SEL pulse from the TSr control unit 28 becomes the level H at the time t11, the stream of the a system becomes the level L at the time t12, the stream of the b system becomes the level H at the time t13, and the stream of the a system is selected at the time t13. . The memory 29-3 takes in the TSD stream in the left-justified state that is vacant between the next TSD and reads it out with a continuous clock, so that each TSD has a continuous state with no vacant time.
【0016】なお、上記実施例では高ビットレートの信
号を2系統に配分して伝送する場合を例に説明したが、
本発明は、これに限定されず、伝送される入力信号のビ
ットレートと配分伝送する伝送装置の伝送レートに応じ
て3系統以上に配分して伝送するものでも同様に動作す
るものである。 また、複数の伝送装置の伝送レート
は、各々が同一もしくは異なるビットレートでも良い。
また、上記実施例では、図6の(a)に示すように、2
04W毎に入力TSを分断し、TC情報を1ワード付加
する例を示した。 しかし、図6の(b)に示すように、
入力TSを202W毎に分断し、同期コード47とタイ
ムコードの2Wを付加するストリーム構成としても良
い。この場合の配分部22m、再統合部21mの具体的
な構成を図7、図8に示し、図2、図3と異なる部分に
ついて、簡単に説明する。メモリ制御部23m−2は、
ストリームTSを一意的に202Wで分割する。TC/
SYNC挿入部23−4は、同期コードとして47h
を、タイムコードとして0番から250番までを、スト
リームTSiに挿入し、TStcを作成する。クロック発
生部24Tは、204/202倍のクロックCKttを発
生する。再統合部21mは、同期コード+タイムコード
+データ(202W)から構成される204Wのストリー
ムTSを単位に動作する。 つまり、この実施例では、
205/204W単位で動作していた部分を202Wタ
イプに置き換えたものである。In the above embodiment, a case where a high bit rate signal is distributed to two systems and transmitted has been described as an example.
The present invention is not limited to this, and the present invention can be similarly applied to a system in which data is distributed to three or more systems in accordance with the bit rate of an input signal to be transmitted and the transmission rate of a transmission device that performs distributed transmission. The transmission rates of the plurality of transmission devices may be the same or different bit rates.
In the above embodiment, as shown in FIG.
An example is shown in which the input TS is divided for every 04W, and one word of TC information is added. However, as shown in FIG.
A stream configuration in which the input TS is divided for every 202 W and the synchronization code 47 and the time code 2 W are added may be adopted. FIGS. 7 and 8 show specific configurations of the distribution unit 22m and the reintegration unit 21m in this case, and portions different from FIGS. 2 and 3 will be briefly described. The memory control unit 23m-2 includes:
The stream TS is uniquely divided by 202W. TC /
The SYNC insertion unit 23-4 uses 47h as the synchronization code.
Is inserted as a time code from No. 0 to No. 250 into the stream TSi to create TStc. The clock generation unit 24T generates a clock CKtt of 204/202 times. The reintegration unit 21m operates in units of a 204W stream TS composed of a synchronization code + time code + data (202W). That is, in this embodiment,
The part that operated in units of 205 / 204W was replaced with a 202W type.
【0017】[0017]
【発明の効果】以上説明したように本発明によれば、高
ビットレートのデータストリームを、複数の低伝送レー
トの伝送装置を用い、配分して伝送することができる。
そのため、汎用性が高いが伝送レートが低い伝送装置
でも、高ビットレートの信号を伝送できるシステムが実
現する。As described above, according to the present invention, a high bit rate data stream can be distributed and transmitted using a plurality of low transmission rate transmission devices.
Therefore, a system that can transmit a signal with a high bit rate is realized even with a transmission device having high versatility but a low transmission rate.
【図1】本発明のデジタル伝送システムの全体構成の一
実施例を示すブロック図FIG. 1 is a block diagram showing an embodiment of the overall configuration of a digital transmission system according to the present invention.
【図2】本発明の配分部の一実施例を示すブロック図FIG. 2 is a block diagram showing an embodiment of a distribution unit according to the present invention.
【図3】本発明の再統合部の一実施例を示すブロック図FIG. 3 is a block diagram showing an embodiment of a reintegration unit of the present invention.
【図4】本発明の配分部の動作を説明するためのタイム
チャートFIG. 4 is a time chart for explaining the operation of the distribution unit of the present invention.
【図5】本発明の再統合部の動作を説明するためのタイ
ムチャートFIG. 5 is a time chart for explaining the operation of the reintegration unit of the present invention.
【図6】本発明のタイムコードを付加した信号ストリー
ム形態を示す模式図FIG. 6 is a schematic diagram showing a signal stream form to which a time code is added according to the present invention.
【図7】本発明の配分部の第2の実施例を示すブロック
図FIG. 7 is a block diagram showing a second embodiment of the distribution unit of the present invention.
【図8】本発明の再統合部の第2の実施例を示すブロッ
ク図FIG. 8 is a block diagram showing a second embodiment of the reintegration unit of the present invention.
10T:伝送装置(送信側)、10R:伝送装置(受信
側)、13E:MPEGエンコーダ、13D:MPEG
デコーダ、21,21m:再統合部、22,22m:配
分部、23,23m:TStc作成部、24T,24
R,30:クロック発生部、25a,25am:TSa
作成部、25b,25bm:TSb作成部、26,26
m:TS作成制御部、27a,27am:TSa抽出
部、27b,27bm:TSb抽出部、28,28m:
TSr制御部、29,29m:統合部、23−1:同期
コード位置検出部、23−4:TC挿入部、25−3:
Gs挿入部、27−1:TC検出部、27−4:TC抽
出器。10T: Transmission device (transmission side), 10R: Transmission device (reception side), 13E: MPEG encoder, 13D: MPEG
Decoders 21, 21m: reintegration unit, 22, 22m: distribution unit, 23, 23m: TStc creation unit, 24T, 24
R, 30: clock generator, 25a, 25am: TSa
Creation unit, 25b, 25bm: TSb creation unit, 26, 26
m: TS creation control unit, 27a, 27am: TSa extraction unit, 27b, 27bm: TSb extraction unit, 28, 28m:
TSr control unit, 29, 29m: integration unit, 23-1: synchronization code position detection unit, 23-4: TC insertion unit, 25-3:
Gs insertion unit, 27-1: TC detection unit, 27-4: TC extractor.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H04N 7/081 H04N 7/13 Z 7/24 Fターム(参考) 5C025 AA01 AA06 AA30 BA27 DA01 5C059 MA00 RA04 RB01 RB10 RC04 RC08 RD03 RE09 SS01 UA02 UA05 5C063 AB03 AB07 AB11 AC01 CA11 CA16 CA23 DA07 DA13 5K028 AA11 CC02 EE03 EE05 KK01 KK03 KK12 MM05 MM08 MM12 NN02 SS05 SS15 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H04N 7/081 H04N 7/13 Z 7/24 F term (Reference) 5C025 AA01 AA06 AA30 BA27 DA01 5C059 MA00 RA04 RB01 RB10 RC04 RC08 RD03 RE09 SS01 UA02 UA05 5C063 AB03 AB07 AB11 AC01 CA11 CA16 CA23 DA07 DA13 5K028 AA11 CC02 EE03 EE05 KK01 KK03 KK12 MM05 MM08 MM12 NN02 SS05 SS15
Claims (6)
ムにおいて、送信側に、所定の高ビットレートの信号ス
トリームを該信号ストリームの順番を示すタイムコード
の付加された所定の低ビットレートのn(nは2以上の
整数)系統の信号ストリームに配分して出力する配分部
と、上記n系統の信号ストリームをそれぞれ所定の低伝
送レートで伝送するn系統の送信機を有し、受信側に、
所定の低伝送レートで伝送された上記n系統の信号スト
リームをそれぞれ受信するn系統の受信機と、受信した
上記n系統の信号ストリームを当該各信号ストリームに
付加された上記タイムコードに基づき元の所定の高ビッ
トレートの信号ストリームに再統合する再統合部を有す
ることを特徴とする伝送システム。In a transmission system for transmitting and receiving digital data, a signal stream of a predetermined high bit rate is transmitted to a transmission side at a predetermined low bit rate n (n is a predetermined number) to which a time code indicating the order of the signal stream is added. A distribution unit that distributes and outputs the signal streams of (2 or more integer) systems, and n transmitters that respectively transmit the n system signal streams at a predetermined low transmission rate.
An n-system receiver that receives the n-system signal streams transmitted at a predetermined low transmission rate, respectively, and converts the received n-system signal streams into originals based on the time codes added to the respective signal streams. A transmission system comprising a reintegration unit for reintegrating into a predetermined high bit rate signal stream.
配分部に、上記所定の高ビットレートの信号ストリーム
に所定周期で上記タイムコードを付けた信号ストリーム
を生成するTStc作成部と、上記タイムコード付き信号
ストリームをそれぞれの系統に対応する所定の信号スト
リームに配分する制御を行うTS作成制御部と、上記そ
れぞれの系統に対応する所定の信号ストリームを取り込
みそれぞれ所定の低伝送レートに合わせた信号ストリー
ムに変換して出力するn系統のTS作成部を有し、上記
再統合部に、受信した上記n系統の信号ストリームをそ
れぞれ記憶しそれぞれ付加された上記タイムコードを抽
出するn系統のTC抽出部と、抽出した上記各系統のタ
イムコードに従い上記n系統のTC抽出部からそれぞれ
記憶されている信号ストリームを読み出すTSr制御部
と、上記各系統のタイムコードに基づき取り込んだ上記
n系統の信号ストリームを上記元の所定の高ビットレー
トの信号ストリームになるよう統合する統合部を有する
ことを特徴とする伝送システム。2. The transmission system according to claim 1, wherein the distribution unit includes a TStc creation unit configured to generate a signal stream obtained by adding the time code to the predetermined high bit rate signal stream at a predetermined cycle; A TS creation control unit for performing control of distributing the attached signal streams to predetermined signal streams corresponding to the respective systems, and taking in the predetermined signal streams corresponding to the respective systems and the signal streams adapted to respective predetermined low transmission rates And an n-system TS extraction unit for storing the received n-system signal streams in the reintegration unit and extracting the time code added thereto. And signals respectively stored from the TC extraction units of the n systems in accordance with the extracted time codes of the respective systems. It has a TSr control unit for reading out a stream, and an integrating unit for integrating the n-system signal streams captured based on the time codes of the respective systems so as to become the original predetermined high bit rate signal stream. Transmission system.
n系統のTS作成部は、作成される信号ストリームに、
適宜上記所定の低伝送レートに合わせるためのダミーデ
ータストリームを所定のタイムコードを付けて挿入する
ものであることを特徴とする伝送システム。3. The transmission system according to claim 2, wherein said n-system TS generators include:
A transmission system wherein a dummy data stream for adjusting to the predetermined low transmission rate is appropriately inserted with a predetermined time code.
成部は、上記所定の高ビットレートの信号ストリームの
同期コードを検出し、該同期コードの前に1ワードの上
記タイムコードを付けた205ワード単位の信号ストリ
ームを生成するものであることを特徴とする伝送システ
ム。4. The method according to claim 2, wherein the TStc creation unit detects a synchronization code of the predetermined high bit rate signal stream, and adds the one-word time code to the synchronization code. A transmission system for generating a word-based signal stream.
成部は、上記所定の高ビットレートの信号ストリームを
202ワードを単位とし、同期コード1ワードと上記タ
イムコード1ワードを付加した信号ストリームを生成す
るものであることを特徴とする伝送システム。5. The method according to claim 2, wherein the TStc generation unit converts the signal stream of the predetermined high bit rate into a unit of 202 words, and adds a synchronization code and one time code to the signal stream. A transmission system characterized by generating.
成部は、上記所定の高ビットレートの信号ストリームを
203ワードを単位とし、同期コード1ワードと上記タ
イムコード1ワードを付加した信号ストリームを生成す
るものであることを特徴とする伝送システム。6. The TStc creating unit according to claim 2, wherein the TStc creating unit converts the signal stream of the predetermined high bit rate into a unit of 203 words, and adds a synchronization code of 1 word and the time code of 1 word to the signal stream. A transmission system characterized by generating.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001167404A JP4294888B2 (en) | 2001-06-01 | 2001-06-01 | Transmission system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001167404A JP4294888B2 (en) | 2001-06-01 | 2001-06-01 | Transmission system |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002359826A true JP2002359826A (en) | 2002-12-13 |
JP4294888B2 JP4294888B2 (en) | 2009-07-15 |
Family
ID=19009791
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001167404A Expired - Lifetime JP4294888B2 (en) | 2001-06-01 | 2001-06-01 | Transmission system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4294888B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010505324A (en) * | 2006-09-26 | 2010-02-18 | ライブユー リミテッド | Remote transmission system |
JP2010103990A (en) * | 2008-10-27 | 2010-05-06 | Thomson Licensing | Method for processing stream of multiplexed packets transporting multimedia data according to mpeg-2 type format |
-
2001
- 2001-06-01 JP JP2001167404A patent/JP4294888B2/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010505324A (en) * | 2006-09-26 | 2010-02-18 | ライブユー リミテッド | Remote transmission system |
JP2010103990A (en) * | 2008-10-27 | 2010-05-06 | Thomson Licensing | Method for processing stream of multiplexed packets transporting multimedia data according to mpeg-2 type format |
Also Published As
Publication number | Publication date |
---|---|
JP4294888B2 (en) | 2009-07-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3652176B2 (en) | Digital broadcast receiving apparatus and semiconductor device thereof | |
US6404818B1 (en) | Video transmission device and its method | |
US6069902A (en) | Broadcast receiver, transmission control unit and recording/reproducing apparatus | |
KR100298958B1 (en) | Synchronization arrangement for a compressed video signal | |
US6477204B1 (en) | Video image decoding method and apparatus | |
CN109873692B (en) | Reception method and reception LSI | |
JP4731784B2 (en) | Demultiplexing apparatus and method for at least two transport streams and corresponding digital streams | |
JP2006229510A (en) | Digital satellite broadcasting system, transmitting station, and receiver | |
JP2002359826A (en) | Transmission system | |
JP2000232630A (en) | Transmission method, reception method, transmitter and receiver | |
JP3893643B2 (en) | Signal multiplexing method and transmission signal generating apparatus using the same | |
JP2002125207A (en) | Signal transmitter and signal receiver | |
JP4475273B2 (en) | Information processing apparatus and method | |
EP0518644A2 (en) | Videosignal multiplexing system | |
JP3830645B2 (en) | Image decoding method and apparatus | |
JP2005167300A (en) | Digital broadcast receiver | |
KR100357160B1 (en) | Image repeating device of digital satellite broadcasting receiver | |
JP4470706B2 (en) | Receiving apparatus and receiving method | |
JP2002152162A (en) | Transmitter, receiver and data transmitting method | |
JP4267216B2 (en) | Digital transmission device | |
JP4111438B2 (en) | Digital data transmission device | |
JP3231130B2 (en) | Digital information receiver | |
JP5165502B2 (en) | Digital broadcast receiving apparatus, digital broadcast receiving method, and program | |
JP2001028738A (en) | Broadcast data transmitter/receiver, transmitter used for the same and its receiver | |
EP2202976A1 (en) | Digital broadcast receiving apparatus and signal processing method |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060330 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080627 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080930 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090407 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090409 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120417 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130417 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140417 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |