JP2002353329A - Semiconductor device and its inspecting method - Google Patents
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に同一ウェハ上に形成された多数の半導体集積
回路に対してウェハ状態で検査又はバーンインを同時に
行なうことが可能な半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a semiconductor integrated circuit device capable of simultaneously performing inspection or burn-in on a plurality of semiconductor integrated circuits formed on the same wafer in a wafer state. About.
【0002】[0002]
【従来の技術】近年、半導体集積回路はマルチメディア
のキーデバイスとして多量の情報を高速に処理できるよ
うに動作速度の高速化が求められている。このため、複
数の半導体集積回路装置を同じタイミングで動作させる
べく、高速の同期信号(数10MHz〜数100Mzの
クロック信号)により各半導体集積回路装置を同期させ
て使用することが一般に行なわれている。2. Description of the Related Art In recent years, a semiconductor integrated circuit has been required to operate at a high speed so that a large amount of information can be processed at a high speed as a multimedia key device. For this reason, in order to operate a plurality of semiconductor integrated circuit devices at the same timing, it is common practice to synchronize each semiconductor integrated circuit device with a high-speed synchronization signal (a clock signal of several tens of MHz to several hundred MHz). .
【0003】また、半導体集積回路の高集積化及び高機
能化に伴って半導体集積回路装置に対する検査工程が複
雑になり、検査コストの上昇が問題になっている。In addition, as the degree of integration and function of the semiconductor integrated circuit increases, the inspection process for the semiconductor integrated circuit device becomes complicated, and an increase in inspection cost has become a problem.
【0004】さらに、半導体集積回路の微細化及び高集
積化により、バーンインによる初期不良の除去の必要性
が求められると共に、バーンインに要する時間の増大が
問題となっている。Further, with the miniaturization and high integration of semiconductor integrated circuits, it is necessary to remove initial failures due to burn-in, and the time required for burn-in increases.
【0005】前述した半導体集積回路装置に対する検査
コストを削減する方法としては、特開平03−2168
99号公報及び特開平03−216900号公報に示さ
れるように、半導体集積回路の検査を行なうための自己
検査回路を半導体集積回路装置に内蔵し、この自己検査
回路によって半導体集積回路に対する検査の一部を行な
う方法が提案されている。[0005] As a method of reducing the inspection cost for the semiconductor integrated circuit device described above, Japanese Patent Application Laid-Open No. 03-2168 discloses a method.
As disclosed in Japanese Patent Application Laid-Open No. 99-1999 and Japanese Patent Laid-Open Publication No. 03-216900, a self-inspection circuit for inspecting a semiconductor integrated circuit is built in a semiconductor integrated circuit device, and the self-inspection circuit performs one inspection on the semiconductor integrated circuit. A method of performing the division has been proposed.
【0006】また、特開平04−139850号公報に
示されているように、同一ウェハ上に形成された多数の
半導体集積回路装置に対してウェハ状態で検査又はバー
ンインを同時に行なうため、半導体集積回路装置に内蔵
した自己検査回路を利用し、少ないコンタクトにより一
括してバーンインを行なう方法も提案されている。Further, as disclosed in Japanese Patent Application Laid-Open No. H04-139850, a large number of semiconductor integrated circuit devices formed on the same wafer are simultaneously inspected or burn-in in a wafer state. There has also been proposed a method of performing burn-in collectively with a small number of contacts using a self-inspection circuit built in the device.
【0007】[0007]
【発明が解決しようとする課題】ところで、前記従来の
方法において、同一ウェハ上に形成され、外部からの信
号に同期して動作する多数の半導体集積回路に対して、
各半導体集積回路装置に内蔵された自己検査回路を用い
てウェハ状態で検査又はバーンインを同時に行なうため
には、高速の同期信号をウェハ上の全ての半導体集積回
路装置に伝達する必要がある。しかしながら、このよう
な高速の同期信号を例えば直径20cmの大きさのウェ
ハ上に形成された各半導体集積回路装置に伝達すること
は、ノイズなどの外部環境の影響等により困難である。By the way, in the conventional method, a large number of semiconductor integrated circuits formed on the same wafer and operating in synchronization with an external signal are used.
In order to simultaneously perform inspection or burn-in in a wafer state using a self-inspection circuit built in each semiconductor integrated circuit device, it is necessary to transmit a high-speed synchronization signal to all semiconductor integrated circuit devices on the wafer. However, it is difficult to transmit such a high-speed synchronization signal to each semiconductor integrated circuit device formed on a wafer having a diameter of, for example, 20 cm due to an external environment such as noise.
【0008】また、半導体集積回路装置の内部において
高速の同期信号を発生させることは可能であるが、内部
において精度の高い同期信号を発生させることは製造工
程のゆらぎにより困難であるため、内部において高速の
同期信号を発生させる方法は正確な検査という観点から
は問題がある。Although it is possible to generate a high-speed synchronization signal inside a semiconductor integrated circuit device, it is difficult to generate a high-precision synchronization signal internally due to fluctuations in the manufacturing process. The method of generating a high-speed synchronization signal has a problem from the viewpoint of accurate inspection.
【0009】このため、従来の半導体集積回路装置にお
いては、同一のウェハ上に形成された各半導体集積回路
に高速で且つ精度の高い同期信号を伝達することができ
ないという第1の問題がある。Therefore, the conventional semiconductor integrated circuit device has a first problem that a high-speed and high-accuracy synchronization signal cannot be transmitted to each semiconductor integrated circuit formed on the same wafer.
【0010】また、従来の自己検査回路は、半導体集積
回路の良又は不良の判定を行なうのみである。ところ
で、現在の半導体記憶装置においては、すべての記憶素
子が機能していなくても、検査後の冗長救済工程により
不良箇所を救済することが可能となっている。従って、
冗長回路により救済する前に自己検査回路によってウェ
ハ状態で検査又はバーンインを同時に行なう方法による
と、たとえ冗長救済工程によって良品になる可能性があ
る半導体記憶装置であっても検査結果は不良と判定され
てしまう。Further, the conventional self-inspection circuit only determines whether the semiconductor integrated circuit is good or bad. By the way, in the current semiconductor memory device, even if all the memory elements are not functioning, it is possible to rescue a defective portion by a redundancy rescue process after inspection. Therefore,
According to a method in which inspection or burn-in is simultaneously performed in a wafer state by a self-inspection circuit before being repaired by a redundant circuit, the inspection result is determined to be defective even in a semiconductor memory device that may become a non-defective product by the redundant relief process. Would.
【0011】このため、従来の半導体集積回路装置にお
いては、自己検査回路を備えていても、冗長救済工程前
に半導体集積回路装置に対する良否の判定を行なうこと
ができず、バーンイン時間が無駄になるという第2の問
題がある。For this reason, even if the conventional semiconductor integrated circuit device has a self-inspection circuit, it is not possible to judge the quality of the semiconductor integrated circuit device before the redundancy repair step, and the burn-in time is wasted. There is a second problem.
【0012】また、ウェハ状態で検査又はバーンインを
同時に行なう際に各半導体集積回路に電圧を供給する電
源供給線は共通化されており、各半導体集積回路は前記
の電源供給線に並列に接続される。ところで、電源供給
線に流れる電流は信号線に比べて大きいため、電源供給
線が持つ抵抗により電源供給線において電圧降下がおき
るので、半導体集積回路装置が配置される部位によって
印加される電圧が異なってくるという第3の問題があ
る。A power supply line for supplying a voltage to each semiconductor integrated circuit when performing inspection or burn-in simultaneously in a wafer state is shared, and each semiconductor integrated circuit is connected in parallel to the power supply line. You. By the way, since the current flowing through the power supply line is larger than that of the signal line, a voltage drop occurs in the power supply line due to the resistance of the power supply line. There is a third problem that comes.
【0013】また、ウェハ状態で検査又はバーンインを
同時に行なう場合、同一ウェハ上に形成された多数の半
導体集積回路装置のうちのいくつかは不良品である可能
性がある。この不良の原因が半導体集積回路と電源又は
グランドとの間の短絡などの場合、不良の半導体集積回
路装置に過度の電流が流れるため、同一ウェハ上に形成
された他の半導体集積回路装置のバーンインに支障をき
たす。また、バーンイン工程前に電源供給線をカットす
るなどの方法によって不良の半導体集積回路装置を除去
しても、バーンイン中に他の半導体集積回路装置が新た
に不良になる場合もある。Further, when inspection or burn-in is performed simultaneously in a wafer state, there is a possibility that some of a large number of semiconductor integrated circuit devices formed on the same wafer are defective. If the cause of the failure is a short circuit between the semiconductor integrated circuit and the power supply or the ground, an excessive current flows through the defective semiconductor integrated circuit device, and the burn-in of another semiconductor integrated circuit device formed on the same wafer is performed. Cause trouble. In addition, even if a defective semiconductor integrated circuit device is removed by a method such as cutting a power supply line before the burn-in process, another semiconductor integrated circuit device may newly become defective during burn-in.
【0014】このように、従来の半導体集積回路装置に
おいては、不良の半導体集積回路装置の存在のために、
検査又はバーンインが正確に行なえないという第4の問
題がある。As described above, in the conventional semiconductor integrated circuit device, due to the presence of a defective semiconductor integrated circuit device,
There is a fourth problem that inspection or burn-in cannot be performed accurately.
【0015】前記に鑑み、本発明は、同一ウェハ上に形
成された各半導体集積回路装置に高速で且つ精度の高い
同期信号を伝達できるようにすることを第1の目的と
し、半導体集積回路が冗長回路により救済できるか否か
の判定をバーンイン工程おいて可能にすることによりバ
ーンイン時間の無駄をなくすことを第2の目的とし、ウ
ェハ上における半導体集積回路装置が配置される部位に
拘らず供給される電圧が等しくなるようにすることを第
3の目的とし、不良の半導体集積回路装置が存在しても
他の半導体集積回路装置に対して正確な検査又はバーン
インが行なえるようにすることを第4の目的とする。In view of the above, it is a first object of the present invention to enable a high-speed and high-accuracy synchronization signal to be transmitted to each semiconductor integrated circuit device formed on the same wafer. A second object of the present invention is to eliminate waste of burn-in time by making it possible to judge whether or not repair can be performed by a redundant circuit in a burn-in process, regardless of a portion on a wafer where a semiconductor integrated circuit device is arranged. It is a third object of the present invention to make the voltages to be equalized so that even if a defective semiconductor integrated circuit device exists, an accurate inspection or burn-in can be performed on another semiconductor integrated circuit device. This is the fourth purpose.
【0016】[0016]
【課題を解決するための手段】前記第1の目的を達成す
るため、本発明に係る第1の半導体集積回路装置は、外
部からは低い周波数の信号を供給し、半導体集積回路装
置の内部に設けた周波数増倍回路によって高い周波数の
基準信号に変換して自己検査回路に供給するものであ
る。In order to achieve the first object, a first semiconductor integrated circuit device according to the present invention supplies a low-frequency signal from the outside and supplies the signal to the inside of the semiconductor integrated circuit device. The signal is converted into a high-frequency reference signal by the provided frequency multiplier and supplied to the self-inspection circuit.
【0017】具体的には、本発明に係る第1の半導体集
積回路装置は、半導体基板上に形成された半導体集積回
路と、前記半導体基板上に形成され、基準信号に同期し
て動作し前記半導体集積回路を検査する自己検査回路
と、前記半導体基板上に形成され、外部から入力された
クロック信号を一定の倍数に増倍して前記基準信号とし
て前記自己検査回路に出力する周波数増倍回路とを備え
ている構成である。More specifically, a first semiconductor integrated circuit device according to the present invention includes a semiconductor integrated circuit formed on a semiconductor substrate and a semiconductor integrated circuit formed on the semiconductor substrate and operating in synchronization with a reference signal. A self-inspection circuit for inspecting a semiconductor integrated circuit, and a frequency multiplication circuit formed on the semiconductor substrate and multiplying a clock signal input from the outside by a certain multiple and outputting the same as the reference signal to the self-inspection circuit This is a configuration including:
【0018】前記第2の目的を達成するため、本発明に
係る第2の半導体集積回路装置は、バーンイン工程にお
いて不良と判定された半導体素子の数を計数することに
より、半導体集積回路が冗長回路により救済できるか否
かの判断を可能にするものである。In order to achieve the second object, a second semiconductor integrated circuit device according to the present invention comprises a semiconductor integrated circuit which counts the number of semiconductor elements determined to be defective in a burn-in process, and This makes it possible to determine whether or not relief can be performed.
【0019】具体的には、本発明に係る第2の半導体集
積回路装置は、半導体集積回路装置を、半導体基板上に
形成された半導体集積回路と、前記半導体基板上に形成
され、前記半導体集積回路を構成する半導体素子の良否
を検査し、検査した半導体素子が不良である判定したと
きに不良信号を出力する自己検査回路と、前記半導体基
板上に形成され、前記自己検査回路から出力される不良
信号に基づいて不良の半導体素子の数を計数する不良素
子計数回路とを備えている構成である。More specifically, a second semiconductor integrated circuit device according to the present invention is a semiconductor integrated circuit device comprising: a semiconductor integrated circuit formed on a semiconductor substrate; and a semiconductor integrated circuit formed on the semiconductor substrate. A self-inspection circuit for inspecting the quality of semiconductor elements constituting the circuit and outputting a failure signal when the inspected semiconductor element is determined to be defective; and a self-inspection circuit formed on the semiconductor substrate and output from the self-inspection circuit. A defective element counting circuit for counting the number of defective semiconductor elements based on the defective signal.
【0020】前記第3の目的を達成するため、本発明に
係る第3の半導体集積回路装置は、印加されたバーンイ
ン用電源電圧を一定に制御して半導体集積回路に供給す
る電圧制御回路を半導体集積回路装置内に設けるもので
ある。In order to achieve the third object, a third semiconductor integrated circuit device according to the present invention is a semiconductor integrated circuit device comprising: a voltage control circuit for controlling the applied burn-in power supply voltage to be constant and supplying the voltage to the semiconductor integrated circuit; It is provided in the integrated circuit device.
【0021】具体的には、本発明に係る第3の半導体集
積回路装置は、半導体基板上に形成され、冗長救済回路
を有する半導体集積回路と、前記半導体基板上に形成さ
れ、外部から基準電圧が入力される基準電圧入力端子
と、前記半導体基板上に形成され、前記基準電圧入力端
子に入力される基準電圧に基づき印加されたバーンイン
用電源電圧を一定に制御して前記半導体集積回路に供給
するバーンイン用電圧制御回路とを備えている構成であ
る。Specifically, a third semiconductor integrated circuit device according to the present invention includes a semiconductor integrated circuit formed on a semiconductor substrate and having a redundancy repair circuit, and a semiconductor integrated circuit formed on the semiconductor substrate and externally supplied with a reference voltage. And a reference voltage input terminal to which the power supply voltage for burn-in is formed on the semiconductor substrate and supplied to the semiconductor integrated circuit while controlling the power supply voltage for burn-in applied based on the reference voltage input to the reference voltage input terminal. And a burn-in voltage control circuit.
【0022】前記第4の目的を達成するため、第3の半
導体集積回路装置において、バーンイン時の電圧に影響
を与えることなく電源電流をモニタし、過度の電源電流
が流れた場合には電源電流を制限するものである。In order to achieve the fourth object, in the third semiconductor integrated circuit device, the power supply current is monitored without affecting the voltage at the time of burn-in, and when an excessive power supply current flows, the power supply current is monitored. Is limited.
【0023】具体的には、第3の半導体集積回路装置
は、前記半導体集積回路内所定量を超える電流が流れる
と、前記バーンイン用電圧制御回路を介して前記半導体
集積回路に供給される電圧を低下させることにより、前
記半導体集積回路内に流れる電流を制限する電流制限回
路をさらに備えているという構成である。Specifically, when a current exceeding a predetermined amount flows in the semiconductor integrated circuit, the third semiconductor integrated circuit device reduces a voltage supplied to the semiconductor integrated circuit via the burn-in voltage control circuit. The configuration further includes a current limiting circuit for limiting the current flowing in the semiconductor integrated circuit by lowering the current.
【0024】[0024]
【作用】第1の半導体集積回路の構成により、半導体集
積回路が形成された半導体基板上に、外部から入力され
たクロック信号を増倍して基準信号として自己検査回路
に出力する周波数増倍回路を備えているため、外部から
印可される信号の周波数を低くすることができると共
に、自己検査回路には高い周波数の基準信号を与えるこ
とができる。According to the first semiconductor integrated circuit, a frequency multiplying circuit for multiplying a clock signal input from the outside and outputting the multiplied clock signal to a self-inspection circuit as a reference signal on a semiconductor substrate on which the semiconductor integrated circuit is formed. Therefore, the frequency of a signal applied from the outside can be lowered, and a high-frequency reference signal can be given to the self-inspection circuit.
【0025】第2の半導体集積回路の構成により、半導
体集積回路を構成する半導体素子の良否を検査し、半導
体素子が不良である判定したときに不良信号を出力する
自己検査回路と、該自己検査回路から出力される不良信
号に基づいて不良の半導体素子の数を計数する不良素子
計数回路とを備えているため、冗長救済回路を有する半
導体集積回路装置におけるバーンイン工程での初期不良
発生の集束性を正確に把握することができる。With the configuration of the second semiconductor integrated circuit, a self-inspection circuit for inspecting the quality of a semiconductor element constituting the semiconductor integrated circuit and outputting a failure signal when it is determined that the semiconductor element is defective, and A defective element counting circuit that counts the number of defective semiconductor elements based on a defective signal output from the circuit, so that the convergence of initial failure generation in a burn-in process in a semiconductor integrated circuit device having a redundancy repair circuit Can be accurately grasped.
【0026】第3の半導体集積回路の構成により、印加
されたバーンイン用電源電圧を一定に制御して半導体集
積回路に供給するバーンイン用電圧制御回路を備えてい
るため、半導体集積回路装置が形成されている部位とは
無関係に、一定の電源電圧が各半導体集積回路に供給さ
れる。With the structure of the third semiconductor integrated circuit, a semiconductor integrated circuit device is formed since the semiconductor integrated circuit device is provided with a burn-in voltage control circuit for controlling the applied burn-in power supply voltage to be constant and supplying the same to the semiconductor integrated circuit. A fixed power supply voltage is supplied to each semiconductor integrated circuit irrespective of the part where it is located.
【0027】第3の半導体集積回路装置が、半導体集積
回路に所定量を超える電流が流れると半導体集積回路に
供給される電圧を低下させて半導体集積回路に流れる電
流を制限する電流制限回路を備えていると、所定量を超
える電流が流れる半導体集積回路に対する電流の供給が
制限される。The third semiconductor integrated circuit device includes a current limiting circuit for reducing a voltage supplied to the semiconductor integrated circuit when a current exceeding a predetermined amount flows through the semiconductor integrated circuit to limit a current flowing through the semiconductor integrated circuit. In this case, the supply of current to a semiconductor integrated circuit through which a current exceeding a predetermined amount flows is limited.
【0028】[0028]
【実施例】以下、本発明の第1実施例について図1を参
照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A first embodiment of the present invention will be described below with reference to FIG.
【0029】図1は本発明の第1実施例に係る半導体集
積回路装置を示すブロック図であって、図1において、
11は半導体記憶装置、12は半導体記憶装置11を検
査するため半導体記憶装置11と同一の半導体基板上に
形成された自己検査回路、13は外部信号を増倍して半
導体記憶装置11及び自己検査回路12に基準信号とし
て供給する周波数増倍回路、14は自己検査回路12の
検査結果により出力される不良素子の数を計数する不良
素子計数回路、15は外部信号が入力される外部信号入
力端子である。FIG. 1 is a block diagram showing a semiconductor integrated circuit device according to a first embodiment of the present invention.
11 is a semiconductor memory device, 12 is a self-inspection circuit formed on the same semiconductor substrate as the semiconductor memory device 11 for inspecting the semiconductor memory device 11, and 13 is a semiconductor memory device 11 and a self-inspection device which multiply external signals. A frequency multiplying circuit for supplying a reference signal to the circuit 12, a defective element counting circuit 14 for counting the number of defective elements output based on the inspection result of the self-inspection circuit 12, and an external signal input terminal 15 for receiving an external signal It is.
【0030】以下、第1実施例に係る半導体集積回路装
置の動作について説明する。Hereinafter, the operation of the semiconductor integrated circuit device according to the first embodiment will be described.
【0031】半導体記憶装置11としては100MHz
で動作する16MbitのシンクロナスDRAMが形成
されており、これは外部からの基準信号に同期して動作
する高速DRAMである。The semiconductor memory device 11 has a frequency of 100 MHz.
And a 16-Mbit synchronous DRAM which operates in synchronization with an external reference signal.
【0032】まず、外部から12.5MHzの矩形波の
信号を外部信号入力端子15に入力すると、この12.
5MHzの信号は周波数増倍回路13に入力され、周波
数増倍回路13によって8倍の周波数すなわち100M
Hzに増倍されて基準信号として半導体記憶装置11及
び自己検査回路12に供給される。自己検査回路12及
び不良素子計数回路14は電源投入と同時にリセットさ
れ、周波数増倍回路13から基準信号が出力されると動
作を開始する。First, when a rectangular wave signal of 12.5 MHz is externally input to the external signal input terminal 15, this
The 5 MHz signal is input to the frequency multiplication circuit 13, and the frequency multiplication circuit 13 increases the frequency by eight times, that is, 100 M
, And is supplied to the semiconductor memory device 11 and the self-test circuit 12 as a reference signal. The self-inspection circuit 12 and the defective element counting circuit 14 are reset at the same time when the power is turned on, and start operating when the frequency multiplying circuit 13 outputs a reference signal.
【0033】自己検査回路12は半導体記憶装置11に
対して100MHzの基準信号に同期した検査信号を出
力し、これに基づき半導体記憶装置11から出力される
信号と期待値とを比較して、半導体記憶装置11が正常
に動作しているか否かを検査する。自己検査回路12
は、半導体記憶装置11を構成するすべての記憶素子つ
まり冗長用記憶素子を含むすべての記憶素子に対して1
つづつ検査を行ない、半導体記憶装置11からの出力信
号と期待値とが一致しないときには不良素子計数回路1
4に不良信号を出力する。The self-inspection circuit 12 outputs an inspection signal synchronized with the 100 MHz reference signal to the semiconductor memory device 11 and compares the signal output from the semiconductor memory device 11 with an expected value based on the inspection signal. It is checked whether the storage device 11 is operating normally. Self test circuit 12
Is 1 for all the storage elements constituting the semiconductor storage device 11, that is, all the storage elements including the redundant storage element.
Inspection is performed one by one, and when the output signal from the semiconductor memory device 11 does not match the expected value, the defective element counting circuit 1
4 to output a failure signal.
【0034】不良素子計数回路14は不良信号が入力さ
れると不良素子数を計数していく。不良素子計数回路4
は、すべての素子に対する検査が完了すると不良素子数
を出力して再びリセットされる。When a defective signal is input, the defective element counting circuit 14 counts the number of defective elements. Bad element counting circuit 4
When the inspection of all the elements is completed, the number of defective elements is output and reset again.
【0035】以上説明したように、第1実施例による
と、自己検査回路12と共に周波数増倍回路13を備え
ているので、比較的低い周波数の信号を外部から入力
し、周波数増倍回路13により増倍された高速の基準信
号つまり実動作と同じ高速の基準信号による自己検査が
可能である。つまり、高速の基準信号を出力する周波数
増倍回路13が半導体記憶装置11の近傍にあるため、
外部からのノイズなどの影響を受けないので、高速で且
つ精度の高い検査を行なうことができる。As described above, according to the first embodiment, since the frequency multiplying circuit 13 is provided together with the self-inspection circuit 12, a signal having a relatively low frequency is input from the outside, and the frequency multiplying circuit 13 Self-inspection is possible with the multiplied high-speed reference signal, that is, the same high-speed reference signal as the actual operation. That is, since the frequency multiplying circuit 13 that outputs the high-speed reference signal is near the semiconductor memory device 11,
Since it is not affected by noise from the outside, high-speed and high-precision inspection can be performed.
【0036】また、自己検査回路12と共に不良素子計
数回路14を備えているので、冗長回路による救済前で
あって、良品か不良品かの判断ができない半導体集積回
路装置に対しても、不良素子数の増加の時間的変化から
バーンインにおける初期不良スクリーニングの集束性を
モニターすることにより、バーンイン時間の最適化を図
ることができる。Further, since the defective element counting circuit 14 is provided together with the self-inspection circuit 12, the defective element counting circuit 14 can be used even for a semiconductor integrated circuit device before repair by the redundant circuit and for which it is impossible to determine whether it is a good product or a defective product. By monitoring the convergence of the initial failure screening in the burn-in from the temporal change of the number increase, the burn-in time can be optimized.
【0037】以下、本発明の第2実施例に係る半導体集
積回路装置について説明する。Hereinafter, a semiconductor integrated circuit device according to a second embodiment of the present invention will be described.
【0038】図2は、各半導体集積回路装置に設けられ
た電圧制御回路を示し、図2において、21はバーンイ
ン用電源供給端子、22は基準電圧入力端子、23は第
1の比較器、24は第2の比較器、25は第1のn型M
OSFET、26は第2のn型MOSFET、31は第
3のn型MOSFET、27は電流検出用抵抗27aよ
りなる電流検出器、28は内部電源端子、29はダイオ
ードである。FIG. 2 shows a voltage control circuit provided in each semiconductor integrated circuit device. In FIG. 2, 21 is a burn-in power supply terminal, 22 is a reference voltage input terminal, 23 is a first comparator, 24 Is the second comparator, 25 is the first n-type M
OSFET, 26 is a second n-type MOSFET, 31 is a third n-type MOSFET, 27 is a current detector comprising a current detecting resistor 27a, 28 is an internal power supply terminal, and 29 is a diode.
【0039】バーンイン用電源供給端子21に印加され
た電源電圧は、第2のn型MOSFET26及び電流検
出用抵抗27aを介して内部電源端子28に供給され
る。この内部電源端子28の電位は第1の比較器23に
よって基準電圧入力端子22に入力された基準電圧と比
較される。第1の比較器23は、内部電源端子28の電
位が基準電圧よりも高ければLowレベルの電圧を出力
し、低ければHighレベルの電圧を出力し、該第1の
比較器23からの出力電圧は第1のn型MOSFET2
5を介して第2のn型MOSFET26のゲート電極に
供給される。第1の比較器23からの出力電圧は、Hi
ghレベルのときには第2のn型MOSFET26のゲ
ートを開いて内部電源端子28の電位を引き上げるよう
に働き、Lowレベルのときには第2のn型MOSFE
T26のゲートを閉じて内部電源端子18の電位を引き
下げるように働くので、内部電源端子18に印可される
電圧は常に基準電圧と一致するようになる。The power supply voltage applied to the burn-in power supply terminal 21 is supplied to the internal power supply terminal 28 via the second n-type MOSFET 26 and the current detecting resistor 27a. The potential of the internal power supply terminal 28 is compared with the reference voltage input to the reference voltage input terminal 22 by the first comparator 23. The first comparator 23 outputs a low-level voltage when the potential of the internal power supply terminal 28 is higher than the reference voltage, and outputs a high-level voltage when the potential is lower than the reference voltage. Is the first n-type MOSFET 2
5 is supplied to the gate electrode of the second n-type MOSFET 26. The output voltage from the first comparator 23 is Hi
When the level is at the gh level, the gate of the second n-type MOSFET 26 is opened to raise the potential of the internal power supply terminal 28. When the level is at the low level, the second n-type MOSFET 26 is turned on.
Since the gate of T26 is closed to reduce the potential of the internal power supply terminal 18, the voltage applied to the internal power supply terminal 18 always matches the reference voltage.
【0040】半導体集積回路装置内の消費電流は、電流
検出器27により電流検出用抵抗27の両端に発生する
電圧として検出され、第2の比較器24により、ダイオ
ード29のpn接合順方向電圧(約0.5V)と比較さ
れる。この場合、ダイオード29に流れる電流は抵抗3
0により概ね10μAに設定されている。例えば抵抗2
7の抵抗値が5Ωである場合、100mAの電流が流れ
ると0.5Vの電位差が電流検出用抵抗27aの両端で
発生する。電流検出用抵抗27の両端の電位差が0.5
Vを超えると、第2の比較器24の出力が低下して、第
1のn型MOSFET25がOFFすると共に第3のn
型MOSFET31がONして、第2のn型MOSFE
T26のゲート電圧を下げ、これにより内部電源端子2
6に供給される電流を制限する。The current consumption in the semiconductor integrated circuit device is detected by a current detector 27 as a voltage generated across the current detecting resistor 27, and the second comparator 24 detects a pn junction forward voltage ( About 0.5V). In this case, the current flowing through the diode 29 is the resistance 3
0 is set to approximately 10 μA. For example, resistor 2
In the case where the resistance value of the resistor 7 is 5Ω, when a current of 100 mA flows, a potential difference of 0.5 V is generated across the current detection resistor 27a. The potential difference between both ends of the current detecting resistor 27 is 0.5
When the voltage exceeds V, the output of the second comparator 24 decreases, the first n-type MOSFET 25 is turned off, and the third n-type MOSFET 25 is turned off.
MOSFET 31 is turned on and the second n-type MOSFET
The gate voltage of T26 is lowered, and thereby the internal power supply terminal 2
6 limit the current supplied to it.
【0041】図3は、前記の電圧制御回路に、2段のN
AND回路34A,34Bよりなるラッチ回路33を設
けた例を示す回路図である。ラッチ回路33以外の構成
は図2に示した回路と同様であるので、同一の符号を付
して説明を省略する。FIG. 3 shows that the voltage control circuit has two stages of N.
FIG. 9 is a circuit diagram showing an example in which a latch circuit 33 including AND circuits 34A and 34B is provided. Since the configuration other than the latch circuit 33 is the same as that of the circuit shown in FIG. 2, the same reference numerals are given and the description is omitted.
【0042】図3に示すようなラッチ回路33を第2の
比較器24の出力側に接続しておけば、一度設定電流を
超える電流が流れると、第2のn型MOSFET26の
ゲート電圧を下げた状態を維持し、これにより内部電源
端子26に供給される電流を制限することができる。図
3に示す回路においては、基準電圧入力端子22に電圧
が印加された状態で第2の比較器24の出力が一度低下
すると、第2の比較器24の出力が高くなってもラッチ
回路33の出力は低下したままであり、基準電圧入力端
子22の電圧を一旦落さない限り、ラッチ回路33の出
力は低下した状態でラッチされる。従って、バーンイン
前又はバーンイン中に、消費電流が所定の値を超える半
導体集積回路の電源を切ってしまうことができる。If a latch circuit 33 as shown in FIG. 3 is connected to the output side of the second comparator 24, once a current exceeding the set current flows, the gate voltage of the second n-type MOSFET 26 is reduced. The current supplied to the internal power supply terminal 26 can be limited. In the circuit shown in FIG. 3, if the output of the second comparator 24 once drops while a voltage is applied to the reference voltage input terminal 22, even if the output of the second comparator 24 goes high, the latch circuit 33 Of the latch circuit 33 is latched in a reduced state unless the voltage of the reference voltage input terminal 22 is once dropped. Therefore, before or during burn-in, the power of the semiconductor integrated circuit whose current consumption exceeds a predetermined value can be turned off.
【0043】以上説明したように、第2実施例による
と、内部電源端子28に印可される電圧を基準電圧と一
致させることにより、同一のウェハ上に形成された多数
の半導体集積回路装置の配置位置に関係なく、一定の電
圧を各半導体集積回路装置に供給することができる。As described above, according to the second embodiment, by arranging the voltage applied to the internal power supply terminal 28 to be equal to the reference voltage, it is possible to arrange a large number of semiconductor integrated circuit devices formed on the same wafer. A fixed voltage can be supplied to each semiconductor integrated circuit device regardless of the position.
【0044】また、所定の電流を越える電流消費があっ
た場合、半導体集積回路を流れる電流を制限したり又は
電源を切るなどの処置が自動的に行なわれるので、不良
の半導体集積回路装置の混在による他の半導体集積回路
装置への悪影響をなくすことができる。If the current consumption exceeds a predetermined current, measures such as limiting the current flowing through the semiconductor integrated circuit or turning off the power are automatically performed. This can eliminate adverse effects on other semiconductor integrated circuit devices.
【0045】[0045]
【発明の効果】本発明に係る第1の半導体集積回路装置
によると、外部から印可される信号の周波数を低くする
ことができると共に自己検査回路には高い周波数の基準
信号を与えることができるので、外部環境の悪影響を抑
制しつつ高速で精度の高い同期信号によって半導体集積
回路を検査することが可能になる。According to the first semiconductor integrated circuit device of the present invention, the frequency of a signal applied from the outside can be lowered, and a high-frequency reference signal can be given to the self-inspection circuit. In addition, it is possible to inspect a semiconductor integrated circuit with a high-speed and high-accuracy synchronization signal while suppressing adverse effects of an external environment.
【0046】本発明に係る第2の半導体集積回路装置に
よると、冗長救済回路を有する半導体集積回路装置にお
けるバーンイン工程での初期不良発生の集束性を正確に
把握することができるので、最適なバーンイン時間を設
定することによりバーンイン時間の無駄をなくすことが
できる。According to the second semiconductor integrated circuit device of the present invention, it is possible to accurately grasp the convergence of the occurrence of an initial failure in the burn-in process in the semiconductor integrated circuit device having the redundancy repair circuit. By setting the time, waste of the burn-in time can be eliminated.
【0047】本発明に係る第3の半導体集積回路装置に
よると、半導体集積回路装置が形成されている部位とは
無関係に、一定の電源電圧が各半導体集積回路に供給さ
れるので、電圧降下等の電圧変動の影響を受けることな
く各半導体集積回路装置に対して同時に検査又はバーン
インを行なうことができる。According to the third semiconductor integrated circuit device of the present invention, a constant power supply voltage is supplied to each semiconductor integrated circuit irrespective of the portion where the semiconductor integrated circuit device is formed. Inspection or burn-in can be performed on each semiconductor integrated circuit device at the same time without being affected by the voltage fluctuation.
【0048】本発明に係る第3の半導体集積回路装置が
電流制限回路を備えていると、所定量を超える電流が流
れる不良の半導体集積回路に対する電流の供給が制限さ
れるので、同一ウェハ上に形成された他の半導体集積回
路装置に対して支障なく検査又はバーンインを行なうこ
とができる。If the third semiconductor integrated circuit device according to the present invention includes a current limiting circuit, the supply of current to a defective semiconductor integrated circuit through which a current exceeding a predetermined amount flows is limited. Inspection or burn-in can be performed on other formed semiconductor integrated circuit devices without any trouble.
【0049】従って、本発明によると、同一ウェハ上に
形成された多数の半導体集積回路装置に対して、ウェハ
状態で正確且つ精度の高い最適な検査又はバーンインを
同時に行なうことができる。Therefore, according to the present invention, accurate and high-precision optimal inspection or burn-in can be simultaneously performed on a large number of semiconductor integrated circuit devices formed on the same wafer in a wafer state.
【図1】本発明の第1実施例に係る半導体集積回路装置
のブロック図である。FIG. 1 is a block diagram of a semiconductor integrated circuit device according to a first embodiment of the present invention.
【図2】本発明の第2実施例に係る半導体集積回路装置
における電圧制御回路の回路図である。FIG. 2 is a circuit diagram of a voltage control circuit in a semiconductor integrated circuit device according to a second embodiment of the present invention.
【図3】前記電圧制御回路の変形例を示す回路図であ
る。FIG. 3 is a circuit diagram showing a modification of the voltage control circuit.
11 半導体記憶装置 12 自己検査回路 13 周波数増倍回路 14 不良素子計数回路 15 信号入力端子 16 電圧制御回路 21 バーンイン用電源供給端子 22 基準電圧入力端子 23 第1の比較器 24 第2の比較器 25 第1のn型MOSFET 26 第2のn型MOSFET 27 電流検出器 27a 電流検出用抵抗 28 内部電源端子 29 ダイオード 30 抵抗 Reference Signs List 11 semiconductor memory device 12 self-inspection circuit 13 frequency multiplication circuit 14 defective element counting circuit 15 signal input terminal 16 voltage control circuit 21 burn-in power supply terminal 22 reference voltage input terminal 23 first comparator 24 second comparator 25 First n-type MOSFET 26 Second n-type MOSFET 27 Current detector 27a Current detection resistor 28 Internal power supply terminal 29 Diode 30 Resistance
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/66 G01R 31/28 V 27/04 (72)発明者 宮永 績 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 2G003 AA10 AC01 AE08 AE10 AH04 AH05 2G132 AB03 AG08 AG09 AK07 AK29 AL09 AL11 4M106 AA01 AC02 AC07 AC09 AD22 AD23 BA01 CA27 5F038 DF05 DF20 DT08 DT12 DT15 DT17 EZ20 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/66 G01R 31/28 V 27/04 (72) Inventor Akira Miyanaga 1006 Kadoma, Kazuma, Kadoma, Osaka F-term (reference) in Matsushita Electric Industrial Co., Ltd.
Claims (4)
される複数の半導体集積回路装置よりなる半導体装置に
おいて、 前記複数の半導体集積回路装置のそれぞれは、 半導体集積回路と、 前記半導体集積回路を検査する自己検査回路と、 外部から基準電圧が入力される基準電圧入力端子と、 外部から前記複数の半導体集積回路装置に共通に供給さ
れた電源電圧が入力されるバーンイン用電源供給端子
と、 前記電源電圧を前記基準電圧に一致するように制御して
前記半導体集積回路に供給するバーンイン用電圧制御回
路とを備えていることを特徴とする半導体装置。1. A semiconductor device formed on a semiconductor substrate and comprising a plurality of semiconductor integrated circuit devices to be simultaneously inspected, wherein each of the plurality of semiconductor integrated circuit devices includes a semiconductor integrated circuit and a semiconductor integrated circuit. A self-inspection circuit for inspection; a reference voltage input terminal to which a reference voltage is externally input; a burn-in power supply terminal to which a power supply voltage commonly supplied to the plurality of semiconductor integrated circuit devices from the outside is input; A burn-in voltage control circuit for controlling a power supply voltage to be equal to the reference voltage and supplying the control voltage to the semiconductor integrated circuit.
れは、 前記半導体集積回路に所定量を超える電流が流れると、
前記バーンイン用電圧制御回路を介して前記半導体集積
回路に供給される電圧を低下させることにより、前記半
導体集積回路に流れる電流を制御する電流制限回路をさ
らに備えていることを特徴とする請求項1に記載の半導
体装置。2. Each of the plurality of semiconductor integrated circuit devices, when a current exceeding a predetermined amount flows through the semiconductor integrated circuit,
2. The semiconductor device according to claim 1, further comprising a current limiting circuit configured to control a current flowing through the semiconductor integrated circuit by reducing a voltage supplied to the semiconductor integrated circuit via the burn-in voltage control circuit. 3. The semiconductor device according to claim 1.
源電圧を用いて半導体基板上に形成された複数の半導体
集積回路装置を同時に検査する半導体装置の検査方法に
おいて、 前記複数の半導体集積回路装置のそれぞれは、 半導体集積回路と、自己検査回路と、基準電圧入力端子
と、バーンイン用電源供給端子と、バーンイン用電圧制
御回路とを備え、 前記基準電圧入力端子に外部から基準電圧が入力され、 前記バーンイン用電源供給端子に、外部から前記複数の
半導体集積回路装置に共通に供給された電源電圧が入力
され、 前記バーンイン用電圧制御回路は、前記電源電圧を前記
基準電圧に一致するように制御して前記半導体集積回路
に供給し、 前記自己検査回路は、前記クロック信号に同期して動作
して前記半導体集積回路を検査することを特徴とする半
導体装置の検査方法。3. A semiconductor device inspection method for simultaneously inspecting a plurality of semiconductor integrated circuit devices formed on a semiconductor substrate using a clock signal and a power supply voltage input from the outside, wherein: Each includes a semiconductor integrated circuit, a self-inspection circuit, a reference voltage input terminal, a burn-in power supply terminal, and a burn-in voltage control circuit, and a reference voltage is externally input to the reference voltage input terminal, A power supply voltage commonly supplied to the plurality of semiconductor integrated circuit devices from the outside is input to a burn-in power supply terminal, and the burn-in voltage control circuit controls the power supply voltage to match the reference voltage. The self-inspection circuit operates in synchronization with the clock signal to inspect the semiconductor integrated circuit. A method for inspecting a semiconductor device, comprising:
れは、 電流制限回路をさらに備え、 前記電流制限回路は、前記半導体集積回路に所定量を超
える電流が流れると、前記バーンイン用電圧制御回路を
介して前記半導体集積回路に供給される電圧を低下させ
ることにより、前記半導体集積回路に流れる電流を制限
することを特徴とする請求項3に記載の半導体装置の検
査方法。4. The semiconductor integrated circuit device further includes a current limiting circuit, wherein the current limiting circuit controls the burn-in voltage control circuit when a current exceeding a predetermined amount flows through the semiconductor integrated circuit. 4. The method according to claim 3, wherein a current supplied to the semiconductor integrated circuit is limited by reducing a voltage supplied to the semiconductor integrated circuit via the semiconductor device. 5.
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JP2002064673A JP2002353329A (en) | 2002-03-11 | 2002-03-11 | Semiconductor device and its inspecting method |
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JP2013024569A (en) * | 2011-07-15 | 2013-02-04 | Fujitsu Semiconductor Ltd | Testing method, testing apparatus and testing board |
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2002
- 2002-03-11 JP JP2002064673A patent/JP2002353329A/en active Pending
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