JP2002352535A - Disk device - Google Patents
Disk deviceInfo
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- Moving Of Head For Track Selection And Changing (AREA)
- Moving Of The Head To Find And Align With The Track (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、データ面に記録したサ
ーボ情報に基づいてヘッドの位置決めを行うセクタサー
ボ方式のディスク装置に関し、特にセクタ先頭のサーボ
フレームにサーボ情報と共に記録されたセクタマークや
シリンダアドレスを示すグレーコードを正確に検出する
ディスク装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sector servo type disk drive for positioning a head based on servo information recorded on a data surface, and more particularly to a sector mark or a cylinder recorded together with servo information in a servo frame at the head of a sector. The present invention relates to a disk device that accurately detects a gray code indicating an address.
【０００２】[0002]
【従来の技術】近年、ノートブック型コンピュータや携
帯型の通信端末で記憶容量を確保する外部記憶装置とし
て小型ハードディスクが実装されている。このような小
型ハードディスクは、例えば３．５インチや２．５イン
チといった小型のディスク媒体を使用し、しかも、ユニ
ットを薄くするために１〜２枚のディスク媒体を内蔵し
ている。2. Description of the Related Art In recent years, a small hard disk has been mounted as an external storage device for securing a storage capacity in a notebook computer or a portable communication terminal. Such a small hard disk uses a small disk medium of, for example, 3.5 inches or 2.5 inches, and incorporates one or two disk media in order to make the unit thin.
【０００３】このため従来の大型のディスク装置のよう
に、ヘッド位置決めのためのサーボ情報を記録した専用
のサーボ面を設けることはできず、データ面にサーボ情
報を記録したセクタサーボ方式を採用している。例えば
１シリンダを６０セクタに分け、各セクタの先頭にサー
ボフレームを記録している。このサーボフレームは、サ
ーボフレームを示すセクタマーク、シリンダアドレスを
検出するためのグレーコード、インデックスパターン
（先頭セクタのみ）、リードアンプのＡＧＣレベルを設
定するＡＧＣパターン、ヘッド位置を検出するためのサ
ーボパターンが磁気的に記録されている。For this reason, unlike a conventional large-sized disk device, a dedicated servo surface for recording servo information for head positioning cannot be provided, and a sector servo system in which servo information is recorded on a data surface is employed. I have. For example, one cylinder is divided into 60 sectors, and a servo frame is recorded at the head of each sector. The servo frame includes a sector mark indicating the servo frame, a gray code for detecting a cylinder address, an index pattern (only the first sector), an AGC pattern for setting an AGC level of a read amplifier, and a servo pattern for detecting a head position. Are magnetically recorded.
【０００４】[0004]
【発明が解決しようとする課題】セクタサーボ方式を採
用したディスク装置にあっては、サーボフレームが短い
程、セクタ内のデータ領域を大きくできることから、記
憶容量を増加するためにはサーボフレームに記録する各
パターンを必要最小限に抑えることが望まれる。In a disk device adopting the sector servo system, the shorter the servo frame, the larger the data area in the sector. Therefore, in order to increase the storage capacity, data is recorded in the servo frame. It is desirable to minimize each pattern as necessary.
【０００５】逆に、サーボフレームに記録したセクタマ
ーク、グレーコード等のパターン検出の精度を高めるた
めには、１パターン当りのシリンダ方向の記録ピッチを
大きくする。例えばセクタマークは、「Ｎ□Ｓ□ＮＳ」
の記録パターンとなり、基準クロックで決まる記録周期
をＴとすると、「１６Ｔ，１６Ｔ，１０Ｔ，１０Ｔ」で
記録し、合計５２Ｔの区間を必要とする。On the other hand, in order to increase the accuracy of detecting a pattern such as a sector mark or a gray code recorded on a servo frame, the recording pitch in the cylinder direction per pattern is increased. For example, the sector mark is "NSSS"
Assuming that the recording cycle determined by the reference clock is T, the recording pattern is “16T, 16T, 10T, 10T” and a total of 52T sections are required.
【０００６】またセクタマークに続いて記録されるグレ
ーコードは、例えば１ビット幅を６Ｔに定め「Ｇ１２，
Ｇ１１，・・・・Ｇ０，ＧＨ」の１４ビットをグレーコ
ード「Ｘ０００Ｘ０００」で記録し、８４Ｔの長さとな
る。更にポジジョン領域として１６０Ｔ程度必要とな
る。この結果、サーボフレーム全体で１９６Ｔとなる。The gray code recorded following the sector mark has, for example, a bit width of 6T and "G12,
G11,..., G0, GH ”are recorded in gray code“ X000X000 ”, and have a length of 84T. Further, about 160T is required as a position area. This results in 196T for the entire servo frame.
【０００７】ここで１サーボフレーム間を３６００Ｔと
すると、サーボ領域は１トラックの５．４％を占め、セ
クタマーク及びグレーコードを短くすることで、記憶容
量を増加できる。しかし、セクタマーク及びグレーコー
ドを短くするとパターン検出精度が低下することから、
限界があった。If one servo frame is 3600T, the servo area occupies 5.4% of one track, and the storage capacity can be increased by shortening sector marks and gray codes. However, shortening the sector mark and gray code lowers the pattern detection accuracy,
There was a limit.
【０００８】従って、本発明の目的は、検出率を低下さ
せることなくセクタマーク及びグレーコードの記録領域
を短くして記憶容量を増加できるディスク装置を提供す
る。Accordingly, an object of the present invention is to provide a disk device capable of increasing the storage capacity by shortening the recording area of the sector mark and the gray code without lowering the detection rate.
【０００９】一方、従来のセクタサーボ方式をとるディ
スク装置にあっては、ディスク媒体の偏心によるずれ値
を測定し、オントラック制御の際に偏心補正を行ってい
る。このための偏心補正値の測定は、予め決められた時
間毎に偏心補正のコマンドが発行され、トラック中心か
らのずれ値をＲＡＭ等に格納する。通常のオントラック
制御時には、先に測定しておいたずれ値を目標位置から
引いてオントラック制御することにより、いつもトラッ
ク中心にヘッドを位置付けることができる。On the other hand, in a conventional disk drive employing the sector servo system, a deviation value due to eccentricity of a disk medium is measured, and eccentricity is corrected at the time of on-track control. For the measurement of the eccentricity correction value for this purpose, an eccentricity correction command is issued every predetermined time, and the deviation value from the track center is stored in a RAM or the like. During normal on-track control, the head can always be positioned at the center of the track by performing on-track control by subtracting the previously measured deviation value from the target position.
【００１０】しかし、偏心補正値の測定は、決められた
時間毎に行うため、測定と測定の間は、前回の測定値の
ままで補正が行われており、温度変化による偏心などに
対処できない。However, since the measurement of the eccentricity correction value is performed at a predetermined time interval, between the measurements, the correction is performed with the previous measurement value, and it is not possible to cope with eccentricity due to a temperature change. .
【００１１】従って本発明の他の目的は、オントラック
時に常に偏心量を測定しＲＡＭに格納することで、ほぼ
リアルタイムで偏心補正ができるようにしたディスク装
置を提供することにある。Therefore, another object of the present invention is to provide a disk drive capable of performing eccentricity correction almost in real time by always measuring the amount of eccentricity during on-track and storing it in a RAM.
【００１２】更に、セクタサーボ方式を採用したディス
ク装置にあっては、シリンダ上に固定的にサーボフレー
ムが記録されているため、基本的にはセクタサイズは固
定となる。しかし、実際には固定セクタ長を越えたデー
タブロックや固定セクタ長に複数入るようなデータブロ
ックを扱うことができるようにするため、セクタパルス
の発生位置を可変できる可変セクタサイズとする必要が
ある。Further, in a disk device adopting the sector servo system, since a servo frame is fixedly recorded on a cylinder, the sector size is basically fixed. However, in order to be able to handle a data block exceeding the fixed sector length or a plurality of data blocks that fall within the fixed sector length, it is necessary to have a variable sector size in which the generation position of the sector pulse can be changed. .
【００１３】このセクタサイズの可変は、データブロッ
クサイズ以外に、欠陥セクタを無視して交替処理を不要
とするためにセクタパルスの発生を禁止するスリップ処
理、さらには、デジタル・エラーテストの際のサーボフ
レームに完全に同期したセクタパルスの発生などの様々
な要求に対応しなければならない。The sector size can be varied by slip processing which inhibits generation of a sector pulse in order to disregard defective sectors and make replacement processing unnecessary, in addition to the data block size. Various requirements must be met, such as the generation of sector pulses perfectly synchronized with the servo frame.
【００１４】従って本発明の他の目的は、プロセッサに
よるコマンドで簡単にセクタパルスの発生を可変制御で
きるようにしたディスク装置を提供することにある。It is another object of the present invention to provide a disk drive which can easily and variably control the generation of sector pulses by a command from a processor.
【００１５】本発明は、無駄な処理を削減し、精度向上
のために必要な処理を重要視することで、小型化高密度
化に最適なディスク装置を提供することを主目的とす
る。An object of the present invention is to provide a disk drive that is optimal for miniaturization and high density by reducing unnecessary processing and placing importance on processing necessary for improving accuracy.
【００１６】[0016]
【課題を解決するための手段】図１は本発明の原理説明
図である。尚、括弧内に実施例の符号を示す。FIG. 1 is a diagram illustrating the principle of the present invention. Note that reference numerals of the embodiments are shown in parentheses.
【００１７】まず本発明のディスク装置は、図１（Ｂ）
に示すように、同一シリンダ上にサーボ領域６０とデー
タ領域６２を備えたセクタ領域を複数設けたディスク媒
体を使用するセクタサーボ方式をとる。ディスク媒体の
各セクタのサーボ領域（サーボフレーム）６０には、少
くともサーボ領域を示すセクタマーク６６、シリンダア
ドレスを示す符号コードであるグレーコード６８、及び
ヘッド位置を検出する所定のサーボパターン７４を磁気
記録している。First, the disk device of the present invention is shown in FIG.
As shown in (1), a sector servo system using a disk medium having a plurality of sector areas provided with a servo area 60 and a data area 62 on the same cylinder is employed. The servo area (servo frame) 60 of each sector of the disk medium has at least a sector mark 66 indicating a servo area, a gray code 68 which is a code indicating a cylinder address, and a predetermined servo pattern 74 for detecting a head position. Magnetic recording.
【００１８】ディスク制御手段２４は、ヘッド手段１４
によるサーボパターン７４の読取信号に基づいてヘッド
位置を検出し、ヘッド手段１４を任意のシリンダに位置
決めして読み書きを行う。The disk control means 24 includes the head means 14
Based on the read signal of the servo pattern 74, the head position is detected, and the read / write operation is performed by positioning the head means 14 at an arbitrary cylinder.
【００１９】サーボ領域に記録したセクタマーク６６お
よびグレーコード６８の検出は、読取信号のピークと極
性の両方に基づいて検出する。図１（Ａ）に示すピーク
検出手段９０は、ヘッド手段１４で読み取ったセクタマ
ーク６６およびグレーコード６８の読取信号のピークの
時間間隔を検出してピーク検出パルスを出力する。極性
検出手段９２は、同じくヘッド手段１４で読み取ったセ
クタマーク６６及びグレーコード６８の読取信号の極性
を検出して極性信号を出力する。The detection of the sector mark 66 and the gray code 68 recorded in the servo area is performed based on both the peak and the polarity of the read signal. 1A detects the time interval between the peaks of the read signals of the sector mark 66 and the gray code 68 read by the head means 14, and outputs a peak detection pulse. The polarity detection means 92 detects the polarity of the read signal of the sector mark 66 and the gray code 68 read by the head means 14 and outputs a polarity signal.
【００２０】この場合、マーク又はパターンの磁気記録
は、Ｎ極とＳ極を交互に記録していることから、例えば
Ｎ極の読取りで正極性の読取信号が得られ、そのピーク
と極性が検出されると、次はＳ極の読取りで負極性の読
取信号が得られてそのピークと極性が検出され、これを
交互に繰り返す。In this case, in the magnetic recording of the mark or pattern, since the N pole and the S pole are alternately recorded, a read signal of the positive polarity is obtained by reading the N pole, for example, and the peak and the polarity are detected. Then, a read signal of negative polarity is obtained by reading the S pole, and its peak and polarity are detected, and this is repeated alternately.
【００２１】セクタマーク検出手段９６は、ピーク検出
手段９０のピーク検出パルスと極性検出手段９２の極性
信号に基づいて、セクタマーク６６を検出してディスク
制御手段２４に通知する。このためセクタマーク検出手
段９６は、ピーク比較手段１０４、極性比較手段１１４
及びゲート手段１２２を備える。ピーク比較手段１０４
は、セクタマークの読取期間に亘るピーク検出パルスの
時系列であるピークシーケンスを、セクタマークの磁気
記録に対応したピーク基準シーケンスと比較し、両者が
一致した際にピーク一致信号を出力する。The sector mark detection means 96 detects the sector mark 66 based on the peak detection pulse of the peak detection means 90 and the polarity signal of the polarity detection means 92 and notifies the disk control means 24 of the detection. Therefore, the sector mark detecting means 96 includes the peak comparing means 104 and the polarity comparing means 114.
And gate means 122. Peak comparison means 104
Compares a peak sequence, which is a time series of peak detection pulses over a reading period of a sector mark, with a peak reference sequence corresponding to magnetic recording of a sector mark, and outputs a peak coincidence signal when the two coincide.
【００２２】極性比較手段１１４は、セクタマークの読
取期間に亘る極性信号の時系列である極性シーケンス
を、セクタマークの磁気記録パターンに対応した極性基
準シーケンスと比較し、両者が一致した際に極性一致信
号を出力する。ゲート手段１２２は、ピーク比較手段１
０４と極性比較手段１１４の両方の一致信号が得られた
際に、セクタマークの検出信号を出力する。The polarity comparing means 114 compares a polarity sequence, which is a time series of the polarity signal over the reading period of the sector mark, with a polarity reference sequence corresponding to the magnetic recording pattern of the sector mark. Outputs a match signal. The gate means 122 is a peak comparing means 1
When a coincidence signal is obtained from both of the signal 04 and the polarity comparing means 114, a detection signal of a sector mark is output.
【００２３】セクタマークの読取信号の中のいずれか１
つが欠落しても検出可能なように冗長性をもたせる。こ
のため、セクタマーク検出手段９６は、セクタマークの
磁気記録に一致する読取シーケンス信号、およびセクタ
マークの磁気記録の読取信号のいずれか１つが欠落した
読取シーケンス信号毎に、ピーク比較手段、極性比較手
段及びゲート手段を設け、複数のゲート手段のいずれか
１つの一致信号に基づいてセクタマークの検出信号を出
力する。Any one of the sector mark read signals
Redundancy is provided so that even if one is missing, it can be detected. For this reason, the sector mark detecting means 96 performs the peak comparing means and the polarity comparing means for each of the read sequence signal corresponding to the magnetic recording of the sector mark and the read sequence signal in which one of the read signals of the magnetic recording of the sector mark is missing. Means and a gate means, and outputs a sector mark detection signal based on a coincidence signal of any one of the plurality of gate means.
【００２４】この場合、ディスク制御手段２４によるビ
ット設定で選択的に複数のゲート手段を有効とする制御
レジスタ手段１３０を設ける。この制御レジスタ手段１
３０に対しディスク制御手段２４は、特定のシリンダに
位置決めした後の最初のセクタマークの検出は、セクタ
マークの磁気記録に一致する読取シーケンス信号に基づ
く一致信号を出力するゲート手段１０４を有効とするビ
ット設定を行う。In this case, there is provided a control register means 130 for selectively enabling a plurality of gate means by setting bits in the disk control means 24. This control register means 1
On the other hand, the disk control means 24 detects the first sector mark after positioning at a specific cylinder, and enables the gate means 104 which outputs a coincidence signal based on a read sequence signal coincident with the magnetic recording of the sector mark. Set the bit.
【００２５】２回目以降のセクタマークの検出について
は、読取シーケンス信号に欠落があっても一致信号を出
力する他のゲート手段を併せて有効とするように、制御
レジスタ手段１３０にビット設定する。このためオント
ラック制御に入ってから最初のセクタマークの検出は、
規定のパターンに完全に一致することが必要になるが、
１度セクタマークが検出できた後は、パターンの１つが
欠落しても読取エラーとせずに検出することができる。For the detection of the second and subsequent sector marks, a bit is set in the control register means 130 so that other gate means for outputting a coincidence signal are also effective even if the read sequence signal is missing. For this reason, the detection of the first sector mark after entering the on-track control,
You need to match the exact pattern exactly,
Once a sector mark has been detected, even if one of the patterns is missing, it can be detected without causing a reading error.
【００２６】グレーコードからシリンダアドレスを検出
するためのシリンダアドレス検出手段（グレーコード検
出手段）９４も、ピーク検出手段９０によるグレーコー
ドのピーク検出パルスと、極性検出手段９２によるグレ
ーコードの極性信号に基づいて、グレーコードを検出す
ると共にシリンダアドレスを判別してディスク制御手段
２４に通知する。The cylinder address detecting means (gray code detecting means) 94 for detecting the cylinder address from the gray code also receives the gray code peak detection pulse from the peak detecting means 90 and the gray code polarity signal from the polarity detecting means 92. Based on this, the gray code is detected, and at the same time, the cylinder address is determined and notified to the disk control means 24.
【００２７】シリンダアドレス検出手段（グレーコード
検出手段）９４は、ピーク検出パルスと極性信号に加
え、ステータスカウンタを使用してシリンダアドレスを
示すビット列を復元する。ステータスカウンタ手段１３
８は、グレーコードの記録ビット長Ｎに基づくステート
状態を基準周期Ｔで繰り返し計数する。The cylinder address detection means (gray code detection means) 94 restores a bit string indicating a cylinder address using a status counter in addition to the peak detection pulse and the polarity signal. Status counter means 13
Numeral 8 repeatedly counts the state state based on the recording bit length N of the gray code in the reference cycle T.
【００２８】例えば、ディスク媒体のサーボフレーム
に、アドレス１ビットにつき６Ｔの周期で「Ｘ００Ｘ０
０」のグレーコードを磁気記録した場合、シーケンスカ
ウンタ手段１３８は、６つのステート状態０，１，２，
３，４，５を示すカウント０〜５を基準周期（Ｔ）で繰
り返し計数する。For example, in the servo frame of the disk medium, "X00X0
When the gray code “0” is magnetically recorded, the sequence counter means 138 outputs the six state states 0, 1, 2, 2, and 3.
Counts 0 to 5 indicating 3, 4, and 5 are repeatedly counted in the reference cycle (T).
【００２９】このステータスカウンタ手段１３８は、６
Ｔのグレーコード中のビット「Ｘ」の部分、即ちステー
ト０とステート３のタイミングで、ピークおよび極性の
両方が正しく検出されたことを条件に、強制的にステー
ト１状態となるカウント「１０００００」、およびステ
ート３状態となるカウント「０００１００」にプリセッ
トされる。This status counter means 138
Count "100,000" forcibly entering state 1 under the condition that both the peak and the polarity are correctly detected at the bit "X" portion in the gray code of T, that is, at the timing of state 0 and state 3. , And the count "000100" for the state 3 state.
【００３０】即ち、第１プリセット手段１４０が、正極
性の読取信号のピーク検出パルスとその極性信号の両方
を検出した時に、ステータスカウンタ手段１３８をステ
ートカウント０の状態にプリセットし、第２プリセット
手段１４２が、負の読取信号ピーク検出パルスとその極
性信号の両方を検出した時に、ステータスカウンタ手段
１３８をステートカウント３の状態にプリセットする。That is, when the first preset means 140 detects both the peak detection pulse of the read signal of the positive polarity and the polarity signal thereof, the status counter means 138 is preset to the state of the state count 0, and the second preset means 140 is set. When 142 detects both the negative read signal peak detection pulse and its polarity signal, the status counter 138 is preset to the state of state count 3.
【００３１】正極性の読取信号のピーク検出パルスとそ
の極性信号の両方が得られた時の検出出力、またはステ
ータスカウンタ手段１３８の第１ステート状態の出力が
第１ラッチ手段１６０にラッチされる。また負極性の読
取信号のピーク検出パルスとその極性信号の両方が得ら
れた時の検出出力、またはステータスカウンタ手段１３
８の第２ステート状態の出力が第２ラッチ手段１６４に
ラッチされる。The detection output when both the peak detection pulse of the read signal of the positive polarity and the polarity signal are obtained, or the output of the status counter means 138 in the first state is latched by the first latch means 160. A detection output when both the peak detection pulse of the negative polarity read signal and its polarity signal are obtained, or the status counter means 13
8 is output to the second latch means 164.
【００３２】最終的に、第１及び第２ラッチ手段１６
０，１６４の論理和をゲート手段１６６でとってアドレ
スビットを復元する。即ち、アドレスビット１を示すグ
レーコード「１００１００」の正常な読取りに対し第
１，第２ラッチ手段１６０，１６４は「１１」のステー
ト０，３シーケンスをラッチし、ビット１を復元する。
またアドレスビット０を示すグレーコード「０００００
０」の正常な読取りに対し、第１，第２ラッチ手段１６
０，１６４は「００」をラッチし、ビット０を復元す
る。Finally, the first and second latch means 16
The logical sum of 0 and 164 is taken by the gate means 166 to restore the address bits. That is, in response to the normal reading of the gray code "100100" indicating the address bit 1, the first and second latch means 160 and 164 latch the state 0, 3 sequence of "11" and restore the bit 1.
Also, a gray code “00000” indicating address bit 0
0, the first and second latch means 16
0,164 latches "00" and restores bit 0.
【００３３】更に、ビット１を示すグレーコード「１０
０１００」中のコード「１」に対応した読取信号のいず
れか一方が欠落しても、他方が正常である限り、正常に
ビット１を復元できる。第１及び第２ラッチ手段１６
０，１６４のラッチシーケンスは「０１」又は「１０」
となり、いずれも正常にビット１を復元できる。Further, a gray code “10” indicating bit 1
Even if one of the read signals corresponding to the code “1” in “0100” is lost, bit 1 can be normally restored as long as the other is normal. First and second latch means 16
The latch sequence of 0,164 is "01" or "10"
In each case, bit 1 can be normally restored.
【００３４】ビット０の連続に対応したグレーコードが
続くと、ピーク及び極性検出が行われず、このためステ
ータスカウンタ手段１３８はフリーランの状態に置か
れ、誤動作する可能性がある。そこで、グレーコードの
途中に、ステータスカウンタ手段１３８のプリセットを
強制的に行わせるダミーコード「１００１００」を挿入
しいる。If the gray code corresponding to the continuation of the bit 0 continues, the peak and the polarity are not detected, so that the status counter means 138 is put in a free-run state and may malfunction. Therefore, a dummy code "100100" for forcibly presetting the status counter 138 is inserted in the middle of the gray code.
【００３５】セクタサーボ方式の利点は、シリンダ単位
にサーマルオフセット等に対する偏心補正ができること
である。サーボ面サーボ方式の場合は、データ面のガー
ドバンド領域などにわざわざサーボ情報を記録し、この
サーボ情報からデータ面単位にずれ値を測定して補正し
ている。これに対しセクタサーボ方式は、シリンダ単位
に偏心ずれ値を測定して補正でき、ヘッド位置決め精度
が高い。The advantage of the sector servo method is that eccentricity correction for thermal offset or the like can be performed for each cylinder. In the case of the servo surface servo method, servo information is purposely recorded in a guard band area or the like on the data surface, and a deviation value is measured and corrected for each data surface from the servo information. On the other hand, in the sector servo method, the eccentricity deviation value can be measured and corrected for each cylinder, and the head positioning accuracy is high.
【００３６】しかし、一定の時間を置いた偏心測定によ
る補正では、その間の温度変化による変動を補正できな
い。そこで本発明は、オントラック制御の際にリアルタ
イムで偏心補正を測定して補正する。However, the correction by the eccentricity measurement after a certain time cannot correct the fluctuation due to the temperature change during the correction. Therefore, the present invention measures and corrects eccentricity correction in real time during on-track control.
【００３７】まずオントラック制御で求めた位置誤差を
偏心補正値ＸとしてＲＡＭなどの補正テーブル手段１９
２に記憶している。ヘッド位置決め制御手段１８４は、
ヘッド手段１４を任意のシリンダに移動した後のオント
ラック状態で設定した目標位置（Ｐo ）から補正テーブ
ル手段１９２の読出しで得た前回の偏心補正値（Ｘ）t-
1 を差し引いて偏心補正する。更に補正目標値（Ｐo'）
からヘッド位置（Ｐ）を差し引いて位置誤差（ΔＰ）を
求め、この位置誤差（ΔＰ）を零とするようにヘッド手
段１４を駆動する。First, the position error obtained by the on-track control is used as an eccentricity correction value X as a correction table means 19 such as a RAM.
2 is stored. The head positioning control means 184
The previous eccentricity correction value (X) t- obtained by reading out the correction table means 192 from the target position (Po) set in the on-track state after moving the head means 14 to an arbitrary cylinder.
Subtract 1 to correct for eccentricity. Further, the correction target value (Po ')
Is subtracted from the head position (P) to obtain a position error (ΔP), and the head means 14 is driven so that the position error (ΔP) becomes zero.
【００３８】更新手段１９８は、ヘッド位置（Ｐ）を前
回の偏心補正値（Ｘ）t-1 に加えて新たな偏心補正値
（Ｘ）t を求めて補正テーブル１９４に格納する。ヘッ
ド位置決め制御手段１８４は、シリンダのセクタ単位に
偏心補正値（Ｘ）t-1 を用いた目標位置（Ｐo ）の補正
および新たな偏心補正値（Ｘ）t への更新を行う。The updating means 198 adds the head position (P) to the previous eccentricity correction value (X) t-1 to obtain a new eccentricity correction value (X) t and stores it in the correction table 194. The head positioning control means 184 corrects the target position (Po) using the eccentricity correction value (X) t-1 for each sector of the cylinder and updates the target position (Po) with a new eccentricity correction value (X) t.
【００３９】更新手段１９８は、今回のヘッド位置
（Ｐ）に１以下の所定の係数を乗じた値を、前回の偏心
補正値（Ｘ）t-1 に加えて新たな偏心補正値（Ｘ）t と
する。また今回のヘッド位置（Ｐ）が所定の限界値を越
えた場合は、限界値を前回の偏心補正値（Ｘ）t-1 に加
えて新たな偏心補正値（Ｘ）t とする。更に、複数回に
亘る回のヘッド位置（Ｐ）の平均値を、更新前の偏心補
正値（Ｘ）t-1 に加えて新たな偏心補正値（Ｘ）t とし
てもよい。The updating means 198 adds a value obtained by multiplying the current head position (P) by a predetermined coefficient of 1 or less to the previous eccentricity correction value (X) t-1 and adds a new eccentricity correction value (X). Let t. If the current head position (P) exceeds a predetermined limit value, the limit value is added to the previous eccentricity correction value (X) t-1 to obtain a new eccentricity correction value (X) t. Further, a new eccentricity correction value (X) t may be obtained by adding the average value of the head positions (P) for a plurality of times to the eccentricity correction value (X) t-1 before updating.
【００４０】更に、セクタサーボ方式をとるディスク装
置にあっては、物理的なサーボフレームを意識すること
なく、論理的にセクタパルスを発生してセクタサイズを
可変する必要がある。Further, in a disk device employing the sector servo method, it is necessary to generate a sector pulse logically and vary the sector size without considering a physical servo frame.
【００４１】そこで本発明のディスク装置にあっては、
サーボ領域６０の検出結果に基づいて、ディスク制御手
段２４での読み書きを有効とするセクタパルスを発生す
るパルス発生手段２２６に加え、サーボ領域６０の検出
時点からセクタパルス発生までの時間を設定するレジス
タ手段２１６と、サーボ領域６０の検出時点からの経過
時間が前記レジスタ手段２１６の設定時間に到達したこ
とを検出してパルス発生手段２２６にセクタパルスを発
生させる一致検出手段２２４を設ける。Therefore, in the disk device of the present invention,
In addition to the pulse generating means 226 for generating a sector pulse for enabling reading and writing by the disk control means 24 based on the detection result of the servo area 60, a register for setting the time from the detection of the servo area 60 to the generation of the sector pulse. Means 216 and coincidence detecting means 224 for generating a sector pulse in the pulse generating means 226 by detecting that the time elapsed from the detection of the servo area 60 has reached the set time of the register means 216 are provided.
【００４２】更に、レジスタ手段２１６を複数設け、こ
の中の１つをセレクト手段２２２より選択して設定時間
を一致検出手段２１４に供給する。これによって次のサ
ーボ領域６０の検出まで間に、複数のセクタパルスを発
生することができる。Further, a plurality of register means 216 are provided, one of which is selected by the selecting means 222 and the set time is supplied to the coincidence detecting means 214. Thus, a plurality of sector pulses can be generated until the next servo area 60 is detected.
【００４３】またセクタ領域内でのセクタパルスの発生
を禁止した場合は、レジスタ手段１６に、次のサーボ領
域６０の検出までの時間を越える時間、例えばレジスタ
最大値を設定する。さらに、サーボ領域６０の終端検出
に同期してセクタパルスの発生する場合は、レジスタ手
段２１６に零時間を設定する。When the generation of a sector pulse in the sector area is prohibited, a time exceeding the time until the next servo area 60 is detected, for example, a register maximum value is set in the register means 16. Further, when a sector pulse is generated in synchronization with the detection of the end of the servo area 60, zero time is set in the register means 216.
【００４４】[0044]
【作用】このような本発明のディスク装置によれば次の
作用が得られる。According to the disk device of the present invention, the following effects can be obtained.
【００４５】まずサーボフレームに記録したセクタマー
ク及びグレーコードの検出に、読取信号のピーク検出に
加えて極性検出を加えたことで、短い記録長であって
も、確実にセクタマークおよびグレーコードを検出する
ことができる。このため検出率を低下させることなくパ
ターン記録長を低減でき、セクタサーボのフォーマット
効率を高めて記憶容量を増加できる。First, by detecting the polarity of the sector mark and the gray code recorded on the servo frame in addition to the peak detection of the read signal, the sector mark and the gray code can be surely recorded even if the recording length is short. Can be detected. Therefore, the pattern recording length can be reduced without lowering the detection rate, and the format efficiency of the sector servo can be increased to increase the storage capacity.
【００４６】またオントラック制御におけるセクタサー
ボを利用した偏心補正がリアルタイムで実現できるた
め、温度変動に対するトラックキングの制御精度を大幅
に向上でき、トラック記録密度を十分に高めてもエラー
を起すことなく、リード又はライトできる。Further, since the eccentricity correction using the sector servo in the on-track control can be realized in real time, the control accuracy of the track king with respect to the temperature fluctuation can be greatly improved, and no error occurs even if the track recording density is sufficiently increased. Can be read or written.
【００４７】更に、物理的なセクタサーボ情報に拘束さ
れることなく、任意のセクタ長となるようにセクタパル
スを発生でき、ブロックデータを分割したスプリット記
録、不良セクタのスリップ処理、デジタル・エラーテス
トの際の固定的なセクタパルスの発生など、任意のタイ
ミングで必要に応じて簡単にセクタパルスを発生するこ
とができる。Further, a sector pulse can be generated so as to have an arbitrary sector length without being restricted by physical sector servo information. Split recording in which block data is divided, slip processing of a defective sector, and digital error test are performed. In this case, a sector pulse can be easily generated as needed at an arbitrary timing such as generation of a fixed sector pulse.
【００４８】[0048]
【実施例】＜目次＞ １．ハードウェア構成 ２．サーボフレーム ３．セクタマークの検出 ４．グレーコードの検出 ５．リアルタイム偏心補正 ６．セクタサイズの可変制御[Example] <Table of contents> Hardware configuration 2. 2. Servo frame 3. Detection of sector mark 4. Detection of gray code 5. Real-time eccentricity correction Variable control of sector size
【００４９】１．ハードウェア構成 図２は本発明のディスク装置の全体的な構成例を示す。
図２において、本発明のディスク装置はディスクエンク
ロージャ１０とドライブコントローラ１２で構成され
る。本発明のディスク装置は、例えば２．５インチのデ
ィスク媒体を３枚用いた小型ディスク装置を例にとって
いる。ディスクエンクロージャ１０には３枚のディスク
媒体の６つのデータ面に対応してヘッド部１４−１〜１
４−６が設けられ、ヘッド部１４−１〜１４−６はヘッ
ドアームの先端に設けられ、ディスク媒体の半径方向に
移動自在に支持されている。1. 2. Hardware Configuration FIG. 2 shows an example of the overall configuration of the disk drive of the present invention.
2, the disk device of the present invention includes a disk enclosure 10 and a drive controller 12. The disk device according to the present invention is, for example, a small disk device using three 2.5-inch disk media. In the disk enclosure 10, head portions 14-1 to 14-1 corresponding to six data surfaces of three disk media are provided.
4-6 are provided, and the head portions 14-1 to 14-6 are provided at the tip of the head arm, and are supported movably in the radial direction of the disk medium.
【００５０】ヘッド部１４−１〜１４−６の各々には、
リードヘッド１５−１〜１５−６とライトヘッド１６−
１〜１６−６が一体に設けられている。ライトヘッド１
６−１〜１６−６としては磁気ヘッドを使用し、またリ
ードヘッド１５−１〜１５−６としては磁気抵抗素子を
用いたＭＲヘッドを使用する。リードヘッド１５−１〜
１５−６およびライトヘッド１６−１〜１６−６を備え
たヘッド部１４−１〜１４−６はヘッドＩＣ回路１８に
接続され、ヘッド切替え、ＭＲヘッドを用いたリードヘ
ッド１５−１〜１５−６に対する直流バイアスなどを受
ける。またディスクエンクロージャ１０には、ディスク
媒体を回転するスピンドルモータ２２と、ヘッド部１４
−１〜１４−６を位置決めするためのボイスコイルモー
タ（以下「ＶＣＭ」という）２０が設けられている。Each of the heads 14-1 to 14-6 has
Read heads 15-1 to 15-6 and write head 16-
1 to 16-6 are provided integrally. Light head 1
A magnetic head is used as 6-1 to 16-6, and an MR head using a magnetoresistive element is used as read heads 15-1 to 15-6. Read head 15-1
The head units 14-1 to 14-6 having the write heads 16-1 to 16-6 are connected to a head IC circuit 18 for head switching, and read heads 15-1 to 15- using an MR head. 6 and the like. The disk enclosure 10 includes a spindle motor 22 for rotating a disk medium, and a head unit 14.
A voice coil motor (hereinafter, referred to as "VCM") 20 for positioning -1 to 14-6 is provided.
【００５１】ドライブコントローラ１２は、ディスクエ
ンクロージャ１０のケースに一体に組み付けられるプリ
ント基板上に実装される。ドライブコントローラ１２に
は各種の処理手段として機能するＭＰＵ２４が設けられ
る。ＭＰＵ２４のバス５８に対しては、プログラムメモ
リとして使用する読出専用のＥＰＲＯＭ２６、読み書き
可能なＤＲＡＭ２８が設けられる。The drive controller 12 is mounted on a printed circuit board that is integrated with the case of the disk enclosure 10. The drive controller 12 is provided with an MPU 24 that functions as various processing units. The bus 58 of the MPU 24 is provided with a read-only EPROM 26 used as a program memory and a readable / writable DRAM 28.
【００５２】ＥＰＲＯＭ２６にはディスク装置の電源投
入に伴う立上げ時に使用する立上げプログラム（ブート
プログラム）が固定的に格納されている。ＤＲＡＭ２８
には、ＥＰＲＯＭ２６の立上げプログラムによるディス
ク装置の立上げ完了後に、ディスクエンクロージャ１０
側のディスク媒体からダウンロードされた制御プログラ
ム（マイクロプログラム）が格納される。The EPROM 26 fixedly stores a start-up program (boot program) used at the time of start-up when the disk device is powered on. DRAM 28
After the start-up of the disk device by the start-up program of the EPROM 26 is completed,
A control program (micro program) downloaded from the disk medium on the side is stored.
【００５３】ＭＰＵ２４のバス５８には更に、インタフ
ェース回路３０、データ転送用のバッファメモリ３２が
設けられる。インタフェース回路３０としては例えばＳ
ＣＳＩが使用され、本発明のディスク装置を実装した例
えばノートブック型コンピュータをホストコンピュータ
として、ホストコンピュータに対する外部記憶装置とし
て必要なコマンドおよびデータのやり取りを行う。更
に、キャッシュコントローラ３１とキャッシュメモリ３
３が設けられる。The bus 58 of the MPU 24 is further provided with an interface circuit 30 and a buffer memory 32 for data transfer. As the interface circuit 30, for example, S
The CSI is used to exchange commands and data required as an external storage device with respect to the host computer, for example, using a notebook computer equipped with the disk device of the present invention as a host computer. Further, the cache controller 31 and the cache memory 3
3 are provided.
【００５４】ディスクエンクロージャ１０に設けられた
スピンドルモータ２２の制御は、ＰＷＭ回路３４および
ドライバ３６により行われる。また、ディスクエンクロ
ージャ１０に設けたＶＣＭ２０のヘッド位置決め制御
は、ＤＡコンバータ３８およびドライバ４０で行われ
る。いずれの場合も、ＭＰＵ２４によるプログラム制御
でスピンドルモータ２２の駆動およびＶＣＭ２０の位置
決め制御が行われる。The control of the spindle motor 22 provided in the disk enclosure 10 is performed by a PWM circuit 34 and a driver 36. The head positioning control of the VCM 20 provided in the disk enclosure 10 is performed by the DA converter 38 and the driver 40. In any case, driving of the spindle motor 22 and positioning control of the VCM 20 are performed by program control by the MPU 24.
【００５５】ドライブコントローラ１２にはリードライ
ト系としてＡＧＣアンプ４２、イコライザ回路４４、最
尤検出回路４６、エンコーダ／デコーダ５０、ハードデ
ィスクコントローラ５２が設けられる。更にヘッド位置
制御のためのサーボ系として、ピークホールド回路５
４、ＡＤコンバータ５５およびサーボフレーム復調回路
５６が設けられる。The drive controller 12 is provided with an AGC amplifier 42, an equalizer circuit 44, a maximum likelihood detection circuit 46, an encoder / decoder 50, and a hard disk controller 52 as a read / write system. Further, a peak hold circuit 5 is used as a servo system for head position control.
4. An AD converter 55 and a servo frame demodulation circuit 56 are provided.
【００５６】リード動作の際には、ハードディスクコン
トローラ５２からの切替信号でヘッドＩＣ回路１８がリ
ードヘッド１５側に切り替えられ、リードヘッド１５か
らのアナログリード信号がＡＧＣアンプ４２に入力す
る。アナログリード信号はＡＧＣアンプ４２で増幅され
た後、イコライザ回路４４で波形等化が施され、最尤検
出回路４６およびＶＦＯ回路４８に与えられる。ＶＦＯ
回路４８は、リード動作の際には読取信号に同期した基
準クロックを発生する。At the time of a read operation, the head IC circuit 18 is switched to the read head 15 by a switching signal from the hard disk controller 52, and an analog read signal from the read head 15 is input to the AGC amplifier 42. The analog read signal is amplified by an AGC amplifier 42, subjected to waveform equalization by an equalizer circuit 44, and applied to a maximum likelihood detection circuit 46 and a VFO circuit 48. VFO
The circuit 48 generates a reference clock synchronized with the read signal during the read operation.
【００５７】最尤検出回路４６およびＶＦＯ回路４８の
出力は、リード状態でデコーダ側に切り替わっているエ
ンコーダ／デコーダ５０に与えられ、リードデータをク
ロック同期を取りながら復元し、ハードディスクコント
ローラ５２でフォーマッタ処理を施した後、バッファメ
モリ３２に転送される。その後、インタフェース回路３
０を介して上位装置にリードデータの転送が行われる。The outputs of the maximum likelihood detection circuit 46 and the VFO circuit 48 are supplied to an encoder / decoder 50 which has been switched to the decoder side in a read state. And then transferred to the buffer memory 32. Then, the interface circuit 3
0, the read data is transferred to the host device.
【００５８】一方、ライト動作にあっては、インタフェ
ース回路３０を介してバッファメモリ３２に転送された
ライトデータを、ハードディスクコントローラ５２を経
由して、ライト動作の際にエンコーダに切り替わってい
るエンコーダ／デコーダ５０に供給する。エンコーダ／
デコーダ５０は、例えばライトデータを２−７ランレン
グス符号などへの変換やＥＣＣチェックコードの付加な
どを行った後、ヘッドＩＣを経由してライトヘッド１６
に供給する。ディスクエンクロージャ１０に設けられた
ディスク媒体には、セクタサーボ方式に従ったサーボ情
報が記録されている。On the other hand, in the write operation, the write data transferred to the buffer memory 32 via the interface circuit 30 is transferred via the hard disk controller 52 to the encoder / decoder switched to the encoder during the write operation. Supply 50. Encoder /
The decoder 50 performs, for example, conversion of the write data to a 2-7 run-length code or the like, addition of an ECC check code, and the like.
To supply. Servo information according to the sector servo method is recorded on a disk medium provided in the disk enclosure 10.
【００５９】２．サーボフレーム 図３は本発明のディスク媒体における１シリンダ分のフ
ォーマットを示している。図３において、直線上に延ば
して示した１シリンダ分の記録領域は、例えば６０セク
タに分割されており、各セクタの先頭にサーボフレーム
６０−０〜６０−５９を設け、その後ろをデータフレー
ム６２−０〜６２−５９としている。この６０セクタに
分割された１シリンダの長さは、基準クロックを用いて
所定クロック数で固定的に定義され、例えば２１６００
０Ｔとなる。2. FIG. 3 shows a format for one cylinder in the disk medium of the present invention. In FIG. 3, the recording area for one cylinder, which is extended on a straight line, is divided into, for example, 60 sectors. Servo frames 60-0 to 60-59 are provided at the head of each sector, and 62-0 to 62-59. The length of one cylinder divided into 60 sectors is fixedly defined by a predetermined number of clocks using a reference clock.
It becomes 0T.
【００６０】サーボフレーム６０−０は下側に拡大して
示すように、Ｒ／Ｗリカバリ領域６４、セクタマーク領
域６６、グレーコード領域６８、インデックス領域７
０、ＡＧＣ領域７２、サーボ領域７４およびギャップ領
域（パッド領域）８４で構成される。各領域の長さは基
準クロック周期Ｔを用いて表すことができる。即ち、Ｒ
／Ｗリカバリ領域６４は１２３Ｔの長さ、セクタマーク
領域６６は１８Ｔの長さであり、従来、５４Ｔとしてい
た場合に比べると十分に短い。The servo frame 60-0, as shown in an enlarged manner on the lower side, has an R / W recovery area 64, a sector mark area 66, a gray code area 68, and an index area 7.
0, an AGC area 72, a servo area 74, and a gap area (pad area) 84. The length of each area can be represented using the reference clock period T. That is, R
The / W recovery area 64 has a length of 123T and the sector mark area 66 has a length of 18T, which is sufficiently shorter than the conventional case of 54T.
【００６１】インデックス領域７０は６Ｔであり、サー
ボフレーム６０−０〜６０−５９の中の先頭のサーボフ
レーム６０−０についてのみインデックスパターンの記
録が行われている。ＡＧＣ領域７２は４５Ｔの長さであ
る。サーボ領域７４は９６Ｔの長さをもつ。本発明のセ
クタサーボにあっては例えば２相サーボ方式を採用して
いることから、サーボ領域７４は２４Ｔずつの第１フィ
ールド７６、第２フィールド７８、第３フィールド８０
および第４フィールド８２に分けてサーボパターンが記
録されている。The index area 70 is 6T, and the index pattern is recorded only for the first servo frame 60-0 among the servo frames 60-0 to 60-59. The AGC area 72 is 45T long. The servo area 74 has a length of 96T. Since the sector servo of the present invention employs, for example, a two-phase servo method, the servo area 74 has a first field 76, a second field 78, and a third field 80 of 24T each.
In addition, servo patterns are recorded separately in the fourth field 82 and the fourth field 82.
【００６２】最後のギャップ領域８４は１８Ｔの長さで
ある。このためサーボフレーム６０−０としては４０２
Ｔで良く、従来に比べ大幅に記録長が低減できている。
この記録長の低減は、後の説明で明らかにする読取信号
をピーク検出に加えて極性検出も行うようにしたことに
起因する。尚、残りのサーボフレーム６０−１〜６０−
５９についても、インデックス領域７０に磁気記録を行
っている以外は同じになる。The last gap region 84 is 18T long. Therefore, as the servo frame 60-0, 402
T is sufficient, and the recording length can be greatly reduced as compared with the related art.
This reduction in recording length is due to the fact that the polarity of the read signal, which will be described later, is detected in addition to the peak detection. The remaining servo frames 60-1 to 60-
59 is the same except that magnetic recording is performed in the index area 70.
【００６３】図４は図３に示したサーボフレーム６０−
０の読取信号を示している。図４において、先頭のＲ／
Ｗリカバリ領域６４にあっては、３Ｔ間隔でＮ極とＳ極
の磁気記録が交互に行われており、その結果、読取信号
はＮ極の読取信号がマイナス側の極性をもつ読取信号と
なり、Ｎ極の読取信号がプラス側に極性をもつ読取信号
となる。即ち、Ｒ／Ｗリカバリ領域６４については３Ｔ
を１単位として４１個の磁気記録が行われている。FIG. 4 shows the servo frame 60- shown in FIG.
0 indicates a read signal. In FIG. 4, the leading R /
In the W recovery area 64, the magnetic recording of the N pole and the S pole is performed alternately at 3T intervals, and as a result, the read signal becomes the read signal of the N pole having a negative polarity, The N-pole read signal is a read signal having a positive polarity. That is, for the R / W recovery area 64, 3T
Are recorded as 41 units of magnetic recording.
【００６４】次のセクタマーク領域６６の磁気記録は６
Ｔ，６Ｔ，３Ｔ，３Ｔで、「Ｎ，Ｓ，Ｎ，Ｓ」のパター
ンを磁気記録している。ここで基準クロックの周波数を
２０ＭＨｚとすると、クロック周期Ｔ＝０．０５μｓと
なり、したがって１８Ｔのセクタマーク領域６６の時間
は０．９μｓとなる。The magnetic recording of the next sector mark area 66 is 6
At T, 6T, 3T, and 3T, a pattern of "N, S, N, S" is magnetically recorded. Here, if the frequency of the reference clock is 20 MHz, the clock cycle T = 0.05 μs, and therefore, the time of the 18T sector mark area 66 is 0.9 μs.
【００６５】次のグレーコード領域６８は、この実施例
にあっては第１フィールド６８−１、第２フィールド６
８−２および第３フィールド６８−３の３つに分けてい
る。グレーコードは、この実施例にあってはコードビッ
トＧ１２〜Ｇ０にハーフビットＧＨを加えた１４ビット
で構成される。The next gray code area 68 includes a first field 68-1 and a second field 6 in this embodiment.
8-2 and a third field 68-3. In this embodiment, the gray code is composed of 14 bits obtained by adding the half bit GH to the code bits G12 to G0.
【００６６】１ビットのグレーコード例えばグレーコー
ドＧ１２は６Ｔで記録されており、したがってビット１
のグレーコードＧｎにあっては「１００１００」として
６Ｔに亘り記録されている。勿論、ビット０の場合には
「００００００」の磁気記録となる。グレーコード領域
の第１フィールド６８−１には、Ｇ１２〜Ｇ８の５つの
グレーコードが記録される。第１フィールド６８−１と
第２フィールド６８−２の間にはビット１に対応する擬
似的なグレーコード「１００１００」を記録した６Ｔの
長さをもつダミーフィールド８６が設けられている。A one-bit gray code, for example, a gray code G12 is recorded in 6T,
Is recorded as "100100" over 6T. Of course, in the case of bit 0, magnetic recording of "000000" is performed. Five gray codes G12 to G8 are recorded in the first field 68-1 of the gray code area. Between the first field 68-1 and the second field 68-2, there is provided a dummy field 86 having a length of 6T in which a pseudo gray code "100100" corresponding to bit 1 is recorded.
【００６７】このダミーフィールド８６は、後の説明で
明らかにするグレーコード検出回路で使用しているステ
ータスカウンタに対しビット０が連続したときに強制的
にプリセット同期を行わせるための機能をもつ。グレー
コード領域の第２フィールド６８−２には、同じく５つ
のグレーコードＧ７〜Ｇ３が６Ｔ間隔で記録される。続
いて、同じくダミーコードを記録したダミー領域８８を
介して第３フィールド６８−２には、残り４つのグレー
コードＧ２〜ＧＨが記録される。The dummy field 86 has a function for forcibly performing preset synchronization when the bit 0 continues for the status counter used in the gray code detection circuit, which will be described later. Similarly, five gray codes G7 to G3 are recorded in the second field 68-2 of the gray code area at intervals of 6T. Subsequently, the remaining four gray codes G2 to GH are recorded in the third field 68-2 via the dummy area 88 in which the dummy codes are recorded.
【００６８】インデックス領域７０は６Ｔの長さをも
ち、図３に示したように、先頭セクタのサーボフレーム
６０−０についてのみ「１００１００」のパターンが６
Ｔで記録される。それ以外のセクタについては「０００
０００」のパターンとなる。The index area 70 has a length of 6T, and as shown in FIG. 3, the pattern of “100100” is 6 only for the servo frame 60-0 of the first sector.
Recorded at T. For other sectors, see “000
000 ".
【００６９】次のＡＧＣ領域７２は、図２のドライブコ
ントローラ１２に示したＡＧＣアンプ４２の基準レベル
を決めるために使用するパターンであり、３Ｔ単位に全
て「１００」となるパターンを記録し、振幅情報を得る
ようにしている。The next AGC area 72 is a pattern used to determine the reference level of the AGC amplifier 42 shown in the drive controller 12 of FIG. I try to get information.
【００７０】続いてサーボ領域となり、サーボ領域は第
１フィールド７６、第２フィールド７８、第３フィール
ド８０および第４フィールド８２に分けられ、それぞれ
３Ｔで「１００」となる磁気記録を８つずつ繰り返して
いる。このサーボ領域のパターンも振幅情報を得るため
の磁気記録である。最後はギャップ領域８４であり、続
くデータフレームとの間のギャップを与えるパッドパタ
ーンとして「１００」を３Ｔで６個記録している。Subsequently, a servo area is formed. The servo area is divided into a first field 76, a second field 78, a third field 80, and a fourth field 82, and magnetic recording of "100" at 3T is repeated eight by eight. ing. The pattern in the servo area is also magnetic recording for obtaining amplitude information. The last is a gap area 84, in which six "100" are recorded at 3T as pad patterns for providing a gap with the subsequent data frame.
【００７１】図５は、図３および図４のサーボ領域７４
におけるサーボ情報の記録状態とその読取信号に基づく
位置検出信号の生成を示している。FIG. 5 shows the servo area 74 shown in FIGS.
5 shows the recording state of the servo information and the generation of the position detection signal based on the read signal.
【００７２】図５（Ａ）はディスク媒体の最インナ側の
サーボフレームを半径方向に複数取り出して示してお
り、物理シリンダはインナ側から００，０１，０２，０
３・・・と、アウタ側に向かうにつれて増加している。
また、インナ側の所定数のシリンダはストップ吸収エリ
ア９０に割り当てられており、物理シリンダアドレスは
全て０となっている。ストッパ吸収エリア９０の次の物
理シリンダアドレス００が本来の先頭シリンダアドレス
となる。FIG. 5A shows a plurality of innermost servo frames taken out in the radial direction of the disk medium, and the physical cylinders are 00, 01, 02, 0 from the inner side.
3 and increasing toward the outer side.
A predetermined number of cylinders on the inner side are allocated to the stop absorption area 90, and the physical cylinder addresses are all 0. The physical cylinder address 00 next to the stopper absorption area 90 becomes the original head cylinder address.
【００７３】グレーコード領域６８およびＡＧＣ領域７
０に続くサーボ領域７４は、Ａ，Ｂ，Ｃ，Ｄで示す第１
〜第４フィールドに分けられ、最後にギャップ領域８４
が設けられる。サーボ情報は第１および第２フィールド
Ａ，Ｂと、第３および第４フィールドＣ，Ｄに分けられ
る。第１フィールドＡと第２フィールドＢは、破線で示
すトラック中心を境に交互に記録されている。これに対
し第３および第４フィールドＣ，Ｄは、実線のトラック
境界ごとの１シリンダ単位に同じく交互に記録されてい
る。Gray code area 68 and AGC area 7
The servo area 74 following 0 is the first servo area indicated by A, B, C, and D.
To the fourth field, and finally the gap area 84
Is provided. The servo information is divided into first and second fields A and B and third and fourth fields C and D. The first field A and the second field B are recorded alternately at a track center indicated by a broken line. On the other hand, the third and fourth fields C and D are similarly recorded alternately in units of one cylinder at each track boundary indicated by a solid line.
【００７４】更に、第１フィールドＡと第３フィールド
Ｃの間には０．５シリンダのディスク半径方向のずれが
あり、同様に第２フィールドＢと第４フィールドＤの間
にも半径方向で０．５シリンダ分の位置ずれをもたせて
いる。リードヘッド１５は例えば図示のように、シリン
ダアドレス００の破線で示すトラック中心にオントラッ
ク制御される。Further, there is a disc displacement of 0.5 cylinder in the radial direction between the first field A and the third field C, and similarly, there is no displacement in the radial direction between the second field B and the fourth field D. .5 cylinder displacement. The read head 15 is controlled to be on-track at the center of the track indicated by the broken line of the cylinder address 00, for example, as shown.
【００７５】このシリンダアドレス００にオントラック
制御された状態でリードヘッド１５より得られる読取信
号は、図５（Ｂ）〜（Ｅ）のそれぞれの点ｂ〜ｅに示す
電圧となる。これらの電圧はリードヘッド１５の読取信
号のピークホールドで得ることができる。The read signal obtained from the read head 15 under the on-track control at the cylinder address 00 has the voltages shown at points b to e in FIGS. 5B to 5E. These voltages can be obtained by the peak hold of the read signal of the read head 15.
【００７６】図５（Ｆ）は第１フィールドＡと第２フィ
ールドＢの読取信号から得られるヘッド位置信号ＥN を
示し、図５（Ｇ）は第３および第４フィールドＣ，Ｄか
ら得られるヘッド位置信号ＥQ を示している。図５
（Ｆ）のヘッド位置信号ＥN は、第１フィールドＡの読
取信号ＥA から第２フィールドＢの読取信号ＥB を差し
引いて得られる。FIG. 5F shows a head position signal EN obtained from read signals of the first field A and the second field B, and FIG. 5G shows a head position signal EN obtained from the third and fourth fields C and D. The position signal EQ is shown. FIG.
The head position signal EN of (F) is obtained by subtracting the read signal EB of the second field B from the read signal EA of the first field A.
【００７７】また図５（Ｇ）のヘッド位置信号ＥQ は、
第３フィールドＣの検出信号ＥC から第４フィールドＤ
の検出信号ＥD を差し引いて得られる。リードヘッド１
５が図示のようにシリンダアドレス００にオントラック
制御された状態で、第１および第２フィールドＡ，Ｂの
検出信号ＥA ，ＥB がｂ点，ｃ点に示すように得られ、
これに対し第３および第４フィールドＣ，Ｄの検出信号
ＥC ，ＥD はｄ点，ｅ点に示すように一定レベルとなっ
ている。The head position signal EQ shown in FIG.
From the detection signal EC of the third field C to the fourth field D
Is obtained by subtracting the detection signal ED. Readhead 1
5, the detection signals EA and EB of the first and second fields A and B are obtained as shown at points b and c while the on-track control is performed at the cylinder address 00 as shown in FIG.
On the other hand, the detection signals EC and ED of the third and fourth fields C and D are at a constant level as shown at points d and e.
【００７８】そして、シリンダアドレス００のトラック
センタを中心としたリードヘッドの半径方向（図の上下
方向）の移動に対し、第１および第２フィールドＡ，Ｂ
の検出信号ＥA ，ＥB のみが変化し、したがって図５
（Ｆ）のようにヘッド位置信号ＥN が変化する。これに
対し第３および第４フィールドＣ，Ｄの検出信号ＥC ，
ＥD は一定であり、このため図５（Ｅ）のヘッド位置信
号ＥQ も一定となっている。The first and second fields A and B correspond to the movement of the read head in the radial direction (vertical direction in the figure) around the track center of cylinder address 00.
Only the detection signals EA and EB of FIG.
The head position signal EN changes as shown in FIG. On the other hand, detection signals E C,
Since ED is constant, the head position signal EQ in FIG. 5E is also constant.
【００７９】したがって、シリンダアドレス００を中心
としたリードヘッド１５のヘッド幅の範囲にあっては、
図５（Ｆ）のヘッド検出信号ＥN を使用する。これに対
し、リードヘッド１５が例えばシリンダアドレス００と
０１の境界に入ってくると、第３および第４フィールド
Ｃ，Ｄに基づく図５（Ｇ）のヘッド位置検出信号ＥQが
有効となる。Therefore, in the range of the head width of the read head 15 around the cylinder address 00,
The head detection signal EN shown in FIG. 5F is used. On the other hand, when the read head 15 enters, for example, the boundary between the cylinder addresses 00 and 01, the head position detection signal EQ in FIG. 5G based on the third and fourth fields C and D becomes valid.
【００８０】そこで図５（Ｆ）（Ｇ）に示すように、リ
ードヘッド１５の位置に応じ２つのヘッド位置信号ＥN
，ＥQ を切り替えて使用することで、リードヘッド１
５の移動に対しヘッド位置に応じて変化する不感帯のな
いヘッド位置検出信号を得ることができる。以上が２相
サーボ方式に従ったパターン記録とヘッド位置の検出で
ある。勿論、本発明のサーボ情報としては２相サーボに
限定されず、適宜のサーボ情報の記録形態をとることが
できる。Therefore, as shown in FIGS. 5F and 5G, two head position signals EN according to the position of the read head 15.
, EQ by switching and using the read head 1
It is possible to obtain a head position detection signal having no dead zone which changes according to the head position with respect to the movement of No. 5. The above is the pattern recording and head position detection according to the two-phase servo method. Needless to say, the servo information of the present invention is not limited to two-phase servo, but may take any appropriate servo information recording form.
【００８１】３．セクタマークの検出 図６は図２のドライブコントローラ１２に設けたサーボ
フレーム復調回路５６の実施例を示す。図６において、
サーボ復調回路５４にはピーク検出回路９０と極性検出
回路９２が設けられる。ピーク検出回路９０と極性検出
回路９２には図２のイコライザ回路４４からの読取信号
が入力される。ピーク検出回路９０は、図４に示したよ
うなサーボフレームの読取波形のピークタイミングを検
出してピーク検出パルスＥ１を検出する。3. FIG. 6 shows an embodiment of the servo frame demodulation circuit 56 provided in the drive controller 12 of FIG. In FIG.
The servo demodulation circuit 54 includes a peak detection circuit 90 and a polarity detection circuit 92. A read signal from the equalizer circuit 44 in FIG. 2 is input to the peak detection circuit 90 and the polarity detection circuit 92. The peak detection circuit 90 detects the peak timing of the read waveform of the servo frame as shown in FIG. 4 to detect the peak detection pulse E1.
【００８２】極性検出回路９２は図４に示した読取信号
の極性を検出して極性信号Ｅ２を出力する。この極性信
号Ｅ２は、プラスの極性で論理レベル１、マイナスの極
性で論理レベル０となったパルス信号である。同期化回
路９４はピーク検出パルスＥ１および極性信号Ｅ２のそ
れぞれについて、図２のＶＦＯ回路（又はオシレータ）
４８より得ている基準クロックＣＬＫを使用して同期化
を行う。同期化済みのピーク検出パルスＥ３はセクタマ
ーク検出回路９６に与えられ、セクタマークの検出処理
が行われる。The polarity detection circuit 92 detects the polarity of the read signal shown in FIG. 4 and outputs a polarity signal E2. The polarity signal E2 is a pulse signal having a logic level 1 with a plus polarity and a logic level 0 with a minus polarity. The synchronization circuit 94 applies the VFO circuit (or oscillator) shown in FIG. 2 for each of the peak detection pulse E1 and the polarity signal E2.
Synchronization is performed using the reference clock CLK obtained from 48. The synchronized peak detection pulse E3 is supplied to a sector mark detection circuit 96, and a sector mark detection process is performed.
【００８３】同時に、同期化済みの極性信号Ｅ４はグレ
ーコード検出回路９８に与えられ、グレーコードからシ
リンダアドレスのビット列を復調するグレーコード検出
処理が行われる。セクタマーク検出回路９６のセクタマ
ーク検出信号はグレーコード検出回路９８に与えられ、
サーボフレームの開始タイミングを知らせる。At the same time, the synchronized polarity signal E4 is supplied to a gray code detection circuit 98, and a gray code detection process for demodulating a bit sequence of a cylinder address from the gray code is performed. The sector mark detection signal of the sector mark detection circuit 96 is supplied to a gray code detection circuit 98,
Notify the start timing of the servo frame.
【００８４】同様に、セクタマーク検出信号Ｅ５はＭＰ
Ｕ２４にも与えられ、ＭＰＵ２４にあってはサーボフレ
ームの各領域の管理に使用するカウンタをリセットして
基準クロックの係数を開始し、このカウンタの値をチェ
ックすることで、図３に示したサーボフレームの各領域
を認識することができる。更に、セクタマーク検出信号
Ｅ５はセクタパルス発生回路１００に与えられ、セクタ
マークの検出時点を基準に任意のタイミングでセクタパ
ルスＥ９を発生する。Similarly, the sector mark detection signal E5 is
Also provided to the U24, the MPU 24 resets a counter used for management of each area of the servo frame, starts the coefficient of the reference clock, and checks the value of this counter to obtain the servo shown in FIG. Each region of the frame can be recognized. Further, the sector mark detection signal E5 is supplied to the sector pulse generation circuit 100, and generates a sector pulse E9 at an arbitrary timing based on the detection time of the sector mark.
【００８５】グレーコード検出回路９８からはＭＰＵ２
４に検出結果としてグレーコードＧ１２〜ＧＨを示すグ
レーコード検出信号Ｅ６が出力される。またセクタパル
ス発生回路１００に対しては、内蔵した制御レジスタに
対しセクタパルスの発生タイミングを決める時間設定信
号Ｅ７と、複数の時間設定の中のいずれか１つを選択す
るセレクト信号Ｅ８が与えられている。The gray code detection circuit 98 outputs MPU2
4, a gray code detection signal E6 indicating the gray codes G12 to GH is output as a detection result. To the sector pulse generation circuit 100, a time setting signal E7 for determining the generation timing of the sector pulse for the built-in control register and a select signal E8 for selecting any one of a plurality of time settings are given. ing.
【００８６】図７は図６に示したセクタマーク検出回路
９６の実施例を示す。図７において、ピーク検出パルス
Ｅ３はシーケンスラッチ回路１０２に与えられ、１８Ｔ
のセクタマーク読取期間に亘るピーク検出パルスＥ３の
時系列であるパルスシーケンスがラッチされる。FIG. 7 shows an embodiment of the sector mark detection circuit 96 shown in FIG. In FIG. 7, the peak detection pulse E3 is given to the sequence latch
The pulse sequence which is a time series of the peak detection pulse E3 over the sector mark reading period is latched.
【００８７】図８は図７のピークパターン比較部１０４
の詳細を示す。ピークパターン比較部１０４は、比較部
１３４と基準シーケンス設定部１３６で構成される。比
較部１３４には前段のシーケンスラッチ回路１０２より
１８Ｔに亘ってラッチしたパルスシーケンスＳ０〜Ｓ１
７が並列的に入力される。基準シーケンス設定部１３６
には図４のセクタマーク領域６６に示した１８Ｔ分の基
準シーケンス「１０００００１０００００１００１０
０」が予め設定されている。比較部１３４はセクタマー
クの読取終了タイミングでシーケンスラッチ回路１０２
からの検出シーケンスＳ０〜Ｓ１７を基準シーケンス設
定部１３６の基準シーケンスと比較し、両者が一致した
ときにセクタマーク検出信号Ｅ１０を出力する。図７に
示す残りのピークパターン比較部１０６，１０８，１１
０も図８と同じ構成を備えるが、基準シーケンス設定部
１３６には１８Ｔの４つの磁気記録「Ｎ，Ｓ，Ｎ，Ｓ」
の中のいずれか１つの読取信号が欠落しても、これをセ
クタマークと見做して検出できるための冗長性をもった
基準シーケンスが格納されている。FIG. 8 shows the peak pattern comparing section 104 shown in FIG.
The details are shown below. The peak pattern comparing unit 104 includes a comparing unit 134 and a reference sequence setting unit 136. The pulse sequence S0 to S1 latched for 18T by the sequence latch circuit 102 of the preceding stage is
7 are input in parallel. Reference sequence setting unit 136
The reference sequence "10000010000010010" for 18T shown in the sector mark area 66 of FIG.
"0" is set in advance. The comparing unit 134 determines whether the sequence latch circuit 102
Are compared with the reference sequence of the reference sequence setting unit 136, and when they match, a sector mark detection signal E10 is output. The remaining peak pattern comparison units 106, 108, and 11 shown in FIG.
8 has the same configuration as in FIG. 8, but the reference sequence setting unit 136 includes four magnetic recordings “N, S, N, S” of 18T.
A reference sequence having redundancy is stored so that even if any one of the read signals is lost, it can be detected as a sector mark.
【００８８】図９（Ａ）はピークパターン比較部１０
４，１０６，１０８，１１０に格納された基準シーケン
スを示す。セクタマークは図３に示したように、６Ｔ、
６Ｔ、３Ｔ、３Ｔの合計１８Ｔである。ここでピークシ
フトに対する冗長性をもたせるため、例えぱ６Ｔのパル
スには、±１Ｔの変化を含める。これが図９（Ａ）のパ
ターンＣであり、５Ｔ〜７Ｔの範囲となる。FIG. 9A shows the peak pattern comparing section 10.
4 shows a reference sequence stored at 4, 106, 108, 110. The sector mark is 6T, as shown in FIG.
6T, 3T, and 3T are 18T in total. Here, in order to provide redundancy for the peak shift, for example, a pulse of 6T includes a change of ± 1T. This is the pattern C in FIG. 9A, which is in the range of 5T to 7T.
【００８９】３Ｔは、図９（ｂ）の３Ｔ±１Ｔとなるパ
ターンＢの２Ｔ〜４Ｔに対応する。更に、パターンＡは
１Ｔ、パターンＤは９Ｔ±１Ｔ、パターンＥは１２Ｔ±
１Ｔ、パターンＦは１４Ｔ以上を意味する。従って、図
９（Ａ）に示す基準シーケンスは、図９（Ｂ）の冗長性
をもったパターンの組合せとなる。3T corresponds to 2T to 4T of the pattern B of 3T ± 1T shown in FIG. 9B. Further, pattern A is 1T, pattern D is 9T ± 1T, and pattern E is 12T ± 1T.
1T, pattern F means 14T or more. Therefore, the reference sequence shown in FIG. 9A is a combination of the redundant patterns shown in FIG. 9B.
【００９０】再び図７を参照するに、極性信号Ｅ４はシ
ーケンスラッチ回路１１２に与えられ、ピーク検出の場
合と同様、セクタマークの読取期間である１８Ｔに亘る
極性信号のパルスシーケンスがラッチされる。シーケン
スラッチ回路１１２の出力は極性パターン比較部１１
４，１１６，１１８，１２０に与えられる。これら極性
パターン比較部１１４，１１６，１１８，１２０も、図
８に示したと同様の比較部１３４と基準シーケンス設定
部１３６で構成される。Referring again to FIG. 7, the polarity signal E4 is supplied to the sequence latch circuit 112, and the pulse signal of the polarity signal over 18T, which is the reading period of the sector mark, is latched as in the case of the peak detection. The output of the sequence latch circuit 112 is the polarity pattern comparing unit 11
4, 116, 118, 120. These polarity pattern comparison units 114, 116, 118, and 120 also include a comparison unit 134 and a reference sequence setting unit 136 similar to those shown in FIG.
【００９１】極性パターン比較部１１４，１１６，１１
８，１２０には、図１０に示す極性パターンをもった基
準シーケンスが格納されている。即ち、極性パターン比
較部１１４には正常パルスに対応した６Ｔ、６Ｔ、３
Ｔ、３Ｔに対応した４つの極性パターン（＋）（−）
（＋）（−）が基準シーケンスとして格納され、残りの
極性パターン比較部１１６，１１８，１２０については
ピークパルスの欠落に対応した極性パターンの基準シー
ケンスが格納される。Polarity pattern comparison units 114, 116, 11
Reference numerals 8 and 120 store a reference sequence having the polarity pattern shown in FIG. That is, 6T, 6T, 3
Four polarity patterns corresponding to T and 3T (+) (-)
(+) And (-) are stored as reference sequences, and the remaining polarity pattern comparison units 116, 118, and 120 store reference patterns of polarity patterns corresponding to the missing peak pulses.
【００９２】ピークパターン比較部１０４，１０６，１
０８，１１０と極性パターン比較部１１４，１１６，１
１８，１２０の出力は、それぞれ対応するＡＮＤ回路１
２２，１２４，１２６，１２８に入力されている。例え
ばＡＮＤ回路１２２には、正常パルスの基準シーケンス
を設定したピークパターン比較部１０４からの一致信号
と、同じく正常パルスの基準シーケンスを格納した極性
パターン比較部１１４からの一致信号が入力される。Peak pattern comparing sections 104, 106, 1
08, 110 and the polarity pattern comparing units 114, 116, 1
Outputs of the AND circuits 18 and 120 correspond to the corresponding AND circuits 1 respectively.
22, 124, 126, and 128. For example, to the AND circuit 122, a match signal from the peak pattern comparison unit 104 in which the reference sequence of the normal pulse is set and a match signal from the polarity pattern comparison unit 114 in which the reference sequence of the normal pulse is stored are input.
【００９３】ピーク検出パルス及び極性信号の両方のパ
ルスシーケンスが基準シーケンスに一致したときに、Ａ
ＮＤ回路１２２はセクタマーク検出信号を出力し、ＯＲ
回路１３２を介してセクタマーク検出信号Ｅ５として出
力する。本発明のセクタマーク検出回路は基本的にはピ
ークパターン比較部１０４，１１４とＡＮＤ回路１２２
のみでよいが、検出パターンに冗長性をもたせるために
ピークパターン比較部１０６，１０８，１１０、極性パ
ターン比較部１１６，１１８，１２０、およびＡＮＤ回
路１２４，１２６，１２８を設けている。When the pulse sequence of both the peak detection pulse and the polarity signal matches the reference sequence, A
The ND circuit 122 outputs a sector mark detection signal,
The signal is output as a sector mark detection signal E5 via the circuit 132. The sector mark detection circuit of the present invention basically includes a peak pattern comparison unit 104, 114 and an AND circuit 122.
Only peak pattern comparison units 106, 108, 110, polarity pattern comparison units 116, 118, 120, and AND circuits 124, 126, 128 are provided to make the detection pattern redundant.
【００９４】ＡＮＤ回路１２４，１２６，１２８は、図
１０に示したように、正常パルスの第１パルス、第２パ
ルス、第３パルスまたは第４パルスが抜けたときのピー
ク検出および極性検出の基準シーケンスに一致する場合
に、セクタマーク検出信号を出力することになる。As shown in FIG. 10, the AND circuits 124, 126, and 128 serve as a reference for peak detection and polarity detection when the first, second, third, or fourth pulse of a normal pulse is missed. If the sequence matches, a sector mark detection signal is output.
【００９５】ＡＮＤ回路１２２，１２４，１２６，１２
８は制御レジスタ１３０により制御される。制御レジス
タ１３０は４ビットのレジスタであり、図６に示したＭ
ＰＵ２４より任意の４ビットコードをセットすることで
ＡＮＤ回路１２２，１２４，１２６，１２８の全てある
いはいずれかを有効とすることができる。AND circuits 122, 124, 126, 12
8 is controlled by the control register 130. The control register 130 is a 4-bit register.
By setting an arbitrary 4-bit code from the PU 24, all or any of the AND circuits 122, 124, 126, and 128 can be made valid.
【００９６】本発明にあっては、ヘッド部１４を目的と
するシリンダ位置に移動してオントラック制御に切り替
えた最初のセクタマークの検出時には、制御レジスタ１
３０には「１０００」がセットされており、したがって
ＡＮＤ回路１２２のみが有効となる。このため、図９お
よび図１０に示した正常パルスのピークパターンおよび
極性パターンとなる基準シーケンスに検出シーケンスが
一致した場合にのみ、ＯＲ回路１３２を介してセクタマ
ーク検出回路Ｅ５を出力する。In the present invention, when the first sector mark in which the head section 14 is moved to the target cylinder position and switched to the on-track control is detected, the control register 1
30 is set to “1000”, so that only the AND circuit 122 is valid. For this reason, the sector mark detection circuit E5 is output via the OR circuit 132 only when the detection sequence matches the reference sequence which is the peak pattern and the polarity pattern of the normal pulse shown in FIGS.
【００９７】１回目のセクタマークの検出が済むと、そ
れ以降のセクタマークの検出については制御レジスタ１
３０を「１１１１」にＭＰＵ２４が切り替え、全てのＡ
ＮＤ回路１２２，１２４，１２６，１２８を有効とす
る。したがって２回目以降のセクタマークの検出にあっ
ては、読取信号の１つに欠落があっても正常なセクタマ
ークの検出動作を行うことができる。After the first detection of the sector mark is completed, the detection of the subsequent sector mark is performed in the control register 1.
30 is changed to “1111” by the MPU 24 and all A
The ND circuits 122, 124, 126, and 128 are made valid. Therefore, in the second and subsequent sector mark detection, a normal sector mark detection operation can be performed even if one of the read signals is missing.
【００９８】図１１は図６のピーク検出回路９０、極性
検出回路９２および同期化回路９４による動作を示して
いる。図１１（Ａ）は特定シリンダにおけるセクタマー
クの磁化パターンであり、実線がＮ極、破線がＳ極の磁
化状態を示している。この図１１（Ａ）のセクタマーク
をリードヘッド１５で読み取ると、図１１（Ｂ）に示す
読取信号Ｅ０が得られる。ピーク検出回路９０は図１１
（Ｂ）の読取信号Ｅ０の正負のピークタイミングを検出
して、図１１（Ｃ）に示すピーク検出パルスＥ１を出力
する。このピーク検出処理は、例えば読取信号Ｅ０を微
分した後にゼロクロスを検出することで得ることができ
る。FIG. 11 shows the operation of the peak detection circuit 90, the polarity detection circuit 92, and the synchronization circuit 94 of FIG. FIG. 11A shows a magnetization pattern of a sector mark in a specific cylinder, wherein a solid line indicates a magnetization state of the N pole and a broken line indicates a magnetization state of the S pole. When the sector mark shown in FIG. 11A is read by the read head 15, a read signal E0 shown in FIG. 11B is obtained. The peak detection circuit 90 is shown in FIG.
The peak timing of the read signal E0 shown in FIG. 11B is detected to output a peak detection pulse E1 shown in FIG. This peak detection process can be obtained, for example, by differentiating the read signal E0 and then detecting a zero cross.
【００９９】図１１（Ｄ）の極性信号は、読取信号Ｅ０
に対し正負のスライスレベル＋Ｖｓ，−Ｖｓを設定し、
＋Ｖｓを越えたときに論理レベル１にセットし、−Ｖｓ
を下回ったときに論理レベル０にリセットすることで、
極性信号Ｅ２を出力する。The polarity signal shown in FIG. 11D is the read signal E0.
Are set to the positive and negative slice levels + Vs, -Vs,
When it exceeds + Vs, it is set to logic level 1, and -Vs
By resetting to logic level 0 when it falls below
The polarity signal E2 is output.
【０１００】図１２は図６の同期化回路９４によるピー
ク検出パルスと極性信号の同期化を示している。FIG. 12 shows the synchronization between the peak detection pulse and the polarity signal by the synchronization circuit 94 shown in FIG.
【０１０１】図１２（Ａ）は基準クロックであり、周期
Ｔをもち、例えば２０ＭＨｚである。図１２（Ｂ）に示
すピーク検出パルスＥ１および図１２（Ｃ）に示す極性
信号Ｅ２は、基準クロックの立上がりに同期化される。
その結果、図１２（Ｄ）に示す同期化されたピーク検出
パルスＥ３と図１２（Ｅ）に示す同期化された極性信号
Ｅ４を得ることができ、６Ｔ，６Ｔ，３Ｔ，３Ｔの間隔
となる。FIG. 12A shows a reference clock having a period T, for example, 20 MHz. The peak detection pulse E1 shown in FIG. 12B and the polarity signal E2 shown in FIG. 12C are synchronized with the rise of the reference clock.
As a result, a synchronized peak detection pulse E3 shown in FIG. 12D and a synchronized polarity signal E4 shown in FIG. 12E can be obtained, and the intervals are 6T, 6T, 3T, and 3T. .
【０１０２】４．グレーコードの検出 図１３は図６のサーボ復調回路５４に設けたグレーコー
ド検出回路９８の実施例を示す。図１３において、グレ
ーコード検出回路９８にはステータスカウンタ１３８が
設けられる。ステータスカウンタ１３８はシフトレジス
タで構成され、ロード端子Ｌに対する制御信号でプリセ
ット端子Ｐからのデータを強制的にプリセットすること
ができる。4. FIG. 13 shows an embodiment of a gray code detection circuit 98 provided in the servo demodulation circuit 54 of FIG. In FIG. 13, the gray code detection circuit 98 is provided with a status counter 138. The status counter 138 is constituted by a shift register, and can forcibly preset data from the preset terminal P by a control signal for the load terminal L.
【０１０３】ステータスカウンタ１３８はグレーコード
の１ビット幅６Ｔに対応して６つのシフト段を有し、各
シフト段を、先頭からステート０，ステート１，ステー
ト２，ステート３，ステート４およびステート５として
いる。サーボフレームの読取りが開始された最初の読取
信号によるピーク検出パルスＥ３とその極性信号Ｅ４に
基づき、ステータスカウンタ１３８は「１０００００」
にプリセットされる。The status counter 138 has six shift stages corresponding to the 1-bit width 6T of the gray code, and shifts the respective shift stages from state 0, state 1, state 2, state 3, state 4, and state 5 from the top. And Based on the peak detection pulse E3 and the polarity signal E4 of the first read signal from which the reading of the servo frame has started, the status counter 138 sets “1000000”.
Preset to.
【０１０４】このプリセットはプリセットレジスタ１４
０の値を用いて行われる。ピーク検出パルスＥ３と極性
信号Ｅ４の両方が得られたことはＡＮＤ回路１４４で検
出され、検出信号Ｅ１１をＯＲ回路１５０を介してロー
ド端子Ｌに供給することでステータスカウンタ１３８の
プリセット動作が行われる。このとき、ＡＮＤ回路１４
４からの出力信号Ｅ１１はＡＮＤ回路１５２にも与えら
れているため、プリセットレジスタ１４０の６ビットデ
ータがＡＮＤ回路１５２およびＯＲ回路１５６を介して
プリセット端子Ｐに与えられている。This preset is stored in the preset register 14
This is done using a value of zero. The AND circuit 144 detects that both the peak detection pulse E3 and the polarity signal E4 are obtained, and supplies the detection signal E11 to the load terminal L via the OR circuit 150 to perform a preset operation of the status counter 138. . At this time, the AND circuit 14
Since the output signal E11 from 4 is also supplied to the AND circuit 152, 6-bit data of the preset register 140 is supplied to the preset terminal P via the AND circuit 152 and the OR circuit 156.
【０１０５】したがって、最初の読取信号に基づくステ
ータスカウンタ１３８のプリセット動作でプリセットレ
ジスタ１４０の値「１０００００」がステータスカウン
タ１３８にプリセットされることになる。最初のプリセ
ットが済むと、それ以降、ステータスカウンタ１３８は
１Ｔの基準クロックＣＬＫによりビットシフトを行って
おり、更にステート５の最終シフト段の出力はステート
０の入力段に帰還され、所謂リングカウンタとして動作
する。Therefore, the value "100000" of the preset register 140 is preset in the status counter 138 by the preset operation of the status counter 138 based on the first read signal. After the first preset, the status counter 138 performs a bit shift with the 1T reference clock CLK thereafter, and the output of the last shift stage in state 5 is fed back to the input stage in state 0 to form a so-called ring counter. Operate.
【０１０６】ステータスカウンタ１３８に対するプリセ
ットレジスタ１４０からの６ビットデータのプリセット
は、正極性をもつ読取信号のピーク検出および極性検出
に基づくものである。これに対し、正極性の読取信号か
ら３Ｔ後に得られる負極性をもつ読取信号についてのピ
ーク検出パルスＥ３と極性信号Ｅ４が得られた場合に
は、プリセットレジスタ１４２に格納している「０００
１００」をステータスカウンタ１３８にプリセットす
る。The presetting of 6-bit data from the preset register 140 to the status counter 138 is based on the peak detection and the polarity detection of the read signal having the positive polarity. On the other hand, when the peak detection pulse E3 and the polarity signal E4 for the negative read signal obtained 3T after the positive read signal are obtained, the “000” stored in the preset register 142 is stored.
"100" is preset in the status counter 138.
【０１０７】この負極性をもつ読取信号のピーク検出パ
ルスＥ３と極性信号Ｅ４の検出は、反転回路１４８とＡ
ＮＤ回路１４６で行われ、ＯＲ回路１５０を介して制御
信号Ｅ２をロード端子Ｌに供給することでプリセットレ
ジスタ１４２の値をプリセットする。このとき、ＡＮＤ
回路１４６の制御信号Ｅ１２はＡＮＤ回路１５４を許容
状態にしており、ＯＲ回路１５６を介してプリセットレ
ジスタ１４２の６ビットデータをプリセット端子Ｐに供
給できる。The detection of the peak detection pulse E3 and the polarity signal E4 of the read signal having the negative polarity is performed by the inverting circuit 148 and A
This is performed by the ND circuit 146, and the control signal E2 is supplied to the load terminal L via the OR circuit 150 to preset the value of the preset register 142. At this time, AND
The control signal E12 of the circuit 146 enables the AND circuit 154, and can supply 6-bit data of the preset register 142 to the preset terminal P via the OR circuit 156.
【０１０８】即ち、ステータスカウンタ１３８はビット
１のグレーコードに対応する６Ｔの「１００１００」の
読取信号が得られた場合には、ステート０とステート３
のタイミングでそれぞれのステータス状態におけるカウ
ンタ値を強制的にプリセットされることになる。一方、
ビット０に対応するグレーコードの６Ｔでなる「０００
０００」の読取信号については、ピーク検出パルスＥ３
および極性信号Ｅ４のいずれも得られず、ステータスカ
ウンタ１３８はそれまでのプリセット同期に従った基準
クロックＣＬＫによるフリーラン状態に置かれる。That is, when the status counter 138 obtains a 6T “100100” read signal corresponding to the bit 1 gray code, the state counter 138 reads the state 0 and the state 3
At this time, the counter value in each status state is forcibly preset. on the other hand,
“000” consisting of 6T of gray code corresponding to bit 0
000 ", the peak detection pulse E3
Neither the polarity signal E4 nor the polarity signal E4 is obtained, and the status counter 138 is put into a free-run state by the reference clock CLK according to the preset synchronization.
【０１０９】グレーコードに基づくビット０，１の復元
は、基本的にはステータスカウンタ１３８のステート０
信号Ｅ１３とステート３信号Ｅ１４を用いて行われる。
ステート０信号Ｅ１３はＡＮＤ回路１５８を介してラッ
チ回路１６０をセットする。また、ステート３信号Ｅ１
４はＡＮＤ回路１６２を介してラッチ１６４をセットす
る。The restoration of the bits 0 and 1 based on the gray code is basically performed in the state 0 of the status counter 138.
This is performed using the signal E13 and the state 3 signal E14.
The state 0 signal E13 sets the latch circuit 160 via the AND circuit 158. The state 3 signal E1
4 sets the latch 164 via the AND circuit 162.
【０１１０】ＡＮＤ回路１５８の他方の入力にはＡＮＤ
回路１４４の出力が与えられ、読取信号からピーク検出
パルスＥ３とその極性信号Ｅ４が正常に得られたときに
ＡＮＤゲート１５８を許容状態として、ステート０信号
Ｅ１３によるラッチ回路１６０のセット動作を許容す
る。同様に、ＡＮＤ回路１６２の他方の入力にはＡＮＤ
回路１４６の出力が与えられ、負の極性をもつ読取信号
のピーク検出パルスＥ３とその極性信号Ｅ４が有効に得
られたときに、ステート３信号Ｅ１４によるラッチ回路
１６４のセットを許容する。The other input of the AND circuit 158 has AND
The output of the circuit 144 is provided, and when the peak detection pulse E3 and its polarity signal E4 are normally obtained from the read signal, the AND gate 158 is set to the allowable state, and the set operation of the latch circuit 160 by the state 0 signal E13 is allowed. . Similarly, the other input of the AND circuit 162
The output of the circuit 146 is provided, and when the peak detection pulse E3 of the read signal having a negative polarity and the polarity signal E4 thereof are effectively obtained, the setting of the latch circuit 164 by the state 3 signal E14 is permitted.
【０１１１】これに対し、ビット０に対応したグレーコ
ードの６Ｔでなる「００００００」の読取信号について
は、ステート０およびステート３のいずれのタイミング
にあってもＡＮＤ回路１４４，１４６の出力は論理レベ
ル１とならず、ステータスウンタ１３８に対するプリセ
ット動作を行わないと同時に、ラッチ回路１６０，１６
４に対するステート０信号Ｅ１３とステート３信号Ｅ１
４によるセット動作も禁止する。On the other hand, for a read signal of “000000” consisting of 6T of a gray code corresponding to bit 0, the output of the AND circuits 144 and 146 is at the logical level regardless of the timing of state 0 or state 3. 1 and the preset operation for the status counter 138 is not performed, and at the same time, the latch circuits 160 and 16
4 for state 0 signal E13 and state 3 signal E1
4 is also prohibited.
【０１１２】したがって、ビット１に対応するグレーコ
ード「１００１００」について読取信号が正常に得られ
ている場合、ラッチ回路１６０，１６４にステータスカ
ウンタ１３８のステータス０とステータス３のシーケン
ス「１１」がラッチされる。これに対し、ビット０のグ
レーコード「００００００」の読取信号については、ラ
ッチ回路１６０，１６４にはシーケンス「００」が格納
される。Therefore, when the read signal is normally obtained for the gray code "100100" corresponding to bit 1, the sequence "11" of status 0 and status 3 of status counter 138 is latched by latch circuits 160 and 164. You. On the other hand, for the read signal of the gray code “000000” of the bit 0, the sequence “00” is stored in the latch circuits 160 and 164.
【０１１３】ラッチ回路１６０，１６４のラッチ出力は
ＯＲ回路１６６を介してビット復調信号Ｅ１８としてシ
フトレジスタ１７０に供給される。The latch outputs of the latch circuits 160 and 164 are supplied to the shift register 170 via the OR circuit 166 as a bit demodulated signal E18.
【０１１４】シフトレジスタ１７０は１４ビットのグレ
ーコードに対応したシフト段を有し、直列的に入力する
ビット復調信号Ｅ１８を入力してシフトし、グレーコー
ドの読出終了タイミングで、復調した１４ビットのグレ
ーコードＧ１２〜ＧＨに対応するシリンダアドレスをＭ
ＰＵ２４に供給する。シフトレジスタ１７０のシフト動
作はステータスカウンタ１３８のステート５信号Ｅ１５
で行われる。このステート５信号Ｅ１５は反転回路１６
８で反転されてラッチ回路１６０，１６４のリセットを
行う。The shift register 170 has a shift stage corresponding to a 14-bit gray code. The shift register 170 receives and shifts the bit demodulation signal E18 input in series, and shifts the demodulated signal to the 14-bit gray code at the read end timing of the gray code. The cylinder address corresponding to the gray codes G12 to GH is M
Supply to PU24. The shift operation of the shift register 170 is based on the state 5 signal E15 of the status counter 138.
Done in This state 5 signal E15 is supplied to the inverting circuit 16
8, the latch circuits 160 and 164 are reset.
【０１１５】更に本発明のグレーコード検出回路９８に
あっては、ビット１を示すグレーコードの６Ｔパターン
「１００１００」の内、ステート０に対応する先頭の読
取信号またはステート３に対応する４段目の読取信号の
いずれか一方が欠落しても、正常にビット１を復調する
ことができる。Further, in the gray code detection circuit 98 of the present invention, of the 6T pattern “100100” of the gray code indicating bit 1, the first read signal corresponding to state 0 or the fourth read signal corresponding to state 3 Bit 1 can be normally demodulated even if one of the read signals is lost.
【０１１６】６Ｔのグレーコードの記録パターン「１０
０１００」で最初の正極性をもつ読取信号が欠落して
「０００１００」となった場合、ステータスカウンタ１
３８のプリセットレジスタ１４０によるプリセットが行
われず、またステート０信号Ｅ１５によるラッチ回路１
６０のラッチ動作も禁止される。The 6T gray code recording pattern “10
When the first positive read signal is lost at “0100” and becomes “000100”, the status counter 1
38 is not performed by the preset register 140, and the latch circuit 1 by the state 0 signal E15
The latch operation of 60 is also prohibited.
【０１１７】しかしながら、次の４番目のステート３に
対応する負の読取信号が正常に得られるので、プリセッ
トレジスタ１４２によるステート３状態のカウントのプ
リセットおよびラッチ回路１６４に対するステート３信
号Ｅ１４によるセット動作は正常に行われる。この場
合、ラッチ回路１６０，１６４のラッチシーケンスは
「０１」となり、ビット復調信号Ｅ１８はビット１とな
り、正常に復調することができる。However, since the negative read signal corresponding to the next fourth state 3 is normally obtained, the presetting of the state 3 state by the preset register 142 and the setting operation of the latch circuit 164 by the state 3 signal E14 are not performed. Normally done. In this case, the latch sequence of the latch circuits 160 and 164 becomes "01", and the bit demodulation signal E18 becomes bit 1 and can be demodulated normally.
【０１１８】一方、ステート０に対応する正の読取信号
は復調できても次のステート３に対応する負の読取信号
が欠落して「１０００００」となった場合には、ステー
タスカウンタ１３８に対するプリセットレジスタ１４０
のプリセットが行われ、ラッチ回路１６０もステート０
信号Ｅ１３で正常にラッチ動作ができる。On the other hand, when the positive read signal corresponding to state 0 can be demodulated but the negative read signal corresponding to the next state 3 is lost and becomes “100,000”, the preset register for the status counter 138 is set. 140
Is performed, and the latch circuit 160 is also in the state 0.
The latch operation can be normally performed by the signal E13.
【０１１９】しかし、ステート３でピーク検出パルスＥ
３および極性信号Ｅ４が正しく得られないため、プリセ
ットレジスタ１４２によるプリセット、およびステート
３信号Ｅ１４によるラッチ回路１６４のセット動作は行
われない。この場合、ラッチ回路１６０，１６４のラッ
チシーケンスは「１０」となり、ＯＲ回路１６６からの
ビット復調信号Ｅ１８は正常時と同じビット１となり、
有効に復調できる。However, in state 3, the peak detection pulse E
3 and the polarity signal E4 cannot be obtained correctly, so that the presetting by the preset register 142 and the setting operation of the latch circuit 164 by the state 3 signal E14 are not performed. In this case, the latch sequence of the latch circuits 160 and 164 is "10", and the bit demodulation signal E18 from the OR circuit 166 is the same bit 1 as in the normal state.
It can be demodulated effectively.
【０１２０】図１４は図６に示したピーク検出回路９０
および極性検出回路９２によるグレーコードの読取信号
に対する処理動作を示している。図１４（Ａ）はグレー
コードの磁化パターンであり、６Ｔを１ビット幅とし、
３Ｔ単位にビット１であれば、図示のようにグレーコー
ドＧ１２，Ｇ１１，Ｇ１０，Ｇ９，Ｇ８・・・につき
「１００１００」の磁化パターンを記録している。図１
４（Ｂ）はその読取信号Ｅ０であり、実線で示すＮ極の
磁化パターンに対し正の読取波形が得られ、破線で示す
Ｓ極の磁化パターンに対し負の極性をもつ読取波形が得
られる。FIG. 14 shows the peak detection circuit 90 shown in FIG.
4 shows a processing operation for a gray code read signal by the polarity detection circuit 92. FIG. 14A shows a gray code magnetization pattern, in which 6T has a 1-bit width.
If the bit is 1 in 3T units, a magnetization pattern of “100100” is recorded for the gray codes G12, G11, G10, G9, G8,. FIG.
4 (B) is the read signal E0, which gives a positive read waveform for the N-pole magnetization pattern shown by the solid line and a negative read waveform for the S-pole magnetization pattern shown by the broken line. .
【０１２１】図１４（Ｃ），（Ｄ）はグレーコード読取
信号Ｅ０のピーク検出パルスＥ１および極性信号Ｅ２で
あり、これらは次の同期化回路９４で図１２に示した場
合と同様にして基準クロックＣＬＫによる同期化が行わ
れ、図１３に示したグレーコード検出回路９８に入力さ
れる。FIGS. 14C and 14D show a peak detection pulse E1 and a polarity signal E2 of the gray code read signal E0, which are used as a reference in the next synchronization circuit 94 in the same manner as shown in FIG. Synchronization is performed by the clock CLK, and is input to the gray code detection circuit 98 shown in FIG.
【０１２２】図１５はビット１のグレーコードによる磁
化パターン「１００１００」の読取信号が正常に得られ
たときの図１３のグレーコード検出回路の動作を示す。
図１５（Ａ）はビット１に対応するグレーコードの磁化
パターンであり、６Ｔに亘り「１００１００」を記録し
ている。このグレーコードの読取信号から同期化された
図１５（Ｂ）に示すピーク検出パルスＥ３と、同じく同
期化された図１５（Ｃ）に示す極性信号Ｅ４が得られ
る。FIG. 15 shows the operation of the gray code detection circuit of FIG. 13 when a read signal of the magnetization pattern “100100” based on the bit 1 gray code is normally obtained.
FIG. 15A shows a magnetization pattern of a gray code corresponding to bit 1, in which “100100” is recorded for 6T. From the gray code read signal, a synchronized peak detection pulse E3 shown in FIG. 15B and a synchronized polarity signal E4 shown in FIG. 15C are obtained.
【０１２３】ステータスカウンタ１３８に対しては、ピ
ーク検出パルスＥ３と極性信号Ｅ４が論理レベル１に立
ち上がったステート０のタイミングで、図１５（Ｄ）に
示すステート０のプリセット信号Ｅ１１が供給され、
「１０００００」のステータスカウンタのプリセットが
行われる。また、負の読取信号が得られるピーク検出パ
ルスＥ３と極性信号Ｅ４のタイミングで、図１５（Ｅ）
に示すステート３のプリセット信号Ｅ１２が得られる。The status counter 138 is supplied with the preset signal E11 of state 0 shown in FIG. 15D at the timing of state 0 when the peak detection pulse E3 and the polarity signal E4 rise to the logic level 1.
The status counter of "100000" is preset. Further, at the timing of the peak detection pulse E3 at which a negative read signal is obtained and the polarity signal E4, the signal shown in FIG.
The preset signal E12 of the state 3 shown in FIG.
【０１２４】図１５（Ｆ）はステータスカウンタのステ
ータス状態を０〜５で示している。ステータスカウンタ
１３８からは、図１５（Ｇ）に示すステート０出力Ｅ１
３、図１５（Ｈ）に示すステート３出力Ｅ１４、また図
１５（Ｉ）に示すステート５出力Ｅ１５が得られる。ラ
ッチ回路１６０は図１５（Ｊ）に示すように、ステート
０のタイミングでステート０出力信号Ｅ１３をラッチ
し、ラッチ出力Ｅ１６を生ずる。FIG. 15 (F) shows the status status of the status counter as 0-5. From the status counter 138, a state 0 output E1 shown in FIG.
3, the state 3 output E14 shown in FIG. 15 (H) and the state 5 output E15 shown in FIG. 15 (I) are obtained. As shown in FIG. 15 (J), the latch circuit 160 latches the state 0 output signal E13 at the timing of state 0, and generates a latch output E16.
【０１２５】またラッチ回路１６４は図１５（Ｋ）に示
すように、ステート３のタイミングでステート３出力信
号Ｅ１４をラッチしたラッチ出力Ｅ１７を生ずる。この
結果、図１５（Ｌ）に示すＯＲ回路１６６からのビット
復調信号Ｅ１８はステート３のタイミングで論理レベル
１となり、これが図１５（Ｉ）のステート５出力Ｅ１５
の例えば立上がりタイミングでシフトレジスタ１７０に
取り込まれる。As shown in FIG. 15K, the latch circuit 164 generates a latch output E17 by latching the state 3 output signal E14 at the timing of state 3. As a result, the bit demodulated signal E18 from the OR circuit 166 shown in FIG. 15 (L) becomes a logical level 1 at the timing of state 3, and this is the state 5 output E15 of FIG.
For example, at the rise timing, the data is taken into the shift register 170.
【０１２６】図１６はビット１に対応するグレーコード
の６Ｔパターン「１００１００」の先頭の読取信号が欠
落した場合のグレーコード検出動作を示している。即
ち、図１６（Ｂ）に示すように、先頭の正の極性をもつ
読取信号の欠落でピーク検出パルスＥ３のパルス１７２
がなくなり、これに対応して図１６（Ｃ）の極性信号Ｅ
１４もステート０〜２に亘る信号１７４が失われる。FIG. 16 shows the gray code detection operation when the leading read signal of the 6T pattern "100100" of the gray code corresponding to bit 1 is missing. That is, as shown in FIG. 16B, the pulse 172 of the peak detection pulse E3 is generated due to the lack of the leading positive polarity read signal.
Corresponding to the polarity signal E shown in FIG.
14 also loses the signal 174 extending over states 0-2.
【０１２７】しかしながら、ステータスカウンタ１３８
は正常に動作しており、且つステート３のタイミングで
ラッチ回路１６４にステート３出力Ｅ１４がラッチされ
て論理レベル１となる。最終的に、ＯＲ回路１６６から
はビット復調信号Ｅ１８がビット１として復調され、先
頭の正の読取信号が欠落しても、問題なくグレーコード
のビット復調が可能である。However, the status counter 138
Is operating normally, and the state 3 output E14 is latched by the latch circuit 164 at the timing of state 3 to become the logic level 1. Finally, the bit demodulated signal E18 is demodulated as bit 1 from the OR circuit 166, and even if the leading positive read signal is lost, the gray code bit can be demodulated without any problem.
【０１２８】図１７は１ビットのグレーコードの６Ｔパ
ターン「１００１００」のステート３に対応する負の読
取信号が欠落した場合のグレーコードの検出動作を示し
ている。この場合には、図１７（Ｂ）のピーク検出パル
スＥ３の内、ステート３に対応したパルス１７６が欠落
し、同時に図１７（Ｃ）の極性信号Ｅ４も負の読取信号
に対応した論理レベル０の信号部分１７８が欠落し、全
て論理レベル１となってしまう。FIG. 17 shows a gray code detecting operation when a negative read signal corresponding to the state 3 of the 1T gray code 6T pattern "100100" is missing. In this case, of the peak detection pulse E3 in FIG. 17B, the pulse 176 corresponding to the state 3 is missing, and at the same time, the polarity signal E4 in FIG. 17C also has the logical level 0 corresponding to the negative read signal. Signal portion 178 is missing, and all become logic level 1.
【０１２９】しかしながら、ステート０に対応する最初
の読取信号が正常に得られていることで、図１７（Ｊ）
のラッチ回路１６０の出力信号Ｅ１６が論理レベル１と
なり、信号の欠落でラッチ回路１６４の出力信号Ｅ１７
が論理レベル０のままであっても、最終的なＯＲ回路１
６６によるビット復調出力はビット１と、正しく復元す
ることができる。However, the fact that the first read signal corresponding to state 0 has been normally obtained allows the read signal shown in FIG.
The output signal E16 of the latch circuit 160 of FIG.
Remains at logic level 0, the final OR circuit 1
The bit demodulated output by 66 can be correctly restored to bit 1.
【０１３０】図１８は、回路の遅延要素などにより読取
信号が位相シフトを起こした場合のグレーコード検出動
作を示している。図１８（Ａ）は位相シフトを起こした
読取信号から得られたピーク検出パルスＥ３であり、負
の読取信号に基づくパルスがパルス波形１８０に示すよ
うに進み位相となる位相シフトを起こしている。この位
相シフトに対し、極性信号Ｅ４も図１８（Ｂ）に示すよ
うに位相シフトに対応した極性の検出波形となる。FIG. 18 shows a gray code detecting operation when a phase shift occurs in a read signal due to a delay element of a circuit or the like. FIG. 18A shows a peak detection pulse E3 obtained from a read signal having undergone a phase shift, in which a pulse based on a negative read signal has a phase shift of leading and leading as shown in a pulse waveform 180. In response to this phase shift, the polarity signal E4 also has a detection waveform of a polarity corresponding to the phase shift as shown in FIG.
【０１３１】ピーク検出パルスＥ３および極性信号Ｅ４
の位相シフトに伴い、ステータスカウンタは図１８
（Ｄ）に示すように進み位相シフトのタイミングでステ
ート３でプリセット信号Ｅ１２を出力して強制的にステ
ータスカウンタ１３８を「０００１００」にプリセット
して、ステート３のカウント状態とする。その結果、ス
テータスカウンタ１３８は「０１３４５０」をカウント
し、次のピーク検出および極性検出のタイミングでステ
ート０にプリセットされる。The peak detection pulse E3 and the polarity signal E4
With the phase shift shown in FIG.
As shown in (D), the preset signal E12 is output in the state 3 at the timing of the advance phase shift, and the status counter 138 is forcibly preset to "000100" to set the count state in the state 3. As a result, the status counter 138 counts “013450” and is preset to state 0 at the timing of the next peak detection and polarity detection.
【０１３２】このような位相シフトにあっても、ビット
復調に用いるステート０とステート３の信号状態は正常
時と同様であることから、ラッチ回路１６０の出力Ｅ１
６はステート０のタイミングで論理レベル１となり、ま
たラッチ回路１６４の出力Ｅ１７もシフトしたステート
３のタイミングで論理レベル１となり、最終的にＯＲ回
路１６６の出力となるビット復調信号Ｅ１８もシフトし
たステート３のタイミングで論理レベル１となり、位相
シフトがあっても正常にビットを復調することができ
る。Even in such a phase shift, since the signal states of state 0 and state 3 used for bit demodulation are the same as in the normal state, the output E1 of the latch circuit 160 is output.
6 is a logic level 1 at the timing of state 0, the output E17 of the latch circuit 164 is also a logic level 1 at the timing of the shifted state 3, and the bit demodulation signal E18 finally output from the OR circuit 166 is also a shifted state. The logic level becomes 1 at the timing of 3, and the bits can be demodulated normally even if there is a phase shift.
【０１３３】図１９は図１８に対し逆に、負の読取信号
が遅れ方向にシフトした場合のグレーコードの検出動作
を示している。即ち図１９（Ａ）に示すように、ピーク
検出パルスＥ３の中の負の読取信号の遅れ側への位相シ
フトで、シフトしたパルス１８２が得られ、これに対応
して図１８（Ｂ）の極性信号Ｅ４の極性検出もシフトを
起こしている。FIG. 19 shows the gray code detection operation when the negative read signal shifts in the delay direction, contrary to FIG. That is, as shown in FIG. 19A, a shifted pulse 182 is obtained by the phase shift of the negative read signal in the peak detection pulse E3 to the delay side, and the shifted pulse 182 is correspondingly obtained. The detection of the polarity of the polarity signal E4 is also shifted.
【０１３４】この場合、ステータスカウンタ１３８は図
１９（Ｅ）のステータスに示すように「０１２３」とカ
ウントするが、ステート４のカウントで「０００１０
０」のステート３のカウント状態にプリセットされるた
め、再度、ステータス３となり、次の読取信号によりス
テータス０がプリセットされるまでの変化は「０１２３
３４５」となる。これはステート３が２回発生するだけ
でそれ以外は同じであることから、遅れ位相となるシフ
トがあっても正常にビットを復調することができる。In this case, the status counter 138 counts “0123” as shown in the status of FIG.
Since it is preset to the count state of the state 3 of “0”, the status becomes the status 3 again, and the change until the status 0 is preset by the next read signal is “0123”.
345 ". This is because state 3 occurs only twice and is otherwise the same, so that bits can be normally demodulated even if there is a shift that causes a delay phase.
【０１３５】５．リアルタイム偏心補正 セクタサーボ方式を採用したディスク装置にあっては、
予め決められた時間ごとに、各シリンダにおけるトラッ
ク中心からのずれ量をセクタ単位に測定してＲＡＭなど
に格納する偏心測定を行っている。そして通常のオント
ラック制御時には、先に測定しておいた偏心ずれ値を目
標位置から差し引くことにより、常にトラック中心にヘ
ッドを位置付ける偏心補正を伴ったオントラック制御を
行っている。[0135] 5. Real-time eccentricity correction For disk devices that use the sector servo method,
At every predetermined time, eccentricity measurement is performed in which the deviation amount of each cylinder from the track center is measured in sector units and stored in a RAM or the like. During normal on-track control, on-track control with eccentricity correction for always positioning the head at the track center is performed by subtracting the previously measured eccentricity deviation value from the target position.
【０１３６】しかしながら、予め決められた時間ごとに
偏心補正に使用するずれ値を測定していたため、測定と
測定の間は前回の測定値のまま偏心補正が行われてお
り、温度変化による偏心量の変動に対し対応できない問
題があった。そこで本発明のディスク装置にあっては、
オントラック時の最初のシリンダ１回転で偏心ずれ値を
測定してＲＡＭに格納し、次の１回転からは前回測定し
たずれ値を使用した偏心補正を伴うオントラック制御を
行うことで、ほぼリアルタイムで偏心補正ができるよう
にする。However, since the deviation value used for the eccentricity correction was measured at predetermined time intervals, the eccentricity correction was performed with the previous measured value between the measurements, and the eccentricity due to the temperature change was measured. There was a problem that could not cope with the fluctuation of Therefore, in the disk device of the present invention,
The eccentricity deviation value is measured in the first rotation of the cylinder during on-track and stored in the RAM, and from the next rotation, on-track control with eccentricity correction using the deviation value measured last time is performed in almost real time. To make eccentricity correction possible.
【０１３７】図２０は偏心補正のリアルタイム処理を実
現する本発明のディスク装置の実施例を示し、このリア
ルタイム偏心補正を伴うヘッド位置決め制御はＭＰＵ２
４のプログラム制御による機能として実現される。FIG. 20 shows an embodiment of the disk drive of the present invention for realizing the real-time processing of the eccentricity correction.
4 is realized as a function by program control.
【０１３８】図２０において、ＭＰＵ２４にはオントラ
ック時にヘッドをトラック中心に追従制御するためのヘ
ッド位置決め制御部１８４が設けられる。このヘッド位
置決め制御部１８４は、ヘッド位置検出部１８５、目標
位置設定部１８６、位置サーボの加算点１８８，１９
０、および電流指示部１９２で構成される。目標位置設
定部１８６は、オントラック時にヘッドを位置決めする
トラック中心を示す目標位置Ｐo を出力する。In FIG. 20, the MPU 24 is provided with a head positioning control section 184 for controlling the head to follow the track center during on-track. The head positioning control unit 184 includes a head position detection unit 185, a target position setting unit 186, and addition points 188 and 19 of position servo.
0 and a current instruction unit 192. The target position setting section 186 outputs a target position Po indicating the track center at which the head is positioned during on-track.
【０１３９】目標位置Ｐo は加算点１８８に与えられ、
レジスタ１９６にそのとき読み出されている前回の偏心
測定で得られたトラック中心に対するずれ値即ち偏心補
正値（Ｘn ）t-1 を減算し、補正された目標位置Ｐo'を
出力する。加算点１９０は補正された目標位置Ｐo'か
ら、そのときヘッド位置検出部１８５で検出されている
ヘッド位置Ｐn を差し引いて位置誤差ΔＰを求める。The target position Po is given to the addition point 188,
The deviation value from the track center obtained in the previous eccentricity measurement, that is, the eccentricity correction value (Xn) t-1 which is read at that time, is subtracted from the register 196, and the corrected target position Po 'is output. The addition point 190 obtains a position error ΔP by subtracting the head position Pn detected by the head position detection unit 185 at that time from the corrected target position Po ′.
【０１４０】加算点１９０で求めた位置誤差ΔＰは電流
指示部１９２に与えられ、位置誤差ΔＰの極性で示され
る電流方向と絶対値で示される電流値からなる電流指示
データをＤＡコンバータ３８に出力し、図２に示したド
ライバ４０によりＶＣＭ２０に電流を流してヘッドを駆
動し、ヘッドを位置誤差ΔＰを０とするように制御す
る。The position error ΔP obtained at the addition point 190 is given to the current indicating unit 192, and current instruction data consisting of the current direction indicated by the polarity of the position error ΔP and the current value indicated by the absolute value is output to the DA converter 38 Then, a current is supplied to the VCM 20 by the driver 40 shown in FIG. 2 to drive the head, and the head is controlled so that the positional error ΔP becomes zero.
【０１４１】ここでヘッド位置検出部１８５は、図２に
示したピークホールド回路５４によりピークホールドさ
れたサーボ領域の検出信号を、ＡＤコンバータ５５でデ
ジタル信号に変換して取り込んでおり、サーボ情報は例
えば図５（Ａ）に示したように第１〜第４フィールド
Ａ，Ｂ，Ｃ，Ｄをもって記録された２相サーボであるこ
とから、図５（Ｂ）〜（Ｇ）に示すようにして、そのと
きのヘッド位置Ｐn を検出する。Here, the head position detector 185 converts the detection signal of the servo area peak-held by the peak hold circuit 54 shown in FIG. 2 into a digital signal by the AD converter 55 and takes in the servo information. For example, as shown in FIG. 5A, since the servo is a two-phase servo recorded with the first to fourth fields A, B, C, and D, as shown in FIGS. , The head position Pn at that time is detected.
【０１４２】外部のＲＡＭには偏心測定で得られた補正
値Ｘn を各シリンダのセクタ単位に格納するＲＡＭ補正
テーブル１９４が設けられている。このＲＡＭ補正テー
ブル１９４は例えば図２１に示すように、セクタ番号０
〜５９をアドレスとして各領域ごとに測定された補正値
Ｘ0 〜Ｘ59を格納している。勿論、図２１に示すＲＡＭ
補正テーブルの内容は各シリンダごとに作成されてい
る。The external RAM is provided with a RAM correction table 194 for storing the correction value Xn obtained by the eccentricity measurement in sector units of each cylinder. The RAM correction table 194 has, for example, a sector number 0 as shown in FIG.
The correction values X0 to X59 measured for each area are stored with the addresses of .about.59 as addresses. Of course, the RAM shown in FIG.
The contents of the correction table are created for each cylinder.
【０１４３】ＭＰＵ２４にはＲＡＭアクセス部１９５が
設けられ、そのときのシリンダアドレスとセクタ番号に
基づいてＲＡＭ補正テーブル１９４より格納している偏
心補正値Ｘn （但し、ｎ＝０〜５９）を読み出してレジ
スタ１９６にセットし、加算点１８８における目標位置
Ｐo の補正に使用する。The MPU 24 is provided with a RAM access unit 195, which reads out the eccentricity correction value Xn (where n = 0 to 59) stored in the RAM correction table 194 based on the cylinder address and sector number at that time. It is set in the register 196 and used for correcting the target position Po at the addition point 188.
【０１４４】また、補正値更新部１９８が設けられ、レ
ジスタ１９６に読み出した前回の偏心補正値（Ｘn ）t-
1 に、現在測定されたヘッド位置Ｐn を加算して新たな
偏心補正値（Ｘn ）t を求め、ＲＡＭアクセス部１９５
によりＲＡＭ補正テーブル１９４の対応セクタ番号のア
ドレスに格納し、偏心補正値を新たな測定結果に更新す
る。Further, a correction value updating section 198 is provided, and the previous eccentricity correction value (Xn) t-
1 is added to the currently measured head position Pn to obtain a new eccentricity correction value (Xn) t, and the RAM access unit 195
And updates the eccentricity correction value to a new measurement result at the address of the corresponding sector number in the RAM correction table 194.
【０１４５】図２２は本発明のリアルタイム偏心補正に
よる補正前と補正後のトラックセンタとヘッド位置の関
係を示している。図２２（Ａ）はオントラック後の最初
のシリンダ１回転における、あるサンプリング点でのト
ラックセンタ２００に対するヘッド軌跡２０２を示して
いる。即ち、トラックセンタ２００は偏心により緩やか
に波打っており、これに対しヘッド軌跡２０２はある一
定値にあることから直線軌跡として示している。オント
ラック時にはトラックセンタ２００が目標位置Ｐo とな
る。FIG. 22 shows the relationship between the track center and the head position before and after the correction by the real-time eccentricity correction of the present invention. FIG. 22A shows the head trajectory 202 with respect to the track center 200 at a certain sampling point in the first rotation of the cylinder after on-track. That is, the track center 200 gently undulates due to eccentricity, whereas the head trajectory 202 is shown as a straight trajectory because it has a certain constant value. At the time of on-track, the track center 200 is at the target position Po.
【０１４６】ここで、１回目のサンプリング時点をｔ1
とすると、前回のサンプリング時点はｔ0 となるが、今
回が始めての偏心補正であることから、ＲＡＭ補正テー
ブル１９４の対応セクタの内容は０であり、レジスタ１
９６の前回の偏心補正値（Ｘn ）t0は０となっている。Here, the first sampling time is defined as t1
Then, the previous sampling time is t0, but since this is the first eccentricity correction, the contents of the corresponding sector of the RAM correction table 194 are 0, and the register 1
The previous eccentricity correction value (Xn) t0 of 96 is 0.
【０１４７】したがって加算点１８８は、目標位置Ｐo
そのものを補正された目標位置Ｐo'として加算点１９０
に出力する。加算点１９０にあっては、目標位置Ｐo か
ら検出されたヘッド位置Ｐn を差し引いて位置誤差ΔＰ
を求める。電流指示部１９２は位置誤差ΔＰ＝−Ｐn に
基づいた電流指示データをＤＡコンバータ３８に出力
し、位置誤差ΔＰを０とするようにヘッドの位置決め制
御を行う。Therefore, the addition point 188 is set at the target position Po
The point itself is set as the corrected target position Po 'and the addition point 190 is set.
Output to At the addition point 190, the position error ΔP is calculated by subtracting the detected head position Pn from the target position Po.
Ask for. The current instruction unit 192 outputs current instruction data based on the position error ΔP = −Pn to the DA converter 38, and performs head positioning control so that the position error ΔP becomes zero.
【０１４８】同時に、補正値更新部１９８はレジスタ１
９６の前回の偏心補正値（Ｘn ）t0にヘッド位置Ｐn を
加算して新たな偏心補正値（Ｘn ）t1を求めるが、この
とき前回の偏心補正値（Ｘ0 ）t0は０であることから、
検出されたヘッド位置Ｐn そのものを新たな偏心補正値
（Ｘn ）t1としてＲＡＭアクセス部１９５によりＲＡＭ
補正テーブル１９４の対応セクタのアドレスに格納す
る。At the same time, the correction value updating unit 198
The head position Pn is added to the 96 previous eccentricity correction value (Xn) t0 to obtain a new eccentricity correction value (Xn) t1. At this time, since the previous eccentricity correction value (X0) t0 is 0,
The detected head position Pn itself is used as a new eccentricity correction value (Xn) t1 by the RAM access unit 195 and the RAM.
It is stored at the address of the corresponding sector in the correction table 194.
【０１４９】図２２（Ｂ）は、２回目のシリンダ１回転
において同じサンプリング点でのヘッド位置決め制御を
示している。２回目については、レジスタ１９６に図２
２（Ａ）の１回目の偏心測定で得られた前回の偏心補正
値（Ｘn ）t0が読み出されている。このため、加算点１
８８および１９０により求められる位置誤差ΔＰは、そ
のとき検出されているヘッド位置をＰn とすると、 ΔＰ＝Ｐ0 −（Ｘn ）t0−Ｐn として求められ、電流指示部１９２により検出誤差ΔＰ
に応じた電流指示データをＤＡコンバータ３８に出力し
てヘッド位置決め制御を行う。図２２（Ｂ）の場合に
は、偏心補正された目標位置Ｐo'に対するヘッド軌跡２
０４の誤差は０となっており、この結果、前回の偏心補
正値（Ｘn ）t1のみの偏心補正によるヘッド位置決め状
態となっている。FIG. 22B shows head positioning control at the same sampling point in the second rotation of the cylinder. For the second time, FIG.
The previous eccentricity correction value (Xn) t0 obtained in the first eccentricity measurement of 2 (A) is read. Therefore, the addition point 1
The position error .DELTA.P obtained by 88 and 190 is obtained as .DELTA.P = P0-(Xn) t0 -Pn where Pn is the head position detected at that time.
Is output to the DA converter 38 to perform head positioning control. In the case of FIG. 22B, the head trajectory 2 with respect to the eccentrically corrected target position Po '
The error of 04 is 0, and as a result, the head is positioned by the eccentricity correction of only the previous eccentricity correction value (Xn) t1.
【０１５０】勿論、図２２（Ｂ）の状態でヘッド位置ず
れが起きて、補正された目標位置Ｐo'を外れるヘッド位
置Ｐn が得られれば、これを加えた位置誤差ΔＰによる
位置決め制御が行われる。同時に、新たに生じたヘッド
位置Ｐn を前回の偏心補正値（Ｘn ）t1に加算した新た
な偏心補正値（Ｘn ）t2を求めて、ＲＡＭ補正テーブル
１９４の対応セクタの内容を更新することになる。Of course, if a head position shift occurs in the state shown in FIG. 22B and a head position Pn that deviates from the corrected target position Po 'is obtained, positioning control based on the position error .DELTA.P added thereto is performed. . At the same time, a new eccentricity correction value (Xn) t2 obtained by adding the newly generated head position Pn to the previous eccentricity correction value (Xn) t1 is obtained, and the contents of the corresponding sector in the RAM correction table 194 are updated. .
【０１５１】図２３のフローチャートは、オントラック
時に行われる図２０に示したヘッド位置決め制御部１８
４の処理動作を示している。図２３において、シーク制
御の完了によりオントラック制御に切り替わると、まず
ステップＳ１で、ＲＡＭ補正テーブル１９４のオントラ
ックしたシリンダに含まれる全セクタの補正値（Ｘ0）
〜（Ｘn-1 ）の内容をクリアする。続いてステップＳ２
で、セクタカウンタｎの初期化を行う。初期化が済むと
ステップＳ３で、各サーボフレームにおけるヘッド位置
検出信号のサンプリングタイミングか否かチェックして
いる。FIG. 23 is a flowchart showing the operation of the head positioning controller 18 shown in FIG.
4 shows the processing operation of FIG. In FIG. 23, when the control is switched to the on-track control upon completion of the seek control, first, in step S1, the correction values (X0) of all the sectors included in the on-track cylinder in the RAM correction table 194 are determined.
Clear the contents of ~ (Xn-1). Then, step S2
Then, the sector counter n is initialized. After the initialization, in step S3, it is checked whether it is the sampling timing of the head position detection signal in each servo frame.
【０１５２】ヘッド位置検出のサンプリングタイミング
が判別されるとステップＳ４に進み、検出されたヘッド
位置Ｐn を取り込む。続いてステップＳ５で、ＲＡＭ補
正テーブル１９４よりセクタカウンタｎで指定されるア
ドレスから前回の偏心補正値（Ｘn ）t-1 を読み出す。
オントラック後の最初のシリンダ１回転については、こ
の前回補正値（Ｘn ）t-1 は０となっている。When the sampling timing for head position detection is determined, the process proceeds to step S4, and the detected head position Pn is fetched. Subsequently, in step S5, the previous eccentricity correction value (Xn) t-1 is read from the address specified by the sector counter n from the RAM correction table 194.
For the first rotation of the cylinder after on-track, the previous correction value (Xn) t-1 is zero.
【０１５３】続いてステップＳ６に進み、目標位置Ｐ0
、前回の補正値（Ｘn ）t-1 および検出されたヘッド
位置Ｐn を用いて位置誤差を求める。続いてステップＳ
７で、位置誤差ΔＰに基づく電流指示値ＩｄをＤＡコン
バータ３８に出力して、ＶＣＭの駆動によりヘッド位置
決め制御を行う。続いてステップＳ８で、前回の偏心補
正値（Ｘn ）t-1 に現在検出されているヘッド位置Ｐn
を加えて、今回測定された新たな偏心補正値（Ｘn ）t
を求め、ステップＳ９でＲＡＭ補正テーブル１９４の対
応セクタに格納して偏心補正値を更新する。Subsequently, the flow advances to step S6 to set the target position P0
, And the position error is determined using the previous correction value (Xn) t-1 and the detected head position Pn. Then step S
In step 7, the current instruction value Id based on the position error ΔP is output to the DA converter 38, and head positioning control is performed by driving the VCM. Subsequently, in step S8, the head position Pn currently detected at the previous eccentricity correction value (Xn) t-1
And a new eccentricity correction value (Xn) t measured this time.
Is obtained and stored in the corresponding sector of the RAM correction table 194 in step S9 to update the eccentricity correction value.
【０１５４】ステップＳ１０にあっては、セクタカウン
タｎが最大セクタに達したか否かチェックしており、最
大セクタに達するまではステップＳ３〜Ｓ９の処理をセ
クタごとに繰り返す。最大セクタであった場合には再び
ステップＳ２に戻り、セクタカウンタｎの初期化から同
様な処理を繰り返す。In step S10, it is checked whether or not the sector counter n has reached the maximum sector. The processes of steps S3 to S9 are repeated for each sector until the sector counter n reaches the maximum sector. If it is the maximum sector, the process returns to step S2, and the same processing is repeated from the initialization of the sector counter n.
【０１５５】図２３の処理にあっては、ＲＡＭ補正テー
ブル１９４の更新に使用する新たな偏心補正値（Ｘn ）
t として前回の偏心補正値（Ｘn ）t-1 に現時点で検出
されたヘッド位置Ｐn をそのまま加えているが、ヘッド
位置Ｐn をそのまま加える更新を行うと定常的な偏心要
因以外の外乱分も加わってしまうことから、ヘッド位置
Ｐn に次のような制限を加えることが望ましい。In the processing of FIG. 23, a new eccentricity correction value (Xn) used for updating the RAM correction table 194
Although the currently detected head position Pn is added as it is to the previous eccentricity correction value (Xn) t-1 as t, if the update is performed by adding the head position Pn as it is, a disturbance other than the steady eccentricity factor is also added. Therefore, it is desirable to limit the head position Pn as follows.
【０１５６】第１の方法は、ヘッド位置Ｐn に１以下の
値をもつ係数Ｋを掛け合わせて重み付けを行って加算す
る方法である。第２の方法は、隣接するセクタで得られ
たヘッド位置と組み合わせ、検出されたヘッド位置の平
均値を求めて加算する方法である。更に第３の方法は、
加算するヘッド位置に限界値を定め、限界値を越えるヘ
ッド位置Ｐn が得られた場合には限界値を加算する方法
である。The first method is a method in which the head position Pn is multiplied by a coefficient K having a value of 1 or less, weighted, and added. The second method is a method in which the average value of the detected head positions is obtained by combining the head positions obtained in the adjacent sectors and added. A third method is
In this method, a limit value is set for the head position to be added, and if a head position Pn exceeding the limit value is obtained, the limit value is added.
【０１５７】このように、ヘッド位置に制限を加えて、
前回の偏心補正値に加えて新たな偏心補正値を求めるこ
とで、外乱による一時的な偏心分を偏心補正値に取り込
んでしまうことを抑制できる。As described above, by limiting the head position,
By obtaining a new eccentricity correction value in addition to the previous eccentricity correction value, it is possible to prevent the temporary eccentricity due to disturbance from being taken into the eccentricity correction value.
【０１５８】また図２３の処理にあっては、ステップＳ
１でオントラック時の最初にＲＡＭ補正テーブル１９４
の内容を全てクリアした後に処理を開始しているが、こ
の最初のクリアを行わず、前回のオントラック時の最後
に測定されている偏心補正値を第１回目に使用した位置
決め補正を行うようにしてもよい。In the processing shown in FIG.
1 at the time of the on-track first RAM correction table 194
The processing is started after clearing all the contents of the above, but the first clearing is not performed, and the positioning correction using the eccentricity correction value measured last at the time of the previous on-track for the first time is performed. It may be.
【０１５９】当然のことながら、現在セクタの補正値を
読出して補正動作を行っていたのでは、既にずれている
セクタに対し補正を行うことになり、遅れが生じ、補正
動作が正常に行われない。そこで、図２０のＲＡＭアク
セス部１９５によるＲＡＭ補正テーブル１９４からの偏
心補正値の読出しは、現在セクタに対し何セクタか先行
したセクタの読出しを行う。これは補正動作の遅れを考
慮したものである。As a matter of course, if the correction operation is performed by reading the correction value of the current sector, the correction is performed for the sector which has already been shifted, which causes a delay and the correction operation is performed normally. Absent. Therefore, the reading of the eccentricity correction value from the RAM correction table 194 by the RAM access unit 195 in FIG. 20 is performed by reading a sector that is several sectors ahead of the current sector. This takes into account the delay in the correction operation.
【０１６０】６．セクタサイズの可変制御 セクタサーボ方式を採用したディスク装置にあっては、
シリンダ上に一定間隔でサーボフレームが固定的にフォ
ーマッティングされており、基本的にはサーボフレーム
間隔でセクタサイズが固定的に決まることになる。即
ち、セクタマークの終端検出に同期してセクタパルスを
発生することになる。6. Variable control of sector size In a disk drive that employs the sector servo method,
Servo frames are fixedly formatted at fixed intervals on the cylinder, and basically the sector size is fixedly determined by the servo frame intervals. That is, a sector pulse is generated in synchronization with the detection of the end of the sector mark.
【０１６１】しかしながら固定セクタサイズにあって
は、読み書きするデータブロックのサイズが固定される
等の種々の問題が起きることから、セクタサイズの可変
が必要であり、したがって物理的なサーボフレームに依
存することなく、必要に応じて任意のタイミングでセク
タサイズを決めるセクタパルスを発生する必要がある。However, in the case of a fixed sector size, various problems such as a fixed size of a data block to be read / written occur. Therefore, it is necessary to change the sector size, and thus it depends on a physical servo frame. Therefore, it is necessary to generate a sector pulse for determining the sector size at an arbitrary timing as needed.
【０１６２】本発明のディスク装置にあっては、簡単な
ファームウェアによってセクタサイズの可変を可能とす
るセクタパルスの発生機能を備える。The disk drive of the present invention has a function of generating a sector pulse that enables the sector size to be varied by simple firmware.
【０１６３】図２４は可変セクタサイズを実現するため
の本発明のディスク装置の実施例を示す。図２４におい
て、ＭＰＵ２４に対し３つの制御レジスタ２１６，２１
８，２２０が設けられている。制御レジスタ２１６，２
１８，２２０には、あるサーボフレームの例えば終端を
起点に、次にセクタパルスを発生する位置を決める時間
データが格納される。制御レジスタ２１６，２１８，２
２０の出力は、セレクト回路２２２でいずれか１つが選
択され、一致検出回路２２４に与えられる。FIG. 24 shows an embodiment of the disk drive of the present invention for realizing a variable sector size. In FIG. 24, the MPU 24 has three control registers 216, 21
8, 220 are provided. Control registers 216, 2
18 and 220, time data for determining a position where a next sector pulse is generated starting from, for example, the end of a certain servo frame is stored. Control registers 216, 218, 2
Any one of the outputs 20 is selected by the select circuit 222 and applied to the match detection circuit 224.
【０１６４】一方、一致検出回路２２４に対してはカウ
ンタ２１４の計数結果が入力されている。カウンタ２１
４はサーボフレームの終端検出に基づき、ＭＰＵ２４に
よりリセットされて、その時点から基準クロックＣＬＫ
の計数を開始する。一致検出回路２２４はセレクト回路
２２２で選択された制御レジスタ２１６，２１８，２２
０のいずれかの時間データ、具体的には基準クロックＣ
ＬＫの数で定義された時間データとカウンタ２１４の計
数値とを比較する。On the other hand, the counting result of the counter 214 is input to the coincidence detecting circuit 224. Counter 21
4 is reset by the MPU 24 based on the detection of the end of the servo frame, and from that point on, the reference clock CLK
Start counting. The coincidence detection circuit 224 controls the control registers 216, 218, and 22 selected by the selection circuit 222.
0 time data, specifically, the reference clock C
The time data defined by the number of LKs and the count value of the counter 214 are compared.
【０１６５】カウンタ計数値がレジスタ設定時間に一致
すると、一致検出回路２２４は、一致出力をパルス発生
回路２２６に出力し、セクタパルスの発生を行わせる。
セクタパルスのパルス幅は固定的に決めてもよいし、Ｍ
ＰＵ２４の制御で管理するようにしてもよい。When the counter count value matches the register set time, the match detection circuit 224 outputs a match output to the pulse generation circuit 226 to generate a sector pulse.
The pulse width of the sector pulse may be fixed, or M
The management may be performed under the control of the PU 24.
【０１６６】図２５は図２４の実施例による可変セクタ
サイズとするためのセクタパルスの発生を示している。
図２５（Ａ）に示すサーボフレーム２４６の読取処理に
おいて、サーボフレーム２４６に続いて図２６（Ｂ）に
示すようにセクタパルス２５０および２５２を発生した
い場合には、サーボフレーム２４６からのオフセット値
として各セクタパルス２５０，２５２の位置までの時間
Ｔ１，Ｔ２を算出し、制御レジスタ２１６および２１８
に時間データＴ１，Ｔ２をセットする。FIG. 25 shows the generation of a sector pulse for achieving a variable sector size according to the embodiment of FIG.
In the reading process of the servo frame 246 shown in FIG. 25A, when it is desired to generate the sector pulses 250 and 252 following the servo frame 246 as shown in FIG. Times T1 and T2 up to the positions of the sector pulses 250 and 252 are calculated, and the control registers 216 and 218
Are set to time data T1 and T2.
【０１６７】この時間データＴ１，Ｔ２のセットが済む
と、ＭＰＵ２４はセレクト回路２２２によりレジスタ２
１６をセレクトして時間データＴ１を一致検出回路２２
４にセットする。カウンタ２１４は例えばサーボフレー
ム２４６の読取終了でリセットされて基準クロックＣＬ
Ｋの計数を開始し、カウンタ２１４の計数値が時間デー
タＴ１に一致すると、一致出力によりパルス発生回路２
２６よりセクタパルス２５０を発生させる。When the time data T1 and T2 are set, the MPU 24 operates the register 2 by the select circuit 222.
16 to select the time data T1 and the match detection circuit 22.
Set to 4. The counter 214 is reset when the reading of the servo frame 246 is completed, for example, and the reference clock CL is reset.
When the counting of K is started and the count value of the counter 214 matches the time data T1, the pulse generation circuit 2
26 generates a sector pulse 250.
【０１６８】セクタパルス２５０の発生が済むと、ＭＰ
Ｕ２４はセレクト回路２２２により次のレジスタ２１８
を選択して時間データＴ２を一致検出回路２２４にセッ
トする。このため、一致検出回路２２４はカウンタ２１
４の値が時間データＴ２に一致したとき一致出力を生じ
て、パルス発生回路２２６よりセクタパルス２５２を出
力する。After the generation of the sector pulse 250, the MP
U24 is supplied to the next register 218 by the selection circuit 222.
And sets the time data T2 in the coincidence detection circuit 224. For this reason, the coincidence detection circuit 224
When the value of 4 coincides with the time data T2, a coincidence output is generated, and the pulse generation circuit 226 outputs a sector pulse 252.
【０１６９】図２６は、本発明の可変セクタサイズの制
御を利用して、データブロックがサーボフレームによっ
て２つの領域に分離されるデータスプリット発生時のセ
クタパルスの発生制御を示している。FIG. 26 shows the generation control of the sector pulse at the time of the occurrence of the data split in which the data block is divided into two regions by the servo frame by utilizing the control of the variable sector size of the present invention.
【０１７０】図２６（Ａ）はシリンダ記録状態を示す。
ここで書込ブロックデータがサーボフレーム間隔で決ま
る固定セクタサイズを越えていた場合、固定セクタサイ
ズでデータ２３２，２３６に分割し、サーボフレーム２
２８とＩＤ２３０に続いてデータ２３２を記録し、次の
サーボフレーム２３４の後ろにスプリットされた残りの
データ２３６を記録する。そしてスプリットされたデー
タ２３６の後ろが次のセクタとなって、ＩＤ２３８およ
びデータ２４０が格納される。FIG. 26A shows a cylinder recording state.
If the write block data exceeds the fixed sector size determined by the servo frame interval, the write block data is divided into data 232 and 236 with the fixed sector size, and the servo frame 2
Data 232 is recorded following 28 and ID 230, and the remaining split data 236 is recorded after the next servo frame 234. After the split data 236 is the next sector, and the ID 238 and the data 240 are stored.
【０１７１】このような場合には、図２６（Ｂ）に示す
ようにサーボフレーム２２８の直後にセクタパルス２４
２を発生し、次のセクタパルスはサーボフレーム２３４
の直後ではなく、スプリットされたデータ２３６の終了
位置に続いてセクタパルス２４４を発生しなければなら
ない。In such a case, as shown in FIG. 26B, the sector pulse 24 immediately follows the servo frame 228.
2 and the next sector pulse is the servo frame 234
Not immediately after the end of the split data 236, the sector pulse 244 must be generated.
【０１７２】このようなセクタパルスを発生するために
は、図２６（Ａ），（Ｂ）に示した最初のレジスタ２１
６に対する時間データＴ１はＴ１＝０であり、次のセク
タパルスを発生するための時間データＴ２はデータ２３
６にギャップ間隔を加算した時間データであり、この時
間データＴ２をサーボフレーム２３４に対する制御レジ
スタ２１６にセットする。In order to generate such a sector pulse, the first register 21 shown in FIGS.
6 is T1 = 0, and the time data T2 for generating the next sector pulse is data 23.
6, which is the time data obtained by adding the gap interval to the control frame 216. This time data T2 is set in the control register 216 for the servo frame 234.
【０１７３】この時間データＴ１の制御レジスタ２１６
に対するセットにより、サーボフレーム２２８の読取終
了でカウンタ２１４をリセットして基準クロックＣＬＫ
の計数動作を開始させれば、セレクト回路２２２による
時間データＴ１の選択で一致検出回路２２４が一致出力
を生ずると、パルス発生回路２２６より最初のセクタパ
ルス２４２が出力される。Control register 216 for this time data T1
At the end of reading of the servo frame 228, the counter 214 is reset and the reference clock CLK
When the coincidence detection circuit 224 generates a coincidence output by selecting the time data T1 by the selection circuit 222, the pulse generation circuit 226 outputs the first sector pulse 242.
【０１７４】続いて時間データＴ２の制御レジスタ２１
６に対するセットにより、サーボフレーム２３４の読取
終了でカウント２１４をリセットして基準クロックＣＬ
Ｋの計数動作を開始させれば、セレクト回路２２２によ
る時間データＴ２の選択で一致検出回路２２４が一致出
力を生じたとき、パルス発生回路２２６よりセクタパル
ス２４４が出力される。Subsequently, the control register 21 for the time data T2
6, the count 214 is reset at the end of reading the servo frame 234, and the reference clock CL
When the counting operation of K is started, when the coincidence detection circuit 224 generates a coincidence output by the selection of the time data T2 by the selection circuit 222, the sector pulse 244 is output from the pulse generation circuit 226.
【０１７５】更に図２６（Ｃ）はリードゲートを示した
もので、サーボフレーム２２８，２３４の期間にわたっ
てゲート禁止が掛かり、それ以外のゲート有効期間にお
いてＩＤおよびデータのリード動作が可能となる。FIG. 26C shows a read gate. The gate is inhibited during the periods of the servo frames 228 and 234, and the ID and data can be read during other gate valid periods.
【０１７６】図２７は不良セクタに対するセクタスリッ
プ処理のためのセクタパルスの発生処理を示している。
シリンダ上で媒体不良に伴う不良セクタが検出された場
合には、不良セクタについてはセクタパルスを発生しな
いことで、不良セクタを意識することなく連続的なリー
ド動作またはライト動作ができる。FIG. 27 shows a process of generating a sector pulse for a sector slip process for a defective sector.
When a defective sector due to a medium defect is detected on the cylinder, a continuous read operation or a write operation can be performed without considering the defective sector by not generating a sector pulse for the defective sector.
【０１７７】したがって図２４に示したＭＰＵ２４にあ
っては、指定されたシリンダアドレスのシーク完了でオ
ントラック制御となった際に、予め準備されている不良
セクタの管理テーブルを参照し、不良セクタを示すセク
タ番号のタイミングで例えば制御レジスタ２２０に示す
ように不良セクタでセクタパルスを発生させないための
時間データをセットする。Therefore, in the MPU 24 shown in FIG. 24, when the on-track control is performed upon completion of the seek of the specified cylinder address, the MPU 24 refers to the management table of the defective sector prepared in advance to determine the defective sector. At the timing of the indicated sector number, for example, as shown in the control register 220, time data for preventing a sector pulse from being generated in a defective sector is set.
【０１７８】図２４の実施例では、制御レジスタ２２０
にレジスタ最大値「ＦＦＦＦ」をセットしている。この
設定時間「ＦＦＦＦ」は、サーボフレームで決まるセク
タサイズを越える時間データである。したがって、セレ
クト回路２２２でレジスタ２２０の時間データ「ＦＦＦ
Ｆ」を選択して一致検出回路２２４にセットしても、サ
ーボフレームの読取終了でリセットしたカウンタ２１４
の計数値は不良セクタの間に時間データ「ＦＦＦＦ」に
一致することはなく、不良セクタについて一致検出出力
が得られないことでセクタパルスの発生が禁止されるこ
とになる。In the embodiment shown in FIG.
Is set to the register maximum value "FFFF". The set time “FFFF” is time data exceeding the sector size determined by the servo frame. Therefore, the time data “FFF” of the register 220 is
Even if “F” is selected and set in the coincidence detection circuit 224, the counter 214 reset at the end of the reading of the servo frame.
Does not coincide with the time data “FFFF” during the defective sector, and the generation of a sector pulse is prohibited because no coincidence detection output is obtained for the defective sector.
【０１７９】図２７（Ａ）はサーボフレームの読取りを
示し、特定の位置に不良セクタ２５４が存在している。
このような不良セクタ２５４については、セクタ番号に
対応してセクタパルスの発生を禁止するための時間デー
タ「ＦＦＦＦ」がセットされる。これによって不良セク
タ２５４の部分でセクタパルスの発生が図２７（Ｂ）に
示すように禁止できる。FIG. 27A shows the reading of a servo frame, in which a defective sector 254 exists at a specific position.
For such a defective sector 254, time data “FFFF” for inhibiting generation of a sector pulse is set in accordance with the sector number. As a result, generation of a sector pulse in the defective sector 254 can be prohibited as shown in FIG.
【０１８０】セクタパルスが不良セクタ２５４で発生し
なければ、図２７（Ｃ）に示すようにリードゲートはサ
ーボフレームの最初のセクタマークでリセットされ、セ
クタパルスの発生でセットされるゲート信号となり、不
良セクタ２５４を意識することなくリード動作ができ
る。ライト動作も同様である。この結果、不良セクタ２
５４が存在したときに従来行っていた交替領域に移動し
てデータを読み書きするための交替処理が不要となり、
アクセス性能を大幅に向上できる。図２７（Ｃ）はリー
ドゲートを示すが、ライトゲートについても同様であ
る。If a sector pulse is not generated in the defective sector 254, the read gate is reset by the first sector mark of the servo frame as shown in FIG. 27C, and becomes a gate signal set by the generation of the sector pulse. The read operation can be performed without being aware of the bad sector 254. The same applies to the write operation. As a result, bad sector 2
When 54 exists, it is unnecessary to perform a replacement process for reading and writing data by moving to a replacement area which has been conventionally performed,
Access performance can be greatly improved. FIG. 27C shows a read gate, but the same applies to a write gate.
【０１８１】図２８はデジタル・エラーテストにおける
セクタパルスの発生処理を示している。ディスク媒体の
デジタル・エラーテストにあっては、サーボフレームの
直後に１回ずつセクタパルスを発生させる必要がある。
したがって図２４の実施例にあっては、ＭＰＵ２４はデ
ジタル・エラーテストの制御コマンドを受けると、例え
ば制御レジスタ２１６にサーボフレームの読取終了直後
のセクタパルスの発生を行わせるため、時間データＴ＝
０をセットする。FIG. 28 shows a process of generating a sector pulse in a digital error test. In a digital error test of a disk medium, a sector pulse must be generated once immediately after a servo frame.
Therefore, in the embodiment of FIG. 24, when the MPU 24 receives the control command of the digital error test, the MPU 24 causes the control register 216 to generate a sector pulse immediately after the completion of the reading of the servo frame.
Set 0.
【０１８２】そしてセレクト回路２２２は固定的にレジ
スタ２１６の値を選択して一致検出回路２２４に出力す
る。このようなセット状態においては、ＭＰＵ２４はサ
ーボフレームの読取終了ごとにカウンタ２１４をリセッ
トして計数動作を繰り返すと、一致検出回路２２４は最
初のリセットタイミングで一致出力を生じ、サーボフレ
ームの読取終了に同期してパルス発生回路２２６がその
都度セクタパルスを発生するようになる。The select circuit 222 fixedly selects the value of the register 216 and outputs it to the coincidence detecting circuit 224. In such a set state, when the MPU 24 resets the counter 214 every time the reading of the servo frame is completed and repeats the counting operation, the coincidence detecting circuit 224 generates a coincidence output at the first reset timing, and at the end of the reading of the servo frame. Synchronously, the pulse generation circuit 226 generates a sector pulse each time.
【０１８３】このため、図２８（Ａ）のサーボフレーム
に対しデジタル・エラーテストの際には、図２８（Ｂ）
に示すように１対１に対応してセクタパルスが発生し、
図２８（Ｃ）に示すサーボフレームの間の全セクタ区間
に亘るデジタルエラー・ライトテスト信号または図２８
（Ｄ）のデジタルエラー・リードテスト信号に基づいた
テストゲートの設定ができる。このようなデジタル・エ
ラーテストによってサーボフレームを除く全領域のエラ
ーテストができ、終了後の通常のリードライトにおける
セクタサイズの可変設定に適切に対応できる。Therefore, when a digital error test is performed on the servo frame shown in FIG.
Sector pulses are generated in a one-to-one correspondence as shown in FIG.
A digital error / write test signal over the entire sector section between servo frames shown in FIG.
The test gate can be set based on the digital error read test signal (D). By such a digital error test, an error test can be performed on all areas except for the servo frame, and it is possible to appropriately cope with the variable setting of the sector size in normal read / write after completion.
【０１８４】図２９のフローチャートはデータスプリッ
ト処理、不良セクタのスリップ処理、更にデジタル・エ
ラーテストを含めたセクタパルスの発生処理を示してい
る。図２９において、まずステップＳ１で、サーボフレ
ームの読取りでセクタ番号を読み出し、ステップＳ２
で、セクタパルスの発生が必要か否かチェックする。セ
クタパルスの発生が必要であればステップＳ３に進み、
デジタル・エラーテストモードか否かチェックする。The flowchart of FIG. 29 shows the data split processing, the slip processing of the defective sector, and the generation processing of the sector pulse including the digital error test. In FIG. 29, first, in step S1, a sector number is read by reading a servo frame, and in step S2
Then, it is checked whether generation of a sector pulse is necessary. If it is necessary to generate a sector pulse, the process proceeds to step S3,
Check whether or not the digital error test mode is set.
【０１８５】ディスク装置の電源投入に伴う初期診断の
際には、デジタル・エラーテストモードが設定されてい
ることから、ステップＳ４に進み、セクタパルス発生用
のレジスタにデジタル・エラーテストモード時の時間デ
ータをセットし、図２８に示したようなセクタパルスを
サーボフレームごとに発生させる。At the time of the initial diagnosis upon turning on the power of the disk device, since the digital error test mode has been set, the process proceeds to step S4, and the register for sector pulse generation stores the time in the digital error test mode. Data is set, and a sector pulse as shown in FIG. 28 is generated for each servo frame.
【０１８６】電源投入に伴う立上げ終了後の通常状態に
あっては、デジタル・エラーテストモードは解除されて
いることから、ステップＳ３からＳ５に進む。ここで、
上位装置からリードまたはライトが要求されたデータブ
ロックがサーボフレームで決まるセクタサイズを越えて
いた場合には、可変セクタサイズとするためにセクタサ
イズ発生位置を示す位置データ（時間データ）を１また
は複数、レジスタにセットする。In the normal state after the start-up upon power-on, since the digital error test mode has been released, the process proceeds from step S3 to S5. here,
If the data block requested to be read or written by the host device exceeds the sector size determined by the servo frame, one or more pieces of position data (time data) indicating the sector size occurrence position are set in order to obtain a variable sector size. , Set in the register.
【０１８７】続いてステップＳ６で、不良セクタに対す
るセクタスリップの存在の有無をチェックする。セクタ
スリップが存在しなければ、ステップＳ５でセットした
データに基づくセクタパルスの発生を行う。Subsequently, in step S6, it is checked whether or not there is a sector slip with respect to the defective sector. If there is no sector slip, a sector pulse is generated based on the data set in step S5.
【０１８８】ステップＳ６でセクタスリップを必要とす
る不良セクタが存在していた場合にはステップＳ７に進
み、スリップ対象となるセクタ番号が得られたサーボフ
レームの読取処理の際にセクタパルスを発生させない位
置データ例えばレジスタ最大値となる時間データをセク
タパルス発生用のレジスタにセットし、不良セクタでの
セクタパルスの発生を禁止してセクタスリップを行わせ
るようになる。If there is a defective sector that requires a sector slip in step S6, the process proceeds to step S7, where no sector pulse is generated during the reading process of the servo frame in which the sector number to be slipped is obtained. The position data, for example, the time data at which the register has the maximum value is set in the register for generating the sector pulse, and the generation of the sector pulse in the defective sector is prohibited to perform the sector slip.
【０１８９】このようなセクタパルスの発生を可変制御
することで任意の位置にセクタパルスが発生でき、特に
定密度記録方式（ＣＤＲ方式）を採用したディスク装置
においては有効となる。また、不良セクタに対するセク
タパルスの発生を禁止するセクタスリップ処理によっ
て、不良セクタを意識することなくライト動作またはリ
ード動作ができ、従来の不良セクタに対し交替処理を行
っていた場合に比べ、リードライトのアクセス性能を向
上できる。By variably controlling the generation of such a sector pulse, a sector pulse can be generated at an arbitrary position, which is particularly effective in a disk device employing a constant density recording system (CDR system). In addition, by performing a sector slip process that inhibits generation of a sector pulse for a bad sector, a write operation or a read operation can be performed without being aware of the bad sector. Access performance can be improved.
【０１９０】更に、初期化立上げ時のデジタル・エラー
テストにおいて、サーボフレーム終了直後に固定的にセ
クタパルスを発生させることで、サーボフレームの間に
無試験部分となるギャップを生ずることなく、必要な全
領域のデジタル・ライトエラーテスト、デジタル・リー
ドエラーテストが実現でき、通常のリードライト動作で
行われるセクタサイズの可変設定に適切に対応できる。Further, in the digital error test at the time of initialization and start-up, by generating a sector pulse fixedly immediately after the end of a servo frame, it is possible to prevent a gap which is a non-test portion between servo frames from occurring. Digital write error test and digital read error test of the entire area can be realized, and it is possible to appropriately cope with the variable setting of the sector size performed in the normal read / write operation.
【０１９１】また図２４の実施例は、サーボフレームの
終端検出を基準にセクタパルスの発生時間を決めている
が、セクタマークの検出時点などサーボフレーム内の任
意の位置を基準にセクタパルスの発生時間を決めてもよ
い。In the embodiment shown in FIG. 24, the generation time of the sector pulse is determined based on the detection of the end of the servo frame. However, the generation of the sector pulse is determined based on an arbitrary position in the servo frame such as the detection time of the sector mark. You may decide the time.
【０１９２】尚、上記の実施例はディスク媒体を１枚用
いたディスク装置を例にとるものであったが、ディスク
媒体の数は必要に応じて適宜に増やすことができる。Although the above embodiment has been described with reference to an example of a disk device using one disk medium, the number of disk media can be increased as needed.
【０１９３】また本発明は、クロック周波数を半径方向
に分割したゾーン毎に可変する定密度録方式（ＣＤＲ方
式）と、全シリンダにつきクロック周波数を一定とした
定角速度記録方式（ＣＶＲ）の両方につき、そのまま適
用できる。更に、本発明はは、実施例による数値限定は
受けない。The present invention provides both a constant-density recording system (CDR system) in which the clock frequency is varied for each zone divided in the radial direction and a constant angular velocity recording system (CVR) in which the clock frequency is constant for all cylinders. , Can be applied as is. Furthermore, the present invention is not limited by numerical values according to the embodiments.
【０１９４】[0194]
【発明の効果】以上説明してきたように本発明によれ
ば、サーボフレームに記録したセクタマークおよびグレ
ーコードの検出に読取信号のピーク検出と極性検出の両
方を組み合わせることで、短い記録長であっても確実に
セクタマークおよびグレーコードを検出できる。このた
め、検出率を低下させることなくサーボフレームにおけ
る記録長を低減でき、セクタサーボ方式におけるフォー
マット効率を高めてディスク媒体の記憶容量を増加でき
る。As described above, according to the present invention, a short recording length can be obtained by combining both the peak detection and the polarity detection of the read signal with the detection of the sector mark and the gray code recorded in the servo frame. Thus, the sector mark and the gray code can be reliably detected. For this reason, the recording length in the servo frame can be reduced without lowering the detection rate, and the format efficiency in the sector servo method can be increased to increase the storage capacity of the disk medium.
【０１９５】またオントラック制御におけるセクタサー
ボを利用した偏心補正をリアルタイムで行うことで、温
度変動があってもトラッキング制御の精度を大幅に向上
でき、トラック記録密度を高くしてもオントラックエラ
ーを起こすことなくリードまたはライト動作を確実にで
きる。Also, by performing eccentricity correction using sector servo in on-track control in real time, the accuracy of tracking control can be greatly improved even if there is a temperature fluctuation, and an on-track error occurs even if the track recording density is increased. The read or write operation can be ensured without any problem.
【０１９６】更にサーボフレームで決まる固定的なセク
タパルスの発生に拘束されることなく、任意のセクタ長
となるようにセクタパルスが発生でき、ブロックデータ
を分割して読み書きするスプリット記録、不良セクタを
飛ばすスリップ処理、初期化時のデジタル・エラーテス
トの際のサーボフレームに同期した固定的なセクタパル
スの発生など、必要に応じて任意のタイミングで簡単に
セクタパルスの可変発生ができる。Furthermore, a sector pulse can be generated so as to have an arbitrary sector length without being restricted by generation of a fixed sector pulse determined by a servo frame. It is possible to easily generate a variable sector pulse at an arbitrary timing as required, such as a skipping process of skipping, generation of a fixed sector pulse synchronized with a servo frame at the time of a digital error test at the time of initialization.
【０１９７】また以上のように、本発明によれば、無駄
な処理はできるだけ削減し、精度向上に必要な処理を重
点的に行うことで、実質的な処理効率を高めて小型ディ
スク装置への適用を可能にする。As described above, according to the present invention, useless processing is reduced as much as possible, and processing necessary for improving the accuracy is focused on, thereby substantially improving the processing efficiency and improving the performance of a small disk drive. Enable application.
【図１】本発明の原理説明図FIG. 1 is a diagram illustrating the principle of the present invention.
【図２】本発明の全体構成を示したブロック図FIG. 2 is a block diagram showing the overall configuration of the present invention.
【図３】本発明のサーボフレームのフォーマット説明図FIG. 3 is an explanatory diagram of a format of a servo frame according to the present invention.
【図４】図３のサーボフレームの読取信号の説明図FIG. 4 is an explanatory diagram of a read signal of the servo frame of FIG. 3;
【図５】図３のサーボ領域の記録状態とヘッド位置信号
の検出を示した説明図FIG. 5 is an explanatory diagram showing a recording state of a servo area in FIG. 3 and detection of a head position signal.
【図６】図２のサーボ復調回路の実施例を示したブロッ
ク図FIG. 6 is a block diagram showing an embodiment of the servo demodulation circuit of FIG. 2;
【図７】図６のセクタマーク検出回路の実施例を示した
ブロック図FIG. 7 is a block diagram showing an embodiment of the sector mark detection circuit of FIG. 6;
【図８】図７のピークパターン比較部の実施例を示した
ブロック図FIG. 8 is a block diagram showing an embodiment of a peak pattern comparison unit in FIG. 7;
【図９】図６のピークパターン比較部に設定する基準シ
ーケンスのパターンを示した説明図FIG. 9 is an explanatory diagram showing a pattern of a reference sequence set in a peak pattern comparing unit in FIG. 6;
【図１０】図６の極性パターン比較部に設定する基準シ
ーケンスのパターンを示した説明図FIG. 10 is an explanatory diagram showing a pattern of a reference sequence set in a polarity pattern comparing unit in FIG. 6;
【図１１】図６におけるセクタマーク読取信号から検出
するピーク検出パルス及び極性信号を示したタイミング
チャート11 is a timing chart showing a peak detection pulse and a polarity signal detected from the sector mark read signal in FIG.
【図１２】図６におけるセクタマーク読取信号に対する
ピーク検出パルス及び極性信号の同期化を示したタイミ
ングチャート12 is a timing chart showing synchronization of a peak detection pulse and a polarity signal with respect to a sector mark read signal in FIG.
【図１３】図６のグレーコード検出回路の実施例を示し
たブロック図FIG. 13 is a block diagram showing an embodiment of the gray code detection circuit of FIG. 6;
【図１４】図１３の実施例におけるグレーコード読取信
号から検出するピーク検出パルスと極性信号のタイミン
グチャート14 is a timing chart of a peak detection pulse and a polarity signal detected from a gray code read signal in the embodiment of FIG.
【図１５】正常読取時のグレーコード検出を示したタイ
ミングチャートFIG. 15 is a timing chart showing gray code detection during normal reading.
【図１６】ステート０の読取信号欠落時のグレーコード
検出を示したタイミングチャートFIG. 16 is a timing chart showing gray code detection when a read signal is missing in state 0;
【図１７】ステート３の読取信号欠落時のグレーコード
検出を示したタイミングチャートFIG. 17 is a timing chart showing gray code detection when a read signal is missing in state 3;
【図１８】読取信号に進み位相シフトが起きた時のグレ
ーコード検出を示したタイミングチャートFIG. 18 is a timing chart showing gray code detection when a phase shift occurs in a read signal;
【図１９】読取信号に遅れ位相シフトが起きた時のグレ
ーコード検出を示したタイミングチャートFIG. 19 is a timing chart showing gray code detection when a delayed phase shift occurs in a read signal.
【図２０】オントラック時にリアルタイムで偏心を測定
して補正する本発明の実施例を示したブロック図FIG. 20 is a block diagram showing an embodiment of the present invention for measuring and correcting eccentricity in real time during on-track.
【図２１】偏心補正値を格納したＲＡＭ補正テーブルの
説明図FIG. 21 is an explanatory diagram of a RAM correction table storing eccentricity correction values.
【図２２】ヘッド軌跡とトラックセンタについてリアル
タイム偏心測定と補正の様子を示した説明図FIG. 22 is an explanatory diagram showing a state of real-time eccentricity measurement and correction for a head locus and a track center.
【図２３】図２０の偏心測定と補正処理を示したフロー
チャートFIG. 23 is a flowchart showing the eccentricity measurement and correction processing of FIG. 20;
【図２４】可変セクタサイズとなるようにセクタパルス
を発生する本発明の実施例を示したブロック図FIG. 24 is a block diagram showing an embodiment of the present invention for generating a sector pulse so as to have a variable sector size.
【図２５】図２４によるセクタパルスの発生制御の説明
図FIG. 25 is an explanatory diagram of generation control of a sector pulse according to FIG. 24;
【図２６】データスプリットのためのセクタパルスの発
生を示したタイミングチャートFIG. 26 is a timing chart showing generation of a sector pulse for data splitting;
【図２７】不良セクタのスリップ処理に用いるセクタパ
ルスの発生を示したタイミングチャートFIG. 27 is a timing chart showing generation of a sector pulse used for a slip process of a bad sector.
【図２８】デジタル・エラー・テスト時のセクタパルス
の発生を示したタイミングチャートFIG. 28 is a timing chart showing generation of a sector pulse during a digital error test.
【図２９】図２４のセクタパルスの発生処理を示したフ
ローチャートFIG. 29 is a flowchart showing a process of generating a sector pulse shown in FIG. 24;
１０：ディスクエンクロージャ １２：ドライブコントローラ １４：ヘッド部 １５：リードヘッド １６：ライトヘッド １８：ヘッドＩＣ回路 ２０：ボイスコイルモータ（ＶＣＭ） ２２：スピンドルモータ ２４：ＭＰＵ ２６：ＥＰＲＯＭ ２８：ＤＲＲＭ ３０：インタフェース回路 ３１：キャッシュコントローラ ３２：バッファメモリ ３３：キャッシュメモリ ３４：ＰＷＭ回路 ３６，４０：ドライバ ３８：ＤＡコンバータ ４２：ＡＧＣアンプ ４４：イコライザ回路 ４６：最尤回路 ４８：ＶＦＯ回路 ５０：エンコーダ／デコーダ ５２：ハードディスクコントローラ ５４：ピークホールド回路 ５５：ＡＤコンバータ ５６：サーボフレーム復調回路 ５８：ＭＰＵバス ６０−０〜６０−５９：サーボフレーム ６２−０〜６２−５９：データフレーム ６４：Ｒ／Ｗリカバリ領域 ６６：セクタマーク領域 ６８：グレーコード領域 ７０：インデックス領域 ７２：ＡＧＣ領域 ７４：サーボ領域 ７６：第１フィールド（Ａ） ７８：第２フィールド（Ｂ） ８０：第３フィールド（Ｃ） ８２：第４フィールド（Ｄ） ８４：ギャップ領域（パッド領域） ８６，８８：ダミー領域 ９０：ピーク検出回路 ９２：極性検出回路 ９４：同期化回路 ９６：セクタマーク検出回路 ９８：グレーコード検出回路 １００：セクタパルス発生回路 １０２，１１２：シーケンスラッチ回路 １０４，１０６，１０８，１１０：ピークパターン比較
部 １１４，１１６，１１８，１２０：極性パターン比較部 １２２，１２４，１２６，１２８，１４４，１４６，１
５２，１５４，１５８，１６２：ＡＮＤ回路 １３０：制御レジスタ １３８：ステータスカウンタ １４０，１４２：プリセットレジスタ １４８，１６８：反転回路 １５０，１５６，１６６：ＯＲ回路 １６０：１６４：ラッチ回路 １７０：シフトレジスタ １８４：ヘッド位置決め制御部 １８５：ヘッド位置検出部 １８６：目標位置設定部 １８８，１９０：加算点 １９２：電流指示部 １９４：ＲＡＭ補正テーブル １９６：レジスタ １９８：補正値更新部 ２１４：カウンタ ２１６，２１８，２２０：制御レジスタ ２２２：セレクト回路 ２２４：一致検出回路 ２２６：パルス発生回路10: Disk enclosure 12: Drive controller 14: Head unit 15: Read head 16: Write head 18: Head IC circuit 20: Voice coil motor (VCM) 22: Spindle motor 24: MPU 26: EPROM 28: DRRM 30: Interface circuit 31: Cache controller 32: Buffer memory 33: Cache memory 34: PWM circuit 36, 40: Driver 38: DA converter 42: AGC amplifier 44: Equalizer circuit 46: Maximum likelihood circuit 48: VFO circuit 50: Encoder / decoder 52: Hard disk Controller 54: Peak hold circuit 55: AD converter 56: Servo frame demodulation circuit 58: MPU bus 60-0 to 60-59: Servo frame 62-0 to 62-59: Data Data frame 64: R / W recovery area 66: sector mark area 68: gray code area 70: index area 72: AGC area 74: servo area 76: first field (A) 78: second field (B) 80: second 3 field (C) 82: Fourth field (D) 84: Gap area (pad area) 86, 88: Dummy area 90: Peak detection circuit 92: Polarity detection circuit 94: Synchronization circuit 96: Sector mark detection circuit 98: Gray code detection circuit 100: sector pulse generation circuit 102, 112: sequence latch circuit 104, 106, 108, 110: peak pattern comparison section 114, 116, 118, 120: polarity pattern comparison section 122, 124, 126, 128, 144 , 146,1
52, 154, 158, 162: AND circuit 130: Control register 138: Status counter 140, 142: Preset register 148, 168: Inverting circuit 150, 156, 166: OR circuit 160: 164: Latch circuit 170: Shift register 184: Head positioning control unit 185: Head position detection unit 186: Target position setting unit 188, 190: Addition point 192: Current instruction unit 194: RAM correction table 196: Register 198: Correction value update unit 214: Counter 216, 218, 220: Control register 222: select circuit 224: match detection circuit 226: pulse generation circuit
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 栄作 山形県東根市大字東根元東根字大森5400番 ２（番地なし） 株式会社山形富士通内 (72)発明者 東海林 隆史 山形県東根市大字東根元東根字大森5400番 ２（番地なし） 株式会社山形富士通内 (72)発明者 須田 勲 山形県東根市大字東根元東根字大森5400番 ２（番地なし） 株式会社山形富士通内 (72)発明者 岡村 榮治 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 五福 達哉 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小野 智宏 山形県東根市大字東根元東根字大森5400番 ２（番地なし） 株式会社山形富士通内 Ｆターム(参考） 5D088 BB11 5D096 AA02 CC01 EE03 FF02 FF06 GG07 KK01 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Eisaku Takahashi 5400 No. Omori, Higashinemoto, Higashinemoto, Higashine-shi, Yamagata 2 (No address) Inside Yamagata Fujitsu Co., Ltd. (72) Inventor Takashi Tokaibayashi, Takashi Higashinemoto, Higashine-shi, Yamagata Prefecture Ogata 5400 No. 2 (No address) in Yamagata Fujitsu Co., Ltd. (72) Inventor Isamu Suda Ogata 5400 No. Higashi Nemoto, Higashi-nemoto, Higashine-shi, Yamagata 2 (No address) Yamagata Fujitsu Co., Ltd. (72) Inventor Okamura Eiji 1015 Kamikodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Tatsuya Gofuku 1015 Kamikodanaka, Nakahara-ku, Kawasaki-shi, Kanagawa Prefecture Inside Fujitsu Limited (72) Inventor Tomohiro Ono Higashi Nemoto, Higashine-shi, Yamagata Prefecture 5400 No. 2, Higashi-neji Omori (No address) F-term in Yamagata Fujitsu Limited (Reference) 5D088 BB11 5D096 AA02 CC0 1 EE03 FF02 FF06 GG07 KK01
Claims (5)
気記録したディスク媒体と、 前記ヘッド手段（１４）の検出位置のトラック中心に対
するヘッド位置（Ｐ）を、前記サーボ情報の読取信号か
ら検出するヘッド位置検出手段（１８５）と、 オントラック制御で求めた位置誤差を偏心補正値（Ｘ）
として記憶する補正テーブル手段（１９４）と、 前記ヘッド手段（１４）を任意のシリンダに移動した後
のオントラック状態で設定した目標位置（Ｐo ）から前
記補正テーブル手段（１９４）の読出しで得た前回の偏
心補正値（Ｘ）t-1 を差し引いて補正目標値を算出し、
該補正目標値（Ｐo'）から前記ヘッド位置（Ｐ）を差し
引いて位置誤差（ΔＰ）を求め、該位置誤差（ΔＰ）を
零とするように前記ヘッド手段（１４）を駆動するヘッ
ド位置決め制御手段（１８４）と、 前記ヘッド位置（Ｐ）を前回の偏心補正値（Ｘ）t-1 に
加えて新たな偏心補正値（Ｘ）t を求めて前記補正テー
ブル（１９４）に格納する更新手段（１９８）と、を備
えたことを特徴とするディスク装置。1. A disk medium on which servo information is magnetically recorded in a sector area on a cylinder, and a head position (P) of a detection position of the head means (14) with respect to a track center is detected from a read signal of the servo information. A head position detecting means (185), and an eccentricity correction value (X) representing a position error obtained by on-track control.
And a correction table means (194) which is obtained by reading the correction table means (194) from a target position (Po) set in an on-track state after moving the head means (14) to an arbitrary cylinder. A correction target value is calculated by subtracting the previous eccentricity correction value (X) t-1.
Head positioning control for driving the head means (14) so that the position error (ΔP) is obtained by subtracting the head position (P) from the correction target value (Po ′) and setting the position error (ΔP) to zero. Means (184), and updating means for adding the head position (P) to the previous eccentricity correction value (X) t-1 to obtain a new eccentricity correction value (X) t and storing it in the correction table (194). (198) A disk device comprising:
記ヘッド位置決め制御手段（１８４）は、シリンダのセ
クタ単位に偏心補正値（Ｘ）t-1 を用いた目標位置（Ｐ
o ）の補正および新たな偏心補正値（Ｘ）t への更新を
行うことを特徴とするディスク装置。2. The disk drive according to claim 1, wherein said head positioning control means (184) uses a target position (P) using an eccentricity correction value (X) t-1 for each cylinder sector.
o) a disk device for performing the correction of o) and updating to a new eccentricity correction value (X) t.
記更新手段（１９８）は、今回のヘッド位置（Ｐ）に１
以下の所定の係数を乗じた値を、前回の偏心補正値
（Ｘ）t-1 に加えて新たな偏心補正値（Ｘ）t とするこ
とを特徴とするディスク装置。3. The disk drive according to claim 1, wherein said updating means (198) sets the current head position (P) by one.
A disk device characterized in that a value multiplied by the following predetermined coefficient is added to a previous eccentricity correction value (X) t-1 to obtain a new eccentricity correction value (X) t.
記更新手段（１９８）は、今回のヘッド位置（Ｐ）が所
定の限界値を越えた場合は、該限界値を前回の偏心補正
値（Ｘ）t-1 に加えて新たな偏心補正値（Ｘ）t とする
ことを特徴とするディスク装置。4. The disk drive according to claim 1, wherein said updating means (198) corrects said limit value to a previous eccentricity correction when said current head position (P) exceeds a predetermined limit value. A disk device characterized by using a new eccentricity correction value (X) t in addition to the value (X) t-1.
記更新手段（１９８）は、複数回に亘る回のヘッド位置
（Ｐ）の平均値を、更新前の偏心補正値（Ｘ）t-1 に加
えて新たな偏心補正値（Ｘ）t とすることを特徴とする
ディスク装置。5. The disk drive according to claim 1, wherein the updating means (198) calculates an eccentricity correction value (X) t before updating by averaging the head position (P) for a plurality of times. A disk drive characterized by a new eccentricity correction value (X) t in addition to -1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002111737A JP2002352535A (en) | 2002-04-15 | 2002-04-15 | Disk device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002111737A JP2002352535A (en) | 2002-04-15 | 2002-04-15 | Disk device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12512394A Division JP3321295B2 (en) | 1994-06-06 | 1994-06-07 | Disk unit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002352535A true JP2002352535A (en) | 2002-12-06 |
Family
ID=19193933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002111737A Pending JP2002352535A (en) | 2002-04-15 | 2002-04-15 | Disk device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002352535A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7365927B2 (en) | 2003-09-17 | 2008-04-29 | Fujitsu Limited | Eccentricity correction data recording method and recording medium having eccentricity correction data |
| US7564637B2 (en) | 2005-09-14 | 2009-07-21 | Fujitsu Limited | Storage media having areas for storing data for correcting servo information errors |
| JP2014089780A (en) * | 2012-10-30 | 2014-05-15 | Toshiba Corp | Information recording device and information recording method |
-
2002
- 2002-04-15 JP JP2002111737A patent/JP2002352535A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7365927B2 (en) | 2003-09-17 | 2008-04-29 | Fujitsu Limited | Eccentricity correction data recording method and recording medium having eccentricity correction data |
| US7564637B2 (en) | 2005-09-14 | 2009-07-21 | Fujitsu Limited | Storage media having areas for storing data for correcting servo information errors |
| JP2014089780A (en) * | 2012-10-30 | 2014-05-15 | Toshiba Corp | Information recording device and information recording method |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
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