JP2002344318A - Digital-analog converter circuit, display and digital- analog conversion method - Google Patents
Digital-analog converter circuit, display and digital- analog conversion methodInfo
- Publication number
- JP2002344318A JP2002344318A JP2001148175A JP2001148175A JP2002344318A JP 2002344318 A JP2002344318 A JP 2002344318A JP 2001148175 A JP2001148175 A JP 2001148175A JP 2001148175 A JP2001148175 A JP 2001148175A JP 2002344318 A JP2002344318 A JP 2002344318A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor element
- charge
- digital
- circuit
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Analogue/Digital Conversion (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換するデジタルアナログ変換回路、この
デジタルアナログ変換回路を内蔵する表示装置、および
デジタルアナログ変換方法に関する。The present invention relates to a digital-to-analog conversion circuit for converting a digital signal into an analog signal, a display device having the digital-to-analog conversion circuit, and a digital-to-analog conversion method.
【０００２】[0002]
【従来の技術】液晶表示装置は、信号線および走査線が
マトリクス状に配設された画素アレイ部と、信号線およ
び走査線を駆動する駆動回路とを備えている。従来は、
画素アレイ部と駆動回路とを別個の基板に形成していた
ため、液晶表示装置全体のコストダウンが図れなかっ
た。2. Description of the Related Art A liquid crystal display device includes a pixel array section in which signal lines and scanning lines are arranged in a matrix, and a driving circuit for driving the signal lines and scanning lines. conventionally,
Since the pixel array portion and the drive circuit were formed on separate substrates, the cost of the entire liquid crystal display device could not be reduced.
【０００３】[0003]
【発明が解決しようとする課題】最近、ガラス基板上に
ポリシリコンを材料としてＴＦＴ(Thin Film Transisto
r)を形成する製造技術が進歩してきたため、この技術を
利用して、画素アレイ部と駆動回路とを同一基板に形成
することも技術的に十分に可能になってきた。Recently, a TFT (Thin Film Transistor) is formed on a glass substrate by using polysilicon as a material.
Since the manufacturing technology for forming r) has been advanced, it has become technically sufficiently possible to form the pixel array portion and the drive circuit on the same substrate by using this technology.
【０００４】画素アレイ部の信号線には、アナログの画
素電圧を供給する必要があるのに対し、駆動回路はゲー
ト回路やフリップフロップ等のデジタル部品で構成され
ており、デジタル信号の状態で各種の信号処理を行う。
このため、信号線を駆動する駆動回路（以下、信号線駆
動回路）の内部にデジタルアナログ変換回路（以下、Ｄ
ＡＣ）を設けて、ＤＡＣで変換したアナログ信号を画素
アレイ部に供給するのが一般的である。While it is necessary to supply an analog pixel voltage to the signal lines of the pixel array section, the drive circuit is composed of digital components such as gate circuits and flip-flops, and various types of digital signals are provided. Is performed.
For this reason, a digital-to-analog conversion circuit (hereinafter, referred to as a D / A converter) is provided inside a drive circuit (hereinafter, referred to as a signal line drive circuit) for driving a signal line.
AC), and the analog signal converted by the DAC is generally supplied to the pixel array unit.
【０００５】図７はガラス基板上にポリシリコンＴＦＴ
を用いて構成された従来のＤＡＣの回路図であり、特開
平10-340072号公報に開示されているものである。図７
のＤＡＣは、デジタル信号の各ビットの値に応じてスイ
ッチＳＷ１，ＳＷ２の一方をオンさせる。これにより、
ノードＡが基準電圧Ｖrefか接地電圧になる。当初はス
イッチＳＷ３はオフであり、キャパシタ素子Ｃ１に蓄積
された電荷はキャパシタ素子Ｃ２に再配分される。以上
の処理を、デジタル信号の各ビットについて繰り返し行
う。FIG. 7 shows a polysilicon TFT on a glass substrate.
FIG. 1 is a circuit diagram of a conventional DAC configured by using the conventional technology, which is disclosed in Japanese Patent Application Laid-Open No. H10-340072. FIG.
Turns on one of the switches SW1 and SW2 according to the value of each bit of the digital signal. This allows
The node A becomes the reference voltage Vref or the ground voltage. Initially, the switch SW3 is off, and the charge stored in the capacitor C1 is redistributed to the capacitor C2. The above processing is repeated for each bit of the digital signal.
【０００６】この処理が終了すると、スイッチＳＷ４，
ＳＷ５はオフになり、スイッチＳＷ６，ＳＷ７はオンに
なる。これにより、ノードＢの電圧はアンプの出力に転
送され、負のフィードバックループ内のキャパシタ素子
Ｃ３に格納されているオフセット電圧が同時に差し引か
れる。When this processing is completed, the switches SW4,
SW5 is turned off, and switches SW6 and SW7 are turned on. As a result, the voltage at the node B is transferred to the output of the amplifier, and the offset voltage stored in the capacitor element C3 in the negative feedback loop is subtracted at the same time.
【０００７】以上の処理により、Ｄ／Ａ変換後の電圧が
アンプから出力される。Ｄ／Ａ変換処理が終了した後
に、スイッチＳＷ８がオンになり、信号線書き込みが行
われる。With the above processing, the voltage after the D / A conversion is output from the amplifier. After the end of the D / A conversion processing, the switch SW8 is turned on, and the signal line writing is performed.
【０００８】図７のＤＡＣは、デジタル信号の各ビット
ごとに電荷の蓄積と再配分を行うため、Ｄ／Ａ変換に時
間がかかり、信号線の書き込み時間が短くなる。したが
って、信号線が所望の電圧にまで上がりきれない、ある
いは下がりきれないおそれがあり、輝度ムラ等がおきて
表示品質が悪くなる。The DAC shown in FIG. 7 accumulates and redistributes electric charges for each bit of a digital signal, so that D / A conversion takes a long time and the writing time of a signal line is shortened. Therefore, there is a possibility that the signal line may not be able to rise to a desired voltage or fall down to a desired voltage.
【０００９】また、図７のＤＡＣと、その後段のアンプ
は、信号線ごとに必要なため、消費電力が増大するとと
もに、回路の占有面積が大きくなり、額縁サイズを小さ
くできなくなる。Further, since the DAC shown in FIG. 7 and an amplifier at the subsequent stage are required for each signal line, the power consumption increases, the area occupied by the circuit increases, and the frame size cannot be reduced.
【００１０】本発明は、このような点に鑑みてなされた
ものであり、その目的は、デジタルアナログ変換に要す
る時間を短縮できるデジタルアナログ変換回路、表示装
置およびデジタルアナログ変換方法を提供することにあ
る。The present invention has been made in view of the above points, and an object of the present invention is to provide a digital-to-analog conversion circuit, a display device, and a digital-to-analog conversion method that can reduce the time required for digital-to-analog conversion. is there.
【００１１】また、本発明の他の目的は、デジタルアナ
ログ変換処理を行う期間とデジタルアナログ変換を行っ
た結果を出力する期間とが一部重複するようにして、デ
ジタルアナログ変換を行った結果を出力する期間が長く
なるようにしたデジタルアナログ変換回路を提供するこ
とにある。Another object of the present invention is to provide a digital-to-analog conversion process in which the period for performing the digital-to-analog conversion process and the period for outputting the result of the digital-to-analog conversion partially overlap. It is an object of the present invention to provide a digital-to-analog conversion circuit whose output period is lengthened.
【００１２】[0012]
【課題を解決するための手段】上述した課題を解決する
ために、本発明は、第１の基準電圧と、この第１の基準
電圧よりも電圧レベルの低い第２の基準電圧とに基づい
て、ｎ（ｎは２以上の整数）ビットのデジタル信号に対
応する電圧を出力するデジタルアナログ変換回路におい
て、前記デジタル信号の最上位ビット以外の各ビットの
値に応じた電荷を蓄積可能な第１キャパシタ素子と、前
記第１キャパシタ素子との間で蓄積電荷を再配分可能な
第２キャパシタ素子と、前記デジタル信号の最上位ビッ
トの値に応じた電荷を蓄積可能な第３キャパシタ素子
と、前記デジタル信号の最上位ビット以外の各ビットの
値に応じた電荷を順に前記第１キャパシタ素子に蓄積し
て、前記第２キャパシタ素子との間で蓄積電荷の再配分
を行う処理を前記デジタル信号の最上位ビット以外の各
ビットごとに繰り返し行うとともに前記デジタル信号の
最上位ビットの値に応じた電荷を前記第３キャパシタ素
子に蓄積し、その後、前記第２キャパシタ素子と前記第
３キャパシタ素子との間で蓄積電荷の再配分を行う電荷
制御回路と、を備える。In order to solve the above-mentioned problems, the present invention is based on a first reference voltage and a second reference voltage having a lower voltage level than the first reference voltage. , N (n is an integer of 2 or more) bits in a digital-to-analog conversion circuit that outputs a voltage corresponding to a value of each bit other than the most significant bit of the digital signal. A capacitor element, a second capacitor element that can redistribute stored charge between the first capacitor element, a third capacitor element that can store charge according to the value of the most significant bit of the digital signal, The process of sequentially accumulating charges according to the values of each bit other than the most significant bit of the digital signal in the first capacitor element and redistributing the accumulated charge with the second capacitor element is performed. The charge is repeatedly performed for each bit other than the most significant bit of the digital signal, and a charge corresponding to the value of the most significant bit of the digital signal is stored in the third capacitor element. Then, the second capacitor element and the third capacitor And a charge control circuit for redistributing the accumulated charge between the device and the device.
【００１３】本発明では、デジタル信号の最上位ビット
以外の各ビットの値に応じた電荷を第１および第２キャ
パシタ素子に蓄積し、最上位ビットの値に応じた電荷を
第３キャパシタ素子に蓄積した後、これらキャパシタ素
子に蓄積された電荷を再配分するため、第３キャパシタ
素子に新たな電荷を蓄積するまでは第３キャパシタ素子
は直前のデジタル信号に応じた電荷を保持し続けること
ができる。According to the present invention, the charge corresponding to the value of each bit other than the most significant bit of the digital signal is stored in the first and second capacitor elements, and the charge corresponding to the value of the most significant bit is stored in the third capacitor element. After the accumulation, the electric charge accumulated in these capacitor elements is redistributed, so that the third capacitor element keeps holding the electric charge corresponding to the immediately preceding digital signal until new electric charge is accumulated in the third capacitor element. it can.
【００１４】[0014]
【発明の実施の形態】以下、本発明に係る表示装置につ
いて、図面を参照しながら具体的に説明する。以下で
は、表示装置の一例として液晶表示装置を例に取って説
明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, a display device according to the present invention will be specifically described with reference to the drawings. Hereinafter, a liquid crystal display device will be described as an example of the display device.
【００１５】図１は液晶表示装置の第１の実施形態の概
略構成を示すブロック図である。図１の液晶表示装置
は、画素アレイ部１と駆動回路とが一体に形成されたガ
ラス基板２を備えている。このガラス基板２は、不図示
の対向基板と対向配置され、間に液晶層を挟んで封止さ
れる。FIG. 1 is a block diagram showing a schematic configuration of a first embodiment of the liquid crystal display device. The liquid crystal display device of FIG. 1 includes a glass substrate 2 on which a pixel array unit 1 and a driving circuit are integrally formed. The glass substrate 2 is disposed to face a counter substrate (not shown), and is sealed with a liquid crystal layer interposed therebetween.
【００１６】図１のガラス基板２とは別個に、駆動回路
を制御するコントローラＩＣ３と電源電圧を供給する電
源ＩＣ４とを実装した基板が設けられ、これら基板間は
フレキシブル・プリント基板等で接続される。A board on which a controller IC 3 for controlling a drive circuit and a power supply IC 4 for supplying a power supply voltage are mounted separately from the glass substrate 2 of FIG. 1, and these boards are connected by a flexible printed board or the like. You.
【００１７】図１のガラス基板２上には、信号線と走査
線が列設され信号線と走査線の各交点付近に画素ＴＦＴ
が形成された画素アレイ部１と、信号線を駆動する信号
線駆動回路５と、走査線を駆動する走査線駆動回路６と
が設けられている。A signal line and a scanning line are arranged in a row on the glass substrate 2 of FIG. 1 and a pixel TFT is provided near each intersection of the signal line and the scanning line.
Are provided, a pixel array unit 1, a signal line driving circuit 5 for driving signal lines, and a scanning line driving circuit 6 for driving scanning lines.
【００１８】信号線駆動回路５は、スタートパルスを順
にシフトさせたシフトパルスを生成するシフトレジスタ
１１と、デジタル画素データを供給するデータバス１２
と、シフトパルスに同期させてデジタル画素データを順
次ラッチするサンプリングラッチ１３と、サンプリング
ラッチ１３のラッチ出力をまとめて同タイミングでラッ
チするロードラッチ１４と、デジタル画素データの上位
側ビット列に基づいて基準電圧を選択する電圧選択回路
１５と、選択された基準電圧に基づいてデジタル画素デ
ータをＤ／Ａ変換するＤＡＣ１６と、Ｄ／Ａ変換された
アナログ映像信号を増幅するアンプ（以下、ＡＭＰ）１
７と、ＡＭＰ１７の出力をどの信号線に供給するかを切
り替える信号線選択回路１８と、タイミング制御回路１
９と、基準電圧生成用の分圧抵抗ラダー２０とを有す
る。The signal line driving circuit 5 includes a shift register 11 for generating a shift pulse obtained by sequentially shifting a start pulse, and a data bus 12 for supplying digital pixel data.
A sampling latch 13 that sequentially latches digital pixel data in synchronization with a shift pulse, a load latch 14 that collectively latches the latch outputs of the sampling latch 13 at the same timing, and a reference based on the upper bit string of the digital pixel data. A voltage selection circuit 15 for selecting a voltage, a DAC 16 for D / A converting digital pixel data based on a selected reference voltage, and an amplifier (hereinafter, AMP) 1 for amplifying a D / A converted analog video signal.
7, a signal line selection circuit 18 for switching which signal line the output of the AMP 17 is supplied to, and a timing control circuit 1
9 and a voltage dividing resistor ladder 20 for generating a reference voltage.
【００１９】図２は信号線駆動回路５の内部構成を示す
ブロック図である。図２のデータ分配回路２１は、図１
のシフトレジスタ１１とデータバス１２に対応する。ま
た、図２では、ＤＡＣ１６とＡＭＰ１７をまとめて一つ
のブロックで表している。FIG. 2 is a block diagram showing the internal configuration of the signal line driving circuit 5. The data distribution circuit 21 of FIG.
Correspond to the shift register 11 and the data bus 12. In FIG. 2, the DAC 16 and the AMP 17 are collectively represented by one block.
【００２０】信号線駆動回路５には、電源ＩＣ４から３
種類の基準電圧Ｖ１，Ｖｍ，Ｖ９が供給される。基準電
圧Ｖｍは、最大基準電圧Ｖ１と最小基準電圧Ｖ９との間
の電圧である。The signal line driving circuit 5 includes power supply ICs 4 to 3
Reference voltages V1, Vm, and V9 are supplied. The reference voltage Vm is a voltage between the maximum reference voltage V1 and the minimum reference voltage V9.
【００２１】信号線駆動回路５内の分圧抵抗ラダー２０
は、基準電圧Ｖ１，Ｖｍ，Ｖ９に基づいて９種類の基準
電圧Ｖ１〜Ｖ９を生成して電圧選択回路１５に供給す
る。分圧抵抗ラダー２０の内部には、不図示の抵抗素子
が直列に複数接続されており、これら抵抗素子の段間か
ら９種類の基準電圧Ｖ１〜Ｖ９が取り出される。望まし
くは、Vmが（Ｖ１＋Ｖ９）／２に近い方が良い。抵抗ラ
ダ−の消費電力は（Ｖ１−Ｖｍ）の自乗／（Ｖ１とＶｍ
の間の抵抗）＋（Ｖｍ−Ｖ９）の自乗／（ＶｍとＶ９の
間の抵抗）で表すことができ、この値を最小化できるか
らである。The voltage dividing resistor ladder 20 in the signal line driving circuit 5
Generates nine types of reference voltages V1 to V9 based on the reference voltages V1, Vm, and V9, and supplies them to the voltage selection circuit 15. A plurality of resistance elements (not shown) are connected in series inside the voltage dividing resistance ladder 20, and nine types of reference voltages V1 to V9 are extracted from between these resistance elements. Desirably, Vm is closer to (V1 + V9) / 2. The power consumption of the resistance ladder is the square of (V1-Vm) / (V1 and Vm
This is because the resistance can be expressed by (the resistance between Vm-V9) / (square of Vm-V9) / (resistance between Vm and V9), and this value can be minimized.
【００２２】ＤＡＣ１６は、電圧選択回路１５から出力
された基準電圧Ｖr1，Ｖr2を用いて、デジタル画素デー
タの下位３ビットに応じた電圧を生成する。ＤＡＣ１６
で生成された電圧はＡＭＰ１７で増幅された後、信号線
選択回路１８に供給される。The DAC 16 uses the reference voltages Vr1 and Vr2 output from the voltage selection circuit 15 to generate a voltage corresponding to the lower three bits of the digital pixel data. DAC16
Are amplified by the AMP 17 and supplied to the signal line selection circuit 18.
【００２３】信号線選択回路１８は、ＡＭＰ１７からの
電圧を対応する信号線に供給する前に、信号線のプリチ
ャージを行う。プリチャージ電圧として、電圧選択回路
１５から出力された基準電圧Ｖr1，Ｖr2が用いられる。The signal line selection circuit 18 precharges the signal line before supplying the voltage from the AMP 17 to the corresponding signal line. The reference voltages Vr1 and Vr2 output from the voltage selection circuit 15 are used as the precharge voltage.
【００２４】図３はＤＡＣ１６とＡＭＰ１７の詳細構成
を示す回路図である。図示のように、ＤＡＣ１６は、デ
ジタル画素データの下位３ビットのうち最上位ビットを
除く２ビットＤ１，Ｄ０の値に応じて基準電圧Ｖr1，Ｖ
r2のいずれか一方を選択するスイッチＳ11と、デジタル
画素データの最上位ビットの値に応じて基準電圧Ｖr1，
Ｖr2のいずれか一方を選択するスイッチＳ12と、デジタ
ル画素データの最上位ビット以外の各ビットの値に応じ
た電荷を蓄積可能なキャパシタ素子（第１キャパシタ素
子）Ｃ１と、キャパシタ素子Ｃ１との間で蓄積電荷を再
配分可能なキャパシタ素子（第２キャパシタ素子）Ｃ２
と、デジタル画素データの最上位ビットの値に応じた電
荷を蓄積可能なキャパシタ素子（第３キャパシタ素子）
Ｃ３と、デジタル画素データの最下位ビットＤ０の値に
応じた電荷をキャパシタ素子Ｃ１に蓄積する際にオンす
るスイッチＳ０と、キャパシタ素子Ｃ１，Ｃ２間で蓄積
電荷の再配分を行うか否かを切り替えるスイッチ（第１
切替回路）Ｓ１と、ビットＤ１の値に応じた電荷をキャ
パシタ素子Ｃ１に蓄積する際にオンするスイッチＳ２
と、ビットＤ２の値に応じた電荷をキャパシタ素子Ｃ３
に蓄積する際にオンするスイッチ（第２切替回路）Ｓ３
と、キャパシタ素子Ｃ２，Ｃ３間で蓄積電荷の再配分を
行うか否かを切り替えるスイッチ（第３切替回路）Ｓ４
とを有する。FIG. 3 is a circuit diagram showing a detailed configuration of the DAC 16 and the AMP 17. As shown, the DAC 16 outputs the reference voltages Vr1 and Vr1 in accordance with the values of two bits D1 and D0 excluding the most significant bit among the lower three bits of the digital pixel data.
r2, and a reference voltage Vr1, a reference voltage Vr1 according to the value of the most significant bit of the digital pixel data.
A switch S12 for selecting one of Vr2, a capacitor element (first capacitor element) C1 capable of accumulating a charge corresponding to the value of each bit other than the most significant bit of the digital pixel data, and a capacitor element C1. Element (second capacitor element) C2 capable of redistributing the accumulated charge at
And a capacitor element (third capacitor element) capable of storing a charge corresponding to the value of the most significant bit of digital pixel data
C3, a switch S0 that is turned on when a charge corresponding to the value of the least significant bit D0 of the digital pixel data is stored in the capacitor element C1, and whether or not to redistribute the stored charge between the capacitor elements C1 and C2. Switch to switch (first
(Switching circuit) S1 and a switch S2 which is turned on when a charge corresponding to the value of bit D1 is stored in capacitor element C1.
And a charge corresponding to the value of bit D2 is transferred to capacitor element C3.
Switch (second switching circuit) S3 that is turned on when the data is stored in the memory
(Third switching circuit) S4 for switching whether or not to redistribute the stored charge between the capacitor elements C2 and C3.
And
【００２５】ＡＭＰ１７は、差動増幅器１７ａと、差動
増幅器１７ａの反転入力端子と出力端子との間に接続さ
れたスイッチＩＳＰと、スイッチＩＳＰおよび信号線負
荷３０の接続点ａとキャパシタ素子Ｃ３およびスイッチ
Ｓ３，Ｓ４の接続点ｂとの間に接続されたスイッチＡＦ
Ｂとを有する。The AMP 17 includes a differential amplifier 17a, a switch ISP connected between the inverting input terminal and the output terminal of the differential amplifier 17a, a connection point a of the switch ISP and the signal line load 30, a capacitor element C3, Switch AF connected between connection points b of switches S3 and S4
B.
【００２６】差動増幅器１７ａの反転入力端子にはキャ
パシタ素子Ｃ３が接続され、正転入力端子には基準電圧
Ｖrefが供給される。A capacitor C3 is connected to an inverting input terminal of the differential amplifier 17a, and a reference voltage Vref is supplied to a non-inverting input terminal.
【００２７】上述した各スイッチＳ０〜Ｓ３，Ｓ11，Ｓ
12，ＩＳＰ，ＡＦＢ，ＸＳＷの切替制御は電荷制御回路
３１により行われる。The above-mentioned switches S0 to S3, S11, S
Switching control of 12, ISP, AFB, and XSW is performed by the charge control circuit 31.
【００２８】図４はＤＡＣ１６の動作タイミング図であ
る。以下、図４の動作タイミング図に基づいて、ＤＡＣ
１６の動作を説明する。時刻ｔ１にロード信号が入力さ
れると、ＤＡＣ１６にデジタル画素データＤ２〜Ｄ０が
入力される。時刻ｔ２〜ｔ３の間はスイッチＳ０がオン
し、デジタル画素データのビットＤ０の値に応じた電荷
がキャパシタ素子Ｃ１に蓄積される。具体的には、ビッ
トＤ０が「１」であれば、基準電圧Ｖr1に応じた電荷が
キャパシタ素子Ｃ１に蓄積され、「０」であれば、基準
電圧Ｖr2に応じた電荷がキャパシタ素子Ｃ１に蓄積され
る。また、キャパシタ素子Ｃ２には、基準電圧Ｖr2に応
じた電荷が蓄積される。FIG. 4 is an operation timing chart of the DAC 16. Hereinafter, based on the operation timing chart of FIG.
Operation 16 will be described. When the load signal is input at time t1, the digital pixel data D2 to D0 are input to the DAC 16. During the period from time t2 to time t3, the switch S0 is turned on, and the charge corresponding to the value of the bit D0 of the digital pixel data is accumulated in the capacitor element C1. Specifically, when the bit D0 is “1”, the charge corresponding to the reference voltage Vr1 is stored in the capacitor element C1, and when the bit D0 is “0”, the charge corresponding to the reference voltage Vr2 is stored in the capacitor element C1. Is done. In addition, charges corresponding to the reference voltage Vr2 are accumulated in the capacitor element C2.
【００２９】時刻ｔ３〜ｔ４の間はスイッチＳ１がオン
し、キャパシタ素子Ｃ１，Ｃ２の間で電荷の再配分が行
われる。その後、時刻ｔ４〜ｔ５の間はスイッチＳ２が
オンし、デジタル画素データのビットＤ１の値に応じた
電荷がキャパシタ素子Ｃ１に蓄積される。The switch S1 is turned on between the times t3 and t4, and the charge is redistributed between the capacitor elements C1 and C2. Thereafter, between times t4 and t5, the switch S2 is turned on, and charges corresponding to the value of the bit D1 of the digital pixel data are accumulated in the capacitor element C1.
【００３０】その後、時刻ｔ５〜ｔ６の間は、スイッチ
Ｓ１がオンし、キャパシタ素子Ｃ１，Ｃ２の間で電荷の
再配分が行われる。これにより、キャパシタ素子Ｃ１，
Ｃ２には、ビットＤ１，Ｄ０の値に応じた電荷が蓄積さ
れる。Thereafter, between times t5 and t6, the switch S1 is turned on, and the charge is redistributed between the capacitor elements C1 and C2. Thereby, the capacitor elements C1,
In C2, charges corresponding to the values of bits D1 and D0 are accumulated.
【００３１】時刻ｔ６までは、スイッチＡＦＢ，ＸＳＷ
はオン状態であり、キャパシタ素子Ｃ３に蓄積された電
荷に応じた電圧、すなわち直前のデジタル画素データに
対応する電圧Voldが信号線負荷３０に供給される。ま
た、ＡＭＰ１７の入出力端子間のスイッチＩＳＰはオフ
であり、ＡＭＰ１７は時刻ｔ６まではVoldを信号線に供
給しつづける。Until time t6, switches AFB, XSW
Is in an ON state, and a voltage corresponding to the charge stored in the capacitor element C3, that is, a voltage Vold corresponding to the immediately preceding digital pixel data is supplied to the signal line load 30. The switch ISP between the input / output terminals of the AMP 17 is off, and the AMP 17 continues to supply Vold to the signal line until time t6.
【００３２】その後、時刻ｔ６〜ｔ７の間は、スイッチ
Ｓ３がオンし、ビットＤ２の値に応じた電荷がキャパシ
タ素子Ｃ３に蓄積される。また、スイッチＡＦＢ，ＸＳ
Ｗがオフする代わりにスイッチＩＳＰがオンし、ＡＭＰ
１７はキャパシタ素子Ｃ３の右端にＡＭＰ１７の動作閾
値電圧を充電するように動作する。Thereafter, between times t6 and t7, the switch S3 is turned on, and a charge corresponding to the value of the bit D2 is stored in the capacitor element C3. Also, switches AFB, XS
Switch ISP turns on instead of W turning off, AMP
17 operates so as to charge the operating threshold voltage of the AMP 17 to the right end of the capacitor element C3.
【００３３】その後、時刻ｔ７〜ｔ８の間は、スイッチ
Ｓ４がオンする。これにより、キャパシタ素子Ｃ２，Ｃ
３との間で蓄積電荷の再配分が行われる。この結果、キ
ャパシタ素子Ｃ２，Ｃ３には、デジタル画素データのビ
ットＤ０〜Ｄ２の値に応じた電荷が蓄積され、電圧Ｖｎ
ｅｗとなる。このとき、スイッチＩＳＰはオン状態であ
り、かつＸＳＷはオフ状態であるため、ＡＭＰ１７から
はキャパシタ素子Ｃ３の蓄積電荷に応じた電圧が出力さ
れない。Thereafter, between times t7 and t8, the switch S4 is turned on. Thereby, the capacitor elements C2 and C
3 is redistributed. As a result, charges corresponding to the values of bits D0 to D2 of the digital pixel data are accumulated in the capacitor elements C2 and C3, and the voltage Vn
ew. At this time, since the switch ISP is on and the XSW is off, the AMP 17 does not output a voltage corresponding to the charge stored in the capacitor element C3.
【００３４】以上のように、キャパシタ素子Ｃ３の左端
には、デジタル画素データのビットＤ０〜Ｄ２の値に応
じた電荷が蓄積されて電圧Ｖnewが充電され、キャパシ
タ素子Ｃ３の右端にはＡＭＰ１７の動作閾値電圧が充電
され、ＡＭＰ１７のサンプリング動作が完了する。As described above, the charge corresponding to the value of the bits D0 to D2 of the digital pixel data is accumulated at the left end of the capacitor element C3 and the voltage Vnew is charged, and the operation of the AMP 17 is provided at the right end of the capacitor element C3. The threshold voltage is charged, and the sampling operation of the AMP 17 is completed.
【００３５】時刻ｔ８以降は、スイッチＩＳＰがオフし
てスイッチＸＳＷ，ＡＦＢがオンし、キャパシタ素子Ｃ
３の蓄積電荷に応じた電圧が信号線負荷３０に供給する
書き込み動作を行う。すなわち、アナログスイッチＡＦ
Ｂを介してキャパシタ素子Ｃ３の左端にフィードバック
される電圧がＶnewに等しくなるまで、ＡＭＰ１７が所
定の方向の電流を信号線負荷に書き込み続ける。After time t8, the switch ISP is turned off, the switches XSW and AFB are turned on, and the capacitor C
3 performs a writing operation in which a voltage corresponding to the accumulated charge is supplied to the signal line load 30. That is, the analog switch AF
The AMP 17 continues to write a current in a predetermined direction to the signal line load until the voltage fed back to the left end of the capacitor element C3 via B becomes equal to Vnew.
【００３６】図５は本実施形態の信号線駆動回路５の動
作タイミング図である。時刻ｔ11のときにスタートパル
スＸＳＴが供給されると、サンプリングラッチ１３は、
赤色奇数画素を順にラッチし、１水平ライン分の赤色奇
数画素のラッチが終了した時点ｔ12で、ロードラッチ１
４は１水平ライン分の赤色奇数画素をまとめて同時にラ
ッチする。ロードラッチ１４の出力は、ＤＡＣ１６に入
力されてＤ／Ａ変換が行われる。FIG. 5 is an operation timing chart of the signal line driving circuit 5 of the present embodiment. When the start pulse XST is supplied at time t11, the sampling latch 13
The red odd pixels are sequentially latched, and the load latch 1 is latched at time t12 when the latching of the red odd pixels for one horizontal line is completed.
Reference numeral 4 collectively latches odd red pixels of one horizontal line at the same time. The output of the load latch 14 is input to the DAC 16 to perform D / A conversion.
【００３７】赤色奇数画素についてのＤＡＣ１６でのＤ
／Ａ変換動作に並行して、サンプリングラッチ１３は１
水平ライン分の赤色偶数画素のラッチを行う（時刻ｔ13
〜ｔ14）。その後、サンプリングラッチ１３は、１水平
ライン分の緑色奇数画素、緑色偶数画素、青色奇数画素
および青色偶数画素のラッチを順に行う。D at the DAC 16 for red odd-numbered pixels
In parallel with the / A conversion operation, the sampling latch 13
The latch of the red even-numbered pixels for the horizontal line is performed (time t13
To t14). Thereafter, the sampling latch 13 sequentially latches one horizontal line of green odd-numbered pixels, green even-numbered pixels, blue odd-numbered pixels, and blue even-numbered pixels.
【００３８】本実施形態の信号線駆動回路５は、１水平
期間（１Ｈ）ごとにコモン電極の電圧を反転するＨコモ
ン反転駆動を行う。The signal line driving circuit 5 of this embodiment performs H common inversion driving for inverting the voltage of the common electrode every one horizontal period (1H).
【００３９】図６はＨコモン反転駆動の一例を示す信号
線駆動回路の回路図である。図示のように、信号線駆動
回路５内には、回路５ｂが所定間隔で繰り返し設けられ
ている。FIG. 6 is a circuit diagram of a signal line driving circuit showing an example of H common inversion driving. As shown in the figure, a circuit 5b is provided repeatedly at predetermined intervals in the signal line driving circuit 5.
【００４０】回路５ｂでは、サンプリングラッチ１３
は、シフトレジスタ１１からのシフトクロックに同期さ
せてデジタル画素データをラッチする。In the circuit 5b, the sampling latch 13
Latches digital pixel data in synchronization with the shift clock from the shift register 11.
【００４１】続いて、サンプリングラッチ１３は、レベ
ルシフト後のラッチデータを再ラッチする。ＤＡＣ１６
内の上位３bitＤ／Ａは、サンプリングラッチ１３のラ
ッチデータの上位３ビットに基づいて基準電圧を選択
し、選択された基準電圧を用いて、下位３bitＤ／Ａは
サンプリングラッチ１３のラッチデータの下位３ビット
をＤ／Ａ変換する。Subsequently, the sampling latch 13 re-latches the latch data after the level shift. DAC16
Of the latch data of the sampling latch 13 selects the reference voltage based on the upper 3 bits of the latch data of the sampling latch 13, and the lower 3 bit D / A selects the lower 3 bits of the latch data of the sampling latch 13 using the selected reference voltage. Bits are D / A converted.
【００４２】Ｄ／Ａ変換されたアナログ映像信号は、Ａ
ＭＰ１７でサンプリングされた後、信号線選択回路１８
を介して、対応する信号線に供給される。The D / A converted analog video signal is A
After being sampled by MP17, the signal line selection circuit 18
Is supplied to the corresponding signal line.
【００４３】このように、本実施形態では、ＤＡＣ１６
によるＤ／Ａ変換動作のタイミングとＡＭＰ１７のサン
プリング動作のタイミングを一部重複させることによ
り、信号線書き込み時間を十分に長く確保することがで
きる。したがって、ＤＡＣ１６やＡＭＰ１７を複数の信
号線で共有することも可能になり、回路規模を削減でき
る。As described above, in this embodiment, the DAC 16
By partially overlapping the timing of the D / A conversion operation and the timing of the sampling operation of the AMP 17, a sufficiently long signal line writing time can be secured. Therefore, the DAC 16 and the AMP 17 can be shared by a plurality of signal lines, and the circuit scale can be reduced.
【００４４】上述した実施形態では、液晶表示装置の信
号線駆動回路５に用いられるＤＡＣ１６を例に取って説
明したが、本発明のデジタルアナログ変換回路は、各種
の用途に適用可能である。また、信号線駆動回路５の動
作タイミングは図５に示したものに限定されない。さら
に、信号線駆動回路５の極性反転駆動は、Ｈコモン反転
駆動以外の方式、例えばＶコモン反転駆動を採用しても
よい。In the above embodiment, the DAC 16 used for the signal line driving circuit 5 of the liquid crystal display device has been described as an example. However, the digital-to-analog conversion circuit of the present invention can be applied to various uses. Further, the operation timing of the signal line driving circuit 5 is not limited to that shown in FIG. Further, the polarity inversion drive of the signal line drive circuit 5 may employ a method other than the H common inversion drive, for example, V common inversion drive.
【００４５】また、ＡＭＰ１７は差動増幅器以外のもの
を用いてもよい。たとえばｐチャネルトランジスタとｎ
チャネルトランジスタを電源間に直列して構成するイン
バータでもよい。この場合はＶref端子は無くなる。こ
の場合のＤＡＣ１６の回路は図８のようになる。図８の
キャパシタ素子Ｃ３は、図４の時刻ｔ７からｔ８の間に
キャパシタ素子Ｃ３にサンプリングした電圧を、時刻ｔ
８以降にアナログスイッチＡＦＢを介して容量Ｃ３に入
力される（フィードバックされる）信号線電位と比較す
るコンパレータとして作用する。また、ＡＭＰ１７の電
圧出力精度を高めるために、複数のコンパレータを直列
して用いることが有効である。The AMP 17 may be other than a differential amplifier. For example, a p-channel transistor and n
An inverter in which channel transistors are connected in series between power supplies may be used. In this case, there is no Vref terminal. The circuit of the DAC 16 in this case is as shown in FIG. The capacitor element C3 in FIG. 8 outputs the voltage sampled by the capacitor element C3 between the time t7 and the time t8 in FIG.
8 and thereafter, it acts as a comparator for comparing with the signal line potential input (feedback) to the capacitor C3 via the analog switch AFB. In order to improve the voltage output accuracy of the AMP 17, it is effective to use a plurality of comparators in series.
【００４６】[0046]
【発明の効果】以上詳細に説明したように、本発明によ
れば、デジタル信号の最上位ビット以外の各ビットの値
に応じた電荷を第１および第２キャパシタ素子に蓄積
し、最上位ビットの値に応じた電荷を第３キャパシタ素
子に蓄積した後に、これらキャパシタ素子に蓄積された
電荷を再配分するため、第３キャパシタ素子に新たな電
荷を蓄積するまでは第３キャパシタ素子は直前のデジタ
ル信号に応じた電荷を保持し続けることができる。した
がって、本発明のデジタルアナログ変換回路を液晶表示
装置の信号線駆動用に適用すると、信号線に電圧を供給
する時間を長くすることができ、輝度むら等が起きにく
くなって表示品質が向上する。As described above in detail, according to the present invention, the electric charge corresponding to the value of each bit other than the most significant bit of the digital signal is stored in the first and second capacitor elements, and Is stored in the third capacitor element, and the charge stored in these capacitor elements is redistributed. Therefore, the third capacitor element stores the electric charge corresponding to the value of The electric charge corresponding to the digital signal can be continuously held. Therefore, when the digital-to-analog conversion circuit of the present invention is applied to drive a signal line of a liquid crystal display device, the time for supplying a voltage to the signal line can be lengthened, and uneven brightness and the like hardly occur, thereby improving display quality. .
【図１】液晶表示装置の第１の実施形態の概略構成を示
すブロック図。FIG. 1 is a block diagram showing a schematic configuration of a first embodiment of a liquid crystal display device.
【図２】信号線駆動回路の内部構成を示すブロック図。FIG. 2 is a block diagram illustrating an internal configuration of a signal line driver circuit.
【図３】ＤＡＣとＡＭＰの詳細構成を示す回路図。FIG. 3 is a circuit diagram showing a detailed configuration of a DAC and an AMP.
【図４】ＤＡＣの動作タイミング図。FIG. 4 is an operation timing chart of a DAC.
【図５】信号線駆動回路の動作タイミング図。FIG. 5 is an operation timing chart of a signal line driver circuit.
【図６】Ｈコモン反転駆動の一例を示す信号線駆動回路
の回路図。FIG. 6 is a circuit diagram of a signal line driver circuit illustrating an example of H common inversion driving.
【図７】ガラス基板上にポリシリコンＴＦＴを用いて構
成された従来のＤＡＣの回路図。FIG. 7 is a circuit diagram of a conventional DAC configured using a polysilicon TFT on a glass substrate.
【図８】Ｖref端子を省略したＤＡＣとＡＭＰの詳細構
成を示す回路図。FIG. 8 is a circuit diagram showing a detailed configuration of a DAC and an AMP in which a Vref terminal is omitted.
１ 画素アレイ部 ２ ガラス基板 ３ コントローラＩＣ ４ 電源ＩＣ ５ 信号線駆動回路 ６ 走査線駆動回路 １１ シフトレジスタ １３ サンプリングラッチ １４ ロードラッチ １５ 電圧選択回路 １６ ＤＡＣ １７ ＡＭＰ １８ 信号線選択回路 ２０ 分圧抵抗ラダー ３０ 信号線負荷 ３１ 電荷制御回路 Ｓ０〜Ｓ３，Ｓ11，Ｓ12 スイッチ Ｃ１〜Ｃ３ キャパシタ素子 Reference Signs List 1 pixel array section 2 glass substrate 3 controller IC 4 power supply IC 5 signal line drive circuit 6 scanning line drive circuit 11 shift register 13 sampling latch 14 load latch 15 voltage selection circuit 16 DAC 17 AMP 18 signal line selection circuit 20 voltage dividing resistor ladder REFERENCE SIGNS LIST 30 signal line load 31 charge control circuit S0 to S3, S11, S12 switch C1 to C3 capacitor element
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C006 AA01 AA16 AF83 BB16 BC12 BC20 BF37 EB05 FA14 FA22 5C058 AA06 BA02 BA35 BB05 5C080 AA10 BB05 DD05 DD08 EE29 FF11 JJ02 JJ03 JJ04 5J022 AB07 BA05 CE01 CF02 CF07 CG01 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5C006 AA01 AA16 AF83 BB16 BC12 BC20 BF37 EB05 FA14 FA22 5C058 AA06 BA02 BA35 BB05 5C080 AA10 BB05 DD05 DD08 EE29 FF11 JJ02 JJ03 JJ04 5J022 AB07 BA05 CE01 CF02 CF07
Claims (8)
りも電圧レベルの低い第２の基準電圧とに基づいて、ｎ
（ｎは２以上の整数）ビットのデジタル信号に対応する
電圧を出力するデジタルアナログ変換回路において、 前記デジタル信号の最上位ビット以外の各ビットの値に
応じた電荷を蓄積可能な第１キャパシタ素子と、 前記第１キャパシタ素子との間で蓄積電荷を再配分可能
な第２キャパシタ素子と、 前記デジタル信号の最上位ビットの値に応じた電荷を蓄
積可能な第３キャパシタ素子と、 前記デジタル信号の最上位ビット以外の各ビットの値に
応じた電荷を順に前記第１キャパシタ素子に蓄積して、
前記第２キャパシタ素子との間で蓄積電荷の再配分を行
う処理を前記デジタル信号の最上位ビット以外の各ビッ
トごとに繰り返し行うとともに前記デジタル信号の最上
位ビットの値に応じた電荷を前記第３キャパシタ素子に
蓄積し、その後、前記第２キャパシタ素子と前記第３キ
ャパシタ素子との間で蓄積電荷の再配分を行う電荷制御
回路と、を備えることを特徴とするデジタルアナログ変
換回路。A first reference voltage and a second reference voltage having a voltage level lower than the first reference voltage;
In a digital-to-analog conversion circuit that outputs a voltage corresponding to a digital signal of (n is an integer of 2 or more) bits, a first capacitor element capable of accumulating a charge corresponding to each bit value other than the most significant bit of the digital signal A second capacitor element capable of redistributing accumulated charge between the first capacitor element; a third capacitor element capable of accumulating charge according to the value of the most significant bit of the digital signal; Charge in accordance with the value of each bit other than the most significant bit of is sequentially accumulated in the first capacitor element,
The process of redistributing the accumulated charge with the second capacitor element is repeated for each bit other than the most significant bit of the digital signal, and the charge according to the value of the most significant bit of the digital signal is stored in the second signal. A digital-to-analog conversion circuit, comprising: a charge control circuit that stores the charge in a three-capacitor element and then redistributes the stored charge between the second and third capacitor elements.
シタ素子との間で蓄積電荷の再配分を行うか否かを切り
替える第１切替回路と、 前記デジタル信号の最上位ビットの値に応じた電荷を前
記第３キャパシタ素子に蓄積するか否かを切り替える第
２切替回路と、 前記第２キャパシタ素子と前記第３キャパシタ素子との
間で蓄積電荷の再配分を行うか否かを切り替える第３切
替回路と、を備え、 前記電荷制御回路は、前記デジタル信号の最上位ビット
以外の各ビットごとに、各ビットの値に応じた電荷を前
記第１キャパシタ素子に蓄積した後、前記第１切替回路
をオンして、前記第１キャパシタ素子と前記第２キャパ
シタ素子との間で蓄積電荷の再配分を行い、かつ前記第
２切替回路をオンして前記デジタル信号の最上位ビット
の値に応じた電荷を前記第３キャパシタ素子に蓄積し、
その後、前記第３切替回路をオンして前記第２キャパシ
タ素子と前記第３キャパシタ素子との間で蓄積電荷の再
配分を行うことを特徴とする請求項１に記載のデジタル
アナログ変換回路。2. A first switching circuit for switching whether or not to redistribute stored charge between said first capacitor element and said second capacitor element, and wherein the first switching circuit is responsive to a value of a most significant bit of said digital signal. A second switching circuit for switching whether or not to accumulate charges in the third capacitor element; and a third switching for switching whether to redistribute accumulated charges between the second capacitor element and the third capacitor element. A charge control circuit, for each bit other than the most significant bit of the digital signal, storing the charge corresponding to the value of each bit in the first capacitor element, and then performing the first switching. A circuit is turned on to redistribute the accumulated charge between the first capacitor element and the second capacitor element, and the second switching circuit is turned on to correspond to the value of the most significant bit of the digital signal. The charge accumulated in the third capacitor element,
2. The digital-to-analog conversion circuit according to claim 1, wherein the third switching circuit is turned on to redistribute the accumulated charge between the second capacitor element and the third capacitor element.
２キャパシタ素子に蓄積するか否かを切り替える第４切
替回路を備え、 前記電荷制御回路は、前記デジタル信号の最下位ビット
に応じた電荷を前記第１キャパシタ素子に蓄積する際、
前記第４切替回路をオンして前記第２基準電圧に応じた
電荷を前記第２キャパシタ素子に蓄積することを特徴と
する請求項２に記載のデジタルアナログ変換回路。3. A fourth switching circuit for switching whether or not to accumulate a charge corresponding to the second reference voltage in the second capacitor element, wherein the charge control circuit controls a least significant bit of the digital signal. When accumulating the corresponding charges in the first capacitor element,
The digital-to-analog conversion circuit according to claim 2, wherein the fourth switching circuit is turned on to store a charge corresponding to the second reference voltage in the second capacitor element.
第３キャパシタ素子の蓄積電荷に応じた電圧と等しくな
るように第２の期間に負荷容量に電圧供給を行う増幅器
と、前記増幅器の入出力端子を短絡するか否かを切り替
える第５切替回路と、を備え、 前記電荷制御回路は、前記デジタル信号の最上位ビット
以外の各ビットごとに、各ビットの値に応じた電荷を前
記第１キャパシタ素子に蓄積した後、前記第１切替回路
をオンして、前記第１キャパシタ素子と前記第２キャパ
シタ素子との間で蓄積電荷の再配分を行い、その後、前
記第２切替回路をオンして前記デジタル信号の最上位ビ
ットの値に応じた電荷を前記第３キャパシタ素子に蓄積
し、その後、前記第３切替回路をオンして前記第２キャ
パシタ素子と前記第３キャパシタ素子との間で蓄積電荷
の再配分を行い、かつ、前記第２切替回路のオン期間中
と前記第３切替回路のオン期間中とに、前記第５切替回
路をオンして前記増幅器の入出力端子を短絡させること
を特徴とする請求項２または３に記載のデジタルアナロ
グ変換回路。4. An amplifier for supplying a voltage to the load capacitor during a second period so that a voltage of the load capacitor becomes equal to a voltage corresponding to the charge stored in the third capacitor element during a first period; A fifth switching circuit that switches whether the input / output terminal is short-circuited, and wherein the charge control circuit is configured to, for each bit other than the most significant bit of the digital signal, charge the charge corresponding to the value of each bit. After accumulating in the first capacitor element, the first switching circuit is turned on to redistribute the accumulated charge between the first capacitor element and the second capacitor element. Turn on to accumulate a charge corresponding to the value of the most significant bit of the digital signal in the third capacitor element, and then turn on the third switching circuit to connect the second capacitor element and the third capacitor element. The stored charge is redistributed between the second switching circuit and the fifth switching circuit is turned on during the on-period of the second switching circuit and during the on-period of the third switching circuit, and the input / output terminal of the amplifier is turned on. The digital-to-analog conversion circuit according to claim 2, wherein the digital-to-analog conversion circuit is short-circuited.
を切り替える第６切替回路と、 前記第６切替回路と前記負荷との接続点と、前記第２切
替回路と前記第３キャパシタ素子との接続点と、の間に
接続された第７切替回路と、を備え、 前記電荷制御回路は、前記第２切替回路のオン期間中と
前記第３切替回路のオン期間中とを除いて、前記第６お
よび第７切替回路をオンして、前記第２切替回路と前記
第３キャパシタ素子との接続点の電圧を前記負荷に供給
することを特徴とする請求項２〜４のいずれかに記載の
デジタルアナログ変換回路。5. A sixth switching circuit for switching whether to supply an output of the amplifier to a load, a connection point between the sixth switching circuit and the load, the second switching circuit and the third capacitor element. And a seventh switching circuit connected between the second and third switching circuits, wherein the charge control circuit excludes the ON period of the second switching circuit and the ON period of the third switching circuit. And turning on the sixth and seventh switching circuits to supply a voltage at a connection point between the second switching circuit and the third capacitor element to the load. 2. A digital-to-analog conversion circuit according to claim 1.
た複数のスイッチング素子と、 信号線を駆動する信号線駆動回路と、 走査線を駆動する走査線駆動回路と、を備える表示装置
であって、 前記信号線駆動回路は、画素情報を表すデジタル信号を
アナログ信号に変換する請求項１〜５のいずれかに記載
のデジタルアナログ変換回路を有し、前記デジタルアナ
ログ変換回路の出力は、対応する信号線に供給されるこ
とを特徴とする表示装置。6. A display device comprising: a plurality of switching elements disposed near an intersection of a signal line and a scanning line; a signal line driving circuit for driving a signal line; and a scanning line driving circuit for driving a scanning line. The signal line drive circuit has a digital-to-analog conversion circuit according to any one of claims 1 to 5, which converts a digital signal representing pixel information into an analog signal, and an output of the digital-to-analog conversion circuit is And a corresponding signal line.
を表すデジタル信号のうち、上位ビット側のビット列に
基づいて２種類の基準電圧を選択する基準電圧選択手段
と、 前記第１および第３キャパシタ素子は、前記基準電圧選
択手段で選択された２種類の基準電圧に応じた電荷を蓄
積することを特徴とする請求項６に記載の表示装置。7. A reference voltage selecting means for selecting two types of reference voltages based on a bit string on a higher-order bit side in a digital signal representing image information supplied to the signal line driving circuit; 7. The display device according to claim 6, wherein the three-capacitor element accumulates charges corresponding to the two types of reference voltages selected by the reference voltage selection unit.
って、ｎ（ｎは２以上の整数）ビットのデジタル信号に
対応する電圧を出力するデジタルアナログ変換方法にお
いて、 前記デジタル信号の最上位ビット以外の各ビットの値に
応じた電荷を順に第１キャパシタ素子に蓄積して、第２
キャパシタ素子との間で蓄積電荷の再配分を行う処理を
前記デジタル信号の最上位ビット以外の各ビットごとに
繰り返し行い、かつ前記デジタル信号の最上位ビットの
値に応じた電荷を第３キャパシタ素子に蓄積し、その
後、前記第２キャパシタ素子と前記第３キャパシタ素子
との間で蓄積電荷の再配分を行うことを特徴とするデジ
タルアナログ変換方法。8. A digital-to-analog conversion method for outputting a voltage between a first voltage and a second voltage, the voltage corresponding to a digital signal of n (n is an integer of 2 or more) bits, The charge corresponding to the value of each bit other than the most significant bit of the digital signal is sequentially accumulated in the first capacitor element,
The process of redistributing the accumulated charge with the capacitor element is repeated for each bit other than the most significant bit of the digital signal, and the charge according to the value of the most significant bit of the digital signal is stored in the third capacitor element. And then redistributing the stored charge between the second capacitor element and the third capacitor element.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148175A JP2002344318A (en) | 2001-05-17 | 2001-05-17 | Digital-analog converter circuit, display and digital- analog conversion method |
| US10/132,521 US7136058B2 (en) | 2001-04-27 | 2002-04-26 | Display apparatus, digital-to-analog conversion circuit and digital-to-analog conversion method |
| TW091108703A TW526465B (en) | 2001-04-27 | 2002-04-26 | Display apparatus, digital/analog converting circuit and digital/analog converting method |
| CNB2004100567032A CN100362543C (en) | 2001-04-27 | 2002-04-27 | Display apparatus, digital-to-analog conversion circuit and digital-to-analog conversion method |
| KR10-2002-0023259A KR100427733B1 (en) | 2001-04-27 | 2002-04-27 | Display device, digital analog converting circuit and digital analog converting method |
| CNB2004101022521A CN100426366C (en) | 2001-04-27 | 2002-04-27 | Display apparatus, digital-to-analog conversion circuit and digital-to-analog conversion method |
| CNB021410720A CN1267879C (en) | 2001-04-27 | 2002-04-27 | Display, digital analog conversion circuit and digital analog conversion method |
| US11/339,552 US7777739B2 (en) | 2001-04-27 | 2006-01-26 | Display apparatus, digital-to-analog conversion circuit and digital-to-analog conversion method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001148175A JP2002344318A (en) | 2001-05-17 | 2001-05-17 | Digital-analog converter circuit, display and digital- analog conversion method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002344318A true JP2002344318A (en) | 2002-11-29 |
Family
ID=18993546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001148175A Pending JP2002344318A (en) | 2001-04-27 | 2001-05-17 | Digital-analog converter circuit, display and digital- analog conversion method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002344318A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006091569A (en) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | Gradation voltage generating apparatus, liquid crystal driving apparatus, and liquid crystal display device |
| KR100714856B1 (en) | 2003-05-28 | 2007-05-07 | 미쓰비시덴키 가부시키가이샤 | Digital/analog conversion device and display device having the same |
-
2001
- 2001-05-17 JP JP2001148175A patent/JP2002344318A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714856B1 (en) | 2003-05-28 | 2007-05-07 | 미쓰비시덴키 가부시키가이샤 | Digital/analog conversion device and display device having the same |
| US7236152B2 (en) | 2003-05-28 | 2007-06-26 | Mitsubishi Denki Kabushiki Kaisha | Digital/analog conversion device and display device having the same |
| US7688298B2 (en) | 2003-05-28 | 2010-03-30 | Mitsubishi Denki Kabushiki Kaisha | Digital/analog conversion device and display device having the same |
| JP2006091569A (en) * | 2004-09-24 | 2006-04-06 | Matsushita Electric Ind Co Ltd | Gradation voltage generating apparatus, liquid crystal driving apparatus, and liquid crystal display device |
| JP4676183B2 (en) * | 2004-09-24 | 2011-04-27 | パナソニック株式会社 | Gradation voltage generator, liquid crystal drive, liquid crystal display |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4847702B2 (en) | Display device drive circuit | |
| KR100860632B1 (en) | Active matrix display device and mobile terminal using the device | |
| JP4172472B2 (en) | Driving circuit, electro-optical device, electronic apparatus, and driving method | |
| US20070040825A1 (en) | Display device | |
| US20070171169A1 (en) | Driving apparatus capable of quickly driving a capacitive load with heat generation reduced and a method therefor | |
| JP2002229525A (en) | Signal line driving circuit of liquid crystal display device and signal line driving method | |
| JP4485776B2 (en) | Liquid crystal display device and control method of liquid crystal display device | |
| US20070091051A1 (en) | Data driver, apparatus and method for reducing power on current thereof | |
| KR101169052B1 (en) | Analog Sampling Apparatus For Liquid Crystal Display | |
| US7580018B2 (en) | Liquid crystal display apparatus and method of driving LCD panel | |
| JP2003233356A (en) | Reference voltage generation circuit, display driving circuit, display device, and reference voltage generation method | |
| JP2003233357A (en) | Reference voltage generation circuit, display driving circuit, display device, and reference voltage generation method | |
| JP2003271105A (en) | Liquid crystal driving device | |
| JPH1130974A (en) | Semiconductor for driving control for liquid crystal display device and liquid crystal display device | |
| JP5415039B2 (en) | Boosting circuit, driver, display device, and boosting method | |
| JP2001195031A (en) | Reference potential generating circuit for gamma correction | |
| KR100637060B1 (en) | Analog buffer and driving method thereof, liquid crystal display apparatus using the same and driving method thereof | |
| JP2002215102A (en) | Picture display device and driving method therefor | |
| JP3045266B2 (en) | Drive circuit for liquid crystal display | |
| JP2012118550A (en) | Display drive device | |
| JP4145988B2 (en) | Analog buffer and display device | |
| JP2002328659A (en) | Display | |
| JP2002344318A (en) | Digital-analog converter circuit, display and digital- analog conversion method | |
| JP2010102146A (en) | Driving device for liquid crystal display, and liquid crystal display | |
| KR100480176B1 (en) | Liquid crystal display apparatus driven 2-dot inversion type and method of dirving the same |