JP2002343875A - Semiconductor device - Google Patents
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- JP2002343875A JP2002343875A JP2001149444A JP2001149444A JP2002343875A JP 2002343875 A JP2002343875 A JP 2002343875A JP 2001149444 A JP2001149444 A JP 2001149444A JP 2001149444 A JP2001149444 A JP 2001149444A JP 2002343875 A JP2002343875 A JP 2002343875A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、半導体装置に関
し、特にキャパシタを有する半導体装置に関するもので
ある。The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a capacitor.
【０００２】[0002]
【従来の技術】従来、キャパシタを有する半導体装置の
うち、キャパシタの一方の電極が層間絶縁膜内に埋込ま
れているような半導体装置が、たとえば米国特許第６，
１６６，４２３号公報に記載されている。2. Description of the Related Art Conventionally, among semiconductor devices having a capacitor, a semiconductor device in which one electrode of the capacitor is embedded in an interlayer insulating film is disclosed in, for example, US Pat.
No. 166,423.
【０００３】図１５は、上記公報に記載された、従来の
一つの局面に従った半導体装置を示す断面図である。図
１５を参照して、従来の半導体装置では、第１の層間絶
縁膜３０５上に第２の層間絶縁膜３０７および第３の層
間絶縁膜３０９が積層されている。第２の層間絶縁膜３
０７の第１の層間絶縁膜３０５側に第１の配線層３０１
が形成されている。第２の層間絶縁膜３０７内で第３の
層間絶縁膜３０９側に第２の配線層３０２が形成されて
いる。FIG. 15 is a sectional view showing a semiconductor device according to one conventional aspect described in the above publication. Referring to FIG. 15, in the conventional semiconductor device, a second interlayer insulating film 307 and a third interlayer insulating film 309 are stacked on a first interlayer insulating film 305. Second interlayer insulating film 3
07 on the first interlayer insulating film 305 side.
Are formed. In the second interlayer insulating film 307, a second wiring layer 302 is formed on the third interlayer insulating film 309 side.
【０００４】第１の層間絶縁膜３０５上に第１の配線３
１０および第２の配線３１５が形成されている。第１の
配線３１０に接触するように誘電体層３２２が形成され
ている。さらに誘電体層３２２に接触するように第１の
導電層３２４が形成されている。The first wiring 3 is formed on the first interlayer insulating film 305.
10 and a second wiring 315 are formed. A dielectric layer 322 is formed so as to contact first wiring 310. Further, a first conductive layer 324 is formed so as to be in contact with dielectric layer 322.
【０００５】第２の配線３１５が第１の層間絶縁膜３０
５上に形成されている。第２の配線３１５は第３の導電
層３２８と接続されている。第３の導電層３２８は第１
の導電層３２４に接続されている。[0005] The second wiring 315 is formed of the first interlayer insulating film 30.
5 is formed. The second wiring 315 is connected to the third conductive layer 328. The third conductive layer 328 is
Are connected to the conductive layer 324.
【０００６】第３の層間絶縁膜３０９上に第３の導電層
３４２が形成されている。第３の導電層３４２は、コン
タクトホールを介して第１の導電層３２４と接触してい
る。[0006] A third conductive layer 342 is formed on the third interlayer insulating film 309. Third conductive layer 342 is in contact with first conductive layer 324 via a contact hole.
【０００７】第１の導電層３２４と第１の配線３１０と
が誘電体層３２２を介在させて向い合っており、この部
分でキャパシタが形成されている。A first conductive layer 324 and a first wiring 310 face each other with a dielectric layer 322 interposed therebetween, and a capacitor is formed at this portion.
【０００８】図１６は、上記公報に記載された、従来の
別の局面に従った半導体装置を示す断面図である。図１
６を参照して、第１の層間絶縁膜３０５上に第２の層間
絶縁膜３０７および第３の層間絶縁膜３０９が積層され
ている。FIG. 16 is a sectional view showing a semiconductor device according to another conventional aspect described in the above publication. FIG.
6, second interlayer insulating film 307 and third interlayer insulating film 309 are laminated on first interlayer insulating film 305.
【０００９】第２の層間絶縁膜３０７内であって第１の
層間絶縁膜３０５側に第１の配線層３０１が設けられ
る。第２の層間絶縁膜３０７内であって第３の層間絶縁
膜３０９側に第２の配線層３０２が設けられる。第３の
層間絶縁膜３０９上に第３の配線層３０３が設けられ
る。A first wiring layer 301 is provided in the second interlayer insulating film 307 and on the first interlayer insulating film 305 side. The second wiring layer 302 is provided in the second interlayer insulating film 307 and on the third interlayer insulating film 309 side. A third wiring layer 303 is provided over the third interlayer insulating film 309.
【００１０】第１の層間絶縁膜３０５上に第１の配線３
１０および第２の配線３１５が形成されている。第１の
配線３１０に接触するように第３の導電層３２８が形成
されている。第３の導電層３２８に向い合うように誘電
体層３２２が形成されている。誘電体層３２２に向い合
うように第４の導電層３７０が形成されている。The first wiring 3 is formed on the first interlayer insulating film 305.
10 and a second wiring 315 are formed. Third conductive layer 328 is formed to be in contact with first wiring 310. A dielectric layer 322 is formed so as to face third conductive layer 328. Fourth conductive layer 370 is formed to face dielectric layer 322.
【００１１】第２の層間絶縁膜３０７に第１の開口３２
０が設けられており、第１の開口３２０に第３の導電層
３２８、誘電体層３２２および第４の導電層３７０が形
成されている。The first opening 32 is formed in the second interlayer insulating film 307.
0 is provided, and a third conductive layer 328, a dielectric layer 322, and a fourth conductive layer 370 are formed in the first opening 320.
【００１２】また、第１の開口３２０から離れた位置に
第２の開口３３０が形成されている。第２の開口３３０
は第２の配線３１５に達する。第２の層間絶縁膜３０７
の表面に第５の導電層３７５が形成されている。Further, a second opening 330 is formed at a position away from the first opening 320. Second opening 330
Reaches the second wiring 315. Second interlayer insulating film 307
A fifth conductive layer 375 is formed on the surface of the substrate.
【００１３】第３の層間絶縁膜３０９には第３の開口３
４０が形成されている。第３の開口３４０を充填するよ
うに、第３の層間絶縁膜３０９上に第２の導電層３４２
が形成されている。The third interlayer insulating film 309 has a third opening 3
40 are formed. The second conductive layer 342 is formed on the third interlayer insulating film 309 so as to fill the third opening 340.
Are formed.
【００１４】第３の導電層３２８と第４の導電層３７０
とが誘電体層３２２を介在させて向い合っているため、
この部分でキャパシタが形成されている。The third conductive layer 328 and the fourth conductive layer 370
Face each other with the dielectric layer 322 interposed therebetween,
A capacitor is formed at this portion.
【００１５】[0015]
【発明が解決しようとする課題】以下、従来の技術で生
じる問題について図面を参照して説明する。The problem which arises in the prior art will be described below with reference to the drawings.
【００１６】まず、図１５で示す半導体装置では、誘電
体層３２２はキャパシタ以外の他の部分にも延在する延
在部分３２２ｃを有する。延在部分３２２ｃを含む誘電
体層３２２は、シリコン窒化膜またはタンタルオキサイ
ドなどの誘電率の高い材料で形成される。そのため、キ
ャパシタが形成される部分以外の部分では、第１の層間
絶縁膜３０７内に誘電率の高い材料が存在することとな
り、配線同士が強く容量結合をする。その結果、配線遅
延が生じる。配線遅延が生じると電気信号の伝達が遅く
なり、半導体装置の信頼性が低下するという問題があっ
た。First, in the semiconductor device shown in FIG. 15, the dielectric layer 322 has an extending portion 322c extending to other portions than the capacitor. The dielectric layer 322 including the extension portion 322c is formed of a material having a high dielectric constant such as a silicon nitride film or tantalum oxide. Therefore, in a portion other than the portion where the capacitor is formed, a material having a high dielectric constant is present in the first interlayer insulating film 307, and the wires are strongly capacitively coupled. As a result, a wiring delay occurs. When a wiring delay occurs, transmission of an electric signal is delayed, and there is a problem that reliability of the semiconductor device is reduced.
【００１７】また、図１６で示す半導体装置では、第３
の導電層３２８の端縁３２８ｅと第４の導電層３７０の
端縁３７０ｅとの間には誘電体層３２２が介在する。し
かしながら、たとえば第１の開口３２０に第３の導電層
３２８となる導電層と、誘電体層３２２となる誘電体層
と、第４の導電層３７０となる導電層とを埋込んで、こ
れらを化学的機械的研磨法で除去することにより図１６
に示すような形状とした場合には、端縁３２８ｅおよび
３７０ｅ同士が導通する場合がある。その結果、本来絶
縁されるべき第３の導電層３２８と第４の導電層３７０
とが導通し、半導体装置の信頼性が低下するという問題
があった。In the semiconductor device shown in FIG.
A dielectric layer 322 is interposed between an edge 328e of the conductive layer 328 of the third conductive layer 328 and an edge 370e of the fourth conductive layer 370. However, for example, the first opening 320 is filled with a conductive layer serving as the third conductive layer 328, a dielectric layer serving as the dielectric layer 322, and a conductive layer serving as the fourth conductive layer 370. FIG. 16 shows the result of the removal by the chemical mechanical polishing method.
In the case of the shape shown in FIG. 7, the edges 328e and 370e may be electrically connected to each other. As a result, the third conductive layer 328 and the fourth conductive layer 370 which should be insulated are
Are conducted, and the reliability of the semiconductor device is reduced.
【００１８】そこで、この発明は上述のような問題点を
解決するためになされたものであり、信頼性の高い半導
体装置を提供することを目的とするものである。Therefore, the present invention has been made to solve the above problems, and has as its object to provide a highly reliable semiconductor device.
【００１９】[0019]
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置は、半導体基板と、半導体基板の上に
形成されたキャパシタとを備える。キャパシタは、底面
と、その底面に連なる側面とを有する上部導電層と、上
部導電層の底面と側面とに沿って延在する誘電体層と、
誘電体層を介在させて上部導電層の底面に向い合って延
在する部分を有する下部導電層とを含む。さらに、半導
体装置は、上部導電層が埋込まれる第１の孔を規定する
側壁を有する第１の層間絶縁膜を備える。上部導電層の
側面に沿って延在する誘電体層の部分は、第１の層間絶
縁膜の側壁と接触する。誘電体層は上部導電層の側面近
傍に位置する端縁を有する。A semiconductor device according to one aspect of the present invention includes a semiconductor substrate and a capacitor formed on the semiconductor substrate. The capacitor has a bottom surface, an upper conductive layer having a side surface connected to the bottom surface, a dielectric layer extending along the bottom surface and the side surface of the upper conductive layer,
A lower conductive layer having a portion extending opposite to the bottom surface of the upper conductive layer with the dielectric layer interposed therebetween. Further, the semiconductor device includes a first interlayer insulating film having a side wall defining a first hole into which the upper conductive layer is embedded. The portion of the dielectric layer extending along the side surface of the upper conductive layer contacts the side wall of the first interlayer insulating film. The dielectric layer has an edge located near a side surface of the upper conductive layer.
【００２０】このように構成された半導体装置に従え
ば、誘電体層は、上部導電層の側面近傍に位置する端縁
を有するため、誘電体層の端縁が、他の配線層近傍まで
延びることがない。その結果、他の配線層間に設けられ
た層間絶縁膜の誘電率を上昇させることがないため、配
線遅延を防止することができる。その結果、信頼性の高
い半導体装置を提供することができる。また、上部導電
層の側面に沿って延在する誘電体層の部分は、第１の層
間絶縁膜の側壁と接触するため、この部分において、誘
電体層と第１の層間絶縁膜との間に下部導電層が介在す
ることがない。その結果、下部導電層と上部導電層との
短絡を防止でき、信頼性の高い半導体装置を提供するこ
とができる。According to the semiconductor device configured as described above, since the dielectric layer has an edge located near the side surface of the upper conductive layer, the edge of the dielectric layer extends to the vicinity of another wiring layer. Nothing. As a result, since the dielectric constant of the interlayer insulating film provided between the other wiring layers does not increase, wiring delay can be prevented. As a result, a highly reliable semiconductor device can be provided. Further, since the portion of the dielectric layer extending along the side surface of the upper conductive layer is in contact with the side wall of the first interlayer insulating film, the portion between the dielectric layer and the first interlayer insulating film at this portion. The lower conductive layer does not intervene. As a result, a short circuit between the lower conductive layer and the upper conductive layer can be prevented, and a highly reliable semiconductor device can be provided.
【００２１】また好ましくは、上部導電層は、頂面を有
し、誘電体層の端縁と上部導電層の頂面とは、ほぼ同じ
高さに位置する。Preferably, the upper conductive layer has a top surface, and the edge of the dielectric layer and the top surface of the upper conductive layer are located at substantially the same height.
【００２２】また好ましくは、下部導電層は、ほぼ平坦
な頂面を有し、下部導電層の頂面に誘電体層が接触す
る。Preferably, the lower conductive layer has a substantially flat top surface, and the dielectric layer contacts the top surface of the lower conductive layer.
【００２３】また好ましくは、誘電体層は、端縁を有す
るフランジ部を含む。また好ましくは、半導体装置は、
第１の層間絶縁膜上に形成された第２の層間絶縁膜をさ
らに備える。第２の層間絶縁膜は、上部導電層に達する
第２の孔を有する。半導体装置は、第２の孔に埋込まれ
て上部導電層に電気的に接続される配線層をさらに備え
る。Preferably, the dielectric layer includes a flange having an edge. Also preferably, the semiconductor device comprises:
The semiconductor device further includes a second interlayer insulating film formed on the first interlayer insulating film. The second interlayer insulating film has a second hole reaching the upper conductive layer. The semiconductor device further includes a wiring layer embedded in the second hole and electrically connected to the upper conductive layer.
【００２４】また好ましくは、半導体装置は、半導体基
板と第１の層間絶縁膜との間に形成された第３の層間絶
縁膜をさらに備える。第３の層間絶縁膜は第３の孔を有
し、第３の孔に下部導電層が埋込まれる。Preferably, the semiconductor device further includes a third interlayer insulating film formed between the semiconductor substrate and the first interlayer insulating film. The third interlayer insulating film has a third hole, and a lower conductive layer is embedded in the third hole.
【００２５】また好ましくは、上部導電層および下部導
電層は、銅からなる層を含む。また好ましくは、上部導
電層は半導体基板から相対的に遠い部分に位置し、下部
導電層は半導体基板に相対的に近い部分に位置する。Preferably, the upper conductive layer and the lower conductive layer include a layer made of copper. Preferably, the upper conductive layer is located at a portion relatively far from the semiconductor substrate, and the lower conductive layer is located at a portion relatively close to the semiconductor substrate.
【００２６】この発明の別の局面に従った半導体装置
は、半導体基板と、半導体基板の上に形成されたキャパ
シタとを備える。キャパシタは、底面と、その底面に連
なる側面とを有する上部導電層と、上部導電層の底面と
側面とに沿って延在する誘電体層と、誘電体層を介在さ
せて上部導電層の底面と側面とに向い合って延在する部
分を有する下部導電層とを含む。誘電体層の端部および
下部導電層の端部は、上部導電層から遠ざかる方向に延
在する部分を有する。A semiconductor device according to another aspect of the present invention includes a semiconductor substrate and a capacitor formed on the semiconductor substrate. The capacitor includes an upper conductive layer having a bottom surface and side surfaces connected to the bottom surface, a dielectric layer extending along the bottom surface and the side surfaces of the upper conductive layer, and a bottom surface of the upper conductive layer with the dielectric layer interposed. And a lower conductive layer having a portion extending toward the side surface. The end of the dielectric layer and the end of the lower conductive layer have a portion extending in a direction away from the upper conductive layer.
【００２７】このように構成された半導体装置において
は、誘電体層および下部導電層の端部は、上部導電層か
ら遠ざかる方向に延在する部分を有するため、下部導電
層の端部は上部導電層から遠ざかる部分に位置し、かつ
下部導電層と上部導電層との間には誘電体層が介在す
る。そのため、上部導電層と下部導電層とが接触する可
能性が少なくなり、半導体装置の信頼性を向上させるこ
とができる。また、下部導電層は誘電体層を介在させて
上部導電層の底面と側面とに沿って延在する部分を有す
るため、上部導電層と下部導電層との対向面積を増加さ
せることができる。その結果、キャパシタの容量を増加
させることができる。In the semiconductor device thus configured, since the ends of the dielectric layer and the lower conductive layer have portions extending in the direction away from the upper conductive layer, the ends of the lower conductive layer are formed by the upper conductive layer. A dielectric layer is interposed between the lower conductive layer and the upper conductive layer. Therefore, the possibility that the upper conductive layer and the lower conductive layer are in contact with each other is reduced, and the reliability of the semiconductor device can be improved. Further, since the lower conductive layer has a portion extending along the bottom surface and the side surface of the upper conductive layer with the dielectric layer interposed therebetween, the facing area between the upper conductive layer and the lower conductive layer can be increased. As a result, the capacitance of the capacitor can be increased.
【００２８】また好ましくは、半導体装置は、半導体基
板上に形成された第１の層間絶縁膜をさらに備える。第
１の層間絶縁膜は第１の孔を有する。上部導電層は第１
の孔に埋込まれている。Preferably, the semiconductor device further includes a first interlayer insulating film formed on the semiconductor substrate. The first interlayer insulating film has a first hole. The upper conductive layer is the first
Embedded in the hole.
【００２９】また好ましくは、半導体装置は、第１の層
間絶縁膜上に形成された第２の層間絶縁膜をさらに備え
る。第２の層間絶縁膜は、上部導電層に達する第２の孔
を有する。半導体装置は、第２の孔に埋込まれて上部導
電層に電気的に接続された配線層をさらに備える。Preferably, the semiconductor device further includes a second interlayer insulating film formed on the first interlayer insulating film. The second interlayer insulating film has a second hole reaching the upper conductive layer. The semiconductor device further includes a wiring layer embedded in the second hole and electrically connected to the upper conductive layer.
【００３０】また好ましくは、上部導電層は頂面を有
し、誘電体層の端縁と上部導電層の頂面とはほぼ同じ高
さに位置する。Preferably, the upper conductive layer has a top surface, and the edge of the dielectric layer and the top surface of the upper conductive layer are located at substantially the same height.
【００３１】また好ましくは、上部導電層および下部導
電層は、銅からなる層を含む。また好ましくは、上部導
電層は、半導体基板から相対的に遠い部分に位置し、下
部導電層は半導体基板から相対的に近い部分に位置す
る。Preferably, the upper conductive layer and the lower conductive layer include a layer made of copper. Preferably, the upper conductive layer is located at a portion relatively far from the semiconductor substrate, and the lower conductive layer is located at a portion relatively close to the semiconductor substrate.
【００３２】[0032]
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００３３】（実施の形態１）図１は、この発明の実施
の形態１に従った半導体装置の断面図である。図１を参
照して、この発明の実施の形態１に従った半導体装置
は、半導体基板１と、半導体基板１の上に形成されたキ
ャパシタ１５０とを備える。キャパシタ１５０は、底面
１６０ｂと、その底面１６０ｂに連なる側面１６０ｓと
を有する上部導電層１６０と、上部導電層１６０の底面
１６０ｂと側面１６０ｓとに沿って延在する誘電体層１
０７と、誘電体層１０７を介在させて上部導電層１６０
の底面１６０ｂに向い合って延在する部分を有する下部
導電層１７０とを含む。(First Embodiment) FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention. Referring to FIG. 1, the semiconductor device according to the first embodiment of the present invention includes a semiconductor substrate 1 and a capacitor 150 formed on semiconductor substrate 1. Capacitor 150 includes an upper conductive layer 160 having a bottom surface 160b, a side surface 160s connected to the bottom surface 160b, and a dielectric layer 1 extending along bottom surface 160b and side surface 160s of upper conductive layer 160.
07 and the upper conductive layer 160 with the dielectric layer 107 interposed.
And a lower conductive layer 170 having a portion extending to face the bottom surface 160b of the lower conductive layer.
【００３４】さらに、半導体装置は、上部導電層１６０
が埋込まれる第１の孔としての孔１０５ｈを規定する側
壁１０５ａを有する第１の層間絶縁膜としての層間絶縁
膜１０５を備える。上部導電層１６０の側面１６０ｓに
沿って延在する誘電体層１０７の部分は、層間絶縁膜１
０５の側壁１０５ａと接触する。誘電体層１０７は、上
部導電層１６０の側面１６０ｓ近傍に位置する端縁１０
７ｅを有する。Further, in the semiconductor device, the upper conductive layer 160
Is provided with an interlayer insulating film 105 as a first interlayer insulating film having a side wall 105a that defines a hole 105h as a first hole in which is embedded. The portion of the dielectric layer 107 extending along the side surface 160s of the upper conductive layer 160 is formed by the interlayer insulating film 1
05 contacts the side wall 105a. The dielectric layer 107 has an edge 10 near the side surface 160 s of the upper conductive layer 160.
7e.
【００３５】単結晶シリコンにより構成される半導体基
板１上に第３の層間絶縁膜としての層間絶縁膜１０１が
形成されている。層間絶縁膜１０１は第３の孔としての
孔１０１ｈを有する。孔１０１ｈは層間絶縁膜１０１の
側壁１０１ａにより規定される。第３の孔としての孔１
０１ｈに下部導電層１７０が埋込まれている。An interlayer insulating film 101 as a third interlayer insulating film is formed on a semiconductor substrate 1 made of single crystal silicon. The interlayer insulating film 101 has a hole 101h as a third hole. The hole 101h is defined by the side wall 101a of the interlayer insulating film 101. Hole 1 as third hole
01h is buried in the lower conductive layer 170.
【００３６】下部導電層１７０は、側壁１０１ａに接触
するように設けられたタンタルナイトライドからなるバ
リア層１０２と、バリア層１０２に接触し、孔１０１ｈ
を充填し、銅からなる下部電極１０３とにより構成され
る。The lower conductive layer 170 is provided with a barrier layer 102 made of tantalum nitride provided so as to be in contact with the side wall 101a and a hole 101h in contact with the barrier layer 102.
And a lower electrode 103 made of copper.
【００３７】層間絶縁膜１０１および下部導電層１７０
の表面にシリコン窒化膜からなる酸化防止層１０４が形
成される。酸化防止層１０４には、孔１０５ｈおよび１
０５ｓの一部分を規定する側壁１０４ａおよび１０４ｂ
が形成される。この側壁１０４ａおよび１０４ｂによ
り、下部導電層１７０の一部表面が露出する。下部導電
層１７０は、ほぼ平坦な頂面１７０ｔを有する。頂面１
７０ｔに誘電体層１０７が接触している。Interlayer insulating film 101 and lower conductive layer 170
Antioxidant layer 104 made of a silicon nitride film is formed on the surface of. The antioxidant layer 104 has holes 105h and 1
Sidewalls 104a and 104b defining a portion of the 05s
Is formed. By the side walls 104a and 104b, a part of the surface of the lower conductive layer 170 is exposed. Lower conductive layer 170 has a substantially flat top surface 170t. Top 1
The dielectric layer 107 is in contact with 70t.
【００３８】酸化防止層１０４を覆うように層間絶縁膜
１０５が形成される。層間絶縁膜１０５には、孔１０５
ｈおよび１０５ｓを規定する側壁１０５ａおよび１０５
ｂが設けられている。側壁１０５ａおよび１０５ｂは、
それぞれ側壁１０４ａおよび１０４ｂと連なる。An interlayer insulating film 105 is formed so as to cover oxidation preventing layer 104. A hole 105 is formed in the interlayer insulating film 105.
h and 105s defining side walls 105a and 105
b is provided. Side walls 105a and 105b are
They are connected to the side walls 104a and 104b, respectively.
【００３９】層間絶縁膜１０５は、孔１０５ｈを有す
る。孔１０５ｈは、層間絶縁膜１０５の側壁１０５ａに
より規定される。孔１０５ｈ内に上部導電層１６０が埋
込まれている。上部導電層１６０は、側壁１０５ａと頂
面１７０ｔとに接触する、シリコン窒化膜からなる誘電
体層１０７と、誘電体層１０７に接触する、タンタルナ
イトライドからなるバリア層１０８と、バリア層１０８
に接触して孔１０５ｈを充填する、銅からなる上部電極
１０９とにより構成されている。The interlayer insulating film 105 has a hole 105h. The hole 105h is defined by the side wall 105a of the interlayer insulating film 105. The upper conductive layer 160 is embedded in the hole 105h. The upper conductive layer 160 includes a dielectric layer 107 made of a silicon nitride film in contact with the side wall 105a and the top surface 170t, a barrier layer 108 made of tantalum nitride in contact with the dielectric layer 107, and a barrier layer 108.
And an upper electrode 109 made of copper that fills the hole 105h in contact with the upper electrode 109.
【００４０】バリア層１０８の底面および側面が上部導
電層１６０の底面１６０ｂおよび側面１６０ｓを構成す
る。The bottom and side surfaces of barrier layer 108 form bottom surface 160b and side surface 160s of upper conductive layer 160.
【００４１】誘電体層１０７の端部１０７ｇは端縁１０
７ｅを有する。端縁１０７ｅは、側面１６０ｓの近傍に
位置する。層間絶縁膜１０５には、配線層１１５を埋め
込むための孔１０５ｓが形成されている。孔１０５ｓ
は、側壁１０５ｂにより規定される。側壁１０５ｂは側
壁１０４ｂに連なる。The end portion 107g of the dielectric layer 107 has an edge 10g.
7e. The edge 107e is located near the side surface 160s. In the interlayer insulating film 105, a hole 105s for burying the wiring layer 115 is formed. Hole 105s
Is defined by the side wall 105b. The side wall 105b continues to the side wall 104b.
【００４２】層間絶縁膜１０５の表面には、シリコン窒
化膜からなる酸化防止層１１０が形成されている。酸化
防止層１１０は、側壁１１０ａおよび１１０ｂを有す
る。側壁１１０ａが上部導電層１６０の頂面１６０ｔを
露出させる。頂面１６０ｔは、端縁１０７ｅとほぼ同じ
高さに位置する。上部導電層１６０は、半導体基板１か
ら相対的に遠い部分に位置し、下部導電層１７０は、半
導体基板１に相対的に近い部分に位置する。On the surface of the interlayer insulating film 105, an oxidation preventing layer 110 made of a silicon nitride film is formed. The antioxidant layer 110 has side walls 110a and 110b. The side wall 110a exposes the top surface 160t of the upper conductive layer 160. The top surface 160t is located at substantially the same height as the edge 107e. The upper conductive layer 160 is located at a portion relatively far from the semiconductor substrate 1, and the lower conductive layer 170 is located at a portion relatively close to the semiconductor substrate 1.
【００４３】酸化防止層１１０上に第２の層間絶縁膜と
しての層間絶縁膜１１１が形成されている。層間絶縁膜
１１１には、第２の孔としての孔１１１ｈが形成されて
いる。孔１１１ｈは、側壁１１１ａにより規定される。
側壁１１１ａは、側壁１１０ａに連なる。側壁１１１ａ
と頂面１６０ｔとに接触するようにタンタルナイトライ
ドからなるバリア層１１２が形成されている。また、孔
１１１ｈを充填し、バリア層１１２に接触するように銅
からなる配線層１１３が形成されている。An interlayer insulating film 111 as a second interlayer insulating film is formed on oxidation preventing layer 110. A hole 111h as a second hole is formed in the interlayer insulating film 111. The hole 111h is defined by the side wall 111a.
The side wall 111a is continuous with the side wall 110a. Sidewall 111a
A barrier layer 112 made of tantalum nitride is formed so as to contact with and top surface 160t. Further, a wiring layer 113 made of copper is formed so as to fill the hole 111 h and come into contact with the barrier layer 112.
【００４４】層間絶縁膜１１１には、孔１１１ｓが形成
されている。孔１１１ｓは、層間絶縁膜１１１の側壁１
１１ｂにより規定される。側壁１１１ｂと頂面１７０ｔ
とに接触するようにタンタルナイトライドからなるバリ
ア層１１４が形成されている。バリア層１１４に接触
し、かつ孔１１１ｓおよび１０５ｓと充填するように銅
からなる配線層１１５が形成されている。A hole 111s is formed in the interlayer insulating film 111. The hole 111s is formed in the side wall 1 of the interlayer insulating film 111.
11b. Side wall 111b and top surface 170t
A barrier layer 114 made of tantalum nitride is formed so as to be in contact with. A wiring layer 115 made of copper is formed so as to be in contact with barrier layer 114 and to fill holes 111s and 105s.
【００４５】このような半導体装置では、上部導電層１
６０と誘電体層１０７と下部導電層１７０とがＭＩＭ
（Metal Insulator Metal）キャパシタを構成してい
る。In such a semiconductor device, the upper conductive layer 1
60, the dielectric layer 107 and the lower conductive layer 170
(Metal Insulator Metal) constitutes a capacitor.
【００４６】次に、図１で示す半導体装置の製造方法に
ついて説明する。図２〜図８は、図１で示す半導体装置
の製造方法を示す断面図である。図２を参照して、シリ
コン基板からなる半導体基板１の表面に、シリコン酸化
膜からなる層間絶縁膜１０１を形成する。層間絶縁膜１
０１上に所定のレジストパターンを形成し、レジストパ
ターンに従って層間絶縁膜１０１をエッチングする。こ
れにより、側壁１０１ａにより規定される孔１０１ｈを
形成する。Next, a method of manufacturing the semiconductor device shown in FIG. 1 will be described. 2 to 8 are cross-sectional views showing a method for manufacturing the semiconductor device shown in FIG. Referring to FIG. 2, an interlayer insulating film 101 made of a silicon oxide film is formed on a surface of a semiconductor substrate 1 made of a silicon substrate. Interlayer insulating film 1
A predetermined resist pattern is formed on the substrate 01, and the interlayer insulating film 101 is etched according to the resist pattern. Thereby, a hole 101h defined by the side wall 101a is formed.
【００４７】孔１０１ｈを覆うようにタンタルナイトラ
イド層および銅層を形成する。タンタルナイトライド層
および銅層を化学的機械的研磨法で研磨して平坦化す
る。これにより、層間絶縁膜１０１の孔１０１ｈに埋込
まれるようにタンタルナイトライドからなるバリア層１
０２と、銅からなる下部電極１０３とを形成する。A tantalum nitride layer and a copper layer are formed so as to cover hole 101h. The tantalum nitride layer and the copper layer are polished and flattened by a chemical mechanical polishing method. Thus, the barrier layer 1 made of tantalum nitride is buried in the hole 101h of the interlayer insulating film 101.
02 and a lower electrode 103 made of copper.
【００４８】図３を参照して、層間絶縁膜１０１上にシ
リコン窒化膜からなる酸化防止層１０４を形成する。酸
化防止層１０４上にシリコン酸化膜からなる層間絶縁膜
１０５を形成する。層間絶縁膜１０５上にレジストパタ
ーン１３１を形成する。レジストパターン１３１に従っ
て層間絶縁膜１０５をエッチングする。これにより、側
壁１０５ａにより規定される孔１０５ｈを形成する。Referring to FIG. 3, an oxidation preventing layer 104 made of a silicon nitride film is formed on interlayer insulating film 101. An interlayer insulating film 105 made of a silicon oxide film is formed on the oxidation preventing layer 104. A resist pattern 131 is formed on the interlayer insulating film 105. The interlayer insulating film 105 is etched according to the resist pattern 131. Thereby, a hole 105h defined by the side wall 105a is formed.
【００４９】図４を参照して、レジストパターン１３１
を除去する。その後、層間絶縁膜１０５および酸化防止
層１０４の露出した部分を全面エッチバックする。これ
により、下部導電層１７０の頂面１７０ｔを露出させ
る。また、酸化防止層１０４の側壁１０４ａを形成す
る。Referring to FIG. 4, resist pattern 131
Is removed. After that, the exposed portions of the interlayer insulating film 105 and the antioxidant layer 104 are entirely etched back. Thereby, the top surface 170t of the lower conductive layer 170 is exposed. Further, a side wall 104a of the oxidation preventing layer 104 is formed.
【００５０】図５を参照して、側壁１０４ａおよび１０
５ａと頂面１７０ｔとに接触するようにシリコン窒化膜
からなる誘電体層１０７を形成する。誘電体層１０７上
にタンタルナイトライドからなるバリア層１０８を形成
する。バリア層１０８上で孔１０５ｈを充填するように
層間絶縁膜１０５上に銅からなる上部電極１０９を形成
する。Referring to FIG. 5, side walls 104a and 104a
A dielectric layer 107 made of a silicon nitride film is formed so as to be in contact with 5a and top surface 170t. A barrier layer made of tantalum nitride is formed on the dielectric layer 107. An upper electrode 109 made of copper is formed on the interlayer insulating film 105 so as to fill the hole 105h on the barrier layer 108.
【００５１】図６を参照して、上部電極１０９、バリア
層１０８および誘電体層１０７を化学的機械的研磨法で
全面エッチバックする。これにより層間絶縁膜１０５の
表面を露出させる。また、頂面１６０ｔを有する上部導
電層１６０を形成する。誘電体層１０７の端縁１０７ｅ
は上部導電層１６０の側面１６０ｓ近傍に位置する。Referring to FIG. 6, the entire surface of upper electrode 109, barrier layer 108 and dielectric layer 107 is etched back by a chemical mechanical polishing method. Thereby, the surface of the interlayer insulating film 105 is exposed. Further, an upper conductive layer 160 having a top surface 160t is formed. Edge 107e of dielectric layer 107
Are located near the side surface 160 s of the upper conductive layer 160.
【００５２】図７を参照して、層間絶縁膜１０５上にシ
リコン酸化膜からなる層間絶縁膜１１１を形成する。層
間絶縁膜１１１上にレジストパターン１３２を形成す
る。レジストパターン１３２に従って層間絶縁膜１１
１、酸化防止層１１０および層間絶縁膜１０５をエッチ
ングする。これにより、側壁１１１ｃにより規定される
孔１１１ｓと、側壁１０５ｂにより規定される孔１０５
ｓとを形成する。Referring to FIG. 7, an interlayer insulating film 111 made of a silicon oxide film is formed on interlayer insulating film 105. A resist pattern 132 is formed on the interlayer insulating film 111. Interlayer insulating film 11 according to resist pattern 132
1. The oxidation preventing layer 110 and the interlayer insulating film 105 are etched. Thereby, the hole 111s defined by the side wall 111c and the hole 105 defined by the side wall 105b are formed.
and s.
【００５３】図８を参照して、層間絶縁膜１１１上にレ
ジストパターン１３４を形成する。レジストパターン１
３４に従って層間絶縁膜１１１をエッチングする。これ
により、側壁１１１ａにより規定される孔１１１ｈを形
成する。また、孔１１１ｓの径が大きくなる。Referring to FIG. 8, a resist pattern 134 is formed on interlayer insulating film 111. Resist pattern 1
According to 34, the interlayer insulating film 111 is etched. Thus, a hole 111h defined by the side wall 111a is formed. Further, the diameter of the hole 111s increases.
【００５４】図１を参照して、図８で示す状態からレジ
ストパターン１３４を除去し、その後、酸化防止層１１
０および１０４の露出した部分を全面エッチバックす
る。これにより孔１０５ｓの下に位置する下部導電層１
７０の部分を露出させる。また、層間絶縁膜１０５の表
面および上部導電層１６０の頂面１６０ｔを露出させ
る。Referring to FIG. 1, resist pattern 134 is removed from the state shown in FIG.
The exposed portions of 0 and 104 are entirely etched back. Thereby, the lower conductive layer 1 located below the hole 105s
70 is exposed. Further, the surface of interlayer insulating film 105 and the top surface 160t of upper conductive layer 160 are exposed.
【００５５】孔１１１ｈ、１１１ｓおよび１０５ｓにタ
ンタルナイトライド層を形成し、さらに銅層を形成す
る。銅層およびタンタルナイトライド層を化学的機械的
研磨法で全面エッチバックすることにより、孔１１１ｈ
内にバリア層１１２と配線層１１３を形成するととも
に、孔１１１ｓおよび１０５ｓ内にバリア層１１４と配
線層１１５を形成する。これにより、図１で示す半導体
装置が完成する。A tantalum nitride layer is formed in the holes 111h, 111s and 105s, and a copper layer is further formed. By etching back the copper layer and the tantalum nitride layer over the entire surface by a chemical mechanical polishing method, the holes 111h
The barrier layer 112 and the wiring layer 113 are formed therein, and the barrier layer 114 and the wiring layer 115 are formed in the holes 111s and 105s. Thus, the semiconductor device shown in FIG. 1 is completed.
【００５６】このように構成された半導体装置では、誘
電体層１０７の端縁１０７ｅが上部導電層１６０の側面
１６０ｓ近傍に位置するため、誘電体層１０７が、他の
配線層の方へ延びることがない。そのため、他の配線層
間に誘電体層１０７が位置することがないため他の配線
層間での配線遅延を防止することができる。その結果、
信頼性の高い半導体装置を提供することができる。In the semiconductor device configured as described above, since the edge 107 e of the dielectric layer 107 is located near the side surface 160 s of the upper conductive layer 160, the dielectric layer 107 extends toward another wiring layer. There is no. Therefore, since the dielectric layer 107 is not located between the other wiring layers, wiring delay between the other wiring layers can be prevented. as a result,
A highly reliable semiconductor device can be provided.
【００５７】さらに、側面１６０ｓに沿って延在する誘
電体層１０７の部分は、層間絶縁膜１０５の側壁１０５
ａと接触するため、上部導電層１６０の側面１６０ｓが
下部導電層１７０と向い合うことがない。その結果、上
部導電層１６０と下部導電層１７０との短絡を防止する
ことができ、半導体装置の信頼性を向上させることがで
きる。Further, the portion of the dielectric layer 107 extending along the side surface 160 s is formed on the side wall 105 of the interlayer insulating film 105.
a, the side surface 160 s of the upper conductive layer 160 does not face the lower conductive layer 170. As a result, a short circuit between the upper conductive layer 160 and the lower conductive layer 170 can be prevented, and the reliability of the semiconductor device can be improved.
【００５８】また、孔１０５ｈは、単一の層間絶縁膜１
０５に形成されるため、孔１０５ｈのアスペクト比を低
下させることができる。その結果、孔１０５ｈの底面積
を制御することが容易となる。The hole 105h is formed in the single interlayer insulating film 1
05, the aspect ratio of the hole 105h can be reduced. As a result, it becomes easy to control the bottom area of the hole 105h.
【００５９】（実施の形態２）図９は、この発明の実施
の形態２に従った半導体装置の断面図である。図９を参
照して、この発明の実施の形態２に従った半導体装置で
は、誘電体層１０７は、端縁１０７ｅを有するフランジ
部１０７ｆを有する点で、実施の形態１に従った半導体
装置と異なる。すなわち、端部１０７ｇがフランジ部１
０７ｆとなっており、酸化防止層１１０の延びる方向と
ほぼ平行に延びる。また、フランジ部１０７ｆ上にはシ
リコン窒化膜からなる酸化防止層１２１が形成されてい
る。(Second Embodiment) FIG. 9 is a sectional view of a semiconductor device according to a second embodiment of the present invention. Referring to FIG. 9, the semiconductor device according to the second embodiment of the present invention is different from the semiconductor device according to the first embodiment in that dielectric layer 107 has flange portion 107f having edge 107e. different. That is, the end 107g is the flange 1
07f, and extends substantially parallel to the direction in which the antioxidant layer 110 extends. Further, an oxidation preventing layer 121 made of a silicon nitride film is formed on the flange portion 107f.
【００６０】図１０および図１１は、図９で示す半導体
装置の製造方法を示す断面図である。まず、実施の形態
１の図２から図５と同様に、半導体基板１の上に、孔１
０１ｈを有する層間絶縁膜１０１、孔１０１ｈを充填す
る下部導電層１７０を形成する。層間絶縁膜１０１上
に、酸化防止層１０４、層間絶縁膜１０５、酸化防止層
１１０、孔１０５ｈ、誘電体層１０７、バリア層１０８
および上部電極１０９を形成する。上部電極１０９およ
びバリア層１０８を化学的機械的研磨法で全面エッチバ
ックする。次に、シリコン窒化膜からなる酸化防止層１
２１を形成する。FIGS. 10 and 11 are sectional views showing a method of manufacturing the semiconductor device shown in FIG. First, as in FIGS. 2 to 5 of the first embodiment, a hole 1 is formed on the semiconductor substrate 1.
The lower conductive layer 170 filling the hole 101h is formed. On the interlayer insulating film 101, the oxidation preventing layer 104, the interlayer insulating film 105, the oxidation preventing layer 110, the hole 105h, the dielectric layer 107, and the barrier layer 108
And an upper electrode 109 is formed. The entire surface of the upper electrode 109 and the barrier layer 108 is etched back by a chemical mechanical polishing method. Next, an oxidation prevention layer 1 made of a silicon nitride film
21 are formed.
【００６１】図１１を参照して、酸化防止層１２１上に
レジストパターン１３５を形成する。レジストパターン
１３５に従って酸化防止層１２１および誘電体層１０７
をエッチングする。これにより、誘電体層１０７にフラ
ンジ部１０７ｆを形成する。Referring to FIG. 11, a resist pattern 135 is formed on oxidation preventing layer 121. Antioxidant layer 121 and dielectric layer 107 according to resist pattern 135
Is etched. Thus, a flange portion 107f is formed on the dielectric layer 107.
【００６２】図９を参照して、層間絶縁膜１１１を形成
する。その後は、実施の形態１の図７および８で示す工
程に従って孔１１１ｈ、１１１ｓおよび１０５ｓを形成
する。孔１１１ｈ、１１１ｓおよび１０５ｓにバリア層
１１２および１１４ならびに配線層１１３および１１５
を形成して図９で示す半導体装置が完成する。Referring to FIG. 9, an interlayer insulating film 111 is formed. Thereafter, holes 111h, 111s, and 105s are formed according to the steps shown in FIGS. The barrier layers 112 and 114 and the wiring layers 113 and 115 are provided in the holes 111h, 111s, and 105s.
Is formed to complete the semiconductor device shown in FIG.
【００６３】このように構成された半導体装置でも、実
施の形態１に従った半導体装置と同様の効果がある。The semiconductor device thus configured has the same effect as the semiconductor device according to the first embodiment.
【００６４】（実施の形態３）図１２は、この発明の実
施の形態３に従った半導体装置の断面図である。この発
明の実施の形態３に従った半導体装置は、半導体基板１
と、半導体基板１の上に形成されたキャパシタ１５０と
を備える。(Third Embodiment) FIG. 12 is a sectional view of a semiconductor device according to a third embodiment of the present invention. The semiconductor device according to the third embodiment of the present invention includes a semiconductor substrate 1
And a capacitor 150 formed on the semiconductor substrate 1.
【００６５】キャパシタ１５０は、底面１６０ｂと、そ
の底面１６０ｂに連なる側面１６０ｓとを有する上部導
電層１６０と、上部導電層１６０の底面１６０ｂと側面
１６０ｓとに沿って延在する誘電体層１０７と、誘電体
層１０７を介在させて上部導電層１６０の底面１６０ｂ
と側面１６０ｓとに向い合って延在する部分を有する下
部導電層１７０とを含む。誘電体層１０７の端部１０７
ｇおよび下部導電層１７０の端部としてのバリア層１４
１の端部１４１ｇは、上部導電層１６０から遠ざかる方
向に延在する。Capacitor 150 includes an upper conductive layer 160 having a bottom surface 160b, a side surface 160s connected to the bottom surface 160b, a dielectric layer 107 extending along the bottom surface 160b and the side surface 160s of the upper conductive layer 160, Bottom 160b of upper conductive layer 160 with dielectric layer 107 interposed
And a lower conductive layer 170 having a portion extending toward the side surface 160s. End 107 of dielectric layer 107
g and barrier layer 14 as an end of lower conductive layer 170
One end 141g extends in a direction away from the upper conductive layer 160.
【００６６】図１２で示す、この発明の実施の形態３に
従った半導体装置は、半導体基板１上に形成された第１
の層間絶縁膜としての層間絶縁膜１０５をさらに備え
る。層間絶縁膜１０５は第１の孔としての孔１０５ｈを
有する。上部導電層１６０は孔１０５ｈに埋込まれてい
る。The semiconductor device according to the third embodiment of the present invention shown in FIG.
Further provided with an interlayer insulating film 105 as an interlayer insulating film. The interlayer insulating film 105 has a hole 105h as a first hole. The upper conductive layer 160 is embedded in the hole 105h.
【００６７】半導体装置は、層間絶縁膜１０５上に形成
された第２の層間絶縁膜としての層間絶縁膜１１１をさ
らに備える。層間絶縁膜１１１は、上部導電層１６０に
達する第２の孔としての孔１１１ｈを有する。半導体装
置は、孔１１１ｈに埋込まれて上部導電層１６０に電気
的に接続された配線層１１３をさらに備える。The semiconductor device further includes an interlayer insulating film 111 formed on interlayer insulating film 105 as a second interlayer insulating film. The interlayer insulating film 111 has a hole 111h as a second hole reaching the upper conductive layer 160. The semiconductor device further includes a wiring layer 113 embedded in the hole 111h and electrically connected to the upper conductive layer 160.
【００６８】上部導電層１６０は頂面１６０ｔを有し、
誘電体層１０７の端縁１０７ｅと上部導電層１６０の頂
面１６０ｔとはほぼ同じ高さに位置する。The upper conductive layer 160 has a top surface 160t,
The edge 107e of the dielectric layer 107 and the top surface 160t of the upper conductive layer 160 are located at substantially the same height.
【００６９】また、上部導電層１６０および下部導電層
１７０は、銅からなる上部電極１０９および下部電極１
０３を含む。The upper conductive layer 160 and the lower conductive layer 170 are formed of the upper electrode 109 and the lower electrode 1 made of copper.
03 is included.
【００７０】さらに、上部導電層１６０は、半導体基板
１から相対的に遠い部分に位置し、下部導電層１７０
は、半導体基板１から相対的に近い部分に位置する。Further, upper conductive layer 160 is located relatively far from semiconductor substrate 1 and lower conductive layer 170
Are located relatively close to the semiconductor substrate 1.
【００７１】実施の形態３に従った半導体装置では、層
間絶縁膜１０５の側壁１０５ａと誘電体層１０７との間
にタンタルナイトライドからなるバリア層１４１が形成
されている点で実施の形態１に従った半導体装置と異な
る。バリア層１４１は、下部電極１０３およびバリア層
１０２と電気的に接続されて下部導電層１７０の一部分
を構成する。誘電体層１０７の端部１０７ｇはフランジ
部１０７ｆであり、フランジ部１０７ｆは端縁１０７ｅ
を含む。バリア層１４１の端部１４１ｇもフランジ部１
４１ｆとなっており、端縁１４１ｅを含む。The semiconductor device according to the third embodiment differs from the first embodiment in that a barrier layer 141 made of tantalum nitride is formed between the side wall 105a of the interlayer insulating film 105 and the dielectric layer 107. It is different from the conventional semiconductor device. Barrier layer 141 is electrically connected to lower electrode 103 and barrier layer 102 to form a part of lower conductive layer 170. An end 107g of the dielectric layer 107 is a flange 107f, and the flange 107f is an edge 107e.
including. The end 141g of the barrier layer 141 is also the flange 1
41f and includes the edge 141e.
【００７２】上部導電層１６０の頂面１６０ｔは酸化防
止層１２１で覆われている。次に、図１２で示す半導体
装置の製造方法について説明する。図１３は、図１２で
示す半導体装置の製造方法を示す断面図である。図１３
を参照して、半導体基板１の表面に層間絶縁膜１０１、
孔１０１ｈ、バリア層１０２、下部電極１０３、酸化防
止層１０４、層間絶縁膜１０５および酸化防止層１１０
を形成する。層間絶縁膜１０５および１１０に孔１０５
ｈを形成する。孔１０５ｈ内に、バリア層１４１、誘電
体層１０７、バリア層１０８、上部電極１０９を形成す
る。上部電極１０９およびバリア層１０８を化学的機械
的研磨法で全面エッチバックする。その後、上部電極１
０９、バリア層１０８および誘電体層１０７上に酸化防
止層１２１を形成する。The top surface 160t of the upper conductive layer 160 is covered with the oxidation preventing layer 121. Next, a method for manufacturing the semiconductor device shown in FIG. 12 will be described. FIG. 13 is a cross-sectional view showing the method for manufacturing the semiconductor device shown in FIG. FIG.
, An interlayer insulating film 101 on the surface of the semiconductor substrate 1;
Hole 101h, barrier layer 102, lower electrode 103, antioxidant layer 104, interlayer insulating film 105, and antioxidant layer 110
To form Hole 105 in interlayer insulating films 105 and 110
form h. The barrier layer 141, the dielectric layer 107, the barrier layer 108, and the upper electrode 109 are formed in the hole 105h. The entire surface of the upper electrode 109 and the barrier layer 108 is etched back by a chemical mechanical polishing method. Then, the upper electrode 1
09, an oxidation preventing layer 121 is formed on the barrier layer 108 and the dielectric layer 107.
【００７３】実施の形態２の図１１で示す工程と同様
に、酸化防止層１２１上にレジストパターン１３５を形
成する。レジストパターン１３５をマスクとして酸化防
止層１２１、誘電体層１０７およびバリア層１４１をエ
ッチングする。最後に、図１２を参照して、酸化防止層
１１０上に層間絶縁膜１１１を形成する。層間絶縁膜１
１１に、孔１１１ｈ、１１１ｓおよび１０５ｓを形成す
る。孔１１１ｈは側壁１１１ａにより規定される。孔１
１１ｓは側壁１１１ｂにより規定される。孔１０５ｓは
側壁１０５ｂにより規定される。孔１１１ｈ、１１１ｓ
および１０５ｓにバリア層１１２および１１４ならびに
配線層１１３および１１５を形成して図１２で示す半導
体装置が完成する。As in the step shown in FIG. 11 of the second embodiment, a resist pattern 135 is formed on oxidation preventing layer 121. Using the resist pattern 135 as a mask, the oxidation prevention layer 121, the dielectric layer 107, and the barrier layer 141 are etched. Finally, referring to FIG. 12, an interlayer insulating film 111 is formed on oxidation preventing layer 110. Interlayer insulating film 1
11, holes 111h, 111s and 105s are formed. The hole 111h is defined by the side wall 111a. Hole 1
11s is defined by the side wall 111b. The hole 105s is defined by the side wall 105b. Holes 111h, 111s
12 and 105s, barrier layers 112 and 114 and wiring layers 113 and 115 are formed to complete the semiconductor device shown in FIG.
【００７４】このような半導体装置では、誘電体層１０
７の端部１０７ｇと下部導電層１７０の端部としてのバ
リア層１４１の端部１４１ｇとは、ともに上部導電層１
６０から遠ざかる方向に延在するフランジ部１０７ｆお
よび１４１ｆを有する。そのため、下部導電層１７０の
一部分であるバリア層１４１のフランジ部１４１ｆが、
上部導電層１６０から遠ざかるように延びるため、上部
導電層１６０とバリア層１４１の端縁１４１ｅとがショ
ートするのを防止することができる。その結果、信頼性
の高い半導体装置を提供することができる。In such a semiconductor device, the dielectric layer 10
7 and the end 141g of the barrier layer 141 as an end of the lower conductive layer 170 are both connected to the upper conductive layer 1
It has flange portions 107f and 141f extending in a direction away from 60. Therefore, the flange portion 141f of the barrier layer 141, which is a part of the lower conductive layer 170,
Since the upper conductive layer 160 extends away from the upper conductive layer 160, a short circuit between the upper conductive layer 160 and the edge 141e of the barrier layer 141 can be prevented. As a result, a highly reliable semiconductor device can be provided.
【００７５】また、単一の層間絶縁膜１０５に孔１０５
ｈを形成するため、孔１０５ｈのアスペクト比が小さく
なる。そのため、孔１０５ｈの底面積を制御しやすい。Further, a hole 105 is formed in a single interlayer insulating film 105.
Since h is formed, the aspect ratio of the hole 105h is reduced. Therefore, it is easy to control the bottom area of the hole 105h.
【００７６】さらに、上部導電層１６０の底面１６０ｂ
および側面１６０ｓと下部導電層１７０の一部分である
バリア層１４１とが誘電体層１０７を介在させて対向す
るため、対向面積が大きくなる。その結果、キャパシタ
の容量が大きくなるという効果がある。Further, the bottom surface 160b of the upper conductive layer 160
In addition, the side surface 160s and the barrier layer 141 that is a part of the lower conductive layer 170 face each other with the dielectric layer 107 interposed therebetween. As a result, there is an effect that the capacitance of the capacitor increases.
【００７７】（実施の形態４）図１４は、この発明の実
施の形態４に従った半導体装置の断面図である。図１４
を参照して、この発明の実施の形態４に従った半導体装
置では、下部電極１０３とバリア層１４１との接触面積
が、図１２で示す半導体装置と比べて小さくなっている
点で実施の形態３に従った半導体装置と異なる。(Fourth Embodiment) FIG. 14 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention. FIG.
Referring to the semiconductor device according to the fourth embodiment of the present invention, the contact area between lower electrode 103 and barrier layer 141 is smaller than that of the semiconductor device shown in FIG. 3 is different from the semiconductor device according to FIG.
【００７８】このように構成された半導体装置では、バ
リア層１４１を形成する際に下部電極１０３表面のモフ
ォロジの影響を受けずにバリア層１４１を形成すること
ができるため、キャパシタの信頼性が向上する。In the semiconductor device configured as described above, the barrier layer 141 can be formed without being affected by the morphology of the surface of the lower electrode 103 when the barrier layer 141 is formed, so that the reliability of the capacitor is improved. I do.
【００７９】以上、この発明の実施の形態について説明
したが、ここで示した実施の形態はさまざまに変形する
ことが可能である。まず、バリア層１０２、１４１、１
０８、１１２および１１４としては、上述のタンタルナ
イトライドだけでなく、チタンナイトライド、タングス
テンナイトライド、チタンなどを用いることができる。
また、これらの積層膜を用いてもよい。While the embodiment of the present invention has been described above, the embodiment shown here can be variously modified. First, the barrier layers 102, 141, 1
As 08, 112 and 114, not only the above-mentioned tantalum nitride but also titanium nitride, tungsten nitride, titanium and the like can be used.
Further, these stacked films may be used.
【００８０】さらに、誘電体層１０７としては、シリコ
ン窒化膜だけでなく、タンタルオキサイド膜、チタン酸
バリウムストロンチウムなどの、いわゆる強誘電体膜を
用いることができる。Further, as the dielectric layer 107, not only a silicon nitride film but also a so-called ferroelectric film such as a tantalum oxide film and barium strontium titanate can be used.
【００８１】さらに、下部電極１０３および上部電極１
０９としては、銅だけでなく、アルミニウム、タングス
テン、チタン、チタンナイトライドなどを含む金属とし
てもよい。Further, the lower electrode 103 and the upper electrode 1
As 09, not only copper but also a metal containing aluminum, tungsten, titanium, titanium nitride or the like may be used.
【００８２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。The embodiments disclosed this time are to be considered in all respects as illustrative and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
【００８３】[0083]
【発明の効果】この発明に従えば、信頼性の高い半導体
装置を提供することができる。According to the present invention, a highly reliable semiconductor device can be provided.
【図１】 この発明の実施の形態１に従った半導体装置
の断面図である。FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
【図２】 図１で示す半導体装置の製造方法の第１工程
を示す断面図である。FIG. 2 is a sectional view showing a first step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図３】 図１で示す半導体装置の製造方法の第２工程
を示す断面図である。FIG. 3 is a sectional view showing a second step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図４】 図１で示す半導体装置の製造方法の第３工程
を示す断面図である。FIG. 4 is a sectional view showing a third step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図５】 図１で示す半導体装置の製造方法の第４工程
を示す断面図である。FIG. 5 is a sectional view showing a fourth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図６】 図１で示す半導体装置の製造方法の第５工程
を示す断面図である。FIG. 6 is a sectional view showing a fifth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図７】 図１で示す半導体装置の製造方法の第６工程
を示す断面図である。FIG. 7 is a sectional view showing a sixth step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図８】 図１で示す半導体装置の製造方法の第７工程
を示す断面図である。FIG. 8 is a sectional view showing a seventh step of the method for manufacturing the semiconductor device shown in FIG. 1;
【図９】 この発明の実施の形態２に従った半導体装置
の断面図である。FIG. 9 is a sectional view of a semiconductor device according to a second embodiment of the present invention.
【図１０】 図９で示す半導体装置の製造方法の第１工
程を示す断面図である。FIG. 10 is a sectional view showing a first step of the method for manufacturing the semiconductor device shown in FIG. 9;
【図１１】 図９で示す半導体装置の製造方法の第２工
程を示す断面図である。FIG. 11 is a sectional view showing a second step of the method for manufacturing the semiconductor device shown in FIG. 9;
【図１２】 この発明の実施の形態３に従った半導体装
置の断面図である。FIG. 12 is a sectional view of a semiconductor device according to a third embodiment of the present invention.
【図１３】 図１２で示す半導体装置の製造方法を示す
断面図である。FIG. 13 is a sectional view illustrating the method of manufacturing the semiconductor device illustrated in FIG. 12;
【図１４】 この発明の実施の形態４に従った半導体装
置の断面図である。FIG. 14 is a sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図１５】 従来の１つの局面に従った半導体装置の断
面図である。FIG. 15 is a cross-sectional view of a semiconductor device according to one conventional aspect.
【図１６】 従来の別の局面に従った半導体装置の断面
図である。FIG. 16 is a cross-sectional view of a semiconductor device according to another conventional aspect.
１ 半導体基板、１０１，１０５，１１１ 層間絶縁
膜、１０７ 誘電体層、１０７ｅ 端縁、１０７ｆ フ
ランジ部、１０７ｇ 端部、１０１ｈ，１０５ｈ，１１
１ｈ 孔、１６０ 上部導電層、１７０ 下部導電層、
１５０ キャパシタ、１６０ｂ 底面、１６０ｓ 側
面。Reference Signs List 1 semiconductor substrate, 101, 105, 111 interlayer insulating film, 107 dielectric layer, 107e edge, 107f flange, 107g end, 101h, 105h, 11
1h hole, 160 upper conductive layer, 170 lower conductive layer,
150 capacitor, 160b bottom, 160s side.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH08 HH11 HH18 HH19 HH21 HH32 HH33 HH34 JJ11 JJ18 JJ19 JJ21 JJ32 JJ33 JJ34 KK11 KK18 KK19 KK21 KK32 KK33 KK34 MM01 MM02 MM12 MM13 NN06 NN07 QQ09 QQ25 QQ31 QQ37 QQ48 RR03 RR04 RR06 VV10 XX01 XX24 XX31 5F038 AC05 AC15 CD09 CD18 EZ15 EZ20 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) XX01 XX24 XX31 5F038 AC05 AC15 CD09 CD18 EZ15 EZ20
Claims (14)
と、 前記上部導電層の底面と側面とに沿って延在する誘電体
層と、 前記誘電体層を介在させて前記上部導電層の底面に向い
合って延在する部分を有する下部導電層とを含み、さら
に、 前記上部導電層が埋込まれる第１の孔を規定する側壁を
有する第１の層間絶縁膜を備え、 前記上部導電層の側面に沿って延在する前記誘電体層の
部分は、前記第１の層間絶縁膜の側壁と接触し、 前記誘電体層は前記上部導電層の側面近傍に位置する端
縁を有する、半導体装置。1. A semiconductor substrate, comprising: a capacitor formed on the semiconductor substrate; an upper conductive layer having a bottom surface and side surfaces connected to the bottom surface; and a bottom surface of the upper conductive layer. A dielectric layer extending along side surfaces; and a lower conductive layer having a portion extending to face a bottom surface of the upper conductive layer with the dielectric layer interposed therebetween, further comprising: the upper conductive layer A first interlayer insulating film having a side wall defining a first hole into which the first conductive layer is embedded, and a portion of the dielectric layer extending along a side surface of the upper conductive layer is a first interlayer insulating film. A semiconductor device, wherein the dielectric layer has an edge located near a side surface of the upper conductive layer.
電体層の端縁と前記上部導電層の頂面とは、ほぼ同じ高
さに位置する、請求項１に記載の半導体装置。2. The semiconductor according to claim 1, wherein the upper conductive layer has a top surface, and an edge of the dielectric layer and a top surface of the upper conductive layer are located at substantially the same height. apparatus.
し、前記下部導電層の頂面に前記誘電体層が接触する、
請求項１または２に記載の半導体装置。3. The lower conductive layer has a substantially flat top surface, and the dielectric layer contacts a top surface of the lower conductive layer.
The semiconductor device according to claim 1.
ンジ部を含む、請求項１から３のいずれか１項に記載の
半導体装置。4. The semiconductor device according to claim 1, wherein said dielectric layer includes a flange having said edge.
２の層間絶縁膜をさらに備え、 前記第２の層間絶縁膜は、前記上部導電層に達する第２
の孔を有し、さらに、 前記第２の孔に埋込まれて前記上部導電層に電気的に接
続される配線層を備えた、請求項１から４のいずれか１
項に記載の半導体装置。5. The semiconductor device according to claim 1, further comprising a second interlayer insulating film formed on the first interlayer insulating film, wherein the second interlayer insulating film is a second layer reaching the upper conductive layer.
5. The semiconductor device according to claim 1, further comprising: a wiring layer embedded in the second hole and electrically connected to the upper conductive layer.
13. The semiconductor device according to item 9.
との間に形成された第３の層間絶縁膜をさらに備え、前
記第３の層間絶縁膜は第３の孔を有し、前記第３の孔に
前記下部導電層が埋込まれる、請求項１から５のいずれ
か１項に記載の半導体装置。6. The semiconductor device further comprising a third interlayer insulating film formed between the semiconductor substrate and the first interlayer insulating film, wherein the third interlayer insulating film has a third hole, The semiconductor device according to claim 1, wherein the lower conductive layer is embedded in a third hole.
は、銅からなる層を含む、請求項１から６のいずれか１
項に記載の半導体装置。7. The semiconductor device according to claim 1, wherein the upper conductive layer and the lower conductive layer include a layer made of copper.
13. The semiconductor device according to item 9.
対的に遠い部分に位置し、前記下部導電層は前記半導体
基板に相対的に近い部分に位置する、請求項１から７の
いずれか１項に記載の半導体装置。8. The semiconductor device according to claim 1, wherein the upper conductive layer is located at a portion relatively far from the semiconductor substrate, and the lower conductive layer is located at a portion relatively close to the semiconductor substrate. 13. The semiconductor device according to item 9.
と、 前記上部導電層の底面と側面とに沿って延在する誘電体
層と、 前記誘電体層を介在させて前記上部導電層の底面と側面
とに向い合って延在する部分を有する下部導電層とを含
み、 前記誘電体層の端部および前記下部導電層の端部は、前
記上部導電層から遠ざかる方向に延在する部分を有す
る、半導体装置。9. A semiconductor substrate, comprising: a capacitor formed on the semiconductor substrate; wherein the capacitor has an upper conductive layer having a bottom surface and side surfaces connected to the bottom surface; and a bottom surface of the upper conductive layer. A dielectric layer extending along a side surface; and a lower conductive layer having a portion extending to face a bottom surface and a side surface of the upper conductive layer with the dielectric layer interposed therebetween. A semiconductor device, wherein an end of a layer and an end of the lower conductive layer have a portion extending in a direction away from the upper conductive layer.
層間絶縁膜をさらに備え、 前記第１の層間絶縁膜は第１の孔を有し、 前記上部導電層は前記第１の孔に埋込まれている、請求
項９に記載の半導体装置。10. The semiconductor device according to claim 1, further comprising a first interlayer insulating film formed on the semiconductor substrate, wherein the first interlayer insulating film has a first hole, and wherein the upper conductive layer has a first hole. The semiconductor device according to claim 9, which is embedded.
第２の層間絶縁膜をさらに備え、 前記第２の層間絶縁膜は、前記上部導電層に達する第２
の孔を有し、さらに、 前記第２の孔に埋込まれて前記上部導電層に電気的に接
続された配線層を備えた、請求項１０に記載の半導体装
置。11. A semiconductor device further comprising a second interlayer insulating film formed on the first interlayer insulating film, wherein the second interlayer insulating film is a second interlayer insulating film reaching the upper conductive layer.
The semiconductor device according to claim 10, further comprising a wiring layer embedded in said second hole and electrically connected to said upper conductive layer.
電体層の端縁と前記上部導電層の頂面とがほぼ同じ高さ
に位置する、請求項９から１１のいずれか１項に記載の
半導体装置。12. The semiconductor device according to claim 9, wherein the upper conductive layer has a top surface, and an edge of the dielectric layer and a top surface of the upper conductive layer are located at substantially the same height. 13. The semiconductor device according to item 9.
は、銅からなる層を含む、請求項９から１２のいずれか
１項に記載の半導体装置。13. The semiconductor device according to claim 9, wherein said upper conductive layer and said lower conductive layer include a layer made of copper.
相対的に遠い部分に位置し、前記下部導電層は前記半導
体基板から相対的に近い部分に位置する、請求項９から
１３のいずれか１項に記載の半導体装置。14. The semiconductor device according to claim 9, wherein the upper conductive layer is located at a portion relatively far from the semiconductor substrate, and the lower conductive layer is located at a portion relatively close to the semiconductor substrate. 13. The semiconductor device according to item 9.
Priority Applications (1)
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008205121A (en) * | 2007-02-19 | 2008-09-04 | Toshiba Corp | Semiconductor device and manufacturing method therefor |
| JP2008300675A (en) * | 2007-05-31 | 2008-12-11 | Rohm Co Ltd | Semiconductor device |
| KR100947563B1 (en) | 2002-12-28 | 2010-03-15 | 매그나칩 반도체 유한회사 | Method for fabricating MIM capacitor of semiconductor device |
| JP2011181627A (en) * | 2010-02-26 | 2011-09-15 | Hitachi Ltd | Semiconductor device and method for manufacturing the same |
| JP2016009845A (en) * | 2014-06-26 | 2016-01-18 | ラピスセミコンダクタ株式会社 | Semiconductor device manufacturing method and semiconductor device |
-
2001
- 2001-05-18 JP JP2001149444A patent/JP2002343875A/en not_active Withdrawn
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