JP2002343874A - Series regulator circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路に
係り、特に、微細ＭＯＳデバイスによって１チップ、ま
たはオンチップで構成される電源回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly, to a power supply circuit formed on a single chip or on a chip by a fine MOS device.
【０００２】[0002]
【従来の技術】外部電源から、所定の回路に電源を供給
する電源回路には、スイッチングレギュレータ・シリー
ズレギュレーダの２種類があるが、アナログ回路のよう
な安定した電源を求められる場合には、シリーズレギュ
レータが用いられる。2. Description of the Related Art There are two types of power supply circuits for supplying power from an external power supply to a predetermined circuit: switching regulators and series regulators. When a stable power supply such as an analog circuit is required, A series regulator is used.
【０００３】図４は、従来のシリーズレギュレータ回路
ＳＲ１１を示す回路図である。FIG. 4 is a circuit diagram showing a conventional series regulator circuit SR11.
【０００４】従来のシリーズレギュレータ回路ＳＲ１１
は、特開２０００−２８４８４３公報に開示されている
回路であり、パワーＭＯＳトランジスタ１２を介して、
入力電圧ＶＩＮから負荷回路に所望の電圧ＶＯＵＴを供
給する回路である。Conventional series regulator circuit SR11
Is a circuit disclosed in Japanese Patent Application Laid-Open No. 2000-284843.
This is a circuit for supplying a desired voltage VOUT from an input voltage VIN to a load circuit.
【０００５】シリーズレギュレータ回路ＳＲ１１は、演
算増幅器１１と、パワーＭＯＳトランジスタ１２と、基
準電圧発生回路１３と、出力電圧変動を検出するための
分圧回路１４とによって構成されている。[0005] The series regulator circuit SR11 comprises an operational amplifier 11, a power MOS transistor 12, a reference voltage generating circuit 13, and a voltage dividing circuit 14 for detecting an output voltage fluctuation.
【０００６】演算増幅器１１は、２つの入力端子と、出
力端子とを持ち、２つの入力端子のうちの一方の入力端
子に基準電圧発生回路１３の出力電圧Ｖｒｅｆが印加さ
れ、他方の入力端子には、分圧回路１４の抵抗Ｒ１・Ｒ
２によって検出された出力電圧が印加され、その差を増
幅し、パワートランジスタ１２のゲート電圧を制御し、
出力電圧ＶＯＵＴを一定に保つ。The operational amplifier 11 has two input terminals and an output terminal. The output voltage Vref of the reference voltage generating circuit 13 is applied to one of the two input terminals, and the other input terminal. Are the resistors R1 and R of the voltage dividing circuit 14.
2 is applied, the difference is amplified, the gate voltage of the power transistor 12 is controlled,
The output voltage VOUT is kept constant.
【０００７】ここで、演算増幅器１１の電源には、入力
電圧ＶＩＮとＧＮＤとが使われる。Here, the input voltage VIN and GND are used as the power supply of the operational amplifier 11.
【０００８】シリーズレギュレータ回路ＳＲ１１は、出
力電圧の安定性が優れている点と、回路構成が簡易であ
るという点とが挙げられる。これによって、オンチップ
化、すなわち負荷回路と同じウエハ上に構成することが
できる。The series regulator circuit SR11 has excellent stability of output voltage and simple circuit configuration. Thereby, it can be formed on-chip, that is, configured on the same wafer as the load circuit.
【０００９】[0009]
【発明が解決しようとする課題】シリーズレギュレータ
回路ＳＲ１１をオンチップ化する場合、負荷回路と同じ
プロセスで作製されるので、レギュレータを構成する演
算増幅器１１と、パワーＭＯＳトランジスタとは、微細
トランジスタとおなじ耐圧条件になり、別チップで構成
されるシリーズレギュレータよりも、耐圧が低い条件に
なり、入力電圧ＶＩＮとＧＮＤとの差が、パワーＭＯＳ
トランジスタの耐圧よりも大きくなることがある。When the series regulator circuit SR11 is formed on-chip, it is manufactured in the same process as the load circuit. Therefore, the operational amplifier 11 and the power MOS transistor which constitute the regulator are the same as the fine transistors. Withstand voltage condition, the withstand voltage is lower than that of the series regulator composed of another chip, and the difference between the input voltage VIN and GND is the power MOS
It may be higher than the withstand voltage of the transistor.
【００１０】上記の条件では、シリーズレギュレータ回
路ＳＲ１１の起動時、すなわち入力電圧ＶＩＮの立ち上
がり時に、入力電圧ＶＩＮとパワーＭＯＳトランジスタ
のゲート電圧（シリーズレギュレータ回路ＳＲ１１の出
力電圧）との間で、立ち上がり時間に差が生じるので、
パワーＭＯＳトランジスタのソース／ドレイン間の耐圧
と、ソース／ゲート間の耐圧とを超える過剰な電圧差に
よって、パワーＭＯＳトランジスタが破壊する可能性が
あるという問題がある。Under the above conditions, when the series regulator circuit SR11 is started, that is, when the input voltage VIN rises, the rise time between the input voltage VIN and the gate voltage of the power MOS transistor (the output voltage of the series regulator circuit SR11) increases. Because there is a difference in
There is a problem that the power MOS transistor may be broken by an excessive voltage difference exceeding the withstand voltage between the source / drain and the withstand voltage between the source / gate of the power MOS transistor.
【００１１】本発明は、基準電圧回路と、演算増幅器
と、パワートランジスタと、抵抗とを含み、所定の入力
電圧から所望の出力電圧に電圧値を変換するシリーズレ
ギュレータ回路において、パワーＭＯＳトランジスタの
ソース／ドレイン間の耐圧と、ソース／ゲート間の耐圧
とを確保することができるシリーズレギュレータ回路を
提供することを目的とするものである。According to the present invention, there is provided a series regulator circuit including a reference voltage circuit, an operational amplifier, a power transistor, and a resistor for converting a voltage value from a predetermined input voltage to a desired output voltage. It is an object of the present invention to provide a series regulator circuit capable of securing a withstand voltage between a drain / source and a withstand voltage between a source and a gate.
【００１２】[0012]
【課題を解決するための手段】本発明は、演算増幅器、
パワートランジスタ、基準電圧回路、抵抗を含み、入力
端子に印加する所定の入力電圧から所望の出力電圧に電
圧値を変換するシリーズレギュレータ回路において、上
記演算増幅器の出力端子と上記入力端子とが、クランプ
手段を介して接続されていることを特徴とするシリーズ
レギュレータ回路。SUMMARY OF THE INVENTION The present invention comprises an operational amplifier,
In a series regulator circuit including a power transistor, a reference voltage circuit, and a resistor, and converting a voltage value from a predetermined input voltage applied to an input terminal to a desired output voltage, an output terminal of the operational amplifier and the input terminal are clamped. A series regulator circuit, wherein the series regulator circuit is connected via means.
【００１３】[0013]
【発明の実施の形態および実施例】図１は、本発明の第
１の実施例であるシリーズレギュレータ回路ＳＲ１を示
す回路図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1 is a circuit diagram showing a series regulator circuit SR1 according to a first embodiment of the present invention.
【００１４】シリーズレギュレータ回路ＳＲ１は、演算
増幅器１と、パワーＭＯＳトランジスタ２と、基準電圧
発生回路３、出力電圧変動を検出するための分圧回路４
と、クランプ回路５とによって構成されている。The series regulator circuit SR1 includes an operational amplifier 1, a power MOS transistor 2, a reference voltage generating circuit 3, and a voltage dividing circuit 4 for detecting output voltage fluctuation.
And a clamp circuit 5.
【００１５】演算増幅器１は、２つの入力端子と、出力
端子とを持ち、２つの入力端子のうちの一方の入力端子
に、基準電圧発生回路３が出力する基準電圧Ｖｒｅｆが
印加され、他方の入力端子には、分圧回路４の抵抗Ｒ１
・Ｒ２によって検出された分圧電圧Ｖｄが印加され、基
準電圧Ｖｒｅｆと分圧Ｖｄとの差の電圧を増幅する。The operational amplifier 1 has two input terminals and an output terminal. The reference voltage Vref output from the reference voltage generating circuit 3 is applied to one of the two input terminals, and the other input terminal. The input terminal includes a resistor R1 of the voltage dividing circuit 4.
The divided voltage Vd detected by R2 is applied to amplify the difference voltage between the reference voltage Vref and the divided voltage Vd.
【００１６】パワーＭＯＳトランジスタ２は、そのゲー
トに、演算増幅回路１の出力電圧を受け、安定した電圧
Ｖｏｕｔを出力するものである。The power MOS transistor 2 receives the output voltage of the operational amplifier circuit 1 at its gate and outputs a stable voltage Vout.
【００１７】分圧回路４は、抵抗Ｒ１とＲ２との直列回
路によって構成されている。The voltage dividing circuit 4 comprises a series circuit of resistors R1 and R2.
【００１８】クランプ回路５は、演算増幅器１の後段に
設けられている。つまり、クランプ回路５は、演算増幅
器１出力端子と入力端子ＶＩＮとの間に接続されてい
る。The clamp circuit 5 is provided after the operational amplifier 1. That is, the clamp circuit 5 is connected between the output terminal of the operational amplifier 1 and the input terminal VIN.
【００１９】ここで、演算増幅器１の電源には、入力電
圧ＶＩＮとＧＮＤとが使われる。Here, the input voltage VIN and GND are used as the power supply of the operational amplifier 1.
【００２０】図２は、本発明の第２の実施例であるシリ
ーズレギュレータ回路ＳＲ２を示す回路図である。FIG. 2 is a circuit diagram showing a series regulator circuit SR2 according to a second embodiment of the present invention.
【００２１】シリーズレギュレータ回路ＳＲ２は、シリ
ーズレギュレータ回路ＳＲ１において、クランプ回路５
として、順方向接続のダイオード５１が使用されている
回路である。The series regulator circuit SR2 is different from the series regulator circuit SR1 in that the clamp circuit 5
Is a circuit in which a diode 51 connected in the forward direction is used.
【００２２】次に、シリーズレギュレータ回路ＳＲ２の
動作について説明する。Next, the operation of the series regulator circuit SR2 will be described.
【００２３】入力電圧ＶＩＮが立ち上がるのと同時に、
パワーＭＯＳトランジスタ２のゲートには、（ＶＩＮ−
Ｖｆ）の電圧が印加される。なお、Ｖｆは、ダイオード
５１の閾値電圧である。これによって、ＭＯＳトランジ
スタ２のドレイン／ソース間にも、入力電圧ＶＩＮによ
ってＯＮするのに十分な電圧が印加されているので、演
算増幅器１の出力によらず、パワーＭＯＳトランジスタ
はＯＮすることができる。At the same time as the input voltage VIN rises,
The gate of the power MOS transistor 2 has (VIN−
Vf) is applied. Vf is the threshold voltage of the diode 51. As a result, a voltage sufficient to be turned on by the input voltage VIN is applied between the drain and source of the MOS transistor 2, so that the power MOS transistor can be turned on regardless of the output of the operational amplifier 1. .
【００２４】なお、シリーズレギュレータ回路ＳＲ２に
おいて、順方向接続のダイオード５１の代わりに、ＭＯ
Ｓトランジスタを使用するようにしてもよい。In the series regulator circuit SR2, instead of the diode 51 connected in the forward direction, an MO
An S transistor may be used.
【００２５】図３は、本発明の第３の実施例であるシリ
ーズレギュレータ回路ＳＲ３を示す回路図である。FIG. 3 is a circuit diagram showing a series regulator circuit SR3 according to a third embodiment of the present invention.
【００２６】シリーズレギュレータ回路ＳＲ３は、シリ
ーズレギュレータ回路ＳＲ１において、クランプ回路５
として、順方向接続のダイオードを多段に縦列接続した
ダイオード多段接続回路５２を使用した回路である。The series regulator circuit SR3 is different from the series regulator circuit SR1 in that the clamp circuit 5
This is a circuit using a diode multi-stage connection circuit 52 in which forward-connected diodes are connected in cascade in multiple stages.
【００２７】シリーズレギュレータ回路ＳＲ３は、ダイ
オード多段接続回路５２が接続されていることによっ
て、そのダイオード多段接続回路５２による容量とイン
ピーダンスとによって、一種のフィルタが形成され、こ
のフィルタにノイズが吸収され、入力電圧に重畳された
ノイズの影響を低減することができる。In the series regulator circuit SR3, since the diode multi-stage connection circuit 52 is connected, a kind of filter is formed by the capacitance and the impedance of the diode multi-stage connection circuit 52, and the filter absorbs noise. The effect of noise superimposed on the input voltage can be reduced.
【００２８】つまり、シリーズレギュレータ回路ＳＲ２
においては、パワーＭＯＳトランジスタのゲートに入力
電圧ＶＩＮから、１つのダイオード５１のみで電圧が印
加されるので、入力電圧にノイズが重畳されたとき、パ
ワーＭＯＳトランジスタ２のゲートにノイズが残り、こ
のノイズによって、出力電圧の安定性が阻害される。That is, the series regulator circuit SR2
Since the voltage is applied to the gate of the power MOS transistor from the input voltage VIN by only one diode 51, when noise is superimposed on the input voltage, the noise remains at the gate of the power MOS transistor 2 and this noise This hinders the stability of the output voltage.
【００２９】そこで、ダイオード５１のかわりに、ダイ
オードを多段に接続したダイオード多段接続回路５２を
使用することによって、ノイズを抑制したものである。Therefore, the noise is suppressed by using a diode multi-stage connection circuit 52 in which diodes are connected in multiple stages, instead of the diode 51.
【００３０】ここで、ダイオード多段接続回路５２を構
成するダイオードの接続数ｎには制限があり、（ＶＩＮ
−ｎ・Ｖｆ）が、パワーＭＯＳトランジスタ２のゲート
／ソース間耐圧を超えないようにする必要がある。Here, there is a limit to the number n of diodes connected to the multi-stage diode connection circuit 52.
−n · Vf) must not exceed the gate / source withstand voltage of the power MOS transistor 2.
【００３１】また、ノイズの除去率とクランプの能力と
によって、多段接続すべきダイオードの段数が変わり、
つまり、使用する条件に応じて、多段接続すべきダイオ
ードの段数が、個々に変化する。Further, the number of diodes to be connected in multiple stages changes depending on the noise removal rate and the clamping ability.
That is, the number of diodes to be connected in multiple stages changes individually according to the conditions used.
【００３２】なお、シリーズレギュレータ回路ＳＲ３に
おいて、ダイオード多段接続回路５２の代わりに、ＭＯ
Ｓトランジスタを多段に接続したＭＯＳトランジスタ多
段接続回路を使用するようにしてもよい。In the series regulator circuit SR3, instead of the diode multi-stage connection circuit 52, an MO
A MOS transistor multi-stage connection circuit in which S transistors are connected in multiple stages may be used.
【００３３】ダイオード５１の形成法としては、ＰＮ接
合ダイオード、ＭＯＳ型ダイオードのどちらを使用する
ようにしてもよい。また、ダイオード多段接続回路５２
を構成するダイオードの形成法としては、ＰＮ接合ダイ
オード、ＭＯＳ型ダイオードのどちらを使用するように
してもよい。As a method of forming the diode 51, either a PN junction diode or a MOS diode may be used. Also, a diode multi-stage connection circuit 52
As a method for forming the diode constituting the above, either a PN junction diode or a MOS diode may be used.
【００３４】なお、クランプ回路に用いるダイオード接
続したＭＯＳトランジスタは、Ｐチャネル、Ｎチャネル
どちらを使用するようにしてももよい。The diode-connected MOS transistor used in the clamp circuit may use either a P-channel or an N-channel.
【００３５】[0035]
【発明の効果】請求項１、２記載の発明によれば、基準
電圧回路と、演算増幅器と、パワートランジスタと、抵
抗とを含み、所定の入力電圧から所望の出力電圧に電圧
値を変換するシリーズレギュレータ回路において、微細
ＭＯＳプロセスで作製されるパワーＭＯＳトランジスタ
の耐圧を超える電源電圧が印加されても、安全に動作す
るという効果を奏する。According to the first and second aspects of the present invention, a reference voltage circuit, an operational amplifier, a power transistor, and a resistor are included, and a voltage value is converted from a predetermined input voltage to a desired output voltage. In a series regulator circuit, even if a power supply voltage exceeding a withstand voltage of a power MOS transistor manufactured by a fine MOS process is applied, an effect of operating safely can be obtained.
【００３６】請求項３記載の発明によれば、基準電圧回
路と、演算増幅器と、パワートランジスタと、抵抗とを
含み、所定の入力電圧から所望の出力電圧に電圧値を変
換するシリーズレギュレータ回路において、微細ＭＯＳ
プロセスで作製されるパワーＭＯＳトランジスタの耐圧
を超える電源電圧が印加されても、安全に動作し、しか
も、入力電圧に重畳されるノイズの影響が小さいという
効果を奏する。According to the third aspect of the present invention, there is provided a series regulator circuit which includes a reference voltage circuit, an operational amplifier, a power transistor, and a resistor and converts a voltage value from a predetermined input voltage to a desired output voltage. , Micro MOS
Even if a power supply voltage exceeding the withstand voltage of the power MOS transistor manufactured in the process is applied, it operates safely and the effect of noise superimposed on the input voltage is small.
【図１】本発明の第１の実施例であるシリーズレギュレ
ータ回路ＳＲ１を示す回路図である。FIG. 1 is a circuit diagram showing a series regulator circuit SR1 according to a first embodiment of the present invention.
【図２】本発明の第２の実施例であるシリーズレギュレ
ータ回路ＳＲ２を示す回路図である。FIG. 2 is a circuit diagram showing a series regulator circuit SR2 according to a second embodiment of the present invention.
【図３】本発明の第３の実施例であるシリーズレギュレ
ータ回路ＳＲ３を示す回路図である。FIG. 3 is a circuit diagram showing a series regulator circuit SR3 according to a third embodiment of the present invention.
【図４】従来のシリーズレギュレータ回路ＳＲ１１を示
す回路図である。FIG. 4 is a circuit diagram showing a conventional series regulator circuit SR11.
ＳＲ１、ＳＲ２、ＳＲ３…シリーズレギュレータ回路、 １…演算増幅器、 ２…パワーＭＯＳトランジスタ、 ３…基準電圧発生回路、 ４…分圧回路、 ５…クランプ回路、 ５１…ダイオード、 ５２…ダイオード多段接続回路。 SR1, SR2, SR3: series regulator circuit, 1: operational amplifier, 2: power MOS transistor, 3: reference voltage generation circuit, 4: voltage divider circuit, 5: clamp circuit, 51: diode, 52: diode multi-stage connection circuit.
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 27/04 Ｈ Ｈ０３Ｆ 3/345 (72)発明者 大友 祐輔 東京都千代田区大手町二丁目３番１号 日 本電信電話株式会社内 Ｆターム(参考） 5F038 BB08 BH04 BH12 EZ20 5F048 AA05 AB10 AC05 AC06 AC10 5H430 BB02 BB05 BB09 BB13 EE06 FF02 FF13 HH03 LA01 LB01 5J091 AA03 AA11 AA58 CA41 CA57 FA01 HA10 HA19 HA25 KA00 KA01 KA11 KA21 MA21 SA00──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification code FI Theme coat ゛ (Reference) H01L 27/088 H01L 27/04 H H03F 3/345 (72) Inventor Yusuke Otomo Otemachi 2 Chiyoda-ku, Tokyo F-term (reference) 3-1, Nippon Telegraph and Telephone Co., Ltd. KA01 KA11 KA21 MA21 SA00
Claims (3)
電圧回路、抵抗を含み、入力端子に印加する所定の入力
電圧から所望の出力電圧に電圧値を変換するシリーズレ
ギュレータ回路において、 上記演算増幅器の出力端子と上記入力端子とが、クラン
プ手段を介して接続されていることを特徴とするシリー
ズレギュレータ回路。1. A series regulator circuit that includes an operational amplifier, a power transistor, a reference voltage circuit, and a resistor, and converts a voltage value from a predetermined input voltage applied to an input terminal to a desired output voltage. A series regulator circuit, wherein the input terminal and the input terminal are connected via a clamp means.
ード接続されたＰチャネルまたはＮチャネルＭＯＳトラ
ンジスタを使用している手段であることを特徴とするシ
リーズレギュレータ回路。2. The series regulator circuit according to claim 1, wherein said clamp means is a means using a forward diode or a diode-connected P-channel or N-channel MOS transistor.
続されたＰチャネルまたはＮチャネルＭＯＳトランジス
タが、複数個縦列接続されている手段であることを特徴
とするシリーズレギュレータ回路。3. The series regulator circuit according to claim 1, wherein said clamp means is a means in which a plurality of diodes or a plurality of diode-connected P-channel or N-channel MOS transistors are connected in cascade.
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