JP2002328839A - データ処理装置及びデータプロセッサ - Google Patents

データ処理装置及びデータプロセッサ

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JP2002328839A JP2001130559A JP2001130559A JP2002328839A JP 2002328839 A JP2002328839 A JP 2002328839A JP 2001130559 A JP2001130559 A JP 2001130559A JP 2001130559 A JP2001130559 A JP 2001130559A JP 2002328839 A JP2002328839 A JP 2002328839A
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Abstract

(57)【要約】 【課題】 予測ミスが連続して発生する場合に、ペナル
ティサイクル数を低減させることができるデータプロセ
ッサを提供する。 【解決手段】 インデックスされたキャッシュラインの
タグ情報を用いる連想動作が可能なセットアソシアティ
ブ型のキャッシュメモリ（２）を有する。キャッシュメ
モリは、前記連想動作に並行して予測に基づくウェイ
（１０、１１）選択を行うウェイ予測手段（１３）と、
ウェイ予測手段による予測ミスに起因するペナルティサ
イクル中に、後続アクセスアドレスを用いた連想動作に
基づいてウェイ選択確定情報を生成する生成手段（３
０）と、ペナルティサイクル後の前記後続アクセスアド
レスに対して、ウェイ選択確定情報によりウェイを選択
させる制御手段（３１）と、を含む。先に生ずるペナル
ティサイクル中に、後続のキャッシュアクセスがヒット
するウェイを予め確定しておくことができるため、ペナ
ルティサイクルの累積数を低減させることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を持つマイクロプロセッサやＤＳＰ（ディジタル信号処
理プロセッサ）等のデータ処理装置もしくはデータプロ
セッサに係り、特にウェイ予測機能を用いるキャッシュ
制御技術に適用して有効な技術に関する。
【０００２】
【従来の技術】マイクロプロセッサ、ＤＳＰ等のデータ
処理装置において，プロセッサが外部メモリとのデータ
転送を極力減らし、性能を向上するために、高速動作可
能なオンチップキャッシュメモリが一般的に搭載され
る。キャッシュメモリにヒットした場合、外部メモリへ
のアクセスサイクルを隠蔽することができ、高性能化が
達成できるからである。また、消費電力の観点からも、
キャッシュメモリ自体は電力を消費するが、外部入出力
ピンもしくは外部入出力バッファ回路の駆動を必要とし
ない等によりメモリ制御に伴う消費電力を低減すること
ができ、プロセッサ全体として低消費電力化に寄与する
ことが可能である。
【０００３】キャッシュメモリの構成として、一定の大
きさのブロックを単位として、外部メモリデータをキャ
ッシュ内のデータに対応づけるマッピング方式として、
ダイレクトマッピング方式、セットアソシアティブ方
式、フルアソシアティブ方式がある。
【０００４】ここで、ブロックの大きさをＢバイト、キ
ャッシュ内のブロック数をｃとすると、外部メモリのア
ドレスａのバイトが含まれるブロックの番号ｍはａ／Ｂ
の整数部になる。
【０００５】ダイレクトマッピング方式では、番号ｍの
外部メモリのブロックはモジュロ演算式ｍ ｍｏｄ ｃ
で現されるキャッシュメモリ内の番号のブロックに一意
的にマッピングされる。ダイレクトマッピングでは、キ
ャッシュ内の同一ブロックに割り当てられ得る複数のブ
ロックが同時に使用されると衝突が発生してキャッシュ
ヒット率が低下する。これに対してフルアソシアティブ
方式では、外部メモリのどのブロックもキャッシュメモ
リのどのブロックにでもマッピング可能とする方式であ
る。しかしながら、フルアソシアティブ方式では、キャ
ッシュの全ブロックを各アクセス毎に連想検索しなけれ
ばならず、実用的なキャッシュ容量では、実現困難であ
る。このため、実用的には、両者の中間のセットアソシ
アティブ方式が一般的に用いられる。セットアソシアテ
ィブ方式は、ｎ（Ｎ＝２、４又は８程度)個のキャッシ
ュ内ブロックをまとめた単位をセットと定義し、このセ
ットに対してはダイレクトマッピングを適用し、セット
内のブロックに対しては、フルアソシアティブマッピン
グを適用することによって、両者の長所を生かす方法
で、ｎの値によりｎウェイセットアソシアティブ方式と
称される。
【０００６】しかしながら、アクセス時間の観点ではセ
ットアソシアティブ方式はダイレクトマッピング方式に
劣る。一般的にキャッシュの１ライン（１キャッシュエ
ントリ）はキャッシュに格納されているアドレスを示す
タグと格納データで構成されるが、セット内のどのブロ
ック（ウェイ）のデータ読み出せば良いかが、アクセス
アドレスとタグの比較結果に依存するからである。ダイ
レクトマッピング方式では、読み出すべきデータは、ア
クセスアドレスにより一意に決定されるため、キャッシ
ュ読み出しに要する時間はダイレクトマッピング方式が
最も有利である。
【０００７】また、消費電力の観点からもダイレクトマ
ッピング方式が最も有利である。なぜなら、セットアソ
シアティブ方式では、セット内の全てのブロック（ウェ
イ）のタグを読み出す必要があることのみならず、高速
に読み出しデータを確定させるために、データの読み出
しもヒットしたウェイの決定を待たずに候補となる全ウ
ェイのデータを読み出しておく制御が一般に行われるた
めである。
【０００８】以上説明したダイレクトマッピング方式と
セットアソシアティブ方式の両者の長所、すなわち、セ
ットアソシアティブ方式のキャッシュの高ヒット率によ
る高性能と、ダイレクトマッピング方式の各アクセス毎
のキャッシュ検索を短時間で行えることによる高速化の
両方を享受できる方法として、ウェイ予測セットアソシ
アティブ方式がある。
【０００９】ウェイ予測セットアソシアティブ方式で
は、参照ラインが存在する唯一のウェイをタグ比較とは
独立に予測することで、ヒットしたウェイの決定を待た
ずに読み出しデータを確定できるため、ダイレクトマッ
ピング方式の高速読み出しを行えると同時に、セットア
ソシアティブ方式のキャッシュの高ヒット率を達成する
ことができる。この種のウェイ予測セットアソシアティ
ブ方式について記載された文献の例として特開平７−３
３４４２３号公報が有る。
【００１０】
【発明が解決しようとする課題】上述のウェイ予測セッ
トアソシアティブ方式では、通常のキャッシュヒット、
キャッシュミスの他に、キャッシュにはヒットしている
が、予測ウェイを誤る場合が存在し、これを予測ミスと
称する。本方式では以下の３つの状態がある。即ち、
予測ヒット（：通常のキャッシュヒットであり、且つウ
ェイ予測が正しい場合）、予測ミス（：通常のキャッ
シュヒットであり、且つウェイ予測が誤りの場合９、
キャッシュミス（：キャッシュリプレースの発生する通
常のキャッシュミス）である。
【００１１】予測ヒットの場合の実行サイクルは通常１
サイクルであり、キャッシュミスの場合の実行サイクル
は外部メモリへのアクセス時間で決まり、ダイレクトマ
ッピング方式や通常のセットアソシアティブ方式と同一
である。予測ミスが発生すると、リードアクセスの場合
は改めて正しいウェイへアクセスする必要があるため、
ペナルティサイクルが発生する。一般的に高速で動作す
るプロセッサはパイプライン構成を採用しており、次々
と連続するキャッシュアクセスを処理するために、キャ
ッシュ制御部はウェイの予測がヒットするものと想定し
て動作するために、ウェイ予測ミスの次の実行サイクル
では、当該次のアクセスの処理を行う制御を開始してい
る。このような制御を行うため、改めて正しいウェイへ
アクセスするのは更にその次のサイクルになり、予測ミ
ス発生時には、２サイクルもしくはそれ以上のペナルテ
ィサイクルが挿入されることになる。ライトアクセスの
場合でウェイ予測にしたがって投機的に書き込みを行な
う場合には、予測ミスが発生すると、既に書き込みを行
ったウェイに対しては元の正しいデータをリカバリする
必要があり、正しいウェイへ改めて書き込みを行う必要
がある。
【００１２】本発明者はそのような予測ミスによるペナ
ルティサイクルについて更に検討した。例えばリードア
クセスが連続するとき、予測ミスを生ずると、キャッシ
ュメモリは正規の連想動作によるペナルティサイクルを
実行し、その間、ＣＰＵでは当該予測ミスに係る命令実
行サイクル（若しくはメモリアクセスサイクル）の次の
命令実行サイクルがストールされ、後続の処理がウェイ
ト若しくは待ち状態にされる。その間、キャッシュメモ
リは予測ミスに係るアクセスに対するペナルティサイク
ルを実行しているだけである。これにより、連続アクセ
スに対し連続する予測ミスを生ずると、予測ミス毎に毎
回ペナルティサイクルが累積され、ＣＰＵによるメモリ
アクセスが著しく遅れる虞のあることが本発明者によっ
て明らかにされた。キャッシュミスと予測ミスが前後し
て発生する場合も、同じように、夫々のミス毎に毎回ペ
ナルティサイクルが累積される事情は同じである。
【００１３】本発明の目的は、上述の予測ミスが連続し
て発生し、或はキャッシュミスと予測ミスが前後して発
生する場合に、ペナルティサイクルの累積回数を低減さ
せることができ、ひいてはＣＰＵ等によるデータ処理性
能もしくはデータ処理速度向上に寄与することができる
データ処理装置もしくはデータプロセッサを提供するこ
とにある。
【００１４】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１５】
【課題を解決するための手段】〔１〕《連続するウェイ
予測ミスの発生防止》本発明の第１の観点は、連続する
ウェイ予測ミスの発生を防止するために、予測ミスに後
続するアクセスのアクセスウェイを予め確定させること
にある。この観点に立つデータ処理装置は、インデック
スされたキャッシュラインのタグ情報を用いる連想動作
が可能なセットアソシアティブ型のキャッシュメモリを
有する。前記キャッシュメモリは、前記連想動作に並行
して予測に基づくウェイ選択を行うウェイ予測手段（１
３）と、前記ウェイ予測手段による予測ミスに起因する
ペナルティサイクル中に、後続アクセスアドレスを用い
た連想動作に基づいてウェイ選択確定情報を生成する生
成手段（３０）と、前記ペナルティサイクル後の前記後
続アクセスアドレスに対して、前記ウェイ選択確定情報
によりウェイを選択させる制御手段（３１，３１Ａ）
と、を含んで成る。
【００１６】前記連想動作は、例えば、アクセスアドレ
ス情報に含まれる所定のアドレス情報を、インデックス
されたキャッシュラインの各ウェイのタグ情報と比較
し、ウェイ毎に連想ヒット又は連想ミスを示す連想結果
信号を生成する動作である。
【００１７】また、前記ウェイ予測手段による予測は、
例えば、キャッシュライン毎のウェイ選択の履歴情報に
基づいて、最も最近選択されたウェイを選択ウェイとす
る処理である。
【００１８】前記制御手段（３１）は、前記ウェイ予測
手段による予測に代えて前記ウェイ選択確定情報により
ウェイを選択させるものである。或は、前記制御手段
（３１Ａ）は、前記ウェイ選択確定情報に対応するとこ
ろの前記ウェイ予測手段による予測結果情報を書換え制
御するものである。
【００１９】上記データ処理装置において、例えばＣＰ
Ｕが連続リードアクセスを行う場合、第１リードアクセ
スでは、先ず、インデックスされたキャッシュラインの
タグ情報がＣＰＵからのアクセスアドレスと比較され、
その比較結果から、キャッシュヒット又はキャッシュミ
スが判定される。判定結果は制御手段に保持されてい
る。これに並行して、履歴情報を使用したアルゴリズム
にしたがってウェイの選択（ウェイ予測選択）が行わ
れ、選択されたウェイのデータがリードデータとしてＣ
ＰＵに与えられる。制御手段は前記キャッシュヒット又
はキャッシュミスの判定結果に基づいてウェイ予測が正
しかったかを認識することができる。例えば、キャッシ
ュヒットに係るウェイが履歴情報に基づくウェイ予測に
一致するかを認識する。ウェイ予測が正しければ、それ
によって、第１リードアクセスに応答するキャッシュ動
作を終了し、次のサイクルでは後続の第２リードアクセ
スに対する処理が可能になる。キャッシュミスが発生し
た場合は、従来のダイレクトマッピング方式やセットア
ソシアティブ方式と同様、外部メモリをアクセスして、
キャッシュエントリのリプレースを行う必要がある。当
然この場合にはリプレースなどの処理が完了されて正規
のリードデータがＣＰＵに供給されるまでＣＰＵには第
１リードアクセスの未完了が通知される。また、キャッ
シュヒットであってもウェイ予測が誤っていた場合、高
速動作設計されたキャッシュメモリにおいて、次のサイ
クルを第１リードアクセスにおける正しいウェイへの再
アクセスに切換えることが時間的に困難であり、当該次
のサイクルでは、結果としてＣＰＵからの第２リードア
クセスのためのアドレス情報などがキャッシュメモリに
伝達されることになる。この時、キャッシュメモリはそ
のままアドレスアレイを動作させ、アドレスアレイから
出力されるタグとＣＰＵからの第２リードアクセスのア
ドレスとを比較する。制御手段はその比較結果をＣＰＵ
からの第２リードアクセスに対する各ウェイの比較結果
として、後から利用するために保存しておく。この段階
では、ＣＰＵの第１リードアクセスに対する処理が未だ
完了していないので、その次のサイクルでは、再度、第
１リードアクセスのアドレスを使用してデータアレイを
読み出す。その読み出しデータに対しては、前記制御手
段が先に取得して保存している第１リードアクセスに対
するタグとアドレスとの比較結果を直接用いてアクセス
ウェイを選択することができる。この比較結果を直接用
いてアクセスウェイを選択する操作に代えて、先ず、そ
の比較結果を用いて当該ウェイが予測選択対象にされる
ように対応するキャッシュラインの履歴情報を予め更新
しておく。これにより、再アクセスのウェイ予測を必ず
ヒットさせることを保証できるから、第１リードアクセ
スの再アクセスにも履歴情報を用いたウェイの選択を行
ってもよい。このように、第１のリードアクセス処理は
このサイクルで必ず完了し、次のサイクルには第２のア
クセスを処理することになる。第１リードアクセスの予
測ミスに続く第２リードアクセスでは、既に第２リード
アクセスのアドレスとタグとの比較結果が制御手段に蓄
えられているから、第２リードアクセスに対する処理で
は、履歴情報を使用したアルゴリズムに従うウェイ予測
に代えて、前記既に取得されている比較結果を用いるこ
とにより、第２リードアクセスに対する予測内容に拘わ
らず、絶対的に正しいアクセスウェイを選択してデータ
をＣＰＵに供給することができる。したがって、キャッ
シュヒットに係る第２リードアクセスに関してはペナル
ティサイクルの発生する余地すらない。
【００２０】このように前記データ処理装置は、ＣＰＵ
からの連続したリードアクセスを処理する場合に、第１
のリードアクセスがウェイ予測ミスを起こした場合に必
要となるペナルティサイクルの間に、後続のリードアク
セスがヒットするウェイの選択確定情報を予め得て記憶
し、これを第２リードアクセスにおけるウェイ選択に利
用する。したがって、連続したウェイ予測ミスを防ぐこ
とができる。これにより、ウェイ予測形式のセットアソ
シアティブ型キャッシュメモリは、セットアソシアティ
ブ方式のキャッシュヒット性能を維持しつつ、ダイレク
トマッピング方式と同じような高速動作を可能にするこ
とができる。
【００２１】上記作用説明は連続するリードアクセスを
一例とするが、アクセスは特にリードに限定されるもの
ではなく、ライト等の他のアクセスであってもよい。
【００２２】〔２〕《キャッシュミスに後続するアクセ
スのウェイ確定》本発明の第２の観点は、キャッシュミ
スに後続するウェイ予測ミスの発生を防止するために、
キャッシュミスに後続するアクセスのアクセスウェイを
予め確定させることにある。要するに、前記第１のリー
ドアクセスのようなアクセスはウェイ予測ミスに限ら
ず、ペナルティサイクルが発生する処理であればキャッ
シュミス等であってもよい。この観点に立つデータ処理
装置は、インデックスされたキャッシュラインのタグ情
報を用いる連想動作が可能なセットアソシアティブ型の
キャッシュメモリを有するデータ処理装置である。前記
キャッシュメモリは、前記連想動作に並行して予測に基
づくウェイ選択を行うウェイ予測手段と、キャッシュミ
スに起因するペナルティサイクル中に、後続アクセスア
ドレスを用いた連想動作に基づいてウェイ選択確定情報
を生成する生成手段と、前記ペナルティサイクル後の前
記後続アクセスアドレスに対して、前記ウェイ予測手段
による予測に代えて前記ウェイ選択確定情報によりウェ
イを選択させる制御手段と、を含んで成る。
【００２３】〔３〕《ウェイ予測ミスに後続するアクセ
スのキャッシュミスに応答する外部アクセス指示の先行
発行》本発明の第３の観点は、ウェイ予測ミスに後続す
るアクセスのキャッシュミスに応答する外部アクセス指
示を先行発行することにある。要するに、前記第２のリ
ードアクセスのようなアクセスがキャッシュミスである
場合を想定する。この観点に立つデータ処理装置は、イ
ンデックスされたキャッシュラインのタグ情報を用いる
連想動作が可能なセットアソシアティブ型のキャッシュ
メモリを有する。前記キャッシュメモリは、前記連想動
作に並行して予測に基づくウェイ選択を行うウェイ予測
手段と、前記ウェイ予測手段による予測ミスに起因する
ペナルティサイクル中に、後続アクセスアドレスのキャ
ッシュミスに応答する外部メモリアクセスの指示を発行
する制御手段と、を含んで成る。これにより、ウェイ予
測ミスに後続するアクセスがキャッシュミスである場合
に、これを早く検出して、外部メモリアクセスを早く起
動することが可能になる。
【００２４】〔４〕《ウェイ予測機能の選択》本発明の
第４の観点に係るデータ処理装置には、前記連想動作の
結果に応じてウェイ選択を行う制御手段と、前記連想動
作に並行して予測に基づくウェイ選択を行うウェイ予測
手段と、ウェイ選択に前記制御手段又は前記ウェイ予測
手段の何れを用いるかを切換え可能に選択する選択手段
と、を含むキャッシュメモリを採用する。換言すれば、
前記連想動作の結果に応じてウェイ選択を行う第１動作
モードと、前記連想動作に並行して予測に基づくウェイ
選択を行う第２動作モードと、を切換え可能に指示する
指示手段を含んだキャッシュメモリを採用する。前記指
示手段を内蔵ＣＰＵによってアクセス可能なレジスタ手
段とすれば、キャッシュメモリの動作モードをＣＰＵの
ソフトウェアで設定可能になる。
【００２５】〔５〕本発明の更に別の観点によるデータ
プロセッサは、インデックスされたキャッシュラインの
タグ情報を用いる連想動作が可能なセットアソシアティ
ブ型のキャッシュメモリと、前記キャッシュメモリに接
続されたＣＰＵとを有し、例えば１個の半導体基板に形
成される。前記キャッシュメモリは、複数のウェイ及び
キャッシュ制御手段を有する。前記キャッシュ制御手段
は、前記ＣＰＵのアクセス動作に応答して、前記連想動
作に並行して予測に基づくウェイ選択行い、予測選択ウ
ェイが連想動作結果に不一致となる予測ミスに起因する
ペナルティサイクル中、又はキャッシュミスに起因する
ペナルティサイクル中に、後続アクセスアドレスを用い
た連想動作による検索ヒットに基づいてウェイ選択確定
情報を生成し、前記ペナルティサイクル後の前記後続ア
クセスアドレスには前記予測に基づくウェイ選択に代え
て前記ウェイ選択確定情報によりウェイを選択させる制
御を行う。前記制御手段は、前記ウェイ選択確定情報に
対応するところの前記ウェイ予測手段による予測結果情
報を書換え制御するようにしてもよい。
【００２６】前記キャッシュ制御手段は、前記予測ミス
に起因するペナルティサイクル中に、後続アクセスのキ
ャッシュミスに対して、メモリコントローラ若しくはバ
スステートコントローラに、外部メモリアクセスの指示
を発行するように構成してよい。
【００２７】前記キャッシュ制御手段は、例えばキャッ
シュライン毎のウェイ選択の履歴情報を記憶する記憶手
段を有し、履歴情報は最も最近アクセスされた情報に応
ずるウェイを選択ウェイとする情報である。
【００２８】前記キャッシュ制御手段は、インデックス
されたキャッシュラインの中から選ばれた最新のアクセ
スウェイを後の予測で指定可能とするように、前記履歴
情報を更新するものである。
【００２９】前記キャッシュ制御手段はキャッシュライ
ンをインデックスするアドレス情報により前記記憶手段
から前記履歴情報を読み出し、読み出した履歴情報に基
づいてウェイの予測選択を行うものである。
【００３０】前記キャッシュ制御手段は、インデックス
されたキャッシュラインに含まれるタグ情報に基づいて
キャッシュミス又はウェイ選択の予測ミスが発生したか
否かを判定し、キャッシュヒット且つ予測ミスの判定結
果に応答してウェイの選択をやり直し且つアクセス対象
キャッシュラインに対応する前記履歴情報を更新し、キ
ャッシュミスの判定結果に応答してアクセス対象キャッ
シュラインをリプレースするために外部アクセスを指示
し且つリプレース対象キャッシュラインに対応する前記
履歴情報を更新するものである。
【００３１】
【発明の実施の形態】図１には本発明の一例に係るデー
タプロセッサが示される。同図に示されるデータプロセ
ッサ４は、特に制限されないが、ＣＭＯＳ集積回路製造
技術などによって単結晶シリコンなどの１個の半導体基
板（半導体チップ）に形成される。データプロセッサ４
は、代表的に示されたＣＰＵ(中央処理装置)１、キャッ
シュ部２、及びメモリ制御部３を有する。
【００３２】ＣＰＵ１は、フェッチした命令を解読して
制御信号を生成する命令制御部と、前記命令制御部の制
御を受けて演算処理を行う実行部とを有する。６はアド
レスバス、７はデータバス、８はコントロールバスであ
り、ＣＰＵ１は、それらバス６〜８を介してキャッシュ
部２に接続される。ＣＰＵ１がメモリアクセスを行う場
合には、実効アドレスはアドレスバス６に出力される。
コントロールバス８にはリード信号、ライト信号などの
ストローブ信号が出力される。リードデータはデータバ
ス７を介してＣＰＵ１に供給され、ＣＰＵ１はライトデ
ータをデータバス７に出力する。
【００３３】前記キャッシュ部２は、ウェイ予測機能付
きの２ウェイセットアソシアティブキャッシュメモリと
して構成される。図１に示されるキャッシュ部２の構成
は、専らＣＰＵ１からのリードアクセスに応答するため
の構成を主体に例示してある。ＣＰＵ１のライトアクセ
ス時におけるデータ経路の詳細については図示を省略し
ている。
【００３４】前記キャッシュ部２は２個のウェイ１０，
１１、キャッシュ制御部１２、履歴情報記憶部１３、及
びセレクタ１４，１５を有する。
【００３５】ウェイ１０は、アドレスアレイ１６、デー
タアレイ１７、及び比較器１８を有する。アドレスアレ
イ１６及びデータアレイ１７は、アドレスバス６から供
給されるアドレス信号の下位側の一部をインデックスア
ドレス信号として共通に入力し、そのインデックスアド
レス信号で選択される情報記憶領域領域としてキャッシ
ュラインを有する。夫々のキャッシュラインは、特に制
限されないがデータアレイ１７の側にデータ情報が格納
され、アドレスアレイ１６の側にタグ情報等が格納され
る。比較器１８はインデックスされたキャッシュライン
のタグ情報と、アクセスアドレス情報としてのアドレス
信号のそれに対応するタグアドレス情報とを比較して、
連想ヒット又は連想ミスを示す連想結果信号１９Ａを生
成する。ウェイ１１も同様であり、図示を省略するアド
レスアレイ、データアレイ、及び比較器を有し、図示を
省略する比較器はインデックスされたキャッシュライン
のタグ情報と、アドレス信号のそれに対応するタグアド
レス情報とを比較して、連想ヒット又は連想ミスを示す
連想結果信号１９Ｂを生成する。前記アクセスアドレス
情報に含まれるタグアドレス情報を、インデックスされ
たキャッシュラインの各ウェイのタグ情報と比較し、ウ
ェイ毎に連想ヒット又は連想ミスを示す連想結果信号１
９Ａ，１９Ｂを生成する動作を、ここでは連想動作と称
する。
【００３６】前記セレクタ１５はウェイ１０，１１のデ
ータアレイ１７から出力されるデータを選択する。セレ
クタ１４はセレクタ１５の選択制御信号として、履歴情
報記憶部１３が出力するウェイ予測信号２２、又はキャ
ッシュ制御部１２が出力するウェイ確定信号２３を選択
する。セレクタ１４の選択信号２４はキャッシュ制御部
１２が出力する。尚、セレクタ１５で選択されるデータ
語長が例えばロングワード（３２ビット）のようなアク
セス単位を超えるビット数（例えば１２８ビット）の場
合には、アドレス信号の最下位側数ビット（例えばバイ
トアドレスの場合の4ビット）を用いて図示を省略する
別のセレクタを用いて前記３２ビットを選択すればよ
い。
【００３７】前記履歴情報記憶部１３はキャッシュライ
ン毎のウェイ選択の履歴情報を保有し、履歴情報はキャ
ッシュラインのインデックス動作に呼応して当該インデ
ックスアドレス信号で選択される。この例では２ウェイ
であるから、履歴情報は１ビットで済み、インデックス
アドレスで選択された履歴情報がウェイ予測信号２２と
される。このウェイ予測信号２２は対応するキャッシュ
ラインにおいて最も最近選択されたウェイの選択を意味
する信号とされる。
【００３８】図１において、前記キャッシュ制御部１２
は、インデックスされたキャッシュラインに含まれるタ
グ情報に基づいてキャッシュミス又はウェイ選択予測ミ
スが発生したか否かを判定する。キャッシュミスは前記
連想結果信号１９Ａ，１９Ｂの双方が比較不一致を意味
する状態である。前記連想結果信号１９Ａ，１９Ｂの何
れか一方が比較一致を意味する状態がキャッシュヒット
である。前記予測ミスは、キャッシュヒットにおいてヒ
ットに係るウェイと前記ウェイ予測信号２２で示される
ウェイが不一致の状態である。両者が一致する状態が予
測ヒットである。
【００３９】前記キャッシュ制御部１２による判定結果
が予測ヒットである場合にはその時のキャッシュ動作は
正常終了とされ、前記キャッシュ制御部１２はアクセス
完了信号２５を活性化してＣＰＵ１に返す。ＣＰＵ１は
アクセス完了信号２５の活性化により、そのときのデー
タバス７上のデータをアクセスデータとして認識する。
要するに、ＣＰＵ１にとってアクセス完了信号２５はデ
ータストローブ信号として機能する。
【００４０】キャッシュ動作の異常終了は、予測ミス、
キャッシュミスの場合である。一般に、高速で動作する
データプロセッサはパイプライン構成を採用しており、
次々と連続するキャッシュアクセスを処理するために、
キャッシュ制御部１２はウェイの予測がヒットするもの
と想定して動作する。これにより、ＣＰＵ１は、ウェイ
予測ミスやキャッシュミスを生じても次の実行サイクル
のためのアドレス出力動作などを開始してしまう。要す
るにＣＰＵは次の動作までオーバーランしてしまう。其
の後、ＣＰＵ１はアクセス動作をウェイト状態とし、ミ
スに係るアクセス動作のペナルティサイクルが完了され
て、アクセス完了信号２５がアサートされるのを待っ
て、制御動作を再開する。
【００４１】前記キャッシュ制御部１２は、そのような
ペナルティサイクルとして、例えば予測ミスの判定結果
に応答して、連想動作によるキャッシュヒットに係るウ
ェイの選択をデータアレイでやり直す。且つ、インデッ
クスされたキャッシュラインに対応する前記履歴情報
を、当該やり直し動作で選択されるウェイが予測最優先
とされるように履歴更新データ２６で更新する。例えば
予測動作でウェイ１０が予測され、連想動作でウェイ１
１が選択されるとき、当該キャッシュラインの履歴情報
は、ウェイ予測信号２２がウェイ１１を意味するように
履歴更新データ２６で更新される。このやり直し動作、
即ちペナルティサイクル中に、ウェイ１０，１１はＣＰ
Ｕ１のオーバーラン動作で与えられる次のアクセスアド
レスに対する連想動作も並行して行う。この並行する連
想動作の結果がキャッシュヒットの場合、その連想結果
を、後続アクセスに対するウェイ選択確定情報２３とし
てウェイ確定生成部３０に保持する。ウェイ確定生成部
３０に保持したウェイ選択確定情報２３は、当該ペナル
ティサイクルに後続するキャッシュヒットに係るアクセ
スに応答してウェイ予測信号２２に代えてセレクタ１４
で選択される。セレクタ１４の選択動作は制御回路３１
が信号２４を用いて行う。前記信号２４によるウェイ選
択確定情報２３の選択タイミングは、特に制限されない
が、ウェイ予測ミスを生じた動作サイクルから２サイク
ル目とされる。
【００４２】したがって、ＣＰＵ１からの連続したアク
セスを処理する場合に、例えば第１のリードアクセスが
ウェイ予測ミスを起こしたときに必要なペナルティサイ
クル中に、後続のリードアクセスがヒットするウェイの
選択確定情報２３を予め得て記憶し、これを第２リード
アクセスにおけるウェイ選択に利用するから、連続した
ウェイ予測ミスを確実に防ぐことができる。
【００４３】また、キャッシュ制御部１２は、キャッシ
ュミスの判定結果に応答してアクセス対象キャッシュラ
インをリプレースするためにメモリ制御部３にアクセス
制御信号４０及びアドレス信号４１を与えて外部アクセ
スを指示し、且つリプレース対象キャッシュラインに対
応する前記履歴情報を上記同様に更新する。この間、キ
ャッシュ制御部１２は、予測ミスの場合と同様、ウェイ
選択確定情報２３をウェイ確定生成部３０に保持してお
く。そして、制御部３１は、前述と同様に、キャッシュ
ミスに係るペナルティサイクルに続くキャッシュヒット
のアクセスに応答して、ウェイ予測信号２２に代えてセ
レクタ１４でウェイ選択確定情報２３を選択して、キャ
ッシュミスに続いてウェイ予測ミスを生ずる事態を防止
することができる。このときの前記信号２４によるウェ
イ選択確定情報２３の選択タイミングは、特に制限され
ないが、キャッシュミスを生じた動作サイクルから５サ
イクル目とされる。尚、キャッシュミスに係るペナルテ
ィサイクルで外部から得られるデータ４３は、所定のリ
プレース制御を経て、キャッシュミスに係るキャッシュ
ラインに格納される。
【００４４】更にキャッシュ制御部１２は、前記予測ミ
スに起因するペナルティサイクル中に、後続アクセスア
ドレスに対する予測結果信号１９Ａ，１９Ｂに基づいて
キャッシュミスであるか否かを判定し、キャッシュミス
の判定結果を得たとき、当該キャッシュミスに応答する
外部メモリアクセスの指示をメモリ制御部３に予め発行
する制御を行う。
【００４５】図２には前記履歴情報記憶部１３の概略構
成が例示される。Ｌａｔ０〜Ｌａｔｎはキャッシュライ
ンに１対１対応で履歴情報を保持するラッチ回路であ
る。ラッチ回路Ｌａｔ０〜Ｌａｔｎに対する書込みデー
タは履歴更新データ２６であり、更新信号は更新信号生
成論理５０で生成される。ラッチ回路Ｌａｔ０〜Ｌａｔ
ｎの出力データはセレクタ５１で選択される。セレクタ
５１の選択動作はインデックスアドレス信号をデコード
するデコーダ５２によるデコード信号によって決定され
る。履歴情報の書込みは、インデックスアドレスの供給
サイクルに対して後の動作サイクルで行われるから、書
きこみ更新信号生成論理５０側にレジスタ５３が配置さ
れている。更新信号生成論理５０は、図示を省略するラ
ッチタイミング信号を入力し、これによって指示される
ラッチタイミングに同期してレジスタ５３に保持されて
いるデコード信号をラッチ回路Ｌａｔ０〜Ｌａｔｎに与
える。
【００４６】図３にはキャッシュ制御部１２の詳細が例
示される。キャッシュ制御部１２はウェイ確定生成部３
０とその他の制御部としての状態遷移制御部（ステート
マシン）３１に大別される。ウェイ確定生成部３０には
連想結果信号１９Ａ，１９Ｂをラッチするラッチ回路３
２Ａ，３２Ｂが代表的に図示され、ＣＰＵへのアクセス
完了信号２５が入力され、ウェイ確定信号２３を出力す
る。ラッチ回路３２Ａ，３２Ｂは前記アクセス完了信号
２５がハイレベルからローレベルにネゲートされたサイ
クルから２サイクル遅れたサイクルでラッチ動作を行
う。要するに、アクセス完了信号２５はアクセス開始時
点からネゲートされるから、ミスの発生した次のサイク
ルで後続アクセスのアドレスを取り込むためにそのよう
なタイミングでラッチ動作が行われることになる。この
様子は、後述する図６、図８、図１０の完了信号の欄に
おけるアスタリスク（＊）が付されたサイクルをラッチ
回路３２Ａ，３２Ｂのラッチタイミングとして位置付け
ていることから、更に明らかになる。
【００４７】ステートマシン３１には、連想結果信号１
９Ａ，１９Ｂをラッチするラッチ回路３３Ａ，３３Ｂ、
履歴更新制御部３４及びリプレース制御部３５が代表的
に図示される。ラッチ回路３３Ａ，３３Ｂはキャッシュ
動作サイクル毎に連想結果信号１９Ａ，１９Ｂをラッチ
し、ラッチした連想結果信号１９Ａ，１９Ｂと前記ウェ
イ予測信号２２とに基づいて、キャッシュミス、ウェイ
予測ヒット、及びウェイ予測ミスの判定を行う。特に履
歴更新制御部３４は、履歴更新データ２６を生成し、リ
プレース制御部３５はリプレースすべきキャッシュライ
ンを例えばＬＲＵ（Least Recently Used）やランダム
等のアルゴリズムに従って決定する論理を有する。
【００４８】図４にはキャッシュ制御部１２による制御
内容がフローチャートで示される。ＣＰＵ１からアクセ
ス指示があると、ＣＰＵ１から供給されるアドレス信号
に基づいてデータアレイ及びアドレスアレイに対してイ
ンデックス動作され、インデックスされたキャッシュラ
インのデータがウェイ予測信号２２で選択されてＣＰＵ
１に返される（Ｓ１）。これに並行してアドレスアレイ
では、インデックスされたキャッシュラインから夫々の
ウェイのタグ情報がを読み出され、アドレス信号のタグ
アドレス情報と比較され、ウェイ毎の連想判定結果信号
１９Ａ，１９Ｂが生成される。連想判定結果信号１９
Ａ，１９Ｂに基づいてキャッシュヒットか否かが判定さ
れる（Ｓ２）。キャッシュミスの場合には、キャッシュ
リプレースのためのペナルティサイクルとして外部メモ
リアクセスが行われ、アクセスされたデータがＣＰＵ１
に供給され、且つ其のデータをデータアレイに蓄えるた
めにＬＲＵ等のアルゴリズムに従ったリプレースが行わ
れる。このリプレースに応答して履歴情報の更新も行わ
れ、また、このキャッシュミスのペナルティサイクルに
並行して、次のアクセスアドレスに関し前記ウェイ確定
情報を取得しておく（Ｓ３）。キャッシュヒットの場合
には予測ミスか否かが判定される（Ｓ４）。予測ミスで
なければＣＰＵ１からの当該アクセス指示に応答する処
理を終了する。予測ミスの場合には、他のウェイの再読
み出しを行ってＣＰＵ１に与えるペナルティサイクルを
実行し、これに伴って予測情報も更新する。そして、其
のペナルティサイクルに並行して、次のアクセスアドレ
スに関し前記ウェイ確定情報を取得しておく（Ｓ５）。
取得されたウェイ確定情報に従って可能ならば（処理時
間が有るなら）予測情報も更新しておくことが望まし
い。更新しなくても当該次のアクセスでは予測ミスを生
ずることはない。
【００４９】ステップＳ３又はステップＳ５でウェイ確
定情報が取得されているとき、次のアクセスではステッ
プＳ１において、予測情報に代えてウェイ確定情報を用
いるウェイ選択が行われる。この場合には必ずキャッシ
ュヒットになり、予測ヒットになる。従って、ウェイ確
定情報を用いるウェイ選択を行った場合にはステップＳ
２以降の処理は省いてもよい。
【００５０】図５にはウェイ予測機能を有するがウェイ
選択確定機能を有し得ていないキャッシュメモリの動作
タイミングチャートが例示される。ここでは、ＣＰＵか
ら５回のリードアクセスがなされる場合を考え、全ての
リードのＣＰＵ要求データはウェイ１（Ｗ１）に存在す
るが、履歴情報はウェイ０（Ｗ０）を予測する状態を想
定する。図５において、ＣＰＵアドレスの欄は、ＣＰＵ
から発行される実効アドレスＲ１，Ｒ２，Ｒ３，Ｒ４，
Ｒ５を示し、５種類のアクセスアドレスを示す。アドレ
スアレイアクセスの欄は、キャッシュメモリのアドレス
アレイへのアクセスがＣＰＵからの何れのアドレスに対
してなされるかを示す。データアレイアクセスの欄は、
キャッシュメモリのデータアレイへのアクセスがＣＰＵ
からのいずれのアドレスに対してなされるかを示す。履
歴情報予測ウェイは、履歴情報に基づくウェイ予測信号
（２２）がいずれのウェイを選択するように指示してい
るかを記す。ウェイ０を予測する状態をＷ０，ウェイ１
を予測する状態をＷ１と略記する。ウェイセレクトの欄
は、キャッシュ制御部が何れのウェイを選択するように
実際に指示しているかを記す。ＣＰＵ要求データのあり
かの欄は、ＣＰＵの各アクセスの要求データの場所を示
す。ＣＰＵ受け取りデータの欄は、ウェイセレクタによ
り選択されＣＰＵに渡されたデータが何れのウェイのも
のであるかを示す。また、外部メモリからデータが供給
される場合もある。アクセス状態の欄は、ＣＰＵからの
各アクセス予測ミス、予測ヒット、キャッシュミスのい
ずれの状態であるかを示す。外部メモリアクセスの欄
は、キャッシュミス状態の場合に、どのサイクルで外部
メモリアクセスがなされるかを示すものである。図５の
例では、５回のリードアクセスは全て予測ミスを想定し
ている。時刻１でＲ１が予測ミスであることがわかり、
時刻３でＲ１のアクセスが完了している。そして、時刻
４でＲ２が予測ミスであることがわかり、時刻６でＲ２
のアクセスが完了している。以下同様であり、図５の場
合には、ウェイ予測ミスが連続する場合、リードアクセ
ス処理は３サイクル毎に完了することになる。
【００５１】図６には、前記データプロセッサ４におい
て予測確定情報２３を用いる場合の動作タイミングチャ
ートが例示される。この動作例も図５と同様に、ＣＰＵ
１から５回のリードアクセスがなされる場合を考え、全
てのリードのＣＰＵ要求データはウェイ１（Ｗ１）に存
在するが、履歴情報はウェイ０（Ｗ０）を予測する状態
を想定する。図６では、ＣＰＵ１からのＲ１が予測ミス
となりそのペナルティサイクル中である時刻２に、Ｒ２
に対するアドレスアレイアクセスを行い、各ウェイのヒ
ット情報をキャッシュ制御部１２内に記憶しておくこと
で、時刻４では、履歴情報予測ウェイはＷ０であるにも
関わらず、ウェイセレクトは正しく要求データの存在す
るＷ１を選択することができる。なお、時刻４でのアド
レスアレイアクセスは必ずしも必要でないので、図６で
は（Ｒ２）と記している。時刻５から時刻８での動作は
時刻１から時刻４の動作と同様である。このように、ウ
ェイ予測ミスが連続する場合でも、後続のリードアクセ
ス処理は予測ヒットするケースと同じ１サイクルで完了
することができる。
【００５２】図７にはウェイ予測機能を有するがウェイ
選択確定機能を有し得ていないキャッシュメモリの別の
動作タイミングチャートが例示される。ここでの例は、
ＣＰＵから４回のリードアクセスがなされる場合で、Ｒ
１はキャッシュミス、Ｒ２は予測ミス、Ｒ３はキャッシ
ュミス、Ｒ４は予測ミスを想定している。時刻１でＲ１
がキャッシュミスであることがわかり、時刻２で外部メ
モリアクセスが発行される。これに対するデータは外部
メモリの仕様に依存するが時刻５でＣＰＵへ供給される
ことを想定しており、時刻５でＲ１の処理は完了する。
そして、時刻６でＲ２が予測ミスであることがわかり、
時刻８でＲ２のアクセスが完了している。その後、時刻
９でＲ３がキャッシュミスであることがわかり、時刻１
０で外部メモリアクセスが発行される。これに対するデ
ータは時刻１３でＣＰＵへ供給されＲ１の処理は完了す
る。そして、時刻１４でＲ４が予測ミスであることがわ
かる。要するに、時刻５にキャッシュミスのペナルティ
処理が終るのを待って、後続アクセス要求に答える処理
手順とされ、当該後続アクセスが予測ミスであれば、更
に今度は予測ミスに係るペナルティサイクルが加算され
る。
【００５３】図８には前記データプロセッサ４において
予測確定情報２３を用いる場合の別の動作タイミングチ
ャートが例示される。ここでも、図７の例と同様に、Ｃ
ＰＵ１から４回のリードアクセスがなされる場合を考
え、Ｒ１はキャッシュミス、Ｒ２は予測ミス、Ｒ３はキ
ャッシュミス、Ｒ４は予測ミスを想定している。図８で
は、ＣＰＵ１からのＲ１がキャッシュミスとなりそのペ
ナルティサイクル中である時刻２に、Ｒ２に対するアド
レスアレイアクセスを行うことで、Ｒ２に対するウェイ
ヒット情報を確定することができる。これをキャッシュ
制御部１２に記憶しておくことで、時刻５でＲ１の外部
メモリアクセスが完了した後の、時刻６において、履歴
情報予測ウェイはＷ０であるにも関わらず、ウェイセレ
クトは正しく要求データの存在するＷ１を選択すること
ができる。このように、キャッシュミスアクセスとウェ
イ予測ミスが連続する場合でも、後続のリードアクセス
処理は予測ヒットするケースと同じ１サイクルで完了す
ることができる。
【００５４】図９にはウェイ予測機能を有するがウェイ
選択確定機能を有していないキャッシュメモリの更に別
の動作タイミングチャートが例示される。ここでの例
は、ＣＰＵから４回のリードアクセスがなされる場合
で、Ｒ１は予測ミス、Ｒ２はキャッシュミス、Ｒ３は予
測ミス、Ｒ４はキャッシュミスを想定している。時刻１
でＲ１が予測ミスであることがわかり、時刻３でＲ１の
アクセスが完了している。その後、時刻４でＲ２がキャ
ッシュミスであることがわかり、時刻５で外部メモリア
クセスが発行される。これに対するデータは時刻８でＣ
ＰＵへ供給されＲ２の処理は完了する。そして、時刻９
でＲ３が予測ミスであることがわかり、時刻１１でＲ３
のアクセスが完了している。その後、時刻１２でＲ４が
キャッシュミスであることがわかり、時刻１３で外部メ
モリアクセスが発行される。要するに、予測ミスのペナ
ルティサイクルと、キャッシュミスのペナルティサイク
ルが完全に直列的に行われている。
【００５５】図１０には、前記データプロセッサ４にお
ける更に別の動作タイミングチャートが例示される。こ
こでも、図９での例と同様に、ＣＰＵ１から４回のリー
ドアクセスがなされる場合を考え、Ｒ１は予測ミス、Ｒ
２はキャッシュミス、Ｒ３は予測ミス、Ｒ４はキャッシ
ュミスを想定している。図１０では、ＣＰＵ１からのＲ
１が予測ミスとなりそのペナルティサイクル中である時
刻２に、Ｒ２に対するアドレスアレイアクセスを行うこ
とで、Ｒ２に対するアクセスがキャッシュミスであるこ
とを知り、Ｒ２に対する外部メモリアクセスを時刻３で
発行することができる。このため、時刻３で予測ミスで
あったＲ１のアクセスが完了することは同じであるが、
Ｒ２に対するデータは図９よりも２サイクル早い時刻６
でＣＰＵ１へ供給されＲ２の処理が完了できることがわ
かる。その後同様に、時刻７でＲ３が予測ミスとなりそ
のペナルティサイクル中である時刻８に、Ｒ４に対する
アドレスアレイアクセスを行うことで、Ｒ４に対するア
クセスがキャッシュミスであることを知り、Ｒ４に対す
る外部メモリアクセスを時刻９で発行することができ
る。このように、予測ミスとキャッシュミスアクセスが
連続する場合でも、後続のリードアクセスのための待ち
サイクルを短縮することができる。
【００５６】図１１には本発明に係るデータプロセッサ
の別の例が示される。同図に示されるデータプロセッサ
４Ａは、ウェイ選択確定情報２３の利用形態が図１とは
異なる。図１ではセレクタ１４でウェイ予測信号に代え
て選択するようにしたが、図１１では、ウェイ選択確定
情報２３で対応する履歴情報の書換えを行う。書換え
は、図１２に例示されるように、セレクタ５４でウェイ
選択確定情報２３を選択し、選択し得たウェイ確定情報
の格納先はレジスタ５３にラッチされているインデック
スアドレスを用いる。セレクタ５４を介するウェイ選択
確定情報２３の書込みタイミング（ラッチタイミング）
は制御信号２４Ａで規定する。制御信号２４Ａはウェイ
予測ミス或はキャッシュミスを生じた動作サイクルの次
の動作サイクルとされる。したがって、キャッシュミス
を生じた動作サイクルの次の動作サイクルで確実にウェ
イ選択確定情報２３を生成できることが必要になる。
【００５７】図１３には本発明に係るデータプロセッサ
の更に別の例が示される。同図に示されるデータプロセ
ッサ４Ｂは、キャッシュ部２Ｂに切換えレジスタ６０を
有する。切換えレジスタ６０はウェイセレクタ１５への
ウェイセレクト信号６３を出力する切換えセレクタ６２
の選択信号６１を出力する。切換えレジスタ６０によ
り、セレクタ６２が比較器１８からのヒット信号１９Ａ
を選択する場合、データ処理装置４Ｂの動作は、セット
アソシアティブ方式で動作を行う。切換えレジスタ６０
により、セレクタ６２が履歴情報記憶部１３から生成さ
れたウェイ予測信号２２を選択する場合、データ処理装
置４Ｂの動作は、ウェイ予測式セットアソシアティブ方
式で動作を行う。
【００５８】切換えレジスタ６０の内容はプロセッサの
起動時（リセット時）に設定してその後は固定値を保持
する構成であっても良いし、ＣＰＵからアクセス可能で
プログラムによってダイナミックに書き換え可能な構成
であってもよい。
【００５９】前記レジスタ６０は、前記連想動作の結果
に応じてウェイ選択を行う第１動作モードと、前記連想
動作に並行して予測に基づくウェイ選択を行う第２動作
モードと、を切換え可能に指示する指示手段として位置
付けられる。
【００６０】ここで、ウェイ予測ミス後の再リードの際
には、履歴情報記憶部１３が履歴更新信号２６により更
新されるものとしており、図１で説明したウェイ確定信
号２３を用いた構成は採用していない。その他の構成は
図１と同様であるからその詳細な説明は省略する。
【００６１】以上説明し得たデータプロセッサによれば
以下の作用効果を得る。
【００６２】ウェイ予測セットアソシアティブ方式は、
キャッシュアクセスに関するアクセス時間、すなわち、
動作速度の観点からは、通常のセットアソシアティブ方
式に比べて、ヒット信号によりデータアレイから読み出
されたデータをセレクトする必要がないため、ダイレク
トマッピング方式と同じ高速動作を行うことができる。
また、消費電力の観点からは、セットアソシアティブ方
式では候補となるデータを全てデータアレイから読み出
しておく必要があるが、ウェイ予測セットアソシアティ
ブ方式では、動作の予測されるウェイからのみデータを
読み出しておくだけでよいから、予測対象外のウェイに
対してはメモリ動作は本質的に不要であり、低消費電力
化も実現可能である。図面に基づく説明ではその点につ
いて省略したが、例えば、セレクタ１５の選択制御信号
をデータアレイ１７及びアドレスアレイ１６のメモリイ
ネーブル信号として利用すれば、予測対象とされたデー
タアレイ１７及びアドレスアレイ１６だけを動作させる
制御が可能になる。
【００６３】上記のウェイ予測セットアソシアティブ方
式の性能面でセットアソシアティブ方式と比べて弱点と
なるウェイ予測ミスによるペナルティサイクル数は、図
１に代表される構成により、半分程度にまで削減するこ
とが可能となる。すなわち、連続したメモリアクセス処
理の際に、最初のアクセスによる一連の処理中のペナル
ティサイクル中に、後続のキャッシュアクセスのヒット
するウェイを予め確定しておくことができるため、セッ
トアソシアティブ方式の性能に極めて近いキャッシュ性
能を得ることができる。連続するメモリアクセスの全て
でウェイ予測ミスが発生するような最悪のケースでは、
本発明による手法を用いなければ、各メモリアクセスは
ペナルティサイクルとして２サイクルを余計に消費する
ことになる。これに対して、図１に代表される構成を採
用すれば、ペナルティサイクルは交互にしか発生しなく
なり、平均ペナルティサイクル数は１サイクルに減少さ
れる。
【００６４】図１３で説明したようにセットアソシアテ
ィブ方式とウェイ予測セットアソシアティブ方式を切換
えレジスタ６０で切換え可能にすれば、高速動作が必要
な場合および低消費電力動作が必要な場合にはウェイ予
測セットアソシアティブ方式で動作するモードを使用
し、ウェイ予測ミスによるペナルティサイクルを避けた
い場合には、セットアソシアティブ方式で動作するモー
ドを使用するように切換えることができる。
【００６５】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【００６６】例えば、キャッシュメモリのウェイ数は２
よりも多くてよい。また、キャッシュメモリは論理アド
レス或は物理アドレスの何れで動作するものであっても
よい。データプロセッサはキャッシュ制御部とメモリ部
の間にメモリマネージメントユニットなどのアドレス変
換バッファユニットが配置されるものであってもよい。
また、データプロセッサのオンチップモジュールは上記
の例に限定されず、タイマやシリアルインタフェースな
ど、その他の周辺回路を備えてもよい。また、予測によ
るウェイの選択は、ウェイからの読み出しデータの選択
という手段に限定されない。アクセス動作させるべきウ
ェイの選択、メモリイネーブルとすべきウェイの選択な
どの手段で置き換えて良いことは言うまでもない。
【００６７】また、以上の説明では専ら連続リードアク
セスにおけるウェイ予測ミスを生ずる場合について説明
したが、ライトアクセスに関しても本発明は同様に適用
される。ライトアクセスに対する予測ミスを生ずると、
ペナルティサイクルではデータ書換えなどのデータリカ
バリ動作を行わなければならない。其の期間を使って、
同様にペナルティサイクル後のアクセス動作に対して予
めウェイ選択確定情報を求めておき、予測情報に代えて
その確定情報を利用すれば、今まで説明した連続リード
の場合と同様に、ライトアクセスに関しても、予測ミス
やキャッシュミスに連続する予測ミスの発生を低減する
ことができる。
【００６８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６９】予測ミスが連続して発生し、或はキャッシ
ュミスと予測ミスが前後して発生する場合に、先に生ず
るペナルティサイクル中に、後続のキャッシュアクセス
がヒットするウェイを予め確定しておくことができるた
め、ペナルティサイクルの累積数を低減させることがで
き、ひいてはＣＰＵ等によるデータ処理性能もしくはデ
ータ処理速度向上に寄与することが可能になる。
【００７０】さらにセットアソシアティブ方式とウェイ
予測セットアソシアティブ方式を切換えレジスタで切換
え機能を採用することにより、高速動作が必要な場合お
よび低消費電力動作が必要な場合にはウェイ予測セット
アソシアティブ方式で動作するモードを使用し、ウェイ
予測ミスによるペナルティサイクルを避けたい場合に
は、セットアソシアティブ方式で動作するモードを使用
するように切換えることができる。
【図面の簡単な説明】
【図１】本発明に係るデータプロセッサの一例を示すブ
ロック図である。
【図２】履歴情報記憶部の概略構成を例示するブロック
図である。
【図３】キャッシュ制御部の詳細を例示するブロック図
である。
【図４】キャッシュ制御部による制御内容を例示するフ
ローチャートである。
【図５】ウェイ予測機能を有するがウェイ選択確定機能
を有し得ていないキャッシュメモリの動作を例示するタ
イミングチャートである。
【図６】図１のデータプロセッサにおいて予測確定情報
を用いる場合の動作を例示するタイミングチャートであ
る。
【図７】ウェイ予測機能を有するがウェイ選択確定機能
を有し得ていないキャッシュメモリの別の動作を例示す
るタイミングチャートである。
【図８】図１のデータプロセッサにおいて予測確定情報
を用いる場合の別の動作を例示するタイミングチャート
である。
【図９】ウェイ予測機能を有するがウェイ選択確定機能
を有し得ていないキャッシュメモリの更に別の動作を例
示するタイミングチャートである。
【図１０】図１のデータプロセッサにおいて更に別の動
作を例示するタイミングチャートである。
【図１１】本発明に係るデータプロセッサの別の例を示
すブロック図である。
【図１２】図１１のデータプロセッサにおける履歴情報
記憶部の概略構成を例示するブロック図である。
【図１３】本発明に係るデータプロセッサの更に別の例
を示すブロック図である。
【符号の説明】
１ ＣＰＵ ２、２Ａ、２Ｂ キャッシュ部 ３ メモリ制御部 ４、４Ａ、４Ｂ データプロセッサ １０，１１ ウェイ １２、１２Ｂ キャッシュ制御部 １３、１３Ａ 履歴情報記憶部 １４ セレクタ １５ セレクタ １６ アドレスアレイ １７ データアレイ １８ 比較器 １９Ａ，１９Ｂ 連想結果信号 ２２ ウェイ予測信号 ２３ ウェイ確定信号 ２４、２４Ａ 選択信号 ２５ アクセス完了信号 ２６ 履歴更新データ ３０ ウェイ確定生成部 ３１、３１Ａ 制御回路 ３４ 履歴更新制御部 ３５ リプレース制御部 ５０ 更新信号生成論理 ６０ 切換えレジスタ ６１ 選択信号 ６２ 切換えセレクタ

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 インデックスされたキャッシュラインの
    タグ情報を用いる連想動作が可能なセットアソシアティ
    ブ型のキャッシュメモリを有するデータ処理装置であっ
    て、 前記キャッシュメモリは、前記連想動作に並行して予測
    に基づくウェイ選択を行うウェイ予測手段と、前記ウェ
    イ予測手段による予測ミスに起因するペナルティサイク
    ル中に、後続アクセスアドレスを用いた連想動作に基づ
    いてウェイ選択確定情報を生成する生成手段と、前記ペ
    ナルティサイクル後の前記後続アクセスアドレスに対し
    て、前記ウェイ選択確定情報によりウェイを選択させる
    制御手段と、を含んで成るものであることを特徴とする
    データ処理装置。
  2. 【請求項２】 インデックスされたキャッシュラインの
    タグ情報を用いる連想動作が可能なセットアソシアティ
    ブ型のキャッシュメモリを有するデータ処理装置であっ
    て、 前記キャッシュメモリは、前記連想動作に並行して予測
    に基づくウェイ選択を行うウェイ予測手段と、キャッシ
    ュミスに起因するペナルティサイクル中に、後続アクセ
    スアドレスを用いた連想動作に基づいてウェイ選択確定
    情報を生成する生成手段と、前記ペナルティサイクル後
    の前記後続アクセスアドレスに対して、前記ウェイ選択
    確定情報によりウェイを選択させる制御手段と、を含ん
    で成るものであることを特徴とするデータ処理装置。
  3. 【請求項３】 前記制御手段は、前記ウェイ予測手段に
    よる予測に代えて前記ウェイ選択確定情報によりウェイ
    を選択させるものであることを特徴とする請求項１又は
    ２記載のデータ処理装置。
  4. 【請求項４】 前記制御手段は、前記ウェイ選択確定情
    報に対応するところの前記ウェイ予測手段による予測結
    果情報を書換え制御するものであることを特徴とする請
    求項１又は２記載のデータ処理装置。
  5. 【請求項５】 インデックスされたキャッシュラインの
    タグ情報を用いる連想動作が可能なセットアソシアティ
    ブ型のキャッシュメモリを有するデータ処理装置であっ
    て、 前記キャッシュメモリは、前記連想動作に並行して予測
    に基づくウェイ選択を行うウェイ予測手段と、前記ウェ
    イ予測手段による予測ミスに起因するペナルティサイク
    ル中に、後続アクセスアドレスのキャッシュミスに応答
    する外部メモリアクセスの指示を発行する制御手段と、
    を含んで成るものであることを特徴とするデータ処理装
    置。
  6. 【請求項６】 インデックスされたキャッシュラインの
    タグ情報を用いる連想動作が可能なセットアソシアティ
    ブ型のキャッシュメモリを有するデータ処理装置であっ
    て、 前記キャッシュメモリは、前記連想動作の結果に応じて
    ウェイ選択を行う制御手段と、前記連想動作に並行して
    予測に基づくウェイ選択を行うウェイ予測手段と、ウェ
    イ選択に前記制御手段又は前記ウェイ予測手段の何れを
    用いるかを切換え可能に選択する選択手段と、を含んで
    成るものであることを特徴とするデータ処理装置。
  7. 【請求項７】 インデックスされたキャッシュラインの
    タグ情報を用いる連想動作が可能なセットアソシアティ
    ブ型のキャッシュメモリを有するデータ処理装置であっ
    て、 前記キャッシュメモリは、前記連想動作の結果に応じて
    ウェイ選択を行う第１動作モードと、前記連想動作に並
    行して予測に基づくウェイ選択を行う第２動作モード
    と、を切換え可能に指示する指示手段を含んで成るもの
    であることを特徴とするデータ処理装置。
  8. 【請求項８】 前記キャッシュメモリに接続されたＣＰ
    Ｕを有し、前記指示手段はＣＰＵによってアクセス可能
    なレジスタ手段であることを特徴とする請求項７記載の
    データ処理装置。
  9. 【請求項９】 前記連想動作は、アクセスアドレス情報
    に含まれる所定のアドレス情報を、インデックスされた
    キャッシュラインの各ウェイのタグ情報と比較し、ウェ
    イ毎に連想ヒット又は連想ミスを示す連想結果信号を生
    成する動作であることを特徴とする請求項１乃至８の何
    れか１項記載のデータ処理装置。
  10. 【請求項１０】 前記ウェイ予測手段による予測は、キ
    ャッシュライン毎のウェイ選択の履歴情報に基づいて、
    最も最近選択されたウェイを選択ウェイとする処理であ
    ることを特徴とする請求項１乃至９の何れか１項記載の
    データ処理装置。
  11. 【請求項１１】 インデックスされたキャッシュライン
    のタグ情報を用いる連想動作が可能なセットアソシアテ
    ィブ型のキャッシュメモリと、前記キャッシュメモリに
    接続されたＣＰＵとを有するデータプロセッサであっ
    て、 前記キャッシュメモリは、複数のウェイ及びキャッシュ
    制御手段を有し、 前記キャッシュ制御手段は、前記ＣＰＵのアクセス動作
    に応答して、前記連想動作に並行して予測に基づくウェ
    イ選択行い、予測選択ウェイが連想動作結果に不一致と
    なる予測ミスに起因するペナルティサイクル中、又はキ
    ャッシュミスに起因するペナルティサイクル中に、後続
    アクセスアドレスを用いた連想動作に基づいてウェイ選
    択確定情報を生成し、前記ペナルティサイクル後の前記
    後続アクセスアドレスには前記ウェイ選択確定情報によ
    りウェイを選択させる制御を行うものであることを特徴
    とするデータプロセッサ。
  12. 【請求項１２】 前記キャッシュ制御手段は、前記ウェ
    イ予測手段による予測に代えて前記ウェイ選択確定情報
    によりウェイを選択させるものであることを特徴とする
    請求項１１記載のデータ処理装置。
  13. 【請求項１３】 前記キャッシュ制御手段は、前記ウェ
    イ選択確定情報に対応するところの前記ウェイ予測手段
    による予測結果情報を書換え制御するものであることを
    特徴とする請求項１１記載のデータ処理装置。
  14. 【請求項１４】 前記キャッシュ制御手段は、前記予測
    ミスに起因するペナルティサイクル中に、後続アクセス
    のキャッシュミスに対して外部メモリアクセスの指示を
    発行するものであることを特徴とする請求項１１乃至１
    ３の何れか１項記載のデータプロセッサ。
  15. 【請求項１５】 前記キャッシュ制御手段は、キャッシ
    ュライン毎のウェイ選択の履歴情報を記憶する記憶手段
    を有し、履歴情報は最も最近アクセスされた情報に応ず
    るウェイを選択ウェイとする情報であることを特徴とす
    る請求項１１乃至１３の何れか１項記載のデータプロセ
    ッサ。
  16. 【請求項１６】 前記キャッシュ制御手段は、インデッ
    クスされたキャッシュラインの中から選ばれた最新のア
    クセスウェイを後の予測で指定可能とするように、前記
    履歴情報を更新するものであることを特徴とする請求項
    １１乃至１３の何れか１項記載のデータプロセッサ。
  17. 【請求項１７】 前記キャッシュ制御手段はキャッシュ
    ラインをインデックスするアドレス情報により前記記憶
    手段から前記履歴情報を読み出し、読み出した履歴情報
    に基づいてウェイの予測選択を行うものであることを特
    徴とする請求項１１乃至１３の何れか１項記載のデータ
    プロセッサ。
  18. 【請求項１８】 前記キャッシュ制御手段は、インデッ
    クスされたキャッシュラインに含まれるタグ情報に基づ
    いてキャッシュミス又はウェイ選択の予測ミスが発生し
    たか否かを判定し、キャッシュヒット且つ予測ミスの判
    定結果に応答してウェイの選択をやり直し且つアクセス
    対象キャッシュラインに対応する前記履歴情報を更新
    し、キャッシュミスの判定結果に応答してアクセス対象
    キャッシュラインをリプレースするために外部アクセス
    を指示し且つリプレース対象キャッシュラインに対応す
    る前記履歴情報を更新するものであることを特徴とする
    請求項１１乃至１３の何れか１項記載のデータプロセッ
    サ。
  19. 【請求項１９】 １個の半導体チップに形成されて成る
    ものであることを特徴とする請求項１１乃至１８の何れ
    か１項記載のデータプロセッサ。
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