JP2002318638A - 情報処理システム及び半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速信号処理や柔軟なシステム構成が可能な
情報処理システムとそれに好適な半導体集積回路装置を
提供する。 【解決手段】 クロック信号に対応して信号処理を行う
第１の回路ブロックと、供給されたクロック信号に対応
して上記第１の回路ブロックとの間でデータの授受を行
う第２の回路ブロックを含む情報処理システムであっ
て、上記第１の回路ブロックに帰還形位相補償器を設け
て、第１の回路ブロックから上記第２の回路ブロックに
至る信号伝達経路での遅延時間を持つようにされた帰還
信号と上記クロック信号とを同期化させて上記第２の回
路ブロックに向けたクロック信号を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、情報処理システ
ムと半導体集積回路装置に関し、高速信号処理や柔軟な
システム構成が要求される情報処理システムとそれに好
適な半導体集積回路装置に利用して有効な技術に関する
ものである。

【０００２】

【従来の技術】デジタル信号処理システムを複数のデジ
タル集積回路の組み合わせから構成する場合、例えば、
マイクロコンピュータシステムを複数のデジタル集積回
路から構成する場合、マイクロプロセッサ等のようなマ
スターデバイスで用いられるクロック信号を、メモリ回
路等のようなスレーブデバイスに供給することが必要と
される。この際、マスターデバイスでは、ＰＬＬやＤＬ
Ｌといったような帰還形位相補償器（又は帰還形位相比
較器）によるクロック位相調整が行われる。このような
クロック分配に帰還形位相補償器を用いた例として、特
開平６−３５０４４０号公報、特開平１０−１９０４５
４号公報、特開平１０−２００５１５号公報等がある。

【０００３】

【発明が解決しようとする課題】特開平６−３５０４４
０号公報、特開平１０−１９０４５４号公報のように帰
還形位相補償器によるクロック位相調整を行っても、図
１８のタイミング図に示すように、マスターデバイスか
らスレーブデバイスに至る信号経路でのクロック信号の
遅延時間ｔprop1 が生じる。このため、上記遅延時間ｔ
prop1 だけ遅れてメモリ等のスレーブデバイスでのアク
セス時間ｔACの後に、スレーブデバイスが出力信号ＯＵ
Ｔを形成する。そして、この信号ＯＵＴは上記とは逆に
スレーブデバイスからマスターデバイスに至る信号経路
での遅延時間ｔprop2 の入力信号ＩＮとして伝えられ
る。したがって、マスターデバイスでの上記入力信号Ｉ
Ｎを取り込むためのセットアップ時間ｔsuが短くなって
しまう。

【０００４】前記特開平１０−２００５１５号公報で
は、上記マスタとスレーブとの間の信号線での遅延によ
る位相差を回避する技術が開示されている。上記公報の
技術に従えば、マスタとスレーブの両方にＰＬＬ回路
と、スイッチ回路及び制御回路を設けて、マスタ側のＰ
ＬＬの同期が完全にとれた後に、スイッチによりスレー
ブ側のＰＬＬの出力をマスタ側に伝え、マスタ側の位相
比較器によりマスタ側のクロックとの位相検出し、スレ
ーブ側のＰＬＬを制御して２つのＰＬＬを同期化させ
る。しかし、かかる公報の技術では、上記マスターデバ
イスとスレーブデバイスのそれぞれにＰＬＬ回路やスイ
ッチの制御回路が必要となるばかりか、マスタ側にスレ
ーブ側のＰＬＬ回路の一部を構成する位相比較器を設け
るものであるために回路規模が複雑になり、しかもこの
ようなシステムに向けた専用デバイスの設計及び製造を
行うこととなり、システムの柔軟性に欠ける。

【０００５】この発明の目的は、高速信号処理や柔軟な
システム構成が可能な情報処理システムとそれに好適な
半導体集積回路装置を提供することにある。この発明の
前記ならびにそのほかの目的と新規な特徴は、本明細書
の記述および添付図面から明らかになるであろう。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。クロック信号に対応して信号処理を行
う第１の回路ブロックと、供給されたクロック信号に対
応して上記第１の回路ブロックとの間でデータの授受を
行う第２の回路ブロックを含む情報処理システムであっ
て、上記第１の回路ブロックに帰還形位相補償器を設け
て、第１の回路ブロックから上記第２の回路ブロックに
至る信号伝達経路での遅延時間を持つようにされた帰還
信号と上記クロック信号とを同期化させて上記第２の回
路ブロックに向けたクロック信号を生成する。

【０００７】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。内部クロック信号と帰還信号と帰還形位相補償器に
供給し、上記帰還形位相補償器によって上記クロック信
号と帰還信号とに基づいて位相ないしタイミングが補正
されたクロック信号を生成し、かかる位相ないしタイミ
ング補正のクロック信号を第１の出力回路を通して第１
の外部端子から出力させ、第２の外部端子のクロック信
号を入力回路に供給して、上記帰還形位相補償器の帰還
信号を形成する。

【０００８】

【発明の実施の形態】図１には、この発明に係る情報処
理システムの一実施例の概略ブロック図が示されてい
る。同図においては、情報処理システムのクロック系を
中心に示されている。この実施例の情報処理システム
は、例えば１チップのマイクロコンピュータのようなマ
スターデバイスと、シンクロナスＤＲＡＭ（ダイナミッ
ク・ランデム・アクセス・メモリ）等のようなスレーブ
デバイスとから構成される。

【０００９】マスターデバイスは、スレーブデバイスと
の信号授受や信号処理のためのバス周波数のクロック信
号ＣＬＫを有する。帰還形位相補償器は、上記クロック
信号ＣＬＫと、帰還信号ＣＫＩの２つの信号を受けて、
位相ないしタイミングが適当に補正されたクロック信号
ＣＫＯを生成し、それをスレーブデバイスに向けて送出
する。この実施例のマスターデバイスは、上記クロック
出力用の外部端子（ＣＫＯ）と、帰還信号入力用の外部
端子（ＣＫＩ）とを有する。なお、以下の説明において
は、文の複雑化を回避するために、信号名とそれに対応
する端子名とは、同じ符号を付すこととする。

【００１０】上記のように出力専用の外部端子（ＣＫ
Ｏ）と入力専用の外部端子（ＣＫＩ）とを設け、スレー
ブデバイスのクロック入力用の外部端子（ＣＫＩｎ）と
の関係において、上記外部端子（ＣＫＯ）から（ＣＫ
Ｉ）に至る配線と、上記外部端子（ＣＫＯ）から（ＣＫ
Ｉｎ）に至る配線とを等長構成にする。言い換えるなら
ば、上記ＣＫＯからＣＫＩに至る配線での信号伝搬遅延
時間と、上記外部端子（ＣＫＯ）から（ＣＫＩｎ）に至
る配線での信号伝搬遅延時間とをほぼ等しくなるように
信号伝達経路を構成する。

【００１１】マスターデバイスでの帰還形位相補償器で
は、クロック信号ＣＬＫと、上記外部端子（ＣＫＯ）か
ら（ＣＫＩ）に至る配線での信号伝搬遅延時間を持つ帰
還信号ＣＫＩとを同期化するように動作する。つまり、
帰還形位相補償器においては、クロック信号ＣＬＫに対
して、上記信号伝搬遅延時間だけ位相を進めたクロック
ＣＫＯが生成される。この結果、マスターデバイスのク
ロック信号ＣＬＫと、スレーブデバイスに供給されるク
ロック信号ＣＫＩｎとの位相ないしはタイミングを適切
に合わせることができる。

【００１２】つまり、１つの半導体集積回路装置で形成
されたマスターデバイスには帰還形位相補償回路を設
け、内部のクロック信号ＣＬＫと、帰還信号ＣＫＩとの
位相補正ないし調整をして、スレーブデバイスに向けた
クロックＣＫＯを生成している。このような位相の補償
動作を利用し、マスターデバイスのＣＫからＣＫＩまで
の配線長と、ＣＫＯからスレーブデバイスのクロック入
力ＣＫＩｎまでの配線長を等しくする機構により、ＣＬ
ＫとＣＫＩ及びＣＫｎのタイミングスキューは生じない
ようにできる。

【００１３】図２には、この発明に係る情報処理システ
ムの他の一実施例の概略ブロック図が示されている。同
図においては、情報処理システムでのクロック信号の分
配構成を中心に示されている。半導体技術の進歩は、マ
イコン用チップ、ＤＲＡＭチップ、フラッシュメモリ用
チップのような、電子システムを構成するための複数の
半導体チップを１つのパッケージ形態の半導体集積回路
装置として構成しようとする技術の方向性を生み出して
いる。

【００１４】すなわち、複数の半導体チップではなく、
各々１個ずつの半導体チップをＱＦＰ(Quad Flat Packa
ge) やＣＳＰ(Chip Size Package又はChip Scale Packa
ge),ＢＧＡ(Ball Grid Array) といったパッケージ技術
によってパッケージした複数の半導体装置を用い、それ
ら複数の半導体装置をプリント基板のような実装基板上
に実装する場合には、半導体チップ間の距離及びその配
線距離を小さくすることが難しくなり、配線による信号
遅延が大きく、装置ないしシステムの高速化・小型化の
上での制約が生じてしまう。

【００１５】これに対して、マルチチップモジュール
（Multi Chip Module)技術においては、ベアチップ、あ
るいはベアチップと実質的に対等な小型サイズとされる
ような著しく小型の形態にされた複数の半導体チップを
一つのパッケージの形態の半導体集積回路装置とするた
め、各チップ間の配線距離を短くすることができるとと
もに配線が有する容量も低減することができ、半導体装
置の特性を向上させることができる。また、複数のチッ
プを一つのパッケージとすることによって、半導体装置
を小型化でき、かつその実装面積を減少させて半導体装
置を小型化できる。

【００１６】この実施例の情報処理システムは、上記の
ようなマルチチップモジュールとして構成するマイコン
用チップからなるマスターデバイスと、かかるマイコン
用チップに結合されるＤＲＡＭのようなスレーブデバイ
スが一つのパッケージの内に搭載される。このようなマ
ルチチップモジュールにおいても、上記マスターデバイ
スとスレーブデバイスとの間でのクロックスキューを低
減させるために、前記図１の実施例と同様にマスターデ
バイスにＣＫＯとＣＫＩを設け、スレーブデバイスのＣ
ＫＩｎとの間において等長配線を行うようにするもので
ある。

【００１７】これによって、マルチチップモジュールに
設けられるマスターデバイスとスレーブデバイスにおい
て、マスターデバイスのＣＫＯからＣＫＩまでの配線長
と、ＣＫＯからスレーブデバイスのクロック入力ＣＫＩ
ｎまでの配線長を等しくする機構により、マスタデバイ
ス無いのＣＬＫ（図１参照）とＣＫＩ及びＣＫｎのタイ
ミングスキューを充分に低減することができる。これに
より、半導体装置の特性をいっそう向上させることがで
きるとともに、複数のチップを一つのパッケージとする
ことによって、半導体装置を小型化でき、かつその実装
面積を減少させることができる。

【００１８】図３には、この発明に係る情報処理システ
ムの一実施例の概略ブロック図が示されている。同図に
おいては、情報処理システムでのクロック信号分配構成
と、それにより動作さられる内部回路も合わせて示され
ている。この実施例では、チップ（Ｃhip)Ａが前記マス
ターデバイスを構成し、チップ（Ｃhip)Ｂがスレーブデ
バイスを構成する。

【００１９】マスターデバイスであるチップＡは、チッ
プＢであるスレーブデバイスとの信号授受や信号処理の
ためのクロック信号ＣＬＫを有する。帰還形位相補償器
は、上記クロック信号ＣＬＫと、帰還信号ＣＫＩとを受
けて前記のような意味での同期化されたクロック信号Ｃ
ＫＯを生成し、それをチップＢに向けて送出する。この
実施例のチップＡは、前記同様に上記クロック出力用の
外部端子（ＣＫＯ）と、帰還信号入力用の外部端子（Ｃ
ＫＩ）とを有する。

【００２０】上記のようにチップＡにおいて、出力専用
の外部端子（ＣＫＯ）と入力専用の外部端子（ＣＫＩ）
とを設け、チップＢのクロック入力用の外部端子（ＣＫ
Ｉｎ）との関係において、上記外部端子（ＣＫＯ）から
（ＣＫＩ）に至る配線と、上記外部端子（ＣＫＯ）から
（ＣＫＩｎ）に至る配線とが等長構成にされる。これに
より、図４のタイミング図に示すように、チップＡ内の
図示しないバスラインのためのクロック信号を意味する
クロックＣＬＫと、チップＢに供給されるクロック信号
ＣＫＩｎとのタイミングを良好に合わせることができ
る。

【００２１】チップＡは、上記バス周波数のクロック信
号ＣＬＫによりフリップフロップ回路ＦＦ１等を動作さ
せて、チップＢに向けたデータの送出を行う。例えば、
チップＢが前記のようなメモリ回路ならアドレス信号、
リード／ライト制御信号及び書き込み動作なら書き込み
データを出力する。チップＢでは、チップＡ側のクロッ
ク信号ＣＬＫと実質的にタイミングが合わされたクロッ
ク信号ＣＫＩｎにより、フリップフロップ回路ＦＦ２等
を制御して上記チップＡから送られて信号の取り込みを
行う。

【００２２】例えば、チップＢがシンクロナスＤＲＡＭ
を構成する場合、読み出し動作が指示されたなら、かか
るシンクロナスＤＲＡＭのメモリセルの選択と読み出し
データは、ＣＡＳレイテンシィに従ってクロック信号Ｃ
ＬＫｎの複数サイクル後にフリップフロップ回路ＦＦ３
にセットされるようにかかるシンクロナスＤＲＡＭから
出力される。つまり、図４のタイミング図において、チ
ップＢではクロックＣＫＩｎの立ち上がりから上記フリ
ップフロップ回路ＦＦ３に出力データをセットするまで
の時間ｔACがアクセスタイムとなり、チップＢから信号
伝達経路での信号伝搬遅延時間ｔprop2 を経過後にチッ
プＡに到達する。このチップＡによるデータ入力からバ
ス周波数の同期化クロックＣＬＫの次サイクルの立ち上
がりまでの時間ｔsuがチップＡにおける入力信号のセッ
トアップ時間とされる。

【００２３】上記チップＡとＢの間の物理的な距離は、
信号の伝搬遅延時間をもたらす。前記図１４のようにチ
ップＡからチップＢへの同期データ転送タイミングに伝
搬遅延時間（ｔprop1 ）を有するシステムにおいて、例
えば１３３ＭＨｚを超えるような高いバス周波数になっ
てくると、オフチップに許される伝搬遅延時間（ｔpro
p）を極端に短くせざるを得なくなる。これに応じて信
号伝送線路は、例えば約３ｃｍ以下のような短い長さと
されることが求められ、実装基板上に複数チップからな
る情報処理システムを構成することが難しくなる。

【００２４】つまり、２つのチップＡとＢのみでシステ
ムが構成される場合には、クロック供給経路のみを上記
３ｃｍ以下にすることが可能であっても、それと同期し
て伝達される複数ビットからなるアドレス信号及び制御
信号やデータ信号を含めて、全てを上記３ｃｍ以下にす
ることは難しい上に、実際には１つのマスターデバイス
に対して、複数のスレーブデバイスが存在することが多
いので、上記のように上記３ｃｍの範囲内にかかるスレ
ーブデバイス実装することは現実的ではない。

【００２５】この実施例では、ＰＬＬ（又はＤＬＬ）回
路のような帰還形位相補償器（又は帰還形位相比較器）
を用いたとき、ＰＬＬ回路での位相補償を内部クロック
（バスクロックＣＬＫ）とＣＫＩにおいて補償する。図
３のＣＫＯとＣＫＩまでの距離と、ＣＫＯとＣＫＩｎま
での距離を等長配線とすることにより、チップＡとＢと
の間とのバス同期クロックのチップ間のタイミングスキ
ューは充分小さくなり、図４に示すようにチップＡから
チップＢに至るクロック信号の図１８に示すような伝搬
遅延時間ｔprop1 に相当する時間がクロックサイクルｔ
cyc 中に不要となる。したがって、オフチップの設計に
余裕を持たせることができ、更なる高速化が実現しやす
くなる。つまり、上記伝搬遅延時間ｔprop1 をセットア
ップ時間ｔsuに振り向けて動作マージンを確保したり、
あるいはその分クロックサイクルｔcyc を短くして高速
化に振り向けることができる。

【００２６】図５には、この発明に係る情報処理システ
ムの他の一実施例の概略ブロック図が示されている。同
図においては、前記図１と同様に情報処理システムのク
ロック系情報処理システムのクロック系を中心に示され
ている。この実施例の情報処理システムは、例えば１チ
ップのマイクロコンピュータのようなマスターデバイス
と、シンクロナスＤＲＡＭ（ダイナミック・ランデム・
アクセス・メモリ）等のようなスレーブデバイスとから
構成される。

【００２７】この実施例では、マスターデバイスに遅延
回路が設けられる。つまり、端子ＣＫＩに入力される信
号を遅延させて、帰還形位相補償器に入力するような回
路が追加される。この構成は、マスターデバイスのクロ
ック出力ＣＫＯから帰還入力ＣＫＩまでの配線と、マス
ターデバイスのクロック出力ＣＫＯからスレーブデバイ
スのクロック入力ＣＫＩｎの配線を等長配線としなかっ
た場合、あるいは出来なかった場合でも、同期を補償す
るためにマスターデバイスを構成する半導体チップ内部
に対応する遅延量を調整できる機構が設けられる。

【００２８】つまり、マスターデバイスのクロック出力
ＣＫＯから帰還入力ＣＫＩまでの距離と、上記クロック
出力ＣＫＯからスレーブデバイスのクロック入力ＣＫＩ
ｎに向けた配線のうちの中間部までの距離を等長とし、
かかる中間部からスレーブデバイスのクロック入力ＣＫ
Ｉｎまでの配線遅延分を、上記マスターデバイスに設け
られた遅延量と等しい遅延量にする。これにより、マス
ターデバイスのクロックＣＬＫと、上記スレーブデバイ
スのクロック入力ＣＫＩｎとを同期化させることができ
る。

【００２９】上記マスターデバイスに設けられる遅延回
路は、上記中間部からスレーブデバイスのクロック入力
ＣＫＩｎまでの配線遅延量が、システム構成や実装形態
により様々になるので、それらに対応できるよう可変遅
延回路とされる。特に制限されないが、この可変遅延回
路は、デジタル信号により遅延量が調整可能にされる。
上記デジタル信号は、レジスタ等の記憶回路に保持され
る。つまり、ソフトウェア的に上記デジタル信号を設定
することよりマスターデバイスに汎用性を持たせること
ができる。

【００３０】図６には、この発明に係る情報処理システ
ムの他の一実施例の概略ブロック図が示されている。同
図においては、前記図５と同様に情報処理システムのク
ロック系を中心に示されている。この実施例の情報処理
システムは、例えば１チップのマイクロコンピュータの
ような１つのマスターデバイスと、シンクロナスＤＲＡ
Ｍ（ダイナミック・ランダム・アクセス・メモリ）等の
ような３個のスレーブデバイス１ないし３から構成され
る。

【００３１】この実施例のマスターデバイスは、前記図
５の実施例のマスターデバイスと同様にその内部に帰還
形位相補償器及び可変遅延回路を有している。マスター
デバイスのクロック出力ＣＫＯに対応した外部端子から
第１中間点ａまでの距離は、上記クロック出力ＣＫＯか
ら帰還入力、あるいはスレーブデバイスのクロック入力
ＣＫＩｎに至る各配線経路において共通とされる。した
がって、上記第１中間点ａから帰還入力ＣＫＩに対応し
た外部端子までの配線長と、上記第１中間点ａから第２
中間点ｂまでの配線Ｌ１とが等長にされる。

【００３２】上記３つのスレーブデバイスのクロック入
力ＣＫＩｎに至る配線経路のうち、上記第２中間点ｂか
らスレーブデバイス１に向けた第３中間点ｃと、上記第
２中間点ｂからスレーブデバイス２と３に向けた第４中
間点ｄの配線長がＬ２のように等しくされる。そして、
上記第３中間点ｃからスレーブデバイス１のクロック入
力ＣＫＩｎに対応した外部端子までの配線長と、上記第
４中間点ｄからスレーブデバイス２と３のクロック入力
ＣＫＩｎに対応した外部端子までの配線長とがＬ３のよ
うに等しくされる。つまり、第２中間点ｂからスレーブ
デバイス１、２、３の各クロック入力ＣＫＩｎに対応し
た外部端子に至る配線長は、互いに等しくされる。言い
換えるならば、上記第２中間点ｂに対してスレーブデバ
イス１、２、３の各クロック入力ＣＫＩｎに至る伝搬遅
延時間は等しくされる。

【００３３】したがって、上記中間点ｂに対してスレー
ブデバイス１、２、３の各クロック入力ＣＫＩｎに至る
伝搬遅延時間に対応した遅延量をマスターデバイスに設
けられた図示しない可変遅延回路に設定することによ
り、マスターデバイスのクロックＣＬＫと、上記スレー
ブデバイス１、２及び３の各クロック入力ＣＫＩｎの相
互のタイミングを良好に合わせることができる。このよ
うに、マスターデバイスに帰還入力ＣＫＩを遅延させる
可変遅延回路を設けることにより、マスターデバイスを
数や実装形態が異なる様々なスレーブデバイスを持つ情
報処理システムに用いることができる。

【００３４】図７には、この発明に係る情報処理システ
ムに好適な半導体集積回路装置の一実施例の要部ブロッ
ク図が示されている。この実施例の半導体集積回路装置
は、前記マスターデバイスに向けられており、スレーブ
デバイスに向けたクロック供給回路が例示的に示されて
いる。

【００３５】上記クロック供給回路は、発振回路と制御
部から構成される。発振回路は、前記帰還形位相補償器
と、帰還信号ＣＫＩの遅延回路、つまり、遅延量を設定
する可変遅延回路から構成される。帰還形位相補償器で
形成されたクロック出力ＣＫＯは、外部端子から出力さ
れる。また、前記のような外部配線を通して帰還クロッ
クＣＫＩが外部端子から入力される。この帰還信号ＣＫ
Ｉは、上記遅延量回路を通して帰還形位相補償器に入力
され、内部クロックＣＬＫと位相同期化される。

【００３６】制御部は、バスインタフェースと遅延量制
御レジスタを備える。バスインタフェースは内部バスに
結合されており、かかる内部バス及びバスインタフェー
スを通して遅延量制御レジスタに、上記帰還信号ＣＫＩ
の遅延量の設定が行われる。例えば、ＲＯＭ等のメモリ
回路に上記遅延量に対応したデジタル信号が記憶されて
おり、システム電源投入時やシステムリセット時にＲＯ
Ｍから上記デジタル信号が上記内部バスに読み出され、
上記バスインタフェースを通して図示のレジスタに書き
込まれる。これにより、図８のタイミング図に示すよう
に、前記マスターデバイスのクロックＣＬＫと、スレー
ブデバイスの入力クロックＣＫＩｎとのタイミングを合
わせることができる。

【００３７】図８に示すように、帰還形位相補償器は、
その入力に供給されるクロックＣＬＫと帰還信号ＣＫＩ
とのタイミングを合わせる。ここで、ＣＫＩは、前記外
部端子の帰還信号ではなく、便宜上遅延量回路により遅
延された信号を示している。前記実施例のようにクロッ
ク出力ＣＫＯからクロック入力ＣＫＩに至る配線経路と
上記遅延量回路との合計の遅延量（ｔprop) が、上記ク
ロック出力ＣＫＯからスレーブデバイスのクロック入力
ＣＫＩｎに至る信号経路での遅延量（ｔprop)と等しく
されることにより、帰還形位相比較器の帰還入力端子で
の帰還信号ＣＫＩ、つまりはクロックＣＬＫとスレーブ
デバイスのクロック入力ＣＫＩｎのタイミングを合わせ
ることができる。つまり、帰還形位相補償器は、上記遅
延量（ｔprop) 分を補償すべくクロック出力ＣＫＯの位
相を進めるように動作して、マスターデバイスとスレー
ブデバイスとの間に、伝搬遅延時間（ｔprop) が補償さ
れる。

【００３８】図９には、この発明に係る情報処理システ
ムに好適な半導体集積回路装置の他の一実施例の要部ブ
ロック図が示されている。この実施例の半導体集積回路
装置は、前記マスターデバイスに向けられており、種々
スレーブデバイスの結合形態に対応可能なクロック供給
回路が例示的に示されている。

【００３９】この実施例では、帰還形位相補償器の出力
部に、クロック出力用の第１出力回路ＯＢ１と、上記帰
還形位相補償器で形成されたクロックの伝達を選択的に
行うスイッチＳＷと第２出力回路ＯＢ２とが設けられ
る。上記第１出力回路ＯＢ１の出力信号は外部端子ＣＫ
Ｏから送出され、上記第２出力回路ＯＢ２の出力信号
は、外部端子ＣＫＩＯ／ＣＫＩから出力される。つま
り、この外部端子ＣＫＩＯ／ＣＫＩは、上記スイッチＳ
Ｗをオフ状態にさせる第１動作モードでは、前記同様に
帰還入力ＣＫＩとして用いられ、上記スイッチＳＷをオ
ン状態にさせる第２動作モードでは、帰還入力とクロッ
ク出力用ＣＫＩＯに用いられるようにスイッチＳＷによ
って使い分けられる。また、帰還信号を受ける入力回路
ＩＢの出力部には、前記図７等で説明したレジスタで遅
延量が設定される遅延量回路が設けられる。

【００４０】図１０には、この発明に係る情報処理シス
テムの他の一実施例の概略ブロック図が示されている。
同図においては、前記図９の実施例の半導体集積回路装
置がマスターデバイスとして用いられる。この実施例の
情報処理システムでは、１つのマスターデバイスによ
り、比較的多くのスレーブデバイスが設けられる。この
ように比較的多くの数のスレーブデバイスが設けられる
場合、上記１つの出力回路ＯＢ１のみでは、これら全て
のスレーブデバイスに対してクロックの供給を行う充分
な能力を持たないので、クロックバッファ回路等を設け
ることが必要になる。

【００４１】このようにスレーブデバイスの数が多くな
って、上記出力回路ＯＢ１のみでは全てのスレーブデバ
イスに向けてクロック出力を行うことが困難なシステム
では、マスターデバイスは前記第２動作モードで動作さ
せられる。特に制限されないが、動作制御端子Ｃを一方
のレベルに設定し、上記スイッチＳＷをオン状態にし、
かつ第２の出力回路ＯＢ２を動作状態にさせる。

【００４２】この第２動作モードにおいては、第２の出
力回路ＯＢ２を介して端子ＣＫＩＯ／ＣＫＩからもクロ
ック出力を行うことができる。それ故、スレーブデバイ
スは、第１組と第２組に分けられて、上記第１の出力回
路ＯＢ１により第１組を構成する複数のスレーブデバイ
スに対してクロック供給が行われ、上記第２の出力回路
ＯＢ２により第２組を構成する複数のスレーブデバイス
に対してクロック供給が行われる。このようにスレーブ
デバイスを２つのグループに分けて、上記第１の出力回
路ＯＢ１と第２の出力回路ＯＢ２に振り分けてクロック
供給を行うようにすることにより、上記のようなクロッ
クバッファはその必要がない。

【００４３】この実施例の情報処理システムにおいて
は、マスターデバイスに設けられた遅延回路の遅延量
を、上記マスターデバイスからスレーブデバイスに至る
クロックの伝搬遅延時間に近い遅延時間に設定すること
により、マスターデバイスのクロックＣＬＫと、スレー
ブデバイスのクロック入力ＣＫＩｎとの位相差を充分小
さくすることができるものとなる。厳密には、上記２つ
のグループに分けられたスレーブデバイスに至る信号経
路を互いに等しくすることは困難であるので、データ転
送に誤動作が生じないような伝搬遅延時間に設定され
る。

【００４４】上記マスターデバイスの出力回路ＯＢ１に
よりクロック供給が可能なシステムでは、マスターデバ
イスは前記第１動作モードで動作させられる。特に制限
されないが、上記動作制御端子Ｃが他方のレベルに設定
され、上記スイッチＳＷがオフ状態に第２の出力回路Ｏ
Ｂ２は非動作状態、つまりは外部端子ＣＫＩＯ／ＣＫＩ
から帰還信号の入力を妨げ無いように出力ハイインピー
ダンス状態にされる。

【００４５】前記図１〜図３等の実施例回路や、前記図
９の実施例でも第２動作モードのときには、クロック同
期のための帰還信号の取り込みは、全て信号線の受端側
で行われており、インピーダンス整合を行うことで、反
射による波形形状の影響を考える必要がない。つまり、
反射ノイズ等によりＰＬＬやＤＬＬのロックが外れてし
まうという誤動作が生じない。

【００４６】しかしながら、前記図１１の実施例のよう
に上記第２動作モードで動作させた場合には、図１１に
示すように、マスターデバイスを構成するチップ（Ｃhi
p)Ａでは、帰還形位相補償器でクロックＣＬＫに同期し
たクロック信号（Ｏ１）を生成し、それを出力回路ＯＢ
２から入出力端子ＣＫＩＯと、それに接続された伝送線
路を通してスレーブデバイスであるチップ（Ｃhip)Ｂの
受端デバイスに供給する。上記入出力端子ＣＫＩＯの出
力信号は入力回路ＩＢを介して上記帰還形位相補償器に
帰還される。このとき、出力回路ＯＢ２の出力インピー
ダンスは、上記伝送線路の特性インピーダンスと整合が
とられる。このため、入出力端子ＣＫＩＯの信号は、波
形（Ｓ１）のように、信号振幅の半分のレベルまで立ち
上がり、それが伝送線路を通して受端デバイスの入力に
伝えられて、かかる受端デバイスでの入力容量で発生し
た負極性のノイズが反射によって帰ってくる。

【００４７】高速のシステムでは、上記伝送線路も短く
形成され、上記クロック信号の立ち上がりや立ち下がり
も高速にされているので、上記インピーダンスの整合に
より入出力端子ＣＫＩＯの電圧が信号振幅の半分の付近
にあるタイミングで上記反射ノイズが重畳されてしま
う。上記入力回路ＩＢは、そのスレッショクド電圧が、
信号振幅の１／２付近に設定されているので、上記入出
力端子ＣＫＩＯに生じる波形（Ｓ１）の負極性の反射ノ
イズ部分をロウレベルと見做した波形（Ｓ２）を形成し
て帰還形位相補償器に帰還させるものとなり、帰還形位
相補償器での位相ロックが外れてしまうという誤動作が
生じる場合がある。

【００４８】図１２には、この発明に係る情報処理シス
テムに好適な半導体集積回路装置の他の一実施例の要部
ブロック図が示されている。この実施例の半導体集積回
路装置は、前記図９のマスターデバイスに向けられてお
り、スレーブデバイスに向けたクロック供給回路が例示
的に示されている。

【００４９】この実施例は、前記第２動作モードで使用
したときの帰還形位相補償器での位相ロックが外れてし
まうという誤動作を防止するために、第２の出力回路Ｏ
Ｂ２は、メインバッファとサブバッファとから構成され
る。メインバッファとサブバッファの入力には、前記ス
イッチＳＷを介して帰還形位相補償器の出力信号が供給
され、それぞれの出力端子は前記外部端子ＣＫＩＯ／Ｃ
ＫＩに接続される。上記サブバッファは、サブバッファ
コントロールにより駆動される。サブバッファコントロ
ールは、制御レジスタにより設定された制御信号より、
メインバッファに対して上記制御レジスタにより設定さ
れた遅延時間を持って遅れてサブバッファを動作状態に
させる。

【００５０】図１３には、前記図１２の出力回路ＯＢ２
の一実施例の回路図が示されている。メインバッファ
は、Ｐチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル型
ＭＯＳＦＥＴＱ２から構成される。Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１のゲートには駆動用の入力信号Ｐ１が供給
され、Ｎチャンネル型ＭＯＳＦＥＴＱ２のゲートには駆
動用の入力信号Ｎ１が供給される。

【００５１】出力端子ＣＫＩＯからハイレベルを出力さ
せるときには、上記入力信号Ｐ１とＮ１が共にロウレベ
ルにされる。つまり、入力信号Ｐ１のロウレベルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ１がオン状態に、入力信
号Ｎ１のロウレベルによりＮチャンネル型ＭＯＳＦＥＴ
Ｑ２がオフ状態になるので、出力端子ＣＫＩからはＭＯ
ＳＦＥＴＱ１のオン状態により電源電圧ＶＤＤに対応し
たハイレベルが出力される。

【００５２】出力端子ＣＫＩＯからロウレベルを出力さ
せるときには、上記入力信号Ｐ１とＮ１が共にハイレベ
ルにされる。つまり、入力信号Ｐ１ハイレベルルにより
Ｐチャンネル型ＭＯＳＦＥＴＱ１がオフ状態に、入力信
号Ｎ１のハイレベルによりＮチャンネル型ＭＯＳＦＥＴ
Ｑ２がオン状態になるので、出力端子ＣＫＩからはＭＯ
ＳＦＥＴＱ２のオン状態により接地電位ＶＳＳに対応し
たロウレベルが出力される。

【００５３】サブバッファは、Ｐチャンネル型ＭＯＳＦ
ＥＴＱ３とＮチャンネル型ＭＯＳＦＥＴＱ４から構成さ
れる。Ｐチャンネル型ＭＯＳＦＥＴＱ３のゲートには、
サブバッファコントロールで形成された駆動用の入力信
号Ｐ３が供給され、Ｎチャンネル型ＭＯＳＦＥＴＱ２の
ゲートには、上記サブバッファコントロールで形成され
た駆動用の入力信号Ｎ３が供給される。

【００５４】サブバッファコントロールは、制御レジス
タに設定された第１の制御信号により可変遅延回路Ｄ１
の遅延時間が決定される。上記可変遅延回路Ｄ１は、上
記メインバッファの駆動用の入力信号Ｐ１とＮ１をそれ
ぞれ遅延させた遅延信号Ｐ２とＮ２を形成する。上記遅
延信号Ｐ２は、インバータ回路Ｎ１により反転されてナ
ンド（ＮＡＮＤ）ゲート回路の一方の入力に供給され
る。上記遅延信号Ｎ２は、インバータ回路Ｎ２により反
転されてノア（ＮＯＲ）ゲート回路Ｇ２の一方の入力に
供給される。

【００５５】上記制御レジスタにより設定された第２の
制御信号により可変遅延回路Ｄ２の遅延時間が決定され
る。上記可変遅延回路Ｄ２は、上記遅延信号Ｐ２とＮ２
をそれぞれ遅延させた遅延信号を形成して、上記ナンド
ゲート回路Ｇ１とノアゲート回路Ｇ２の他方の入力に供
給される。つまり、上記ナンドゲート回路Ｇ１は、上記
遅延信号Ｐ２の反転信号と、それを可変遅延回路Ｄ２で
遅延させた信号との論理信号Ｐ３を形成して上記サブバ
ッファのＰチャンネル型ＭＯＳＦＥＴＱ３を駆動する。
上記ノアゲート回路Ｇ２は、上記遅延信号Ｎ２の反転信
号と、それを可変遅延回路Ｄ２で遅延させた信号との論
理信号Ｎ３を形成して上記サブバッファのＮチャンネル
型ＭＯＳＦＥＴＱ４を駆動する。

【００５６】上記可変遅延回路Ｄ１及びＤ２は、それぞ
れプログラム可能な複数ビットからなる制御レジスタに
よって遅延量の調整が可能とされる。上記可変遅延回路
Ｄ１は、出力部につく配線の時間長さに対する調整量で
あり、可変遅延回路Ｄ２は反射による影響の時間の長さ
に対する調整量である。同図においては、遅延量の調整
は制御レジスタにより設定するものであるが、この構成
に代えてレイアウトにおいてメタルオプションによる設
定，外部モードピンによる設定などの実施形態を取るこ
とも可能である．

【００５７】図１５には、上記出力回路ＯＢ２の動作の
一例を説明するための波形図が示されている。同図には
出力信号をＬ（ロウレベル）からＨ（ハイレベル）に変
化させるときの波形が示されている。入力信号Ｐ１とＮ
１をハイレベルからロウレベルに変化させると、遅延信
号Ｐ２とＮ２は、遅延時間Ｄ１だけ遅延させられる。こ
の遅延信号Ｐ２の反転信号（Ｈ）と、遅延信号Ｐ２を遅
延時間Ｄ２だけ遅れた信号がナンドゲート回路Ｇ１に供
給されるので、その出力信号Ｐ３は、上記遅延時間Ｄ１
の経過後にロウレベルに変化し、更に遅延時間Ｄ２の経
過後にハイレベルの信号になる。この信号Ｐ３に対応し
てサブバッファのＰチャンネル型ＭＯＳＦＥＴＱ３がオ
ン状態になるので、外部端子ＣＫＩＯの出力レベルは、
ＭＯＳＦＥＴＱ３のオン状態により前記中間電位をプル
アップする。

【００５８】つまり、前記図１３において、ＭＯＳＦＥ
ＴＱ１のオン状態での出力インピーダンスと、ＭＯＳＦ
ＥＴＱ３のオン状態での出力インピーダンスが並列形態
にされて前記インピーダンス整合による中間電位をプル
アップさせるので、同図に点線で示したような反射ノイ
ズが生じても、それを吸収して中間電位より電源電圧Ｖ
ＤＤに向かうよう変化させられる。これにより、外部端
子ＣＫＩＯの信号を受ける入力回路においては、前記の
ようなグリッチの発生を防止できる。

【００５９】図１６には、上記出力回路ＯＢ２の動作の
他の一例を説明するための波形図が示されている。同図
には出力信号をＨ（ハイレベル）からＬ（ロウレベル）
に変化させるときの波形が示されている。入力信号Ｐ１
とＮ１をロウレベルからハイレベルに変化させると、遅
延信号Ｐ２とＮ２は、遅延時間Ｄ１だけ遅延させられ
る。この遅延信号Ｎ２の反転信号（Ｌ）と、遅延信号Ｎ
２を遅延時間Ｄ２だけ遅れた信号がノアドゲート回路Ｇ
２に供給されるので、その出力信号Ｎ３は、上記遅延時
間Ｄ１の経過後にハイレベルに変化し、更に遅延時間Ｄ
２の経過後にロウレベルの信号になる。

【００６０】上記信号Ｎ３に対応してサブバッファのＮ
チャンネル型ＭＯＳＦＥＴＱ４がオン状態になって、Ｍ
ＯＳＦＥＴＱ４のオン状態により前記ＭＯＳＦＥＴＱ２
のオン状態による出力インピーダンスと、伝送線路の特
性インピーダンスとのインピーダンス整合による外部端
子ＣＫＩＯの中間電位をプルダウンさせるように作用す
るので、同図に点線で示したような反射ノイズが生じて
も、それを吸収して中間電位より回路の接地電位ＶＳＳ
に向かうよう変化させられる。これにより、外部端子Ｃ
ＫＩＯの信号を受ける入力回路において、前記のような
グリッチの発生を防止することができる。

【００６１】図１２において、上記クロック位相調整の
ために、マスターデバイスが第２動作モードに設定され
ているときには、帰還形位相補償器で形成されたクロッ
クＣＫＯ１は、出力回路ＯＢ２を通して外部端子ＣＫＩ
Ｏ／ＣＫＩからスレーブデバイスに向けて出力される。
上記外部端子ＣＫＩＯ／ＣＫＩから出力される信号は、
入力回路ＩＢにより上記帰還形位相補償器の入力側に帰
還される。このとき、前記のように外部端子ＣＫＩＯ／
ＣＫＩにおいて、反射ノイズによるグリッチが発生して
も、帰還形位相補償器での位相ロックが外れてしまうこ
とが無いように、グリッチ除去回路が設けられる。

【００６２】グリッチ除去回路は、立上がりグリッチ除
去回路と、立下がりグリッチ除去回路とに分けられる。
立下り時に発生するグリッチの除去は、帰還型位相補償
器の出力信号、つまりは出力バッファＯＢ１の入力信号
Ｏ１によってゲートが制御されるアンド（ＡＮＤ）ゲー
ト回路Ｇ３が用いられる。入力バッファＩＢの出力信号
Ｉ１は、上記アンドゲート回路Ｇ３を通して伝達され
る。立上がりに発生するグリッチの除去は、上記アンド
ゲート回路の出力信号Ｉ２を受けるオア（ＯＲ）ゲート
回路Ｇ４が用いられる。オアゲート回路Ｇ４は、上記信
号Ｉ２と、それを遅延回路Ｄelayにより遅延させた信号
Ｉ３を受けて帰還型位相補償器に帰還される入力信号Ｉ
４を形成する。上記遅延回路Ｄelayは、制御レジスタに
よりその遅延時間の調整が可能にされる。この遅延時間
は、立上がりグリッチの幅に対応した遅延量にされる。

【００６３】図１４には、上記グリッチ除去回路の動作
を説明するための波形図が示されている。信号Ｏ１がハ
イレベルからロウレベル変化する立下がり時において
は、信号Ｏ１がハイレベルからロウレベルに変化して、
アンドゲート回路Ｇ３のゲートを閉じてしまう。これに
より、この立下がり時において前記反射ノイズに入力バ
ッファＩＢが応答して信号Ｉ１に発生したグリッチの伝
達が禁止される。これにより、上記ゲート回路Ｇ３の出
力信号Ｉ２において、その立下がり時にはグリッチが生
じない。

【００６４】信号Ｏ１がロウレベルからハイレベル変化
する立上がり時においては、信号Ｏ１がロウレベルから
ハイレベルに変化して、アンドゲート回路Ｇ３のゲート
を開いてしまう。これにより、この立上がり時において
前記反射ノイズに入力バッファＩＢが応答して信号Ｉ１
に発生したグリッチがそのままゲート回路Ｇ３を通して
しまうので信号Ｉ２の立上がりにはグリッチが発生す
る。この信号Ｉ２の立上がり時のグリッチは、信号Ｉ２
とその遅延信号Ｉ３を受けるオア（ＯＲ）ゲート回路Ｇ
４により除去されて、グリッチの無い帰還信号Ｉ４が帰
還型位相補償器に入力されるものとなる。つまり、信号
Ｉ２のグリッチによるロウレベルの部分が、遅延信号Ｉ
３の遅延によるハイレベルの部分と重なってオアゲート
Ｇ４により除去される。

【００６５】前記のように、この発明に係るマスターデ
バイスでは、ＰＬＬやＤＬＬといったような帰還形位相
補償器によるクロック位相調整を行なって、外部端子Ｃ
ＫＩＯ／ＣＫＩから図示しないメモリ等のようなスレー
ブデバイスに供給する動作モードを有する。このような
動作モードを持つマスターデバイスにおいて、出力回路
ＯＢ２として、前記メインバッファとサブバッファ及び
サブバッファコントロールとの組み合わせによりグリッ
チの発生を予防し、入力バッファとしてグリッチを除去
回路を付加するものである。この実施例では、出力回路
側ではグリッチの発生を防止ないし発生量を小さくし、
入力回路側では上記グリッチの発生量が小さくなること
に対応して遅延回路Ｄelayによって調整する遅延調整量
が小さくて済むものとなる。

【００６６】図１７には、この発明に係る半導体集積回
路装置における前記クロック同期化（グリッチの防止な
いし低減と除去）を行うための手順を説明するためのフ
ローチャート図が示されている。システム構成に対応し
て外部負荷確定により、配線遅延量の計算が行われる。
この遅延量は、配線等長による同期化分から外れた部
分、つまり、マスターデバイスのクロック出力からスレ
ーブデバイスに至る中間部からスレーブデバイスの入力
に至る配線量が計算される。また、グリッチの防止ない
し低減と除去の場合には前記反射の計算が行われる。上
記の計算結果に対応してレジスタ値を決定する。つま
り、同期化のためのレジスタ値、前記サブバッファの動
作タイミングを設定するレジスタ値、遅延回路の遅延時
間を設定するレジスタ値が求められる。

【００６７】上記のようなレジスタ値は、半導体集積回
路装置に設けられるＲＯＭに記憶される。このＲＯＭ
は、最も代表的なマスクＲＯＭの他に、電気的に書き込
みが可能な不揮発性メモリや、レーザー光線による切断
によって書き込みが行われるヒューズ素子を用いるもの
であってもよい。上記のようなＲＯＭに対して前記レジ
スタ値が書き込まれているので、半導体集積回路装置に
電源投入が行われた際の初期設定において、値の読み込
み、つまりはＲＯＭの読み出しが行われて、前記同期化
のための遅延回路の遅延時間の設定のためのレジスタ、
前記サブバッファコントロール及び立上がりグリッチ除
去のための制御レジスタにそれぞれの値が設定されて、
半導体集積回路装置の動作が開始される。

【００６８】上記の実施例から得られる作用効果は、下
記の通りである。 （１） クロック信号に対応して信号処理を行う第１の
回路ブロックと、供給されたクロック信号に対応して上
記第１の回路ブロックとの間でデータの授受を行う第２
の回路ブロックを含む情報処理システムであって、上記
第１の回路ブロックに帰還形位相補償器を設けて、第１
の回路ブロックから上記第２の回路ブロックに至る信号
伝達経路での遅延時間を持つようにされた帰還信号と上
記クロック信号とを同期化させて上記第２の回路ブロッ
クに向けたクロック信号を生成することにより、クロッ
ク配線を工夫することでデバイス間のクロックスキュー
がなくなるので、簡単な構成により高速同期設計のシス
テム形態を実現することができるという効果が得られ
る。

【００６９】（２） 上記に加えて、上記帰還形位相補
償器の出力端子から上記帰還信号の入力端子に至る信号
伝達経路と、上記出力端子から上記第２の回路ブロック
のクロック入力端子に至る信号伝達経路とを等長構成に
すると簡単な実装形態によって、高速同期設計のシステ
ムを実現できるという効果が得られる。

【００７０】（３） 上記に加えて、上記帰還形位相補
償器の出力端子から上記帰還信号の入力端子に至る信号
伝達経路と、上記出力端子から上記第２の回路ブロック
のクロック入力端子に至る途中の中間点までの信号伝達
経路とを等長構成とし、かかる中間点から第２の回路ブ
ロックのクロック入力端子に至る信号伝達経路での遅延
時間に対応した遅延時間に設定された遅延回路を上記帰
還形位相補償器の出力端子と帰還信号の入力端子に至る
信号伝達経路に設けるようにすることにより、システム
の実装形態に柔軟性を持たせることができるという効果
が得られる。

【００７１】（４） 上記に加えて、上記第１の回路ブ
ロックと第２の回路ブロックとは、外観上１つの半導体
集積回路装置と見做せるようなパッケージに形成するこ
とにより、システムの小型化と高速化を実現できるとい
う効果が得られる。

【００７２】（５） 上記に加えて、上記第１の回路ブ
ロックと第２の回路ブロックをそれぞれ半導体集積回路
装置に構成することにより、実装基板上での組み立てに
よりシステムが構成できるという効果が得られる。

【００７３】（６） 上記に加えて、上記第１の半導体
集積回路装置に上記帰還形位相補償器で形成されたクロ
ック信号を第１の出力回路を通して出力させる第１の外
部端子と、上記第１の外部端子から出力されたクロック
信号を帰還信号として入力させる第２の外部端子とを持
たせることにより、柔軟なシステムの実現を行うととも
に帰還信号にグリッチが生じることがないので帰還形位
相補償器の安定的な動作を実現できるという効果が得ら
れる。

【００７４】（７） 上記に加えて、上記遅延回路をデ
ジタル信号に対応して遅延時間が設定される可変遅延回
路とし、上記第１の半導体集積回路装置に内蔵させるこ
とにより、システムの拡張や変更にも対応できるという
効果が得られる。

【００７５】（８） 上記に加えて、上記帰還形位相補
償器で形成されたクロック信号を選択的に信号伝達を行
うスイッチ手段と、上記スイッチ手段により伝達された
クロック信号を受ける第２の出力回路と、上記第２の出
力回路の出力信号を上記第２の外部端子から出力させる
信号出力経路を更に設けることにより、上記第２の出力
回路からもクロック供給が可能となり、システムの拡張
や変更にも対応できるという効果が得られる。

【００７６】（９） 上記に加えて、上記スイッチ手段
が信号伝達を行うように設定され、上記第１と第２の外
部端子のそれぞれには１ないし複数の第２の半導体集積
回路装置のクロック入力端子を接続させることにより、
多数のスレーブデバイスを持つシステムを構築すること
ができるという効果が得られる。

【００７７】（１０） 上記に加えて、上記第２の出力
回路として、上記第２の外部端子に出力端子が接続さ
れ、かかる出力端子に接続せされる信号伝達経路の特性
インピーダンスと整合する出力インピーダンスを持つメ
インバッファと、上記第２の外部端子に出力端子が接続
されたサブバッファと、上記サブバッァの動作タイミン
グを上記出力バッファの動作タイミングよりも遅らせる
制御回路を用いることにより、帰還信号のグリッチを防
止して帰還形位相補償器の安定的な動作を実現できると
いう効果が得られる。

【００７８】（１１） 上記に加えて、上記第２の外部
端子に入力端子が接続された入力回路を更に備え、かか
る入力回路の出力部に、上記入力回路の出力信号と上記
第２の出力回路の入力信号とを受けて、上記入力回路の
出力信号が第１レベルから第２レベルに変化する際のグ
リッチを除去する第１の論理ゲート回路と、上記第１の
論理ゲート回路の出力信号と、その遅延信号とを受けて
上記入力回路の出力信号が第２レベルから第１レベルに
変化する際のグリッチを除去する第２の論理ゲート回路
とを設けることにより、帰還信号に発生するグリッチを
除去して帰還形位相補償器の安定的な動作を実現できる
という効果が得られる。

【００７９】（１２） 内部クロック信号と帰還信号と
帰還形位相補償器に供給して、上記クロック信号と帰還
信号とを同期化させたクロック信号を生成し、第１の出
力回路を通して第１の外部端子から出力させ、第２の外
部端子のクロック信号を入力回路に供給して、上記帰還
形位相補償器の帰還信号を形成することにより、クロッ
ク配線の工夫によってデバイス間のクロックスキューを
なくして安定的な高速同期設計のシステムに好適な半導
体集積回路装置を得ることができるという効果が得られ
る。

【００８０】（１３） 上記に加えて、上記帰還形位相
補償器で形成されたクロック信号を選択的に信号伝達を
行うスイッチ手段と、上記スイッチ手段により伝達され
たクロック信号を受ける第２の出力回路と、上記第２の
出力回路の出力信号を上記第２の外部端子から出力させ
る信号出力経路を更に設けることにより、高速同期設計
システムや多くのスレーブデバイスを持つシステム等の
ような多様なシステムに用いることができる半導体集積
回路装置を得ることができるという効果が得られる。

【００８１】（１４） 上記に加えて、上記スイッチ手
段が信号伝達を行う第１動作モードのときに上記第２の
出力回路を動作状態とし、上記スイッチ手段が信号伝達
を行わない第２動作モードのときには上記第２の出力回
路は出力ハイインピーダンス状態とするという使い分け
によって、高速同期設計システムや多くのスレーブデバ
イスを持つシステム等のような多様なシステムに用いる
ことができる半導体集積回路装置を得ることができると
いう効果が得られる。

【００８２】（１５） 上記に加えて、上記入力回路の
出力端子と上記帰還形位相補償器の帰還入力端子との間
には、遅延時間が変化させられる可変遅延回路を更に設
けることにより、システムの実装形態に対応させて同期
化設計を行うことができるという効果が得られる。

【００８３】（１６） 上記に加えて、上記可変遅延回
路の遅延時間を設定するレジスタを更に設けることによ
り、システムの実装形態に対応させた同期化設計をソフ
トウェア的に行うことができるという効果が得られる。

【００８４】（１７） 上記に加えて、上記第２の出力
回路として、上記第２の外部端子に出力端子が接続さ
れ、かかる出力端子に接続せされる信号伝達経路の特性
インピーダンスと整合する出力インピーダンスを持つメ
インバッファと、上記第２の外部端子に出力端子が接続
されたサブバッファと、上記サブバッァの動作タイミン
グを上記出力バッファの動作タイミングよりも遅らせる
制御回路を用いることにより、帰還信号のグリッチを防
止して帰還形位相補償器の安定的な動作を実現できると
いう効果が得られる。

【００８５】（１８） 上記に加えて、上記入力回路の
出力部には、上記入力回路の出力信号と上記第２の出力
回路の入力信号とを受けて、上記入力回路の出力信号が
第１レベルから第２レベルに変化する際のグリッチを除
去する第１の論理ゲート回路と、上記第１の論理ゲート
回路の出力信号と、その遅延信号とを受けて上記入力回
路の出力信号が第２レベルから第１レベルに変化する際
のグリッチを除去する第２の論理ゲート回路とを設ける
ことにより、帰還信号に発生するグリッチを除去して帰
還形位相補償器の安定的な動作を実現できるという効果
が得られる。

【００８６】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、第１
の回路ブロックと第２の回路ブロックとは、一つの半導
体基板上に形成されるものであってもよい。例えば、半
導体集積回路の製造技術の進展により、システムＬＳＩ
のような大規模集積回路では、マイクロプロッセッサの
ようなマスターブロックと、メモリ等のようなスレーブ
ブロックとが組み合わされてシステムが構成されるの
で、この発明の適用により同一集積回路内での信号伝搬
遅延時間を補償した高速同期化を実現することができ
る。

【００８７】図１２において、グリッチを除去する回路
は、グリッチが発生する立上がりと立下がりのタイミン
グに同期してパルスを発生させ、このパルスを用いてグ
リッチの伝達を禁止するものであれば何であってもよ
い。前記制御レジスタに設定される情報は、ＲＯＭ等の
ような記憶装置に記憶させておいて自動的に読み出して
設定するもの他、外部端子から入力するもの、あるいは
複数の外部端子をデジタル信号に対応したハイレベルと
ロウレベルの固定電圧を供給するものであってもよい。
この発明は、クロックに同期してデータの授受を行う機
能を有する情報処理システムと半導体集積回路装置に広
く利用できる。

【００８８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。クロック信号に対応して信号処理を行
う第１の回路ブロックと、供給されたクロック信号に対
応して上記第１の回路ブロックとの間でデータの授受を
行う第２の回路ブロックを含む情報処理システムであっ
て、上記第１の回路ブロックに帰還形位相補償器を設け
て、第１の回路ブロックから上記第２の回路ブロックに
至る信号伝達経路での遅延時間を持つようにされた帰還
信号と上記クロック信号とを同期化させて上記第２の回
路ブロックに向けたクロック信号を生成することによ
り、クロック配線を工夫することでデバイス間のクロッ
クスキューがなくなるので、簡単な構成により高速同期
設計のシステム形態を実現することができる。

【００８９】内部クロック信号と帰還信号と帰還形位相
補償器に供給して、上記クロック信号と帰還信号とを同
期化させたクロック信号を生成し、第１の出力回路を通
して第１の外部端子から出力させ、第２の外部端子のク
ロック信号を入力回路に供給して、上記帰還形位相補償
器の帰還信号を形成することにより、クロック配線の工
夫によってデバイス間のクロックスキューをなくして安
定的な高速同期設計のシステムに好適な半導体集積回路
装置を得ることができる。

【図面の簡単な説明】

【図１】この発明に係る情報処理システムの一実施例を
示す概略ブロック図である。

【図２】この発明に係る情報処理システムの他の一実施
例を示す概略ブロック図である。

【図３】この発明に係る情報処理システムの一実施例を
示す概略ブロック図である。

【図４】図３の情報処理システムの動作の一例を説明す
るめのタイミング図である。

【図５】この発明に係る情報処理システムの他の一実施
例を示す概略ブロック図である。

【図６】この発明に係る情報処理システムの他の一実施
例を示す概略ブロック図である。

【図７】この発明に係る情報処理システムに好適な半導
体集積回路装置の一実施例を示す要部ブロック図であ
る。

【図８】この発明に係る半導体集積回路装置に設けられ
る帰還形位相比較器の動作を説明するためのタイミング
図である。

【図９】この発明に係る情報処理システムに好適な半導
体集積回路装置の他の一実施例を示す要部ブロック図で
ある。

【図１０】この発明に係る情報処理システムの他の一実
施例を示す概略ブロック図である。

【図１１】帰還形位相補償器を用いたクロック供給回路
での問題点を説明するための構成図である。

【図１２】この発明に係る情報処理システムに好適な半
導体集積回路装置の他の一実施例を示す要部ブロック図
である。

【図１３】図１２の出力回路ＯＢ２の一実施例を示す回
路図である。

【図１４】図１２におけるグリッチ除去回路の動作を説
明するための波形図である。

【図１５】図１２の出力回路ＯＢ２の動作の一例を説明
するための波形図である。

【図１６】図１２の出力回路ＯＢ２の動作の他の一例を
説明するための波形図である。

【図１７】この発明に係る半導体集積回路装置における
前記クロック同期化（グリッチの防止ないし低減と除
去）を行うための手順を説明するためのフローチャート
図である。

【図１８】従来の情報処理システムの動作の一例を説明
するためのタイミング図である。

【符号の説明】

ＦＦ１〜ＦＦ４…フリップフロップ回路、ＩＢ…入力回
路、ＯＢ１…第１の出力回路、ＯＢ２…第２の出力回
路、Ｄ１，Ｄ２，Ｄelay…遅延回路、Ｑ１〜Ｑ４…ＭＯ
ＳＦＥＴ、Ｇ１〜Ｇ４…ゲート回路、Ｎ１，Ｎ２…イン
バータ回路。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BA20 CC14 DD08 DD20 5J056 AA01 AA04 AA39 AA40 BB34 BB54 CC00 CC05 DD28 FF01 GG03 KK01 5J106 AA03 CC59 DD24 DD29 GG14 HH02 KK02 5K047 AA07 AA08 GG01 GG09 GG41 MM24 MM36 MM49 MM53

Claims (19)

【特許請求の範囲】
1. 【請求項１】 第１クロック信号に対応して信号処理を
   行うとともに、上記第１クロック信号に対応するクロッ
   ク信号を第１端子に供給する第１の回路ブロックと、 上記第１端子のクロック信号に対応して上記第１の回路
   ブロックとの間でデータの授受を行う第２の回路ブロッ
   クとを備え、 上記第１の回路ブロックは、 上記第１端子のクロックに対して遅延された信号を帰還
   信号として受けて、上記第１端子に供給されるクロック
   信号の位相を制御する帰還形位相補償器を備え、 上記帰還信号の上記第１クロック信号に対する遅延時間
   が、上記第１の回路ブロックと上記第２の回路ブロック
   との間に設けられるべき信号伝達経路での遅延時間を補
   償する遅延時間をを持つようにされてなることを特徴と
   する情報処理システム。
2. 【請求項２】 請求項１において、 上記第１端子から上記第２の回路ブロックのクロック入
   力端子に至る第１信号伝達経路と、 上記第１信号伝達経路の途中から信号を取り出し、上記
   帰還信号のための入力端子に供給する第２信号伝達経路
   とが設定されてなることを特徴とする情報処理システ
   ム。
3. 【請求項３】 請求項１において、 上記第１端子から上記帰還信号のための入力端子に至る
   信号伝達経路と、上記第１端子から上記第２の回路ブロ
   ックのクロック入力端子に至る信号伝達経路とが等長構
   成とされてなることを特徴とする情報処理システム。
4. 【請求項４】 請求項１において、 上記第１端子から上記帰還信号のための入力端子に至る
   信号伝達経路と、上記第１端子から上記第２の回路ブロ
   ックのクロック入力端子に至る途中の中間点までの信号
   伝達経路とが等長構成とされ、かかる中間点から第２の
   回路ブロックのクロック入力端子に至る信号伝達経路で
   の遅延時間に対応した遅延時間に設定された遅延回路が
   上記第１端子と帰還信号のための入力端子に至る信号伝
   達経路に設けられてなることを特徴とする情報処理シス
   テム。
5. 【請求項５】 請求項２ないし４のいずれかにおいて、 上記第１の回路ブロックと第２の回路ブロックとは、１
   つの半導体集積回路装置と見做されるところの１つのパ
   ッケージに形成されてなることを特徴とする情報処理シ
   ステム。
6. 【請求項６】 請求項２ないし４のいずれかにおいて、 上記第１の回路ブロックは第１の半導体集積回路装置に
   形成され、 上記第２の回路ブロックは第２の半導体集積回路装置に
   形成されてなることを特徴とする情報処理システム。
7. 【請求項７】 請求項６において、 上記第１の半導体集積回路装置は、上記帰還形位相補償
   器で形成されたクロック信号が供給される上記第１端子
   としての第１の外部端子と、 上記帰還信号のための上記入力端子としての第２の外部
   端子とを有することを特徴とする情報処理システム。
8. 【請求項８】 請求項７において、 上記遅延回路は、上記第１の半導体集積回路装置に内蔵
   され、かつ、その遅延時間がデジタル信号によって設定
   される可変遅延回路からなることを特徴とする情報処理
   システム。
9. 【請求項９】 請求項７又は８において、 上記第１の半導体集積回路装置は、 上記帰還形位相補償器の出力と上記第１の外部端子との
   間に設けられ、上記帰還形位相補償器の出力に対応する
   出力を上記第１の外部端子に供給せしめる第１の出力回
   路と、 上記帰還形位相補償器の出力と上記第２の外部端子との
   間に設けられた第２の出力回路と、 上記帰還形位相補償器の出力の上記第２の出力回路を介
   しての上記第２の外部端子への伝達を可能にする第１ス
   イッチ状態と、上記帰還形位相補償器の出力の上記第２
   の出力回路を介しての上記第２の外部端子への伝達を不
   能にする第２スイッチ状態とを持つスイッチ手段と更に
   備えてなることを特徴とする情報処理システム。
10. 【請求項１０】 請求項９において、 上記スイッチ手段が信号伝達を行うように設定され、 上記第１と第２の外部端子のそれぞれには、１ないし複
    数の第２の半導体集積回路装置のクロック入力端子が接
    続されるものであることを特徴とする情報処理システ
    ム。
11. 【請求項１１】 請求項１０において、 上記第２の出力回路は、 上記第２の外部端子に出力端子が接続され、かかる出力
    端子に接続されるべき信号伝達経路の特性インピーダン
    スと整合する出力インピーダンスを持つ第１出力バッフ
    ァ回路と、 上記第２の外部端子に出力端子が接続された第２出力バ
    ッファ回路と、 上記第２出力バッァ回路の動作タイミングを上記第１出
    力バッファ回路の動作タイミングよりも遅らせる制御回
    路とを備えるものであることを特徴とする情報処理シス
    テム。
12. 【請求項１２】 請求項１０又は１１において、 上記第２の外部端子に入力端子が接続された入力回路を
    更に備え、 上記入力回路の出力部には、 上記入力回路の出力信号と上記第２の出力回路の入力信
    号とを受けて、上記入力回路の出力信号が第１レベルか
    ら第２レベルに変化する際のグリッチを除去する第１の
    論理回路と、 上記第１の論理回路の出力信号と、その遅延信号とを受
    けて上記入力回路の出力信号が第２レベルから第１レベ
    ルに変化する際のグリッチを除去する第２の論理回路と
    が設けられることを特徴する情報処理システム。
13. 【請求項１３】 内部クロック信号と帰還信号とを受け
    て、上記クロック信号と帰還信号とを同期化させたクロ
    ック信号を生成する帰還形位相補償器と、 上記帰還形位相補償器で形成されたクロック信号を受け
    る第１の出力回路と、 上記第１の出力回路の出力端子に接続された第１の外部
    端子と、 第２の外部端子のクロック信号を受けて、上記帰還形位
    相補償器のための上記帰還信号を形成する入力回路とを
    備えてなることを特徴とする半導体集積回路装置。
14. 【請求項１４】 請求項１３において、 上記帰還形位相補償器の出力と上記第２の外部端子との
    間に設けられた第２の出力回路と、 上記帰還形位相補償器の出力の上記第２の出力回路を介
    しての上記第２の外部端子への伝達を可能にする第１の
    動作モードと、上記帰還形位相補償器の出力の上記第２
    の出力回路を介しての上記第２の外部端子への伝達を不
    能にする第２の動作モードとを持つスイッチ手段と更に
    備えてなることを特徴とする半導体集積回路装置。
15. 【請求項１５】 請求項１４において、 上記スイッチ手段が信号伝達を行う上記第１動作モード
    のときに上記第２の出力回路は動作状態にされ、 上記スイッチ手段が信号伝達を行わない上記第２動作モ
    ードのときには上記第２の出力回路は出力ハイインピー
    ダンス状態にされることを特徴とする半導体集積回路装
    置。
16. 【請求項１６】 請求項１３ないし１５のいずれかにお
    いて、 上記入力回路の出力端子と上記帰還形位相補償器の帰還
    入力端子との間には、遅延時間の制御が可能な可変遅延
    回路を更に有することを特徴とする半導体集積回路装
    置。
17. 【請求項１７】 請求項１６において、 上記可変遅延回路の遅延時間を設定するレジスタを更に
    備えてなることを特徴とする半導体集積回路装置。
18. 【請求項１８】 請求項１４ないし１７のいずれかにお
    いて、 上記第２の出力回路は、 上記第２の外部端子に出力端子が接続され、かかる出力
    端子に接続されるべき信号伝達経路の特性インピーダン
    スと整合する出力インピーダンスを持つ第１出力バッフ
    ァ回路と、 上記第２の外部端子に出力端子が接続された第２出力バ
    ッファ回路と、 上記第２出力バッァ回路の動作タイミングを上記第１出
    力バッファ回路の動作タイミングよりも遅らせる制御回
    路とを備えるものであることを特徴とする半導体集積回
    路装置。
19. 【請求項１９】 請求項１８において、 上記入力回路の出力部には、 上記入力回路の出力信号と上記第２の出力回路の入力信
    号とを受けて、上記入力回路の出力信号が第１レベルか
    ら第２レベルに変化する際のグリッチを除去する第１の
    論理回路と、 上記第１の論理回路の出力信号と、その遅延信号とを受
    けて上記入力回路の出力信号が第２レベルから第１レベ
    ルに変化する際のグリッチを除去する第２の論理回路と
    が設けられることを特徴とする半導体集積回路装置。