JP2002314388A - 高周波ｍｏｓｆｅｔスイッチ - Google Patents
高周波ｍｏｓｆｅｔスイッチInfo
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- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
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- H03K2217/0018—Special modifications or use of the back gate voltage of a FET
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Abstract
(57)【要約】
【課題】 最小の減衰で比較的高周波の信号を伝搬させ
ることができるＭＯＳＦＥＴベースのスイッチ回路を提
供すること。 【解決手段】 転送トランジスタ（Ｍ１）のゲートに結
合された第１のインピーダンス要素と、転送トランジス
タのバルクに結合された第２のインピーダンス要素とを
含む高周波スイッチ回路（１０）である。インピーダン
ス要素の一方又は両方が、高周波での動作時に信号の減
衰を制御する転送トランジスタに付随する低い寄生シャ
ント・キャパシタンスを実質的に排除する。インピーダ
ンス要素は、寄生キャパシタンスと直列に結合され、そ
の経路のインピーダンスを増加させ、それによって、通
過可能な帯域幅を拡張する。本発明のスイッチ回路は、
コンピューティング・システム、ルータ、フラットパネ
ル・スクリーン・ディスプレイなどを含む広い応用範囲
を有する。
ることができるＭＯＳＦＥＴベースのスイッチ回路を提
供すること。 【解決手段】 転送トランジスタ（Ｍ１）のゲートに結
合された第１のインピーダンス要素と、転送トランジス
タのバルクに結合された第２のインピーダンス要素とを
含む高周波スイッチ回路（１０）である。インピーダン
ス要素の一方又は両方が、高周波での動作時に信号の減
衰を制御する転送トランジスタに付随する低い寄生シャ
ント・キャパシタンスを実質的に排除する。インピーダ
ンス要素は、寄生キャパシタンスと直列に結合され、そ
の経路のインピーダンスを増加させ、それによって、通
過可能な帯域幅を拡張する。本発明のスイッチ回路は、
コンピューティング・システム、ルータ、フラットパネ
ル・スクリーン・ディスプレイなどを含む広い応用範囲
を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電子スイッチに関
する。特に、本発明は、半導体スイッチに関し、１つ又
は複数の金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）によって構成されるものを含む。更に詳しく
は、本発明は、１ギガヘルツのオーダーの周波数を含む
比較的高周波でのスイッチングが可能な半導体スイッチ
に関する。
する。特に、本発明は、半導体スイッチに関し、１つ又
は複数の金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）によって構成されるものを含む。更に詳しく
は、本発明は、１ギガヘルツのオーダーの周波数を含む
比較的高周波でのスイッチングが可能な半導体スイッチ
に関する。
【０００２】
【従来の技術】半導体技術の発展により、機械式リレー
を効果的に代替する低コストで信頼性の高いスイッチを
作成することができるようになっている。そのようなス
イッチは、１極１投型のリレーとして実現されるときに
特に有用であることがわかっているが、それに限定され
ることはない。半導体スイッチは、従来の機械式リレー
に代わるものとしてますます用いられている。これは、
半導体スイッチを用いることによって得られる高いスイ
ッチング速度や、故障なく比較的多くの電流を移動させ
ることができる能力による。これらのスイッチは、転送
ゲート（transfergate）又は通過トランジスタ（pass t
ransistor）と称されることが多い。というのは、信号
の通過を許可又は阻止するというトランジスタ（通常は
ＭＯＳトランジスタ）の特性がそこで用いられているか
らである。
を効果的に代替する低コストで信頼性の高いスイッチを
作成することができるようになっている。そのようなス
イッチは、１極１投型のリレーとして実現されるときに
特に有用であることがわかっているが、それに限定され
ることはない。半導体スイッチは、従来の機械式リレー
に代わるものとしてますます用いられている。これは、
半導体スイッチを用いることによって得られる高いスイ
ッチング速度や、故障なく比較的多くの電流を移動させ
ることができる能力による。これらのスイッチは、転送
ゲート（transfergate）又は通過トランジスタ（pass t
ransistor）と称されることが多い。というのは、信号
の通過を許可又は阻止するというトランジスタ（通常は
ＭＯＳトランジスタ）の特性がそこで用いられているか
らである。
【０００３】スイッチが多くの分野において用いられて
いることは広く知られている。スイッチは、非常に多様
な大型及び小型の製品で用いられており、例えば、これ
らに限定されるのではないが、自動車や家庭用電子製品
などがその例である。スイッチは、アナログのルータ、
ゲート及びリレーとして用いることができ、現にそのよ
うなものとして用いられている。また、デジタルのマル
チプレクサ、ルータ及びゲートとしても用いられてい
る。
いることは広く知られている。スイッチは、非常に多様
な大型及び小型の製品で用いられており、例えば、これ
らに限定されるのではないが、自動車や家庭用電子製品
などがその例である。スイッチは、アナログのルータ、
ゲート及びリレーとして用いることができ、現にそのよ
うなものとして用いられている。また、デジタルのマル
チプレクサ、ルータ及びゲートとしても用いられてい
る。
【０００４】一般的なＰ型ＭＯＳトランジスタ・スイッ
チが、図１に示されている。このスイッチは、基本的
に、ノードＡに結合されたソースとノードＢに結合され
たドレインとを有しノードＡとノードＢとの間での信号
伝送を制御しているＰＭＯＳトランジスタＭ１である。
スイッチＭ１の制御ゲートは、外部制御回路からのイネ
ーブル信号入力ノードＥＮによってイネーブルされる。
ＥＮは、一般に、インバータＩＶ１及びＩＶ２などの１
つ又は複数のインバータ対を含むインバータ列によって
Ｍ１のゲートに結合される。インバータＩＶ１及びＩＶ
２は、高電位電力レールＶｃｃと低電位電力レールＧＮ
Ｄとによって給電される。スイッチ・トランジスタのバ
ルク（bulk）は、高電位電力レールに結合される。動作
の際は、ＥＮに与えられる論理ローがインバータ列を伝
搬してＭ１をオンさせ、それによって、信号がノードＡ
とノードＢとの間を通過することが可能になる。この場
合、ＡからＢでも、ＢからＡでもよい。ＥＮに論理ハイ
が与えられるとＭ１がオフになり、それによって、ノー
ドＡとノードＢとの間の信号伝搬が阻止される。
チが、図１に示されている。このスイッチは、基本的
に、ノードＡに結合されたソースとノードＢに結合され
たドレインとを有しノードＡとノードＢとの間での信号
伝送を制御しているＰＭＯＳトランジスタＭ１である。
スイッチＭ１の制御ゲートは、外部制御回路からのイネ
ーブル信号入力ノードＥＮによってイネーブルされる。
ＥＮは、一般に、インバータＩＶ１及びＩＶ２などの１
つ又は複数のインバータ対を含むインバータ列によって
Ｍ１のゲートに結合される。インバータＩＶ１及びＩＶ
２は、高電位電力レールＶｃｃと低電位電力レールＧＮ
Ｄとによって給電される。スイッチ・トランジスタのバ
ルク（bulk）は、高電位電力レールに結合される。動作
の際は、ＥＮに与えられる論理ローがインバータ列を伝
搬してＭ１をオンさせ、それによって、信号がノードＡ
とノードＢとの間を通過することが可能になる。この場
合、ＡからＢでも、ＢからＡでもよい。ＥＮに論理ハイ
が与えられるとＭ１がオフになり、それによって、ノー
ドＡとノードＢとの間の信号伝搬が阻止される。
【０００５】本発明についての説明を進めるために、ラ
イン抵抗Ｒ１及びＲ２が示され、また、規制キャパシタ
ンスＣ１、Ｃ２及びＣ３も示されている。抵抗Ｒ１及び
Ｒ２は、トランジスタ・スイッチ回路に結合された回路
に関連するインピーダンスを表す。このインピーダンス
は何らかの予測される値を有しているのであるが、例え
ば、ある応用例では、抵抗Ｒ１及びＲ２は、一般に、約
５０オームのオーダーである。しかし、本発明が外部回
路に関連するどのような特定の負荷インピーダンスにも
限定されないことに注意すべきである。
イン抵抗Ｒ１及びＲ２が示され、また、規制キャパシタ
ンスＣ１、Ｃ２及びＣ３も示されている。抵抗Ｒ１及び
Ｒ２は、トランジスタ・スイッチ回路に結合された回路
に関連するインピーダンスを表す。このインピーダンス
は何らかの予測される値を有しているのであるが、例え
ば、ある応用例では、抵抗Ｒ１及びＲ２は、一般に、約
５０オームのオーダーである。しかし、本発明が外部回
路に関連するどのような特定の負荷インピーダンスにも
限定されないことに注意すべきである。
【０００６】更に図１に関する考察を続けるが、キャパ
シタンスＣ１はトランジスタ構造のゲート・ソース間の
インターフェースに関連するインピーダンスを表し、キ
ャパシタンスＣ２はトランジスタ構造のドレイン・ゲー
ト間のインターフェースに関連するインピーダンスを表
し、キャパシタンスＣ３はトランジスタ構造のゲート・
バルク間のインターフェース（典型的には、ゲート酸化
物層）に関連するインピーダンスを表す。Ｎ型のＭＯＳ
を用いて、ＰＭＯＳトランジスタＭ１によって与えられ
るのと同じスイッチング機能を相補的に実行することが
できることに注意すべきである。ただしその際には、イ
ンバータ列を適切に修正し、トランジスタのバルクはＶ
ｃｃにではなくＧＮＤに結合される。ＮＭＯＳ及びＰＭ
ＯＳトランジスタに関係する技術分野の当業者であれ
ば、このような差異を理解している。
シタンスＣ１はトランジスタ構造のゲート・ソース間の
インターフェースに関連するインピーダンスを表し、キ
ャパシタンスＣ２はトランジスタ構造のドレイン・ゲー
ト間のインターフェースに関連するインピーダンスを表
し、キャパシタンスＣ３はトランジスタ構造のゲート・
バルク間のインターフェース（典型的には、ゲート酸化
物層）に関連するインピーダンスを表す。Ｎ型のＭＯＳ
を用いて、ＰＭＯＳトランジスタＭ１によって与えられ
るのと同じスイッチング機能を相補的に実行することが
できることに注意すべきである。ただしその際には、イ
ンバータ列を適切に修正し、トランジスタのバルクはＶ
ｃｃにではなくＧＮＤに結合される。ＮＭＯＳ及びＰＭ
ＯＳトランジスタに関係する技術分野の当業者であれ
ば、このような差異を理解している。
【０００７】ＭＯＳトランジスタは、動作電力が極めて
小さいという点で望ましい。製造技術が進歩するにつれ
て、これらの構造が有効に動作する際の供給電位やスイ
ッチング速度は改善されている。しかし、図１に示され
ているように構成されたほとんどのシリコンＭＯＳトラ
ンジスタ・スイッチでは、信号の伝送周波数が４００Ｍ
Ｈｚのオーダーを超えると、ＡＢ間での信号伝搬に困難
が生じることがわかっている。Ｍ１のサイズを縮小する
ことによってこの特性を改善することができるように考
えられるかもしれないが、トランジスタのオン抵抗値
（on-resistance）が増加することを含む望ましくない
トレードオフが存在する。トランジスタのオン抵抗値を
低く維持するという観点を別としても、この構造の伝達
関数を評価する際の正味の結果は、周波数パフォーマン
スに関して僅かなゲインしか存在しない、又は、ゲイン
が全く存在しないというものである。
小さいという点で望ましい。製造技術が進歩するにつれ
て、これらの構造が有効に動作する際の供給電位やスイ
ッチング速度は改善されている。しかし、図１に示され
ているように構成されたほとんどのシリコンＭＯＳトラ
ンジスタ・スイッチでは、信号の伝送周波数が４００Ｍ
Ｈｚのオーダーを超えると、ＡＢ間での信号伝搬に困難
が生じることがわかっている。Ｍ１のサイズを縮小する
ことによってこの特性を改善することができるように考
えられるかもしれないが、トランジスタのオン抵抗値
（on-resistance）が増加することを含む望ましくない
トレードオフが存在する。トランジスタのオン抵抗値を
低く維持するという観点を別としても、この構造の伝達
関数を評価する際の正味の結果は、周波数パフォーマン
スに関して僅かなゲインしか存在しない、又は、ゲイン
が全く存在しないというものである。
【０００８】図１に示されたスイッチ・トランジスタの
インピーダンスを解析すると、このデバイスに付随する
伝搬周波数の限界を理解することができる。特に、例え
ば、伝送信号の伝搬周波数が３００ＭＨｚを超えると、
抵抗Ｒ１及びＲ２とゲート結合されたキャパシタンスＣ
１、Ｃ２及びＣ３とによって単純に識別されるシステム
の特性に関連するインピーダンスが、伝達関数を支配し
始める。結果的に、そのような周波数又はそれよりも高
い周波数では、Ｖｃｃに結合されたトランジスタのバル
クとＧＮＤとの間に（Ｍ１をイネーブルするインバータ
ＩＶ２を介して）シャントすなわち短絡が生じる。上述
したように、これは、オン抵抗値を望ましくない程度ま
で上昇させるＭ１のゲート・サイズを縮小することによ
っては、解決することができない。
インピーダンスを解析すると、このデバイスに付随する
伝搬周波数の限界を理解することができる。特に、例え
ば、伝送信号の伝搬周波数が３００ＭＨｚを超えると、
抵抗Ｒ１及びＲ２とゲート結合されたキャパシタンスＣ
１、Ｃ２及びＣ３とによって単純に識別されるシステム
の特性に関連するインピーダンスが、伝達関数を支配し
始める。結果的に、そのような周波数又はそれよりも高
い周波数では、Ｖｃｃに結合されたトランジスタのバル
クとＧＮＤとの間に（Ｍ１をイネーブルするインバータ
ＩＶ２を介して）シャントすなわち短絡が生じる。上述
したように、これは、オン抵抗値を望ましくない程度ま
で上昇させるＭ１のゲート・サイズを縮小することによ
っては、解決することができない。
【０００９】コンピューティングに関するほとんどの応
用例では、ＭＯＳトランジスタ・スイッチの周波数の限
界は、ほとんど関心の対象にはならない。しかし、例え
ば、ビデオ伝送フィールドなど、動作帯域幅に関する要
求が大きくなると、損失を最小に維持しながら比較的高
周波での伝送を通過させることができるＭＯＳトランジ
スタ・スイッチに対する要求が大きくなる。従って、必
要であるのは、デジタル及びアナログ動作に対するスイ
ッチとして機能する半導体回路である。やはり必要であ
るのは、予測される供給電位のアレイ上で転送ゲート又
は通過ゲートとして動作することができる半導体スイッ
チである。更に、必要であるのは、最小の減衰で比較的
高周波の信号を伝搬することができるＭＯＳＦＥＴベー
スのスイッチ回路である。更に必要であるのは、トラン
ジスタ回路に関連するオン抵抗値への影響が最小となる
ように高周波伝送を伝搬するようなスイッチ回路であ
る。
用例では、ＭＯＳトランジスタ・スイッチの周波数の限
界は、ほとんど関心の対象にはならない。しかし、例え
ば、ビデオ伝送フィールドなど、動作帯域幅に関する要
求が大きくなると、損失を最小に維持しながら比較的高
周波での伝送を通過させることができるＭＯＳトランジ
スタ・スイッチに対する要求が大きくなる。従って、必
要であるのは、デジタル及びアナログ動作に対するスイ
ッチとして機能する半導体回路である。やはり必要であ
るのは、予測される供給電位のアレイ上で転送ゲート又
は通過ゲートとして動作することができる半導体スイッ
チである。更に、必要であるのは、最小の減衰で比較的
高周波の信号を伝搬することができるＭＯＳＦＥＴベー
スのスイッチ回路である。更に必要であるのは、トラン
ジスタ回路に関連するオン抵抗値への影響が最小となる
ように高周波伝送を伝搬するようなスイッチ回路であ
る。
【００１０】
【発明の概要】本発明の目的は、デジタル及びアナログ
動作に対するスイッチとして機能する半導体回路を提供
することである。本発明の別の目的は、広い範囲の供給
電位で動作可能な転送ゲート又は通過ゲートである半導
体スイッチを提供することである。本発明の別の目的
は、最小の減衰で比較的高周波の信号を伝搬させること
ができるＭＯＳＦＥＴベースのスイッチ回路を提供する
ことである。本発明の別の目的は、ＭＯＳＦＥＴベース
の通過ゲート構造に関連するオン抵抗値への影響が最小
となるように高周波伝送を伝搬させるようなスイッチ回
路を提供することである。
動作に対するスイッチとして機能する半導体回路を提供
することである。本発明の別の目的は、広い範囲の供給
電位で動作可能な転送ゲート又は通過ゲートである半導
体スイッチを提供することである。本発明の別の目的
は、最小の減衰で比較的高周波の信号を伝搬させること
ができるＭＯＳＦＥＴベースのスイッチ回路を提供する
ことである。本発明の別の目的は、ＭＯＳＦＥＴベース
の通過ゲート構造に関連するオン抵抗値への影響が最小
となるように高周波伝送を伝搬させるようなスイッチ回
路を提供することである。
【００１１】以上の及びそれ以外の目的は、本発明にお
いて、通過ゲートを確立するのに用いられる既存のＭＯ
ＳＦＥＴ構造に関連するシャント経路のインピーダンス
を増加させることによって達成される。特に、抵抗素
子、容量性素子又はその組合せなどのインピーダンス要
素が、通過ゲート・トランジスタのゲートと供給レール
との間に結合される。インピーダンス要素は、通過ゲー
ト・トランジスタのゲートをゲート電位を決定する供給
レールから切り離すように機能する。更に、このような
インピーダンス要素は、通過ゲート・トランジスタのバ
ルクとそのバルクが結合されている供給レールとの間に
結合して、やはり、通過ゲート・トランジスタのその部
分をその特定の供給レールから切り離すこともできる。
ＰＭＯＳトランジスタでは、バルクは高電位レールに直
接に結合されるが通常であり、ＮＭＯＳトランジスタで
は、バルクは低電位レールに結合されるのが通常であ
る。通過ゲート・トランジスタとして用いられる従来型
のＭＯＳトランジスタ構造では、本発明の回路を通過し
て伝搬する実質的に減衰されていない信号周波数を少な
くとも２倍にするためには、システム自体のインピーダ
ンスよりも大きなインピーダンスが好ましいことがわか
っている。もちろん、用いられる特定のインピーダンス
は、通過ゲート、関心対象である動作周波数、回路に対
する予測される負荷及びそれ以外のファクタの特定の特
性の関数として選択することができる。更に、ゼロでな
いインピーダンスが補完されれば、それによってスイッ
チの応答性能を向上させることができる。
いて、通過ゲートを確立するのに用いられる既存のＭＯ
ＳＦＥＴ構造に関連するシャント経路のインピーダンス
を増加させることによって達成される。特に、抵抗素
子、容量性素子又はその組合せなどのインピーダンス要
素が、通過ゲート・トランジスタのゲートと供給レール
との間に結合される。インピーダンス要素は、通過ゲー
ト・トランジスタのゲートをゲート電位を決定する供給
レールから切り離すように機能する。更に、このような
インピーダンス要素は、通過ゲート・トランジスタのバ
ルクとそのバルクが結合されている供給レールとの間に
結合して、やはり、通過ゲート・トランジスタのその部
分をその特定の供給レールから切り離すこともできる。
ＰＭＯＳトランジスタでは、バルクは高電位レールに直
接に結合されるが通常であり、ＮＭＯＳトランジスタで
は、バルクは低電位レールに結合されるのが通常であ
る。通過ゲート・トランジスタとして用いられる従来型
のＭＯＳトランジスタ構造では、本発明の回路を通過し
て伝搬する実質的に減衰されていない信号周波数を少な
くとも２倍にするためには、システム自体のインピーダ
ンスよりも大きなインピーダンスが好ましいことがわか
っている。もちろん、用いられる特定のインピーダンス
は、通過ゲート、関心対象である動作周波数、回路に対
する予測される負荷及びそれ以外のファクタの特定の特
性の関数として選択することができる。更に、ゼロでな
いインピーダンスが補完されれば、それによってスイッ
チの応答性能を向上させることができる。
【００１２】本発明のインピーダンス要素は、通過ゲー
ト・トランジスタの寄生キャパシタンス経路と直列に結
合され、それによって、これらの経路の全体的なインピ
ーダンスが増加する。結果的に、これらのキャパシタン
ス経路が確立していた従来のシャントは実質的に否定さ
れる。特に、高周波での伝搬が関心対象であるような状
況では、特にそうである。それ以外のすべての点では、
本発明による通過ゲート・トランジスタ回路によると、
従来型の相補的ＭＯＳ（ＣＭＯＳ）スイッチ・デバイス
に対して予測される信号伝送が可能である。
ト・トランジスタの寄生キャパシタンス経路と直列に結
合され、それによって、これらの経路の全体的なインピ
ーダンスが増加する。結果的に、これらのキャパシタン
ス経路が確立していた従来のシャントは実質的に否定さ
れる。特に、高周波での伝搬が関心対象であるような状
況では、特にそうである。それ以外のすべての点では、
本発明による通過ゲート・トランジスタ回路によると、
従来型の相補的ＭＯＳ（ＣＭＯＳ）スイッチ・デバイス
に対して予測される信号伝送が可能である。
【００１３】本発明は、高周波スイッチングが関心対象
となるような広い範囲の応用例において用いるのに適し
ている。最も根本的なレベルでは、通過ゲート回路は、
ある場所から別の場所への個別的な信号の伝搬に影響を
与える。通過ゲート回路は、組み合わされることによ
り、非常に多くの信号を伝搬させるように動作するデー
タ伝送システムを形成し、ますます複雑な結果を得るこ
とができる。基本的なレベルでは、通過ゲート回路は、
デバイスを相互に接続し、ディスクリートなデバイスの
間での信号伝搬を可能にするようにデザインされている
バスやバックプレーンを形成するのに用いることができ
る。ローカルな又は内部的なバスは、マイクロプロセッ
サなどのディスクリートなデバイス内部での信号経路を
提供する。マイクロプロセッサ・システムに含まれるロ
ーカル・バスのタイプには、ＩＳＡ、ＥＩＳＡ、マイク
ロ・チャネル、ＶＬバス、ＰＣＩバスなどがある。プリ
ンタやキーボードなどの周辺システムを接続するバスの
例としては、Ｎｕバス（NuBus）、ターボチャネル（TUR
BOchannel）、ＶＭＥバス（VMEbus）、マルチバス（MUL
TIBUS）、ＳＴＤバスなどがある。これらのタイプの信
号伝送システムは、それぞれが、それを構成するのに用
いられているコンポーネントと同程度にだけ有効に動作
することができる。本発明による通過ゲート回路などの
ような改良型の通過ゲート回路は、これらのバスの任意
のものにおいて、そしてプリント回路ボードを相互接続
するのに用いられるバックプレーン構造においても、用
いることができ、それによって伝搬速度が高速化され
る。ビデオ及びグラフィクス信号の伝送のために、そし
て特にフラット・スクリーン・パネルのために、低電圧
差動シグナリング（ＬＶＤＳ）、伝送最小化差動シグナ
リング（ＴＭＤＳ）、非同期転送モード（ＡＴＭ）、デ
ジタル・ビジュアル・インターフェース（ＤＶＩ）など
のインターフェースが、そのような伝送を可能にするよ
うに設計されている。
となるような広い範囲の応用例において用いるのに適し
ている。最も根本的なレベルでは、通過ゲート回路は、
ある場所から別の場所への個別的な信号の伝搬に影響を
与える。通過ゲート回路は、組み合わされることによ
り、非常に多くの信号を伝搬させるように動作するデー
タ伝送システムを形成し、ますます複雑な結果を得るこ
とができる。基本的なレベルでは、通過ゲート回路は、
デバイスを相互に接続し、ディスクリートなデバイスの
間での信号伝搬を可能にするようにデザインされている
バスやバックプレーンを形成するのに用いることができ
る。ローカルな又は内部的なバスは、マイクロプロセッ
サなどのディスクリートなデバイス内部での信号経路を
提供する。マイクロプロセッサ・システムに含まれるロ
ーカル・バスのタイプには、ＩＳＡ、ＥＩＳＡ、マイク
ロ・チャネル、ＶＬバス、ＰＣＩバスなどがある。プリ
ンタやキーボードなどの周辺システムを接続するバスの
例としては、Ｎｕバス（NuBus）、ターボチャネル（TUR
BOchannel）、ＶＭＥバス（VMEbus）、マルチバス（MUL
TIBUS）、ＳＴＤバスなどがある。これらのタイプの信
号伝送システムは、それぞれが、それを構成するのに用
いられているコンポーネントと同程度にだけ有効に動作
することができる。本発明による通過ゲート回路などの
ような改良型の通過ゲート回路は、これらのバスの任意
のものにおいて、そしてプリント回路ボードを相互接続
するのに用いられるバックプレーン構造においても、用
いることができ、それによって伝搬速度が高速化され
る。ビデオ及びグラフィクス信号の伝送のために、そし
て特にフラット・スクリーン・パネルのために、低電圧
差動シグナリング（ＬＶＤＳ）、伝送最小化差動シグナ
リング（ＴＭＤＳ）、非同期転送モード（ＡＴＭ）、デ
ジタル・ビジュアル・インターフェース（ＤＶＩ）など
のインターフェースが、そのような伝送を可能にするよ
うに設計されている。
【００１４】伝搬速度の向上は、高密度の（dense）デ
ータ・パケットの高速転送のために特に重要である。あ
る場所から別の場所までデータ・パケットを送るのに用
いられる改良型のルータは、ローカル・エリア・ネット
ワーク及びワイド・エリア・ネットワークを介してのデ
ータ転送を向上させるために、ますますスイッチ回路に
依存するようになっている。これは、高品位のビデオ、
グラフィクス、データ及び音声をワイヤード、光及び無
線接続によって伝送させる場合に、特にそういえる。そ
のようなルータは、デバイスの間の信号トラフィックの
流れを制御するのに用いられるが、様々な信号伝送プロ
トコルの認識に依存している。このようなプロトコルに
は、これは限定を意味するのではないが、ＩＰ、ＩＰ
Ｘ、アップルトーク（AppleTalk）、ＤＥＣネット（DEC
net）が含まれる。本発明の回路のような改良型のスイ
ッチング回路によると、そのような信号ルータの動作が
容易になり改善される。もちろん、本発明は、パーソナ
ル・コンピュータ、パーソナル・デジタル・デバイス、
通信デバイス、高速で高品位の信号伝搬を必要とするそ
れ以外の電子システムなど、任意のコンピューティング
・システムでの使用に適している。
ータ・パケットの高速転送のために特に重要である。あ
る場所から別の場所までデータ・パケットを送るのに用
いられる改良型のルータは、ローカル・エリア・ネット
ワーク及びワイド・エリア・ネットワークを介してのデ
ータ転送を向上させるために、ますますスイッチ回路に
依存するようになっている。これは、高品位のビデオ、
グラフィクス、データ及び音声をワイヤード、光及び無
線接続によって伝送させる場合に、特にそういえる。そ
のようなルータは、デバイスの間の信号トラフィックの
流れを制御するのに用いられるが、様々な信号伝送プロ
トコルの認識に依存している。このようなプロトコルに
は、これは限定を意味するのではないが、ＩＰ、ＩＰ
Ｘ、アップルトーク（AppleTalk）、ＤＥＣネット（DEC
net）が含まれる。本発明の回路のような改良型のスイ
ッチング回路によると、そのような信号ルータの動作が
容易になり改善される。もちろん、本発明は、パーソナ
ル・コンピュータ、パーソナル・デジタル・デバイス、
通信デバイス、高速で高品位の信号伝搬を必要とするそ
れ以外の電子システムなど、任意のコンピューティング
・システムでの使用に適している。
【００１５】本発明のこれらの及びそれ以外の効果は、
本発明の実施例に関する以下の詳細な説明、添付の図面
及び冒頭の特許請求の範囲を検討することによって、明
らかになろう。
本発明の実施例に関する以下の詳細な説明、添付の図面
及び冒頭の特許請求の範囲を検討することによって、明
らかになろう。
【００１６】
【発明の実施の形態】本発明による高周波スイッチ回路
１０が図２に示されている。回路１０は、好ましくは、
インバータＩＶ１及びＩＶ２とＰＭＯＳ通過ゲート・ト
ランジスタＭ１とで形成されており、これは、図１に示
されている従来技術によるスイッチと相当に類似してい
る。もちろん、インバータ段２０は、複数のインバータ
対や、それ以外の形態のイネーブル信号伝搬機構を用い
て形成することもできる。回路１０は、また、第１のイ
ンピーダンス要素３０と第２のインピーダンス要素４０
とを含んでおり、要素３０はインバータ段２０の出力と
Ｍ１のゲートとの間に結合されており、要素４０はＭ１
のバルクと高電位電力レールＶｃｃとの間に結合されて
いる。出力イネーブル・ノードＥＮによる制御回路（図
３に図示せず）からのイネーブル信号は、好ましくは、
インバータ段２０の入力に結合されて、そのゲートによ
るトランジスタＭ１の動作制御を実質的に決定する。イ
ンバータＩＶ１及びＩＶ２は、典型的には、高電位レー
ルＶｃｃと低電位レールＧＮＤとによって給電される。
第１のインピーダンス要素３０と別の態様でＭ１のゲー
トに結合することもできるが、それは、ゲートを供給レ
ールから切り離すように機能する場合である。第２のイ
ンピーダンス要素４０の結合に関しても同じことがいえ
る。
１０が図２に示されている。回路１０は、好ましくは、
インバータＩＶ１及びＩＶ２とＰＭＯＳ通過ゲート・ト
ランジスタＭ１とで形成されており、これは、図１に示
されている従来技術によるスイッチと相当に類似してい
る。もちろん、インバータ段２０は、複数のインバータ
対や、それ以外の形態のイネーブル信号伝搬機構を用い
て形成することもできる。回路１０は、また、第１のイ
ンピーダンス要素３０と第２のインピーダンス要素４０
とを含んでおり、要素３０はインバータ段２０の出力と
Ｍ１のゲートとの間に結合されており、要素４０はＭ１
のバルクと高電位電力レールＶｃｃとの間に結合されて
いる。出力イネーブル・ノードＥＮによる制御回路（図
３に図示せず）からのイネーブル信号は、好ましくは、
インバータ段２０の入力に結合されて、そのゲートによ
るトランジスタＭ１の動作制御を実質的に決定する。イ
ンバータＩＶ１及びＩＶ２は、典型的には、高電位レー
ルＶｃｃと低電位レールＧＮＤとによって給電される。
第１のインピーダンス要素３０と別の態様でＭ１のゲー
トに結合することもできるが、それは、ゲートを供給レ
ールから切り離すように機能する場合である。第２のイ
ンピーダンス要素４０の結合に関しても同じことがいえ
る。
【００１７】トランジスタＭ１は、ノードＡとノードＢ
との間での信号転送に関する基本的な制御装置（regula
tor）である。これらの２つのノードに結合された外部
回路の間で信号がどちらの方向に流れるかに応じて、ノ
ードＡ又はノードＢのいずれか一方が、入力ノード又は
出力ノードにすることができる。要素３０及び４０は、
Ｍ１のゲートと段２０の出力との間、そして、Ｍ１のバ
ルクとＶｃｃとの間、のそれぞれに直列のインピーダン
スを提供するように設計されている。結果的に得られる
のは、比較的高周波である３５０ＭＨｚ以上で支配的で
あったトランジスタＭ１の寄生キャパシタンスによって
従来は特徴付けられていた、比較的高インピーダンスの
経路である。
との間での信号転送に関する基本的な制御装置（regula
tor）である。これらの２つのノードに結合された外部
回路の間で信号がどちらの方向に流れるかに応じて、ノ
ードＡ又はノードＢのいずれか一方が、入力ノード又は
出力ノードにすることができる。要素３０及び４０は、
Ｍ１のゲートと段２０の出力との間、そして、Ｍ１のバ
ルクとＶｃｃとの間、のそれぞれに直列のインピーダン
スを提供するように設計されている。結果的に得られる
のは、比較的高周波である３５０ＭＨｚ以上で支配的で
あったトランジスタＭ１の寄生キャパシタンスによって
従来は特徴付けられていた、比較的高インピーダンスの
経路である。
【００１８】同様の高周波スイッチ回路１００が、ＮＭ
ＯＳ通過ゲート・トランジスタＭ２について図３に示さ
れている。回路１００は、好ましくは、インバータＩＶ
１とＮＭＯＳ通過ゲート・トランジスタＭ２とで形成さ
れている。もちろん、インバータ段１２０は、奇数であ
る複数のインバータや、それ以外の形態のイネーブル信
号伝搬機構を用いて形成することもできる。回路１００
は、また、第１のインピーダンス要素１３０と第２のイ
ンピーダンス要素１４０とを含んでおり、要素１３０は
インバータ段１２０の出力とＭ２のゲートとの間に結合
されており、要素１４０はＭ２のバルクとＧＮＤとの間
に結合されている。出力イネーブル・ノードＥＮによる
制御回路（図３に図示せず）からのイネーブル信号は、
好ましくは、インバータ段１２０の入力に結合されて、
そのゲートによるトランジスタＭ２の動作制御を実質的
に決定する。インバータＩＶ１は、典型的には、Ｖｃｃ
及びＧＮＤによって給電される。トランジスタＭ２は、
ノードＡとノードＢとの間での信号転送に関する基本的
な制御装置である。これらの２つのノードに結合された
外部回路の間で信号がどちらの方向に流れるかに応じ
て、ノードＡ又はノードＢのいずれか一方が、入力ノー
ド又は出力ノードにすることができる。要素１３０及び
１４０は、Ｍ２のゲートと段１２０の出力との間、そし
て、Ｍ２のバルクとＧＮＤとの間、のそれぞれに直列の
インピーダンスを提供するように設計されている。結果
的に得られるのは、比較的高周波である３５０ＭＨｚ以
上で支配的であったトランジスタＭ２の寄生キャパシタ
ンスによって従来は特徴付けられていた、比較的高イン
ピーダンスの経路である。
ＯＳ通過ゲート・トランジスタＭ２について図３に示さ
れている。回路１００は、好ましくは、インバータＩＶ
１とＮＭＯＳ通過ゲート・トランジスタＭ２とで形成さ
れている。もちろん、インバータ段１２０は、奇数であ
る複数のインバータや、それ以外の形態のイネーブル信
号伝搬機構を用いて形成することもできる。回路１００
は、また、第１のインピーダンス要素１３０と第２のイ
ンピーダンス要素１４０とを含んでおり、要素１３０は
インバータ段１２０の出力とＭ２のゲートとの間に結合
されており、要素１４０はＭ２のバルクとＧＮＤとの間
に結合されている。出力イネーブル・ノードＥＮによる
制御回路（図３に図示せず）からのイネーブル信号は、
好ましくは、インバータ段１２０の入力に結合されて、
そのゲートによるトランジスタＭ２の動作制御を実質的
に決定する。インバータＩＶ１は、典型的には、Ｖｃｃ
及びＧＮＤによって給電される。トランジスタＭ２は、
ノードＡとノードＢとの間での信号転送に関する基本的
な制御装置である。これらの２つのノードに結合された
外部回路の間で信号がどちらの方向に流れるかに応じ
て、ノードＡ又はノードＢのいずれか一方が、入力ノー
ド又は出力ノードにすることができる。要素１３０及び
１４０は、Ｍ２のゲートと段１２０の出力との間、そし
て、Ｍ２のバルクとＧＮＤとの間、のそれぞれに直列の
インピーダンスを提供するように設計されている。結果
的に得られるのは、比較的高周波である３５０ＭＨｚ以
上で支配的であったトランジスタＭ２の寄生キャパシタ
ンスによって従来は特徴付けられていた、比較的高イン
ピーダンスの経路である。
【００１９】図４は、図２に示されているＰＭＯＳベー
スの高周波スイッチ回路の１つの好適実施例を図解して
いる。回路１０’は、インバータ段２０と、第１のイン
ピーダンス要素３０と、第２のインピーダンス要素４０
と、通過ゲート・トランジスタＭ１とを含む。インピー
ダンス要素３０は、ＩＶ２の出力に結合された高電位ノ
ードとＭ１のゲートに結合された低電位ノードとを有す
る抵抗Ｒ３を含む。要素３０は、更に、そのゲートがイ
ンバータＩＶ１の出力に結合され、そのソースがＶｃｃ
に結合され、そのドレインがＭ１のゲートに結合された
ＰＭＯＳシャント制御トランジスタＭ３を含む。インピ
ーダンス要素４０は、Ｖｃｃに結合された高電位ノード
とＭ１のバルクに結合された低電位ノードとを有する抵
抗Ｒ４を含む。要素４０は、更に、そのゲートがインバ
ータＩＶ１の出力に結合され、そのソースがＶｃｃに結
合され、そのドレインがＭ１のバルクに結合されたＰＭ
ＯＳシャント制御トランジスタＭ３を含む。抵抗Ｒ３及
びＲ４は、好ましくは、それぞれが、約１００キロオー
ムの抵抗値を有する。
スの高周波スイッチ回路の１つの好適実施例を図解して
いる。回路１０’は、インバータ段２０と、第１のイン
ピーダンス要素３０と、第２のインピーダンス要素４０
と、通過ゲート・トランジスタＭ１とを含む。インピー
ダンス要素３０は、ＩＶ２の出力に結合された高電位ノ
ードとＭ１のゲートに結合された低電位ノードとを有す
る抵抗Ｒ３を含む。要素３０は、更に、そのゲートがイ
ンバータＩＶ１の出力に結合され、そのソースがＶｃｃ
に結合され、そのドレインがＭ１のゲートに結合された
ＰＭＯＳシャント制御トランジスタＭ３を含む。インピ
ーダンス要素４０は、Ｖｃｃに結合された高電位ノード
とＭ１のバルクに結合された低電位ノードとを有する抵
抗Ｒ４を含む。要素４０は、更に、そのゲートがインバ
ータＩＶ１の出力に結合され、そのソースがＶｃｃに結
合され、そのドレインがＭ１のバルクに結合されたＰＭ
ＯＳシャント制御トランジスタＭ３を含む。抵抗Ｒ３及
びＲ４は、好ましくは、それぞれが、約１００キロオー
ムの抵抗値を有する。
【００２０】動作の際には、図４の回路１０’は、従来
は存在していなかったＭ１のゲートとバルクとにおいて
比較的高インピーダンスの経路を提供する。図解されて
いる構成によると、図１の従来技術による回路によって
確立される場合と比較して、回路１０’の周波数応答が
著しく変化する。特に、論理ローがＥＮに与えられる
と、論理ハイがＩＶ１の出力によってトランジスタＭ３
及びＭ４のゲートに与えられ、それによって、これらの
トランジスタをオフさせ、Ｍ１のゲート及びバルクへの
信号経路を固定する。ＥＮにローが与えられる結果とし
て、抵抗Ｒ３及びＲ４を介してＭ１のゲート及びバルク
からＧＮＤへの結合がそれぞれ生じ、それによって、通
過ゲート・トランジスタがオンになる。Ｒ３及びＲ４の
抵抗値は、好ましくは、ゲートとバルクとにおける電位
差が、Ｍ１をオンに保つことにより、トランジスタＭ１
においてＧＮＤまでのシャント寄生インピーダンス経路
を生じさせずに信号がノードＡとノードＢとの間を伝搬
されることを可能にすることを保証するように、決定さ
れる。ここで、ＧＮＤは、Ｒ３又はＲ４の両端での電圧
降下に対する基準である。
は存在していなかったＭ１のゲートとバルクとにおいて
比較的高インピーダンスの経路を提供する。図解されて
いる構成によると、図１の従来技術による回路によって
確立される場合と比較して、回路１０’の周波数応答が
著しく変化する。特に、論理ローがＥＮに与えられる
と、論理ハイがＩＶ１の出力によってトランジスタＭ３
及びＭ４のゲートに与えられ、それによって、これらの
トランジスタをオフさせ、Ｍ１のゲート及びバルクへの
信号経路を固定する。ＥＮにローが与えられる結果とし
て、抵抗Ｒ３及びＲ４を介してＭ１のゲート及びバルク
からＧＮＤへの結合がそれぞれ生じ、それによって、通
過ゲート・トランジスタがオンになる。Ｒ３及びＲ４の
抵抗値は、好ましくは、ゲートとバルクとにおける電位
差が、Ｍ１をオンに保つことにより、トランジスタＭ１
においてＧＮＤまでのシャント寄生インピーダンス経路
を生じさせずに信号がノードＡとノードＢとの間を伝搬
されることを可能にすることを保証するように、決定さ
れる。ここで、ＧＮＤは、Ｒ３又はＲ４の両端での電圧
降下に対する基準である。
【００２１】図４の回路１０’の動作説明の最後とし
て、論理ハイがＥＮに与えられると、論理ローがＩＶ１
の出力によってトランジスタＭ３及びＭ４のゲートに与
えられ、それによって、これらのトランジスタをオンさ
せ、Ｍ１のゲート及びバルクへの信号経路をＶｃｃの電
位に固定する。ＥＮにハイが与えられる結果として、ト
ランジスタＭ３及びＭ４を介してＭ１のゲート及びバル
クからＶｃｃへの結合がそれぞれ生じ、それによって、
通過ゲート・トランジスタがオフになる。トランジスタ
Ｍ３及びＭ４がオンであると、トランジスタＭ１はオフ
のままであるが、これは、それがインピーダンスがより
低い経路であるからである。
て、論理ハイがＥＮに与えられると、論理ローがＩＶ１
の出力によってトランジスタＭ３及びＭ４のゲートに与
えられ、それによって、これらのトランジスタをオンさ
せ、Ｍ１のゲート及びバルクへの信号経路をＶｃｃの電
位に固定する。ＥＮにハイが与えられる結果として、ト
ランジスタＭ３及びＭ４を介してＭ１のゲート及びバル
クからＶｃｃへの結合がそれぞれ生じ、それによって、
通過ゲート・トランジスタがオフになる。トランジスタ
Ｍ３及びＭ４がオンであると、トランジスタＭ１はオフ
のままであるが、これは、それがインピーダンスがより
低い経路であるからである。
【００２２】図２に示されている本発明による高周波ス
イッチ回路の第２の好適実施例が図５の回路１０’’と
して示されている。回路１０’’は、前の実施例の場合
のように、インバータ段２０と、第１のインピーダンス
要素３０と、第２のインピーダンス要素４０と、通過ゲ
ート・トランジスタＭ１とを含む。インピーダンス要素
３０は、図４の回路１０’に関して先に説明した態様で
結合されたＰＭＯＳシャント制御トランジスタＭ３とト
ランジスタＭ５とを含む。ＮＭＯＳトランジスタＭ５
は、ゲートがインバータＩＶ１の出力に結合され、ソー
スがＭ１のゲートに結合され、そのドレイン及びバルク
がＧＮＤに結合されている。インピーダンス要素４０
は、図４の回路１０’に関して先に説明した態様で結合
されたＰＭＯＳシャント制御トランジスタＭ４とトラン
ジスタＭ６とを含む。ＰＭＯＳトランジスタＭ６は、ゲ
ートがインバータＩＶ２の出力に結合され、ドレインが
Ｍ１のバルクに結合され、ソース及びバルクがＶｃｃに
結合されている。
イッチ回路の第２の好適実施例が図５の回路１０’’と
して示されている。回路１０’’は、前の実施例の場合
のように、インバータ段２０と、第１のインピーダンス
要素３０と、第２のインピーダンス要素４０と、通過ゲ
ート・トランジスタＭ１とを含む。インピーダンス要素
３０は、図４の回路１０’に関して先に説明した態様で
結合されたＰＭＯＳシャント制御トランジスタＭ３とト
ランジスタＭ５とを含む。ＮＭＯＳトランジスタＭ５
は、ゲートがインバータＩＶ１の出力に結合され、ソー
スがＭ１のゲートに結合され、そのドレイン及びバルク
がＧＮＤに結合されている。インピーダンス要素４０
は、図４の回路１０’に関して先に説明した態様で結合
されたＰＭＯＳシャント制御トランジスタＭ４とトラン
ジスタＭ６とを含む。ＰＭＯＳトランジスタＭ６は、ゲ
ートがインバータＩＶ２の出力に結合され、ドレインが
Ｍ１のバルクに結合され、ソース及びバルクがＶｃｃに
結合されている。
【００２３】動作の際には、図５の回路１０’’は、従
来は存在していなかったＭ１のゲートとバルクとにおい
て比較的高インピーダンスの経路を提供する。図解され
ている構成によると、図１の従来技術による回路によっ
て確立される場合と比較して、回路１０’’の周波数応
答が著しく変化する。特に、論理ローがＥＮに与えられ
ると、論理ハイがＩＶ１の出力によってトランジスタＭ
３、Ｍ４及びＭ５のゲートに与えられ、それによって、
トランジスタＭ３及びＭ４をオフさせ、トランジスタＭ
５をオンにする。ＥＮにローが与えられる結果として、
Ｍ１のゲートがトランジスタＭ５を介してＧＮＤに結合
される。更に、インバータＩＶ２の出力にローが与えら
れることによって、トランジスタＭ６がオンになり、Ｍ
１のバルクがＶｃｃに結合され、通過ゲート・トランジ
スタＭ１がオンであることが保証される。トランジスタ
Ｍ５及びＭ６に関連するキャパシタンスは、ゲートとバ
ルクとにおける電位差が、Ｍ１をオンに保つことによ
り、シャント寄生インピーダンス経路を生じさせずに信
号がノードＡとノードＢとの間を伝搬されることを可能
にすることを保証するのに十分なインピーダンスを提供
する。
来は存在していなかったＭ１のゲートとバルクとにおい
て比較的高インピーダンスの経路を提供する。図解され
ている構成によると、図１の従来技術による回路によっ
て確立される場合と比較して、回路１０’’の周波数応
答が著しく変化する。特に、論理ローがＥＮに与えられ
ると、論理ハイがＩＶ１の出力によってトランジスタＭ
３、Ｍ４及びＭ５のゲートに与えられ、それによって、
トランジスタＭ３及びＭ４をオフさせ、トランジスタＭ
５をオンにする。ＥＮにローが与えられる結果として、
Ｍ１のゲートがトランジスタＭ５を介してＧＮＤに結合
される。更に、インバータＩＶ２の出力にローが与えら
れることによって、トランジスタＭ６がオンになり、Ｍ
１のバルクがＶｃｃに結合され、通過ゲート・トランジ
スタＭ１がオンであることが保証される。トランジスタ
Ｍ５及びＭ６に関連するキャパシタンスは、ゲートとバ
ルクとにおける電位差が、Ｍ１をオンに保つことによ
り、シャント寄生インピーダンス経路を生じさせずに信
号がノードＡとノードＢとの間を伝搬されることを可能
にすることを保証するのに十分なインピーダンスを提供
する。
【００２４】図５の回路１０’’の動作説明の最後とし
て、論理ハイがＥＮに与えられると、論理ローがＩＶ１
の出力によってトランジスタＭ３、Ｍ４及びＭ５のゲー
トに与えられ、それによって、トランジスタＭ３及びＭ
４をオンさせ、トランジスタＭ５をオフにする。ＥＮに
ハイが与えられる結果として、トランジスタＭ１のゲー
トからトランジスタＭ３を介してＶｃｃへの結合が生
じ、それによって、通過ゲート・トランジスタがオフに
なる。更に、インバータＩＶ２の出力にハイが与えられ
ると、トランジスタＭ６がオフになり、それによって、
Ｍ１のバルクがＶｃｃに結合されて、通過ゲート・トラ
ンジスタＭ１がオフであることが保証される。トランジ
スタＭ３及びＭ４がオンであると、トランジスタＭ１は
オフのままであるが、これは、それがインピーダンスが
より低い経路であるからである。
て、論理ハイがＥＮに与えられると、論理ローがＩＶ１
の出力によってトランジスタＭ３、Ｍ４及びＭ５のゲー
トに与えられ、それによって、トランジスタＭ３及びＭ
４をオンさせ、トランジスタＭ５をオフにする。ＥＮに
ハイが与えられる結果として、トランジスタＭ１のゲー
トからトランジスタＭ３を介してＶｃｃへの結合が生
じ、それによって、通過ゲート・トランジスタがオフに
なる。更に、インバータＩＶ２の出力にハイが与えられ
ると、トランジスタＭ６がオフになり、それによって、
Ｍ１のバルクがＶｃｃに結合されて、通過ゲート・トラ
ンジスタＭ１がオフであることが保証される。トランジ
スタＭ３及びＭ４がオンであると、トランジスタＭ１は
オフのままであるが、これは、それがインピーダンスが
より低い経路であるからである。
【００２５】図２のインピーダンス要素３０及び４０を
導入することによる効果は、図６に示された波形におい
て明らかに見ることができる。図６は、周波数の変化を
横軸にとった場合の、通過ゲート回路を通って伝搬する
信号電位の対数的な降下を示しているボーデ（Bode）図
である。波形２００は、図１の従来技術によるスイッチ
回路に伴う周波数応答を表しており、波形３００は、図
５の高周波スイッチ回路１０’’に伴う周波数応答を表
している。この図は、−３ｄＢの低下レベルを示す。こ
の低下レベルは、システムの使用可能な通過帯域を記述
するのに用いられる。波形２００によって表される従来
技術による回路では、関連する−３ｄＢの周波数は、約
３５０ＭＨｚである。本発明によるスイッチ回路１
０’’では、−３ｄＢの周波数は約９００ＭＨｚを僅か
に超える値にまでなり、これは、約２．５倍以上の改善
であるといえる。本発明によるスイッチ回路は、従来の
ＭＯＳベースの通過ゲート・デバイスの場合よりもかな
り大きな通過周波数帯域を有する従来型の通過ゲート・
デバイスとして用いることができることがわかる。これ
によって、トランジスタＭ１のゲート及びバルク電位
が、Ｖｃｃ又はＧＮＤへの低インピーダンス経路を介し
て結合されるのではなく、Ａ又はＢにおける入力信号に
応じて変化することが可能になる。スイッチ回路１０
は、１ＧＨｚをはるかに超える範囲も含めて９００ＭＨ
ｚを超える周波数での使用にも適しうるということを理
解すべきである。ただし、図６に示されているのは、代
表的な例示的結果であって、これに限定されることは意
図していない。
導入することによる効果は、図６に示された波形におい
て明らかに見ることができる。図６は、周波数の変化を
横軸にとった場合の、通過ゲート回路を通って伝搬する
信号電位の対数的な降下を示しているボーデ（Bode）図
である。波形２００は、図１の従来技術によるスイッチ
回路に伴う周波数応答を表しており、波形３００は、図
５の高周波スイッチ回路１０’’に伴う周波数応答を表
している。この図は、−３ｄＢの低下レベルを示す。こ
の低下レベルは、システムの使用可能な通過帯域を記述
するのに用いられる。波形２００によって表される従来
技術による回路では、関連する−３ｄＢの周波数は、約
３５０ＭＨｚである。本発明によるスイッチ回路１
０’’では、−３ｄＢの周波数は約９００ＭＨｚを僅か
に超える値にまでなり、これは、約２．５倍以上の改善
であるといえる。本発明によるスイッチ回路は、従来の
ＭＯＳベースの通過ゲート・デバイスの場合よりもかな
り大きな通過周波数帯域を有する従来型の通過ゲート・
デバイスとして用いることができることがわかる。これ
によって、トランジスタＭ１のゲート及びバルク電位
が、Ｖｃｃ又はＧＮＤへの低インピーダンス経路を介し
て結合されるのではなく、Ａ又はＢにおける入力信号に
応じて変化することが可能になる。スイッチ回路１０
は、１ＧＨｚをはるかに超える範囲も含めて９００ＭＨ
ｚを超える周波数での使用にも適しうるということを理
解すべきである。ただし、図６に示されているのは、代
表的な例示的結果であって、これに限定されることは意
図していない。
【００２６】既に述べたように、本発明によるスイッチ
回路１０は、様々なシステムにおいて用いることができ
る。というのは、この回路は、例えば内部及び外部デー
タ伝送やビデオ信号伝送などを含め（これらに限定され
ることは意図しない）、多くの応用例における信号伝搬
のための効果的機構であることによる。図７に図解され
ているように、コンピューティング・システム１００
は、中央処理装置１３０と、第１のメモリ・セル１０１
と、第２のメモリ・セル１０２と、内部バス１０３と、
第１の入力／出力ポート１０４と、第２の入力／出力ポ
ート１０５とを含んでおり、キーボード１０６やディス
プレイ１０７などの外部デバイスとインターフェースし
ている。識別されているデバイスは、それぞれが、ライ
ン１０８−１１２によって例示的に図解されており信号
伝送のために複数のデバイスを相互にリンクしているそ
れぞれの信号伝送ラインのためのバス・スイッチ回路１
０を含みうる。これらのラインはワイヤード、光ケーブ
ル及び無線接続を表しうることを理解すべきである。ボ
ックス１２０は、このような信号伝送のために用いられ
た本発明のスイッチ回路１０の中の１又は複数の簡略化
された表現である。
回路１０は、様々なシステムにおいて用いることができ
る。というのは、この回路は、例えば内部及び外部デー
タ伝送やビデオ信号伝送などを含め（これらに限定され
ることは意図しない）、多くの応用例における信号伝搬
のための効果的機構であることによる。図７に図解され
ているように、コンピューティング・システム１００
は、中央処理装置１３０と、第１のメモリ・セル１０１
と、第２のメモリ・セル１０２と、内部バス１０３と、
第１の入力／出力ポート１０４と、第２の入力／出力ポ
ート１０５とを含んでおり、キーボード１０６やディス
プレイ１０７などの外部デバイスとインターフェースし
ている。識別されているデバイスは、それぞれが、ライ
ン１０８−１１２によって例示的に図解されており信号
伝送のために複数のデバイスを相互にリンクしているそ
れぞれの信号伝送ラインのためのバス・スイッチ回路１
０を含みうる。これらのラインはワイヤード、光ケーブ
ル及び無線接続を表しうることを理解すべきである。ボ
ックス１２０は、このような信号伝送のために用いられ
た本発明のスイッチ回路１０の中の１又は複数の簡略化
された表現である。
【００２７】図８は、個別的なコンピューティング・シ
ステム又はコンピューティング・システムのネットワー
クのいずれかを表す複数のネットワーク・システム２１
０−２５０の間での信号トラフィックを解析し方向付け
るように設計されている信号ルータ２００の簡略化され
た表現である。信号伝送が生じる速度とその信号の品質
とは、用いられているスイッチング回路に依存する。ル
ータ２００は、それ自身とネットワーク・システム２１
０−２５０とを接続するインターフェース・システムの
それぞれの信号ラインのために、本発明のスイッチ回路
１０を用いることができる。ボックス２６０は、そのよ
うな信号伝送に用いられる本発明のスイッチ回路１０の
１又は複数の簡略化された表現である。これは、ルータ
２００によって、そして、ネットワーク・システム２１
０−２５０の任意の１又は複数によって、用いられるこ
とができる。
ステム又はコンピューティング・システムのネットワー
クのいずれかを表す複数のネットワーク・システム２１
０−２５０の間での信号トラフィックを解析し方向付け
るように設計されている信号ルータ２００の簡略化され
た表現である。信号伝送が生じる速度とその信号の品質
とは、用いられているスイッチング回路に依存する。ル
ータ２００は、それ自身とネットワーク・システム２１
０−２５０とを接続するインターフェース・システムの
それぞれの信号ラインのために、本発明のスイッチ回路
１０を用いることができる。ボックス２６０は、そのよ
うな信号伝送に用いられる本発明のスイッチ回路１０の
１又は複数の簡略化された表現である。これは、ルータ
２００によって、そして、ネットワーク・システム２１
０−２５０の任意の１又は複数によって、用いられるこ
とができる。
【００２８】図９は、フラットパネル・ディスプレイ・
システム３００の簡略化された表現を提供している。こ
れには、フラットパネル・ディスプレイ３０１、例えば
ＬＶＤＳ技術を用いているパネル・インターフェース３
０２、イメージ・スケーラ３０３、フレーム・レート・
コンバータ３０４、例えばＴＭＤＳ技術を用いているデ
ジタル・インターフェース・デバイス３０５、アナログ
・インターフェース・デバイス３０６、ビデオ・デコー
ダ３０７などが含まれる。これらは、すべて、データ交
換及び処理のためにコンピュータ・システム３１０に結
合することができる。本発明によるスイッチ回路１０
は、ビデオ信号の伝送のような高周波デジタル信号伝送
に特に適している。この回路は、フラットパネル・ディ
スプレイ・システム３００の及びコンピューティング・
システム３１０の任意の１又は複数のコンポーネントに
おいて用いることができる。ボックス３２０は、そのよ
うな信号伝送に用いられる本発明のスイッチ回路１０の
１又は複数の簡略化された表現である。
システム３００の簡略化された表現を提供している。こ
れには、フラットパネル・ディスプレイ３０１、例えば
ＬＶＤＳ技術を用いているパネル・インターフェース３
０２、イメージ・スケーラ３０３、フレーム・レート・
コンバータ３０４、例えばＴＭＤＳ技術を用いているデ
ジタル・インターフェース・デバイス３０５、アナログ
・インターフェース・デバイス３０６、ビデオ・デコー
ダ３０７などが含まれる。これらは、すべて、データ交
換及び処理のためにコンピュータ・システム３１０に結
合することができる。本発明によるスイッチ回路１０
は、ビデオ信号の伝送のような高周波デジタル信号伝送
に特に適している。この回路は、フラットパネル・ディ
スプレイ・システム３００の及びコンピューティング・
システム３１０の任意の１又は複数のコンポーネントに
おいて用いることができる。ボックス３２０は、そのよ
うな信号伝送に用いられる本発明のスイッチ回路１０の
１又は複数の簡略化された表現である。
【００２９】以上では本発明を特定の実施例を個別的に
参照しながら説明したが、本発明の修正、変更及び均等
は、すべて、冒頭の特許請求の範囲に含まれるものと理
解すべきである。
参照しながら説明したが、本発明の修正、変更及び均等
は、すべて、冒頭の特許請求の範囲に含まれるものと理
解すべきである。
【図１】転送デバイスとしてエンハンスメント・モード
のＮＭＯＳトランジスタを１つ有する従来技術による転
送ゲートの簡略化された回路図である。
のＮＭＯＳトランジスタを１つ有する従来技術による転
送ゲートの簡略化された回路図である。
【図２】本発明による高周波スイッチ回路の簡略化され
た回路図であり、１対のインピーダンス要素に結合され
たＰＭＯＳ通過ゲート・トランジスタが示されており、
これらはすべて、拡張された回路に対して結合可能であ
る。
た回路図であり、１対のインピーダンス要素に結合され
たＰＭＯＳ通過ゲート・トランジスタが示されており、
これらはすべて、拡張された回路に対して結合可能であ
る。
【図３】本発明による高周波スイッチ回路の簡略化され
た回路図であり、１対のインピーダンス要素に結合され
たＮＭＯＳ通過ゲート・トランジスタが示されており、
これらはすべて、拡張された回路に対して結合可能であ
る。
た回路図であり、１対のインピーダンス要素に結合され
たＮＭＯＳ通過ゲート・トランジスタが示されており、
これらはすべて、拡張された回路に対して結合可能であ
る。
【図４】図２の高周波スイッチ回路の第１の実施例の簡
略化された回路図であり、インピーダンス要素が制御シ
ャントを伴う抵抗要素として示されている。
略化された回路図であり、インピーダンス要素が制御シ
ャントを伴う抵抗要素として示されている。
【図５】図２の高周波スイッチ回路の第２の実施例の簡
略化された回路図であり、インピーダンス要素が制御シ
ャントを伴うダイオード・ワイアードのＭＯＳ構造とし
て示されている。
略化された回路図であり、インピーダンス要素が制御シ
ャントを伴うダイオード・ワイアードのＭＯＳ構造とし
て示されている。
【図６】本発明の高周波スイッチ回路の周波数応答を示
すボーデ・プロットであり、図１の従来技術による転送
回路の周波数応答と比較されている。
すボーデ・プロットであり、図１の従来技術による転送
回路の周波数応答と比較されている。
【図７】コンピュータ・システムを形成する本発明のス
イッチ回路の簡略化されたブロック表現であり、バス及
びバックプレーンを一部含んでいる。
イッチ回路の簡略化されたブロック表現であり、バス及
びバックプレーンを一部含んでいる。
【図８】ルータの一部を形成する本発明のスイッチ回路
の簡略化されたブロック表現である。
の簡略化されたブロック表現である。
【図９】フラットパネル・スクリーン・ディスプレイ・
システムの一部を形成する本発明のスイッチ回路の簡略
化されたブロック表現である。
システムの一部を形成する本発明のスイッチ回路の簡略
化されたブロック表現である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J055 AX02 AX05 BX17 CX03 CX24 DX13 DX14 DX22 EX07 EY29 FX12 GX01 GX06
Claims (32)
- 【請求項１】 第１のノードと第２のノードとの間での
電気信号の転送を許容する又は阻止する高周波スイッチ
回路であって、このスイッチ回路が前記転送を許容する
ときには、前記電気信号は、前記第１のノードから前記
第２のノードまで、又は、前記第２のノードから前記第
１のノードまで転送され、このスイッチ回路が前記転送
を阻止するときには、前記電気信号は転送されない、高
電位供給レールと低電位供給レールとによって給電され
る高周波スイッチ回路において、 スイッチ回路付勢信号を受け取るイネーブル信号ノード
であって、前記スイッチ回路付勢信号はＭＯＳ転送トラ
ンジスタのオン条件とオフ条件とを定義し、前記ＭＯＳ
転送トランジスタは前記第１のノードに結合されたソー
スと前記第２のノードに結合されたドレインとを有して
いる、イネーブル信号ノードと、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのゲートとの間に結合された第１のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定するように構成されている、第１のインピーダ
ンス要素と、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのバルクとの間に結合された第２のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定するように構成されている、第２のインピーダ
ンス要素と、 を備えていることを特徴とする高周波スイッチ回路。 - 【請求項２】 請求項１記載のスイッチ回路において、
前記ＭＯＳ転送トランジスタはＮＭＯＳトランジスタで
あり、前記第２のインピーダンス要素は前記ＭＯＳ転送
トランジスタの前記バルクと前記低電位供給レールとの
間に結合されていることを特徴とするスイッチ回路。 - 【請求項３】 請求項１記載のスイッチ回路において、
前記ＭＯＳ転送トランジスタはＰＭＯＳトランジスタで
あり、前記第２のインピーダンス要素は前記ＭＯＳ転送
トランジスタの前記バルクと前記高電位供給レールとの
間に結合されていることを特徴とするスイッチ回路。 - 【請求項４】 請求項１記載のスイッチ回路において、
前記イネーブル信号ノードと前記第１及び第２のインピ
ーダンス要素との間に結合された１又は複数のインバー
タで形成されたインバータ段を更に備えていることを特
徴とするスイッチ回路。 - 【請求項５】 請求項４記載のスイッチ回路において、
前記第１及び第２のインピーダンス要素は、前記インバ
ータ段の出力に結合された高電位ノードと前記ＰＭＯＳ
転送トランジスタの前記ゲートに結合された低電位ノー
ドとを有する抵抗を含むことを特徴とするスイッチ回
路。 - 【請求項６】 請求項５記載のスイッチ回路において、
前記インピーダンス要素の前記抵抗は１キロオーム以上
の抵抗値を有することを特徴とするスイッチ回路。 - 【請求項７】 請求項５記載のスイッチ回路において、
前記インバータ段はそれぞれが入力と出力とを有する第
２のインバータと直列に結合された第１のインバータを
含み、前記イネーブル信号ノードは前記第１のインバー
タの前記入力に結合され、前記第２のインバータの前記
出力は前記抵抗の前記高電位ノードに結合され、前記イ
ンピーダンス要素は前記第１のインバータの前記出力に
結合されたゲートと前記高電位供給レールに結合された
ソースと前記ＰＭＯＳ転送トランジスタの前記ゲートに
結合されたドレインとを有するインピーダンスＰＭＯＳ
トランジスタを更に備えていることを特徴とするスイッ
チ回路。 - 【請求項８】 請求項５記載のスイッチ回路において、
前記第２のインピーダンス要素は、高電位供給レールに
結合された高電位ノードと前記ＰＭＯＳ転送トランジス
タの前記バルクに結合された低電位ノードとを有する第
２の抵抗を含むことを特徴とするスイッチ回路。 - 【請求項９】 請求項８記載のスイッチ回路において、
前記第２のインピーダンス要素の前記第２の抵抗は１キ
ロオーム以上の抵抗値を有することを特徴とするスイッ
チ回路。 - 【請求項１０】 請求項８記載のスイッチ回路におい
て、前記インバータ段はそれぞれが入力と出力とを有す
る第２のインバータと直列に結合された第１のインバー
タを含み、前記イネーブル信号ノードは前記第１のイン
バータの前記入力に結合され、前記第２のインバータの
前記出力は前記インピーダンス要素の前記抵抗の前記高
電位ノードに結合され、前記第２のインピーダンス要素
は前記第１のインバータの前記出力に結合されたゲート
と前記高電位供給レールに結合されたソースと前記ＰＭ
ＯＳ転送トランジスタの前記バルクに結合されたドレイ
ンとを有するＰＭＯＳトランジスタを更に備えているこ
とを特徴とするスイッチ回路。 - 【請求項１１】 請求項４記載のスイッチ回路におい
て、前記第１のインピーダンス要素は、前記インバータ
段の出力に結合されたゲートと前記ＰＭＯＳ転送トラン
ジスタの前記ゲートに結合されたドレインと前記低電位
供給レールに結合されたソース及びバルクとを有するイ
ンピーダンスＮＭＯＳトランジスタを含むことを特徴と
するスイッチ回路。 - 【請求項１２】 請求項１１記載のスイッチ回路におい
て、前記インバータ段はそれぞれが入力と出力とを有す
る第２のインバータと直列に結合された第１のインバー
タを含み、前記イネーブル信号ノードは前記第１のイン
バータの前記入力に結合され、前記第１のインバータの
前記出力は前記インピーダンスＮＭＯＳトランジスタの
ゲートに結合され、前記インピーダンス要素は前記第１
のインバータの前記出力に結合されたゲートと前記高電
位供給レールに結合されたソースと前記ＰＭＯＳ転送ト
ランジスタの前記ゲートに結合されたドレインとを有す
るインピーダンスＰＭＯＳトランジスタを更に備えてい
ることを特徴とするスイッチ回路。 - 【請求項１３】 請求項４記載のスイッチ回路におい
て、前記第２のインピーダンス要素は、前記インバータ
段の出力に結合されたゲートと前記高電位供給レールに
結合されたソース及びバルクと前記ＰＭＯＳ転送トラン
ジスタの前記バルクに結合されたドレインとを有するイ
ンピーダンスＰＭＯＳトランジスタを含むことを特徴と
するスイッチ回路。 - 【請求項１４】 請求項１３記載のスイッチ回路におい
て、前記インバータ段はそれぞれが入力と出力とを有す
る第２のインバータと直列に結合された第１のインバー
タを含み、前記イネーブル信号ノードは前記第１のイン
バータの前記入力に結合され、前記第２のインバータの
前記出力は前記第２のインピーダンス要素の前記インピ
ーダンスＰＭＯＳトランジスタのゲートに結合され、前
記第２のインピーダンス要素は前記第１のインバータの
前記出力に結合されたゲートと前記高電位供給レールに
結合されたソースと前記ＰＭＯＳ転送トランジスタの前
記バルクに結合されたドレインとを有する第２のインピ
ーダンスＰＭＯＳトランジスタを更に備えていることを
特徴とするスイッチ回路。 - 【請求項１５】 第１のノードと第２のノードとの間で
の電気信号の転送を許容する又は阻止する高周波スイッ
チ回路であって、このスイッチ回路がオン条件を定義す
るときには、前記電気信号は、前記第１のノードから前
記第２のノードまで、又は、前記第２のノードから前記
第１のノードまで転送され、このスイッチ回路がオフ条
件を定義するときには、前記電気信号は転送されない、
高電位供給レールと低電位供給レールとによって給電さ
れる高周波スイッチ回路において、 前記第１のノードに結合されたソースと前記第２のノー
ドに結合されたドレインとを有するＭＯＳ転送トランジ
スタと、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのゲートとの間に結合された第１のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第１のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのバルクとの間に結合された第２のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第２のイン
ピーダンス要素と、 を備えていることを特徴とする高周波スイッチ回路。 - 【請求項１６】 第１の信号伝送ノードと第２の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
するスイッチ回路を含むコンピューティング・システム
であって、前記電気信号は、前記第１のノードから前記
第２のノードまで、又は、前記第２のノードから前記第
１のノードまで転送されることによってオン条件を定義
し、転送されないときにはオフ条件を定義し、前記スイ
ッチ回路は高電位供給レールと低電位供給レールとによ
って給電されうる、コンピューティング・システムにお
いて、 前記第１のノードに結合されたソースと前記第２のノー
ドに結合されたドレインとを有するＭＯＳ転送トランジ
スタと、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのゲートとの間に結合された第１のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第１のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのバルクとの間に結合された第２のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第２のイン
ピーダンス要素と、 を備えていることを特徴とするコンピューティング・シ
ステム。 - 【請求項１７】 請求項１６記載のコンピューティング
・システムにおいて、前記ＭＯＳ転送トランジスタのバ
ルクと前記供給レールの一方との間に結合された第２の
インピーダンス要素を更に備えていることを特徴とする
コンピューティング・システム。 - 【請求項１８】 請求項１６記載のコンピューティング
・システムにおいて、前記ＭＯＳ転送トランジスタはＮ
ＭＯＳトランジスタであり、前記第２のインピーダンス
要素は前記ＭＯＳ転送トランジスタの前記バルクと前記
低電位供給レールとの間に結合されていることを特徴と
するコンピューティング・システム。 - 【請求項１９】 請求項１６記載のコンピューティング
・システムにおいて、前記ＭＯＳ転送トランジスタはＰ
ＭＯＳトランジスタであり、前記第２のインピーダンス
要素は前記ＭＯＳ転送トランジスタの前記バルクと前記
高電位供給レールとの間に結合されていることを特徴と
するコンピューティング・システム。 - 【請求項２０】 第１の信号伝送ノードと第２の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
するスイッチ回路を含むルータであって、前記電気信号
は、前記第１のノードから前記第２のノードまで、又
は、前記第２のノードから前記第１のノードまで転送さ
れることによってオン条件を定義し、転送されないとき
にはオフ条件を定義し、前記スイッチ回路は高電位供給
レールと低電位供給レールとによって給電されうる、ル
ータにおいて、 前記第１のノードに結合されたソースと前記第２のノー
ドに結合されたドレインとを有するＭＯＳ転送トランジ
スタと、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのゲートとの間に結合された第１のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第１のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのバルクとの間に結合された第２のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第２のイン
ピーダンス要素と、 を備えていることを特徴とするルータ。 - 【請求項２１】 請求項２０記載のルータにおいて、前
記ＭＯＳ転送トランジスタのバルクと前記供給レールの
一方との間に結合された第２のインピーダンス要素を更
に備えていることを特徴とするルータ。 - 【請求項２２】 請求項２０記載のルータにおいて、前
記ＭＯＳ転送トランジスタはＮＭＯＳトランジスタであ
り、前記第２のインピーダンス要素は前記ＭＯＳ転送ト
ランジスタの前記バルクと前記低電位供給レールとの間
に結合されていることを特徴とするルータ。 - 【請求項２３】 請求項２０記載のルータにおいて、前
記ＭＯＳ転送トランジスタはＰＭＯＳトランジスタであ
り、前記第２のインピーダンス要素は前記ＭＯＳ転送ト
ランジスタの前記バルクと前記高電位供給レールとの間
に結合されていることを特徴とするルータ。 - 【請求項２４】 第１の信号伝送ノードと第２の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
するスイッチ回路を含むフラットパネル・スクリーン・
システムであって、前記電気信号は、前記第１のノード
から前記第２のノードまで、又は、前記第２のノードか
ら前記第１のノードまで転送されることによってオン条
件を定義し、転送されないときにはオフ条件を定義し、
前記スイッチ回路は高電位供給レールと低電位供給レー
ルとによって給電される、フラットパネル・スクリーン
・システムにおいて、 前記第１のノードに結合されたソースと前記第２のノー
ドに結合されたドレインとを有するＭＯＳ転送トランジ
スタと、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのゲートとの間に結合された第１のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第１のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記ＭＯＳ転送トランジ
スタのバルクとの間に結合された第２のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
２つの状態を定義し、前記ＭＯＳ転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第２のイン
ピーダンス要素と、 を備えていることを特徴とするフラットパネル・スクリ
ーン・システム。 - 【請求項２５】 請求項２４記載のフラットパネル・ス
クリーン・システムにおいて、前記ＭＯＳ転送トランジ
スタのバルクと前記供給レールの一方との間に結合され
た第２のインピーダンス要素を更に備えていることを特
徴とするフラットパネル・スクリーン・システム。 - 【請求項２６】 請求項２４記載のフラットパネル・ス
クリーン・システムにおいて、前記ＭＯＳ転送トランジ
スタはＮＭＯＳトランジスタであり、前記第２のインピ
ーダンス要素は前記ＭＯＳ転送トランジスタの前記バル
クと前記低電位供給レールとの間に結合されていること
を特徴とするフラットパネル・スクリーン・システム。 - 【請求項２７】 請求項２４記載のフラットパネル・ス
クリーン・システムにおいて、前記ＭＯＳ転送トランジ
スタはＰＭＯＳトランジスタであり、前記第２のインピ
ーダンス要素は前記ＭＯＳ転送トランジスタの前記バル
クと前記高電位供給レールとの間に結合されていること
を特徴とするフラットパネル・スクリーン・システム。 - 【請求項２８】 第１の信号伝送ノードと第２の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
する方法であって、前記電気信号は、許容されるときに
は、前記第１のノードから前記第２のノードまで、又
は、前記第２のノードから前記第１のノードまで転送さ
れる、方法において、 ゲートとバルクとを有するＭＯＳ転送トランジスタを、
前記第１のノードと前記第２のノードとの間に結合する
ステップと、 第１のインピーダンス経路を確立するステップであっ
て、前記第１のインピーダンス経路は、前記ＭＯＳ転送
トランジスタと関連付けられた低い寄生シャント・キャ
パシタンスを実質的に否定し、前記第１のインピーダン
ス経路を前記ＭＯＳ転送トランジスタの前記ゲートに接
続するように構成されている、ステップと、 第２のインピーダンス経路を確立するステップであっ
て、前記第２のインピーダンス経路は、前記ＭＯＳ転送
トランジスタと関連付けられた低い寄生シャント・キャ
パシタンスを実質的に否定し、前記第２のインピーダン
ス経路を前記ＭＯＳ転送トランジスタの前記バルクに接
続するように構成されている、ステップと、 を含むことを特徴とする方法。 - 【請求項２９】 請求項２８記載の方法において、第２
のインピーダンス経路を確立し前記第２のインピーダン
ス経路を前記ＭＯＳ転送トランジスタの前記バルクに接
続するステップを更に含むことを特徴とする方法。 - 【請求項３０】 請求項２８記載の方法において、前記
ＭＯＳ転送トランジスタはＮＭＯＳトランジスタであ
り、前記第２のインピーダンス要素は前記ＭＯＳ転送ト
ランジスタの前記バルクと低電位供給レールとの間に結
合されていることを特徴とする方法。 - 【請求項３１】 請求項２８記載の方法において、前記
ＭＯＳ転送トランジスタはＰＭＯＳトランジスタであ
り、前記第２のインピーダンス要素は前記ＭＯＳ転送ト
ランジスタの前記バルクと高電位供給レールとの間に結
合されていることを特徴とする方法。 - 【請求項３２】 請求項２８記載の方法において、前記
第１のインピーダンス経路と前記第２のインピーダンス
経路とは、イネーブルされたときには、前記ＭＯＳ転送
トランジスタと電力供給レールとの間にシャント寄生イ
ンピーダンス経路を生じさせることなく、前記ＭＯＳ転
送トランジスタをオンに保つのに十分なインピーダンス
を確立することを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/780199 | 2001-02-09 | ||
| US09/780,199 US6396325B2 (en) | 1999-12-03 | 2001-02-09 | High frequency MOSFET switch |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002314388A true JP2002314388A (ja) | 2002-10-25 |
| JP2002314388A5 JP2002314388A5 (ja) | 2005-08-18 |
| JP4230704B2 JP4230704B2 (ja) | 2009-02-25 |
Family
ID=25118919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002031997A Expired - Fee Related JP4230704B2 (ja) | 2001-02-09 | 2002-02-08 | 高周波ｍｏｓｆｅｔスイッチ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6396325B2 (ja) |
| JP (1) | JP4230704B2 (ja) |
| KR (1) | KR100886011B1 (ja) |
| DE (1) | DE10203955A1 (ja) |
| TW (1) | TW565999B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7944268B2 (en) | 2006-12-26 | 2011-05-17 | Sony Corporation | Switch circuit, variable capacitor circuit and IC of the same |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6563367B1 (en) * | 2000-08-16 | 2003-05-13 | Altera Corporation | Interconnection switch structures |
| US6661253B1 (en) | 2000-08-16 | 2003-12-09 | Altera Corporation | Passgate structures for use in low-voltage applications |
| US7027072B1 (en) | 2000-10-13 | 2006-04-11 | Silicon Graphics, Inc. | Method and system for spatially compositing digital video images with a tile pattern library |
| US7358974B2 (en) * | 2001-01-29 | 2008-04-15 | Silicon Graphics, Inc. | Method and system for minimizing an amount of data needed to test data against subarea boundaries in spatially composited digital video |
| US7145378B2 (en) * | 2001-07-16 | 2006-12-05 | Fairchild Semiconductor Corporation | Configurable switch with selectable level shifting |
| US6804502B2 (en) | 2001-10-10 | 2004-10-12 | Peregrine Semiconductor Corporation | Switch circuit and method of switching radio frequency signals |
| TW557435B (en) * | 2002-05-08 | 2003-10-11 | Via Tech Inc | Portable computer capable of displaying input image signal |
| US7034837B2 (en) * | 2003-05-05 | 2006-04-25 | Silicon Graphics, Inc. | Method, system, and computer program product for determining a structure of a graphics compositor tree |
| US7489179B2 (en) * | 2003-12-17 | 2009-02-10 | Rohde & Schwarz Gmbh & Co., Kg | Electronic high-frequency switch and attenuator with said high-frequency switches |
| US7516029B2 (en) | 2004-06-09 | 2009-04-07 | Rambus, Inc. | Communication channel calibration using feedback |
| EP3570374B1 (en) | 2004-06-23 | 2022-04-20 | pSemi Corporation | Integrated rf front end |
| US7292065B2 (en) * | 2004-08-03 | 2007-11-06 | Altera Corporation | Enhanced passgate structures for reducing leakage current |
| US7274242B2 (en) * | 2004-11-02 | 2007-09-25 | Rambus Inc. | Pass transistors with minimized capacitive loading |
| JP4599225B2 (ja) * | 2005-05-26 | 2010-12-15 | 株式会社東芝 | スイッチング回路 |
| USRE48965E1 (en) | 2005-07-11 | 2022-03-08 | Psemi Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US8742502B2 (en) | 2005-07-11 | 2014-06-03 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US20080076371A1 (en) | 2005-07-11 | 2008-03-27 | Alexander Dribinsky | Circuit and method for controlling charge injection in radio frequency switches |
| US9653601B2 (en) | 2005-07-11 | 2017-05-16 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction |
| US7910993B2 (en) | 2005-07-11 | 2011-03-22 | Peregrine Semiconductor Corporation | Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink |
| US7890891B2 (en) | 2005-07-11 | 2011-02-15 | Peregrine Semiconductor Corporation | Method and apparatus improving gate oxide reliability by controlling accumulated charge |
| US7259589B1 (en) | 2005-09-16 | 2007-08-21 | Pericom Semiconductor Corp. | Visual or multimedia interface bus switch with level-shifted ground and input protection against non-compliant transmission-minimized differential signaling (TMDS) transmitter |
| US7890063B2 (en) * | 2006-10-03 | 2011-02-15 | Samsung Electro-Mechanics | Systems, methods, and apparatuses for complementary metal oxide semiconductor (CMOS) antenna switches using body switching in multistacking structure |
| US7843280B2 (en) * | 2006-12-01 | 2010-11-30 | Samsung Electro-Mechanics Company | Systems, methods, and apparatuses for high power complementary metal oxide semiconductor (CMOS) antenna switches using body switching and substrate junction diode controlling in multistacking structure |
| DE102006058169A1 (de) * | 2006-12-09 | 2008-06-19 | Atmel Germany Gmbh | Integrierter Halbleiterschaltkreis |
| US7738841B2 (en) * | 2007-09-14 | 2010-06-15 | Samsung Electro-Mechanics | Systems, methods and apparatuses for high power complementary metal oxide semiconductor (CMOS) antenna switches using body switching and external component in multi-stacking structure |
| US8299835B2 (en) * | 2008-02-01 | 2012-10-30 | Sensor Electronic Technology, Inc. | Radio-frequency switch circuit with separately controlled shunt switching device |
| EP2255443B1 (en) | 2008-02-28 | 2012-11-28 | Peregrine Semiconductor Corporation | Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device |
| US7928794B2 (en) * | 2008-07-21 | 2011-04-19 | Analog Devices, Inc. | Method and apparatus for a dynamically self-bootstrapped switch |
| US8723260B1 (en) | 2009-03-12 | 2014-05-13 | Rf Micro Devices, Inc. | Semiconductor radio frequency switch with body contact |
| US8514008B2 (en) * | 2010-07-28 | 2013-08-20 | Qualcomm, Incorporated | RF isolation switch circuit |
| US8115518B1 (en) * | 2010-08-16 | 2012-02-14 | Analog Devices, Inc. | Integrated circuit for reducing nonlinearity in sampling networks |
| US9590674B2 (en) | 2012-12-14 | 2017-03-07 | Peregrine Semiconductor Corporation | Semiconductor devices with switchable ground-body connection |
| US20150236748A1 (en) | 2013-03-14 | 2015-08-20 | Peregrine Semiconductor Corporation | Devices and Methods for Duplexer Loss Reduction |
| US9406695B2 (en) | 2013-11-20 | 2016-08-02 | Peregrine Semiconductor Corporation | Circuit and method for improving ESD tolerance and switching speed |
| US9966946B2 (en) * | 2014-04-02 | 2018-05-08 | Infineon Technologies Ag | System and method for a driving a radio frequency switch |
| US9831857B2 (en) | 2015-03-11 | 2017-11-28 | Peregrine Semiconductor Corporation | Power splitter with programmable output phase shift |
| US9948281B2 (en) | 2016-09-02 | 2018-04-17 | Peregrine Semiconductor Corporation | Positive logic digitally tunable capacitor |
| EP3641134B1 (en) * | 2017-07-03 | 2022-06-22 | Mitsubishi Electric Corporation | High frequency switch |
| US10505530B2 (en) | 2018-03-28 | 2019-12-10 | Psemi Corporation | Positive logic switch with selectable DC blocking circuit |
| US10236872B1 (en) | 2018-03-28 | 2019-03-19 | Psemi Corporation | AC coupling modules for bias ladders |
| US10886911B2 (en) | 2018-03-28 | 2021-01-05 | Psemi Corporation | Stacked FET switch bias ladders |
| US11476849B2 (en) | 2020-01-06 | 2022-10-18 | Psemi Corporation | High power positive logic switch |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3872325A (en) * | 1973-10-17 | 1975-03-18 | Rca Corp | R-F switching circuit |
| DE2851789C2 (de) * | 1978-11-30 | 1981-10-01 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Schaltung zum Schalten und Übertragen von Wechselspannungen |
| US4508983A (en) * | 1983-02-10 | 1985-04-02 | Motorola, Inc. | MOS Analog switch driven by complementary, minimally skewed clock signals |
| US4787686A (en) * | 1985-12-20 | 1988-11-29 | Raytheon Company | Monolithic programmable attenuator |
| JPH0773202B2 (ja) * | 1989-12-28 | 1995-08-02 | 三菱電機株式会社 | 半導体集積回路 |
| JPH0595266A (ja) * | 1991-09-30 | 1993-04-16 | Rohm Co Ltd | 伝送ゲート |
| US5461265A (en) * | 1992-05-25 | 1995-10-24 | Matsushita Electric Industrial Co., Ltd. | High-frequency variable impedance circuit having improved linearity of operating characteristics |
| JP3198808B2 (ja) * | 1994-06-30 | 2001-08-13 | 株式会社村田製作所 | 高周波スイッチ |
| US5903178A (en) * | 1994-12-16 | 1999-05-11 | Matsushita Electronics Corporation | Semiconductor integrated circuit |
| JPH08204530A (ja) * | 1995-01-23 | 1996-08-09 | Sony Corp | スイツチ回路 |
| US5883541A (en) * | 1997-03-05 | 1999-03-16 | Nec Corporation | High frequency switching circuit |
| JP3258930B2 (ja) * | 1997-04-24 | 2002-02-18 | 東芝マイクロエレクトロニクス株式会社 | トランスミッション・ゲート |
| US6052000A (en) * | 1997-04-30 | 2000-04-18 | Texas Instruments Incorporated | MOS sample and hold circuit |
| US5900657A (en) * | 1997-05-19 | 1999-05-04 | National Semiconductor Corp. | MOS switch that reduces clock feed through in a switched capacitor circuit |
| JP3310203B2 (ja) * | 1997-07-25 | 2002-08-05 | 株式会社東芝 | 高周波スイッチ装置 |
| US6281737B1 (en) * | 1998-11-20 | 2001-08-28 | International Business Machines Corporation | Method and apparatus for reducing parasitic bipolar current in a silicon-on-insulator transistor |
| US6236259B1 (en) * | 1999-10-04 | 2001-05-22 | Fairchild Semiconductor Corporation | Active undershoot hardened fet switch |
-
2001
- 2001-02-09 US US09/780,199 patent/US6396325B2/en not_active Expired - Lifetime
-
2002
- 2002-01-29 TW TW091101484A patent/TW565999B/zh not_active IP Right Cessation
- 2002-01-31 KR KR1020020005562A patent/KR100886011B1/ko active IP Right Grant
- 2002-02-01 DE DE2002103955 patent/DE10203955A1/de not_active Withdrawn
- 2002-02-08 JP JP2002031997A patent/JP4230704B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7944268B2 (en) | 2006-12-26 | 2011-05-17 | Sony Corporation | Switch circuit, variable capacitor circuit and IC of the same |
Also Published As
| Publication number | Publication date |
|---|---|
| TW565999B (en) | 2003-12-11 |
| KR100886011B1 (ko) | 2009-02-26 |
| JP4230704B2 (ja) | 2009-02-25 |
| US6396325B2 (en) | 2002-05-28 |
| DE10203955A1 (de) | 2002-08-22 |
| US20010007430A1 (en) | 2001-07-12 |
| KR20020066182A (ko) | 2002-08-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050204 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050204 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061120 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061124 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070223 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070228 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070720 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20071019 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20071024 |
|
| A521 | Request for written amendment filed |
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|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080205 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080606 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080723 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081107 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081204 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111212 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |