JP2002314388A - 高周波mosfetスイッチ - Google Patents
高周波mosfetスイッチInfo
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Abstract
ることができるMOSFETベースのスイッチ回路を提
供すること。 【解決手段】 転送トランジスタ(M1)のゲートに結
合された第1のインピーダンス要素と、転送トランジス
タのバルクに結合された第2のインピーダンス要素とを
含む高周波スイッチ回路(10)である。インピーダン
ス要素の一方又は両方が、高周波での動作時に信号の減
衰を制御する転送トランジスタに付随する低い寄生シャ
ント・キャパシタンスを実質的に排除する。インピーダ
ンス要素は、寄生キャパシタンスと直列に結合され、そ
の経路のインピーダンスを増加させ、それによって、通
過可能な帯域幅を拡張する。本発明のスイッチ回路は、
コンピューティング・システム、ルータ、フラットパネ
ル・スクリーン・ディスプレイなどを含む広い応用範囲
を有する。
Description
する。特に、本発明は、半導体スイッチに関し、1つ又
は複数の金属酸化物半導体電界効果トランジスタ(MO
SFET)によって構成されるものを含む。更に詳しく
は、本発明は、1ギガヘルツのオーダーの周波数を含む
比較的高周波でのスイッチングが可能な半導体スイッチ
に関する。
を効果的に代替する低コストで信頼性の高いスイッチを
作成することができるようになっている。そのようなス
イッチは、1極1投型のリレーとして実現されるときに
特に有用であることがわかっているが、それに限定され
ることはない。半導体スイッチは、従来の機械式リレー
に代わるものとしてますます用いられている。これは、
半導体スイッチを用いることによって得られる高いスイ
ッチング速度や、故障なく比較的多くの電流を移動させ
ることができる能力による。これらのスイッチは、転送
ゲート(transfergate)又は通過トランジスタ(pass t
ransistor)と称されることが多い。というのは、信号
の通過を許可又は阻止するというトランジスタ(通常は
MOSトランジスタ)の特性がそこで用いられているか
らである。
いることは広く知られている。スイッチは、非常に多様
な大型及び小型の製品で用いられており、例えば、これ
らに限定されるのではないが、自動車や家庭用電子製品
などがその例である。スイッチは、アナログのルータ、
ゲート及びリレーとして用いることができ、現にそのよ
うなものとして用いられている。また、デジタルのマル
チプレクサ、ルータ及びゲートとしても用いられてい
る。
チが、図1に示されている。このスイッチは、基本的
に、ノードAに結合されたソースとノードBに結合され
たドレインとを有しノードAとノードBとの間での信号
伝送を制御しているPMOSトランジスタM1である。
スイッチM1の制御ゲートは、外部制御回路からのイネ
ーブル信号入力ノードENによってイネーブルされる。
ENは、一般に、インバータIV1及びIV2などの1
つ又は複数のインバータ対を含むインバータ列によって
M1のゲートに結合される。インバータIV1及びIV
2は、高電位電力レールVccと低電位電力レールGN
Dとによって給電される。スイッチ・トランジスタのバ
ルク(bulk)は、高電位電力レールに結合される。動作
の際は、ENに与えられる論理ローがインバータ列を伝
搬してM1をオンさせ、それによって、信号がノードA
とノードBとの間を通過することが可能になる。この場
合、AからBでも、BからAでもよい。ENに論理ハイ
が与えられるとM1がオフになり、それによって、ノー
ドAとノードBとの間の信号伝搬が阻止される。
イン抵抗R1及びR2が示され、また、規制キャパシタ
ンスC1、C2及びC3も示されている。抵抗R1及び
R2は、トランジスタ・スイッチ回路に結合された回路
に関連するインピーダンスを表す。このインピーダンス
は何らかの予測される値を有しているのであるが、例え
ば、ある応用例では、抵抗R1及びR2は、一般に、約
50オームのオーダーである。しかし、本発明が外部回
路に関連するどのような特定の負荷インピーダンスにも
限定されないことに注意すべきである。
シタンスC1はトランジスタ構造のゲート・ソース間の
インターフェースに関連するインピーダンスを表し、キ
ャパシタンスC2はトランジスタ構造のドレイン・ゲー
ト間のインターフェースに関連するインピーダンスを表
し、キャパシタンスC3はトランジスタ構造のゲート・
バルク間のインターフェース(典型的には、ゲート酸化
物層)に関連するインピーダンスを表す。N型のMOS
を用いて、PMOSトランジスタM1によって与えられ
るのと同じスイッチング機能を相補的に実行することが
できることに注意すべきである。ただしその際には、イ
ンバータ列を適切に修正し、トランジスタのバルクはV
ccにではなくGNDに結合される。NMOS及びPM
OSトランジスタに関係する技術分野の当業者であれ
ば、このような差異を理解している。
小さいという点で望ましい。製造技術が進歩するにつれ
て、これらの構造が有効に動作する際の供給電位やスイ
ッチング速度は改善されている。しかし、図1に示され
ているように構成されたほとんどのシリコンMOSトラ
ンジスタ・スイッチでは、信号の伝送周波数が400M
Hzのオーダーを超えると、AB間での信号伝搬に困難
が生じることがわかっている。M1のサイズを縮小する
ことによってこの特性を改善することができるように考
えられるかもしれないが、トランジスタのオン抵抗値
(on-resistance)が増加することを含む望ましくない
トレードオフが存在する。トランジスタのオン抵抗値を
低く維持するという観点を別としても、この構造の伝達
関数を評価する際の正味の結果は、周波数パフォーマン
スに関して僅かなゲインしか存在しない、又は、ゲイン
が全く存在しないというものである。
インピーダンスを解析すると、このデバイスに付随する
伝搬周波数の限界を理解することができる。特に、例え
ば、伝送信号の伝搬周波数が300MHzを超えると、
抵抗R1及びR2とゲート結合されたキャパシタンスC
1、C2及びC3とによって単純に識別されるシステム
の特性に関連するインピーダンスが、伝達関数を支配し
始める。結果的に、そのような周波数又はそれよりも高
い周波数では、Vccに結合されたトランジスタのバル
クとGNDとの間に(M1をイネーブルするインバータ
IV2を介して)シャントすなわち短絡が生じる。上述
したように、これは、オン抵抗値を望ましくない程度ま
で上昇させるM1のゲート・サイズを縮小することによ
っては、解決することができない。
用例では、MOSトランジスタ・スイッチの周波数の限
界は、ほとんど関心の対象にはならない。しかし、例え
ば、ビデオ伝送フィールドなど、動作帯域幅に関する要
求が大きくなると、損失を最小に維持しながら比較的高
周波での伝送を通過させることができるMOSトランジ
スタ・スイッチに対する要求が大きくなる。従って、必
要であるのは、デジタル及びアナログ動作に対するスイ
ッチとして機能する半導体回路である。やはり必要であ
るのは、予測される供給電位のアレイ上で転送ゲート又
は通過ゲートとして動作することができる半導体スイッ
チである。更に、必要であるのは、最小の減衰で比較的
高周波の信号を伝搬することができるMOSFETベー
スのスイッチ回路である。更に必要であるのは、トラン
ジスタ回路に関連するオン抵抗値への影響が最小となる
ように高周波伝送を伝搬するようなスイッチ回路であ
る。
動作に対するスイッチとして機能する半導体回路を提供
することである。本発明の別の目的は、広い範囲の供給
電位で動作可能な転送ゲート又は通過ゲートである半導
体スイッチを提供することである。本発明の別の目的
は、最小の減衰で比較的高周波の信号を伝搬させること
ができるMOSFETベースのスイッチ回路を提供する
ことである。本発明の別の目的は、MOSFETベース
の通過ゲート構造に関連するオン抵抗値への影響が最小
となるように高周波伝送を伝搬させるようなスイッチ回
路を提供することである。
いて、通過ゲートを確立するのに用いられる既存のMO
SFET構造に関連するシャント経路のインピーダンス
を増加させることによって達成される。特に、抵抗素
子、容量性素子又はその組合せなどのインピーダンス要
素が、通過ゲート・トランジスタのゲートと供給レール
との間に結合される。インピーダンス要素は、通過ゲー
ト・トランジスタのゲートをゲート電位を決定する供給
レールから切り離すように機能する。更に、このような
インピーダンス要素は、通過ゲート・トランジスタのバ
ルクとそのバルクが結合されている供給レールとの間に
結合して、やはり、通過ゲート・トランジスタのその部
分をその特定の供給レールから切り離すこともできる。
PMOSトランジスタでは、バルクは高電位レールに直
接に結合されるが通常であり、NMOSトランジスタで
は、バルクは低電位レールに結合されるのが通常であ
る。通過ゲート・トランジスタとして用いられる従来型
のMOSトランジスタ構造では、本発明の回路を通過し
て伝搬する実質的に減衰されていない信号周波数を少な
くとも2倍にするためには、システム自体のインピーダ
ンスよりも大きなインピーダンスが好ましいことがわか
っている。もちろん、用いられる特定のインピーダンス
は、通過ゲート、関心対象である動作周波数、回路に対
する予測される負荷及びそれ以外のファクタの特定の特
性の関数として選択することができる。更に、ゼロでな
いインピーダンスが補完されれば、それによってスイッ
チの応答性能を向上させることができる。
ト・トランジスタの寄生キャパシタンス経路と直列に結
合され、それによって、これらの経路の全体的なインピ
ーダンスが増加する。結果的に、これらのキャパシタン
ス経路が確立していた従来のシャントは実質的に否定さ
れる。特に、高周波での伝搬が関心対象であるような状
況では、特にそうである。それ以外のすべての点では、
本発明による通過ゲート・トランジスタ回路によると、
従来型の相補的MOS(CMOS)スイッチ・デバイス
に対して予測される信号伝送が可能である。
となるような広い範囲の応用例において用いるのに適し
ている。最も根本的なレベルでは、通過ゲート回路は、
ある場所から別の場所への個別的な信号の伝搬に影響を
与える。通過ゲート回路は、組み合わされることによ
り、非常に多くの信号を伝搬させるように動作するデー
タ伝送システムを形成し、ますます複雑な結果を得るこ
とができる。基本的なレベルでは、通過ゲート回路は、
デバイスを相互に接続し、ディスクリートなデバイスの
間での信号伝搬を可能にするようにデザインされている
バスやバックプレーンを形成するのに用いることができ
る。ローカルな又は内部的なバスは、マイクロプロセッ
サなどのディスクリートなデバイス内部での信号経路を
提供する。マイクロプロセッサ・システムに含まれるロ
ーカル・バスのタイプには、ISA、EISA、マイク
ロ・チャネル、VLバス、PCIバスなどがある。プリ
ンタやキーボードなどの周辺システムを接続するバスの
例としては、Nuバス(NuBus)、ターボチャネル(TUR
BOchannel)、VMEバス(VMEbus)、マルチバス(MUL
TIBUS)、STDバスなどがある。これらのタイプの信
号伝送システムは、それぞれが、それを構成するのに用
いられているコンポーネントと同程度にだけ有効に動作
することができる。本発明による通過ゲート回路などの
ような改良型の通過ゲート回路は、これらのバスの任意
のものにおいて、そしてプリント回路ボードを相互接続
するのに用いられるバックプレーン構造においても、用
いることができ、それによって伝搬速度が高速化され
る。ビデオ及びグラフィクス信号の伝送のために、そし
て特にフラット・スクリーン・パネルのために、低電圧
差動シグナリング(LVDS)、伝送最小化差動シグナ
リング(TMDS)、非同期転送モード(ATM)、デ
ジタル・ビジュアル・インターフェース(DVI)など
のインターフェースが、そのような伝送を可能にするよ
うに設計されている。
ータ・パケットの高速転送のために特に重要である。あ
る場所から別の場所までデータ・パケットを送るのに用
いられる改良型のルータは、ローカル・エリア・ネット
ワーク及びワイド・エリア・ネットワークを介してのデ
ータ転送を向上させるために、ますますスイッチ回路に
依存するようになっている。これは、高品位のビデオ、
グラフィクス、データ及び音声をワイヤード、光及び無
線接続によって伝送させる場合に、特にそういえる。そ
のようなルータは、デバイスの間の信号トラフィックの
流れを制御するのに用いられるが、様々な信号伝送プロ
トコルの認識に依存している。このようなプロトコルに
は、これは限定を意味するのではないが、IP、IP
X、アップルトーク(AppleTalk)、DECネット(DEC
net)が含まれる。本発明の回路のような改良型のスイ
ッチング回路によると、そのような信号ルータの動作が
容易になり改善される。もちろん、本発明は、パーソナ
ル・コンピュータ、パーソナル・デジタル・デバイス、
通信デバイス、高速で高品位の信号伝搬を必要とするそ
れ以外の電子システムなど、任意のコンピューティング
・システムでの使用に適している。
本発明の実施例に関する以下の詳細な説明、添付の図面
及び冒頭の特許請求の範囲を検討することによって、明
らかになろう。
10が図2に示されている。回路10は、好ましくは、
インバータIV1及びIV2とPMOS通過ゲート・ト
ランジスタM1とで形成されており、これは、図1に示
されている従来技術によるスイッチと相当に類似してい
る。もちろん、インバータ段20は、複数のインバータ
対や、それ以外の形態のイネーブル信号伝搬機構を用い
て形成することもできる。回路10は、また、第1のイ
ンピーダンス要素30と第2のインピーダンス要素40
とを含んでおり、要素30はインバータ段20の出力と
M1のゲートとの間に結合されており、要素40はM1
のバルクと高電位電力レールVccとの間に結合されて
いる。出力イネーブル・ノードENによる制御回路(図
3に図示せず)からのイネーブル信号は、好ましくは、
インバータ段20の入力に結合されて、そのゲートによ
るトランジスタM1の動作制御を実質的に決定する。イ
ンバータIV1及びIV2は、典型的には、高電位レー
ルVccと低電位レールGNDとによって給電される。
第1のインピーダンス要素30と別の態様でM1のゲー
トに結合することもできるが、それは、ゲートを供給レ
ールから切り離すように機能する場合である。第2のイ
ンピーダンス要素40の結合に関しても同じことがいえ
る。
との間での信号転送に関する基本的な制御装置(regula
tor)である。これらの2つのノードに結合された外部
回路の間で信号がどちらの方向に流れるかに応じて、ノ
ードA又はノードBのいずれか一方が、入力ノード又は
出力ノードにすることができる。要素30及び40は、
M1のゲートと段20の出力との間、そして、M1のバ
ルクとVccとの間、のそれぞれに直列のインピーダン
スを提供するように設計されている。結果的に得られる
のは、比較的高周波である350MHz以上で支配的で
あったトランジスタM1の寄生キャパシタンスによって
従来は特徴付けられていた、比較的高インピーダンスの
経路である。
OS通過ゲート・トランジスタM2について図3に示さ
れている。回路100は、好ましくは、インバータIV
1とNMOS通過ゲート・トランジスタM2とで形成さ
れている。もちろん、インバータ段120は、奇数であ
る複数のインバータや、それ以外の形態のイネーブル信
号伝搬機構を用いて形成することもできる。回路100
は、また、第1のインピーダンス要素130と第2のイ
ンピーダンス要素140とを含んでおり、要素130は
インバータ段120の出力とM2のゲートとの間に結合
されており、要素140はM2のバルクとGNDとの間
に結合されている。出力イネーブル・ノードENによる
制御回路(図3に図示せず)からのイネーブル信号は、
好ましくは、インバータ段120の入力に結合されて、
そのゲートによるトランジスタM2の動作制御を実質的
に決定する。インバータIV1は、典型的には、Vcc
及びGNDによって給電される。トランジスタM2は、
ノードAとノードBとの間での信号転送に関する基本的
な制御装置である。これらの2つのノードに結合された
外部回路の間で信号がどちらの方向に流れるかに応じ
て、ノードA又はノードBのいずれか一方が、入力ノー
ド又は出力ノードにすることができる。要素130及び
140は、M2のゲートと段120の出力との間、そし
て、M2のバルクとGNDとの間、のそれぞれに直列の
インピーダンスを提供するように設計されている。結果
的に得られるのは、比較的高周波である350MHz以
上で支配的であったトランジスタM2の寄生キャパシタ
ンスによって従来は特徴付けられていた、比較的高イン
ピーダンスの経路である。
スの高周波スイッチ回路の1つの好適実施例を図解して
いる。回路10’は、インバータ段20と、第1のイン
ピーダンス要素30と、第2のインピーダンス要素40
と、通過ゲート・トランジスタM1とを含む。インピー
ダンス要素30は、IV2の出力に結合された高電位ノ
ードとM1のゲートに結合された低電位ノードとを有す
る抵抗R3を含む。要素30は、更に、そのゲートがイ
ンバータIV1の出力に結合され、そのソースがVcc
に結合され、そのドレインがM1のゲートに結合された
PMOSシャント制御トランジスタM3を含む。インピ
ーダンス要素40は、Vccに結合された高電位ノード
とM1のバルクに結合された低電位ノードとを有する抵
抗R4を含む。要素40は、更に、そのゲートがインバ
ータIV1の出力に結合され、そのソースがVccに結
合され、そのドレインがM1のバルクに結合されたPM
OSシャント制御トランジスタM3を含む。抵抗R3及
びR4は、好ましくは、それぞれが、約100キロオー
ムの抵抗値を有する。
は存在していなかったM1のゲートとバルクとにおいて
比較的高インピーダンスの経路を提供する。図解されて
いる構成によると、図1の従来技術による回路によって
確立される場合と比較して、回路10’の周波数応答が
著しく変化する。特に、論理ローがENに与えられる
と、論理ハイがIV1の出力によってトランジスタM3
及びM4のゲートに与えられ、それによって、これらの
トランジスタをオフさせ、M1のゲート及びバルクへの
信号経路を固定する。ENにローが与えられる結果とし
て、抵抗R3及びR4を介してM1のゲート及びバルク
からGNDへの結合がそれぞれ生じ、それによって、通
過ゲート・トランジスタがオンになる。R3及びR4の
抵抗値は、好ましくは、ゲートとバルクとにおける電位
差が、M1をオンに保つことにより、トランジスタM1
においてGNDまでのシャント寄生インピーダンス経路
を生じさせずに信号がノードAとノードBとの間を伝搬
されることを可能にすることを保証するように、決定さ
れる。ここで、GNDは、R3又はR4の両端での電圧
降下に対する基準である。
て、論理ハイがENに与えられると、論理ローがIV1
の出力によってトランジスタM3及びM4のゲートに与
えられ、それによって、これらのトランジスタをオンさ
せ、M1のゲート及びバルクへの信号経路をVccの電
位に固定する。ENにハイが与えられる結果として、ト
ランジスタM3及びM4を介してM1のゲート及びバル
クからVccへの結合がそれぞれ生じ、それによって、
通過ゲート・トランジスタがオフになる。トランジスタ
M3及びM4がオンであると、トランジスタM1はオフ
のままであるが、これは、それがインピーダンスがより
低い経路であるからである。
イッチ回路の第2の好適実施例が図5の回路10’’と
して示されている。回路10’’は、前の実施例の場合
のように、インバータ段20と、第1のインピーダンス
要素30と、第2のインピーダンス要素40と、通過ゲ
ート・トランジスタM1とを含む。インピーダンス要素
30は、図4の回路10’に関して先に説明した態様で
結合されたPMOSシャント制御トランジスタM3とト
ランジスタM5とを含む。NMOSトランジスタM5
は、ゲートがインバータIV1の出力に結合され、ソー
スがM1のゲートに結合され、そのドレイン及びバルク
がGNDに結合されている。インピーダンス要素40
は、図4の回路10’に関して先に説明した態様で結合
されたPMOSシャント制御トランジスタM4とトラン
ジスタM6とを含む。PMOSトランジスタM6は、ゲ
ートがインバータIV2の出力に結合され、ドレインが
M1のバルクに結合され、ソース及びバルクがVccに
結合されている。
来は存在していなかったM1のゲートとバルクとにおい
て比較的高インピーダンスの経路を提供する。図解され
ている構成によると、図1の従来技術による回路によっ
て確立される場合と比較して、回路10’’の周波数応
答が著しく変化する。特に、論理ローがENに与えられ
ると、論理ハイがIV1の出力によってトランジスタM
3、M4及びM5のゲートに与えられ、それによって、
トランジスタM3及びM4をオフさせ、トランジスタM
5をオンにする。ENにローが与えられる結果として、
M1のゲートがトランジスタM5を介してGNDに結合
される。更に、インバータIV2の出力にローが与えら
れることによって、トランジスタM6がオンになり、M
1のバルクがVccに結合され、通過ゲート・トランジ
スタM1がオンであることが保証される。トランジスタ
M5及びM6に関連するキャパシタンスは、ゲートとバ
ルクとにおける電位差が、M1をオンに保つことによ
り、シャント寄生インピーダンス経路を生じさせずに信
号がノードAとノードBとの間を伝搬されることを可能
にすることを保証するのに十分なインピーダンスを提供
する。
て、論理ハイがENに与えられると、論理ローがIV1
の出力によってトランジスタM3、M4及びM5のゲー
トに与えられ、それによって、トランジスタM3及びM
4をオンさせ、トランジスタM5をオフにする。ENに
ハイが与えられる結果として、トランジスタM1のゲー
トからトランジスタM3を介してVccへの結合が生
じ、それによって、通過ゲート・トランジスタがオフに
なる。更に、インバータIV2の出力にハイが与えられ
ると、トランジスタM6がオフになり、それによって、
M1のバルクがVccに結合されて、通過ゲート・トラ
ンジスタM1がオフであることが保証される。トランジ
スタM3及びM4がオンであると、トランジスタM1は
オフのままであるが、これは、それがインピーダンスが
より低い経路であるからである。
導入することによる効果は、図6に示された波形におい
て明らかに見ることができる。図6は、周波数の変化を
横軸にとった場合の、通過ゲート回路を通って伝搬する
信号電位の対数的な降下を示しているボーデ(Bode)図
である。波形200は、図1の従来技術によるスイッチ
回路に伴う周波数応答を表しており、波形300は、図
5の高周波スイッチ回路10’’に伴う周波数応答を表
している。この図は、−3dBの低下レベルを示す。こ
の低下レベルは、システムの使用可能な通過帯域を記述
するのに用いられる。波形200によって表される従来
技術による回路では、関連する−3dBの周波数は、約
350MHzである。本発明によるスイッチ回路1
0’’では、−3dBの周波数は約900MHzを僅か
に超える値にまでなり、これは、約2.5倍以上の改善
であるといえる。本発明によるスイッチ回路は、従来の
MOSベースの通過ゲート・デバイスの場合よりもかな
り大きな通過周波数帯域を有する従来型の通過ゲート・
デバイスとして用いることができることがわかる。これ
によって、トランジスタM1のゲート及びバルク電位
が、Vcc又はGNDへの低インピーダンス経路を介し
て結合されるのではなく、A又はBにおける入力信号に
応じて変化することが可能になる。スイッチ回路10
は、1GHzをはるかに超える範囲も含めて900MH
zを超える周波数での使用にも適しうるということを理
解すべきである。ただし、図6に示されているのは、代
表的な例示的結果であって、これに限定されることは意
図していない。
回路10は、様々なシステムにおいて用いることができ
る。というのは、この回路は、例えば内部及び外部デー
タ伝送やビデオ信号伝送などを含め(これらに限定され
ることは意図しない)、多くの応用例における信号伝搬
のための効果的機構であることによる。図7に図解され
ているように、コンピューティング・システム100
は、中央処理装置130と、第1のメモリ・セル101
と、第2のメモリ・セル102と、内部バス103と、
第1の入力/出力ポート104と、第2の入力/出力ポ
ート105とを含んでおり、キーボード106やディス
プレイ107などの外部デバイスとインターフェースし
ている。識別されているデバイスは、それぞれが、ライ
ン108−112によって例示的に図解されており信号
伝送のために複数のデバイスを相互にリンクしているそ
れぞれの信号伝送ラインのためのバス・スイッチ回路1
0を含みうる。これらのラインはワイヤード、光ケーブ
ル及び無線接続を表しうることを理解すべきである。ボ
ックス120は、このような信号伝送のために用いられ
た本発明のスイッチ回路10の中の1又は複数の簡略化
された表現である。
ステム又はコンピューティング・システムのネットワー
クのいずれかを表す複数のネットワーク・システム21
0−250の間での信号トラフィックを解析し方向付け
るように設計されている信号ルータ200の簡略化され
た表現である。信号伝送が生じる速度とその信号の品質
とは、用いられているスイッチング回路に依存する。ル
ータ200は、それ自身とネットワーク・システム21
0−250とを接続するインターフェース・システムの
それぞれの信号ラインのために、本発明のスイッチ回路
10を用いることができる。ボックス260は、そのよ
うな信号伝送に用いられる本発明のスイッチ回路10の
1又は複数の簡略化された表現である。これは、ルータ
200によって、そして、ネットワーク・システム21
0−250の任意の1又は複数によって、用いられるこ
とができる。
システム300の簡略化された表現を提供している。こ
れには、フラットパネル・ディスプレイ301、例えば
LVDS技術を用いているパネル・インターフェース3
02、イメージ・スケーラ303、フレーム・レート・
コンバータ304、例えばTMDS技術を用いているデ
ジタル・インターフェース・デバイス305、アナログ
・インターフェース・デバイス306、ビデオ・デコー
ダ307などが含まれる。これらは、すべて、データ交
換及び処理のためにコンピュータ・システム310に結
合することができる。本発明によるスイッチ回路10
は、ビデオ信号の伝送のような高周波デジタル信号伝送
に特に適している。この回路は、フラットパネル・ディ
スプレイ・システム300の及びコンピューティング・
システム310の任意の1又は複数のコンポーネントに
おいて用いることができる。ボックス320は、そのよ
うな信号伝送に用いられる本発明のスイッチ回路10の
1又は複数の簡略化された表現である。
参照しながら説明したが、本発明の修正、変更及び均等
は、すべて、冒頭の特許請求の範囲に含まれるものと理
解すべきである。
のNMOSトランジスタを1つ有する従来技術による転
送ゲートの簡略化された回路図である。
た回路図であり、1対のインピーダンス要素に結合され
たPMOS通過ゲート・トランジスタが示されており、
これらはすべて、拡張された回路に対して結合可能であ
る。
た回路図であり、1対のインピーダンス要素に結合され
たNMOS通過ゲート・トランジスタが示されており、
これらはすべて、拡張された回路に対して結合可能であ
る。
略化された回路図であり、インピーダンス要素が制御シ
ャントを伴う抵抗要素として示されている。
略化された回路図であり、インピーダンス要素が制御シ
ャントを伴うダイオード・ワイアードのMOS構造とし
て示されている。
すボーデ・プロットであり、図1の従来技術による転送
回路の周波数応答と比較されている。
イッチ回路の簡略化されたブロック表現であり、バス及
びバックプレーンを一部含んでいる。
の簡略化されたブロック表現である。
システムの一部を形成する本発明のスイッチ回路の簡略
化されたブロック表現である。
Claims (32)
- 【請求項1】 第1のノードと第2のノードとの間での
電気信号の転送を許容する又は阻止する高周波スイッチ
回路であって、このスイッチ回路が前記転送を許容する
ときには、前記電気信号は、前記第1のノードから前記
第2のノードまで、又は、前記第2のノードから前記第
1のノードまで転送され、このスイッチ回路が前記転送
を阻止するときには、前記電気信号は転送されない、高
電位供給レールと低電位供給レールとによって給電され
る高周波スイッチ回路において、 スイッチ回路付勢信号を受け取るイネーブル信号ノード
であって、前記スイッチ回路付勢信号はMOS転送トラ
ンジスタのオン条件とオフ条件とを定義し、前記MOS
転送トランジスタは前記第1のノードに結合されたソー
スと前記第2のノードに結合されたドレインとを有して
いる、イネーブル信号ノードと、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのゲートとの間に結合された第1のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定するように構成されている、第1のインピーダ
ンス要素と、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのバルクとの間に結合された第2のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定するように構成されている、第2のインピーダ
ンス要素と、 を備えていることを特徴とする高周波スイッチ回路。 - 【請求項2】 請求項1記載のスイッチ回路において、
前記MOS転送トランジスタはNMOSトランジスタで
あり、前記第2のインピーダンス要素は前記MOS転送
トランジスタの前記バルクと前記低電位供給レールとの
間に結合されていることを特徴とするスイッチ回路。 - 【請求項3】 請求項1記載のスイッチ回路において、
前記MOS転送トランジスタはPMOSトランジスタで
あり、前記第2のインピーダンス要素は前記MOS転送
トランジスタの前記バルクと前記高電位供給レールとの
間に結合されていることを特徴とするスイッチ回路。 - 【請求項4】 請求項1記載のスイッチ回路において、
前記イネーブル信号ノードと前記第1及び第2のインピ
ーダンス要素との間に結合された1又は複数のインバー
タで形成されたインバータ段を更に備えていることを特
徴とするスイッチ回路。 - 【請求項5】 請求項4記載のスイッチ回路において、
前記第1及び第2のインピーダンス要素は、前記インバ
ータ段の出力に結合された高電位ノードと前記PMOS
転送トランジスタの前記ゲートに結合された低電位ノー
ドとを有する抵抗を含むことを特徴とするスイッチ回
路。 - 【請求項6】 請求項5記載のスイッチ回路において、
前記インピーダンス要素の前記抵抗は1キロオーム以上
の抵抗値を有することを特徴とするスイッチ回路。 - 【請求項7】 請求項5記載のスイッチ回路において、
前記インバータ段はそれぞれが入力と出力とを有する第
2のインバータと直列に結合された第1のインバータを
含み、前記イネーブル信号ノードは前記第1のインバー
タの前記入力に結合され、前記第2のインバータの前記
出力は前記抵抗の前記高電位ノードに結合され、前記イ
ンピーダンス要素は前記第1のインバータの前記出力に
結合されたゲートと前記高電位供給レールに結合された
ソースと前記PMOS転送トランジスタの前記ゲートに
結合されたドレインとを有するインピーダンスPMOS
トランジスタを更に備えていることを特徴とするスイッ
チ回路。 - 【請求項8】 請求項5記載のスイッチ回路において、
前記第2のインピーダンス要素は、高電位供給レールに
結合された高電位ノードと前記PMOS転送トランジス
タの前記バルクに結合された低電位ノードとを有する第
2の抵抗を含むことを特徴とするスイッチ回路。 - 【請求項9】 請求項8記載のスイッチ回路において、
前記第2のインピーダンス要素の前記第2の抵抗は1キ
ロオーム以上の抵抗値を有することを特徴とするスイッ
チ回路。 - 【請求項10】 請求項8記載のスイッチ回路におい
て、前記インバータ段はそれぞれが入力と出力とを有す
る第2のインバータと直列に結合された第1のインバー
タを含み、前記イネーブル信号ノードは前記第1のイン
バータの前記入力に結合され、前記第2のインバータの
前記出力は前記インピーダンス要素の前記抵抗の前記高
電位ノードに結合され、前記第2のインピーダンス要素
は前記第1のインバータの前記出力に結合されたゲート
と前記高電位供給レールに結合されたソースと前記PM
OS転送トランジスタの前記バルクに結合されたドレイ
ンとを有するPMOSトランジスタを更に備えているこ
とを特徴とするスイッチ回路。 - 【請求項11】 請求項4記載のスイッチ回路におい
て、前記第1のインピーダンス要素は、前記インバータ
段の出力に結合されたゲートと前記PMOS転送トラン
ジスタの前記ゲートに結合されたドレインと前記低電位
供給レールに結合されたソース及びバルクとを有するイ
ンピーダンスNMOSトランジスタを含むことを特徴と
するスイッチ回路。 - 【請求項12】 請求項11記載のスイッチ回路におい
て、前記インバータ段はそれぞれが入力と出力とを有す
る第2のインバータと直列に結合された第1のインバー
タを含み、前記イネーブル信号ノードは前記第1のイン
バータの前記入力に結合され、前記第1のインバータの
前記出力は前記インピーダンスNMOSトランジスタの
ゲートに結合され、前記インピーダンス要素は前記第1
のインバータの前記出力に結合されたゲートと前記高電
位供給レールに結合されたソースと前記PMOS転送ト
ランジスタの前記ゲートに結合されたドレインとを有す
るインピーダンスPMOSトランジスタを更に備えてい
ることを特徴とするスイッチ回路。 - 【請求項13】 請求項4記載のスイッチ回路におい
て、前記第2のインピーダンス要素は、前記インバータ
段の出力に結合されたゲートと前記高電位供給レールに
結合されたソース及びバルクと前記PMOS転送トラン
ジスタの前記バルクに結合されたドレインとを有するイ
ンピーダンスPMOSトランジスタを含むことを特徴と
するスイッチ回路。 - 【請求項14】 請求項13記載のスイッチ回路におい
て、前記インバータ段はそれぞれが入力と出力とを有す
る第2のインバータと直列に結合された第1のインバー
タを含み、前記イネーブル信号ノードは前記第1のイン
バータの前記入力に結合され、前記第2のインバータの
前記出力は前記第2のインピーダンス要素の前記インピ
ーダンスPMOSトランジスタのゲートに結合され、前
記第2のインピーダンス要素は前記第1のインバータの
前記出力に結合されたゲートと前記高電位供給レールに
結合されたソースと前記PMOS転送トランジスタの前
記バルクに結合されたドレインとを有する第2のインピ
ーダンスPMOSトランジスタを更に備えていることを
特徴とするスイッチ回路。 - 【請求項15】 第1のノードと第2のノードとの間で
の電気信号の転送を許容する又は阻止する高周波スイッ
チ回路であって、このスイッチ回路がオン条件を定義す
るときには、前記電気信号は、前記第1のノードから前
記第2のノードまで、又は、前記第2のノードから前記
第1のノードまで転送され、このスイッチ回路がオフ条
件を定義するときには、前記電気信号は転送されない、
高電位供給レールと低電位供給レールとによって給電さ
れる高周波スイッチ回路において、 前記第1のノードに結合されたソースと前記第2のノー
ドに結合されたドレインとを有するMOS転送トランジ
スタと、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのゲートとの間に結合された第1のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第1のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのバルクとの間に結合された第2のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第2のイン
ピーダンス要素と、 を備えていることを特徴とする高周波スイッチ回路。 - 【請求項16】 第1の信号伝送ノードと第2の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
するスイッチ回路を含むコンピューティング・システム
であって、前記電気信号は、前記第1のノードから前記
第2のノードまで、又は、前記第2のノードから前記第
1のノードまで転送されることによってオン条件を定義
し、転送されないときにはオフ条件を定義し、前記スイ
ッチ回路は高電位供給レールと低電位供給レールとによ
って給電されうる、コンピューティング・システムにお
いて、 前記第1のノードに結合されたソースと前記第2のノー
ドに結合されたドレインとを有するMOS転送トランジ
スタと、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのゲートとの間に結合された第1のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第1のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのバルクとの間に結合された第2のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第2のイン
ピーダンス要素と、 を備えていることを特徴とするコンピューティング・シ
ステム。 - 【請求項17】 請求項16記載のコンピューティング
・システムにおいて、前記MOS転送トランジスタのバ
ルクと前記供給レールの一方との間に結合された第2の
インピーダンス要素を更に備えていることを特徴とする
コンピューティング・システム。 - 【請求項18】 請求項16記載のコンピューティング
・システムにおいて、前記MOS転送トランジスタはN
MOSトランジスタであり、前記第2のインピーダンス
要素は前記MOS転送トランジスタの前記バルクと前記
低電位供給レールとの間に結合されていることを特徴と
するコンピューティング・システム。 - 【請求項19】 請求項16記載のコンピューティング
・システムにおいて、前記MOS転送トランジスタはP
MOSトランジスタであり、前記第2のインピーダンス
要素は前記MOS転送トランジスタの前記バルクと前記
高電位供給レールとの間に結合されていることを特徴と
するコンピューティング・システム。 - 【請求項20】 第1の信号伝送ノードと第2の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
するスイッチ回路を含むルータであって、前記電気信号
は、前記第1のノードから前記第2のノードまで、又
は、前記第2のノードから前記第1のノードまで転送さ
れることによってオン条件を定義し、転送されないとき
にはオフ条件を定義し、前記スイッチ回路は高電位供給
レールと低電位供給レールとによって給電されうる、ル
ータにおいて、 前記第1のノードに結合されたソースと前記第2のノー
ドに結合されたドレインとを有するMOS転送トランジ
スタと、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのゲートとの間に結合された第1のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第1のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのバルクとの間に結合された第2のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第2のイン
ピーダンス要素と、 を備えていることを特徴とするルータ。 - 【請求項21】 請求項20記載のルータにおいて、前
記MOS転送トランジスタのバルクと前記供給レールの
一方との間に結合された第2のインピーダンス要素を更
に備えていることを特徴とするルータ。 - 【請求項22】 請求項20記載のルータにおいて、前
記MOS転送トランジスタはNMOSトランジスタであ
り、前記第2のインピーダンス要素は前記MOS転送ト
ランジスタの前記バルクと前記低電位供給レールとの間
に結合されていることを特徴とするルータ。 - 【請求項23】 請求項20記載のルータにおいて、前
記MOS転送トランジスタはPMOSトランジスタであ
り、前記第2のインピーダンス要素は前記MOS転送ト
ランジスタの前記バルクと前記高電位供給レールとの間
に結合されていることを特徴とするルータ。 - 【請求項24】 第1の信号伝送ノードと第2の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
するスイッチ回路を含むフラットパネル・スクリーン・
システムであって、前記電気信号は、前記第1のノード
から前記第2のノードまで、又は、前記第2のノードか
ら前記第1のノードまで転送されることによってオン条
件を定義し、転送されないときにはオフ条件を定義し、
前記スイッチ回路は高電位供給レールと低電位供給レー
ルとによって給電される、フラットパネル・スクリーン
・システムにおいて、 前記第1のノードに結合されたソースと前記第2のノー
ドに結合されたドレインとを有するMOS転送トランジ
スタと、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのゲートとの間に結合された第1のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記ゲートを前記供給レー
ルのいずれからも切断するように機能する、第1のイン
ピーダンス要素と、 前記高及び低電位供給レールと前記MOS転送トランジ
スタのバルクとの間に結合された第2のインピーダンス
要素であって、前記オン及びオフ条件に応答して一方が
低インピーダンスであり他方が高インピーダンスである
2つの状態を定義し、前記MOS転送トランジスタと関
連付けられた低い寄生シャント・キャパシタンスを実質
的に否定することによって、前記バルクを前記供給レー
ルのいずれからも切断するように機能する、第2のイン
ピーダンス要素と、 を備えていることを特徴とするフラットパネル・スクリ
ーン・システム。 - 【請求項25】 請求項24記載のフラットパネル・ス
クリーン・システムにおいて、前記MOS転送トランジ
スタのバルクと前記供給レールの一方との間に結合され
た第2のインピーダンス要素を更に備えていることを特
徴とするフラットパネル・スクリーン・システム。 - 【請求項26】 請求項24記載のフラットパネル・ス
クリーン・システムにおいて、前記MOS転送トランジ
スタはNMOSトランジスタであり、前記第2のインピ
ーダンス要素は前記MOS転送トランジスタの前記バル
クと前記低電位供給レールとの間に結合されていること
を特徴とするフラットパネル・スクリーン・システム。 - 【請求項27】 請求項24記載のフラットパネル・ス
クリーン・システムにおいて、前記MOS転送トランジ
スタはPMOSトランジスタであり、前記第2のインピ
ーダンス要素は前記MOS転送トランジスタの前記バル
クと前記高電位供給レールとの間に結合されていること
を特徴とするフラットパネル・スクリーン・システム。 - 【請求項28】 第1の信号伝送ノードと第2の信号伝
送ノードとの間での電気信号の転送を許容する又は阻止
する方法であって、前記電気信号は、許容されるときに
は、前記第1のノードから前記第2のノードまで、又
は、前記第2のノードから前記第1のノードまで転送さ
れる、方法において、 ゲートとバルクとを有するMOS転送トランジスタを、
前記第1のノードと前記第2のノードとの間に結合する
ステップと、 第1のインピーダンス経路を確立するステップであっ
て、前記第1のインピーダンス経路は、前記MOS転送
トランジスタと関連付けられた低い寄生シャント・キャ
パシタンスを実質的に否定し、前記第1のインピーダン
ス経路を前記MOS転送トランジスタの前記ゲートに接
続するように構成されている、ステップと、 第2のインピーダンス経路を確立するステップであっ
て、前記第2のインピーダンス経路は、前記MOS転送
トランジスタと関連付けられた低い寄生シャント・キャ
パシタンスを実質的に否定し、前記第2のインピーダン
ス経路を前記MOS転送トランジスタの前記バルクに接
続するように構成されている、ステップと、 を含むことを特徴とする方法。 - 【請求項29】 請求項28記載の方法において、第2
のインピーダンス経路を確立し前記第2のインピーダン
ス経路を前記MOS転送トランジスタの前記バルクに接
続するステップを更に含むことを特徴とする方法。 - 【請求項30】 請求項28記載の方法において、前記
MOS転送トランジスタはNMOSトランジスタであ
り、前記第2のインピーダンス要素は前記MOS転送ト
ランジスタの前記バルクと低電位供給レールとの間に結
合されていることを特徴とする方法。 - 【請求項31】 請求項28記載の方法において、前記
MOS転送トランジスタはPMOSトランジスタであ
り、前記第2のインピーダンス要素は前記MOS転送ト
ランジスタの前記バルクと高電位供給レールとの間に結
合されていることを特徴とする方法。 - 【請求項32】 請求項28記載の方法において、前記
第1のインピーダンス経路と前記第2のインピーダンス
経路とは、イネーブルされたときには、前記MOS転送
トランジスタと電力供給レールとの間にシャント寄生イ
ンピーダンス経路を生じさせることなく、前記MOS転
送トランジスタをオンに保つのに十分なインピーダンス
を確立することを特徴とする方法。
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