JP2002314084A - Method of manufacturing semiconductor device - Google Patents
Method of manufacturing semiconductor deviceInfo
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Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に絶縁ゲート型バイポーラトランジスタ
を構成する半導体装置の製造方法に関する。The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a semiconductor device forming an insulated gate bipolar transistor.
【０００２】[0002]
【従来の技術】従来、絶縁ゲート型バイポーラトランジ
スタ（以下、ＩＧＢＴとする）として、図３０および図
３１に示すプレーナーゲート構造のものや、図３２およ
び図３３に示すトレンチゲート構造のものが知られてい
る。図３０および図３２に示すノンパンチスルー型のＩ
ＧＢＴは、たとえばＦＺウエハよりなるｎ型半導体基板
１をベース層２とし、その表面側にｐ型のチャネル拡散
領域３、ｎ型のエミッタ拡散領域４、エミッタ電極５、
ゲート絶縁膜６、ゲート電極７および絶縁膜８が形成さ
れ、裏面側にｐ型のコレクタ層９およびコレクタ電極１
０が形成された構成となっている。2. Description of the Related Art Conventionally, as an insulated gate bipolar transistor (hereinafter referred to as an IGBT), a transistor having a planar gate structure shown in FIGS. 30 and 31 and a transistor having a trench gate structure shown in FIGS. 32 and 33 are known. ing. Non-punch-through type I shown in FIGS. 30 and 32
The GBT has, for example, an n-type semiconductor substrate 1 made of an FZ wafer as a base layer 2 and a p-type channel diffusion region 3, an n-type emitter diffusion region 4, an emitter electrode 5,
A gate insulating film 6, a gate electrode 7 and an insulating film 8 are formed, and a p-type collector layer 9 and a collector electrode 1 are formed on the back side.
0 is formed.
【０００３】一方、図３１および図３３に示すパンチス
ルー型のＩＧＢＴでは、たとえばｐ型のウエハ１１上に
ｎ型の半導体層１２およびそれよりも不純物濃度が低い
ｎ型の半導体層１３を順次エピタキシャル成長させたウ
エハ（エピタキシャルウエハ）が用いられる。ｐ型のウ
エハ１１の部分はコレクタ層９となり、その上のｎ型の
半導体層１２はバッファ層１４となり、さらにその上の
ｎ型の半導体層１３はベース層２となる。このエピタキ
シャルウエハのベース層２側の表面にｐ型のチャネル拡
散領域３、ｎ型のエミッタ拡散領域４、エミッタ電極
５、ゲート絶縁膜６、ゲート電極７および絶縁膜８が形
成され、コレクタ層９側の表面（エピタキシャルウエハ
の裏面）にコレクタ電極１０が形成される。On the other hand, in the punch-through type IGBT shown in FIGS. 31 and 33, for example, an n-type semiconductor layer 12 and an n-type semiconductor layer 13 having a lower impurity concentration than the p-type wafer 11 are epitaxially grown. The used wafer (epitaxial wafer) is used. The portion of the p-type wafer 11 becomes the collector layer 9, the n-type semiconductor layer 12 thereon becomes the buffer layer 14, and the n-type semiconductor layer 13 thereon becomes the base layer 2. A p-type channel diffusion region 3, an n-type emitter diffusion region 4, an emitter electrode 5, a gate insulating film 6, a gate electrode 7, and an insulating film 8 are formed on the surface of the epitaxial wafer on the base layer 2 side. Collector electrode 10 is formed on the side surface (the back surface of the epitaxial wafer).
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、上述し
たノンパンチスルー型のＩＧＢＴでは、オフ時のベース
層２での空乏層の伸びがベース層２の厚さを越えないよ
うにするため、ベース層２を厚くする必要があり、その
ため損失が大きくなるという欠点がある。一方、上述し
たパンチスルー型のＩＧＢＴでは、たとえば耐圧クラス
が１２００Ｖの場合、そのベース層２の厚さは１２０μ
ｍ程度であり、ノンパンチスルー型のＩＧＢＴのベース
層２の厚さが１８０μｍ程度であるのに比べて薄いた
め、低損失であるが、エピタキシャルウエハがＦＺウエ
ハよりも高価（２倍以上）であるだけでなく、チップの
歩留りも低くなるためチップの価格が高くなるという欠
点がある。However, in the above-described non-punch-through type IGBT, the extension of the depletion layer in the base layer 2 at the time of off does not exceed the thickness of the base layer 2. 2 has to be made thicker, so that there is a drawback that the loss increases. On the other hand, in the above-described punch-through IGBT, for example, when the breakdown voltage class is 1200 V, the thickness of the base layer 2 is 120 μm.
m and the thickness of the base layer 2 of the non-punch-through type IGBT is thinner than that of about 180 μm, so that the loss is low. However, the epitaxial wafer is more expensive (more than twice as large) as the FZ wafer. In addition, there is a disadvantage that the yield of the chips is low and the price of the chips is high.
【０００５】本発明は、上記問題点に鑑みてなされたも
のであって、低損失のＩＧＢＴを構成する半導体装置
を、安価なウエハを用いて歩留りよく製造することが可
能な半導体装置の製造方法を提供することを目的とす
る。SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and is a method of manufacturing a semiconductor device capable of manufacturing a semiconductor device forming a low-loss IGBT using an inexpensive wafer at a high yield. The purpose is to provide.
【０００６】[0006]
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体装置の製造方法は、たとえば
ＦＺウエハのように、インゴットから切り出され、その
表面を研磨、洗浄された状態のウエハを用い、そのウエ
ハのバルク部分をベース層として、その一方の主面側に
ｐ型のチャネル拡散領域、ｎ型のエミッタ拡散領域、エ
ミッタ電極、ゲート絶縁膜およびゲート電極を形成した
後、他方の主面側にリンイオンを浅く注入した後、それ
よりもさらに浅くボロンイオンを注入し、熱処理をおこ
なうことによって、オフ時の電界を止めるためのｎ型の
不純物拡散層（以下、フィールドストップ層とする）を
形成するとともに、コレクタ層を形成し、さらにその表
面にコレクタ電極を形成するものである。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention is directed to a method of manufacturing a semiconductor device such as an FZ wafer, which is cut from an ingot, and whose surface is polished and cleaned. After forming a p-type channel diffusion region, an n-type emitter diffusion region, an emitter electrode, a gate insulating film, and a gate electrode on one main surface side using the bulk portion of the wafer as a base layer, After a shallow implantation of phosphorus ions on the main surface side, boron ions are implanted shallower than that, and a heat treatment is performed to thereby perform an n-type impurity diffusion layer (hereinafter referred to as a field stop layer) for stopping the electric field at the time of off. ), A collector layer is formed, and a collector electrode is formed on the surface of the collector layer.
【０００７】その際、フィールドストップ層の不純物濃
度がベース層の不純物濃度の２倍となる位置をＸｆｓと
し、フィールドストップ層とコレクタ層との接合位置を
Ｘｊとしたときに、フィールドストップ層の厚さ、すな
わちＸｆｓ−Ｘｊが０．５μｍ以上３μｍ以下の範囲と
なるようにする。At this time, a position where the impurity concentration of the field stop layer is twice the impurity concentration of the base layer is Xfs, and a junction position between the field stop layer and the collector layer is Xj. That is, Xfs-Xj is set to be in a range of 0.5 μm or more and 3 μm or less.
【０００８】ここで、フィールドストップ層の厚さ（Ｘ
ｆｓ−Ｘｊ）を上記範囲とする理由は、フィールドスト
ップ層をイオン注入法により形成する際の、現在のイオ
ン注入エネルギーの限界により打ち込むことができる最
大深さが３μｍであるからである。一方、上記下限値よ
りも薄い拡散層をイオン注入により制御性よく形成する
のは困難であるからである。Here, the thickness of the field stop layer (X
The reason why fs-Xj) is set in the above range is that the maximum depth that can be implanted due to the current limit of ion implantation energy when forming the field stop layer by ion implantation is 3 μm. On the other hand, it is difficult to form a diffusion layer thinner than the lower limit with good controllability by ion implantation.
【０００９】このＩＧＢＴにおいて、コレクタ電極を形
成する前に、ボロンイオンまたはＢＦ2 +の注入をおこな
ってコンタクト層を形成してもよい。このようにすれ
ば、コレクタ電極がコンタクト層を介してコレクタ層に
低抵抗で電気的に接続する。In this IGBT, a contact layer may be formed by implanting boron ions or BF 2 + before forming a collector electrode. With this configuration, the collector electrode is electrically connected to the collector layer through the contact layer with low resistance.
【００１０】また、ボロンイオンを注入する際の半導体
基板の温度は室温よりも低温、たとえば８０°Ｋである
のがよい。その理由は、ボロンのイオン注入をそのよう
な低温でおこなうと、室温以上の温度でイオン注入をお
こなうのに比べて熱処理時の活性化率が高く、たとえば
熱処理温度が４００℃〜５５０℃でも活性化率が約１５
％〜６０％になるからである。これは、コレクタ層への
イオンの注入量を増やさずに、かつ熱処理温度を上げず
に、コレクタ層のボロンの濃度を上げるのに有効であ
る。The temperature of the semiconductor substrate when implanting boron ions is preferably lower than room temperature, for example, 80 ° K. The reason is that when boron ion implantation is performed at such a low temperature, the activation rate during heat treatment is higher than when ion implantation is performed at a temperature higher than room temperature. For example, even when the heat treatment temperature is 400 ° C. to 550 ° C., the activation rate is high. Conversion rate is about 15
% To 60%. This is effective for increasing the boron concentration of the collector layer without increasing the amount of ions implanted into the collector layer and without increasing the heat treatment temperature.
【００１１】また、イオン注入後の熱処理温度は、拡散
炉でおこなう場合には３００℃以上５５０℃以下であ
り、ＲＴＡ処理の場合には３００℃以上６００℃以下の
温度であるのが適当である。その理由は、上限について
は、エミッタ電極の溶融やコンタクト抵抗の増大を防ぐ
ためと、ボロンの濃度がリンの濃度よりも高くなるよう
にするためにリンの活性化率を最大でも１５％程度に抑
えるためであり、下限については注入したリンを活性化
させるためである。The heat treatment temperature after the ion implantation is preferably 300 ° C. or more and 550 ° C. or less in the case of performing in a diffusion furnace, and 300 ° C. or more and 600 ° C. or less in the case of RTA. . The reason is that the upper limit is set to about 15% at the maximum in order to prevent melting of the emitter electrode and increase in contact resistance and to make the boron concentration higher than the phosphorus concentration. The lower limit is for activating the injected phosphorus.
【００１２】また、イオン注入後の熱処理をレーザーア
ニール法でおこなう場合、使用するレーザー光線の波長
は１５０ｎｍ以上１０６０ｎｍ以下であり、照射エネル
ギー密度は０．５Ｊ／ｃｍ2以上３Ｊ／ｃｍ2以下である
のが適当である。照射エネルギー密度が３Ｊ／ｃｍ2以
下である理由は、レーザー光線の照射によって生じるコ
レクタ層の表面粗さを１μｍ以下に抑え、それによって
リーク電流を低く抑えるためである。下限値について
は、それよりも照射エネルギー密度が低いと、注入した
イオンがほとんど活性化しないからである。When the heat treatment after ion implantation is performed by a laser annealing method, the wavelength of the laser beam used is 150 nm or more and 1060 nm or less, and the irradiation energy density is 0.5 J / cm 2 or more and 3 J / cm 2 or less. Is appropriate. The reason why the irradiation energy density is 3 J / cm 2 or less is to suppress the surface roughness of the collector layer caused by the irradiation of the laser beam to 1 μm or less, thereby suppressing the leakage current. This is because, when the irradiation energy density is lower than the lower limit, the implanted ions are hardly activated.
【００１３】また、イオン注入後の熱処理において、上
述した拡散炉熱処理、ＲＴＡ処理またはレーザーアニー
ルを二つ以上組み合わせておこなうようにしてもよい。
その理由は、各熱処理を単独でおこなうよりも、組み合
わせておこなったほうがボロンの活性化率が高いからで
ある。In the heat treatment after the ion implantation, two or more of the above-described diffusion furnace heat treatment, RTA treatment or laser annealing may be performed in combination.
The reason is that the activation rate of boron is higher when the heat treatments are performed in combination than when they are performed alone.
【００１４】また、不純物イオンの注入面の中心線平均
粗さＲａは１μｍ以下であるのがよい。その理由は、中
心線平均粗さＲａが１μｍ以下であればリーク電流Ｉｒ
は１ｍＡ以下と許容範囲内におさまるが、それを超える
とリーク電流Ｉｒがミリアンペアオーダーになり、熱暴
走等が発生し易くなるからである。なお、中心線平均粗
さＲａの詳細についてはＪＩＳＢ０６０１に規定されて
いる。The center line average roughness Ra of the impurity ion implantation surface is preferably 1 μm or less. The reason is that if the center line average roughness Ra is 1 μm or less, the leakage current Ir
Is within the allowable range of 1 mA or less, but if it exceeds this, the leak current Ir will be on the order of milliamps and thermal runaway or the like will easily occur. The details of the center line average roughness Ra are defined in JIS B0601.
【００１５】また、不純物イオンの注入面のろ波中心線
うねりＷｃａは１０μｍ以下であるのがよい。その理由
は、ろ波中心線うねりＷｃａが１０μｍ以下であれば耐
圧の降下率は小さいが、１０μｍを超えると急激に耐圧
が降下するからである。なお、ろ波中心線うねりＷｃａ
の詳細についてはＪＩＳＢ０６１０に規定されている。The filtering center line waviness Wca of the impurity ion implantation surface is preferably 10 μm or less. The reason is that if the filtering center line undulation Wca is 10 μm or less, the withstand voltage drop rate is small, but if it exceeds 10 μm, the withstand voltage drops rapidly. The filtering center line undulation Wca
The details of are described in JIS B0610.
【００１６】また、不純物イオンの注入面に対して、ア
ンモニア過酸化水素水等の薬液を用いて選択的に洗浄処
理をおこなうとよい。その理由は、良品率の低下原因と
なるパーティクルを極めて効率よく除去することができ
るからである。また、薬液で洗浄する代わりに、メガソ
ニックを併用し、水素水とオゾン水とからなる機能水を
用いて洗浄してもよい。その理由は、パーティクルを効
率よく除去することができるからである。さらには、上
述した薬液洗浄処理と、上述したメガソニック併用の水
素水とオゾン水とからなる機能水を用いた洗浄処理とを
組み合わせておこなうようにしてもよい。Further, it is preferable to selectively perform a cleaning process on the surface to which the impurity ions are implanted by using a chemical such as aqueous ammonia and hydrogen peroxide. The reason is that particles that cause a decrease in the non-defective rate can be removed very efficiently. Instead of cleaning with a chemical solution, megasonic may be used in combination and cleaning may be performed using functional water composed of hydrogen water and ozone water. The reason is that particles can be efficiently removed. Further, the above-described chemical cleaning process and the above-described cleaning process using functional water composed of hydrogen water and ozone water used in combination with megasonics may be performed in combination.
【００１７】また、複数種の金属を積層させてコレクタ
電極を形成する際に、最初にアルミニウムまたは白金を
積層してもよい。その理由は、アルミニウムと白金は、
チタンに比べてｐ型の半導体（コレクタ層やコンタクト
層）に対するバリアハイトが低く、オン電圧が低いから
である。その際、アルミニウムまたは白金の厚さは０．
３μｍ以上であるのが適当である。その理由は、０．３
μｍよりも薄いとオン電圧が高くなるからである。In forming a collector electrode by laminating a plurality of kinds of metals, aluminum or platinum may be laminated first. The reason is that aluminum and platinum are
This is because the barrier height with respect to the p-type semiconductor (collector layer and contact layer) is lower than that of titanium, and the on-state voltage is lower. At this time, the thickness of the aluminum or platinum is set to 0.
Suitably, it is at least 3 μm. The reason is 0.3
This is because if the thickness is smaller than μm, the on-voltage increases.
【００１８】この発明によれば、フィールドストップ層
となる不純物拡散層とコレクタ層をイオン注入法により
形成するため、ノンパンチスルー型のＩＧＢＴのように
ＦＺウエハ等の安価なウエハを用いてＩＧＢＴを歩留り
よく製造することができる。また、フィールドストップ
層を設けることにより、ベース層の厚さがパンチスルー
型のＩＧＢＴと同程度のＩＧＢＴを製造することができ
る。According to the present invention, since the impurity diffusion layer serving as the field stop layer and the collector layer are formed by the ion implantation method, the IGBT is formed using an inexpensive wafer such as an FZ wafer such as a non-punch-through IGBT. It can be manufactured with good yield. In addition, by providing the field stop layer, an IGBT having a base layer having a thickness similar to that of a punch-through IGBT can be manufactured.
【００１９】[0019]
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。図１は、本発明
にかかる半導体装置の製造方法により製造される半導体
装置の一例を示す縦断面図である。この半導体装置はプ
レーナーゲート構造のＩＧＢＴであり、たとえばＳｉの
ＦＺウエハよりなるｎ型半導体基板１をベース層２とす
る。そのベース層２の表面側にｐ型のチャネル拡散領域
３が形成されている。チャネル拡散領域３内にはｎ型の
エミッタ拡散領域４が形成されている。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a longitudinal sectional view showing an example of a semiconductor device manufactured by the method for manufacturing a semiconductor device according to the present invention. This semiconductor device is an IGBT having a planar gate structure. For example, an n-type semiconductor substrate 1 made of a Si FZ wafer is used as a base layer 2. A p-type channel diffusion region 3 is formed on the surface side of the base layer 2. An n-type emitter diffusion region 4 is formed in the channel diffusion region 3.
【００２０】エミッタ拡散領域４の一部の上にはゲート
絶縁膜６を介してゲート電極７が形成されている。エミ
ッタ電極５はチャネル拡散領域３およびエミッタ拡散領
域４に電気的に接続するとともに、絶縁膜８によりゲー
ト電極７から絶縁されている。ベース層２の裏面側には
ｎ型の不純物拡散層よりなるフィールドストップ層２４
が浅く形成されている。また、ベース層２の裏面側に
は、フィールドストップ層２４よりも浅いｐ型のコレク
タ層９が形成されている。コレクタ電極１０はコレクタ
層の表面に形成されている。A gate electrode 7 is formed on a part of the emitter diffusion region 4 with a gate insulating film 6 interposed therebetween. Emitter electrode 5 is electrically connected to channel diffusion region 3 and emitter diffusion region 4, and is insulated from gate electrode 7 by insulating film 8. A field stop layer 24 made of an n-type impurity diffusion layer is provided on the back side of the base layer 2.
Are formed shallowly. On the back side of the base layer 2, a p-type collector layer 9 shallower than the field stop layer 24 is formed. The collector electrode 10 is formed on the surface of the collector layer.
【００２１】図２に、図１に示す構成のＩＧＢＴのコレ
クタ層９付近の不純物プロファイルを示す。図２におい
て、Ｃｂはベース層２の不純物濃度を表す。Ｘｊはコレ
クタ層９とフィールドストップ層２４との接合位置まで
の深さを表す。Ｘｆｓは、フィールドストップ層２４の
不純物濃度がベース層２の不純物濃度の２倍となる位置
までの深さを表す。これらの深さは、いずれもコレクタ
層９とコレクタ電極１０との界面からの深さである。図
１では省略したが、コレクタ層９の、コレクタ電極１０
との界面近傍部分に、コレクタ層９よりも不純物濃度が
高くて、コレクタ電極１０に対して低抵抗で接触するコ
ンタクト層を設けてもよい。FIG. 2 shows an impurity profile near the collector layer 9 of the IGBT having the structure shown in FIG. In FIG. 2, Cb represents the impurity concentration of the base layer 2. Xj represents a depth to a junction position between the collector layer 9 and the field stop layer 24. Xfs represents a depth up to a position where the impurity concentration of the field stop layer 24 becomes twice the impurity concentration of the base layer 2. Each of these depths is a depth from the interface between the collector layer 9 and the collector electrode 10. Although omitted in FIG. 1, the collector electrode 10 of the collector layer 9
A contact layer having an impurity concentration higher than that of the collector layer 9 and contacting the collector electrode 10 with low resistance may be provided in the vicinity of the interface with the collector layer 9.
【００２２】図１に示す構成のＩＧＢＴにおいて、Ｘｆ
ｓ−Ｘｊをフィールドストップ層２４の厚さとすると、
この厚さは０．５μｍ以上３μｍ以下の値となる。その
理由はフィールドストップ層２４をイオン注入法により
形成する際、現在のイオン注入エネルギーの限界により
イオンを打ち込むことができる最大深さが３μｍである
ため、上記上限値を超えてイオンを深く打ち込むことが
できないからである。In the IGBT having the configuration shown in FIG.
When s-Xj is the thickness of the field stop layer 24,
This thickness has a value of 0.5 μm or more and 3 μm or less. The reason is that, when the field stop layer 24 is formed by ion implantation, the maximum depth at which ions can be implanted is 3 μm due to the current ion implantation energy limit. Is not possible.
【００２３】一方、上記下限値よりも薄い拡散層をイオ
ン注入により制御性よく形成するのは困難であるため非
現実的であるからである。なお、イオン注入装置等の改
良により、より深くイオンを打ち込むことができる場合
や、より浅くても制御性よく拡散層を形成することがで
きる場合には、フィールドストップ層２４の厚さはそれ
に応じた厚さとなるのはいうまでもない。On the other hand, it is difficult to form a diffusion layer thinner than the lower limit with good controllability by ion implantation, which is impractical. When the ion implantation device or the like can be used to implant deeper ions, or when the diffusion layer can be formed with a better controllability even at a shallower depth, the thickness of the field stop layer 24 is adjusted accordingly. Needless to say, the thickness becomes large.
【００２４】半導体基板１、すなわちＦＺウエハの比抵
抗は、厚さ方向に一様であり、特に限定しないが、たと
えば６０Ωｃｍである。ここで比抵抗が厚さ方向に一様
であるということは、厚さ方向の比抵抗のばらつきが±
２０％以内であることを意味する。なお、ウエハの厚さ
方向の比抵抗のばらつきが±２０％以内にあれば、ＦＺ
ウエハに限らない。ウエハの比抵抗が６０Ωｃｍである
場合、ベース層２の比抵抗はたとえば６０Ωｃｍであ
る。１２００Ｖ耐圧素子の場合、ベース層２の厚さはお
およそ１２０μｍである。これは、フィールドストップ
層２４が、従来のパンチスルー型のＩＧＢＴのバッファ
層と同様にオフ時のベース層２に生じる空乏層を止める
ため、従来のパンチスルー型のＩＧＢＴのベース層と同
程度の厚さを有していればよいからである。The specific resistance of the semiconductor substrate 1, that is, the FZ wafer is uniform in the thickness direction and is not particularly limited, but is, for example, 60 Ωcm. Here, the fact that the specific resistance is uniform in the thickness direction means that the variation of the specific resistance in the thickness direction is ±
It means within 20%. If the variation of the specific resistance in the thickness direction of the wafer is within ± 20%, the FZ
Not limited to wafers. When the specific resistance of the wafer is 60 Ωcm, the specific resistance of the base layer 2 is, for example, 60 Ωcm. In the case of a 1200V breakdown voltage element, the thickness of the base layer 2 is approximately 120 μm. This is because the field stop layer 24 stops the depletion layer generated in the base layer 2 at the time of turning off similarly to the buffer layer of the conventional punch-through IGBT, so that the field stop layer 24 has the same degree as the base layer of the conventional punch-through IGBT. It is only necessary to have a thickness.
【００２５】つぎに、図１に示す構成のＩＧＢＴの製造
プロセスについて図３〜図８を参照しながら説明する。
まず、たとえば比抵抗が６０ΩｃｍのＦＺウエハよりな
る半導体基板１の一方の主面にゲート絶縁膜６を形成
し、さらにその上にゲート電極７となるポリシリコンを
積層させる。そして、フォトリソグラフィ技術およびエ
ッチングにより、ゲート絶縁膜６およびゲート電極７
の、チャネル拡散領域３に対応する領域に窓を開け、ボ
ロンイオンをイオン注入する。ここまでの状態が図３に
示されている。Next, a manufacturing process of the IGBT having the structure shown in FIG. 1 will be described with reference to FIGS.
First, a gate insulating film 6 is formed on one main surface of a semiconductor substrate 1 made of, for example, an FZ wafer having a specific resistance of 60 Ωcm, and polysilicon serving as a gate electrode 7 is laminated thereon. Then, the gate insulating film 6 and the gate electrode 7 are formed by photolithography and etching.
Then, a window is opened in a region corresponding to the channel diffusion region 3, and boron ions are implanted. The state up to this point is shown in FIG.
【００２６】つづいて、フォトレジストをパターニング
してチャネル拡散領域３に対応する窓の中央部にレジス
ト３１を残し、そのレジスト３１をマスクとしてイオン
注入法によりチャネル拡散領域３にヒ素イオンを打ち込
む。ここまでの状態が図４に示されている。レジスト３
１を除去した後、熱処理によりイオン注入による損傷の
回復とともに注入イオンの活性化をおこない、チャネル
拡散領域３およびエミッタ拡散領域４を形成する。しか
る後、絶縁膜８を積層し、それをエッチングしてチャネ
ル拡散領域３およびエミッタ拡散領域４の一部を露出さ
せ、その上にアルミニウム等でエミッタ電極５を積層す
る。ここまでの状態が図５に示されている。Subsequently, the photoresist is patterned to leave the resist 31 at the center of the window corresponding to the channel diffusion region 3, and arsenic ions are implanted into the channel diffusion region 3 by ion implantation using the resist 31 as a mask. The state so far is shown in FIG. Resist 3
After removing 1, the implanted ions are activated and the channel diffusion region 3 and the emitter diffusion region 4 are formed by heat treatment to recover damage caused by ion implantation and activate the implanted ions. Thereafter, the insulating film 8 is laminated, and the insulating film 8 is etched to expose a part of the channel diffusion region 3 and the emitter diffusion region 4, and the emitter electrode 5 is laminated thereon with aluminum or the like. The state so far is shown in FIG.
【００２７】ついで、ウエハを半導体基板１のもう一方
の主面側から研削および研磨してウエハの厚さを１２０
μｍにする。その際、その研磨した面の中心線平均粗さ
Ｒａが１μｍ以下となるようにする。また、その研磨し
た面のろ波中心線うねりＷｃａが１０μｍ以下となるよ
うにする。つづいて、枚葉スピン洗浄機に研磨面（被洗
浄面）が上になるようにしてウエハを取り付け、洗浄液
としてたとえばアンモニア過酸化水素水を用いてウエハ
の研磨面のみ選択的に洗浄をおこない、ウエハ表面に付
着したパーティクルを除去する。Then, the wafer is ground and polished from the other main surface side of the semiconductor substrate 1 to reduce the thickness of the wafer to 120.
μm. At this time, the center line average roughness Ra of the polished surface is set to 1 μm or less. Also, the filter center line waviness Wca of the polished surface is set to 10 μm or less. Subsequently, the wafer is attached to the single wafer spin cleaning machine so that the polishing surface (the surface to be cleaned) faces upward, and only the polished surface of the wafer is selectively cleaned using, for example, aqueous ammonia hydrogen peroxide as a cleaning liquid. Particles attached to the wafer surface are removed.
【００２８】ここで、研磨面のみ選択的に洗浄をおこな
う理由は、反対側の面にすでにエミッタ電極５等が形成
されているからである。しかる後、その洗浄した側の面
に、フィールドストップ層２４を形成するため、イオン
注入法によりリンイオンを打ち込む。このときの加速エ
ネルギーは１００ｋｅＶ以上である。ここまでの状態が
図６に示されている。The reason for selectively cleaning only the polished surface is that the emitter electrode 5 and the like are already formed on the opposite surface. Thereafter, phosphorus ions are implanted by an ion implantation method to form the field stop layer 24 on the cleaned side. The acceleration energy at this time is 100 keV or more. The state so far is shown in FIG.
【００２９】つづいて、コレクタ層９を形成するため、
イオン注入法によりボロンイオンを打ち込む。このとき
の加速エネルギーおよびイオン注入角度は、先に注入さ
れたリンイオンよりも短い飛程になるように調節され
る。また、ドーズ量は、コレクタ層９の不純物濃度のほ
うがフィールドストップ層２４の不純物濃度よりも高く
なるようにする（図２参照）。また、ボロンイオンを注
入する際のウエハ温度は室温よりも低温であるのがよ
い。そして、コレクタ層９の表面近傍部分の不純物濃度
がさらに高いコンタクト層（図示せず）を形成するた
め、イオン注入法によりボロンイオン（ＢＦ2 +でもよ
い）を打ち込む。このときの加速エネルギーおよびイオ
ン注入角度は、先に注入されたボロンイオンよりも短い
飛程になるように調節される。ここまでの状態が図７に
示されている。Subsequently, in order to form the collector layer 9,
Boron ions are implanted by an ion implantation method. At this time, the acceleration energy and the ion implantation angle are adjusted so that the range becomes shorter than that of the phosphorus ions implanted earlier. The dose is set so that the impurity concentration of the collector layer 9 is higher than the impurity concentration of the field stop layer 24 (see FIG. 2). Further, the temperature of the wafer when implanting boron ions is preferably lower than room temperature. Then, in order to form a contact layer (not shown) having a higher impurity concentration near the surface of the collector layer 9, boron ions (BF 2 + may be implanted) by an ion implantation method. At this time, the acceleration energy and the ion implantation angle are adjusted so that the range becomes shorter than that of the boron ions implanted earlier. The state up to this point is shown in FIG.
【００３０】その後、図８に示すように、イオン注入に
よる損傷を回復させるとともに注入イオンを活性化させ
るため、たとえばウエハを拡散炉内に入れ、エミッタ電
極５の溶融やコンタクト抵抗の増大を招かない温度、た
とえばエミッタ電極５がアルミニウムでできている場合
には３００℃以上５５０℃以下の温度で熱処理をおこな
い、フィールドストップ層２４、コレクタ層９および図
示しないコンタクト層を形成する。そして、スパッタリ
ング法などにより、コンタクト層の表面にコレクタ電極
１０を被着させる。複数種の金属を積層させてコレクタ
電極１０を形成する場合には、最初にアルミニウムまた
は白金を０．３μｍ以上、たとえば１μｍ以下の厚さで
積層させるとよい。このようにして、図１に示す構成の
ＩＧＢＴができあがる。Thereafter, as shown in FIG. 8, in order to recover the damage caused by the ion implantation and activate the implanted ions, for example, the wafer is placed in a diffusion furnace so that the melting of the emitter electrode 5 and the increase in the contact resistance do not occur. When the emitter electrode 5 is made of aluminum, heat treatment is performed at a temperature of 300 ° C. or more and 550 ° C. or less to form the field stop layer 24, the collector layer 9, and a contact layer (not shown). Then, the collector electrode 10 is deposited on the surface of the contact layer by a sputtering method or the like. When the collector electrode 10 is formed by laminating a plurality of types of metals, it is preferable to first laminate aluminum or platinum to a thickness of 0.3 μm or more, for example, 1 μm or less. Thus, the IGBT having the configuration shown in FIG. 1 is completed.
【００３１】つぎに、コレクタ層９等を形成する面の中
心線平均粗さＲａを１μｍ以下とする理由について説明
する。図９は、図１に示す構成のＩＧＢＴにおいてコレ
クタ層９の中心線平均粗さとリーク電流との関係を調べ
た実験結果を示す特性図である。同図より、中心線平均
粗さＲａが１μｍ以下であればリーク電流Ｉｒは１ｍＡ
以下と許容範囲であることがわかる。それに対して、リ
ーク電流Ｉｒが指数関数的に増えるため、中心線平均粗
さＲａが１μｍを超えるとリーク電流Ｉｒはミリアンペ
アオーダーになり、熱暴走等が発生し易くなってしま
い、好ましくない。Next, the reason why the center line average roughness Ra of the surface on which the collector layer 9 and the like are formed is set to 1 μm or less will be described. FIG. 9 is a characteristic diagram showing an experimental result obtained by examining the relationship between the center line average roughness of the collector layer 9 and the leak current in the IGBT having the configuration shown in FIG. According to the figure, if the center line average roughness Ra is 1 μm or less, the leak current Ir is 1 mA.
It turns out that it is an allowable range as follows. On the other hand, since the leak current Ir increases exponentially, if the center line average roughness Ra exceeds 1 μm, the leak current Ir is on the order of milliamps, and thermal runaway or the like is likely to occur, which is not preferable.
【００３２】また、コレクタ層９等を形成する面のろ波
中心線うねりＷｃａが１０μｍ以下である理由について
説明する。上述した製造プロセスにおいては、エミッタ
電極５を形成した後、ベース層２を所定の厚さまで研磨
すると、エミッタ電極５が形成された側の段差等のパタ
ーンに応じて研磨面にも段差等が生じる。図１０は、図
１に示す構成のＩＧＢＴにおいてベース層２のろ波中心
線うねりと規格化耐圧との関係を調べた実験結果を示す
特性図である。同図より、ベース層２の厚さのばらつ
き、すなわちろ波中心線うねりＷｃａが１０μｍ以下で
は耐圧の降下率は小さいが、１０μｍを超えると急激に
耐圧が降下するのがわかる。したがって、耐圧の低下を
極力抑えるためには、ろ波中心線うねりＷｃａは１０μ
ｍ以下であるのがよい。The reason why the filtering center line waviness Wca of the surface on which the collector layer 9 and the like are formed is 10 μm or less will be described. In the above-described manufacturing process, when the base layer 2 is polished to a predetermined thickness after the emitter electrode 5 is formed, a step or the like occurs on the polished surface according to a pattern such as a step on the side where the emitter electrode 5 is formed. . FIG. 10 is a characteristic diagram showing an experimental result obtained by examining the relationship between the filtering center line undulation of the base layer 2 and the normalized withstand voltage in the IGBT having the configuration shown in FIG. It can be seen from the drawing that the variation in the thickness of the base layer 2, that is, the filtering voltage drop rate is small when the filtering center line waviness Wca is 10 μm or less, but the breakdown voltage drops sharply when it exceeds 10 μm. Therefore, in order to minimize the decrease in withstand voltage, the filtering center line undulation Wca should be 10 μm.
m or less.
【００３３】また、イオン注入前にアンモニア過酸化水
素水等を用いた薬液洗浄をおこなう理由について説明す
る。図１１は、図１に示す構成のＩＧＢＴにおいてイオ
ン注入面に付着した０．３μｍ径より大きいパーティク
ルの数とＩＧＢＴの良品率との関係を調べた結果を示す
特性図である。同図から、パーティクルが少ないほど良
品率が高くなり、歩留りが向上するのがわかる。A description will be given of the reason for performing chemical cleaning using ammonia hydrogen peroxide solution or the like before ion implantation. FIG. 11 is a characteristic diagram showing the result of examining the relationship between the number of particles larger than 0.3 μm in diameter adhered to the ion-implanted surface and the yield of the IGBT in the IGBT having the configuration shown in FIG. From the figure, it can be seen that as the number of particles is smaller, the yield rate is higher and the yield is improved.
【００３４】図１２は、図１に示す構成のＩＧＢＴにお
いて各種洗浄処理とパーティクルの除去効果との関係を
調べた結果を示す特性図である。同図より、洗浄液とし
てたとえばアンモニア過酸化水素水を用いたもの（図１
２中にＳＣ１で示す）では、洗浄前のパーティクル数に
対する洗浄後のパーティクル数の割合がおおよそゼロで
あり、ほとんどのパーティクルが除去されたことがわか
る。したがって、ＩＧＢＴの良品率を１に近づけるため
には、洗浄液としてアンモニア過酸化水素水を用いるの
が有効である。FIG. 12 is a characteristic diagram showing the result of examining the relationship between various cleaning processes and the effect of removing particles in the IGBT having the structure shown in FIG. As shown in FIG. 1, a cleaning solution using, for example, ammonia hydrogen peroxide solution (FIG. 1)
2 is indicated by SC1), the ratio of the number of particles after cleaning to the number of particles before cleaning is approximately zero, indicating that most of the particles have been removed. Therefore, in order to make the non-defective IGBT rate close to 1, it is effective to use aqueous ammonia hydrogen peroxide as the cleaning liquid.
【００３５】また、図１２より、単なる水洗やＤＨＦ処
理に比べて、メガソニックを併用し、水素水とオゾン水
とからなる機能水を用いてウエハ面を洗浄する超音波洗
浄法も有効であることがわかる。この超音波洗浄法にお
いても、スピン洗浄機を用いて被洗浄面のみ選択的に洗
浄をおこなう。上述したアンモニア過酸化水素水による
洗浄と、上述した超音波洗浄とを２回以上組み合わせて
おこなうようにしてもよい。なお、アンモニア過酸化水
素水によらず、パーティクル除去効果が高い洗浄液を用
いることもできる。Further, as shown in FIG. 12, the ultrasonic cleaning method of cleaning the wafer surface using functional water composed of hydrogen water and ozone water using megasonic is also effective as compared with simple water washing or DHF processing. You can see that. Also in this ultrasonic cleaning method, only the surface to be cleaned is selectively cleaned using a spin cleaning machine. The above-described cleaning with the ammonia hydrogen peroxide solution and the above-described ultrasonic cleaning may be performed two or more times in combination. Note that a cleaning liquid having a high particle removing effect can be used irrespective of the ammonia hydrogen peroxide solution.
【００３６】フィールドストップ層２４、コレクタ層９
および図示しないコンタクト層を形成するためのイオン
注入をおこなう際には、所望の飛程となるように加速エ
ネルギーとイオン注入角度を調節する。図１３は、リン
イオン、ボロンイオンまたはＢＦ2 +を注入する際の加速
エネルギーと飛程距離Ｒｐとの関係を示す特性図であ
る。同図より、ボロンは質量数が１１と軽いため、加速
エネルギーが低くても飛程距離Ｒｐは大きい。それに対
して、リンは質量数が３１であるため、同一の加速エネ
ルギーでもボロンの場合の２分の１〜３分の１程度の飛
程距離になる。さらに、ＢＦ2 +は質量数が４９であるた
め、同一の加速エネルギーでもボロンの場合の４分の１
程度の飛程距離である。Field stop layer 24, collector layer 9
When performing ion implantation for forming a contact layer (not shown), the acceleration energy and the ion implantation angle are adjusted so as to obtain a desired range. FIG. 13 is a characteristic diagram showing the relationship between the acceleration energy and the range Rp when implanting phosphorus ions, boron ions, or BF 2 + . As can be seen from the figure, since boron has a light mass number of 11, the range Rp is large even if the acceleration energy is low. On the other hand, since phosphorus has a mass number of 31, it has a range of about one-half to one-half that of boron even with the same acceleration energy. Furthermore, since BF 2 + has a mass number of 49, it is one-fourth that of boron even with the same acceleration energy.
Range.
【００３７】また、図１４は、加速エネルギー１００ｋ
ｅＶでボロンイオンを注入する際のイオン注入角と飛程
距離Ｒｐとの関係を示す特性図である。同図より、イオ
ン注入角度を変えることによって、Ｓｉの結晶方位との
関係から飛程距離Ｒｐを制御することが可能であること
がわかる。したがって、上述した製造プロセスを実施す
るにあたっては、これらの加速エネルギーやイオン注入
角度と飛程距離との関係に基づいて、適切な注入条件を
導出すればよい。FIG. 14 shows an acceleration energy of 100 k.
FIG. 4 is a characteristic diagram showing a relationship between an ion implantation angle and a range Rp when boron ions are implanted at eV. From the figure, it can be seen that the range Rp can be controlled by changing the ion implantation angle from the relationship with the crystal orientation of Si. Therefore, in performing the above-described manufacturing process, appropriate implantation conditions may be derived based on the acceleration energy, the relationship between the ion implantation angle, and the range.
【００３８】つぎに、ボロンイオンを室温よりも低温で
注入する理由について説明する。図１５は、種々のウエ
ハ温度でボロンイオンを注入し（加速エネルギー：５０
ｋｅＶ、ドーズ量：１×１０15ｃｍ-2）、６０分間のア
ニールをおこなった場合の熱処理温度と活性化率との関
係を示す特性図である。同図から、熱処理温度が高くな
ると活性化率が高くなることと、ボロンの場合、室温以
上の温度でイオン注入をおこなった後アニールで活性化
させたものよりも、室温よりも低いたとえば８０Ｋでイ
オン注入をおこなった後アニールで活性化させたものの
ほうが活性化率が一桁以上も高いことがわかる。Next, the reason for implanting boron ions at a temperature lower than room temperature will be described. FIG. 15 shows that boron ions are implanted at various wafer temperatures (acceleration energy: 50).
FIG. 9 is a characteristic diagram showing a relationship between a heat treatment temperature and an activation rate when annealing is performed for 60 minutes at keV, a dose amount of 1 × 10 15 cm −2 ). The figure shows that the activation rate increases as the heat treatment temperature increases, and that in the case of boron, for example, at 80K, which is lower than room temperature, than the ion implantation performed at a temperature higher than room temperature and then activated by annealing. It can be seen that the activation rate by annealing after the ion implantation is higher by one digit or more.
【００３９】図１に示す構成のＩＧＢＴでは、素子の耐
圧が高くなるに連れてフィールドストップ層２４へのリ
ンのトータルドーズ量が多くなる。上述したようにコレ
クタ層９の不純物濃度はフィールドストップ層２４の不
純物濃度よりも高くなければならないので、リンのトー
タルドーズ量を多くすると、それに伴ってコレクタ層９
へのボロンのトータルドーズ量も多くする必要がある。
しかし、注入可能なボロンイオンの量にも限界があり、
またエミッタ電極５の溶融やコンタクト抵抗の増大を防
ぐために熱処理温度にも５５０℃程度の上限がある。こ
れらの点から、ボロンのイオン注入を低温、たとえば８
０Ｋでおこなうことは、熱処理温度が４００℃〜５５０
℃でも活性化率が１５％〜６０％であるため、コレクタ
層９へのイオンの注入量を増やさずに、かつ熱処理温度
を上げずに、コレクタ層９のボロンの濃度を上げるのに
有効である。In the IGBT having the structure shown in FIG. 1, the total dose of phosphorus to the field stop layer 24 increases as the breakdown voltage of the element increases. As described above, the impurity concentration of the collector layer 9 must be higher than the impurity concentration of the field stop layer 24. Therefore, if the total dose of phosphorus is increased, the collector layer 9
It is also necessary to increase the total dose of boron to the substrate.
However, the amount of implantable boron ions is limited,
Further, there is an upper limit of about 550 ° C. for the heat treatment temperature in order to prevent melting of the emitter electrode 5 and increase in contact resistance. From these points, boron ion implantation is performed at a low temperature, for example, 8
What is performed at 0 K is that the heat treatment temperature is 400 ° C. to 550
Since the activation rate is 15% to 60% even at ℃, it is effective to increase the boron concentration of the collector layer 9 without increasing the ion implantation amount into the collector layer 9 and without increasing the heat treatment temperature. is there.
【００４０】つぎに、フィールドストップ層２４および
コレクタ層９を形成するためにリンイオンおよびボロン
イオンを注入した後におこなう熱処理の温度が３００℃
以上５５０℃以下の温度である理由には、上述したエミ
ッタ電極５の溶融やコンタクト抵抗の増大を防ぐためと
いう以外に、つぎのような理由もある。すなわち、上記
上限値については、ボロンの濃度がリンの濃度よりも高
くなるようにするためにリンの活性化率を最大でも１５
％程度に抑えるためである。図１６は、リンおよびボロ
ンについて拡散炉熱処理における熱処理温度と活性化率
との関係を示す特性図である。同図より、熱処理温度が
５５０℃以下であればリンの活性化率は１５％以下であ
ることがわかる。上記下限値については、それよりも低
温ではリンが活性化しないからである。Next, the temperature of the heat treatment performed after implanting phosphorus ions and boron ions to form the field stop layer 24 and the collector layer 9 is 300 ° C.
The reason why the temperature is not higher than 550 ° C. is to prevent the above-mentioned melting of the emitter electrode 5 and increase of the contact resistance, in addition to the following reasons. That is, regarding the upper limit, the activation rate of phosphorus is set to at most 15 so that the concentration of boron is higher than the concentration of phosphorus.
%. FIG. 16 is a characteristic diagram showing the relationship between the heat treatment temperature and the activation rate in the diffusion furnace heat treatment for phosphorus and boron. From the figure, it is understood that the activation rate of phosphorus is 15% or less when the heat treatment temperature is 550 ° C. or less. This is because phosphorus is not activated at lower temperatures.
【００４１】拡散炉を用いる代わりに、熱処理をランプ
アニール法（ＲＴＡ処理）でおこなうこともできる。こ
の場合の熱処理温度は３００℃以上６００℃以下の範囲
である。その理由は、上述した拡散炉を用いた場合と同
様であるが、ＲＴＡ処理では６００℃でもリンの活性化
率は十数％程度であるため、熱処理温度の上限は６００
℃となる。図１７に、リンおよびボロンについてＲＴＡ
処理における熱処理温度と活性化率との関係を示す。Instead of using a diffusion furnace, the heat treatment can be performed by a lamp annealing method (RTA treatment). The heat treatment temperature in this case is in the range of 300 ° C. or more and 600 ° C. or less. The reason is the same as the case where the diffusion furnace described above is used. However, since the activation rate of phosphorus is about ten and several percent even at 600 ° C. in the RTA process, the upper limit of the heat treatment temperature is 600
° C. FIG. 17 shows RTA for phosphorus and boron.
The relationship between the heat treatment temperature and the activation rate in the treatment is shown.
【００４２】また、拡散炉を用いる代わりに、熱処理を
レーザーアニール法でおこなうこともできる。このとき
に用いるレーザー光線は、その波長が１５０ｎｍ以上１
０６０ｎｍ以下のものである。例として、たとえば波長
が２４８ｎｍのＫｒＦレーザー、波長が３０８ｎｍのＸ
ｅＣｌレーザー、波長が３５１ｎｍのＸｅＦレーザー、
波長が５３２ｎｍのＹＡＧレーザーの第２高調波、波長
が１０６０ｎｍのＹＡＧレーザーなどがある。また、照
射エネルギー密度は０．５Ｊ／ｃｍ2以上３Ｊ／ｃｍ2以
下である。照射エネルギー密度が３Ｊ／ｃｍ2以下であ
る理由は、これよりも照射エネルギー密度が高くなる
と、レーザー光線を照射した面、すなわちコレクタ層９
の中心線平均粗さが１μｍを超えてしまうからである。
中心線平均粗さが１μｍを超えるとリーク電流Ｉｒがミ
リアンペアオーダーになり（図９参照）、図９に関連し
て説明したように好ましくないからである。Further, instead of using the diffusion furnace, the heat treatment can be performed by a laser annealing method. The laser beam used at this time has a wavelength of 150 nm or more and 1
060 nm or less. For example, for example, a KrF laser having a wavelength of 248 nm, an Xr having a wavelength of 308 nm
eCl laser, XeF laser having a wavelength of 351 nm,
There are a second harmonic of a YAG laser having a wavelength of 532 nm, a YAG laser having a wavelength of 1060 nm, and the like. The irradiation energy density is 0.5 J / cm 2 or more and 3 J / cm 2 or less. The reason why the irradiation energy density is 3 J / cm 2 or less is that if the irradiation energy density is higher than this, the surface irradiated with the laser beam, that is, the collector layer 9
Is more than 1 μm.
If the center line average roughness exceeds 1 μm, the leak current Ir will be on the order of milliamps (see FIG. 9), which is not preferable as described with reference to FIG.
【００４３】図１８に、レーザーアニールにおける照射
エネルギー密度と中心線平均粗さとの関係を調べた結果
を示す。照射エネルギー密度が０．５Ｊ／ｃｍ2以上で
ある理由は、これよりも照射エネルギー密度が低いと、
注入したイオンがほとんど活性化しないからである。図
１９に、レーザーアニールにおける照射エネルギー密度
と不純物（ボロン）の活性化率との関係を調べた結果を
示す。FIG. 18 shows the result of examining the relationship between the irradiation energy density in laser annealing and the center line average roughness. The reason why the irradiation energy density is 0.5 J / cm 2 or more is that if the irradiation energy density is lower than this,
This is because the implanted ions are hardly activated. FIG. 19 shows the result of examining the relationship between the irradiation energy density and the activation rate of impurities (boron) in laser annealing.
【００４４】また、上述した拡散炉熱処理、ＲＴＡ処理
またはレーザーアニール処理を単独でおこなうだけでな
く、それらのうちのいずれか二つまたは三つを組み合わ
せて熱処理をおこなうようにしてもよい。図２０は、レ
ーザーアニール処理を単独でおこなった場合と、レーザ
ーアニール処理と拡散炉熱処理とを組み合わせた場合と
で、ボロンの活性化率を比較した結果を示す図である。
同図より、ＫｒＦレーザー（波長：２４８ｎｍ）、Ｘｅ
Ｃｌレーザー（波長：３０８ｎｍ）、ＸｅＦレーザー
（波長：３５１ｎｍ）、ＹＡＧレーザー（波長：１０６
０ｎｍ）のいずれにおいても、レーザーアニール処理を
単独でおこなうよりも、レーザーアニール処理と拡散炉
熱処理とを組み合わせたほうが活性化率が高いことがわ
かる。In addition to the diffusion furnace heat treatment, the RTA treatment, or the laser annealing treatment described above, the heat treatment may be performed by combining any two or three of them. FIG. 20 is a diagram showing the results of comparing the activation rates of boron in the case where laser annealing is performed alone and in the case where laser annealing and diffusion furnace heat treatment are combined.
From the figure, KrF laser (wavelength: 248 nm), Xe
Cl laser (wavelength: 308 nm), XeF laser (wavelength: 351 nm), YAG laser (wavelength: 106 nm)
0 nm), the activation rate is higher when laser annealing and diffusion furnace heat treatment are combined than when laser annealing is performed alone.
【００４５】図１に示す構成のＩＧＢＴでは、その特性
はコレクタ層９からのホールの注入量によって決まるた
め、コレクタ層９のボロン量を制御する必要がある。コ
レクタ層９の表面粗さができるだけ小さくなるような条
件でボロンの活性化をおこなう場合、レーザーアニール
処理と拡散炉熱処理との組み合わせによって活性化率が
上がるので、コレクタ−エミッタ間飽和電圧ＶCE（ｓａ
ｔ）の特性を容易に制御することができる。なお、図２
０は、照射エネルギー密度を１．３Ｊ／ｃｍ2とし、拡
散炉熱処理温度を４００℃として得られた結果である。In the IGBT having the structure shown in FIG. 1, its characteristics are determined by the amount of holes injected from the collector layer 9, so that the amount of boron in the collector layer 9 needs to be controlled. When activating boron under the condition that the surface roughness of the collector layer 9 is as small as possible, the activation rate is increased by a combination of laser annealing and diffusion furnace heat treatment, so that the collector-emitter saturation voltage V CE ( sa
The characteristic of t) can be easily controlled. Note that FIG.
0 is a result obtained by setting the irradiation energy density to 1.3 J / cm 2 and setting the diffusion furnace heat treatment temperature to 400 ° C.
【００４６】つぎに、コレクタ電極１０として、半導体
と接する部分をアルミニウムまたは白金で構成する理由
について説明する。図２１は、コレクタ電極材料（Ａ
ｌ、Ｐｔ、Ｔｉ）のバリアハイトφBnとオン電圧との関
係を示す特性図である。同図から、アルミニウムと白金
は、チタンに比べてｎ型の半導体に対するバリアハイト
が高い、換言すればｐ型の半導体に対するバリアハイト
が低く、オン電圧が低いことがわかる。Next, the reason why the collector electrode 10 is made of aluminum or platinum for the portion in contact with the semiconductor will be described. FIG. 21 shows a collector electrode material (A
FIG. 4 is a characteristic diagram showing a relationship between a barrier height φ Bn of ( l, Pt, Ti) and an ON voltage. From the figure, it can be seen that aluminum and platinum have a higher barrier height with respect to an n-type semiconductor than titanium, in other words, a lower barrier height with respect to a p-type semiconductor, and a lower on-state voltage.
【００４７】図１に示す構成のＩＧＢＴではコレクタ層
９や図示しないコンタクト層の不純物濃度が低いため、
チタンとの接触ではバリアハイトが高すぎてしまうの
で、アルミニウムまたは白金を用いる必要がある。ま
た、アルミニウムまたは白金の厚さが０．３μｍ以上で
ある理由は、それよりも薄いとオン電圧が高くなるから
である。図２２に、コレクタ電極材料（Ａｌ）の膜厚と
オン電圧との関係を調べた結果を示す。アルミニウムの
膜厚が０．５μｍ以上ではオン電圧は１．７Ｖ〜１．８
Ｖの間に収束する。したがって、アルミニウムや白金の
膜厚の上限を特に設ける必要はないが、たとえばコスト
や積層時間等の関係や、あまり厚すぎると反りが生じる
おそれがあるなどの関係から、特に限定しないがたとえ
ば数μｍ以下、たとえば１μｍ以下であるのが適当であ
る。In the IGBT having the structure shown in FIG. 1, since the collector layer 9 and the contact layer (not shown) have low impurity concentrations,
Aluminum or platinum must be used because contact with titanium results in too high a barrier height. The reason why the thickness of aluminum or platinum is 0.3 μm or more is that if it is thinner than that, the on-state voltage increases. FIG. 22 shows the result of examining the relationship between the film thickness of the collector electrode material (Al) and the ON voltage. When the film thickness of aluminum is 0.5 μm or more, the ON voltage is 1.7 V to 1.8 V.
V converges. Therefore, it is not necessary to particularly set the upper limit of the film thickness of aluminum or platinum, but it is not particularly limited, for example, several μm, for example, from the viewpoint of cost, lamination time, and the like, and if the thickness is too large, warpage may occur. In the following, for example, it is appropriate to be 1 μm or less.
【００４８】図２３は、本発明にかかる半導体装置の製
造方法により製造される半導体装置の他の例を示す縦断
面図である。この半導体装置はトレンチゲート構造のＩ
ＧＢＴであり、たとえばＳｉのＦＺウエハよりなるｎ型
半導体基板１をベース層２とする。そのベース層２の表
面側にｐ型のチャネル拡散領域３が形成されている。チ
ャネル拡散領域３内にはｎ型のエミッタ拡散領域４が形
成されている。チャネル拡散領域３の中央部にはエミッ
タ拡散領域４を貫通する溝が形成されており、その溝の
内面を覆うゲート絶縁膜６を介して溝内にゲート電極７
が設けられている。FIG. 23 is a longitudinal sectional view showing another example of a semiconductor device manufactured by the method of manufacturing a semiconductor device according to the present invention. This semiconductor device has a trench gate structure I
The base layer 2 is a GBT, for example, an n-type semiconductor substrate 1 made of a Si FZ wafer. A p-type channel diffusion region 3 is formed on the surface side of the base layer 2. An n-type emitter diffusion region 4 is formed in the channel diffusion region 3. A groove penetrating the emitter diffusion region 4 is formed at the center of the channel diffusion region 3, and a gate electrode 7 is formed in the groove via a gate insulating film 6 covering the inner surface of the groove.
Is provided.
【００４９】エミッタ電極５はチャネル拡散領域３およ
びエミッタ拡散領域４に電気的に接続するとともに、絶
縁膜８によりゲート電極７から絶縁されている。ベース
層２の裏面側にはフィールドストップ層２４が浅く形成
されている。また、ベース層２の裏面側には、フィール
ドストップ層２４よりも浅いｐ型のコレクタ層９が形成
されている。コレクタ電極１０はコレクタ層９の表面に
形成されている。The emitter electrode 5 is electrically connected to the channel diffusion region 3 and the emitter diffusion region 4, and is insulated from the gate electrode 7 by the insulating film 8. The field stop layer 24 is formed shallowly on the back side of the base layer 2. On the back side of the base layer 2, a p-type collector layer 9 shallower than the field stop layer 24 is formed. Collector electrode 10 is formed on the surface of collector layer 9.
【００５０】図２３に示す構成のＩＧＢＴは、図１に示
す構成のＩＧＢＴがプレーナーゲート構造であるのに対
して、トレンチゲート構造である点が異なるだけであ
る。したがって、図２３に示す構成のＩＧＢＴにおい
て、フィールドストップ層２４の厚さＸｆｓ−Ｘｊは
０．５μｍ以上３μｍ以下である。The IGBT having the structure shown in FIG. 23 is different from the IGBT having the structure shown in FIG. 1 only in that the IGBT has a trench gate structure while having a planar gate structure. Therefore, in the IGBT having the configuration shown in FIG. 23, thickness Xfs-Xj of field stop layer 24 is 0.5 μm or more and 3 μm or less.
【００５１】つぎに、図２３に示す構成のＩＧＢＴの製
造プロセスについて図２４〜図２９を参照しながら説明
する。まず、たとえば比抵抗が６０ΩｃｍのＦＺウエハ
よりなる半導体基板１の一方の主面に、チャネル拡散領
域３を形成するためにボロンイオンをイオン注入し、そ
の後フォトリソグラフィ技術およびエッチングにより溝
を形成する。ここまでの状態が図２４に示されている。Next, a manufacturing process of the IGBT having the structure shown in FIG. 23 will be described with reference to FIGS. First, boron ions are ion-implanted into one main surface of a semiconductor substrate 1 made of, for example, an FZ wafer having a specific resistance of 60 Ωcm to form a channel diffusion region 3, and then a groove is formed by photolithography and etching. The state so far is shown in FIG.
【００５２】つづいて、ゲート絶縁膜６を積層し、さら
にその上にゲート電極７となるポリシリコンを積層させ
る。そして、エッチングにより溝内にのみゲート絶縁膜
６およびゲート電極７を残す。つづいて、フォトレジス
トを被着させ、それをパターニングしてエミッタ拡散領
域４に対応する領域に窓を開ける。そして、残ったレジ
スト３２をマスクとしてイオン注入法によりチャネル拡
散領域３にヒ素イオンを打ち込む。ここまでの状態が図
２５に示されている。Subsequently, a gate insulating film 6 is stacked, and further, polysilicon serving as a gate electrode 7 is stacked thereon. Then, the gate insulating film 6 and the gate electrode 7 are left only in the trenches by etching. Subsequently, a photoresist is deposited and patterned to open a window in the region corresponding to the emitter diffusion region 4. Then, arsenic ions are implanted into the channel diffusion region 3 by ion implantation using the remaining resist 32 as a mask. The state up to this point is shown in FIG.
【００５３】レジスト３２を除去した後、熱処理により
イオン注入による損傷の回復とともに注入イオンの活性
化をおこない、チャネル拡散領域３およびエミッタ拡散
領域４を形成する。しかる後、絶縁膜８を積層し、それ
をエッチングしてゲート電極７を覆うとともにチャネル
拡散領域３およびエミッタ拡散領域４の一部を露出さ
せ、その上にエミッタ電極５を積層する。ここまでの状
態が図２６に示されている。After the resist 32 is removed, damage due to ion implantation is recovered by heat treatment and the implanted ions are activated to form a channel diffusion region 3 and an emitter diffusion region 4. Thereafter, the insulating film 8 is laminated, and is etched to cover the gate electrode 7 while exposing a part of the channel diffusion region 3 and the emitter diffusion region 4, and the emitter electrode 5 is laminated thereon. The state so far is shown in FIG.
【００５４】これ以降は、上述したプレーナーゲート構
造のＩＧＢＴと同様である。すなわち、図２７に示すよ
うに、ウエハを厚さ１２０μｍまで研磨し、たとえばア
ンモニア過酸化水素水でウエハの研磨面のみ選択的に洗
浄をおこなった後、フィールドストップ層２４を形成す
るため、イオン注入法によりリンイオンを打ち込む。研
磨の際、その研磨した面の中心線平均粗さＲａが１μｍ
以下であり、かつろ波中心線うねりＷｃａが１０μｍ以
下となるようにする。The subsequent steps are the same as those of the above-described IGBT having the planar gate structure. That is, as shown in FIG. 27, the wafer is polished to a thickness of 120 μm, and only the polished surface of the wafer is selectively washed with, for example, ammonia hydrogen peroxide solution. Phosphorus ions are implanted by the method. During polishing, the center line average roughness Ra of the polished surface is 1 μm
And the filter wave center line undulation Wca is set to 10 μm or less.
【００５５】つづいて、図２８に示すように、コレクタ
層９および図示しないコンタクト層を形成するため、イ
オン注入法によりリンイオンよりも短い飛程となるよう
に、ボロンイオンを打ち込む。その際、ウエハ温度を室
温よりも低温にしてボロンイオンを注入する。その後、
図２９に示すように、３００℃以上５５０℃以下の温度
で拡散炉熱処理をおこない、フィールドストップ層２４
およびコレクタ層９を形成する。そして、スパッタリン
グ法などにより、コレクタ層９の表面にコレクタ電極１
０を被着させるが、その際、最初にアルミニウムまたは
白金を０．３μｍ以上、たとえば１μｍ以下の厚さで積
層させる。このようにして、図２３に示す構成のＩＧＢ
Ｔができあがる。Then, as shown in FIG. 28, in order to form a collector layer 9 and a contact layer (not shown), boron ions are implanted by ion implantation so as to have a shorter range than phosphorus ions. At this time, boron ions are implanted at a wafer temperature lower than room temperature. afterwards,
As shown in FIG. 29, a diffusion furnace heat treatment is performed at a temperature of not less than 300 ° C. and not more than 550 ° C.
And a collector layer 9 is formed. Then, the collector electrode 1 is formed on the surface of the collector layer 9 by a sputtering method or the like.
In this case, aluminum or platinum is first laminated with a thickness of 0.3 μm or more, for example, 1 μm or less. Thus, the IGB having the configuration shown in FIG.
T is completed.
【００５６】図２３に示す構成のＩＧＢＴの製造プロセ
スにおいて、コレクタ層９側の構造を形成するプロセス
は、図１に示す構成のＩＧＢＴのコレクタ層９側の構造
を形成するプロセスと同じである。したがって、図９〜
図２２に関連して説明した内容は、図２３に示す構成の
ＩＧＢＴの製造プロセスにおいてもそのままあてはま
る。In the manufacturing process of the IGBT having the structure shown in FIG. 23, the process of forming the structure on the collector layer 9 side is the same as the process of forming the structure on the collector layer 9 side of the IGBT having the structure shown in FIG. Therefore, FIG.
The contents described in connection with FIG. 22 also apply to the manufacturing process of the IGBT having the configuration shown in FIG.
【００５７】上述した実施の形態によれば、フィールド
ストップ層２４とコレクタ層９をイオン注入法により形
成するため、ノンパンチスルー型のＩＧＢＴのようにＦ
Ｚウエハ等の安価なウエハを用いてＩＧＢＴを歩留りよ
く製造することができる。また、フィールドストップ層
２４を設けることにより、ベース層２の厚さがパンチス
ルー型のＩＧＢＴと同程度のＩＧＢＴを製造することが
できる。したがって、ノンパンチスルー型と同程度に安
価であり、かつパンチスルー型のＩＧＢＴと同程度に低
損失なＩＧＢＴが得られる。According to the above-described embodiment, since the field stop layer 24 and the collector layer 9 are formed by the ion implantation method, the field stop layer 24 and the collector layer 9 are formed like a non-punch-through IGBT.
IGBTs can be manufactured with good yield using inexpensive wafers such as Z wafers. Further, by providing the field stop layer 24, it is possible to manufacture an IGBT in which the thickness of the base layer 2 is substantially the same as that of a punch-through IGBT. Therefore, an IGBT that is as inexpensive as the non-punch-through type and as low in loss as the punch-through IGBT can be obtained.
【００５８】以上において本発明は、種々変更可能であ
る。たとえば、フィールドストップ層２４、コレクタ層
９およびコンタクト層を形成する際に、それぞれのイオ
ン注入をおこなった後にその都度熱処理をおこなうよう
にしてもよい。また、フィールドストップ層２４、コレ
クタ層９およびコンタクト層を形成するためのイオン注
入後におこなう熱処理として、ＥＢアニール法やマイク
ロ波アニール法などを用いてもよいし、これらの熱処理
と上述した拡散炉熱処理法やＲＴＡ処理法やレーザーア
ニール処理とを組み合わせてもよい。また、本発明にか
かる製造方法は、耐圧クラスが６００Ｖ、９００Ｖ、１
２００Ｖ、１４００Ｖ、１８００Ｖ、２０００Ｖ、２５
００ＶなどのＩＧＢＴの製造に適用できる。In the above, the present invention can be variously modified. For example, when forming the field stop layer 24, the collector layer 9, and the contact layer, a heat treatment may be performed after each ion implantation. As the heat treatment performed after the ion implantation for forming the field stop layer 24, the collector layer 9, and the contact layer, an EB annealing method, a microwave annealing method, or the like may be used. Method, RTA processing, or laser annealing. Further, in the manufacturing method according to the present invention, the withstand voltage class is 600V, 900V, 1V.
200V, 1400V, 1800V, 2000V, 25
It can be applied to the manufacture of IGBT such as 00V.
【００５９】[0059]
【発明の効果】本発明によれば、フィールドストップ層
となる不純物拡散層とコレクタ層をイオン注入法により
形成するため、ノンパンチスルー型のＩＧＢＴのように
ＦＺウエハ等の安価なウエハを用いてＩＧＢＴを歩留り
よく製造することができる。また、フィールドストップ
層を設けることにより、ベース層の厚さがパンチスルー
型のＩＧＢＴと同程度のＩＧＢＴを製造することができ
る。したがって、ノンパンチスルー型と同程度に安価で
あり、かつパンチスルー型のＩＧＢＴと同程度に低損失
なＩＧＢＴを構成する半導体装置が得られる。According to the present invention, since the impurity diffusion layer serving as the field stop layer and the collector layer are formed by ion implantation, an inexpensive wafer such as an FZ wafer such as a non-punch-through IGBT is used. IGBTs can be manufactured with good yield. In addition, by providing the field stop layer, an IGBT having a base layer having a thickness similar to that of a punch-through IGBT can be manufactured. Therefore, it is possible to obtain a semiconductor device that constitutes an IGBT that is as inexpensive as a non-punch-through IGBT and as low in loss as a punch-through IGBT.
【図１】本発明にかかる半導体装置の製造方法により製
造される半導体装置の一例を示す縦断面図である。FIG. 1 is a longitudinal sectional view showing an example of a semiconductor device manufactured by a method of manufacturing a semiconductor device according to the present invention.
【図２】図１に示す構成のＩＧＢＴのコレクタ層付近の
不純物プロファイルを示す図である。FIG. 2 is a diagram showing an impurity profile near a collector layer of the IGBT having the configuration shown in FIG. 1;
【図３】図１に示す構成のＩＧＢＴの製造プロセスを説
明するためにＩＧＢＴの製造途中の断面構造を示す縦断
面図である。FIG. 3 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the course of manufacture for explaining a manufacturing process of the IGBT having the configuration shown in FIG. 1;
【図４】図１に示す構成のＩＧＢＴの製造プロセスを説
明するためにＩＧＢＴの製造途中の断面構造を示す縦断
面図である。FIG. 4 is a vertical cross-sectional view showing a cross-sectional structure of the IGBT in the course of manufacturing for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 1;
【図５】図１に示す構成のＩＧＢＴの製造プロセスを説
明するためにＩＧＢＴの製造途中の断面構造を示す縦断
面図である。FIG. 5 is a longitudinal sectional view illustrating a cross-sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration illustrated in FIG. 1;
【図６】図１に示す構成のＩＧＢＴの製造プロセスを説
明するためにＩＧＢＴの製造途中の断面構造を示す縦断
面図である。FIG. 6 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the course of manufacturing to explain a manufacturing process of the IGBT having the configuration shown in FIG. 1;
【図７】図１に示す構成のＩＧＢＴの製造プロセスを説
明するためにＩＧＢＴの製造途中の断面構造を示す縦断
面図である。FIG. 7 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 1;
【図８】図１に示す構成のＩＧＢＴの製造プロセスを説
明するためにＩＧＢＴの製造途中の断面構造を示す縦断
面図である。8 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 1;
【図９】図１に示す構成のＩＧＢＴにおいてコレクタ層
の中心線平均粗さとリーク電流との関係を調べた実験結
果を示す特性図である。9 is a characteristic diagram showing an experimental result obtained by examining the relationship between the center line average roughness of the collector layer and the leak current in the IGBT having the configuration shown in FIG.
【図１０】図１に示す構成のＩＧＢＴにおいてベース層
のろ波中心線うねりと規格化耐圧との関係を調べた実験
結果を示す特性図である。FIG. 10 is a characteristic diagram showing an experimental result obtained by examining the relationship between the filtering center line undulation of the base layer and the normalized withstand voltage in the IGBT having the configuration shown in FIG.
【図１１】図１に示す構成のＩＧＢＴにおいてイオン注
入面に付着した０．３μｍ径より大きいパーティクルの
数とＩＧＢＴの良品率との関係を調べた結果を示す特性
図である。11 is a characteristic diagram showing the result of examining the relationship between the number of particles larger than 0.3 μm in diameter attached to the ion-implanted surface and the yield of the IGBT in the IGBT having the configuration shown in FIG.
【図１２】図１に示す構成のＩＧＢＴにおいて各種洗浄
処理とパーティクルの除去効果との関係を調べた結果を
示す特性図である。FIG. 12 is a characteristic diagram showing a result of examining a relationship between various cleaning processes and a particle removing effect in the IGBT having the configuration shown in FIG. 1;
【図１３】リンイオン、ボロンイオンまたはＢＦ2 +を注
入する際の加速エネルギーと飛程距離Ｒｐとの関係を示
す特性図である。FIG. 13 is a characteristic diagram showing the relationship between the acceleration energy and the range Rp when implanting phosphorus ions, boron ions, or BF 2 + .
【図１４】ボロンイオンを注入する際のイオン注入角度
と飛程距離Ｒｐとの関係を示す特性図である。FIG. 14 is a characteristic diagram illustrating a relationship between an ion implantation angle and a range Rp when boron ions are implanted.
【図１５】ボロンイオンの注入温度と熱処理温度と活性
化率との関係を示す特性図である。FIG. 15 is a characteristic diagram illustrating a relationship among a boron ion implantation temperature, a heat treatment temperature, and an activation rate.
【図１６】リンおよびボロンについて拡散炉熱処理にお
ける熱処理温度と活性化率との関係を示す特性図であ
る。FIG. 16 is a characteristic diagram showing a relationship between a heat treatment temperature and an activation rate in a diffusion furnace heat treatment for phosphorus and boron.
【図１７】リンおよびボロンについてＲＴＡ処理におけ
る熱処理温度と活性化率との関係を示す特性図である。FIG. 17 is a characteristic diagram showing a relationship between a heat treatment temperature and an activation rate in RTA processing for phosphorus and boron.
【図１８】レーザーアニールにおける照射エネルギー密
度と中心線平均粗さとの関係を調べた結果を示す特性図
である。FIG. 18 is a characteristic diagram showing a result of examining a relationship between irradiation energy density and center line average roughness in laser annealing.
【図１９】レーザーアニールにおける照射エネルギー密
度と不純物ボロンの活性化率との関係を調べた結果を示
す特性図である。FIG. 19 is a characteristic diagram showing the result of examining the relationship between the irradiation energy density and the activation rate of impurity boron in laser annealing.
【図２０】レーザーアニール処理を単独でおこなった場
合と、レーザーアニール処理と拡散炉熱処理とを組み合
わせた場合とで、ボロンの活性化率を比較した結果を示
す図である。FIG. 20 is a diagram showing the results of comparing the activation rates of boron in a case where laser annealing is performed alone and in a case where laser annealing and diffusion furnace heat treatment are combined.
【図２１】コレクタ電極材料のバリアハイトφBnとオン
電圧との関係を調べた結果を示す特性図である。FIG. 21 is a characteristic diagram showing a result of examining a relationship between a barrier height φ Bn of a collector electrode material and an ON voltage.
【図２２】コレクタ電極材料（Ａｌ）の膜厚とオン電圧
との関係を調べた結果を示す特性図である。FIG. 22 is a characteristic diagram showing a result of examining a relationship between a film thickness of a collector electrode material (Al) and an on-state voltage.
【図２３】本発明にかかる製造方法によって製造される
半導体装置の他の例を示す縦断面図である。FIG. 23 is a longitudinal sectional view showing another example of the semiconductor device manufactured by the manufacturing method according to the present invention.
【図２４】図２３に示す構成のＩＧＢＴの製造プロセス
を説明するためにＩＧＢＴの製造途中の断面構造を示す
縦断面図である。24 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 23;
【図２５】図２３に示す構成のＩＧＢＴの製造プロセス
を説明するためにＩＧＢＴの製造途中の断面構造を示す
縦断面図である。25 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 23;
【図２６】図２３に示す構成のＩＧＢＴの製造プロセス
を説明するためにＩＧＢＴの製造途中の断面構造を示す
縦断面図である。FIG. 26 is a longitudinal sectional view showing a sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 23;
【図２７】図２３に示す構成のＩＧＢＴの製造プロセス
を説明するためにＩＧＢＴの製造途中の断面構造を示す
縦断面図である。FIG. 27 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the process of manufacturing for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 23;
【図２８】図２３に示す構成のＩＧＢＴの製造プロセス
を説明するためにＩＧＢＴの製造途中の断面構造を示す
縦断面図である。FIG. 28 is a longitudinal sectional view showing a cross-sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 23;
【図２９】図２３に示す構成のＩＧＢＴの製造プロセス
を説明するためにＩＧＢＴの製造途中の断面構造を示す
縦断面図である。FIG. 29 is a longitudinal sectional view showing a sectional structure of the IGBT in the course of manufacture for explaining the manufacturing process of the IGBT having the configuration shown in FIG. 23;
【図３０】従来のＩＧＢＴの構成を示す縦断面図であ
る。FIG. 30 is a longitudinal sectional view showing a configuration of a conventional IGBT.
【図３１】従来のＩＧＢＴの構成を示す縦断面図であ
る。FIG. 31 is a longitudinal sectional view showing a configuration of a conventional IGBT.
【図３２】従来のＩＧＢＴの構成を示す縦断面図であ
る。FIG. 32 is a longitudinal sectional view showing a configuration of a conventional IGBT.
【図３３】従来のＩＧＢＴの構成を示す縦断面図であ
る。FIG. 33 is a longitudinal sectional view showing a configuration of a conventional IGBT.
１ 半導体基板 ２ ベース層 ３ チャネル拡散領域 ４ エミッタ拡散領域 ５ エミッタ電極 ６ ゲート絶縁膜 ７ ゲート電極 ８ 絶縁膜 ９ コレクタ層 １０ コレクタ電極 ２４ フィールドストップ層（不純物拡散層） Reference Signs List 1 semiconductor substrate 2 base layer 3 channel diffusion region 4 emitter diffusion region 5 emitter electrode 6 gate insulating film 7 gate electrode 8 insulating film 9 collector layer 10 collector electrode 24 field stop layer (impurity diffusion layer)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 桐沢 光明 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 吉村 尚 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Mitsuaki Kirisawa 1-1 Tanabe Nitta, Kawasaki-ku, Kawasaki City, Kanagawa Prefecture Inside Fuji Electric Co., Ltd. (72) Inventor Takashi Yoshimura 1st Tanabe Nitta, Kawasaki-ku, Kawasaki City, Kanagawa Prefecture No. 1 Fuji Electric Co., Ltd.
Claims (18)
体基板をベース層とし、前記半導体基板の一方の主面側
にｐ型のチャネル拡散領域、ｎ型のエミッタ拡散領域、
エミッタ電極、ゲート絶縁膜およびゲート電極を形成
し、かつ前記半導体基板の他方の主面側にｐ型のコレク
タ層およびコレクタ電極を形成してなる半導体装置を製
造するにあたって、 前記半導体基板の一方の主面側に前記チャネル拡散領
域、前記エミッタ拡散領域、前記エミッタ電極、前記ゲ
ート絶縁膜および前記ゲート電極を形成する工程と、 前記半導体基板の他方の主面側にリンイオンを浅く注入
した後、それよりもさらに浅くボロンイオンを注入し、
熱処理をおこなうことによって、前記ベース層よりも不
純物濃度が高いｎ型の不純物拡散層を、当該不純物拡散
層の不純物濃度が前記ベース層の不純物濃度の２倍とな
る位置をＸｆｓとし、当該不純物拡散層と前記コレクタ
層との接合位置をＸｊとしたときに、Ｘｆｓ−Ｘｊが
０．５μｍ以上３μｍ以下の範囲となるように形成する
とともに、前記不純物拡散層よりも浅いｐ型のコレクタ
層を形成する工程と、 前記コレクタ層の表面にコレクタ電極を形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。An n-type semiconductor substrate having a uniform resistance in a thickness direction as a base layer, and a p-type channel diffusion region, an n-type emitter diffusion region on one main surface side of the semiconductor substrate;
In manufacturing a semiconductor device in which an emitter electrode, a gate insulating film and a gate electrode are formed, and a p-type collector layer and a collector electrode are formed on the other main surface side of the semiconductor substrate, one of the semiconductor substrates Forming the channel diffusion region, the emitter diffusion region, the emitter electrode, the gate insulating film, and the gate electrode on the main surface side; and implanting phosphorus ions shallowly on the other main surface side of the semiconductor substrate. Implant boron ions even shallower than
By performing the heat treatment, an n-type impurity diffusion layer having an impurity concentration higher than that of the base layer is defined as Xfs at a position where the impurity concentration of the impurity diffusion layer is twice the impurity concentration of the base layer. When the junction position between the layer and the collector layer is Xj, Xfs-Xj is formed in a range of 0.5 μm or more and 3 μm or less, and a p-type collector layer shallower than the impurity diffusion layer is formed. And a step of forming a collector electrode on the surface of the collector layer.
コレクタ層よりもさらに浅くなるようにボロンイオンま
たはＢＦ2 +を注入することによって前記コレクタ電極に
対して低抵抗で接触するコンタクト層を形成することを
特徴とする請求項１に記載の半導体装置の製造方法。2. Before forming the collector electrode, forming a contact layer having low resistance to the collector electrode by implanting boron ions or BF 2 + so as to be shallower than the collector layer. 2. The method for manufacturing a semiconductor device according to claim 1, wherein:
ながらボロンイオンの注入をおこなうことを特徴とする
請求項１または２に記載の半導体装置の製造方法。3. The method according to claim 1, wherein boron ions are implanted while keeping the semiconductor substrate at a temperature lower than room temperature.
下の温度でおこなう拡散炉熱処理であることを特徴とす
る請求項１〜３のいずれか一つに記載の半導体装置の製
造方法。4. The method according to claim 1, wherein the heat treatment is a diffusion furnace heat treatment performed at a temperature of 300 ° C. or more and 550 ° C. or less.
下の温度でおこなうＲＴＡ処理であることを特徴とする
請求項１〜３のいずれか一つに記載の半導体装置の製造
方法。5. The method of manufacturing a semiconductor device according to claim 1, wherein said heat treatment is an RTA process performed at a temperature of 300 ° C. or more and 600 ° C. or less.
ｎｍ以下の波長のレーザー光線を０．５Ｊ／ｃｍ2以上
３Ｊ／ｃｍ2以下の照射エネルギー密度で照射するレー
ザーアニールであることを特徴とする請求項１〜３のい
ずれか一つに記載の半導体装置の製造方法。6. The heat treatment is performed at 150 nm or more and 1060 or more.
4. The semiconductor device according to claim 1, wherein the laser annealing is performed by irradiating a laser beam having a wavelength of not more than nm with an irradiation energy density of not less than 0.5 J / cm 2 and not more than 3 J / cm 2. Manufacturing method.
下の温度でおこなう拡散炉熱処理、３００℃以上６００
℃以下の温度でおこなうＲＴＡ処理、および１５０ｎｍ
以上１０６０ｎｍ以下の波長のレーザー光線を０．５Ｊ
／ｃｍ2以上３Ｊ／ｃｍ2以下の照射エネルギー密度で照
射するレーザーアニールのうちの、いずれか二つまたは
三つの組み合わせであることを特徴とする請求項１〜３
のいずれか一つに記載の半導体装置の製造方法。7. The heat treatment in a diffusion furnace performed at a temperature of 300 ° C. to 550 ° C.
RTA treatment at a temperature of 150 ° C. or less, and 150 nm
A laser beam having a wavelength of 1060 nm or more and 0.5 J
4. A combination of any two or three of laser annealing performed at an irradiation energy density of not less than 3 J / cm 2 and not more than 3 J / cm 2.
The method of manufacturing a semiconductor device according to any one of.
イオンを注入する前に当該主面の中心線平均粗さＲａが
１μｍ以下となるように研磨をおこなうことを特徴とす
る請求項１〜７のいずれか一つに記載の半導体装置の製
造方法。8. The semiconductor device according to claim 1, wherein before the impurity ions are implanted into the other main surface of the semiconductor substrate, polishing is performed so that the center line average roughness Ra of the main surface becomes 1 μm or less. 8. The method of manufacturing a semiconductor device according to any one of items 7 to 7.
イオンを注入する前に当該主面のろ波中心線うねりＷｃ
ａが１０μｍ以下となるように研磨をおこなうことを特
徴とする請求項１〜８のいずれか一つに記載の半導体装
置の製造方法。9. Before the impurity ions are implanted into the other main surface of the semiconductor substrate, a filtering center line undulation Wc of the main surface is implanted.
9. The method of manufacturing a semiconductor device according to claim 1, wherein polishing is performed so that a is 10 μm or less.
物イオンを注入する前に当該主面にのみ選択的に薬液洗
浄処理をおこなうことを特徴とする請求項１〜９のいず
れか一つに記載の半導体装置の製造方法。10. The method according to claim 1, wherein a chemical cleaning process is selectively performed only on the main surface of the semiconductor substrate before impurity ions are implanted into the other main surface. 13. The method for manufacturing a semiconductor device according to item 5.
モニア過酸化水素水であることを特徴とする請求項１０
に記載の半導体装置の製造方法。11. The chemical solution used for the chemical solution cleaning process is an aqueous ammonia hydrogen peroxide solution.
13. The method for manufacturing a semiconductor device according to item 5.
物イオンを注入する前に当該主面のみを選択的に、メガ
ソニックを併用し、水素水とオゾン水とからなる機能水
を用いて洗浄することを特徴とする請求項１〜９のいず
れか一つに記載の半導体装置の製造方法。12. Before the impurity ions are implanted into the other main surface of the semiconductor substrate, only the main surface is selectively used by using megasonic and functional water consisting of hydrogen water and ozone water. The method for manufacturing a semiconductor device according to claim 1, wherein cleaning is performed.
物イオンを注入する前に、当該主面にのみ選択的に薬液
洗浄をおこなう処理と、当該主面のみを選択的に、メガ
ソニックを併用し、水素水とオゾン水とからなる機能水
を用いて洗浄する処理とを組み合わせておこなうことを
特徴とする請求項１〜９のいずれか一つに記載の半導体
装置の製造方法。13. A process of selectively performing chemical cleaning on only the main surface before implanting impurity ions into the other main surface side of the semiconductor substrate, and selectively performing megasonic cleaning on only the main surface. The method of manufacturing a semiconductor device according to claim 1, wherein the method is combined with a process of cleaning using functional water composed of hydrogen water and ozone water.
洗浄をおこなうことを特徴とする請求項１３に記載の半
導体装置の製造方法。14. The method of manufacturing a semiconductor device according to claim 13, wherein the chemical cleaning is performed using ammonia hydrogen peroxide solution.
部分はアルミニウムでできていることを特徴とする請求
項１〜１４のいずれか一つに記載の半導体装置の製造方
法。15. The method of manufacturing a semiconductor device according to claim 1, wherein a portion of said collector electrode in contact with a semiconductor is made of aluminum.
部分の前記アルミニウムの厚さは０．３μｍ以上である
ことを特徴とする請求項１５に記載の半導体装置の製造
方法。16. The method according to claim 15, wherein a thickness of the aluminum at a portion of the collector electrode contacting the semiconductor is 0.3 μm or more.
部分は白金でできていることを特徴とする請求項１〜１
４のいずれか一つに記載の半導体装置の製造方法。17. The semiconductor device according to claim 1, wherein a portion of said collector electrode in contact with said semiconductor is made of platinum.
5. The method for manufacturing a semiconductor device according to any one of 4.
部分の前記白金の厚さは０．３μｍ以上であることを特
徴とする請求項１７に記載の半導体装置の製造方法。18. The method according to claim 17, wherein a thickness of the platinum at a portion of the collector electrode in contact with the semiconductor is 0.3 μm or more.
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