JP2002313807A - Manufacturing method of semiconductor device - Google Patents
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特に半導体デバイスを作製する際のリソグラ
フィ工程において微細なゲートパターンを形成する半導
体装置の製造方法に関するものである。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device for forming a fine gate pattern in a lithography step in manufacturing a semiconductor device.
【０００２】[0002]
【従来の技術】ＩＣ（Integrated Circuit；集積回路）
等の半導体デバイスを製造する際に、露光装置を用いて
所定のマスクパターンを半導体ウェーハ上のレジスト材
料に転写し、レジスト転写パターンを形成するフォトリ
ソグラフィ工程が行われる。そして、近年の半導体デバ
イスの高性能化、高集積化に伴って、パターンの設計ル
ールが微細化してきている。特に、電界効果トランジス
タ（Field Effect Transistor、以下「ＦＥＴ」とい
う）を搭載したＩＣにおいては、ゲートパターンの設計
ルールの微細化が進展してきており、このような微細な
ゲートパターンを形成するためには、露光波長から決定
される理論的な解像限界の近傍におけるリソグラフィ工
程が要求されるようになってきた。2. Description of the Related Art IC (Integrated Circuit)
When a semiconductor device such as a semiconductor device is manufactured, a photolithography step of transferring a predetermined mask pattern to a resist material on a semiconductor wafer using an exposure apparatus and forming a resist transfer pattern is performed. As the performance and integration of semiconductor devices increase in recent years, pattern design rules have become finer. In particular, in ICs equipped with a field effect transistor (hereinafter, referred to as "FET"), design rules for gate patterns have been miniaturized, and in order to form such fine gate patterns, A lithography process near a theoretical resolution limit determined from an exposure wavelength has been required.
【０００３】しかし、このために、微細なゲートパター
ンを形成する際に解像度が不十分になり、マスクパター
ンとレジスト転写パターンとが乖離するという現象が発
生するようになった。そして、この現象により、レジス
ト転写パターンのマスクパターンからの変形に起因して
デバイス性能が劣化したり、レジスト転写パターンにブ
リッジや断線が生じて製造歩留まりが低下したりすると
いう問題が引き起こされるようになった。[0003] However, for this reason, when forming a fine gate pattern, the resolution becomes insufficient, and a phenomenon that a mask pattern and a resist transfer pattern are separated from each other has occurred. Then, this phenomenon causes a problem that the device performance is deteriorated due to the deformation of the resist transfer pattern from the mask pattern, and a bridge or disconnection occurs in the resist transfer pattern, thereby lowering the production yield. became.
【０００４】このような問題に対処するため、従来のフ
ォトリソグラフィ工程におけるマスクパターンのレジス
ト転写の際には、種々の要素からなるリソグラフィ・ツ
ール条件を設定し、このリソグラフィ・ツール条件によ
って所定のゲートパターンをレジスト転写して、レジス
ト転写ゲートパターンを形成した後、このレジスト転写
ゲートパターンのレジスト転写ゲート線幅が設計スペッ
ク内に入っているか否かを検査している。そして、設計
スペック内に入っていない場合には、再度リソグラフィ
・ツール条件を設定し直し、レジスト転写ゲート線幅が
設計スペック内に入るようにしている。In order to cope with such a problem, when transferring a mask pattern in a conventional photolithography process, a lithography tool condition including various elements is set, and a predetermined gate is set according to the lithography tool condition. After the pattern is transferred by resist to form a resist transfer gate pattern, it is checked whether or not the line width of the resist transfer gate of the resist transfer gate pattern falls within the design specifications. If the lithography tool conditions do not fall within the design specifications, the lithography tool conditions are set again so that the resist transfer gate line width falls within the design specifications.
【０００５】以下、従来のＩＣの製造プロセスにおける
ＦＥＴのゲートのスペック線幅の決定からレジスト転写
ゲートパターンの形成に到るリソグラフィ工程を、図８
のフローチャートを用いて説明する。図８に示されるよ
うに、従来のＦＥＴを搭載したＩＣの製造プロセスのリ
ソグラフィ工程においては、先ず、各ＦＥＴのゲートを
形成する際に、所定のゲート長を実現するために必要な
レジスト転写ゲートパターンの設計スペック、即ちター
ゲットとしてのレジスト転写ゲート線幅Ｌ及びその許容
バラツキ範囲を決定する（ステップ２１）。The lithography process from the determination of the specification line width of the gate of the FET to the formation of the resist transfer gate pattern in the conventional IC manufacturing process will be described below with reference to FIG.
This will be described with reference to the flowchart of FIG. As shown in FIG. 8, in a conventional lithography process of a manufacturing process of an IC on which a FET is mounted, first, when forming a gate of each FET, a resist transfer gate necessary to realize a predetermined gate length is formed. The design specifications of the pattern, that is, the resist transfer gate line width L as a target and its allowable variation range are determined (step 21).
【０００６】次いで、このレジスト転写ゲートパターン
のレジスト転写ゲート線幅Ｌをその許容バラツキ範囲内
に入れるために必要な露光条件やマスク条件やレジスト
条件などのリソグラフィ・ツール条件を設定する（ステ
ップ２２）。続いて、このリソグラフィ・ツール条件に
よって所定のゲートマスクパターンをレジスト転写し、
レジスト転写ゲートパターンを形成する（ステップ２
３）。Next, lithography tool conditions such as exposure conditions, mask conditions, and resist conditions necessary for setting the resist transfer gate line width L of the resist transfer gate pattern within the allowable variation range are set (step 22). . Subsequently, a predetermined gate mask pattern is resist-transferred according to the lithography tool conditions,
Form a resist transfer gate pattern (Step 2
3).
【０００７】次いで、このレジスト転写ゲートパターン
のレジスト転写ゲート線幅Ｌが設計スペック内に、即ち
許容バラツキ範囲内に入っているか否かの検査を行う
（ステップ２４）。この検査の結果、レジスト転写ゲー
ト線幅Ｌが許容バラツキ範囲内に入っていない場合、即
ちステップ２４においてＮＯの場合には、再度ステップ
２３に戻って、再びリソグラフィ・ツール条件を設定し
直す。そして、このリソグラフィ・ツール条件の再設定
とその後のレジスト転写を、レジスト転写ゲート線幅Ｌ
が許容バラツキ範囲内に入るまで繰り返す。Next, an inspection is performed to determine whether or not the resist transfer gate line width L of the resist transfer gate pattern is within the design specifications, that is, within an allowable variation range (step 24). As a result of this inspection, if the resist transfer gate line width L does not fall within the allowable variation range, that is, if NO in step 24, the process returns to step 23 and the lithography tool conditions are set again. The resetting of the lithography tool conditions and the subsequent resist transfer are performed using the resist transfer gate line width L.
Is repeated until the value falls within the allowable variation range.
【０００８】また、検査の結果、レジスト転写ゲート線
幅Ｌが許容バラツキ範囲内に入っている場合、即ちステ
ップ２４においてＹＥＳの場合には、レジスト転写ゲー
トパターンの形成が完成されたものとする（ステップ２
６）。その後、図示は省略するが、この完成したレジス
ト転写ゲート線幅Ｌのレジスト転写ゲートパターンを用
いて下地のゲート電極材料を選択的にエッチングし、所
望のゲート長のゲート電極からなるゲートパターンを形
成する。If the result of the inspection indicates that the resist transfer gate line width L is within the allowable variation range, that is, if YES in step 24, it is assumed that the formation of the resist transfer gate pattern has been completed ( Step 2
6). Thereafter, although not shown, the underlying gate electrode material is selectively etched using the completed resist transfer gate line width L to form a gate pattern including a gate electrode having a desired gate length. I do.
【０００９】[0009]
【発明が解決しようとする課題】しかし、上記従来のフ
ォトリソグラフィ工程においては、レジスト転写ゲート
パターンのレジスト転写ゲート線幅Ｌが設計スペック内
に、即ちその許容バラツキ範囲内に入るようにリソグラ
フィ・ツール条件を設定する場合、実際にレジスト転写
を行った後の検査によってレジスト転写ゲート線幅Ｌが
許容バラツキ範囲内に入っているか否かが初めて判明
し、許容バラツキ範囲内に入っていない場合には、リソ
グラフィ・ツール条件の再設定とその後のレジスト転写
をレジスト転写ゲート線幅Ｌが許容バラツキ範囲内に入
るまで繰り返す必要があるため、スループットの低下を
招き、製造コストが上昇するという問題が生じる。However, in the above-mentioned conventional photolithography process, the lithography tool is used so that the resist transfer gate line width L of the resist transfer gate pattern falls within the design specifications, that is, within the allowable variation range. When setting the conditions, it is first determined whether or not the resist transfer gate line width L is within the allowable variation range by an inspection after actually performing the resist transfer, and if it is not within the allowable variation range, Since it is necessary to repeat the resetting of the lithography tool conditions and the subsequent resist transfer until the resist transfer gate line width L falls within the permissible variation range, the throughput is reduced and the production cost is increased.
【００１０】また、所定のゲート長を実現するために必
要なレジスト転写ゲートパターンの設計スペックを決定
する際、通常の場合には、ターゲットとするレジスト転
写ゲート線幅Ｌに対する許容バラツキ範囲が例えばレジ
スト転写ゲート線幅Ｌの±１０％というように画一的に
決定される。しかし、現実のＦＥＴにおいては、その閾
値電圧Ｖthの値によってレジスト転写ゲート線幅Ｌの許
容バラツキ範囲は異なってくる。When determining the design specifications of a resist transfer gate pattern necessary to realize a predetermined gate length, usually, the allowable variation range with respect to the target resist transfer gate line width L is, It is uniformly determined as ± 10% of the transfer gate line width L. However, in an actual FET, the allowable variation range of the resist transfer gate line width L differs depending on the value of the threshold voltage Vth.
【００１１】このため、従来のフォトリソグラフィ工程
においては、所定の閾値電圧Ｖthに対して必要以上に厳
しい許容バラツキ範囲を要求したり、その反対に、厳し
い許容バラツキ範囲を要求しなければならない場合に、
それより甘い基準を設定したりする事態が生じ、製造歩
留まりの低下を招いたり、特性や信頼性の劣化を招いた
りするという問題も生じた。For this reason, in the conventional photolithography process, when a predetermined threshold voltage Vth requires an unnecessarily strict allowable variation range, or conversely, a strict allowable variation range must be required. ,
In some cases, a stricter standard is set, which causes a problem of lowering the production yield and deteriorating characteristics and reliability.
【００１２】そこで本発明は、上記問題点を鑑みてなさ
れたものであり、ＦＥＴのゲートを形成する際のレジス
ト転写ゲート線幅Ｌが適正に設計スペック内に入るよう
に、スループットの低下を招くことなくリソグラフィ・
ツール条件を設定することを可能にして、製造コストの
低下、製造歩留まりの向上、特性や信頼性の向上を実現
することができる半導体装置の製造方法を提供すること
を目的とする。Accordingly, the present invention has been made in view of the above problems, and causes a reduction in throughput so that a resist transfer gate line width L when forming a gate of an FET is properly within design specifications. Lithography without
It is an object of the present invention to provide a method of manufacturing a semiconductor device, which enables setting of tool conditions to realize a reduction in manufacturing cost, an improvement in manufacturing yield, and an improvement in characteristics and reliability.
【００１３】[0013]
【課題を解決するための手段】上記課題は、以下に述べ
る本発明に係る半導体装置の製造方法によって達成され
る。即ち、請求項１に係る半導体装置の製造方法は、Ｆ
ＥＴの所定のゲート長をもつゲートパターンを形成する
半導体装置の製造方法であって、ＦＥＴのゲートの閾値
電圧Ｖthとレジスト転写ゲート線幅Ｌとの関係を示す曲
線に基いて、所望の閾値電圧Ｖthのゲートを形成するた
めに必要なレジスト転写ゲート線幅Ｌ及び許容バラツキ
範囲を決定する第１のステップと、この第１のステップ
において決定した許容バラツキ範囲内に、所定のゲート
マスクパターンをレジスト転写する際のレジスト転写ゲ
ート線幅Ｌが入るようにリソグラフィ・ツール条件を設
定する第２のステップと、この第２のステップにおいて
設定したリソグラフィ・ツール条件によって所定のゲー
トマスクパターンをレジスト転写し、レジスト転写ゲー
トパターンを形成する第３のステップと、この第３のス
テップにおいて形成したレジスト転写ゲートパターンを
用いてゲート電極材料を選択的にエッチングし、このゲ
ート電極材料からなるゲートパターンを形成する第４の
ステップと、を有することを特徴とする。The above object is achieved by a method of manufacturing a semiconductor device according to the present invention described below. That is, the method of manufacturing a semiconductor device according to claim
A method of manufacturing a semiconductor device for forming a gate pattern having a predetermined gate length of ET, wherein a desired threshold voltage is determined based on a curve showing a relationship between a threshold voltage Vth of a gate of an FET and a resist transfer gate line width L. A first step of determining a resist transfer gate line width L and an allowable variation range necessary for forming a gate of Vth; and a resist mask having a predetermined gate mask pattern within the allowable variation range determined in the first step. A second step of setting lithography tool conditions so that a resist transfer gate line width L at the time of transfer is included, and resist transfer of a predetermined gate mask pattern by the lithography tool conditions set in the second step; A third step of forming a resist transfer gate pattern, and forming in the third step A gate electrode material is selectively etched using the resist transfer gate pattern thus formed, and a fourth step of forming a gate pattern made of the gate electrode material is provided.
【００１４】このように請求項１に係る半導体装置の製
造方法においては、ゲートの閾値電圧Ｖthとレジスト転
写ゲート線幅Ｌとの関係を示す曲線に基いて、所望の閾
値電圧Ｖthのゲートを形成するために必要なレジスト転
写ゲート線幅Ｌ及び許容バラツキ範囲を決定する第１の
ステップと、この許容バラツキ範囲内に、所定のゲート
マスクパターンをレジスト転写する際のレジスト転写ゲ
ート線幅Ｌが入るようにリソグラフィ・ツール条件を設
定する第２のステップとを有することにより、閾値電圧
Ｖthの値によってレジスト転写ゲート線幅Ｌの許容バラ
ツキ範囲が異なることに対して、所定の閾値電圧Ｖthに
対応する適正なレジスト転写ゲート線幅Ｌの許容バラツ
キ範囲が決定され、この許容バラツキ範囲内にレジスト
転写ゲート線幅Ｌが入るように実際のレジスト転写前に
リソグラフィ・ツール条件が設定されることになる。As described above, in the method of manufacturing a semiconductor device according to the first aspect, a gate having a desired threshold voltage Vth is formed based on a curve indicating the relationship between the gate threshold voltage Vth and the resist transfer gate line width L. A first step of determining a resist transfer gate line width L and a permissible variation range necessary for the transfer, and the resist transfer gate line width L for resist transfer of a predetermined gate mask pattern falls within the permissible variation range. And the second step of setting the lithography tool conditions as described above, the difference in the allowable variation range of the resist transfer gate line width L depending on the value of the threshold voltage Vth corresponds to the predetermined threshold voltage Vth The allowable variation range of the proper resist transfer gate line width L is determined, and the resist transfer gate line width L is within the allowable variation range. Actual resist pre-transfer in lithography tool conditions so that so that is set.
【００１５】このため、実際のレジスト転写後の検査に
よってレジスト転写ゲート線幅Ｌが許容バラツキ範囲内
に入っているか否かを確認し、許容バラツキ範囲内に入
っていない場合にはリソグラフィ・ツール条件の再設定
とその後のレジスト転写をレジスト転写ゲート線幅が許
容バラツキ範囲内に入るまで繰り返す必要がある従来の
場合と比較すると、スループットが向上して、製造コス
トが低下する。また、レジスト転写ゲート線幅Ｌに対す
る許容バラツキ範囲が閾値電圧Ｖthの差異を考慮するこ
となく例えばレジスト転写ゲート線幅Ｌの±１０％とい
うように画一的に決定される従来の場合と比較すると、
製造歩留まりが向上すると共に、ＦＥＴの特性や信頼性
の劣化が防止される。For this reason, it is confirmed whether or not the resist transfer gate line width L is within the allowable variation range by an inspection after the actual resist transfer, and if not, the lithography tool condition is determined. As compared with the conventional case in which the resetting and subsequent resist transfer must be repeated until the resist transfer gate line width falls within the allowable variation range, the throughput is improved and the manufacturing cost is reduced. Also, as compared with the conventional case where the allowable variation range with respect to the resist transfer gate line width L is uniformly determined to be, for example, ± 10% of the resist transfer gate line width L without considering the difference in the threshold voltage Vth. ,
The manufacturing yield is improved, and deterioration of FET characteristics and reliability is prevented.
【００１６】なお、上記請求項１に係る半導体装置の製
造方法において、前記第３のステップの前に、前記第２
のステップにおいて設定したリソグラフィ・ツール条件
に基づくプロセスの実力が、露光量の裕度及び焦点深度
（Depth of Focus）の裕度からなるウインドウ、即ちＥ
Ｄ（Exposure Defocus）ウインドウ（Window）内に入っ
ているか否かを確認し、このＥＤウインドウ内に入って
いない場合には、ＥＤウインドウ内に入るようにリソグ
ラフィ・ツール条件を再設定するステップを有すること
が好適である（請求項２）。この場合、プロセスの実力
がＥＤウインドウ内に入るようにリソグラフィ・ツール
条件を再設定するステップを有することにより、常に最
適条件の露光が実現される。In the method for manufacturing a semiconductor device according to the first aspect, the second step is performed before the third step.
The capability of the process based on the lithography tool conditions set in the step is a window consisting of the latitude of the exposure dose and the latitude of the depth of focus, that is, E
A step of confirming whether or not the lithography tool is in a D (Exposure Defocus) window, and resetting the lithography tool conditions so as to be in the ED window if not. Is preferable (claim 2). In this case, the step of resetting the lithography tool conditions so that the capability of the process falls within the ED window always realizes exposure under optimum conditions.
【００１７】また、上記請求項１に係る半導体装置の製
造方法において、リソグラフィ・ツール条件としては、
露光条件（レンズの開口数ＮＡ、パーシャルコヒーレン
シーσ、光束の形状、焦点距離、及び露光波長を含
む）、マスク条件（マスクバイアス及びマスク種を含
む）、並びにレジスト条件（レジスト種を含む）のいず
れか少なくとも１つを設定することが望ましい（請求項
３）。In the method of manufacturing a semiconductor device according to the first aspect, the lithography tool conditions include:
Exposure conditions (including lens numerical aperture NA, partial coherency σ, light beam shape, focal length, and exposure wavelength), mask conditions (including mask bias and mask type), and resist conditions (including resist type) It is desirable to set at least one of them.
【００１８】[0018]
【発明の実施の形態】以下、添付図面を参照しながら、
本発明の実施の形態を説明する。図１は本発明の一実施
の形態に係るＩＣの製造プロセスにおけるＦＥＴのゲー
トのスペック線幅の決定からレジスト転写ゲートパター
ンの形成に到るリソグラフィ工程を示すフローチャート
である。図２は図１に示すリソグラフィ工程に使用する
ゲートの閾値電圧Ｖthとレジスト転写ゲート線幅Ｌとの
関係を示すＶth曲線を示すグラフである。また、図３〜
図５はそれぞれ図２に示すＶth曲線を作成するための測
定系を説明するものであって、図３はレジスト転写ゲー
トパターンの形成直前の半導体基体を示す概略断面図で
あり、図４はレジスト転写ゲートパターンを示す概略平
面図であり、図５（ａ）はゲートの閾値Ｖthを測定する
ＭＯＳトランジスタを示す概略断面図であり、図５
（ｂ）は図５（ａ）のＭＯＳトランジスタのゲート電圧
Ｖｇとドレイン電流ＩＤとの関係を示すグラフである。
また、図６は所定のリソグラフィ・ツール条件に設定し
た場合におけるＥＤウインドウを示すグラフであり、図
７はそのリソグラフィ・ツール条件を再設定した場合に
おけるＥＤウインドウを示すグラフである。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
An embodiment of the present invention will be described. FIG. 1 is a flowchart showing a lithography process from determination of the specification line width of a gate of an FET to formation of a resist transfer gate pattern in an IC manufacturing process according to an embodiment of the present invention. FIG. 2 is a graph showing a Vth curve showing the relationship between the threshold voltage Vth of the gate used in the lithography process shown in FIG. 1 and the line width L of the resist transfer gate. Also, FIG.
FIGS. 5A and 5B each illustrate a measurement system for creating the Vth curve shown in FIGS. 2A and 2B. FIG. 3 is a schematic sectional view showing a semiconductor substrate immediately before formation of a resist transfer gate pattern. FIG. 5A is a schematic plan view showing a transfer gate pattern, and FIG. 5A is a schematic sectional view showing a MOS transistor for measuring a gate threshold Vth.
5B is a graph showing the relationship between the gate voltage Vg and the drain current ID of the MOS transistor shown in FIG.
FIG. 6 is a graph showing an ED window when a predetermined lithography tool condition is set, and FIG. 7 is a graph showing an ED window when the lithography tool condition is reset.
【００１９】図１に示されるように、本実施形態に係る
ＦＥＴを搭載したＩＣの製造プロセスのリソグラフィ工
程においては、先ず、図２に示されるＦＥＴのゲートの
閾値電圧Ｖthとレジスト転写ゲート線幅Ｌとの関係を示
すＶth曲線を作成する（ステップ１１）。As shown in FIG. 1, in the lithography step of the manufacturing process of the IC mounting the FET according to the present embodiment, first, the threshold voltage Vth of the gate of the FET shown in FIG. A Vth curve indicating the relationship with L is created (step 11).
【００２０】なお、この図２のＶth曲線は、次のように
して作成する。即ち、実際のＦＥＴを製造する場合と同
一の条件により、例えば測定系としてのＭＯＳ（Metal
Oxide Semiconductor）トランジスタを形成する。具体
的には、図３に示されるように、先ず、Ｓｉ（シリコ
ン）基板１０上に、ＳｉＯ２膜（シリコン酸化膜）１４
及びＳｉＮ膜（シリコン窒化膜）１６を順に形成し、こ
れら積層されたＳｉＯ２膜１４及びＳｉＮ膜１６からな
るゲート絶縁膜１８上に、ゲート電極材料となるＷＳｉ
（タングステンシリサイド）膜２０を形成する。更に、
このＷＳｉ膜２０上に、レジスト膜２２を塗布する。The Vth curve of FIG. 2 is created as follows. In other words, under the same conditions as those for manufacturing an actual FET, for example, a MOS (Metal
Oxide Semiconductor) transistors are formed. Specifically, as shown in FIG. 3, first, an SiO 2 film (silicon oxide film) 14 is formed on a Si (silicon) substrate 10.
And a SiN film (silicon nitride film) 16 are sequentially formed, and a WSi film serving as a gate electrode material is formed on the gate insulating film 18 composed of the stacked SiO 2 film 14 and SiN film 16.
(Tungsten silicide) film 20 is formed. Furthermore,
On this WSi film 20, a resist film 22 is applied.
【００２１】続いて、実際のＦＥＴを製造する場合と同
一条件のフォトリソグラフィ工程により、所定のゲート
マスクパターンをレジスト膜２２に転写して、図４に示
されるようなレジスト転写ゲート線幅ＬをもつＴ字形状
のレジスト転写ゲートパターン２２ａを形成する。Subsequently, a predetermined gate mask pattern is transferred to the resist film 22 by a photolithography process under the same conditions as those for manufacturing an actual FET, and a resist transfer gate line width L as shown in FIG. To form a T-shaped resist transfer gate pattern 22a.
【００２２】続いて、このレジスト転写ゲートパターン
２２ａを用いて下地のＷＳｉ膜２０を選択的にエッチン
グする。こうして、図５（ａ）に示されるように、Ｓｉ
基板１０上に、ゲート絶縁膜１４を介して、ＷＳｉ膜か
らなる所定のゲート長のゲート電極２０Ｇを形成する。
更に、このゲート電極２０ＧをマスクとしてＳｉ基板１
０表面に所定の不純物をイオン注入して、ソース領域１
２Ｓ及びドレイン領域１２Ｄを相対して形成する。この
ようにして、Ｓｉ基板１０表面に相対するソース領域１
２Ｓ及びドレイン領域１２Ｄに挟まれたチャネル領域上
に、ゲート絶縁膜１４を介して、所定のゲート長のゲー
ト電極２０Ｇが設けられているＭＯＳトランジスタを形
成する。なお、実際の測定系としては、多数のＭＯＳト
ランジスタをそのゲート長を実際のＦＥＴに対応させつ
つ種々の値に変化させて形成する。Subsequently, the underlying WSi film 20 is selectively etched using the resist transfer gate pattern 22a. Thus, as shown in FIG.
A gate electrode 20G of a predetermined gate length made of a WSi film is formed on a substrate 10 with a gate insulating film 14 interposed therebetween.
Further, using the gate electrode 20G as a mask, the Si substrate 1
A predetermined impurity is ion-implanted into the surface of the source region 1.
The 2S and the drain region 12D are formed to face each other. Thus, the source region 1 facing the surface of the Si substrate 10
On the channel region sandwiched between the 2S and the drain region 12D, a MOS transistor provided with a gate electrode 20G having a predetermined gate length is formed via a gate insulating film. As an actual measurement system, a large number of MOS transistors are formed by changing the gate length to various values while corresponding to the actual FET.
【００２３】続いて、ゲート長の異なるＭＯＳトランジ
スタ毎に、図５（ａ）、（ｂ）に示されるように、ソー
ス領域１２Ｓ及びドレイン領域１２Ｄ間に例えば２．５
Ｖの電圧を印加した場合において、ゲート電極２０Ｇに
印加するゲート電圧ＶＧとソース領域１２Ｓ及びドレイ
ン領域１２Ｄ間に流れるドレイン電流ＩＤとの関係を求
め、この関係から閾値電圧Ｖthを求める。そして、この
ゲート長の異なるＭＯＳトランジスタ毎に求めた閾値電
圧Ｖthを、図４に示されるレジスト転写ゲートパターン
２２ａのレジスト転写ゲート線幅Ｌに対してプロット
し、図２のグラフに示すＶth曲線を作成する。Subsequently, for each MOS transistor having a different gate length, as shown in FIGS. 5 (a) and 5 (b), for example, 2.5 μm between the source region 12S and the drain region 12D.
In the case of applying a voltage and V, obtained relation between the drain current I D flowing between the gate voltage V G and the source region 12S and drain region 12D to be applied to the gate electrode 20G, determine the threshold voltage Vth from this relationship. Then, the threshold voltage Vth obtained for each MOS transistor having a different gate length is plotted against the resist transfer gate line width L of the resist transfer gate pattern 22a shown in FIG. 4, and the Vth curve shown in the graph of FIG. create.
【００２４】次いで、この図２のＶth曲線に基いて、回
路設計から要求される所定の閾値電圧Ｖthのゲートを形
成するために必要なレジスト転写ゲートパターンの設計
スペック、即ちレジスト転写ゲート線幅Ｌ及びその許容
バラツキ範囲を決定する（ステップ１２）。ここでは、
例えば所望の閾値電圧Ｖthが例えば０．２７５〜０．２
９０Ｖの場合、図２のＶth曲線からレジスト転写ゲート
線幅Ｌは０．５０μｍとなり、その許容バラツキ範囲は
±０．０５μｍ、即ち０．４５〜０．５５μｍとなる。Next, based on the Vth curve of FIG. 2, the design specifications of the resist transfer gate pattern required to form a gate having a predetermined threshold voltage Vth required from circuit design, that is, the resist transfer gate line width L And its allowable variation range is determined (step 12). here,
For example, if the desired threshold voltage Vth is, for example, 0.275 to 0.2
In the case of 90 V, the resist transfer gate line width L is 0.50 μm from the Vth curve in FIG. 2, and the allowable variation range is ± 0.05 μm, that is, 0.45 to 0.55 μm.
【００２５】次いで、このレジスト転写ゲートパターン
のターゲット線幅Ｌ及びその許容バラツキ範囲を達成す
る、即ちターゲット線幅Ｌがその許容バラツキ範囲内に
入るようにするためのリソグラフィ・ツール条件を設定
する（ステップ１３）。なお、このときに設定するリソ
グラフィ・ツール条件としては、例えばいかなる種類の
露光装置を使用するか、その露光装置のレンズの開口数
ＮＡ、パーシャルコヒーレンシーσ（照明光学系と投影
光学系との開口数の比、即ち光源と投影光学系の瞳との
比）、焦点距離、及び露光波長をいかに設定するか等の
露光条件、マスクパターンに補正を施すマスクバイアス
をどの程度にするか、マスク種としていかなる透明基板
材料及び遮光材料を用いるか等のマスク条件、又はレジ
スト種としていかなる種類のレジスト材料を用いるか等
のレジスト条件がある。Next, lithography tool conditions for achieving the target line width L of the resist transfer gate pattern and its allowable variation range, ie, setting the target line width L within the allowable variation range are set ( Step 13). The lithography tool conditions set at this time include, for example, what kind of exposure apparatus to use, the numerical aperture NA of the lens of the exposure apparatus, and the partial coherency σ (the numerical aperture between the illumination optical system and the projection optical system). , The ratio of the light source to the pupil of the projection optical system), the exposure conditions such as how to set the focal length and the exposure wavelength, the mask bias for correcting the mask pattern, the mask type, There are mask conditions such as what kind of transparent substrate material and light-shielding material are used, or resist conditions such as what kind of resist material is used as a resist type.
【００２６】次いで、このステップ１３において設定し
たリソグラフィ・ツール条件に基づくプロセスの実力
が、ＥＤウインドウ内に入っているか否かをシミュレー
ションにより確認する（ステップ１４）。そして、その
プロセスの実力がＥＤウインドウ内に入っていない場
合、即ちステップ１４においてＮＯの場合には、再びス
テップ１３に戻り、ＥＤウインドウ内に入るようにリソ
グラフィ・ツール条件を再設定する。Next, it is confirmed by simulation whether or not the ability of the process based on the lithography tool conditions set in step 13 is within the ED window (step 14). If the capability of the process does not fall within the ED window, that is, if the answer is NO in step 14, the process returns to step 13 again to reset the lithography tool conditions so as to fall within the ED window.
【００２７】ここでは、例えば図６（ａ）にスペック線
幅が０．４μｍ±１０％の線幅バラツキが比較的大きい
場合のＥＤウインドウを示し、図６（ｂ）にスペック線
幅が０．４μｍ±５％の線幅バラツキが比較的小さい場
合のＥＤウインドウを示しているが、このような図６
（ａ）、（ｂ）に示されるＥＤウインドウ内にプロセス
の実力が入っていない場合には、リソグラフィ・ツール
条件を再設定する。なお、図６（ａ）、（ｂ）に示され
るＥＤウインドウの場合、その露光パラメータとして、
レンズの開口数ＮＡが０．５、パーシャルコヒーレンシ
ーσが０．６であり、通常形状の光束を用いている。Here, for example, FIG. 6A shows an ED window in a case where the line width variation of the spec line width is 0.4 μm ± 10% is relatively large, and FIG. FIG. 6 shows the ED window when the line width variation of 4 μm ± 5% is relatively small.
If the capability of the process is not within the ED window shown in (a) and (b), the lithography tool conditions are reset. In the case of the ED window shown in FIGS. 6A and 6B, the exposure parameters are as follows.
The numerical aperture NA of the lens is 0.5, the partial coherency σ is 0.6, and a light beam having a normal shape is used.
【００２８】この図６（ａ）、（ｂ）のＥＤウインドウ
の露光パラメータに対して、レンズの開口数ＮＡを０．
６、パーシャルコヒーレンシーσを０．７５とし、通常
形状の光束の代わりに１／２輪帯（Annular）光束を用
いるように変更する。但し、その他の露光パラメータ
や、マスクバイアスやマスク種などのマスクパラメー
タ、レジスト種などのレジストパラメータは変更しない
ものとする。このような変更を加えて、リソグラフィ・
ツール条件を再設定すると、図６（ａ）、（ｂ）のＥＤ
ウインドウはそれぞれ図７（ａ）、（ｂ）に示されるよ
うになる。これら図６（ａ）、（ｂ）のＥＤウインドウ
と図７（ａ）、（ｂ）のＥＤウインドウとを比較する
と、明らかに図７（ａ）、（ｂ）のＥＤウインドウが広
くなっており、プロセスの実力がＥＤウインドウ内に入
り易くなっている。With respect to the exposure parameters of the ED window shown in FIGS. 6A and 6B, the numerical aperture NA of the lens is set to 0.1.
6. The partial coherency σ is set to 0.75, and a change is made to use a 1/2 annular light beam instead of a light beam having a normal shape. However, other exposure parameters, mask parameters such as mask bias and mask type, and resist parameters such as resist type are not changed. With these changes, lithography
When the tool conditions are reset, the ED of FIGS. 6 (a) and 6 (b)
The windows are as shown in FIGS. 7A and 7B, respectively. When comparing the ED windows of FIGS. 6A and 6B with the ED windows of FIGS. 7A and 7B, the ED windows of FIGS. 7A and 7B are clearly wider. , The ability of the process can easily enter the ED window.
【００２９】そして、ステップ１３において設定したリ
ソグラフィ・ツール条件に基づくプロセスの実力が当初
からＥＤウインドウ内に入っている場合、又は再びステ
ップ１３に戻って再設定したリソグラフィ・ツール条件
に基づくプロセスの実力がＥＤウインドウ内に入ってい
る場合には、即ちステップ１４においてＹＥＳの場合に
は、そのリソグラフィ・ツール条件によって所定のゲー
トマスクパターンをレジスト転写し、レジスト転写ゲー
トパターンを形成する（ステップ１５）。If the ability of the process based on the lithography tool conditions set in step 13 is within the ED window from the beginning, or returns to step 13 again, the ability of the process based on the reset lithography tool conditions Is in the ED window, that is, in the case of YES in step 14, a predetermined gate mask pattern is resist-transferred according to the lithography tool conditions to form a resist transfer gate pattern (step 15).
【００３０】次いで、このレジスト転写ゲートパターン
の検査を行う（ステップ１６）。但し、この検査は、上
記図８のステップ２４に示す従来の検査と異なり、レジ
スト転写ゲート線幅Ｌが設計スペック内に、即ち許容バ
ラツキ範囲内に入っているか否かの検査は行わず、ただ
単に一般的なレジスト転写の良不良をチェックするもの
である。なぜなら、ここでは、既にレジスト転写ゲート
線幅Ｌがその許容バラツキ範囲内に入るようにリソグラ
フィ・ツール条件を設定し、そのリソグラフィ・ツール
条件によりレジスト転写を行っているからである。Next, the resist transfer gate pattern is inspected (step 16). However, this inspection is different from the conventional inspection shown in step 24 in FIG. 8 in that the inspection is not performed to determine whether or not the resist transfer gate line width L is within the design specifications, that is, within the allowable variation range. It simply checks the quality of the general resist transfer. This is because here, the lithography tool conditions are already set so that the resist transfer gate line width L falls within the allowable variation range, and the resist transfer is performed according to the lithography tool conditions.
【００３１】そして、この検査を経て、レジスト転写ゲ
ート線幅Ｌが許容バラツキ範囲内に入っているレジスト
転写ゲートパターンの形成が完成する（ステップ１
７）。その後、図示は省略するが、上記図３〜図５を用
いてＶth曲線を作成するための測定系としてのＭＯＳト
ランジスタを作成した場合と同様にして、この完成した
レジスト転写ゲートパターンを用いて下地のゲート電極
材料であるＷＳｉを選択的にエッチングして、所望のゲ
ート線幅のゲート電極を形成する。After this inspection, the formation of the resist transfer gate pattern in which the resist transfer gate line width L is within the allowable variation range is completed (Step 1).
7). After that, although not shown, the completed resist transfer gate pattern is used to form an underlayer using the completed resist transfer gate pattern in the same manner as when a MOS transistor as a measurement system for creating a Vth curve is created using FIGS. Is selectively etched to form a gate electrode having a desired gate line width.
【００３２】このように本実施形態によれば、ＦＥＴの
ゲートの閾値電圧Ｖthとレジスト転写ゲート線幅Ｌとの
関係を示すＶth曲線を作成し、このＶth曲線に基いて、
回路設計から要求される所定の閾値電圧Ｖthのゲートを
形成するために必要なレジスト転写ゲートパターンの設
計スペック、即ちレジスト転写ゲート線幅Ｌ及びその許
容バラツキ範囲を決定し、このターゲット線幅Ｌがその
許容バラツキ範囲内に入るようにリソグラフィ・ツール
条件を設定し、更にこのリソグラフィ・ツール条件に基
づくプロセスの実力がＥＤウインドウ内に入っているか
否かをシミュレーションにより確認すると共に、そのプ
ロセスの実力がＥＤウインドウ内に入っていない場合に
は、ＥＤウインドウ内に入るようにリソグラフィ・ツー
ル条件を再設定することにより、閾値電圧Ｖthの値によ
ってレジスト転写ゲート線幅Ｌの許容バラツキ範囲が異
なることに対しても、所定の閾値電圧Ｖthに対応する適
正なレジスト転写ゲート線幅Ｌの許容バラツキ範囲が決
定され、この許容バラツキ範囲内にレジスト転写ゲート
線幅Ｌが入るように実際のレジスト転写前にリソグラフ
ィ・ツール条件を設定することが可能になり、更にこの
リソグラフィ・ツール条件による最適条件の露光を実現
することが可能になる。As described above, according to the present embodiment, a Vth curve showing the relationship between the threshold voltage Vth of the gate of the FET and the resist transfer gate line width L is created, and based on this Vth curve,
The design specifications of the resist transfer gate pattern required to form a gate having a predetermined threshold voltage Vth required from the circuit design, that is, the resist transfer gate line width L and its allowable variation range are determined. The lithography tool conditions are set so as to fall within the permissible variation range. Further, it is confirmed by simulation whether or not the capability of the process based on the lithography tool conditions is within the ED window. If the lithography tool conditions are not set within the ED window, the lithography tool conditions are reset so that the allowable variation range of the resist transfer gate line width L varies depending on the value of the threshold voltage Vth. However, an appropriate resist transfer layer corresponding to a predetermined threshold voltage Vth The allowable variation range of the line width L is determined, and the lithography tool conditions can be set before the actual resist transfer so that the resist transfer gate line width L falls within the allowable variation range. -It is possible to realize exposure under the optimum condition by the tool condition.
【００３３】このため、そのリソグラフィ・ツール条件
によってレジスト転写を行い、レジスト転写ゲート線幅
Ｌが閾値電圧Ｖthに対応して求めた許容バラツキ範囲内
に入っているレジスト転写ゲートパターンをスループッ
トの低下を招くことなく形成することができる。従っ
て、従来の場合と比較し、所望のゲート線幅のゲート電
極を形成する際の製造コストの低下を実現することがで
きると共に、製造歩留まりの向上及びＦＥＴの特性や信
頼性の向上を実現することができる。For this reason, resist transfer is performed according to the lithography tool conditions, and the resist transfer gate pattern whose resist transfer gate line width L falls within the allowable variation range obtained in correspondence with the threshold voltage Vth is reduced in throughput. It can be formed without inviting. Therefore, as compared with the conventional case, it is possible to reduce the manufacturing cost when forming a gate electrode with a desired gate line width, and to improve the manufacturing yield and the FET characteristics and reliability. be able to.
【００３４】[0034]
【発明の効果】以上、詳細に説明した通り、本発明に係
る半導体装置の製造方法によれば、次のような効果を奏
することができる。即ち、請求項１に係る半導体装置の
製造方法によれば、ゲートの閾値電圧Ｖthとレジスト転
写ゲート線幅Ｌとの関係を示す曲線に基いて、所望の閾
値電圧Ｖthのゲートを形成するために必要なレジスト転
写ゲート線幅Ｌ及び許容バラツキ範囲を決定するステッ
プと、この許容バラツキ範囲内に、所定のゲートマスク
パターンをレジスト転写する際のレジスト転写ゲート線
幅Ｌが入るようにリソグラフィ・ツール条件を設定する
ステップとを有することにより、閾値電圧Ｖthの値によ
ってレジスト転写ゲート線幅Ｌの許容バラツキ範囲が異
なることに対しても、所定の閾値電圧Ｖthに対応する適
正なレジスト転写ゲート線幅Ｌの許容バラツキ範囲が決
定され、この許容バラツキ範囲内にレジスト転写ゲート
線幅Ｌが入るように実際のレジスト転写前にリソグラフ
ィ・ツール条件を設定することが可能になる。As described above, according to the method of manufacturing a semiconductor device of the present invention, the following effects can be obtained. That is, according to the method of manufacturing a semiconductor device according to the first aspect, a gate having a desired threshold voltage Vth is formed based on a curve indicating a relationship between the gate threshold voltage Vth and a resist transfer gate line width L. A step of determining a required resist transfer gate line width L and a permissible variation range; and lithography tool conditions such that the resist transfer gate line width L for resist transfer of a predetermined gate mask pattern falls within the permissible variation range. And the step of setting the appropriate resist transfer gate line width L corresponding to the predetermined threshold voltage Vth even if the allowable variation range of the resist transfer gate line width L varies depending on the value of the threshold voltage Vth. Is determined, and the actual resist transfer is performed so that the resist transfer gate line width L falls within the allowable range. It is possible to set the lithography tool conditions.
【００３５】従って、そのリソグラフィ・ツール条件に
よってレジスト転写を行い、レジスト転写ゲート線幅Ｌ
が閾値電圧Ｖthに対応して求めた許容バラツキ範囲内に
入っているレジスト転写ゲートパターンをスループット
の低下を招くことなく形成することができるため、従来
の場合と比較して、所望のゲート線幅のゲート電極を形
成する際の製造コストの低下を実現することができると
共に、製造歩留まりの向上及びＦＥＴの特性や信頼性の
向上を実現することができる。Therefore, the resist is transferred according to the lithography tool conditions, and the resist transfer gate line width L
Can be formed without deteriorating the throughput because the resist transfer gate pattern falls within the allowable variation range obtained in accordance with the threshold voltage Vth. In addition to reducing the manufacturing cost when forming the gate electrode, it is possible to improve the manufacturing yield and the characteristics and reliability of the FET.
【図１】本発明の一実施の形態に係るＩＣの製造プロセ
スにおけるＦＥＴのゲートのスペック線幅の決定からレ
ジスト転写ゲートパターンの形成に到るリソグラフィ工
程を示すフローチャートである。FIG. 1 is a flowchart showing a lithography process from determination of a specification line width of a gate of an FET to formation of a resist transfer gate pattern in an IC manufacturing process according to an embodiment of the present invention.
【図２】図１に示すリソグラフィ工程に使用するゲート
の閾値電圧Ｖthとレジスト転写ゲート線幅Ｌとの関係を
示すＶth曲線を示すグラフである。FIG. 2 is a graph showing a Vth curve showing a relationship between a threshold voltage Vth of a gate used in a lithography process shown in FIG. 1 and a line width L of a resist transfer gate.
【図３】図２に示すＶth曲線を作成するための測定系を
説明するものであって、レジスト転写ゲートパターンの
形成直前の半導体基体を示す概略断面図である。3 is a schematic cross-sectional view illustrating a measurement system for creating a Vth curve shown in FIG. 2 and showing a semiconductor substrate immediately before a resist transfer gate pattern is formed.
【図４】図２に示すＶth曲線を作成するための測定系を
説明するものであって、レジスト転写ゲートパターンを
示す概略平面図である。FIG. 4 is a schematic plan view illustrating a measurement system for creating a Vth curve shown in FIG. 2 and showing a resist transfer gate pattern.
【図５】図２に示すＶth曲線を作成するための測定系を
説明するものであって、（ａ）はゲートの閾値Ｖthを測
定するＭＯＳトランジスタを示す概略断面図であり、
（ｂ）は（ａ）のＭＯＳトランジスタのゲート電圧Ｖｇ
とドレイン電流ＩＤとの関係を示すグラフである。5A and 5B are explanatory views of a measurement system for creating a Vth curve shown in FIG. 2; FIG. 5A is a schematic cross-sectional view showing a MOS transistor for measuring a threshold Vth of a gate;
(B) shows the gate voltage Vg of the MOS transistor in (a).
4 is a graph showing a relationship between the drain current ID and the drain current.
【図６】所定のリソグラフィ・ツール条件に設定した場
合におけるＥＤウインドウを示すグラフである。FIG. 6 is a graph showing an ED window when a predetermined lithography tool condition is set.
【図７】リソグラフィ・ツール条件を再設定した場合に
おけるＥＤウインドウを示すグラフである。FIG. 7 is a graph showing an ED window when lithography tool conditions are reset.
【図８】従来のＩＣの製造プロセスにおけるＦＥＴのゲ
ートのスペック線幅の決定からレジスト転写ゲートパタ
ーンの形成に到るリソグラフィ工程を示すフローチャー
トである。FIG. 8 is a flowchart showing a lithography process from the determination of the specification line width of the gate of the FET to the formation of the resist transfer gate pattern in the conventional IC manufacturing process.
１０……Ｓｉ基板、１２Ｓ……ソース領域、１２Ｄ……
ドレイン領域、１４……ＳｉＯ２膜、１６……ＳｉＮ
膜、１８……ゲート絶縁膜、２０……ＷＳｉ膜、２０Ｇ
……ゲート電極、２２……レジスト膜、２２ａ……レジ
スト転写ゲートパターン。10 ... Si substrate, 12S ... Source region, 12D ...
Drain region, 14: SiO 2 film, 16: SiN
Film 18 gate insulating film 20 WSi film 20G
... Gate electrode, 22... Resist film, 22 a.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F046 AA20 AA26 DA01 DA11 5F140 AA06 AA37 AA40 BG36 CE13 DB06 DB07 DB08 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5F046 AA20 AA26 DA01 DA11 5F140 AA06 AA37 AA40 BG36 CE13 DB06 DB07 DB08
Claims (3)
をもつゲートパターンを形成する半導体装置の製造方法
であって、 前記電界効果トランジスタのゲートの閾値電圧Ｖthとレ
ジスト転写ゲート線幅Ｌとの関係を示す曲線に基いて、
所望の閾値電圧Ｖthのゲートを形成するために必要なレ
ジスト転写ゲート線幅Ｌ及び許容バラツキ範囲を決定す
る第１のステップと、 前記第１のステップにおいて決定した前記許容バラツキ
範囲内に、所定のゲートマスクパターンをレジスト転写
する際のレジスト転写ゲート線幅Ｌが入るようにリソグ
ラフィ・ツール条件を設定する第２のステップと、 前記第２のステップにおいて設定した前記リソグラフィ
・ツール条件によって所定のゲートマスクパターンをレ
ジスト転写し、レジスト転写ゲートパターンを形成する
第３のステップと、 前記第３のステップにおいて形成した前記レジスト転写
ゲートパターンを用いてゲート電極材料を選択的にエッ
チングし、前記ゲート電極材料からなるゲートパターン
を形成する第４のステップと、 を有することを特徴とする半導体装置の製造方法。1. A method of manufacturing a semiconductor device for forming a gate pattern having a predetermined gate length of a field effect transistor, comprising: determining a relationship between a threshold voltage Vth of a gate of the field effect transistor and a line width L of a resist transfer gate. Based on the curve shown,
A first step of determining a resist transfer gate line width L and an allowable variation range required to form a gate having a desired threshold voltage Vth; and a predetermined step within the allowable variation range determined in the first step. A second step of setting a lithography tool condition so that a resist transfer gate line width L when a gate mask pattern is transferred by a resist, and a predetermined gate mask according to the lithography tool condition set in the second step A third step of resist-transferring a pattern to form a resist transfer gate pattern, and selectively etching a gate electrode material using the resist transfer gate pattern formed in the third step; A fourth step of forming a gate pattern of The method of manufacturing a semiconductor device which is characterized in that.
おいて、 前記第３のステップの前に、前記第２のステップにおい
て設定した前記リソグラフィ・ツール条件に基づくプロ
セスの実力が、露光量の裕度及び焦点深度の裕度からな
るウインドウ内に入っているか否かを確認し、前記ウイ
ンドウ内に入っていない場合には、前記ウインドウ内に
入るように前記リソグラフィ・ツール条件を再設定する
ステップを有することを特徴とする半導体装置の製造方
法。2. The method of manufacturing a semiconductor device according to claim 1, wherein before the third step, the ability of the process based on the lithography tool conditions set in the second step is determined by determining whether the exposure amount is high. Confirming whether or not the lithography tool is within a window consisting of the degree of tolerance and the depth of focus, and if not, resetting the lithography tool conditions so as to be within the window. A method for manufacturing a semiconductor device, comprising:
おいて、 前記リソグラフィ・ツール条件として、露光条件（レン
ズの開口数、パーシャルコヒーレンシー、光束の形状、
焦点距離、及び露光波長を含む）、マスク条件（マスク
バイアス及びマスク種を含む）、並びにレジスト条件
（レジスト種を含む）のいずれか少なくとも１つを設定
することを特徴とする半導体装置の製造方法。3. The method for manufacturing a semiconductor device according to claim 1, wherein the lithography tool conditions include exposure conditions (numerical aperture of a lens, partial coherency, shape of a light beam,
A method of manufacturing a semiconductor device, comprising setting at least one of a focal length and an exposure wavelength, a mask condition (including a mask bias and a mask type), and a resist condition (including a resist type). .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001120444A JP2002313807A (en) | 2001-04-19 | 2001-04-19 | Manufacturing method of semiconductor device |
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Publications (1)
| Publication Number | Publication Date |
|---|---|
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ID=18970475
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002313807A (en) |
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