JP2002299842A - Multilayer substrate, method and device for designing multilayer substrate, program and computer readable memory medium - Google Patents
Multilayer substrate, method and device for designing multilayer substrate, program and computer readable memory mediumInfo
- Publication number
- JP2002299842A JP2002299842A JP2001395053A JP2001395053A JP2002299842A JP 2002299842 A JP2002299842 A JP 2002299842A JP 2001395053 A JP2001395053 A JP 2001395053A JP 2001395053 A JP2001395053 A JP 2001395053A JP 2002299842 A JP2002299842 A JP 2002299842A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- signal line
- layer
- information
- component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Waveguide Connection Structure (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、耐タンパ性に優れ
た多層基板と、その設計装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multi-layer substrate having excellent tamper resistance and an apparatus for designing the same.
【０００２】[0002]
【従来の技術】近年、ディジタル情報技術の進展と、デ
ィジタル情報通信インフラの普及によって、音楽、画
像、映像、ゲームなどのコンテンツをディジタル情報と
して流通させることができるようになってきた。ディジ
タル情報化されたコンテンツは、通信の傍受、盗聴、な
りすましなどによる不正入手や、受信したデータを記憶
した記録媒体における違法複製、違法改ざんなどなされ
るおそれがある。従って、コンテンツの著作権者の権利
や流通業者の利益を保護するためには、コンテンツを扱
う機器が不正アクセスの困難性、すなわち耐タンパ性を
有すること重要な課題である。2. Description of the Related Art In recent years, with the development of digital information technology and the spread of digital information communication infrastructure, it has become possible to distribute contents such as music, images, videos, games and the like as digital information. The digitalized contents may be illegally obtained by eavesdropping, wiretapping, spoofing, etc., illegally copying or illegally falsifying a recording medium storing received data. Therefore, in order to protect the rights of the copyright holder of content and the interests of distributors, it is an important issue that a device handling the content has difficulty in unauthorized access, that is, tamper resistance.
【０００３】通信媒体が耐タンパ性を有するためには、
従来から知られている種々の通信媒体に関するセキュリ
ティ技術を適用することができる。例えば、著作物の保
護を要する機密データの通信には、送信側と受信側の機
器間で乱数と応答値の交換を行って相互に正当性を認証
し合い、正当である場合のみアクセスを許可するチャレ
ンジレスポンス型の相互認証技術が適用できる。In order for a communication medium to have tamper resistance,
Conventionally known security technologies relating to various communication media can be applied. For example, for communication of confidential data that requires protection of copyrighted work, random numbers and response values are exchanged between devices on the sending and receiving sides to mutually authenticate each other's legitimacy, and access is permitted only when it is valid. Challenge-response mutual authentication technology can be applied.
【０００４】ところで、通信媒体だけでなく、コンテン
ツの再生等の処理を行う半導体を組み込んだ多層基板に
おいても耐タンパ性を有することは重要である。なぜな
ら、基板内の信号線をプロービングすることにより、そ
の信号線を流れる情報と同一の情報を容易に再現するこ
とが可能だからである。従って、多層基板が耐タンパ性
を備えるためには、機密信号（コンテンツそのものや、
認証のための信号等）を伝送する信号線が耐タンパ性を
有することが必要となる。By the way, it is important to have tamper resistance not only in a communication medium but also in a multilayer substrate in which a semiconductor for performing processing such as reproduction of contents is incorporated. This is because the same information as the information flowing through the signal line can be easily reproduced by probing the signal line in the substrate. Therefore, in order for the multilayer substrate to have tamper resistance, a confidential signal (content itself,
It is necessary that a signal line for transmitting a signal for authentication) has tamper resistance.
【０００５】基板内の機密信号が伝送される信号線が耐
タンパ性を有するための方法として、以下のものが考え
られる。まず、第１の方法として、多層基板のすべての
機能を１チップのＩＣで実現し、多層基板上に機密信号
が流れないようにすることが考えられる。また、第２の
方法として、暗号と解読の処理を多層基板上の部品に組
み込むことが考えられる。すなわち、機密信号が出力さ
れる部品で、機密信号を暗号化するためのロジックを組
み込み、機密信号が入力される部品で信号を解読化する
ロジックを組み込む。[0005] The following methods can be considered as a method for making a signal line in a substrate through which a confidential signal is transmitted have tamper resistance. First, as a first method, it is conceivable to realize all the functions of the multilayer substrate with a one-chip IC so that a confidential signal does not flow on the multilayer substrate. Further, as a second method, it is conceivable to incorporate encryption and decryption processing into components on a multilayer substrate. That is, a logic for encrypting the confidential signal is incorporated in a component to which the confidential signal is output, and a logic for decrypting the signal is incorporated in the component to which the confidential signal is input.
【０００６】また、第３の方法として、多層基板上の機
密信号を伝送する信号線を樹脂で包含することが考えら
れる。As a third method, it is conceivable to include a signal line for transmitting a confidential signal on a multilayer substrate with a resin.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、第１の
方法は、既成のＩＣを使用することができない等の問題
のため、第２の方法は、暗号と解読のためのロジックを
別途部品に組み込む必要があるため、第３の方法は、樹
脂が追加材料として必要となるため、いずれも製造コス
トが増加する問題がある。However, the first method has a problem that an existing IC cannot be used, and the second method has a logic for encryption and decryption separately incorporated into components. Because of the necessity, the third method requires a resin as an additional material, so that there is a problem that the manufacturing cost increases in any case.
【０００８】本発明はかかる問題点に鑑み、耐タンパ性
に優れた多層基板を製造コストの増加を伴うことなく提
供することを目的とする。The present invention has been made in view of the above problems, and has as its object to provide a multilayer substrate having excellent tamper resistance without increasing manufacturing costs.
【０００９】[0009]
【課題を解決するための手段】上記の課題を解決するた
めに、本発明に係る多層基板は、表層面に配置されてい
る箔であって、耐タンパ性を要する信号線として使用さ
れているものと、層間接続するビアであって、耐タンパ
性を要する信号線として使用されているものの表層面に
露出した端部とが搭載部品の前記表層での占有領域内に
存在させてあることを特徴とする。In order to solve the above-mentioned problems, a multilayer substrate according to the present invention is a foil disposed on a surface layer and used as a signal line requiring tamper resistance. And the vias connecting between the layers, which are used as signal lines requiring tamper resistance, and the ends exposed on the surface layer are present in the occupied area on the surface layer of the mounted component. Features.
【００１０】また、本発明に係る多層基板の設計装置
は、各部品が配置される基板の位置と、各部品の大きさ
と、各部品が有する端子とを特定する部品情報を取得す
る部品情報取得手段と、端子間を結ぶ信号線のうちで、
耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定手段と、前記部品情報を参照して、部品が表層で占
有する領域を当該表層の表層配線可能領域として設定す
る表層配線可能領域設定手段と、前記部品情報を参照し
て、１つの表層での部品の占有領域と、当該表層と反対
側の表層での部品の占有領域とが平面視において重複す
る領域をビア可能領域として設定するビア可能領域設定
手段と、前記耐タンパ性を要する信号線の表層での配線
が、当該表層の前記表層配線可能領域内で行われ、当該
信号線の層間の配線が前記ビア可能領域で行われるよう
な配線パターンを定めた配線情報を生成する配線情報生
成手段とを備えたことを特徴とする。[0010] In addition, the multi-layer board design apparatus according to the present invention provides a component information acquisition device for acquiring component information for specifying a position of a board on which each component is arranged, a size of each component, and a terminal of each component. Of the signal lines connecting the means and the terminals,
Tamper-resistant signal line designating means for designating a signal line requiring tamper resistance, and a surface-wiring-enabled area setting for setting an area occupied by the component on the surface as a surface-wiable area of the surface by referring to the component information Means, referring to the component information, set an area in which the area occupied by the component on one surface layer and the area occupied by the component on the surface layer opposite to the surface layer overlap in plan view as a via-capable area. Via possible area setting means and wiring in the surface layer of the signal line requiring tamper resistance are performed in the surface wirable area of the surface layer, and wiring between the signal lines is performed in the via possible area. Wiring information generating means for generating wiring information defining such a wiring pattern.
【００１１】また、本発明に係る多層基板の設計装置
は、基板の層数と、ベタ面層となる基板の層とを定める
基板情報を取得する基板情報取得手段と、耐タンパ性を
要する信号線を指定する耐タンパ性信号線指定手段と、
前記基板情報を参照して、２つのベタ面層に挟まれた内
層を配線可能内層として設定する配線可能内層設定手段
と、前記耐タンパ性を要する信号線の内層での配線が、
前記配線可能内層で行うような配線パターンを定めた配
線情報を生成する配線情報生成手段とを備えたことを特
徴とする。Further, the apparatus for designing a multi-layer board according to the present invention includes a board information obtaining means for obtaining board information for defining the number of layers of the board and the layers of the board to be solid plane layers, and a signal requiring tamper resistance. Tamper-resistant signal line specifying means for specifying a line,
With reference to the substrate information, a wirable inner layer setting means for setting an inner layer sandwiched between two solid surface layers as a wirable inner layer, and wiring in the inner layer of the signal line requiring tamper resistance,
Wiring information generating means for generating wiring information defining a wiring pattern as performed in the wirable inner layer.
【００１２】また、本発明に係る多層基板の設計装置
は、耐タンパ性を要する信号線の配線と、当該信号線に
接続する部品の配置を定める基板情報を取得する基板情
報取得手段と、前記基板情報を参照して、耐タンパ性を
要する信号線の表層での配線で、当該表層で耐タンパ性
を要する信号線に接続する部品が占有する領域外となる
部分を検出する表層領域外検出手段と、前記領域外とな
る部分に、１又は複数の配置が定まっていない部品を配
置するような配置パターンを定めた配置情報を生成する
配置情報生成手段とを備えたことを特徴とする。[0012] Further, the apparatus for designing a multi-layer board according to the present invention comprises: a board information obtaining means for obtaining wiring of signal lines requiring tamper resistance; board information for determining arrangement of components connected to the signal lines; Out-of-surface-area detection for detecting a portion of the wiring on the surface layer of the signal line requiring tamper resistance outside the area occupied by the components connected to the signal line requiring tamper resistance with reference to the board information. Means and arrangement information generating means for generating arrangement information defining an arrangement pattern for arranging one or a plurality of parts whose arrangement is not determined in a portion outside the area.
【００１３】また、本発明に係る多層基板の設計装置
は、基板の層数と、信号線の配線とを定めた基板情報を
取得する基板情報取得手段と、耐タンパ性を要する信号
線を指定する耐タンパ性信号線指定手段と、前記基板情
報を参照して、耐タンパ性を要する信号線の配線層を挟
む２つの層をプレーン層として検出するプレーン層検出
手段と、前記基板情報を参照して、前記プレーン層に、
耐タンパ性を要する信号線の前記配線層での配線を覆う
ように箔を配置するような配置パターンを定めた配置情
報を生成する配置情報生成手段とを備えたことを特徴と
する。[0013] Further, the apparatus for designing a multilayer board according to the present invention specifies board information obtaining means for obtaining board information defining the number of layers of the board and wiring of signal lines, and designates signal lines requiring tamper resistance. Tamper-resistant signal line designating means, reference to the board information, plane layer detecting means for detecting two layers sandwiching a wiring layer of a signal line requiring tamper resistance as a plane layer, and referencing the board information. Then, in the plane layer,
And a layout information generating unit configured to generate layout information that defines a layout pattern for arranging a foil so as to cover the wiring of the signal line requiring tamper resistance in the wiring layer.
【００１４】また、本発明に係る多層基板の設計装置
は、耐タンパ性を要する信号線の配線と、部品の配置を
定める基板情報を取得する基板情報取得手段と、前記基
板情報を参照して、耐タンパ性を要する表層の信号線の
配線で、当該表層で部品が占有する領域外となる部分を
検出する表層部品領域外検出手段と、前記領域外となる
部分を示す警告を出力する警告手段とを備えたことを特
徴とする。[0014] Further, the multi-layer board design apparatus according to the present invention provides a board information acquisition means for acquiring signal line wiring requiring tamper resistance, board information for arranging components, and referring to the board information. A surface component out-of-region detecting means for detecting a portion of the signal line of the surface layer requiring tamper resistance outside the region occupied by the component on the surface layer, and a warning for outputting a warning indicating the portion outside the region. Means.
【００１５】[0015]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。 ＜耐タンパ性を要する信号について＞まず、多層基板に
組み込まれる回路における、耐タンパ性を要する信号線
の例について説明する。Embodiments of the present invention will be described below with reference to the drawings. <Signals Requiring Tamper Resistance> First, an example of a signal line requiring tamper resistance in a circuit incorporated in a multilayer substrate will be described.
【００１６】図１は、デジタル映像伝送システムで用い
られる回路を示す。送信回路１０は、Ｉｎｐｕｔ Ｉｎ
ｔｅｒｆａｃｅ部品１１と、Ｅｎｃｒｙｐｔｉｏｎ兼Ｔ
ｒａｎｓｍｉｓｓｉｏｎ部品１２を含む。Ｉｎｐｕｔ
Ｉｎｔｅｒｆａｃｅ部品１１には、外部から入力用のフ
ォーマット形式でデジタル映像データが入力される。Ｉ
ｎｐｕｔ Ｉｎｔｅｒｆａｃｅ部品１１は、Ｅｎｃｒｙ
ｐｔｉｏｎ兼Ｔｒａｎｓｍｉｓｓｉｏｎ部品１２に、信
号線１４によりＰｉｘｅｌＤａｔａを送り、信号線１５
によりＣｌｏｃｋを送る。Ｅｎｃｒｙｐｔｉｏｎ兼Ｔｒ
ａｎｓｍｉｓｓｉｏｎ部品１２は、受け取ったＣｌｏｃ
ｋに基いて、受け取ったＰｉｘｅｌ Ｄａｔａを暗号化
して、暗号化データをケーブル３０を介して受信回路２
０に送る。FIG. 1 shows a circuit used in a digital video transmission system. The transmission circuit 10 has a function of Input In
terface part 11, Encryption and T
A transmission part 12 is included. Input
Digital video data is input to the interface component 11 from the outside in a format for input. I
The nput Interface component 11 is an Encry
PixelData is sent to the ption / Transmission component 12 through the signal line 14 and the signal line 15
To send a Clock. Encryption and Tr
The announcement part 12 receives the received
k, encrypts the received Pixel Data, and transmits the encrypted data to the receiving circuit 2 via the cable 30.
Send to 0.
【００１７】ここで、信号線１４で送られるＰｉｘｅｌ
Ｄａｔａは、暗号化前の生データなので、不正に複製
等されるのを避けるため、耐タンパ性を要する。一方、
受信回路２０は、Ｄｅｃｒｙｐｔｉｏｎ兼Ｒｅｃｅｐｔ
ｉｏｎ部品２１と、Ｏｕｔｐｕｔ Ｉｎｔｅｒｆａｃｅ
部品２２とを含む。Ｄｅｃｒｙｐｔｉｏｎ兼Ｒｅｃｅｐ
ｔｉｏｎ部品１２は、暗号化データを受信し、暗号化デ
ータを復号化してＰｉｘｅｌ Ｄａｔａを得て、Ｏｕｔ
ｐｕｔ Ｉｎｔｅｒｆａｃｅ部品２２に、信号線２４に
よりＰｉｘｅｌ Ｄａｔａを送り、信号線２５によりＣ
ｌｏｃｋを送る。Ｏｕｔｐｕｔ Ｉｎｔｅｒｆａｃｅ部
品２２は、受け取ったＣｌｏｃｋに基いて、受け取った
Ｐｉｘｅｌ Ｄａｔａを、出力用のフォーマット形式に
して、デジタル映像データとして出力する。Here, the Pixel transmitted on the signal line 14 is
Since Data is raw data before encryption, tamper resistance is required in order to avoid unauthorized duplication and the like. on the other hand,
The receiving circuit 20 has a Decryption / Recept function.
Ion part 21 and Output Interface
And a part 22. Decrytion and Recep
The Tion component 12 receives the encrypted data, decrypts the encrypted data to obtain Pixel Data, and
Pixel Data is sent to the put Interface component 22 via the signal line 24, and C is sent via the signal line 25.
Send lock. The Output Interface component 22 converts the received Pixel Data into a format for output based on the received Clock and outputs it as digital video data.
【００１８】ここで、信号線２４で送られるＰｉｘｅｌ
Ｄａｔａは、復号化後の生データなので、不正に複製
等されるのを避けるため、耐タンパ性を要する。以上、
デジタル映像を伝送する回路における耐タンパ性を要す
る信号線の例について説明したが、耐タンパ性を要する
信号線は、これに限定するものではない。例えば、暗号
化用の部品に入力される暗号化前のデータを伝送する信
号線や、暗号解読用の部品から出力される解読後のデー
タを伝送する信号線は、一般に耐タンパ性を要する信号
線であるといえる。また、一般に、不正にプローピング
されるのを避けるため、当業者が暗号化を望むような信
号を伝送する信号線なども耐タンパ性を要する信号線で
あるといえる。 ＜第１の実施形態＞本実施の形態は、耐タンパ性を要す
る信号の表層の配線が、当該表層に配置されている部品
が占有する領域内にあるような多層基板に関する。 （構成）図２は、第１の実施形態に係る多層基板の構成
を示す。本実施の形態では、６層多層基板の例を用いて
説明する。図２に示すように、多層基板は、表層である
第１層１１６、第６層１２１と、内層である第２層１１
７、第３層１１８、第４層１１９、第５層１２０の６層
で構成される。ここで、耐タンパ性を要する信号線は、
部品１０１の端子１０２と、部品１１４の端子１１５と
を結ぶ信号線であるものとする。この信号線は、表層の
箔１０３と、ビア１０４と、第３層１１８の箔１１１
と、ビア１０５と、第４層の箔１１２と、ビア１０６
と、第６層の箔１１３とで配線されている。Here, the Pixel transmitted on the signal line 24 is
Since Data is raw data after decryption, tamper resistance is required in order to avoid unauthorized duplication and the like. that's all,
Although an example of a signal line requiring tamper resistance in a circuit for transmitting digital video has been described, a signal line requiring tamper resistance is not limited to this. For example, a signal line for transmitting unencrypted data input to an encryption component or a signal line for transmitting decrypted data output from a decryption component is generally a signal that requires tamper resistance. It can be said that it is a line. Also, in general, a signal line for transmitting a signal that a person skilled in the art desires to encrypt can be said to be a signal line requiring tamper resistance in order to avoid unauthorized probing. <First Embodiment> The present embodiment relates to a multi-layer substrate in which the wiring of the surface layer of a signal requiring tamper resistance is in an area occupied by components arranged on the surface layer. (Structure) FIG. 2 shows the structure of the multilayer substrate according to the first embodiment. In this embodiment, a description is given using an example of a six-layer multilayer substrate. As shown in FIG. 2, the multilayer substrate has a first layer 116 and a sixth layer 121 which are surface layers and a second layer 11 which is an inner layer.
7, six layers of a third layer 118, a fourth layer 119, and a fifth layer 120. Here, signal lines requiring tamper resistance are:
It is assumed that the signal line connects the terminal 102 of the component 101 and the terminal 115 of the component 114. This signal line is made up of the surface foil 103, the via 104, and the foil 111 of the third layer 118.
, Via 105, fourth layer foil 112, via 106
And the foil 113 of the sixth layer.
【００１９】耐タンパ性を要する信号線の配線のうち、
表層に存在する部分は、すべて部品の下に配置されてい
る。すなわち、部品１０１は、第１層１１６の占有領域
内に、箔１０３とビア１０４の先端部を含む。部品１０
７は、第１層１１６の占有領域内に、ビア１０５の先端
部を含む。部品１０８は、第１層１１６の占有領域内
に、ビア１０６の先端部を含む。部品１０９は、第６層
１２１の占有領域内に、ビア１０４の先端部を含む。部
品１１０は、第６層１２１の占有領域内に、ビア１０５
の先端部を含む。部品１１４は、第６層１２１の占有領
域内に、箔１１３とビア１０６の先端部とを含む。 （まとめ）以上のように、本実施の形態に係る多層基板
では、表層面に配置されている箔であって、耐タンパ性
を要する信号線として使用されているものと、層間接続
するビアであって、耐タンパ性を要する信号線として使
用されているものの表層面に露出した端部とが搭載部品
の前記表層での占有領域内に存在させてあるので、当該
信号線の接触プロービングが困難となり、耐タンパ性に
優れた多層基板を実現できる。 （変形例）なお、本発明は、以上の実施形態に限定され
ることはなく、以下の変形例も当然に想定するところで
ある。 （１）本実施の形態では、ビアとして貫通ビアのみを使
用した場合を示したが、層間ビアを使用する場合には、
表層に接続されるビアの先端部分が、部品の占有領域内
にあればよい。 （２）本実施の形態では、多層基板として６層の場合の
例を用いたが、２層以上であればよい。 （３）本実施の形態で用いる部品は、側面に孔を有せ
ず、側面からプローブが通されない形状であるものであ
ることが望ましい。他の実施形態で用いる部品について
も同様である。 ＜第２の実施形態＞本実施の形態は、耐タンパ性を要す
る信号の内層の配線が、当該内層の外の層に配置されて
いる箔に挟まれているような多層基板に関する。 （構成）図３は、第２の実施形態に係る多層基板の構成
を示す。同図において図２と同じ符号の構成要素は同一
なため、説明を省略し、以下異なる点を中心に説明す
る。Of the signal lines that require tamper resistance,
The parts present on the surface are all located below the part. That is, the component 101 includes the tip of the foil 103 and the via 104 in the area occupied by the first layer 116. Part 10
7 includes the tip of the via 105 in the area occupied by the first layer 116. The component 108 includes the tip of the via 106 in the area occupied by the first layer 116. The component 109 includes the tip of the via 104 in the area occupied by the sixth layer 121. The component 110 includes a via 105 in the area occupied by the sixth layer 121.
Including the tip. The component 114 includes the foil 113 and the tip of the via 106 in the area occupied by the sixth layer 121. (Summary) As described above, in the multilayer substrate according to the present embodiment, the foil disposed on the surface layer, which is used as a signal line requiring tamper resistance, and the via which connects between layers are used. Although it is used as a signal line requiring tamper resistance, since the end exposed on the surface layer is present in the area occupied by the surface layer of the mounted component, contact probing of the signal line is difficult. Thus, a multilayer substrate excellent in tamper resistance can be realized. (Modifications) The present invention is not limited to the above embodiment, and the following modifications are naturally assumed. (1) In the present embodiment, the case where only the through via is used as the via has been described. However, when the interlayer via is used,
It is only necessary that the tip of the via connected to the surface layer be within the occupied area of the component. (2) In the present embodiment, an example in which the multi-layer substrate has six layers is used. (3) The components used in the present embodiment desirably have a shape that does not have a hole on the side surface and does not allow a probe to pass through from the side surface. The same applies to components used in other embodiments. <Second Embodiment> The present embodiment relates to a multilayer substrate in which the wiring of an inner layer of a signal requiring tamper resistance is sandwiched between foils arranged on a layer outside the inner layer. (Configuration) FIG. 3 shows a configuration of a multilayer substrate according to the second embodiment. In the figure, the components having the same reference numerals as those in FIG.
【００２０】本実施の形態では、耐タンパ性を要する信
号線の配線のうち内層に存在する部分も、磁気プロービ
ングされるのを回避するため、すべてプレーン（箔）で
挟まれている。すなわち、プレーン２０１とプレーン２
０２によって、第３層１１８の箔１１１と第４層の箔１
１２は挟まれている。 （まとめ）以上のように、本実施の形態に係る多層基板
では、内層に配置されている箔であって、耐タンパ性を
要する信号線として使用されているものが、当該内層よ
りも外の層に配置されているプレーンによって挟まれて
いるので、シールド効果により、磁気プローブなどの非
接触プロービングが困難となり、耐タンパ性に優れた多
層基板を実現することができる。 （変形例）なお、本発明は、以上の実施形態に限定され
ることはなく、以下の変形例も当然に想定するところで
ある。 （１）プレーン２０１は、内層の配線（箔）１１１、１
１２よりも上の層であればよく、例えば第１層１１６で
あってもよい。また、プレーン２０２は、内層の配線１
１１、１１２よりも下の層であればよく、例えば第６層
１２１であってもよい。 （２）また、よりシールド効果を増加させるため、プレ
ーン２０１及びプレーン２０２は、電源又はグランドに
接続するものとしてもよい。 （３）内層の配線１１１、１１２は、２つのプレーン
（箔）で挟まれるのでなく、表層に配置された部品とプ
レーンで挟まれるものであってもよく、或いは表層に配
置された部品と反対側の表層に配置された部品とで挟ま
れるものであってもよい。 （４）本実施の形態では、非接触プロービングされる対
象として内層に配置されている箔について説明したが、
耐タンパ性を要する信号線を構成する内層に接続される
層間ビアの先端部も、非接触プロービングの対象となる
ので、この部分も、部品又は箔で挟まれるものとしても
よい。 （５）本実施の形態では、内層の配線が、非接触プロー
ビングされるのを防止する場合について説明したが、表
層の配線が、反対側の表層から非接触プロービングされ
るのを防止することが必要な場合もある。この場合に
は、耐タンパ性を要する信号線の第１層の配線が、第６
層の部品又は箔の占有領域内に含まれるものとすればよ
い。或いは、耐タンパ性を要する信号線の第１層の配線
が、第２層の箔の占有領域内に含まれるものとしてもよ
い。 （６）第１及び第２の実施形態では、耐タンパ性を要す
る特定の信号線が、部品の下に隠れたり、部品又は箔で
挟まれていたりして配線されている場合について説明し
たが、特定の信号線でなく、多層基板内のデータ信号線
とアドレス信号線のすべてが、上記のようにして配線さ
れるものであってもよい。 ＜第３の実施形態＞本実施の形態は、部品の配置が決定
後に、特定の信号線が耐タンパ性を有するような配線パ
ターンを決める設計装置に関する。 （構成）図４は、第３の実施形態に係る設計装置の構成
を示すブロック図である。同図に示すように、設計装置
３００は、コマンド入力部３０１と、データ入力部３０
２と、コマンド入力解析部３０３と、表層配線可能領域
設定部３０４と、ビア可能領域設定部３０５と、内層配
線可能領域設定部３０６と、配線情報生成部３０７と、
設計情報記憶部３０８と、表示部３０９とを備える。In the present embodiment, the portion of the signal line wiring requiring tamper resistance, which is present in the inner layer, is all sandwiched by planes (foil) in order to avoid magnetic probing. That is, plane 201 and plane 2
02, the foil 111 of the third layer 118 and the foil 1 of the fourth layer
12 is sandwiched. (Summary) As described above, in the multilayer board according to the present embodiment, the foil disposed in the inner layer, which is used as a signal line requiring tamper resistance, has a smaller thickness than the inner layer. Since it is sandwiched by planes arranged in layers, non-contact probing of a magnetic probe or the like becomes difficult due to a shield effect, and a multilayer substrate excellent in tamper resistance can be realized. (Modifications) The present invention is not limited to the above embodiment, and the following modifications are naturally assumed. (1) The plane 201 is composed of wiring (foil) 111, 1
The first layer 116 may be any layer as long as it is a layer above 12. Also, the plane 202 is the wiring 1 in the inner layer.
It is sufficient that the layer is lower than the layers 11 and 112, and for example, the sixth layer 121 may be used. (2) In order to further increase the shielding effect, the plane 201 and the plane 202 may be connected to a power supply or a ground. (3) The wirings 111 and 112 in the inner layer may not be sandwiched between two planes (foil), but may be sandwiched between a component arranged on the surface layer and a plane, or opposite to a component arranged on the surface layer. It may be sandwiched between components arranged on the surface layer on the side. (4) In the present embodiment, the foil placed on the inner layer as an object to be subjected to non-contact probing has been described.
Since the tip of the interlayer via connected to the inner layer constituting the signal line requiring tamper resistance is also subjected to non-contact probing, this portion may be sandwiched between components or foil. (5) In the present embodiment, the case where the wiring of the inner layer is prevented from being subjected to non-contact probing is described. However, it is possible to prevent the wiring of the surface layer from being subjected to non-contact probing from the opposite surface layer. May be necessary. In this case, the wiring of the first layer of the signal line requiring tamper resistance is the sixth layer.
What is necessary is just to include in the area occupied by the components or foils of the layer. Alternatively, the first layer wiring of the signal line requiring tamper resistance may be included in the area occupied by the second layer foil. (6) In the first and second embodiments, a case has been described where a specific signal line requiring tamper resistance is hidden under a component or sandwiched between components or foil. Instead of specific signal lines, all of the data signal lines and address signal lines in the multilayer substrate may be wired as described above. <Third Embodiment> This embodiment relates to a design apparatus for determining a wiring pattern such that a specific signal line has tamper resistance after the arrangement of components is determined. (Configuration) FIG. 4 is a block diagram showing a configuration of a design apparatus according to the third embodiment. As shown in the drawing, the design device 300 includes a command input unit 301 and a data input unit 30.
2, a command input analysis unit 303, a surface layer routable area setting unit 304, a via configurable area setting unit 305, an inner layer routable area setting unit 306, a wiring information generation unit 307,
A design information storage unit 308 and a display unit 309 are provided.
【００２１】図５（ａ）及び図５（ｂ）は、それぞれ、
多層基板の断面図と、上から見た図を示す。この基板を
例に用いて、各構成要素を説明する。表示部３０９は、
設計すべき配線基板の設計過程に応じた表示画面を表示
する。データ入力部３０２は、ＣＡＤ装置などにより作
成された回路図情報や、設計情報等を入力する。設計情
報は、基板情報と、部品情報と、端子情報とからなる。
図６（ａ）は、基板情報を示す。図６（ｂ）は、部品情
報を示す。図６（ｃ）は、端子情報を示す。図６（ｄ）
は、信号線情報を示す。FIGS. 5A and 5B respectively show
FIG. 1 shows a cross-sectional view of a multilayer substrate and a view seen from above. Each component will be described using this substrate as an example. The display unit 309
A display screen corresponding to the design process of the wiring board to be designed is displayed. The data input unit 302 inputs circuit diagram information or design information created by a CAD device or the like. The design information is composed of board information, component information, and terminal information.
FIG. 6A shows board information. FIG. 6B shows component information. FIG. 6C shows terminal information. FIG. 6 (d)
Indicates signal line information.
【００２２】コマンド入力部３０１は、キーボード、マ
ウスなどからなり、ユーザ操作による各種設計コマンド
が入力される。設計コマンドには、部品配置コマンド、
配線コマンド、耐タンパ性指定コマンドなどがある。こ
こでは、耐タンパ性指定コマンドが入力され、端子５２
３と端子５２４とを結ぶ信号線５２５が、耐タンパ性を
要する信号線として指定されるものとする。The command input unit 301 includes a keyboard, a mouse, and the like, and receives various design commands input by a user. Design commands include component placement commands,
There are a wiring command, a tamper resistance specification command, and the like. Here, a tamper resistance designation command is input, and the terminal 52
It is assumed that the signal line 525 connecting the terminal 3 and the terminal 524 is designated as a signal line requiring tamper resistance.
【００２３】コマンド入力解析部３０３は、コマンド入
力部３０１に入力された設計コマンドを解析して、その
コマンド種別を判定する。設計情報記憶部３０８は、デ
ータ入力部３０２から入力された回路図情報や、設計情
報を記憶する。表層配線可能領域設定部３０４は、設計
情報記憶部３０８内の設計情報を参照して、表層に配置
された部品が表層で占有する領域を、当該表層における
表層配線可能領域として設定する。The command input analysis unit 303 analyzes the design command input to the command input unit 301 and determines the type of the command. The design information storage unit 308 stores circuit diagram information and design information input from the data input unit 302. The surface layer wirable area setting unit 304 refers to the design information in the design information storage unit 308 and sets an area occupied by the components arranged in the surface layer in the surface layer as a surface layer wirable area in the surface layer.
【００２４】ビア可能領域設定部３０５は、設計情報記
憶部３０８内の設計情報を参照して、多層基板の表面と
する第１の表層と、裏面とする第２の表層における表層
配線可能領域が重複する領域を抽出し、当該領域を耐タ
ンパ性を要する信号線の配線に使用されるビアを挿入す
ることを許可するビア可能領域として設定する。内層配
線可能領域設定部３０６は、設計情報記憶部３０８内の
設計情報を参照して、多層基板の内層にある配線層を内
層配線可能領域として設定する。The via possible area setting unit 305 refers to the design information in the design information storage unit 308 and determines the first surface layer as the front surface of the multilayer substrate and the surface wiring area in the second surface layer as the back surface. An overlapping area is extracted, and the area is set as a via-permitted area that allows insertion of a via used for wiring of a signal line requiring tamper resistance. The inner layer wirable area setting unit 306 refers to the design information in the design information storage unit 308 and sets the wiring layer in the inner layer of the multilayer board as the inner layer wirable area.
【００２５】図７（ａ）は、設定された表層配線可能領
域を示し、図７（ｂ）は、設定されたビア可能領域を示
し、図７（ｃ）は、設定された内層配線可能領域を示
す。配線情報生成部３０７は、耐タンパ性を要する信号
線に関しては、表層配線可能領域と、ビア可能領域と、
内層配線可能領域でのみ配線を行い、その他の信号線の
配線に関しては配線可能な領域で配線を行うような配線
パターンを定めた配線情報を生成する。図８は、生成さ
れた配線情報を示す。 （動作）次に、図５（ａ）、（ｂ）で示される基板を例
に用いて、本実施の形態に係る設計装置の動作を、説明
する。FIG. 7 (a) shows a set surface layer wirable area, FIG. 7 (b) shows a set via possible area, and FIG. 7 (c) shows a set inner layer wirable area. Is shown. The wiring information generation unit 307 determines, for signal lines requiring tamper resistance, a surface layer wirable area, a via possible area,
Wiring information is generated that defines a wiring pattern such that wiring is performed only in the inner layer routable area and wiring for other signal lines is performed in the routable area. FIG. 8 shows the generated wiring information. (Operation) Next, the operation of the design apparatus according to the present embodiment will be described using the substrates shown in FIGS. 5A and 5B as examples.
【００２６】図９は、第３の実施形態に係る設計装置の
動作手順を示すフロチャートである。まず、データ入力
部３０２より、設計情報記憶部３０８に、設計情報が入
力される（Ｓ４０１）。次に、コマンド入力部３０１か
ら、信号線５２５を耐タンパ性を要する信号線として指
定する耐タンパ性指定コマンドが入力される。（Ｓ４０
２）。FIG. 9 is a flowchart showing the operation procedure of the design apparatus according to the third embodiment. First, design information is input from the data input unit 302 to the design information storage unit 308 (S401). Next, a tamper resistant designation command for designating the signal line 525 as a signal line requiring tamper resistance is input from the command input unit 301. (S40
2).
【００２７】表層配線可能領域設定部３０４は、設計情
報を参照して、基板の表層である第１層５１３に配置さ
れた部品５０１、５０３、５０５が第１層面上で占有す
る領域５０２、５０４、５０６を特定し、当該領域を第
１層５１３における表層配線可能領域とする。また、表
層配線可能領域設定部３０４は、設計情報を参照して、
第１層５１３の反対面であり、同じく基板の表層である
第６層５１８に配置された部品５０７、５０９、５１１
が第６層面上で占有する領域５０８、５１０、５１２を
特定し、当該領域を第６層５１８における表層配線可能
領域として設定する（Ｓ４０３）。The surface layer wirable area setting section 304 refers to the design information and divides the areas 502, 504 occupied on the first layer surface by the components 501, 503, 505 arranged on the first layer 513, which is the surface layer of the board. , 506 are specified, and this area is set as a surface layer wirable area in the first layer 513. Further, the surface layer wirable area setting unit 304 refers to the design information,
Components 507, 509, 511 arranged on a sixth layer 518 on the opposite side of the first layer 513 and also on the surface of the substrate
Specifies the regions 508, 510, 512 occupied on the sixth layer surface, and sets the regions as the surface layer wirable region in the sixth layer 518 (S403).
【００２８】次に、ビア可能領域設定部３０５は、第１
層の表層配線可能領域５０２、５０４、５０６と、第６
層の表層配線可能領域５０８、５１０、５１２が平面視
において重複する領域５１９、５２０、５２１を特定
し、当該領域をビア可能領域として設定する（Ｓ４０
４）。次に、内層配線可能領域設定部３０６は、内層で
ある第２層５１４、第３層５１５、第４層５１６、第５
層５１７を内層配線可能領域５２２として設定する（Ｓ
４０５）。Next, the via available area setting unit 305
Surface wirable regions 502, 504, and 506 of the layers
The areas 519, 520, and 521 where the surface wiring possible areas 508, 510, and 512 of the layer overlap in plan view are specified, and the areas are set as via possible areas (S40).
4). Next, the inner layer wirable area setting unit 306 determines the second layer 514, the third layer 515, the fourth layer 516, and the
The layer 517 is set as the inner layer wirable area 522 (S
405).
【００２９】次に、配線情報生成部３０７は、耐タンパ
性として指定した信号線５２５の配線を、表層配線可能
領域５０２、５０４、５０６、５０８、５１０、５１２
及び、ビア可能領域５１９、５２０、５２１、内層配線
可能領域５２２内でのみ行うように迷路法を用いて配線
パターンを決めて、当該配線パターンを定めた配線情報
を作成する（Ｓ４０６）。 （まとめ）以上のように、本実施の形態に係る設計装置
は、部品の配置が決定した状態から配線設計を行うとき
に、耐タンパ性を要する信号線の表層の配線が部品の下
に隠れるように配線パターンが決められるので、当該信
号線の接触プロービングが困難な耐タンパ性に優れた多
層基板を設計することができる。 （変形例）なお、本発明は、以上の実施形態に限定され
ることはなく、以下の変形例も当然に想定するところで
ある。 （１）本実施の形態では、耐タンパ性を要する信号線の
表層の配線（箔とビア先端）が部品の下に隠れるように
配線パターンが決めることにより当該信号線の接触プロ
ービングを困難にしたが、非接触プロービングも困難に
するため、第１層の部品の占有領域と第６層の部品の占
有する領域とが平面視において重複する領域で内層の配
線を行うようにして、内層の配線も部品の下に隠れるよ
うにすることができる。Next, the wiring information generating unit 307 converts the wiring of the signal line 525 designated as tamper-resistant to the surface layer wirable areas 502, 504, 506, 508, 510, 512.
Then, a wiring pattern is determined using the maze method so as to be performed only in the via-enabled areas 519, 520, 521 and the inner-layer wiring enabled area 522, and wiring information defining the wiring pattern is created (S406). (Summary) As described above, in the design apparatus according to the present embodiment, when wiring design is performed from the state where the arrangement of components is determined, the surface wiring of the signal line requiring tamper resistance is hidden under the components. Since the wiring pattern is determined as described above, it is possible to design a multilayer substrate having excellent tamper resistance, in which contact probing of the signal line is difficult. (Modifications) The present invention is not limited to the above embodiment, and the following modifications are naturally assumed. (1) In the present embodiment, the contact probing of the signal line is made difficult by deciding the wiring pattern so that the surface wiring (the foil and the tip of the via) of the signal line requiring tamper resistance is hidden under the component. However, in order to make non-contact probing difficult, the inner layer wiring is performed in a region where the area occupied by the first layer components and the area occupied by the sixth layer components overlap in plan view. Can also be hidden under the part.
【００３０】さらに、耐タンパ性を要する信号線の第１
層の配線が、第１層の部品の占有する領域に含まれるだ
けでなく、第６層の部品の占有する領域にも含まれるよ
うにすることで、第１層の配線が、第６層側から非接触
プロービングされるのを困難にすることができる。 （２）本実施の形態では、コマンド入力部３０１より耐
タンパ性を要する信号の指定を行ったが、データ入力部
３０２から信号線情報の一部として入力されて、設計情
報記憶部３０８に記憶されるものしてもよい。 （３）配線情報生成部３０７では、配線パターンを迷路
法で決定するものとしたが、これに限定するものではな
い。その他の方法であってもよい。設計者がマニュアル
で決定するものとしてもよい。 ＜第４の実施形態＞本実施の形態は、２以上のベタ面層
を備える基板の配線設計において、特定の信号線が耐タ
ンパ性を有するように配線パターンを決める設計装置に
関する。 （構成）図１０は、第４の実施形態に係る設計装置の構
成を示すブロック図である。同図に示すように、設計装
置９００は、コマンド入力部３０１と、データ入力部３
０２と、コマンド入力解析部３０３と、ベタ面層間配線
検出部９０７と、配線可能内層設定部９０２と、配線情
報生成部９０３と、設計情報記憶部９０４と、表示部３
０９とを備える。同図において図３のブロック図と同じ
符号の構成要素は同一なため、説明を省略し、以下異な
る点を中心に説明する。Furthermore, the first of the signal lines requiring tamper resistance is
The wiring of the first layer is included not only in the area occupied by the component of the first layer but also in the area occupied by the component of the sixth layer, so that the wiring of the first layer is Non-contact probing from the side can be difficult. (2) In the present embodiment, a signal requiring tamper resistance is specified from the command input unit 301, but is input as a part of signal line information from the data input unit 302 and stored in the design information storage unit 308. It may be done. (3) Although the wiring information generation unit 307 determines the wiring pattern by the maze method, the present invention is not limited to this. Other methods may be used. It may be determined manually by the designer. <Fourth Embodiment> The present embodiment relates to a design apparatus for determining a wiring pattern so that a specific signal line has tamper resistance in a wiring design of a substrate having two or more solid surface layers. (Configuration) FIG. 10 is a block diagram showing a configuration of a design apparatus according to the fourth embodiment. As shown in the drawing, the design device 900 includes a command input unit 301 and a data input unit 3
02, a command input analysis unit 303, a solid surface interlayer wiring detection unit 907, a routable inner layer setting unit 902, a wiring information generation unit 903, a design information storage unit 904, and a display unit 3.
09. In this figure, components having the same reference numerals as those in the block diagram of FIG.
【００３１】図１１は、６層基板を示す図である。この
基板を例に用いて、各構成要素を説明する。設計情報記
憶部３０８は、データ入力部３０２から入力された回路
図情報や、基板の設計に必要な設計情報を記憶する。設
計情報は、基板情報と、部品情報と、端子情報とからな
る。図１２（ａ）は、基板情報を示す。同図に示すよう
に、基板情報には、ベタ面層として設計された層を示す
情報が含まれる。ここで、ベタ面層とは、グランド層又
は電源層をいう。図１２（ｂ）は、部品情報を示す。図
１２（ｃ）は、端子情報を示す。図１２（ｄ）は、信号
線情報を示す。FIG. 11 is a diagram showing a six-layer substrate. Each component will be described using this substrate as an example. The design information storage unit 308 stores circuit diagram information input from the data input unit 302 and design information necessary for designing a board. The design information is composed of board information, component information, and terminal information. FIG. 12A shows board information. As shown in the figure, the substrate information includes information indicating a layer designed as a solid surface layer. Here, the solid surface layer refers to a ground layer or a power supply layer. FIG. 12B shows component information. FIG. 12C shows terminal information. FIG. 12D shows signal line information.
【００３２】ベタ面層間配線層検出部９０１は、ベタ面
層間の配線層をベタ面層間配線層として検出する配線可
能内層設定部９０２は、ベタ面層間配線層として検出さ
れた配線層を配線可能内層として設定する。図１３は、
設定された配線可能内層を示す。同図に示すように、ベ
タ面層２層とベタ面層５層間の３層、４層が配線可能内
層として設定される。The solid interlayer wiring layer detecting section 901 detects a wiring layer between the solid plane layers as the solid interlayer wiring layer. A wirable inner layer setting section 902 can wire the wiring layer detected as the solid interlayer wiring layer. Set as inner layer. FIG.
The settable inner layer that can be wired is shown. As shown in the drawing, three layers and four layers between two solid plane layers and five solid plane layers are set as wirable inner layers.
【００３３】配線情報生成部９０３は、耐タンパ性とし
て指定した信号線の内層での配線が、配線可能内層での
み行うような配線パターンを定めた配線情報を作成す
る。図１４は、生成された配線情報を示す。 （動作）次に、図１２に示す基板を例に用いて本実施の
形態に係る設計装置の動作を説明する。The wiring information generation unit 903 generates wiring information that defines a wiring pattern such that wiring in the inner layer of the signal line designated as tamper-resistant is performed only in the wirable inner layer. FIG. 14 shows the generated wiring information. (Operation) Next, the operation of the design apparatus according to the present embodiment will be described using the substrate shown in FIG. 12 as an example.
【００３４】図１５は、第４の実施形態に係る設計装置
の動作手順を示すフロチャートである。まず、データ入
力部３０２より、設計情報記憶部９０４に設計情報が入
力される（Ｓ１００１）。次に、コマンド入力部３０１
から、信号線１１５５を耐タンパ性を要する信号線とし
て指定する耐タンパ性指定コマンドが入力される（Ｓ１
００２）。FIG. 15 is a flowchart showing the operation procedure of the design apparatus according to the fourth embodiment. First, the design information is input from the data input unit 302 to the design information storage unit 904 (S1001). Next, the command input unit 301
, A tamper-resistant designation command for designating the signal line 1155 as a signal line requiring tamper resistance is input (S1).
002).
【００３５】ベタ面層間配線層検出部９０１は、設計情
報を参照して、ベタ面層として設計された第２層１１０
２と第５層１１０５間の配線層である、第３層１１０３
及び第４層１１０４をベタ面層間配線層として検出する
（Ｓ１００３）。配線可能内層設定部９０２は、ベタ面
層間配線層として検出された第３層１１０３及び第４層
１１０４を配線可能内層として設定する。（Ｓ１００
４）。The solid-surface interlayer wiring layer detecting section 901 refers to the design information and refers to the second layer 110 designed as a solid surface layer.
A third layer 1103 which is a wiring layer between the second and fifth layers 1105
And the fourth layer 1104 is detected as a solid interlayer wiring layer (S1003). The wirable inner layer setting unit 902 sets the third layer 1103 and the fourth layer 1104 detected as the solid surface interlayer wiring layers as wirable inner layers. (S100
4).
【００３６】次に、配線情報生成部９０３は、耐タンパ
性を要するとして指定した信号線１１５５の配線可能内
層１１０３での配線１１０８を含む配線パターンを定め
た配線情報を生成する（Ｓ１００５）。 （まとめ）以上のように、本実施の形態に係る設計装置
では、２以上のベタ面層を備える基板の配線設計におい
て、耐タンパ性を要する信号線が２つのベタ面層で挟ま
れた内層で配線されるように配線パターンが決められる
ので、当該信号線の非接触プロービングが困難な耐タン
パ性に優れた多層基板を設計することができる。 ＜第５の実施形態＞本実施の形態は、特定の信号線に接
続する部品の配置と、特定の信号線の配線パターンが決
定した後、当該信号線が耐タンパ性を有するように、配
置が未決定の部品の配置パターンを決定する設計装置に
関する。 （構成）図１６は、第５の実施形態に係る設計装置の構
成を示すブロック図である。同図に示すように、設計装
置６００は、コマンド入力部３０１と、データ入力部３
０２と、表示部３０９と、コマンド入力解析部３０３
と、部品検出部６０１と、配置情報生成部６０２と、配
線情報生成部６０３と、露出配線検出部６０４と、設計
情報記憶部６０６とからなる。同図において図３のブロ
ック図と同じ符号の構成要素は同一なため、説明を省略
し、以下異なる点を中心に説明する。Next, the wiring information generation unit 903 generates wiring information defining a wiring pattern including a wiring 1108 in the wirable inner layer 1103 of the signal line 1155 designated as requiring tamper resistance (S1005). (Summary) As described above, in the design apparatus according to the present embodiment, in the wiring design of a substrate having two or more solid plane layers, an inner layer in which a signal line requiring tamper resistance is sandwiched between two solid plane layers. Since the wiring pattern is determined so as to be wired in the above manner, it is possible to design a multilayer board having excellent tamper resistance, in which non-contact probing of the signal line is difficult. <Fifth Embodiment> In this embodiment, after the arrangement of components connected to a specific signal line and the wiring pattern of the specific signal line are determined, the arrangement is made such that the signal line has tamper resistance. The present invention relates to a design apparatus that determines an arrangement pattern of undetermined components. (Configuration) FIG. 16 is a block diagram showing the configuration of a design apparatus according to the fifth embodiment. As shown in the figure, the design apparatus 600 includes a command input unit 301 and a data input unit 3
02, a display unit 309, and a command input analysis unit 303
, A component information detecting unit 601, an arrangement information generating unit 602, a wiring information generating unit 603, an exposed wiring detecting unit 604, and a design information storing unit 606. In this figure, components having the same reference numerals as those in the block diagram of FIG.
【００３７】図１７（ａ）〜図１７（ｃ）は、４層基板
の設計過程を示す図である。この基板を例に用いて、各
構成要素を説明する。設計情報記憶部６０６は、データ
入力部３０２から入力された回路図情報や、基板の設計
に必要な設計情報を記憶する。設計情報は、基板情報
と、部品情報と、信号線情報とからなる。図１８（ａ）
は、基板情報を示す。図１８（ｂ）は、部品情報を示
す。図１８（ｃ）は、信号線情報を示す。FIGS. 17A to 17C are diagrams showing a process of designing a four-layer substrate. Each component will be described using this substrate as an example. The design information storage unit 606 stores circuit diagram information input from the data input unit 302 and design information necessary for designing a board. The design information includes board information, component information, and signal line information. FIG. 18 (a)
Indicates substrate information. FIG. 18B shows component information. FIG. 18C shows signal line information.
【００３８】コマンド入力部３０１及びコマンド入力解
析部３０３は、信号線情報に含まれる信号線のうち、耐
タンパ性を要する信号線を指定するコマンドの入力を受
け付けて、解析する。ここでは、端子８０２と端子８０
４間を結ぶ信号線８８８を耐タンパ性を要する信号線と
して指定されたものとする。部品検出部６０１は、設計
情報を参照して、耐タンパ性を要する信号線に接続する
部品を検出する。ここでは、信号線８８８に接続する部
品８０１と部品８０２が検出される。The command input unit 301 and the command input analysis unit 303 receive and analyze a command for designating a signal line requiring tamper resistance among signal lines included in the signal line information. Here, the terminal 802 and the terminal 80
It is assumed that the signal line 888 connecting the four is designated as a signal line requiring tamper resistance. The component detection unit 601 detects a component connected to a signal line requiring tamper resistance with reference to the design information. Here, the components 801 and 802 connected to the signal line 888 are detected.
【００３９】配置情報生成部６０２は、部品検出部６０
１で検出された耐タンパ性を要する信号線に接続される
部品を設計条件を満たすようにして配置を決定し、当該
配置を定めた配置情報を生成する。図１９（ａ）は、耐
タンパ性を要する信号線に接続される部品の配置が定め
られた配置情報を示す。また、配置情報生成部６０２
は、配置が決められていない未配置部品を、露出配線検
出部６０４で検出された露出配線を覆うような位置に優
先的に配置するようにして配置を決定し、当該配置を定
めた配置情報を生成する。図２１は、未配置部品の配置
が定められた配置情報を示す。The arrangement information generating unit 602 includes the component detecting unit 60
The layout of components connected to the signal line requiring tamper resistance detected in step 1 is determined so as to satisfy the design condition, and layout information defining the layout is generated. FIG. 19A shows arrangement information in which arrangement of components connected to signal lines requiring tamper resistance is determined. Also, an arrangement information generation unit 602
Is determined such that an unplaced component whose layout is not determined is preferentially placed at a position that covers the exposed wiring detected by the exposed wiring detecting unit 604, and the layout information defining the layout is determined. Generate FIG. 21 shows placement information in which the placement of unplaced components is determined.
【００４０】配線情報生成部６０３は、端子間を結ぶ信
号線の配線パターンを決定し、当該配線パターンを定め
た配線情報を生成する。配線パターンは、手動により決
定してもよいし、迷路法等の配線アルゴリズムに従って
自動で決定するものとしてもよい。図１９（ｂ）は、配
線情報を示す。露出配線検出部６０４は、配線情報生成
部６０３で行われた耐タンパ性を要する信号の表層での
配線が露出している部分、すなわち部品が占有する領域
外にある部分を検出する。図２０は、露出配線を示す。 （動作）次に、本実施の形態に係る設計装置の動作を、
図１７（ａ）〜図１７（ｃ）の基板設計過程を示す図を
用いて説明する。The wiring information generation unit 603 determines a wiring pattern of a signal line connecting terminals, and generates wiring information defining the wiring pattern. The wiring pattern may be determined manually or automatically determined according to a wiring algorithm such as a maze method. FIG. 19B shows the wiring information. The exposed wiring detection unit 604 detects a portion where the wiring on the surface layer of the signal requiring tamper resistance performed by the wiring information generation unit 603 is exposed, that is, a portion outside the area occupied by the component. FIG. 20 shows the exposed wiring. (Operation) Next, the operation of the design apparatus according to the present embodiment will be described.
This will be described with reference to FIGS. 17 (a) to 17 (c) which show the substrate design process.
【００４１】図２２は、第５の実施形態に係る設計装置
の動作手順を示すフロチャートである。まず、データ入
力部３０２より、設計情報記憶部３０８に、設計情報が
入力される（Ｓ７０１）。次に、コマンド入力部３０１
から、端子８０２と端子８０４間を結ぶ信号線８８８を
耐タンパ性を要する信号線として指定する耐タンパ性指
定コマンドが入力される（Ｓ７０２）。FIG. 22 is a flowchart showing the operation procedure of the design apparatus according to the fifth embodiment. First, design information is input from the data input unit 302 to the design information storage unit 308 (S701). Next, the command input unit 301
Then, a tamper-resistant designation command for designating the signal line 888 connecting the terminal 802 and the terminal 804 as a signal line requiring tamper resistance is input (S702).
【００４２】次に、部品検出部６０１は、設計情報を参
照して、耐タンパ性を要する信号線に接続する部品８０
１及び８０３を検出する（Ｓ７０３）。次に、配置情報
生成部６０２は、部品検出部６０１で検出された耐タン
パ性を要する信号に接続される部品８０１及び８０３の
配置を決定し、当該配置を定めた配置情報を生成する。
このとき、部品８０１、８０３は、設計条件を満たす様
に配置するならば、基板上のどこに配置してもよい（Ｓ
７０４）。Next, the component detection unit 601 refers to the design information, and connects the component 80 connected to the signal line requiring tamper resistance.
1 and 803 are detected (S703). Next, the arrangement information generation unit 602 determines the arrangement of the components 801 and 803 connected to the tamper-resistant signal detected by the component detection unit 601 and generates the arrangement information defining the arrangement.
At this time, if the components 801 and 803 are arranged so as to satisfy the design condition, they may be arranged anywhere on the substrate (S
704).
【００４３】次に、配線情報生成部６０３は、端子８０
２と端子８０４間の配線パターンを決定し、当該配線パ
ターンを定めた配線情報を生成する。配線は手動で行っ
てもよいし、自動で配線を行う場合は、その配線アルゴ
リズムは指定された配線設計基準を満たすように配線す
るアルゴリズムであれば、例えば迷路法など従来のもの
でよい。ここでは、図１７（ａ）に示すように、第１層
の箔８０５と、ビア８０７と、内層の箔８０８と、ビア
８０９と第４層の箔８１０とにより、端子８０２と端子
８０４とが配線されるものとする。（Ｓ７０５）。Next, the wiring information generation unit 603 sends the
A wiring pattern between the terminal 2 and the terminal 804 is determined, and wiring information defining the wiring pattern is generated. The wiring may be performed manually, or when the wiring is automatically performed, a conventional wiring algorithm such as a maze method may be used as long as the wiring algorithm satisfies a specified wiring design standard. Here, as shown in FIG. 17A, the terminal 802 and the terminal 804 are formed by the first layer foil 805, the via 807, the inner layer foil 808, the via 809 and the fourth layer foil 810. It shall be wired. (S705).
【００４４】次に、露出配線検出部６０４は、配線情報
生成部６０３で行われた耐タンパ性を要する信号の表層
での配線が露出している部分、すなわち部品が占有する
領域外にある部分を検出する。ここでは、図１７（ｂ）
に示すように、第１層の露出配線として箔８１１とビア
先端８１２とビア先端８１３、第４層の露出配線として
ビア先端８１９が検出される。（Ｓ７０６）。Next, the exposed wiring detection unit 604 is a part where the wiring on the surface layer of the signal requiring the tamper resistance performed by the wiring information generation unit 603 is exposed, that is, a part outside the area occupied by the component. Is detected. Here, FIG.
As shown in (1), the foil 811, the via tip 812 and the via tip 813 are detected as the first layer exposed wiring, and the via tip 819 is detected as the fourth layer exposed wiring. (S706).
【００４５】次に、配置情報生成部６０２は、配置が決
められていない未配置部品を露出配線を覆うような位置
に優先的に配置するようにして配置を決定し、当該配置
を定めた配置情報を生成する。図１７（ｃ）に示すよう
に、第１層において部品８１４が、第１層の露出配線で
ある箔８１１とビア先端８１２を覆うように配置され、
第４層において部品８１５が、第４層の露出配線である
ビア先端８１９を覆うように配置され、第１層におい
て、部品８１６が、第１層の露出配線であるビア先端８
１３を覆うように配置される（Ｓ７０７）。Next, the placement information generating unit 602 determines the placement by preferentially arranging the unplaced components whose placement has not been determined at a position that covers the exposed wiring, and determines the placement in which the placement is determined. Generate information. As shown in FIG. 17C, the component 814 is disposed on the first layer so as to cover the foil 811 that is the exposed wiring of the first layer and the via tip 812,
In the fourth layer, the component 815 is arranged so as to cover the via tip 819 that is the exposed wiring of the fourth layer, and in the first layer, the component 816 is located in the via tip 8 that is the exposed wiring of the first layer.
13 (S707).
【００４６】次に、配線情報生成部６０３が、配線パタ
ーンが決められていない信号線の配線を決定し、当該配
線を定めた配線情報を生成する（Ｓ７０８）。 （まとめ）以上のように、本実施の形態に係る設計装置
では、耐タンパ性を要する信号線に接続する部品の配置
と、耐タンパ性を要する信号線の配線パターンが決定し
た後、耐タンパ性を要する信号線の表層の配線で部品の
下に隠れていない部分があると、その部分を覆うよう
に、配置が定まっていない部品の配置パターンが決めら
れるので、当該信号線の接触プロービングが困難な耐タ
ンパ性に優れた多層基板を設計することができる。 （変形例）なお、本発明は、以上の実施形態に限定され
ることはなく、以下の変形例も当然に想定するところで
ある。 （１）配置情報生成部６０２は、図２３に示すように耐
タンパ性を要する信号線に接続する部品８０１を第１層
に配置し、第１層の部品８０１の占有領域を含むように
部品８０３を第６層に配置するようにしてもよい。 （２）本実施の形態では、耐タンパ性を要する信号線の
表層の配線で部品の下に隠れていない部分あると、その
部分を覆うように、配置が定まっていない部品の配置パ
ターンを決めることにより当該信号線の接触プロービン
グを困難にしたが、非接触プロービングも困難にするた
め、第１層の部品の占有領域と第６層の部品の占有する
領域とで挟まれていない内層の配線があるときには、そ
の部分を挟むように、配置が定まっていない部品を配置
することとしてもよい。Next, the wiring information generation unit 603 determines the wiring of the signal line for which the wiring pattern has not been determined, and generates wiring information defining the wiring (S708). (Summary) As described above, in the design apparatus according to the present embodiment, after the arrangement of components to be connected to the tamper-resistant signal lines and the wiring pattern of the tamper-resistant signal lines are determined, the tamper-resistant If there is a part that is not hidden under the component in the surface wiring of the signal line that requires the property, the placement pattern of the component whose placement is not fixed is determined so as to cover that part, so the contact probing of the signal line concerned It is possible to design a difficult multilayer board having excellent tamper resistance. (Modifications) The present invention is not limited to the above embodiment, and the following modifications are naturally assumed. (1) The arrangement information generation unit 602 arranges a component 801 connected to a signal line requiring tamper resistance in a first layer as shown in FIG. 23, and includes a component 801 occupied by the first layer component 801. 803 may be arranged on the sixth layer. (2) In the present embodiment, if there is a portion that is not hidden under the component by the wiring of the surface layer of the signal line requiring tamper resistance, an arrangement pattern of the component whose arrangement is not determined is determined so as to cover the portion. This makes contact probing of the signal line difficult, but also makes non-contact probing difficult, so that the wiring of the inner layer which is not sandwiched between the area occupied by the first layer component and the area occupied by the sixth layer component is used. When there is a part, a part whose arrangement is not determined may be arranged so as to sandwich that part.
【００４７】さらに、耐タンパ性を要する信号線の第１
層の配線で、第６層の部品の占有する領域と平面視にお
いて重複しない部分がある場合には、第６層のその部分
に、配置が定まっていない部品を配置するようにして、
第１層の配線が、第６層側から非接触プロービングされ
るのを困難にすることができる。 （３）本実施の形態では、耐タンパ性を要する信号線に
接続する部品の配置と、耐タンパ性を要する信号線の配
線パターンとを決定したが、耐タンパ性を要する信号線
に接続する部品の配置と、耐タンパ性を要する信号線の
配線パターンとが予め決められた設計情報が入力され
て、耐タンパ性を要する信号線に接続していない配置が
決っていない部品の配置を決めるものとしてもよい。、 ＜第６の実施形態＞本実施の形態は、耐タンパ性を要す
る信号線の配線パターンが決定した状態において、当該
信号線が耐タンパ性を有するように、プレーンの配置位
置を決定する設計装置に関する。 （構成）図２４は、第６の実施形態に係る設計装置の構
成を示すブロック図である。同図に示すように、設計装
置１２００は、コマンド入力部３０１と、データ入力部
３０２と、コマンド入力解析部３０３と、耐タンパ性配
線領域検出部１２０１と、耐タンパ性ベタ面層検出部１
２０２と、耐タンパ性プレーン配置情報生成部１２０３
と、設計情報記憶部１２０４とから構成される。同図に
おいて図３のブロック図と同じ符号の構成要素は同一な
ため、説明を省略し、以下異なる点を中心に説明する。Further, the first of the signal lines requiring tamper resistance is
If there is a portion of the wiring of the layer that does not overlap with the area occupied by the component of the sixth layer in plan view, a component whose arrangement is not determined is arranged in that portion of the sixth layer,
It can make it difficult for the first layer wiring to be contactlessly probed from the sixth layer side. (3) In the present embodiment, the arrangement of components to be connected to the tamper-resistant signal line and the wiring pattern of the tamper-resistant signal line are determined, but the connection to the tamper-resistant signal line is determined. The design information in which the arrangement of the components and the wiring pattern of the signal lines requiring tamper resistance are predetermined is input, and the arrangement of the components not connected to the signal lines requiring tamper resistance is determined. It may be a thing. <Sixth Embodiment> In the present embodiment, in a state where the wiring pattern of a signal line requiring tamper resistance is determined, the layout position of the plane is determined so that the signal line has tamper resistance. Related to the device. (Configuration) FIG. 24 is a block diagram showing the configuration of a design apparatus according to the sixth embodiment. As shown in the drawing, the design apparatus 1200 includes a command input unit 301, a data input unit 302, a command input analysis unit 303, a tamper-resistant wiring area detection unit 1201, and a tamper-resistant solid surface layer detection unit 1.
202 and a tamper-resistant plane arrangement information generation unit 1203
And a design information storage unit 1204. In this figure, components having the same reference numerals as those in the block diagram of FIG.
【００４８】図２５は、多層基板を示す図である。図２
５に示す多層基板を例に用いて、各構成要素の処理を説
明する。設計情報記憶部３０８は、データ入力部３０２
から入力された回路図情報や、基板の設計に必要な設計
情報を記憶する。設計情報は、基板情報と、部品情報
と、端子情報とからなる。図２６（ａ）は、基板情報を
示す。図２６（ｂ）は、部品情報を示す。図２６（ｃ）
は、端子情報を示す。図２６（ｄ）は、信号線情報を示
す。図２６（ｅ）は、配線情報を示す。FIG. 25 is a diagram showing a multilayer substrate. FIG.
The processing of each component will be described using the multilayer substrate shown in FIG. 5 as an example. The design information storage unit 308 includes a data input unit 302
The circuit diagram information inputted from the server and the design information necessary for designing the board are stored. The design information is composed of board information, component information, and terminal information. FIG. 26A shows board information. FIG. 26B shows the component information. FIG. 26 (c)
Indicates terminal information. FIG. 26D shows signal line information. FIG. 26E shows the wiring information.
【００４９】耐タンパ性配線領域検出部１２０１は、設
計情報を参照して、耐タンパ性を要する信号の内層での
配線領域を耐タンパ性配線領域として検出する。図２７
（ａ）は、検出された耐タンパ性配線領域を示す。耐タ
ンパ性ベタ面層検出部１２０２は、耐タンパ性を要する
信号の内層での配線が存在する層の上層及び下層にある
配線層を特定し、当該配線層を耐タンパ性ベタ面層とし
て設定する。図２７（ｂ）は、設定された耐タンパ性ベ
タ面層を示す。The tamper-resistant wiring area detection unit 1201 refers to the design information and detects a wiring area in an inner layer of a signal requiring tamper resistance as a tamper-resistant wiring area. FIG.
(A) shows the detected tamper-resistant wiring region. The tamper-resistant solid surface layer detection unit 1202 specifies upper and lower wiring layers in which a wiring in an inner layer of a signal requiring tamper resistance exists, and sets the wiring layer as a tamper-resistant solid surface layer. I do. FIG. 27B shows the set tamper-resistant solid surface layer.
【００５０】耐タンパ性プレーン配置情報生成部１２０
３は、耐タンパ性ベタ面層として設定された層におけ
る、検出された耐タンパ性配線領域を平面視において覆
う領域にプレーン（箔）を配置することを定めたプレー
ン配置情報を生成する。図２８は、生成されたプレーン
配置情報を示す。 （動作）次に、図２５に示す基板を例に用いて、本実施
の形態に係る設計装置の動作を説明する。Tamper resistant plane arrangement information generating section 120
Reference numeral 3 generates plane arrangement information that specifies that a plane (foil) is arranged in an area of the layer set as the tamper-resistant solid surface layer, which covers the detected tamper-resistant wiring area in plan view. FIG. 28 shows the generated plane arrangement information. (Operation) Next, the operation of the design apparatus according to the present embodiment will be described using the substrate shown in FIG. 25 as an example.
【００５１】図２９は、第６の実施形態に係る設計装置
の動作手順を示すフロチャートである。まず、まず、デ
ータ入力部３０２より、設計情報記憶部１２０４に、設
計情報が入力される（Ｓ１３０１）。次に、コマンド入
力部３０１から、信号線１４５５を耐タンパ性を要する
信号線として指定する耐タンパ性指定コマンドが入力さ
れる（Ｓ１３０２）。FIG. 29 is a flowchart showing the operation procedure of the design apparatus according to the sixth embodiment. First, design information is input from the data input unit 302 to the design information storage unit 1204 (S1301). Next, a tamper-resistant designation command for designating the signal line 1455 as a signal line requiring tamper resistance is input from the command input unit 301 (S1302).
【００５２】次に、耐タンパ性配線領域検出部１２０１
は、耐タンパ性を要する信号線の内層における配線領域
１４０４を検出する（Ｓ１３０３）。次に、耐タンパ性
ベタ面層検出部１２０２は、耐タンパ性を要する信号線
の内層の配線１４０４が存在する第３層１４０２の上層
の配線層である第２層１４０１と、下層の配線層である
第４層１４０３を耐タンパ性ベタ面層として設定する
（Ｓ１３０４）。Next, a tamper-resistant wiring area detection unit 1201
Detects the wiring region 1404 in the inner layer of the signal line requiring tamper resistance (S1303). Next, the tamper-resistant solid surface layer detection unit 1202 includes a second layer 1401 that is an upper wiring layer of the third layer 1402 in which the inner wiring 1404 of the signal line requiring tamper resistance exists, and a lower wiring layer. Is set as a tamper-resistant solid surface layer (S1304).
【００５３】次に、耐タンパ性プレーン配置情報生成部
１２０３は、耐タンパ性ベタ面層として設定された第２
層１４０１と第４層１４０３において、耐タンパ性を要
する信号線の内層の配線領域１４０４を平面視において
覆うような領域にプレーン１４０５、１４０６を配置す
ることを定めたプレーン配置情報を生成する（Ｓ１３０
５）。 （まとめ）以上のように、本実施の形態に係る設計装置
では、耐タンパ性を要する信号線の配線パターンが決定
した状態において、当該信号線の内層での配線を挟むよ
うにプレーンの配置パターンが決められるので、当該信
号線の非接触プロービングが困難な耐タンパ性に優れた
多層基板を設計することができる。 （変形例）なお、本発明は、以上の実施形態に限定され
ることはなく、以下の変形例も当然に想定するところで
ある。 （１）本実施の形態では、配置するプレーンを、グラン
ドや電源に接続するものとしなかったが、よりシールド
効果を高めるためには、配置するプレーンを、グランド
もしくは電源に接続するものとしてもよい。 ＜第７の実施形態＞本実施の形態は、多層基板の設計の
途中又は終了後において、耐タンパ性を要する信号線が
耐タンパ性を有する有するように配線パターンが設計さ
れた否かをチェックする配線チェック装置に関する。 （構成）図３０は、第７の実施形態に係る配線チェック
装置の構成を示すブロック図である。配線チェック装置
１５００は、コマンド入力部３０１と、データ入力部３
０２と、コマンド入力解析部３０３と、露出配線検出部
１５０１と、警告生成部１５０２と、表示部３０９と、
設計情報記憶部１５０３により構成される。Next, the tamper-resistant plane arrangement information generation unit 1203 generates the second tamper-resistant solid surface layer set as the tamper-resistant solid surface layer.
In the layer 1401 and the fourth layer 1403, plane arrangement information that defines that planes 1405 and 1406 are arranged in a region that covers the wiring region 1404 of the inner layer of the signal line requiring tamper resistance in plan view is generated (S130).
5). (Summary) As described above, in the design apparatus according to the present embodiment, in the state where the wiring pattern of the signal line requiring tamper resistance is determined, the layout pattern of the plane is arranged so as to sandwich the wiring in the inner layer of the signal line. Is determined, it is possible to design a multilayer board excellent in tamper resistance, in which non-contact probing of the signal line is difficult. (Modifications) The present invention is not limited to the above embodiment, and the following modifications are naturally assumed. (1) In the present embodiment, the arranged plane is not connected to the ground or the power supply. However, in order to further enhance the shielding effect, the arranged plane may be connected to the ground or the power supply. . <Seventh Embodiment> This embodiment checks whether or not a wiring pattern is designed so that a signal line requiring tamper resistance has tamper resistance during or after the design of a multilayer substrate. To a wiring check device. (Configuration) FIG. 30 is a block diagram showing a configuration of a wiring check device according to the seventh embodiment. The wiring check device 1500 includes a command input unit 301 and a data input unit 3
02, a command input analysis unit 303, an exposed wiring detection unit 1501, a warning generation unit 1502, a display unit 309,
It is configured by a design information storage unit 1503.
【００５４】同図において図３のブロック図と同じ符号
の構成要素は同一なため、説明を省略し、以下異なる点
を中心に説明する。図３１（ａ）及び図３１（ｂ）は、
多層基板を示す。図３１（ａ）と図３１（ｂ）に示され
る多層基板を例に用いて、各構成要素の処理を説明す
る。設計情報記憶部１５０３は、データ入力部３０２か
ら入力された回路図情報や、基板の設計に必要な設計情
報を記憶する。設計情報は、基板情報と、部品情報と、
端子情報とからなる。図３２（ａ）は、基板情報を示
す。図３２（ｂ）は、部品情報を示す。図３２（ｃ）
は、端子情報を示す。図３２（ｄ）は、信号線情報を示
す。同図に示すように、信号線情報は、耐タンパ性を要
するか否かの情報も含む。図３２（ｅ）は、配線情報を
示す。In the figure, the components having the same reference numerals as those in the block diagram of FIG. 3 are the same, and the description thereof will be omitted, and the following description will focus on the differences. FIGS. 31 (a) and 31 (b)
3 shows a multilayer substrate. The processing of each component will be described using the multilayer substrate shown in FIGS. 31A and 31B as an example. The design information storage unit 1503 stores circuit diagram information input from the data input unit 302 and design information necessary for designing a board. The design information includes board information, component information,
It consists of terminal information. FIG. 32A shows board information. FIG. 32B shows the component information. FIG. 32 (c)
Indicates terminal information. FIG. 32D shows signal line information. As shown in the figure, the signal line information also includes information on whether or not tamper resistance is required. FIG. 32E shows wiring information.
【００５５】露出配線検出部１５０１は、設計情報を参
照して、耐タンパ性を要する信号線の表層での配線を構
成する箔とビア先端とを検出し、表層に配置された部品
が占有する領域を検出する。そして、表層の箔とビア先
端のなかで、部品占有領域内に含まれない露出配線であ
る箔とビア先端を検出し、当該箔とビアの位置を示す露
出配線情報を警告生成部１５０２に送る。図３３は、露
出配線情報を示す。The exposed wiring detecting section 1501 refers to the design information, detects the foil constituting the wiring on the surface layer of the signal line requiring tamper resistance and the tip of the via, and occupies the components arranged on the surface layer. Detect the area. Then, a foil which is an exposed wiring not included in the component occupation area and a via tip are detected from among the surface layer foil and the via tip, and the exposed wiring information indicating the position of the foil and the via is transmitted to the warning generation unit 1502. . FIG. 33 shows exposed wiring information.
【００５６】警告生成部１５０２は、露出配線検出部１
５０１で検出された露出配線情報に基いて、警告メッセ
ージを生成する。表示部３０９は、警告生成部１５０２
で生成された警告メッセージを表示する。図３２（ｂ）
は、警告メッセージの表示例を示す。 （動作）次に、図３１に示す基板を例に用いて、本実施
の形態に係る配線チェック装置の動作を説明する。The warning generation unit 1502 includes the exposed wiring detection unit 1
A warning message is generated based on the exposed wiring information detected in 501. The display unit 309 includes a warning generation unit 1502
Displays the warning message generated by. FIG. 32 (b)
Shows a display example of a warning message. (Operation) Next, the operation of the wiring check device according to the present embodiment will be described using the substrate shown in FIG. 31 as an example.
【００５７】図３４は、第７の実施形態に係る配線チェ
ック装置の動作手順を示すフロチャートである。まず、
まず、データ入力部３０２より、設計情報記憶部１５０
３に、設計情報が入力される（Ｓ１６０１）。露出配線
検出部１５０１は、設計情報を参照して、耐タンパ性を
要する信号線の表層での配線を構成する箔１７０１とビ
ア先端１７０３とを検出し、表層に配置された部品１７
０５が占有する領域１７０６を検出する。FIG. 34 is a flowchart showing the operation procedure of the wiring check device according to the seventh embodiment. First,
First, the design information storage unit 150 is input from the data input unit 302.
3, design information is input (S1601). The exposed wiring detection unit 1501 detects the foil 1701 and the via tip 1703 constituting the wiring on the surface layer of the signal line requiring tamper resistance with reference to the design information, and detects the component 17 arranged on the surface layer.
The area 1706 occupied by the area 05 is detected.
【００５８】そして、露出配線検出部１５０１は、箔１
７０１とビア先端１７０３のなかで、占有領域１７０６
内に含まれない露出配線である箔１７０７とビア先端１
７０６を検出し、当該箔とビアの位置を示す露出配線情
報を警告生成部１５０２に送る（Ｓ１６０２）。警告生
成部１５０２は、露出配線検出部１５０１で検出された
露出配線情報に基いて、警告メッセージを生成する（Ｓ
１６０３）。Then, the exposed wiring detection section 1501
Occupied area 1706 between 701 and via tip 1703
Foil 1707 and exposed via 1
706 is detected, and exposed wiring information indicating the positions of the foil and the via is sent to the warning generation unit 1502 (S1602). The warning generation unit 1502 generates a warning message based on the exposed wiring information detected by the exposed wiring detection unit 1501 (S
1603).
【００５９】表示部３０９は、警告生成部１５０２で生
成された警告メッセージ１７０８を表示する（Ｓ１６０
４）。 （まとめ）以上のように、本実施の形態に係る配線チェ
ック装置では、多層基板の設計の途中又は終了後におい
て、耐タンパ性を要する信号線の表層の配線で部品の下
に隠れていない部分があると、その部分を示す警告メッ
セージを表示するので、耐タンパ性に優れた設計が行わ
れた否かをチェックすることができる。 （変形例）なお、本発明は、以上の実施形態に限定され
ることはなく、以下の変形例も当然に想定するところで
ある。 （１）図３２（ｂ）に示す警告メッセージは一例であ
り、露出配線１７０７をハイライト表示又は色を変えて
の表示でもよいし、露出配線１６０７の層や座標などの
データをファイルに出力するものとしてもよい。 （２）本実施の形態では、耐タンパ性を要する信号線の
表層の配線で部品の下に隠れていない部分があると、そ
の部分を示す警告メッセージを表示するものとしたが、
さらに、耐タンパ性を要する信号線の内層の配線で、２
つの表層に配置されている部品又は箔で挟まれていない
部分がある場合にも、その部分を示す警告メッセージを
表示するものとしてもよい。また、さらに、、耐タンパ
性を要する表層の信号線の配線で、当該表層と反対側の
表層で部品が占有する領域外となる部分がある場合に
も、その部分を示す警告メッセージを表示するものとし
てもよい。 （３）設計方法、設計プログラム及びプログラム記録媒
体について 本発明は、上記実施形態で説明した処理ステップを定め
た設計方法又は配線チェック方法であるとしてもよい。
また、これらの方法をコンピュータにより実現するプロ
グラムであってもよい。また、これらのプログラムを記
録したコンピュータで読取り可能な記録媒体であっても
よい。The display unit 309 displays the warning message 1708 generated by the warning generation unit 1502 (S160)
4). (Summary) As described above, in the wiring check device according to the present embodiment, during or after the design of the multi-layer substrate, the portion of the signal line requiring tamper resistance that is not hidden under the component by the surface wiring of the signal line. If there is, a warning message indicating the portion is displayed, so that it is possible to check whether or not a design excellent in tamper resistance has been performed. (Modifications) The present invention is not limited to the above embodiment, and the following modifications are naturally assumed. (1) The warning message shown in FIG. 32B is an example, and the exposed wiring 1707 may be highlighted or displayed in a different color, or data such as the layer and coordinates of the exposed wiring 1607 may be output to a file. It may be a thing. (2) In the present embodiment, if there is a part that is not hidden under the component in the surface wiring of the signal line requiring tamper resistance, a warning message indicating the part is displayed.
Furthermore, the wiring of the inner layer of the signal line requiring tamper resistance is 2
If there is a part that is not sandwiched between components or foils arranged on one surface layer, a warning message indicating the part may be displayed. Further, if there is a portion of the signal line wiring of the surface layer requiring tamper resistance outside the region occupied by the component on the surface layer opposite to the surface layer, a warning message indicating the portion is displayed. It may be a thing. (3) Design Method, Design Program, and Program Recording Medium The present invention may be a design method or a wiring check method that defines the processing steps described in the above embodiment.
Further, a program that implements these methods by a computer may be used. Further, a computer-readable recording medium that records these programs may be used.
【００６０】[0060]
【発明の効果】以上の説明から明らかなように、本発明
に係る多層基板は、表層面に配置されている箔であっ
て、耐タンパ性を要する信号線として使用されているも
のと、層間接続するビアであって、耐タンパ性を要する
信号線として使用されているものの表層面に露出した端
部とが搭載部品の前記表層での占有領域内に存在させて
あることを特徴とする。As is clear from the above description, the multilayer substrate according to the present invention is different from a foil disposed on the surface layer, which is used as a signal line which requires tamper resistance, and which is used for the interlayer. A via to be connected, which is used as a signal line requiring tamper resistance, but has an end exposed on the surface layer in the area occupied by the surface layer of the mounted component.
【００６１】これにより、耐タンパ性を要する信号線の
表層の配線に対して、接触プロービングが困難となり、
耐タンパ性に優れた多層基板を実現できる。ここで、さ
らに、内層に配置されている箔であって、耐タンパ性を
要する信号線として使用されているものが、当該内層よ
りも外の層に配置されている箔又は部品の占有領域によ
って挟まれていることを特徴とすることができる。This makes it difficult to perform contact probing on the surface wiring of the signal line requiring tamper resistance.
A multilayer substrate having excellent tamper resistance can be realized. Here, furthermore, the foil disposed on the inner layer, which is used as a signal line requiring tamper resistance, depends on the area occupied by the foil or the component disposed on a layer outside the inner layer. It can be characterized by being sandwiched.
【００６２】これにより、耐タンパ性を要する信号線の
内層の配線に対して、磁気プローブなどの非接触プロー
ビングが困難となり、より耐タンパ性に優れた多層基板
を実現することができる。ここで、前記内層よりも外の
層に配置されている箔は、グランド又は電源に接続され
ていることを特徴とすることができる。As a result, non-contact probing with a magnetic probe or the like becomes difficult for the wiring in the inner layer of the signal line requiring tamper resistance, and a multi-layer substrate having more excellent tamper resistance can be realized. Here, the foil disposed on a layer outside the inner layer may be connected to a ground or a power supply.
【００６３】これにより、シールド効果が増加し、非接
触プロービングが困難となり、より耐タンパ性に優れた
多層基板を実現することができる。ここで、表層面に配
置されている箔であって、耐タンパ性を要する信号線と
して使用されているものが搭載部品の前記表層と反対側
の表層の占有領域内に存在させてあることを特徴とする
ことができる。As a result, the shielding effect is increased, non-contact probing becomes difficult, and a multilayer substrate having more excellent tamper resistance can be realized. Here, it is assumed that the foil disposed on the surface layer, which is used as a signal line requiring tamper resistance, exists in the occupied area of the surface layer on the opposite side to the surface layer of the mounted component. It can be a feature.
【００６４】これにより、耐タンパ性を要する信号線の
表層の配線に対して、当該表層と反対側の表層からの非
接触プロービングが困難となり、より耐タンパ性に優れ
た多層基板を実現することができる。ここで、前記耐タ
ンパ性を要する信号線は、暗合化用エンコーダに入力さ
れる信号線、又は暗号解読用のデコーダから出力される
信号線であることを特徴とすることができる。As a result, it becomes difficult to perform non-contact probing on the surface layer of the signal line requiring tamper resistance from the surface layer opposite to the surface layer, thereby realizing a multilayer substrate having more excellent tamper resistance. Can be. Here, the signal line requiring the tamper resistance may be a signal line input to an encryption encoder or a signal line output from a decryption decoder.
【００６５】これにより、暗号化が必要な機密性の高い
信号を伝送している信号線が、耐タンパ性を有するの
で、耐タンパ性に優れた多層基板を実現できる。また、
本発明に係る多層基板は、表層面に配置されている箔で
あって、特定の信号線として使用されているものと、層
間接続するビアであって、特定の信号線として使用され
ているものの表層面に露出した端部とが搭載部品の前記
表層での占有領域内に存在させてあり、内層に配置され
ている箔であって、特定の信号線として使用されている
ものが、当該内層よりも外の層に配置されている箔又は
部品の占有領域によって挟まれており、前記特定の信号
線は、すべてのデータ線及びアドレス線であることを特
徴とする。As a result, since the signal line transmitting a highly confidential signal requiring encryption has tamper resistance, a multilayer substrate having excellent tamper resistance can be realized. Also,
The multilayer substrate according to the present invention is a foil disposed on a surface layer, which is used as a specific signal line, and a via that connects between layers and is used as a specific signal line. The end exposed on the surface layer is located within the area occupied by the surface layer of the mounted component, and the foil disposed on the inner layer, which is used as a specific signal line, is the inner layer. The specific signal lines are all data lines and address lines.
【００６６】これにより、多層基板のすべてのデータ信
号線とアドレス信号線が、部品の下に隠れたり、部品又
は箔で挟まれたりするので、特定の信号線だけでなく、
多数の信号線に機密性の高い信号が伝送される回路にお
いて、耐タンパ性を徹底した多層基板を実現できる。ま
た、すべてのデータ信号線とアドレス信号線を隠蔽する
ので、隠蔽した信号線のうち、どれが機密性の高い信号
を伝送している信号線であるかの特定を困難にし、より
耐タンパ性に優れた多層基板を実現できる。As a result, all the data signal lines and the address signal lines of the multilayer board are hidden under the component or sandwiched between the component and the foil, so that not only the specific signal line but also the specific signal line is provided.
In a circuit in which a highly confidential signal is transmitted to a large number of signal lines, a multilayer board with thorough tamper resistance can be realized. In addition, since all data signal lines and address signal lines are concealed, it is difficult to identify which of the concealed signal lines is a signal line transmitting a highly confidential signal, and more tamper-resistant. It is possible to realize a multi-layer substrate having excellent characteristics.
【００６７】また、本発明に係る多層基板の設計装置
は、各部品が配置される基板の位置と、各部品の大きさ
と、各部品が有する端子とを特定する部品情報を取得す
る部品情報取得手段と、端子間を結ぶ信号線のうちで、
耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定手段と、前記部品情報を参照して、部品が表層で占
有する領域を当該表層の表層配線可能領域として設定す
る表層配線可能領域設定手段と、前記部品情報を参照し
て、１つの表層での部品の占有領域と、当該表層と反対
側の表層での部品の占有領域とが平面視において重複す
る領域をビア可能領域として設定するビア可能領域設定
手段と、前記耐タンパ性を要する信号線の表層での配線
が、当該表層の前記表層配線可能領域内で行われ、当該
信号線の層間の配線が前記ビア可能領域で行われるよう
な配線パターンを定めた配線情報を生成する配線情報生
成手段とを備えたことを特徴とする。Further, the multi-layer board design apparatus according to the present invention provides a component information obtaining apparatus for obtaining component information for specifying a position of a board on which each component is arranged, a size of each component, and a terminal of each component. Of the signal lines connecting the means and the terminals,
Tamper-resistant signal line designating means for designating a signal line requiring tamper resistance, and a surface-wiring-enabled area setting for setting an area occupied by the component on the surface as a surface-wiable area of the surface by referring to the component information Means, referring to the component information, set an area in which the area occupied by the component on one surface layer and the area occupied by the component on the surface layer opposite to the surface layer overlap in plan view as a via-capable area. Via possible area setting means and wiring in the surface layer of the signal line requiring tamper resistance are performed in the surface wirable area of the surface layer, and wiring between the signal lines is performed in the via possible area. Wiring information generating means for generating wiring information defining such a wiring pattern.
【００６８】これにより、部品の配置が決定した状態か
ら配線設計を行うときに、耐タンパ性を要する信号線の
表層の配線が部品の下に隠れるように配線パターンが決
められるので、当該信号線の接触プロービングが困難な
耐タンパ性に優れた多層基板を設計することができる。
ここで、さらに、前記部品情報を参照して、１つの表層
での部品の占有領域と、当該表層と反対側の表層での部
品の占有領域とが平面視において重複する領域を内層配
線可能領域として設定する内層配線可能領域設定手段を
備え、前記配線情報生成手段は、前記耐タンパ性を要す
る信号線の内層での配線が、前記内層配線可能領域内と
なるような配線パターンを定めた配線情報を生成するこ
とを特徴とすることができる。Thus, when designing the wiring from the state where the arrangement of the components is determined, the wiring pattern is determined so that the wiring on the surface layer of the signal line requiring tamper resistance is hidden under the component. It is possible to design a multilayer substrate having excellent tamper resistance, which makes contact probing difficult.
Here, with reference to the component information, a region where the occupied region of the component on one surface layer and the occupied region of the component on the surface layer opposite to the surface layer overlap in plan view is defined as an inner-layer routable region. The wiring information generating means includes a wiring pattern that defines a wiring pattern such that a wiring in an inner layer of the tamper-resistant signal line is in the inner-layer wiring possible area. Generating information can be characterized.
【００６９】これにより、部品の配置が決定した状態か
ら配線設計を行うときに、耐タンパ性を要する信号線の
内層の配線が、２つの表層の部品の下に隠れるように配
線パターンが決められるので、当該信号線の非接触プロ
ービングが困難な耐タンパ性に優れた多層基板を設計す
ることができる。ここで、さらに、前記部品情報を参照
して、１つの表層の部品の占有領域を、当該表層の反対
側の表層における反対層配線可能領域として設定する反
対層配線可能領域設定手段と、前記配線情報生成手段
は、前記耐タンパ性を要する信号線の表層での配線が、
当該表層の反対側の表層の表層配線可能領域に含まれる
ような配線パターンを定めた配線情報を生成することを
特徴とすることができる。Thus, when designing the wiring from the state where the arrangement of the components is determined, the wiring pattern is determined such that the wiring of the inner layer of the signal line requiring tamper resistance is hidden under the two surface components. Therefore, it is possible to design a multilayer substrate having excellent tamper resistance, in which non-contact probing of the signal line is difficult. Here, further, by referring to the component information, an opposite layer wirable area setting means for setting an occupied area of one surface component as an opposite layer wirable area on a surface layer opposite to the surface layer; The information generating means may be configured such that the wiring on the surface layer of the signal line requiring tamper resistance is
Wiring information that defines a wiring pattern that is included in a surface layer wirable area on the surface layer on the opposite side of the surface layer can be generated.
【００７０】これにより、耐タンパ性を要する信号線の
表層の配線が、当該表層と反対側の表層の部品の下に隠
れるように配線パターンが決められるので、当該信号線
の反対側の表層から非接触プロービングが困難な耐タン
パ性に優れた多層基板を設計することができる。また、
本発明に係る多層基板の設計装置は、基板の層数と、ベ
タ面層となる基板の層とを定める基板情報を取得する基
板情報取得手段と、耐タンパ性を要する信号線を指定す
る耐タンパ性信号線指定手段と、前記基板情報を参照し
て、２つのベタ面層に挟まれた内層を配線可能内層とし
て設定する配線可能内層設定手段と、前記耐タンパ性を
要する信号線の内層での配線が、前記配線可能内層で行
うような配線パターンを定めた配線情報を生成する配線
情報生成手段とを備えたことを特徴とする。Thus, the wiring pattern is determined so that the wiring on the surface layer of the signal line requiring tamper resistance is hidden under the component on the surface layer opposite to the surface layer. A multilayer substrate excellent in tamper resistance, in which non-contact probing is difficult, can be designed. Also,
An apparatus for designing a multi-layer board according to the present invention includes a board information acquisition unit for acquiring board information that defines the number of layers of a board and a board layer to be a solid surface layer, and a board for designating a signal line requiring tamper resistance. Tamper-resistant signal line designating means, wirable inner layer setting means for setting an inner layer sandwiched between two solid surface layers as a wirable inner layer with reference to the board information, and an inner layer of the signal line requiring tamper resistance And wiring information generating means for generating wiring information defining a wiring pattern as performed in the wirable inner layer.
【００７１】これにより、２以上のベタ面層を備える基
板の配線設計において、耐タンパ性を要する信号線が２
つのベタ面層で挟まれた内層で配線されるように配線パ
ターンが決められるので、当該信号線の非接触プロービ
ングが困難な耐タンパ性に優れた多層基板を設計するこ
とができる。また、本発明に係る多層基板の設計装置
は、耐タンパ性を要する信号線の配線と、当該信号線に
接続する部品の配置を定める基板情報を取得する基板情
報取得手段と、前記基板情報を参照して、耐タンパ性を
要する信号線の表層での配線で、当該表層で耐タンパ性
を要する信号線に接続する部品が占有する領域外となる
部分を検出する表層領域外検出手段と、前記領域外とな
る部分に、１又は複数の配置が定まっていない部品を配
置するような配置パターンを定めた配置情報を生成する
配置情報生成手段とを備えたことを特徴とする。Thus, in the wiring design of a substrate having two or more solid surface layers, the number of signal lines requiring tamper resistance is two.
Since the wiring pattern is determined so as to be wired in the inner layer sandwiched between the two solid surface layers, it is possible to design a multilayer substrate having excellent tamper resistance, in which non-contact probing of the signal line is difficult. Further, the multilayer board design apparatus according to the present invention is a board information obtaining means for obtaining wiring of signal lines requiring tamper resistance, board information for determining the arrangement of components connected to the signal lines, and the board information. Referring to the wiring in the surface layer of the signal line requiring tamper resistance, a surface layer outside detection means for detecting a portion outside a region occupied by a component connected to the signal line requiring tamper resistance in the surface layer, An arrangement information generating means for generating arrangement information defining an arrangement pattern for arranging one or a plurality of parts whose arrangement is not determined is provided in a portion outside the area.
【００７２】これにより、耐タンパ性を要する信号線に
接続する部品の配置と、耐タンパ性を要する信号線の配
線パターンが決定した状態において、耐タンパ性を要す
る信号線の表層の配線で部品の下に隠れていない部分が
あると、その部分を覆うように、配置が定まっていない
部品の配置パターンが決められるので、当該信号線の接
触プロービングが困難な耐タンパ性に優れた多層基板を
設計することができる。With this arrangement, when the arrangement of the components to be connected to the tamper-resistant signal lines and the wiring pattern of the tamper-resistant signal lines are determined, the components on the surface wiring of the tamper-resistant signal lines are used. If there is a part that is not hidden under the part, the arrangement pattern of the parts whose arrangement is not determined is determined so as to cover that part, so a multilayer board with excellent tamper resistance that makes it difficult to perform contact probing of the signal line concerned is determined. Can be designed.
【００７３】ここで、さらに、前記耐タンパ性を要する
信号線の内層の配線で、２つの表層に配置されている耐
タンパ性を有する信号線に接続する部品に挟まれていな
い部分を検出する内層部分検出手段とを備え、前記配置
情報生成手段は、さらに、前記部分を挟むように、１又
は２の表層に、１又は複数の配置が定まっていない部品
を配置するような配置パターンを定めた配置情報を生成
することを特徴とする。Here, a portion which is not sandwiched between components connected to the tamper-resistant signal lines disposed on the two surface layers in the wiring of the inner layer of the signal line requiring the tamper resistance is detected. An inner layer portion detecting means, wherein the arrangement information generating means further defines an arrangement pattern for arranging one or a plurality of parts whose arrangement is not defined on one or two surface layers so as to sandwich the part. Generating generated arrangement information.
【００７４】これにより、耐タンパ性を要する信号線に
接続する部品の配置と、耐タンパ性を要する信号線の配
線パターンが決定した状態において、耐タンパ性を要す
る信号線の内層の配線で、２つの表層に配置されている
部品に挟まれていない部分があると、その部分を挟むよ
うに、配置が定まっていない部品を配置するように配置
パターンが決められるので、当該信号線の非接触プロー
ビングが困難な耐タンパ性に優れた多層基板を設計する
ことができるここで、さらに、前記基板情報を参照し
て、耐タンパ性を要する信号線の表層での配線で、当該
表層と反対側の表層で耐タンパ性を要する信号線に接続
する部品が占有する領域と平面視において重複しない部
分を、前記反対側の表層の領域外として検出する反対層
領域外検出手段を備え、前記配置情報生成手段は、前記
反対側の表層の領域外に、さらに１又は複数の配置が定
まっていない部品を配置するような配置パターンを定め
た配置情報を生成することを特徴とすることができる。With this arrangement, when the arrangement of the components connected to the signal lines requiring tamper resistance and the wiring pattern of the signal lines requiring tamper resistance are determined, the wiring in the inner layer of the signal lines requiring tamper resistance is: If there is a portion that is not sandwiched between the components arranged on the two surface layers, the arrangement pattern is determined so as to arrange the component whose arrangement is not determined so as to sandwich the portion. Here, it is possible to design a multilayer board excellent in tamper resistance, which is difficult to be probed.Here, referring to the board information, the wiring on the surface layer of the signal line requiring tamper resistance is opposite to the surface layer. An opposite-layer outside-area detecting means for detecting a portion which does not overlap in plan view with an area occupied by a component connected to a signal line requiring tamper-resistance on the surface layer of the above, as an area outside the opposite surface layer. Wherein the arrangement information generating means generates arrangement information defining an arrangement pattern for arranging one or a plurality of parts whose arrangement is not determined outside the area of the surface layer on the opposite side. Can be.
【００７５】これにより、耐タンパ性を要する信号線に
接続する部品の配置と、耐タンパ性を要する信号線の配
線パターンが決定した状態において、耐タンパ性を要す
る信号線の表層の配線で、反対側の表層の部品の占有領
域外となる部分があると、反対側の表層のその部分に、
配置が定まっていない部品を配置するように配置パター
ンが決められるので、当該信号線の非接触プロービング
が困難な耐タンパ性に優れた多層基板を設計することが
できる。With this arrangement, when the arrangement of the components connected to the signal lines requiring tamper resistance and the wiring pattern of the signal lines requiring tamper resistance are determined, the wiring on the surface layer of the signal lines requiring tamper resistance is: If there is a part outside the occupied area of the component on the opposite surface, that part of the opposite surface,
Since the arrangement pattern is determined so as to arrange components whose arrangement is not determined, it is possible to design a multilayer board having excellent tamper resistance, in which non-contact probing of the signal line is difficult.
【００７６】また、本発明に係る多層基板の設計装置
は、基板の層数と、信号線の配線とを定めた基板情報を
取得する基板情報取得手段と、耐タンパ性を要する信号
線を指定する耐タンパ性信号線指定手段と、前記基板情
報を参照して、耐タンパ性を要する信号線の配線層を挟
む２つの層をプレーン層として検出するプレーン層検出
手段と、前記基板情報を参照して、前記プレーン層に、
耐タンパ性を要する信号線の前記配線層での配線を覆う
ように箔を配置するような配置パターンを定めた配置情
報を生成する配置情報生成手段とを備えたことを特徴と
する。Further, the multi-layer board design apparatus according to the present invention specifies board information obtaining means for obtaining board information defining the number of layers of the board and the wiring of signal lines, and designates signal lines requiring tamper resistance. Tamper-resistant signal line designating means, reference to the board information, plane layer detecting means for detecting two layers sandwiching a wiring layer of a signal line requiring tamper resistance as a plane layer, and referencing the board information. Then, in the plane layer,
And a layout information generating unit configured to generate layout information that defines a layout pattern for arranging a foil so as to cover the wiring of the signal line requiring tamper resistance in the wiring layer.
【００７７】これにより、耐タンパ性を要する信号線の
配線パターンが決定した状態において、当該信号線の内
層での配線を挟むようにプレーンの配置パターンが決め
られので、当該信号線の非接触プロービングが困難な耐
タンパ性に優れた多層基板を設計することができる。ま
た、本発明に係る多層基板の設計装置は、耐タンパ性を
要する信号線の配線と、部品の配置を定める基板情報を
取得する基板情報取得手段と、前記基板情報を参照し
て、耐タンパ性を要する表層の信号線の配線で、当該表
層で部品が占有する領域外となる部分を検出する表層部
品領域外検出手段と、前記領域外となる部分を示す警告
を出力する警告手段とを備えたことを特徴とする。Thus, in the state where the wiring pattern of the signal line requiring tamper resistance is determined, the plane arrangement pattern is determined so as to sandwich the wiring in the inner layer of the signal line, so that the non-contact probing of the signal line is performed. It is possible to design a multilayer substrate having excellent tamper resistance, which is difficult. In addition, the multilayer board designing apparatus according to the present invention includes a wiring of signal lines requiring tamper resistance, a board information acquisition unit for acquiring board information for determining the arrangement of components, and a tamper resistant by referring to the board information. A surface layer component area detection means for detecting a portion outside the area occupied by the component on the surface layer, and a warning means for outputting a warning indicating the outside area, It is characterized by having.
【００７８】これにより、多層基板の設計の途中又は終
了後において、耐タンパ性を要する信号線の表層の配線
で部品の下に隠れていない部分があると、その部分が示
されるので、耐タンパ性に優れた設計が行われた否かを
チェックすることができる。ここで、さらに、前記基板
情報を参照して、耐タンパ性を要する信号線の内層の配
線で、２つの表層に配置されている部品又は箔で挟まれ
ていない部分を検出する内層領域外検出手段を備え、前
記警告手段は、前記部分を示す警告も出力することを特
徴とする。Thus, during or after the design of the multi-layer substrate, if there is a portion of the signal line requiring the tamper resistance that is not hidden under the component by the wiring on the surface layer, that portion is indicated. It is possible to check whether or not a design excellent in performance has been performed. Here, furthermore, referring to the board information, an inner layer area outside detection for detecting a portion of a signal line requiring tamper resistance which is not sandwiched between components or foils arranged on two inner layers in a wiring of an inner layer. Means, and the warning means also outputs a warning indicating the portion.
【００７９】これにより、多層基板の設計の途中又は終
了後において、耐タンパ性を要する信号線の内層の配線
で、２つの表層に配置されている部品又は箔で挟まれて
いない部分がある場合にも、その部分が示されるので、
耐タンパ性に優れた設計が行われた否かをより詳しくチ
ェックすることができる。ここで、さらに、前記基板情
報を参照して、耐タンパ性を要する表層の信号線の配線
で、当該表層と反対側の表層で部品が占有する領域外と
なる部分を検出する反対層部品領域外検出手段を備え、
前記警告手段は、前記領域外となる部分を示す警告も出
力することを特徴とすることができる。Thus, during or after the design of the multilayer substrate, there is a case where there is a portion of the inner layer of the signal line requiring tamper resistance that is not sandwiched by the components or foils arranged on the two surface layers. Also shows that part,
It is possible to check in more detail whether a design with excellent tamper resistance has been made. Here, further, by referring to the board information, an opposite-layer component area for detecting a portion outside the area occupied by the component on the surface layer opposite to the surface layer in the wiring of the signal line of the surface layer requiring tamper resistance. Outside detection means,
The warning means may also output a warning indicating a portion outside the area.
【００８０】これにより、多層基板の設計の途中又は終
了後において、耐タンパ性を要する表層の信号線の配線
で、当該表層と反対側の表層で部品が占有する領域外と
なる部分がある場合にも、その部分が示されるので、耐
タンパ性に優れた設計が行われたか否かをさらに詳しく
チェックすることができる。Thus, in the middle or after the design of the multilayer board, there is a case where a part of the signal line wiring of the surface layer requiring tamper resistance is outside the area occupied by the component on the surface layer opposite to the surface layer. Since such a portion is also shown, it is possible to check in more detail whether or not a design having excellent tamper resistance has been performed.
【図１】デジタル映像伝送システムで用いられる回路を
示す。FIG. 1 shows a circuit used in a digital video transmission system.
【図２】第１の実施形態に係る多層基板の構成を示す。FIG. 2 shows a configuration of a multilayer substrate according to the first embodiment.
【図３】第２の実施形態に係る多層基板の構成を示す。FIG. 3 shows a configuration of a multilayer substrate according to a second embodiment.
【図４】第３の実施形態に係る設計装置の構成を示すブ
ロック図である。FIG. 4 is a block diagram illustrating a configuration of a design apparatus according to a third embodiment.
【図５】図５（ａ）は、多層基板の断面図を示し、図５
（ｂ）は、多層基板を上から見た図を示す。FIG. 5A is a sectional view of a multilayer substrate, and FIG.
(B) shows a view of the multilayer substrate as viewed from above.
【図６】図６（ａ）は、基板情報を示し、図６（ｂ）
は、部品情報を示し、図６（ｃ）は、端子情報を示し、
図６（ｄ）は、信号線情報を示す。FIG. 6A shows substrate information, and FIG. 6B
Indicates component information, FIG. 6C indicates terminal information,
FIG. 6D shows signal line information.
【図７】図７（ａ）は、設定された表層配線可能領域を
示し、図７（ｂ）は、設定されたビア可能領域を示し、
図７（ｃ）は、設定された内層配線可能領域を示す。FIG. 7A shows a set surface routable area, FIG. 7B shows a set via possible area,
FIG. 7C shows the set inner layer wirable area.
【図８】生成された配線情報を示す。FIG. 8 shows generated wiring information.
【図９】第３の実施形態に係る設計装置の動作手順を示
すフロチャートである。FIG. 9 is a flowchart showing an operation procedure of the design apparatus according to the third embodiment.
【図１０】第４の実施形態に係る設計装置の構成を示す
ブロック図である。FIG. 10 is a block diagram illustrating a configuration of a design apparatus according to a fourth embodiment.
【図１１】６層基板を示す図である。FIG. 11 is a view showing a six-layer substrate.
【図１２】図１２（ａ）は、基板情報を示し、図１２
（ｂ）は、部品情報を示し、図１２（ｃ）は、端子情報
を示し、図１２（ｄ）は、信号線情報を示す。FIG. 12A shows board information, and FIG.
12B shows component information, FIG. 12C shows terminal information, and FIG. 12D shows signal line information.
【図１３】設定された配線可能内層を示す。FIG. 13 shows a settable inner layer.
【図１４】生成された配線情報を示す。FIG. 14 shows generated wiring information.
【図１５】第４の実施形態に係る設計装置の動作手順を
示すフロチャートである。FIG. 15 is a flowchart showing an operation procedure of the design apparatus according to the fourth embodiment.
【図１６】第５の実施形態に係る設計装置の構成を示す
ブロック図である。FIG. 16 is a block diagram illustrating a configuration of a design apparatus according to a fifth embodiment.
【図１７】図１７（ａ）は、４層基板の設計過程の一場
面を示し、図１７（ｂ）は、４層基板の設計過程の一場
面を示し、図１７（ｃ）は、４層基板の設計過程の一場
面を示す図である。17A shows a scene of a design process of a four-layer board, FIG. 17B shows a scene of a design process of a four-layer board, and FIG. It is a figure showing one scene of a design process of a layer board.
【図１８】図１８（ａ）は、基板情報を示し、図１８
（ｂ）は、部品情報を示し、図１８（ｃ）は、信号線情
報を示す。FIG. 18A shows board information, and FIG.
FIG. 18B shows the component information, and FIG. 18C shows the signal line information.
【図１９】図１９（ａ）は、耐タンパ性を要する信号線
に接続される部品の配置が定められた配置情報を示し、
図１９（ｂ）は、配線情報を示す。FIG. 19A shows arrangement information in which arrangement of components connected to a signal line requiring tamper resistance is determined;
FIG. 19B shows the wiring information.
【図２０】露出配線を示す。FIG. 20 shows exposed wiring.
【図２１】未配置部品の配置が定められた配置情報を示
す。FIG. 21 shows arrangement information in which arrangement of unarranged parts is determined.
【図２２】第５の実施形態に係る設計装置の動作手順を
示すフロチャートである。FIG. 22 is a flowchart showing an operation procedure of the design apparatus according to the fifth embodiment.
【図２３】部品の別の配置方法を示す図である。FIG. 23 is a diagram showing another arrangement method of components.
【図２４】第６の実施形態に係る設計装置の構成を示す
ブロック図である。FIG. 24 is a block diagram illustrating a configuration of a design apparatus according to a sixth embodiment.
【図２５】多層基板を示す図である。FIG. 25 is a diagram showing a multilayer substrate.
【図２６】図２６（ａ）は、基板情報を示し、図２６
（ｂ）は、部品情報を示し、図２６（ｃ）は、端子情報
を示し、図２６（ｄ）は、信号線情報を示し、図２６
（ｅ）は、配線情報を示す。FIG. 26A shows board information, and FIG.
26B shows component information, FIG. 26C shows terminal information, FIG. 26D shows signal line information, and FIG.
(E) shows the wiring information.
【図２７】図２７（ａ）は、検出された耐タンパ性配線
領域を示し、図２７（ｂ）は、設定された耐タンパ性ベ
タ面層を示す。FIG. 27 (a) shows a detected tamper-resistant wiring region, and FIG. 27 (b) shows a set tamper-resistant solid surface layer.
【図２８】生成されたプレーン配置情報を示す。FIG. 28 shows generated plane arrangement information.
【図２９】第６の実施形態に係る設計装置の動作手順を
示すフロチャートである。FIG. 29 is a flowchart showing an operation procedure of the design apparatus according to the sixth embodiment.
【図３０】第７の実施形態に係る配線チェック装置の構
成を示すブロック図である。FIG. 30 is a block diagram illustrating a configuration of a wiring check device according to a seventh embodiment.
【図３１】図３１（ａ）は、多層基板を示し、図３１
（ｂ）は、多層基板を示す。FIG. 31A shows a multilayer substrate, and FIG.
(B) shows a multilayer substrate.
【図３２】図３２（ａ）は、基板情報を示し、図３２
（ｂ）は、部品情報を示し、図３２（ｃ）は、端子情報
を示し、図３２（ｄ）は、信号線情報を示し、図３２
（ｅ）は、配線情報を示す。FIG. 32A shows board information, and FIG.
32 (b) shows component information, FIG. 32 (c) shows terminal information, FIG. 32 (d) shows signal line information, and FIG.
(E) shows the wiring information.
【図３３】露出配線情報を示す。FIG. 33 shows exposed wiring information.
【図３４】第７の実施形態に係る配線チェック装置の動
作手順を示すフロチャートである。FIG. 34 is a flowchart showing an operation procedure of the wiring check device according to the seventh embodiment.
【符号の説明】 １０ 送信回路 １１ Ｉｎｐｕｔ Ｉｎｔｅｒｆａｃｅ部品 １２ Ｅｎｃｒｙｐｔｉｏｎ兼Ｔｒａｎｓｍｉｓｓｉ
ｏｎ部品 １４ 信号線 １５ 信号線 ２０ 受信回路 ２１ Ｄｅｃｒｙｐｔｉｏｎ兼Ｒｅｃｅｐｔｉｏｎ部
品 ２２ Ｏｕｔｐｕｔ Ｉｎｔｅｒｆａｃｅ部品 ２４ 信号線 ２５ 信号線 ３０ ケーブル １０１ 部品 １０２ 端子 １０３ 箔 １０４ ビア １０５ ビア １０６ ビア １０７ 部品 １０８ 部品 １０９ 部品 １１０ 部品 １１１ 箔 １１２ 箔 １１３ 箔 １１４ 部品 １１５ 端子 ３００ 設計装置 ３０１ コマンド入力部 ３０２ データ入力部 ３０３ コマンド入力解析部 ３０４ 表層配線可能領域設定部 ３０５ ビア可能領域設定部 ３０６ 内層配線可能領域設定部 ３０７ 配線情報生成部 ３０８ 設計情報記憶部 ３０９ 表示部 ６００ 設計装置 ６０１ 部品検出部 ６０２ 配置情報生成部 ６０３ 配線情報生成部 ６０４ 露出配線検出部 ６０６ 設計情報記憶部 ９００ 設計装置 ９０１ ベタ面層間配線層検出部 ９０２ 配線可能内層設定部 ９０３ 配線情報生成部 ９０４ 設計情報記憶部 ９０７ ベタ面層間配線検出部 １２００ 設計装置 １２０１ 耐タンパ性配線領域検出部 １２０２ 耐タンパ性ベタ面層検出部 １２０３ 耐タンパ性プレーン配置情報生成部 １２０４ 設計情報記憶部 １５００ 配線チェック装置 １５０１ 露出配線検出部 １５０２ 警告生成部 １５０３ 設計情報記憶部[Description of Signs] 10 Transmission circuit 11 Input Interface parts 12 Encryption and Transmission
ON part 14 Signal line 15 Signal line 20 Receiving circuit 21 Decryption / Reception part 22 Output Interface part 24 Signal line 25 Signal line 30 Cable 101 part 102 Terminal 103 Foil 104 Via 105 Via 106 Via 107 107 Part 110 Part 108 Part 112 foil 113 foil 114 parts 115 terminal 300 design device 301 command input section 302 data input section 303 command input analysis section 304 surface layer wirable area setting section 305 via possible area setting section 306 inner layer wirable area setting section 307 wiring information generation section 308 Design information storage unit 309 Display unit 600 Design device 601 Component detection unit 602 Arrangement information generation unit 603 Wiring information generation unit 604 Exposed wiring detection unit 606 Design information record Storage unit 900 Design device 901 Solid-surface interlayer wiring layer detection unit 902 Wiable inner layer setting unit 903 Wiring information generation unit 904 Design information storage unit 907 Solid-surface interlayer wiring detection unit 1200 Design device 1201 Tamper-resistant wiring region detection unit 1202 Tamper-resistant Solid plane layer detection unit 1203 tamper resistant plane arrangement information generation unit 1204 design information storage unit 1500 wiring check device 1501 exposed wiring detection unit 1502 warning generation unit 1503 design information storage unit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０６Ｆ 17/50 ６５８ Ｇ０６Ｆ 17/50 ６５８Ｖ (72)発明者 齊藤 義行 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 柴田 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 谷本 真一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 中山 武司 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA05 BA06 5E346 AA35 AA43 BB02 BB06 HH33 5J011 CA12 CA15 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) // G06F 17/50 658 G06F 17/50 658V (72) Inventor Yoshiyuki Saito 1006 Odakadoma, Kazuma, Kadoma, Osaka Matsushita Electric Industrial Co., Ltd. Inventor Takeshi Nakayama 1006 Kazuma Kadoma, Kadoma City, Osaka Prefecture F-term in Matsushita Electric Industrial Co., Ltd. 5B046 AA08 BA05 BA06 BA06 5E346 AA35 AA43 BB02 BB06 HH33 5J011 CA12 CA15
Claims (29)
タンパ性を要する信号線として使用されているものと、
層間接続するビアであって、耐タンパ性を要する信号線
として使用されているものの表層面に露出した端部とが
搭載部品の前記表層での占有領域内に存在させてあるこ
とを特徴とする多層基板。1. A foil disposed on a surface layer, wherein the foil is used as a signal line requiring tamper resistance.
A via connecting between layers, which is used as a signal line requiring tamper resistance, but has an end exposed on the surface layer in an area occupied by the surface layer of the mounted component. Multi-layer board.
に、 内層に配置されている箔であって、耐タンパ性を要する
信号線として使用されているものが、当該内層よりも外
の層に配置されている箔又は部品の占有領域によって挟
まれていることを特徴とする多層基板。2. The multilayer substrate according to claim 1, further comprising a foil disposed on an inner layer, wherein the foil used as a signal line requiring tamper resistance is located outside the inner layer. A multilayer substrate sandwiched between foils or parts occupied by layers arranged in layers.
て、前記内層よりも外の層に配置されている箔は、グラ
ンド又は電源に接続されていることを特徴とする多層基
板。3. The multilayer board according to claim 1, wherein the foil disposed on a layer outside the inner layer is connected to a ground or a power supply.
層基板であって、表層面に配置されている箔であって、
耐タンパ性を要する信号線として使用されているものが
搭載部品の前記表層と反対側の表層の占有領域内に存在
させてあることを特徴とする多層基板。4. The multilayer substrate according to claim 1, wherein the foil is disposed on a surface layer.
What is used as a signal line requiring tamper resistance is a multi-layer substrate characterized by being present in an area occupied by a surface layer opposite to the surface layer of a mounted component.
層基板であって、前記耐タンパ性を要する信号線は、暗
合化用エンコーダに入力される信号線、又は暗号解読用
のデコーダから出力される信号線であることを特徴とす
る多層基板。5. The multilayer substrate according to claim 1, wherein the signal line requiring tamper resistance is a signal line input to an encryption encoder or a signal line for decryption. A multilayer substrate, being a signal line output from a decoder.
定の信号線として使用されているものと、層間接続する
ビアであって、特定の信号線として使用されているもの
の表層面に露出した端部とが搭載部品の前記表層での占
有領域内に存在させてあり、 内層に配置されている箔であって、特定の信号線として
使用されているものが、当該内層よりも外の層に配置さ
れている箔又は部品の占有領域によって挟まれており、 前記特定の信号線は、すべてのデータ線及びアドレス線
であることを特徴とする多層基板。6. A foil disposed on a surface layer of a foil used as a specific signal line and a via connected between layers and used as a specific signal line on a surface layer of the foil. The exposed end is present in the area occupied by the surface layer of the mounted component, and the foil disposed on the inner layer, which is used as a specific signal line, is located outside the inner layer. Wherein the specific signal lines are all data lines and address lines.
品の大きさと、各部品が有する端子とを特定する部品情
報を取得する部品情報取得手段と、 端子間を結ぶ信号線のうちで、耐タンパ性を要する信号
線を指定する耐タンパ性信号線指定手段と、 前記部品情報を参照して、部品が表層で占有する領域を
当該表層の表層配線可能領域として設定する表層配線可
能領域設定手段と、 前記部品情報を参照して、１つの表層での部品の占有領
域と、当該表層と反対側の表層での部品の占有領域とが
平面視において重複する領域をビア可能領域として設定
するビア可能領域設定手段と、 前記耐タンパ性を要する信号線の表層での配線が、当該
表層の前記表層配線可能領域内で行われ、当該信号線の
層間の配線が前記ビア可能領域で行われるような配線パ
ターンを定めた配線情報を生成する配線情報生成手段と
を備えたことを特徴とする多層基板の設計装置。7. A component information acquiring means for acquiring component information for specifying a position of a board on which each component is disposed, a size of each component, and a terminal of each component, and a signal line connecting the terminals. A tamper-resistant signal line designating means for designating a signal line requiring tamper resistance; and referring to the component information, setting a region occupied by the component on the surface as a surface-wiring-enabled region of the surface. An area setting means, and referring to the component information, a region where the occupied region of the component on one surface layer and the occupied region of the component on the surface layer opposite to the surface layer overlap in a plan view is defined as a via-capable region. Via setting area setting means for setting, wiring in the surface layer of the signal line requiring tamper resistance is performed in the surface wiring possible area of the surface layer, and wiring between the signal line layers is formed in the via possible area. Distribution as is done Apparatus for designing a multi-layer substrate comprising the wiring information generating means for generating a line information that defines the pattern.
って、さらに、 前記部品情報を参照して、１つの表層での部品の占有領
域と、当該表層と反対側の表層での部品の占有領域とが
平面視において重複する領域を内層配線可能領域として
設定する内層配線可能領域設定手段を備え、 前記配線情報生成手段は、前記耐タンパ性を要する信号
線の内層での配線が、前記内層配線可能領域内となるよ
うな配線パターンを定めた配線情報を生成することを特
徴とする多層基板の設計装置。8. The multi-layer board designing apparatus according to claim 7, further comprising: referring to the component information, occupying an area of the component on one surface layer and a component on a surface layer opposite to the surface layer. Occupied area includes an inner layer routable area setting means for setting an area overlapping in a plan view as an inner layer routable area, wherein the wiring information generating means includes a wiring in an inner layer of the signal line requiring tamper resistance, An apparatus for designing a multi-layer board, wherein wiring information defining a wiring pattern that falls within the inner layer wirable area is generated.
置であって、さらに、 前記部品情報を参照して、１つの表層の部品の占有領域
を、当該表層の反対側の表層における反対層配線可能領
域として設定する反対層配線可能領域設定手段と、 前記配線情報生成手段は、前記耐タンパ性を要する信号
線の表層での配線が、当該表層の反対側の表層の表層配
線可能領域に含まれるような配線パターンを定めた配線
情報を生成することを特徴とする多層基板の設計装置。9. The multi-layer board designing apparatus according to claim 7, further comprising: referring to the component information to set an area occupied by a component on one surface layer on a surface layer opposite to the surface layer. An opposite layer wirable area setting means for setting as a layer wirable area; and the wiring information generating means, wherein a wiring on a surface layer of the signal line requiring tamper resistance is a surface wirable area on a surface layer opposite to the surface layer. A wiring information that defines a wiring pattern included in the multi-layer board design apparatus.
層とを定める基板情報を取得する基板情報取得手段と、 耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定手段と、 前記基板情報を参照して、２つのベタ面層に挟まれた内
層を配線可能内層として設定する配線可能内層設定手段
と、 前記耐タンパ性を要する信号線の内層での配線が、前記
配線可能内層で行うような配線パターンを定めた配線情
報を生成する配線情報生成手段とを備えたことを特徴と
する多層基板の設計装置。10. A board information acquiring means for acquiring board information defining the number of layers of a board and a board layer to be a solid surface layer, and a tamper resistant signal line designating means for designating a signal line requiring tamper resistance. With reference to the board information, a routable inner layer setting means for setting an inner layer sandwiched between two solid surface layers as a routable inner layer, and wiring in the inner layer of the signal line requiring tamper resistance, A wiring information generating means for generating wiring information defining a wiring pattern to be performed in a wirable inner layer.
当該信号線に接続する部品の配置を定める基板情報を取
得する基板情報取得手段と、 前記基板情報を参照して、耐タンパ性を要する信号線の
表層での配線で、当該表層で耐タンパ性を要する信号線
に接続する部品が占有する領域外となる部分を検出する
表層領域外検出手段と、 前記領域外となる部分に、１又は複数の配置が定まって
いない部品を配置するような配置パターンを定めた配置
情報を生成する配置情報生成手段とを備えたことを特徴
とする多層基板の設計装置。11. A signal line wiring requiring tamper resistance,
A board information acquisition unit for acquiring board information that determines the arrangement of components connected to the signal line; and a wiring in a surface layer of the signal line requiring tamper resistance by referring to the board information. Surface area outside detection means for detecting a part outside a region occupied by a component connected to a signal line which requires a signal line; and an arrangement for arranging one or a plurality of parts whose arrangement is not determined in the part outside the region. An apparatus for designing a multilayer substrate, comprising: an arrangement information generating means for generating arrangement information defining a pattern.
であって、さらに、 前記耐タンパ性を要する信号線の内層の配線で、２つの
表層に配置されている耐タンパ性を有する信号線に接続
する部品に挟まれていない部分を検出する内層部分検出
手段とを備え、 前記配置情報生成手段は、さらに、前記部分を挟むよう
に、１又は２の表層に、１又は複数の配置が定まってい
ない部品を配置するような配置パターンを定めた配置情
報を生成することを特徴とする多層基板の設計装置。12. The multi-layer board designing apparatus according to claim 11, further comprising a tamper-resistant signal line disposed on two surface layers, wherein the wiring is an inner wiring of the tamper-resistant signal line. And an inner layer portion detecting means for detecting a portion not sandwiched between components connected to the device. The arrangement information generating means further includes one or more arrangements on one or two surface layers so as to sandwich the part. An apparatus for designing a multi-layer board, characterized by generating arrangement information defining an arrangement pattern for arranging undefined parts.
設計装置であって、さらに、 前記基板情報を参照して、耐タンパ性を要する信号線の
表層での配線で、当該表層と反対側の表層で耐タンパ性
を要する信号線に接続する部品が占有する領域と平面視
において重複しない部分を、前記反対側の表層の領域外
として検出する反対層領域外検出手段を備え、 前記配置情報生成手段は、前記反対側の表層の領域外
に、さらに１又は複数の配置が定まっていない部品を配
置するような配置パターンを定めた配置情報を生成する
ことを特徴とする多層基板の設計装置。13. The multi-layer board design apparatus according to claim 11, further comprising: referring to the board information, wiring a signal line requiring tamper resistance in a surface layer on the opposite side to the surface layer. An outside layer area detection means for detecting, as a plane area, a part which does not overlap with an area occupied by a component connected to a signal line requiring tamper resistance on the surface layer outside the area on the opposite side, A multi-layer board design apparatus, wherein the generation means generates arrangement information defining an arrangement pattern for arranging one or more components whose arrangement is not determined outside the surface layer region on the opposite side. .
た基板情報を取得する基板情報取得手段と、 耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定手段と、 前記基板情報を参照して、耐タンパ性を要する信号線の
配線層を挟む２つの層をプレーン層として検出するプレ
ーン層検出手段と、 前記基板情報を参照して、前記プレーン層に、耐タンパ
性を要する信号線の前記配線層での配線を覆うように箔
を配置するような配置パターンを定めた配置情報を生成
する配置情報生成手段とを備えたことを特徴とする多層
基板の設計装置。14. A board information obtaining means for obtaining board information defining the number of layers of the board and wiring of signal lines; a tamper resistant signal line designating means for specifying a signal line requiring tamper resistance; A plane layer detecting means for detecting two layers sandwiching a wiring layer of a signal line requiring tamper resistance as a plane layer with reference to the board information; and And a layout information generating means for generating layout information that defines a layout pattern such that a foil is arranged so as to cover the wiring of the signal line in the wiring layer that requires the wiring.
部品の配置を定める基板情報を取得する基板情報取得手
段と、 前記基板情報を参照して、耐タンパ性を要する表層の信
号線の配線で、当該表層で部品が占有する領域外となる
部分を検出する表層部品領域外検出手段と、 前記領域外となる部分を示す警告を出力する警告手段と
を備えたことを特徴とする多層基板の設計装置。15. A wiring for a signal line requiring tamper resistance,
Board information acquisition means for acquiring board information that determines the arrangement of components; referring to the board information, a portion of the signal line wiring of a surface layer requiring tamper resistance, which is outside the area occupied by the component on the surface layer; An apparatus for designing a multilayer board, comprising: a surface component out-of-area detection means for detecting; and a warning means for outputting a warning indicating a portion outside the area.
であって、さらに、 前記基板情報を参照して、耐タンパ性を要する信号線の
内層の配線で、２つの表層に配置されている部品又は箔
で挟まれていない部分を検出する内層領域外検出手段を
備え、 前記警告手段は、前記部分を示す警告も出力することを
特徴とする多層基板の設計装置。16. The multi-layer board designing apparatus according to claim 15, further comprising: a wiring of an inner layer of a signal line requiring tamper resistance, arranged on two surface layers by referring to the board information. An apparatus for designing a multilayer board, comprising: an inner-layer-area-outside detecting unit that detects a portion that is not sandwiched by components or foils, wherein the warning unit also outputs a warning indicating the portion.
設計装置であって、 さらに、 前記基板情報を参照して、耐タンパ性を要する表層の信
号線の配線で、当該表層と反対側の表層で部品が占有す
る領域外となる部分を検出する反対層部品領域外検出手
段を備え、 前記警告手段は、前記領域外となる部分を示す警告も出
力することを特徴とする多層基板の設計装置。17. The multi-layer board design apparatus according to claim 15, further comprising: referring to the board information, for a signal line wiring on a surface layer requiring tamper resistance, on a side opposite to the surface layer. A multi-layer board design comprising: an opposite layer component out-of-region detection unit that detects a portion outside a region occupied by a component in a surface layer, wherein the warning unit also outputs a warning indicating a portion outside the region. apparatus.
部品の大きさと、各部品が有する端子とを特定する部品
情報を取得する部品情報取得ステップと、 端子間を結ぶ信号線のうちで、耐タンパ性を要する信号
線を指定する耐タンパ性信号線指定ステップと、 前記部品情報を参照して、部品が表層で占有する領域を
当該表層の表層配線可能領域として設定する表層配線可
能領域設定ステップと、 前記部品情報を参照して、１つの表層での部品の占有領
域と、当該表層と反対側の表層での部品の占有領域とが
平面視において重複する領域をビア可能領域として設定
するビア可能領域設定ステップと、 前記耐タンパ性を要する信号線の表層での配線が、当該
表層の前記表層配線可能領域内で行われ、当該信号線の
層間の配線が前記ビア可能領域で行われるような配線パ
ターンを定めた配線情報を生成する配線情報生成ステッ
プとを含むことを特徴とする多層基板の設計方法。18. A component information obtaining step of obtaining component information for specifying a position of a board on which each component is disposed, a size of each component, and a terminal of each component, and a signal line connecting terminals. A tamper-resistant signal line designating step of designating a signal line requiring tamper resistance; and referring to the component information, setting a region occupied by the component on the surface layer as a surface-wiable region of the surface layer. An area setting step, and referring to the component information, an area where the occupied area of the component on one surface layer and the occupied area of the component on the surface layer opposite to the surface layer overlaps in plan view as a via-capable area. A via setting area setting step, and wiring of the signal line requiring the tamper resistance in the surface layer is performed in the surface wiring area of the surface layer, and the wiring between the signal lines is formed in the via area. Design method for a multilayer board which comprises a wiring information generating step of generating a wiring information that defines the wiring pattern as performed.
層とを定める基板情報を取得する基板情報取得ステップ
と、 耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定ステップと、 前記基板情報を参照して、２つのベタ面層に挟まれた内
層を配線可能内層として設定する配線可能内層設定ステ
ップと、 前記耐タンパ性を要する信号線の内層での配線が、前記
配線可能内層で行うような配線パターンを定めた配線情
報を生成する配線情報生成ステップとを含むことを特徴
とする多層基板の設計方法。19. A board information acquiring step for acquiring board information defining the number of board layers and a board layer to be a solid surface layer, and a tamper resistant signal line designating step for designating a signal line requiring tamper resistance. With reference to the board information, a routable inner layer setting step of setting an inner layer sandwiched between two solid surface layers as a routable inner layer, and wiring in the inner layer of the tamper-resistant signal line, A wiring information generating step of generating wiring information defining a wiring pattern as performed in a wirable inner layer.
当該信号線に接続する部品の配置とを定める基板情報を
取得する基板情報取得ステップと、 前記基板情報を参照して、耐タンパ性を要する信号線の
表層での配線で、当該表層で耐タンパ性を要する信号線
に接続する部品が占有する領域外となる部分を検出する
表層領域外検出ステップと、 前記領域外となる部分に、１又は複数の配置が定まって
いない部品を配置するような配置パターンを定めた配置
情報を生成する配置情報生成ステップとを含むことを特
徴とする多層基板の設計方法。20. Wiring of a signal line requiring tamper resistance,
A board information obtaining step of obtaining board information that determines the arrangement of components connected to the signal line; and, by referring to the board information, wiring on a surface layer of the signal line requiring tamper resistance. Detecting a portion outside a region occupied by a component connected to a signal line requiring a characteristic, and arranging one or more components whose arrangement is not determined in the portion outside the region. A layout information generating step of generating layout information defining a layout pattern.
た基板情報を取得する基板情報取得ステップと、 耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定ステップと、 前記基板情報を参照して、耐タンパ性を要する信号線の
配線層を挟む２つの層をプレーン層として検出するプレ
ーン層検出ステップと、 前記基板情報を参照して、前記プレーン層に、耐タンパ
性を要する信号線の前記配線層での配線を覆うように箔
を配置するような配置パターンを定めた配置情報を生成
する配置情報生成ステップとを含むことを特徴とする多
層基板の設計方法。21. A board information acquiring step of acquiring board information defining the number of layers of the board and wiring of signal lines; a tamper resistant signal line designating step of designating a signal line requiring tamper resistance; A plane layer detecting step of detecting two layers sandwiching a wiring layer of a signal line requiring tamper resistance as a plane layer with reference to the board information; and A layout information generating step of generating layout information that defines a layout pattern for arranging a foil so as to cover the wiring of the signal line in the wiring layer that requires the above.
部品の配置とを定める基板情報を取得する基板情報取得
ステップと、 前記基板情報を参照して、耐タンパ性を要する表層の信
号線の配線で、当該表層で部品が占有する領域外となる
部分を検出する表層部品領域外検出ステップと、 前記領域外となる部分を示す警告を出力する警告ステッ
プとを含むことを特徴とする多層基板の設計方法。22. Wiring of a signal line requiring tamper resistance,
A board information acquisition step of acquiring board information that determines the arrangement of components; and a portion of the signal line wiring of the surface layer requiring tamper resistance, which is outside the area occupied by the component on the surface layer, with reference to the board information. And a warning step of outputting a warning indicating a portion outside the region.
各部品が有する端子とを特定する部品情報を取得する部
品情報取得ステップと、 端子間を結ぶ信号線のうちで、耐タンパ性を要する信号
線を指定する耐タンパ性信号線指定ステップと、 前記部品情報を参照して、部品が表層で占有する領域を
当該表層の表層配線可能領域として設定する表層配線可
能領域設定ステップと、 前記部品情報を参照して、１つの表層での部品の占有領
域と、当該表層と反対側の表層での部品の占有領域とが
平面視において重複する領域をビア可能領域として設定
するビア可能領域設定ステップと、 前記耐タンパ性を要する信号線の表層での配線が、当該
表層の前記表層配線可能領域内で行われ、当該信号線の
層間の配線が前記ビア可能領域で行われるような配線パ
ターンを定めた配線情報を生成する配線情報生成ステッ
プとを実行させるためのプログラム。23. A computer comprising: a position of a board on which each component is arranged; a size of each component;
A component information obtaining step of obtaining component information for specifying a terminal of each component; a tamper-resistant signal line specifying step of specifying a signal line requiring tamper resistance among signal lines connecting the terminals; A surface layer wirable area setting step of setting an area occupied by a component on a surface layer as a surface wirable area of the surface layer by referring to the component information; and a component occupation area of one surface layer by referring to the component information. A via-capable area setting step of setting, as a via-capable area, an area where an occupied area of a component on the surface layer opposite to the surface layer overlaps in a plan view; and wiring on the surface layer of the signal line requiring tamper resistance. Is performed in the surface layer wirable region of the surface layer, and generates wiring information defining a wiring pattern such that wiring between the signal lines is performed in the via possible region. A program for executing steps.
情報を取得する基板情報取得ステップと、 耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定ステップと、 前記基板情報を参照して、２つのベタ面層に挟まれた内
層を配線可能内層として設定する配線可能内層設定ステ
ップと、 前記耐タンパ性を要する信号線の内層での配線が、前記
配線可能内層で行うような配線パターンを定めた配線情
報を生成する配線情報生成ステップとを実行させるため
のプログラム。24. A computer, comprising: a board information obtaining step of obtaining board information for determining the number of board layers and a board layer to be a solid surface layer; a tamper-resistant signal for designating a signal line requiring tamper resistance A line designating step; a wiringable inner layer setting step of setting an inner layer sandwiched between two solid surface layers as a wiringable inner layer with reference to the board information; and wiring of the signal line requiring tamper resistance in an inner layer. A wiring information generating step of generating wiring information defining a wiring pattern as performed in the wirable inner layer.
する部品の配置とを定める基板情報を取得する基板情報
取得ステップと、 前記基板情報を参照して、耐タンパ性を要する信号線の
表層での配線で、当該表層で耐タンパ性を要する信号線
に接続する部品が占有する領域外となる部分を検出する
表層領域外検出ステップと、 前記領域外となる部分に、１又は複数の配置が定まって
いない部品を配置するような配置パターンを定めた配置
情報を生成する配置情報生成ステップとを実行させるた
めのプログラム。25. A computer, comprising: a board information obtaining step of obtaining board information for determining a wiring of a signal line requiring tamper resistance and an arrangement of components connected to the signal line; In the wiring on the surface layer of the signal line requiring tamper resistance, a surface layer outside detection step of detecting a portion outside the area occupied by the component connected to the signal line requiring tamper resistance in the surface layer, And an arrangement information generating step of generating arrangement information defining an arrangement pattern for arranging one or a plurality of parts whose arrangement has not been determined.
する基板情報取得ステップと、 耐タンパ性を要する信号線を指定する耐タンパ性信号線
指定ステップと、 前記基板情報を参照して、耐タンパ性を要する信号線の
配線層を挟む２つの層をプレーン層として検出するプレ
ーン層検出ステップと、 前記基板情報を参照して、前記プレーン層に、耐タンパ
性を要する信号線の前記配線層での配線を覆うように箔
を配置するような配置パターンを定めた配置情報を生成
する配置情報生成ステップとを実行させるためのプログ
ラム。26. A computer comprising: a board information acquiring step for acquiring board information defining the number of layers of a board and wiring of signal lines; and a tamper resistant signal line designating step for designating a signal line requiring tamper resistance. With reference to the board information, a plane layer detecting step of detecting two layers sandwiching the wiring layer of the signal line requiring tamper resistance as a plane layer, and referring to the board information, A layout information generating step of generating layout information that defines a layout pattern such that a foil is arranged so as to cover the wiring of the signal line requiring tamper resistance in the wiring layer.
める基板情報を取得する基板情報取得ステップと、 前記基板情報を参照して、耐タンパ性を要する表層の信
号線の配線で、当該表層で部品が占有する領域外となる
部分を検出する表層部品領域外検出ステップと、 前記領域外となる部分を示す警告を出力する警告ステッ
プとを実行させるためのプログラム。27. A computer, comprising: a board information obtaining step of obtaining board information for determining a wiring of a signal line requiring tamper resistance and an arrangement of components; and a surface layer requiring tamper resistance by referring to the board information. Signal line wiring, a surface component out-of-area detection step of detecting a part outside the area occupied by the component in the surface layer, and a warning step of outputting a warning indicating the part outside the area. program.
各部品が有する端子とを特定する部品情報を取得する部
品情報取得ステップと、 端子間を結ぶ信号線のうちで、耐タンパ性を要する信号
線を指定する耐タンパ性信号線指定ステップと、 前記部品情報を参照して、部品が表層で占有する領域を
当該表層の表層配線可能領域として設定する表層配線可
能領域設定ステップと、 前記部品情報を参照して、１つの表層での部品の占有領
域と、当該表層と反対側の表層での部品の占有領域とが
平面視において重複する領域をビア可能領域として設定
するビア可能領域設定ステップと、 前記耐タンパ性を要する信号線の表層での配線が、当該
表層の前記表層配線可能領域内で行われ、当該信号線の
層間の配線が前記ビア可能領域で行われるような配線パ
ターンを定めた配線情報を生成する配線情報生成ステッ
プとを実行させるためのプログラムを記録したコンピュ
ータ読み取り可能な記録媒体。28. A computer comprising: a position of a board on which each component is arranged; a size of each component;
A component information obtaining step of obtaining component information for specifying a terminal of each component; a tamper-resistant signal line specifying step of specifying a signal line requiring tamper resistance among signal lines connecting the terminals; A surface layer wirable area setting step of setting an area occupied by a component on a surface layer as a surface wirable area of the surface layer by referring to the component information; and a component occupation area of one surface layer by referring to the component information. A via-capable area setting step of setting, as a via-capable area, an area where an occupied area of a component on the surface layer opposite to the surface layer overlaps in a plan view; and wiring on the surface layer of the signal line requiring tamper resistance. Is performed in the surface layer wirable region of the surface layer, and generates wiring information defining a wiring pattern such that wiring between the signal lines is performed in the via possible region. And a computer-readable recording medium recording a program for executing the steps.
する部品の配置とを定める基板情報を取得する基板情報
取得ステップと、 前記基板情報を参照して、耐タンパ性を要する信号線の
表層での配線で、当該表層で耐タンパ性を要する信号線
に接続する部品が占有する領域外となる部分を検出する
表層領域外検出ステップと、 前記領域外となる部分に、１又は複数の配置が定まって
いない部品を配置するような配置パターンを定めた配置
情報を生成する配置情報生成ステップとを実行させるた
めのプログラムを記録したコンピュータ読み取り可能な
記録媒体。29. A computer, comprising: a board information obtaining step of obtaining board information for determining a wiring of a signal line requiring tamper resistance and an arrangement of components connected to the signal line; In the wiring on the surface layer of the signal line requiring tamper resistance, a surface layer outside detection step of detecting a portion outside the area occupied by the component connected to the signal line requiring tamper resistance in the surface layer, A computer-readable recording medium which records a program for executing an arrangement information generating step of generating arrangement information that defines an arrangement pattern such that one or a plurality of parts whose arrangement is not determined are arranged in a part.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001395053A JP2002299842A (en) | 2001-01-10 | 2001-12-26 | Multilayer substrate, method and device for designing multilayer substrate, program and computer readable memory medium |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002179 | 2001-01-10 | ||
| JP2001-2179 | 2001-01-10 | ||
| JP2001395053A JP2002299842A (en) | 2001-01-10 | 2001-12-26 | Multilayer substrate, method and device for designing multilayer substrate, program and computer readable memory medium |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299842A true JP2002299842A (en) | 2002-10-11 |
Family
ID=26607451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001395053A Pending JP2002299842A (en) | 2001-01-10 | 2001-12-26 | Multilayer substrate, method and device for designing multilayer substrate, program and computer readable memory medium |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299842A (en) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136391A (en) * | 2003-10-09 | 2005-05-26 | Matsushita Electric Ind Co Ltd | Circuit substrate, design support equipment and method for the same, design support program, and design support program recording medium |
| JP2007088204A (en) * | 2005-09-22 | 2007-04-05 | Fujitsu Ltd | Multilayer circuit board design support method, program, device, and multilayer circuit board |
| JP2007294663A (en) * | 2006-04-25 | 2007-11-08 | Pioneer Electronic Corp | Electronic substrate and method for manufacturing same |
| EP1523228A3 (en) * | 2003-10-09 | 2008-03-05 | Matsushita Electric Industrial Co., Ltd. | Mobile terminal, circuit board, circuit board design aiding apparatus and method, design aiding program, and storage medium having stored therein design aiding program |
| JP2010028245A (en) * | 2008-07-15 | 2010-02-04 | Mitsumi Electric Co Ltd | Digital broadcast receiver |
| WO2018117808A1 (en) * | 2016-12-19 | 2018-06-28 | SUTCLIFFE GUIDO, Roberto Luis | System and device for monitoring parameters |
| JP7186829B1 (en) | 2021-06-21 | 2022-12-09 | 三菱電機株式会社 | CONTROLLER AND METHOD FOR MANUFACTURING CONTROLLER |
-
2001
- 2001-12-26 JP JP2001395053A patent/JP2002299842A/en active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136391A (en) * | 2003-10-09 | 2005-05-26 | Matsushita Electric Ind Co Ltd | Circuit substrate, design support equipment and method for the same, design support program, and design support program recording medium |
| EP1523228A3 (en) * | 2003-10-09 | 2008-03-05 | Matsushita Electric Industrial Co., Ltd. | Mobile terminal, circuit board, circuit board design aiding apparatus and method, design aiding program, and storage medium having stored therein design aiding program |
| US7418603B2 (en) | 2003-10-09 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Mobile terminal, circuit board, circuit board design aiding apparatus and method, design aiding program, and storage medium having stored therein design aiding program |
| JP4528593B2 (en) * | 2003-10-09 | 2010-08-18 | パナソニック株式会社 | Circuit board |
| JP2007088204A (en) * | 2005-09-22 | 2007-04-05 | Fujitsu Ltd | Multilayer circuit board design support method, program, device, and multilayer circuit board |
| JP2007294663A (en) * | 2006-04-25 | 2007-11-08 | Pioneer Electronic Corp | Electronic substrate and method for manufacturing same |
| JP2010028245A (en) * | 2008-07-15 | 2010-02-04 | Mitsumi Electric Co Ltd | Digital broadcast receiver |
| WO2018117808A1 (en) * | 2016-12-19 | 2018-06-28 | SUTCLIFFE GUIDO, Roberto Luis | System and device for monitoring parameters |
| US10861322B2 (en) | 2016-12-19 | 2020-12-08 | Roberto Luis SUTCLIFFE GUIDO | System and device for monitoring parameters |
| JP7186829B1 (en) | 2021-06-21 | 2022-12-09 | 三菱電機株式会社 | CONTROLLER AND METHOD FOR MANUFACTURING CONTROLLER |
| JP2023001438A (en) * | 2021-06-21 | 2023-01-06 | 三菱電機株式会社 | Control device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101219839B1 (en) | Flexible licensing architecture in content rights management systems | |
| US7224805B2 (en) | Consumption of content | |
| KR101143228B1 (en) | Enrolling/sub-enrolling a digital rights management drm server into a dram architecture | |
| EP1452941B1 (en) | Publishing digital content within a defined universe such as an organization in accordance with a digital rights management (DRM) system | |
| US7978859B2 (en) | Private and controlled ownership sharing | |
| EP1465040B1 (en) | Issuing a publisher use licence off-line in a digital rights management (DRM) System | |
| US7891007B2 (en) | Systems and methods for issuing usage licenses for digital content and services | |
| JP4847701B2 (en) | Obtaining digital content signed rights labels (SRLs) using flexible rights templates in a rights management system | |
| US7353402B2 (en) | Obtaining a signed rights label (SRL) for digital content and obtaining a digital license corresponding to the content based on the SRL in a digital rights management system | |
| EP1378812A2 (en) | Using a rights template to obtain a signed rights label (SRL) for digital content in a digital rights management system | |
| KR101247044B1 (en) | Hardware functionality scan for device authentication | |
| US20040001594A1 (en) | Systems and methods for providing secure server key operations | |
| CN100555205C (en) | Portable memory and in portable memory the method for management document | |
| JP2002299842A (en) | Multilayer substrate, method and device for designing multilayer substrate, program and computer readable memory medium | |
| US6901343B2 (en) | Multilayer board in which wiring of signal line that requires tamper-resistance is covered by component or foil, design apparatus, method, and program for the multilayer board, and medium recording the program | |
| JP2010122684A (en) | Encrypted image with matryoshka structure, and mutual agreement authentication system and method using the same | |
| EP1051011B1 (en) | System for preventing an illegal copy of digital contents | |
| JP4528593B2 (en) | Circuit board | |
| EP1412833A1 (en) | Consumption of digital data content with digital rights management | |
| JP3984599B2 (en) | Service provision system | |
| JP2005116897A (en) | Circuit board, apparatus and method for supporting design thereof, design support program and recording medium thereof | |
| CN206773715U (en) | A kind of kvm system for supporting IC-card encryption certification | |
| JP2009205627A (en) | Storage area allocation method and information processor | |
| JP2002247339A (en) | Method for operating data and its device | |
| Liu et al. | Security in Emerging Fabrication Technologies |