JP2002289708A

JP2002289708A - 不揮発性半導体記憶装置およびその製造方法

Info

Publication number: JP2002289708A
Application number: JP2001093034A
Authority: JP
Inventors: Ichiro Fujiwara; 一郎藤原
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-03-28
Filing date: 2001-03-28
Publication date: 2002-10-04
Anticipated expiration: 2021-03-28
Also published as: JP4696383B2

Abstract

(57)【要約】【課題】信頼性に関する特性を改善し、あるいは信頼性
を維持しながら低電圧化，高速化を図る。【解決手段】半導体ＳＵＢ上に積層された複数の誘電体
膜ＳＩＮ，ＳＩＯと、複数の誘電体膜上の制御電極ＧＥ
とを有している。この複数の誘電体膜が、窒化膜ＳＩＮ
と、当該窒化膜上の酸化膜ＳＩＯとを含み、窒化膜と酸
化膜とからなる積層膜内の膜厚方向における電荷トラッ
プ分布が、当該窒化膜と酸化膜との間に形成された構造
遷移層を中心とした領域に局在している。窒化膜ＳＩＮ
を水素フリーの膜で形成すると、構造遷移層付近の界面
トラップが今まで以上に電荷蓄積に寄与するようにな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体と制御電極
間に積層された複数の誘電体膜内に電荷トラップを含む
不揮発性半導体記憶装置、および、その製造方法に関す
る。

【０００２】

【従来の技術】不揮発性半導体メモリは、大容量で小型
の情報記録媒体として期待されているが、近年、情報ネ
ットワークの広帯域化とともにネットワークの伝送速度
（たとえば搬送波周波数：１００ＭＨｚ）と同等の書き
込み速度が要求されるようになってきている。このた
め、不揮発性半導体メモリに対し、スケーリング性が良
好で従来の１００μｓ／セルの書き込み速度より１桁ま
たはそれ以上の書き込み速度の向上が要求されている。

【０００３】不揮発性半導体メモリは、電荷を保持する
電荷蓄積手段が単一の導電層からなるＦＧ(Floating Ga
te) 型のほかに、電荷トラップを多く含む窒化珪素など
からなる電荷蓄積膜に電荷を保持させる、たとえばＭＯ
ＮＯＳ(Metal-Oxide-Nitride-Oxide-Silicon) 型などが
ある。

【０００４】ＭＯＮＯＳ型不揮発性半導体メモリでは、
電荷保持を主体的に担っている窒化膜〔Ｓｉx Ｎy （０
＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒
化膜との界面のキャリアトラップが空間的に、すなわち
窒化膜の面方向および膜厚方向に離散化して拡がってい
る。このため、電荷保持特性が、蓄積電荷に対する電位
障壁として機能するボトム酸化膜の厚さのほかに、Ｓｉ
x Ｎy 膜中の電荷トラップに捕獲される電荷のエネルギ
ー的および空間的な分布に依存する。

【０００５】ボトム酸化膜に局所的にリーク電流パスが
発生した場合、ＦＧ型では多くの電荷がリークパスを通
ってリークして電荷保持特性が低下しやすい。これに対
し、ＭＯＮＯＳ型では、電荷蓄積手段（電荷トラップ）
が空間的に離散化されているため、リークパス周囲の電
荷がリークパスを通って局所的にリークするに過ぎず、
記憶素子全体の電荷保持特性が低下しにくい。このた
め、ＭＯＮＯＳ型においては、ボトム酸化膜の薄膜化に
よる電荷保持特性の低下はＦＧ型ほど深刻な不利益を及
ぼさない。したがって、ゲート長が極めて短い微細メモ
リトランジスタにおけるボトム酸化膜のスケーリング性
は、ＭＯＮＯＳ型の方がＦＧ型より優れている。

【０００６】また、平面的に離散化された電荷トラップ
の分布領域に対し電荷が局所的に注入された場合、その
電荷はＦＧ型のように平面内および膜厚方向に拡散する
ことなく保持される。このため、ＭＯＮＯＳ型では、ソ
ース側とドレイン側にそれぞれ局所的に、かつ独立に電
荷を注入し保持させることにより、２ビット／セルの記
憶が可能である。

【０００７】

【発明が解決しようとする課題】ＭＯＮＯＳ型不揮発性
メモリで微細メモリセルを実現するにはディスターブ特
性の改善が重要であり、そのためにはボトム酸化膜を通
常の膜厚（１．６ｎｍ〜２．０ｎｍ）より厚く設定する
必要が生じている。ボトム酸化膜を比較的厚膜化した場
合、書き込み速度は０．１〜１０ｍｓ程度で未だ十分で
ない。また、ホールの直接トンネル注入を用いた消去で
は、その消去速度が１０〜１００ｍｓ程度である。つま
り、従来のＭＯＮＯＳ型等の不揮発性メモリでは、信頼
性（たとえば、データ保持特性、リードディスターブ特
性あるいはデータ書換え特性など）を十分に満足させた
場合、書き込み速度は１００μｓが限界である。また、
消去速度は１０ｍｓが限界である。

【０００８】書き込み速度だけを考えると高速化も可能
であるが、今度は信頼性および低電圧化が十分にできな
い。たとえば、チャネルホットエレクトロン（ＣＨＥ）
をソース側から注入するソースサイド注入型ＭＯＮＯＳ
トランジスタが報告されたが（IEEE Electron Device L
etter 19, 1998, pp153 ）、このソースサイド注入型Ｍ
ＯＮＯＳトランジスタでは、動作電圧が書き込み時１２
Ｖ、消去時１４Ｖと高いうえ、リードディスターブ特性
およびデータ書換え特性などの信頼性が十分でない。

【０００９】本発明は、半導体と制御電極との間にある
複数の誘電体膜全体が二酸化珪素膜換算値で従来より薄
膜化ができ、これにより信頼性を維持しながら低電圧化
および高速動作が可能な不揮発性半導体記憶装置と、そ
の製造方法とを提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の第１の観点に係
る不揮発性半導体記憶装置は、半導体上に積層された複
数の誘電体膜と、複数の誘電体膜上の制御電極とを有し
た不揮発性半導体記憶装置であって、上記複数の誘電体
膜が、窒化膜と、当該窒化膜上の酸化膜とを含み、上記
窒化膜と上記酸化膜とからなる積層膜内の膜厚方向にお
ける電荷トラップ分布が、当該窒化膜と酸化膜との間に
形成された構造遷移層を中心とした領域に局在してい
る。上記窒化膜が、上記複数の誘電体膜の最下層で上記
半導体上に接触して形成されている。あるいは、上記窒
化膜と上記半導体との間に、窒素原子を含むが、当該窒
素原子の組成比が上記窒化膜より低いバッファ層を有し
ている。

【００１１】本発明の第２の観点に係る不揮発性半導体
記憶装置は、半導体上に積層された複数の誘電体膜と、
複数の誘電体膜上の制御電極とを有した不揮発性半導体
記憶装置であって、上記複数の誘電体膜が、第１の窒化
膜と、当該第１の窒化膜上の第２の窒化膜と、当該第２
の窒化膜上の酸化膜とを含み、上記第１，第２の窒化膜
と上記酸化膜とからなる積層膜内の電荷トラップが、上
記第２の窒化膜と上記酸化膜との間に形成された構造遷
移層内に局在し、かつ上記第２の窒化膜内に分布してい
る。

【００１２】この第１および第２の観点に係る不揮発性
半導体記憶装置では、半導体またはバッファ層に接触す
る窒化膜の最下層部分（または第１の窒化膜）に電荷ト
ラップが分布していない。あるいは、分布していても、
その密度が極めて低い。したがって、窒化膜の最下層部
分（または第１の窒化膜）が、従来のボトム酸化膜と同
じように、蓄積電荷に対する電位障壁として機能する。
この窒化膜は、従来のＭＯＮＯＳ型不揮発性半導体記憶
装置の窒化膜と比較すると、その電荷トラップの分布中
心が上方、すなわち半導体より遠い側に移動している。
本発明における窒化膜と半導体との間に何らかの膜が必
要な場合でも、応力を緩和したり窒化膜形成時のインキ
ュベーション時間を短縮するための薄いバファ層で十分
である。以上より、本発明の不揮発性半導体記憶装置に
おける半導体と制御電極との間の複数の誘電体膜は、従
来のＭＯＮＯＳ型不揮発性半導体記憶装置におけるＯＮ
Ｏ膜より、二酸化珪素換算で薄い。

【００１３】また、分布密度が極めて低い窒化膜の下層
部分（あるいは第１の窒化膜）のバルクトラップは、メ
モリ機能を担う電荷蓄積手段として殆ど寄与しない。こ
のため、窒化膜と酸化膜との間の構造遷移層を中心に形
成された界面トラップが電荷蓄積手段として寄与する割
合が高まる。界面トラップは、半導体からの距離が遠い
うえ、トラップレベルがバルクトラップより深く、捕獲
された電荷は抜けにくくなる。

【００１４】本発明の第３の観点に係る不揮発性半導体
記憶装置の製造方法は、半導体上に積層された複数の誘
電体膜と、複数の誘電体膜上の制御電極とを有し、上記
複数の誘電体膜が、半導体上に形成された窒化膜と、窒
化膜上に形成された酸化膜とを含む不揮発性半導体記憶
装置の製造方法であって、上記窒化膜の形成工程では、
その少なくとも最下層を、窒素原子または窒素ラジカル
を上記半導体表面に吹きつけながら上記半導体表面を熱
窒化して形成する。上記窒化膜表面を熱酸化して上記酸
化膜を形成する工程を含み、上記酸化膜の形成時に、電
荷トラップを、当該酸化膜と窒化膜との界面における構
造遷移層を中心に局在させて形成する。あるいは、上記
窒化膜の最下層上に、電荷トラップを含む窒化層を形成
し、上記電荷トラップを含む窒化層上に上記酸化膜を形
成する。

【００１５】本発明の第４の観点に係る不揮発性半導体
記憶装置の製造方法は、半導体上に積層された複数の誘
電体膜と、複数の誘電体膜上の制御電極とを有し、上記
複数の誘電体膜が、バッファ層と、バッファ層上の窒化
膜と、窒化膜上の酸化膜とを含む不揮発性半導体記憶装
置の製造方法であって、上記複数の誘電体膜の積層工程
が以下の諸工程、すなわち、上記バッファ層を半導体上
に形成し、上記窒化膜を上記バッファ層上に形成し、上
記酸化膜を上記窒化膜上に形成する各工程を含み、上記
窒化膜の形成工程において、その少なくとも最下層を、
水素を含まない珪素含有ガスと窒素原子または窒素ラジ
カルとを用いた化学的気相堆積により形成する。上記窒
化膜表面を熱酸化して上記酸化膜を形成し、当該酸化膜
の形成時に、電荷トラップを、当該酸化膜と窒化膜との
界面における構造遷移層を中心に局在させて形成する。
あるいは、上記窒化膜の最下層上に、電荷トラップを含
む窒化層を形成し、上記電荷トラップを含む窒化層上に
上記酸化膜を形成する。

【００１６】一般に、シリコン窒化膜中の水素は、珪素
と水素との結合基（Ｓｉ−Ｈボンド）となって、これが
高温で置換されるとＳｉダングリングボンドが生成され
る。したがって、シリコン窒化膜中の水素濃度が高くな
ると、シリコン窒化膜中の電荷トラップ密度が上昇す
る。本発明の第３および第４の観点に係る不揮発性半導
体記憶装置の製造方法では、水素を含むガスを用いない
で窒化膜、または、その最下層を形成する。したがっ
て、すくなくとも半導体に近い窒化膜の下層側に水素が
取り込まれることがなく、その部分の電荷トラップ密度
が極めて低くなる。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を、記
憶素子としてチャネル導電型がｎ型のメモリトランジス
タを有する場合を例に図面を参照しながら説明する。な
お、ｐ型のＭＯＮＯＳメモリトランジスタは、以下の説
明で不純物導電型を逆にすることで実現される。

【００１８】第１実施形態図１は、第１実施形態に係るメモリトランジスタの断面
図である。図１において、ｐ型シリコンウエハなどの半
導体基板またはｐ型ウエル（以下、基板ＳＵＢという）
内の表面側に、ｎ型不純物が導入されソースまたはドレ
インとなる不純物領域（以下、ソース・ドレイン領域と
いう）Ｓ／Ｄが所定間隔をおいて配置されている。隣り
合うソース・ドレイン領域Ｓ／Ｄ間でゲート電極ＧＥが
交差する基板部分が、当該メモリトランジスタのチャネ
ル形成領域となる。

【００１９】チャネル形成領域上には、ゲート誘電体膜
ＧＤを介してメモリトランジスタのゲート電極ＧＥが積
層されている。ゲート電極ＧＥは、一般に、ｐ型または
ｎ型の不純物が高濃度に導入されて導電化されたドープ
ド多結晶珪素あるいはドープド非晶質珪素、または、ド
ープド多結晶珪素あるいはドープド非晶質珪素と高融点
金属シリサイドとの積層膜からなる。

【００２０】ゲート誘電体膜ＧＤは、下層から順に、窒
化膜ＳＩＮ，酸化膜ＳＩＯの２層の誘電体膜から構成さ
れている。

【００２１】窒化膜ＳＩＮは、水素が導入されない熱窒
化法により基板ＳＵＢを直接窒化して形成した窒化珪素
膜（以下、直接窒化による水素フリー窒化珪素膜）から
なる。この水素が導入されない熱窒化法の詳細は、後述
する。この水素フリー窒化珪素膜ＳＩＮはファウラーノ
ルドハイム（ＦＮ）型の電気伝導特性を示す誘電体膜で
ある。また、この水素フリー窒化珪素膜ＳＩＮは、必要
な特性を満たし、かつポテンシャルバリアたり得る厚さ
の範囲、たとえば３ｎｍから２０ｎｍの範囲内で所定の
膜厚を有する。ここでは、水素フリー窒化珪素膜ＳＩＮ
の厚さを５ｎｍとした。

【００２２】酸化膜ＳＩＯは、たとえば、直接窒化によ
る水素フリー窒化珪素膜ＳＩＮの表面を熱酸化してでき
た二酸化珪素からなる。この熱酸化に付随して、水素フ
リー窒化珪素膜ＳＩＮと酸化膜ＳＩＯとの界面に、窒化
珪素に近い組成から二酸化珪素に近い組成に次第に変化
する構造遷移層が形成される。酸化膜ＳＩＯをＨＴＯ
（High Temperature chemical vapor deposited Oxide)
法により形成した二酸化珪素膜としてもよい。このよう
に酸化膜ＳＩＯがＣＶＤで形成された場合は熱処理によ
り界面トラップが形成される。酸化膜ＳＩＯについて
は、少なくとも、ゲート電極ＧＥからのホールの注入を
有効に阻止してデータ書換可能な回数の低下防止を図る
必要がある。酸化膜ＳＩＯは、この要請により最小膜厚
が決められる。

【００２３】構造遷移層を中心とした限られた領域に、
トラップレベルが２ｅＶ程度と深い界面トラップが１×
１０¹³ｃｍ^-2程度の密度で形成される。一方、水素フリ
ー窒化珪素膜ＳＩＮは、製造装置の真空チャンバー内の
残留ガス中の水素は膜中に取り込まれることがあるが、
導入ガス中に水素を含まないため、膜中のＳｉ−Ｈボン
ド密度が極めて低い。膜中のＳｉ−Ｈボンドは、たとえ
ば５５０℃程度の熱プロセスで容易に分解し終端水素を
失って、Ｓｉダングリングボンドに変化しやすい。した
がって、膜中のＳｉ−Ｈボンド密度を極めて低いレベル
で抑制することによって、たとえば１×１０¹⁰ｃｍ^-3〜
１×１０¹⁷ｃｍ^-3の範囲内で、窒化膜ＳＩＮ中の電荷ト
ラップ密度を、通常より低いレベルで制御することがで
きる。

【００２４】本発明では、窒化膜を複数の層から構成す
ることができる。その場合の素子断面構造例を、図２〜
図４に示す。図２の素子断面構造では、直接窒化による
水素フリー窒化珪素膜ＳＩＮ１上に、水素フリー窒化珪
素膜ＳＩＮ２がもう一層形成されている。図３の素子断
面構造では、直接窒化による水素フリー窒化珪素膜ＳＩ
Ｎ１上に、水素フリーの、あるいは水素を含む酸化窒化
珪素膜ＳＩＯＮが形成されている。図４の素子断面構造
では、直接窒化による水素フリー窒化珪素膜ＳＩＮ１上
に、テトラクロルシラン（ＴＣＳ；ＳｉＣｌ₄ ）と、水
素を含む窒素含有ガスとを用いた窒化珪素膜（ＴＣＳ−
ＳＩＮと表記）が形成されている。なお、この図４の場
合、ＴＣＳに代えて、より水素を多く含む珪素含有ガ
ス、たとえばジクロルシラン（ＤＣＳ；ＳｉＨ₂ Ｃｌ
₂ ）を用いてもよい。

【００２５】第１実施形態では、少なくとも基板ＳＵＢ
に接する窒化膜ＳＩＮが水素フリーであるという要件を
満たしていることが重要である。ここで、図２における
２層目の水素フリー窒化珪素膜ＳＩＮ２，図３における
酸化窒化珪素膜ＳＩＯＮ，あるいは図４における窒化珪
素膜ＴＣＳ−ＳＩＮを、さらに複数の膜から構成させて
もよい。これらの膜はＣＶＤ法により形成されるが、好
ましくは、下層ほど水素含有率が低くなるようにする。
あるいは、ＣＶＤ膜が単一の場合でも、ガス混合比を膜
堆積中に変えて、下側ほど水素含有率が低くなるように
することが望ましい。いずれにしても、この窒化膜の最
上層の膜表面を熱酸化または高温ＣＶＤすることによ
り、酸化膜ＳＩＯが形成されている。

【００２６】以下、このような構成のメモリトランジス
タの製造方法を説明する。用意した半導体基板ＳＵＢに
対し、必要に応じて、素子（あるいはセル）間で誘電体
分離層ＩＳＯを形成する。また、しきい電圧調整用のイ
オン注入等を必要に応じて行う。

【００２７】つぎに、少なくとも最下層部分が水素フリ
ーである窒化膜を基板ＳＵＢ上に形成し、その上に酸化
膜ＳＩＯをする。図２〜図４に示すように窒化膜が複数
の層からなる場合、図１のように窒化膜が単層であって
も、その上の酸化膜ＳＩＯがＣＶＤ膜である場合に、使
用する装置は、好ましくは、クラスターツールと称され
るマルチチャンバーＬＰ−ＣＶＤ装置とする。

【００２８】まず、直接窒化による水素フリーの窒化珪
素膜ＳＩＮ（またはＳＩＮ１）を形成する。高真空状態
のチャンバ中に、表面が清浄になったシリコン基板ＳＵ
Ｂをセットし、ラジカルガンで形成した窒素ラジカルま
たは励起状態の窒素原子を、このシリコン基板ＳＵＢの
表面に吹きつける。このときのシリコン基板ＳＵＢの温
度は、たとえば６００℃とする。シリコン表面が窒素ラ
ジカルまたは励起状態の窒素原子により窒化され、水素
フリーの窒化珪素膜ＳＩＮ（またはＳＩＮ１）が、基板
ＳＵＢ上に形成される。

【００２９】窒化膜を多層とする図２〜図４の場合は、
同じマルチチャンバーＬＰ−ＣＶＤ装置内で、シリコン
基板ＳＵＢを大気にさらすことなく他のチャンバーに移
送し、２層目のＣＶＤ膜を窒化珪素膜ＳＩＮまたはＳＩ
Ｎ１上に形成する。

【００３０】具体的に、図２のように２層目も水素フリ
ーの窒化珪素膜ＳＩＮ２とする場合は、たとえば、珪素
含有ガスをＴＣＳ，窒素含有ガスを窒素Ｎ₂ とした水素
を含まないガス同士を所定流量比で混合してチャンバー
内に流して反応させ、窒化シリコンを堆積する。このＣ
ＶＤによる水素フリー窒化珪素膜ＳＩＮ２の膜厚は、直
接窒化による水素フリー窒化珪素膜ＳＩＮ１との合計膜
厚が素子特性を左右するため、一概に言えないが、たと
えば４〜１５ｎｍの範囲内で最適値が決められる。ここ
では、４ｎｍの直接窒化による水素フリー窒化珪素膜Ｓ
ＩＮ１上に、このＣＶＤによる水素フリー窒化珪素膜Ｓ
ＩＮ２を６ｎｍほど形成した。

【００３１】図３のように２層目を酸化窒化珪素膜ＳＩ
ＯＮとする場合は、ＴＣＳまたはＤＣＳ等の珪素含有ガ
スと、二窒化酸素Ｎ₂ Ｏなどの窒素および酸素の含有ガ
スとを所定流量比で混合してチャンバー内に流して反応
させ、酸化窒化珪素を堆積する。このＣＶＤによる酸化
窒化珪素膜ＳＩＯＮの膜厚は、直接窒化による水素フリ
ー窒化珪素膜ＳＩＮ１との合計膜厚（二酸化珪素膜換算
値）が素子特性を左右するため、一概に言えないが、た
とえば３〜２０ｎｍの範囲内で最適値が決められる。こ
こでは、４ｎｍの直接窒化による水素フリー窒化珪素膜
ＳＩＮ１上に、このＣＶＤによる水素フリー窒化珪素膜
ＳＩＮ２を５ｎｍほど形成した。

【００３２】図４のように２層目をＣＶＤ膜とするが水
素フリーとしない場合、ＴＣＳまたはＤＣＳ等の珪素含
有ガスと、アンモニアＮＨ₃ などの窒素含有ガスとを所
定流量比で混合してチャンバー内に流して反応させ、Ｔ
ＣＳ−ＳＩＮ膜またはＤＣＳ−ＳＩＮ膜を堆積する。こ
のＣＶＤによる窒化珪素膜の膜厚は、直接窒化による水
素フリー窒化珪素膜ＳＩＮ１との合計膜厚（二酸化珪素
膜換算値）が素子特性を左右するため、一概に言えない
が、たとえば３〜２０ｎｍの範囲内で最適値が決められ
る。ここでは、５ｎｍの直接窒化による水素フリー窒化
珪素膜ＳＩＮ１上に、このＣＶＤによる窒化珪素膜ＴＣ
Ｓ−ＳＩＮを４ｎｍほど形成した。

【００３３】これらのＣＶＤ膜が水素フリーでない図
３，図４の場合、その形成時に、ガス混合比を変えてＣ
ＶＤ膜の上側ほど水素の含有率が高くなるようにすると
よい。あるいは、窒化膜を３層以上とする場合、上２つ
のＣＶＤ膜の種類を、水素の含有率が上層ほど増えるよ
うに選択する。このようなＣＶＤ条件の制御は、窒化膜
中の膜厚方向における電荷トラップ分布の中心を基板か
ら少しでも遠ざけるためである。電荷トラップ分布の中
心を基板から遠ざけるにしたがって、電荷トラップに電
荷が一旦捕獲された後に基板側に戻る確率が減り、その
分、電荷保持特性が向上する。

【００３４】その後、導入ガスを二酸化珪素の形成ガス
に変更してＣＶＤし、酸化膜ＳＩＯを形成する。基板温
度を６００℃から８００℃の範囲内に保持し、ジクロル
シランＳｉＨ₂ Ｃｌ₂ と酸化二窒素Ｎ₂ Ｏを所定の条件
で流し、二酸化珪素のＣＶＤを行う。なお、このＣＶＤ
に代えて、窒化膜表面の熱酸化により、あるいは熱酸化
とＣＶＤの組合せにより酸化膜ＳＩＯを形成してもよ
い。この熱酸化時の窒化膜の膜減りを考慮して、窒化膜
は、その形成時に最終膜厚より予め厚く堆積しておく。

【００３５】ゲート電極ＧＥとなる高濃度不純物がドー
ピングされた多結晶珪素または非晶質珪素を、酸化膜Ｓ
ＩＯ上にＣＶＤする。たとえば多結晶珪素を形成する場
合、モノシランＳｉＨ₄ ，ジクロルシランＳｉＣｌ₂ Ｈ
₂ ，トリクロルシランＳｉＨＣｌ₃ ，四塩化珪素ＳｉＣ
ｌ₄ などの珪素含有ガスを用いたＣＶＤ法、または、多
結晶珪素をターゲットとしたスパッタリング法を用い
る。また、必要に応じて、多結晶珪素上に、金属、高融
点金属、または、その金属シリサイドを含む合金などか
らなる低抵抗化層を形成する。

【００３６】必要に応じてドライエッチング耐性の優れ
た誘電体膜のパターンを形成し、この誘電体膜あるいは
レジストをマスクとして異方性のあるエッチング、たと
えばＲＩＥ(Reactive Ion Etching)を行う。これによ
り、ゲート電極ＧＥ，酸化膜ＳＩＯ，窒化膜（ＳＩＮ
等）がパターンニングされる。つぎに、半導体にｎ型不
純物を低濃度でイオン注入し、ｎ^- 不純物領域（ＬＤＤ
領域）を形成する。また、全面にＣＶＤにより二酸化珪
素膜を堆積し、これをエッチバックしてサイドウォール
ＳＷを形成する。サイドウォールＳＷ外側の半導体にｎ
型不純物を高濃度でイオン注入し、ソース・ドレイン領
域Ｓ／Ｄを形成する。その後、層間誘電体膜および配線
層の形成を行って、当該メモリトランジスタを完成させ
る。

【００３７】つぎに、本実施形態で適用可能なメモリア
レイを２例、説明する。

【００３８】図５は、仮想接地ＮＯＲ型メモリセルアレ
イの回路図である。このメモリセルアレイでは、単一の
メモリトランジスタによりメモリセルが構成されてい
る。たとえば、ｍ×ｎ個のメモリトランジスタＭ１１，
Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１ｎ，
…，Ｍｍｎがマトリックス状に並べられている。なお、
図５では、２×２個のメモリトランジスタＭ１１，Ｍ２
１，Ｍ１２，Ｍ２２のみ示す。

【００３９】各メモリトランジスタのゲートは、行ごと
に同一ワード線に接続されている。図５において、同一
行に属するメモリトランジスタＭ１１，Ｍ２１，…のゲ
ートが、ワード線ＷＬ１に接続されている。また、他の
行に属するメモリトランジスタＭ１２，Ｍ２２，…のゲ
ートが、ワード線ＷＬ２に接続されている。

【００４０】各メモリトランジスタのソースが、ワード
方向の一方側に隣り合う他のメモリトランジスタのドレ
インに接続され、各メモリトランジスタのドレインがワ
ード方向の他方側に隣り合う他のメモリトランジスタの
ソースに接続されている。この接続されたソースとドレ
インは、ビット方向の線ＢＬ１，ＢＬ２，ＢＬ３，…に
接続されている。これらの線は、たとえば、ソースとド
レインが接続された一方のメモリトランジスタを動作さ
せるときは基準電圧が印加されるソース線として機能
し、他方のメモリトランジスタを動作させるときはドレ
イン電圧が印加されるビット線として機能する。したが
って、このメモリセルアレイでは、これらの線を全て
“ビット線”と称する。

【００４１】図６は、分離ソース線ＮＯＲ型のメモリセ
ルアレイの回路図である。このメモリセルアレイでは、
単一のメモリトランジスタによりメモリセルが構成され
ている。たとえば、ｍ×ｎ個のメモリトランジスタＭ１
１，Ｍ２１，…，Ｍｍ１，Ｍ１２，Ｍ２２，…，Ｍ１
ｎ，…，Ｍｍｎがマトリックス状に並べられている。な
お、図６では、２×２個のメモリトランジスタＭ１１，
Ｍ２１，Ｍ１２，Ｍ２２のみ示す。

【００４２】メモリトランジスタＭ１１〜Ｍ２２がワー
ド線、ビット線および分離されたソース線によって配線
されている。ビット方向に隣接するメモリトランジスタ
Ｍ１１およびＭ１２の各ドレインがビット線ＢＬ１に接
続され、各ソースがソース線ＳＬ１に接続されている。
同様に、ビット方向に隣接するメモリトランジスタＭ２
１およびＭ２２の各ドレインがビット線ＢＬ２に接続さ
れ、各ソースがソース線ＳＬ２に接続されている。ま
た、ワード方向に隣接するメモリトランジスタＭ１１と
Ｍ２１の各ゲートがワード線ＷＬ１に接続され、同様
に、ワード方向に隣接するメモリトランジスタＭ１２と
Ｍ２２の各ゲートがワード線ＷＬ２に接続されている。
メモリセルアレイ全体では、このようなセル配置および
セル間接続が繰り返されている。

【００４３】つぎに、メモリトランジスタのバイアス設
定例および動作を説明する。ここでは、チャネルホット
エレクトロン（ＣＨＥ）注入により２ビットを１メモリ
トランジスタ内に書き込み、読み出す動作を中心に説明
する。

【００４４】図７（Ａ）および図７（Ｂ）は、２ビット
記憶におけるビットごとの書き込みを示す仮想接地ＮＯ
Ｒ型メモリセルアレイの断面図である。

【００４５】第１の情報の書き込み時に、図７（Ａ）に
示すように、基板ＳＵＢの電位を基準として２つのソー
ス・ドレイン領域Ｓ／Ｄの一方に０Ｖ、他方に３．５Ｖ
を印加し、ゲート電極ＧＥに正の電圧、たとえば６Ｖを
印加する。このとき、チャネル形成領域に電子が蓄積さ
れて反転層（チャネル）が形成される。チャネル内にソ
ースから電子が供給され、この電子はソースとドレイン
間の電界により加速され、ドレイン端部側で高い運動エ
ネルギーを得てホットエレクトロンとなる。ホットエレ
クトロンの一部が高いエネルギーを持つと、それらの電
子は散乱過程によって直接窒化による水素フリーの窒化
珪素膜を透過する。透過した電子の多くは、窒化膜の構
造遷移層を中心とした領域内の界面トラップの分布面内
で、そのドレイン側の一部に捕獲される。

【００４６】第２の情報の書き込み時に、図７（Ｂ）に
示すように、２つのソース・ドレイン領域Ｓ／Ｄの印加
電圧を上記した第１の情報の書き込み時と逆にする。す
なわち、上記第１の記憶情報を書き込んだ側のソース・
ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方のソース
・ドレイン領域Ｓ／Ｄに３．５Ｖを印加する。第１の情
報の書き込み時と同じ原理により、書き込みが行われ
る。すなわち、０Ｖを印加したソース・ドレイン領域Ｓ
／Ｄから供給された電子は、３．５Ｖを印加した一方の
ソース・ドレイン領域Ｓ／Ｄ側でホット化し、界面トラ
ップの分布面内のドレイン側部分に注入される。すなわ
ち、注入された電子は、界面トラップの分布面内で上記
した第１の情報の記憶領域とは反対側の領域に捕獲され
る。第１および第２の情報の書き込みでは、電荷の注入
を行わないときはソース・ドレイン領域Ｓ／Ｄ間に電圧
差を設けない。

【００４７】以上の方法により、第１および第２の情報
を互いに独立に書き込むことができる。なお、この動作
例で２つのビット情報が互いに混じらないように、電子
の注入量およびメモリトランジスタのゲート長が決めら
れる。

【００４８】この２ビット情報の読み出しでは、読み出
し対象の情報側のソース・ドレイン領域Ｓ／Ｄがソース
となるように、ソースとドレイン間の印加電圧が決めら
れる。第１の情報を読み出す際には、第１の情報に近い
ソース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、もう片方
のソース・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲ
ート電極ＧＥに、しきい値電圧を変化させずに２値情報
が読み出し可能な範囲の電圧、たとえば２Ｖを印加す
る。メモリトランジスタは、主にソース側の蓄積電荷量
に応じてしきい値電圧が変化する。したがって、ソース
側端の蓄積電荷の有無、または蓄積電荷量に応じてメモ
リトランジスタ内を通して隣接するソース・ドレイン不
純物領域Ｓ／Ｄ間に読み出し電流が流れ、ビット線対に
電位変化が生じる。このビット線電位変化をセンスアン
プなどで増幅することにより、第１の情報を読み出す。
第２の情報を読み出す際には、第２の情報に近い側のソ
ース・ドレイン領域Ｓ／Ｄに０Ｖを印加し、他のソース
・ドレイン領域Ｓ／Ｄに１．５Ｖを印加し、ゲート電極
ＧＥに２Ｖを印加する。このバイアス条件下では、第２
の情報に近い側のソース・ドレイン領域Ｓ／Ｄ側が低電
界となるため、上記した第１の情報の読み出し時と同様
な原理で第２の情報が読み出される。

【００４９】消去時では、ＦＮトンネリングを用いてチ
ャネル全面から捕獲電子を抜き取る。あるいは、捕獲電
子の分布領域に近い側のソース・ドレイン領域Ｓ／Ｄに
おいてバンド−バンド間トンネリングに起因して生成さ
れ捕獲電子と逆極性の電荷（ホットホール）を注入す
る。なお、２ビットを同時消去することが前提となる
が、ＦＮトンネリングを用いてチャネル全面から捕獲電
子と逆極性のホールを注入してもよい。

【００５０】一方、１ビット記憶の場合の書き込みで
は、たとえば、２つのソース・ドレイン領域Ｓ／Ｄを同
電位で保持した状態で、ゲート電極ＧＥに高い正の電圧
を印加する。これにより、図８に示すように、チャネル
全面から電子がＦＮトンネル現象によりゲート誘電体膜
ＧＤ内に注入される。読み出しでは、上記した２ビット
の読み出しと同様に読み出しが行える。この場合、２つ
のソース・ドレイン領域Ｓ／Ｄのどちらをソースとして
もよい。消去は、図８に示すように、捕獲電子をチャネ
ル全面から抜き取ることで行える。あるいは、捕獲電子
と逆導電型の電荷（ホール）をチャネル全面からゲート
誘電体膜ＧＤ内に注入することによっても消去できる。

【００５１】図１，図２に示す構造のメモリセルにおい
て、同じバイアス条件下で、データ書き換え特性、デー
タ保持特性、リードディスターブ特性などの信頼性が改
善された。とくに、データ書き換え特性は、１００万回
を達成できた。その原因として、本実施形態に係るメモ
リトランジスタでは基板側の窒化膜部分で単位面積当た
りのバルクトラップ数が十分低減されたため、深い界面
トラップが、いままで以上に電荷蓄積に寄与し、捕獲電
荷が不必要に抜けにくくなったためと考えられる。

【００５２】また、データ保持特性等の信頼性を従来と
同じとすると、二酸化珪素膜換算値でゲート誘電体膜Ｇ
Ｄの膜厚を薄くでき、低電圧、高速動作が可能となっ
た。一方で、電荷蓄積側のエネルギー障壁を維持しなが
ら基板側のエネルギー障壁が低減される。窒素濃度が高
まるとエネルギー障壁が低下するためである。したがっ
て、この観点においても、電荷保持特性を低下させずに
電荷注入効率を高め動作速度を向上させることができ、
低電圧化も可能となる。

【００５３】第２実施形態第２実施形態では、基板ＳＵＢ上にバッファ層を付加し
たメモリトランジスタ構造に関する。図９は、第１実施
形態に係る図１のゲート誘電体膜構造の最下層に、さら
にバッファ層ＢＵＦを付加している。バッファ層ＢＵＦ
は、窒化膜ＳＩＮと基板ＳＵＢ間の応力緩和、窒化膜Ｓ
ＩＮのＣＶＤ時のインキュベーション時間低減を目的と
して設けた。

【００５４】窒化珪素のＣＶＤにおけるインキュベーシ
ョン時間の発生は、以下のように説明することができ
る。窒化珪素の成長初期過程において、まず、窒化珪素
成長のための核が下地表面上に散在して出来始める。時
間とともに、その核を中心に窒化珪素がアイランド状に
成長する。そして、この窒化珪素の核同士がつながり下
地表面が窒化珪素で覆われると、以後は、窒化珪素の膜
厚が顕著に増加しはじめる。インキュベーション時間と
は、この成膜開始から定常的で有効な膜成長が始まるま
で潜伏期間をいい、下地の組成に依存して変化する。

【００５５】バッファ層ＢＵＦは、このインキュベーシ
ョン時間の低減という目的に適合した組成を有する。こ
こでは、窒化膜ＳＩＮの窒素含有率より低い含有率の
膜、たとえば酸化珪素ＳｉＯＮの膜とした。他の構成、
すなわち窒化膜ＳＩＮ，酸化膜ＳＩＯ，その間の構造遷
移層およびゲート電極ＧＥは、第１実施形態と同じであ
る。ただし、バッファ層が介在したことにより、窒化膜
ＳＩＮを、より薄くすることが望ましい。

【００５６】バッファ層ＢＵＦの形成では、たとえば、
基板ＳＵＢを酸素雰囲気中にさらし７５０℃に加熱して
ドライ酸化を行う。これにより、ＳｉＯ₂ 膜が２ｎｍほ
ど形成される。続いて、窒素ガスの流量比を徐々に増や
しながらＳｉＯＮ膜を数ｎｍほどＣＶＤする。これによ
り、膜の屈折率がＳｉＯ₂ の１．４５から上方ほど徐々
に増え膜表面ではＳｉＯＮの屈折率、たとえば１．６に
達する。この程度まで屈折率を上げると、膜中の窒素含
有率が十分となり、つぎに水素フリーの窒化珪素膜ＳＩ
ＮをＣＶＤする際に、インキュベーション時間が十分低
減される。その結果、窒化珪素膜ＳＩＮの膜厚制御性が
向上し、特性も安定するという利点がある。なお、バッ
ファ層ＢＵＦ表面の屈折率は、窒素の組成比を変化させ
ることにより、１．４５より大きく２．１より小さい範
囲内で種々に設定可能である。

【００５７】この窒化膜ＳＩＮ自体の形成方法、およ
び、その後のプロセスは第１実施形態と共通するので、
ここでの説明は省略する。また、図２〜図４の何れの構
造の素子でも、バッファ層ＢＵＦを追加適用が可能であ
る。

【００５８】第２実施形態では、第１実施形態と同様
に、窒化膜の少なくとも最下層を水素フリーとした効
果、すなわち信頼性向上，低電圧化および高速化に加
え、特性のバラツキが低減され安定した記憶素子を形成
することができる利点がある。

【００５９】本発明の実施形態は、上記第１および第２
実施形態に限定されず種々の変更が可能である。直接窒
化による水素フリーの窒化膜ＳＩＮ（またはＳＩＮ１）
上に形成する他の窒化膜（ＳＩＮ２，ＳＩＯＮ，ＴＣＳ
−ＳＩＮ，ＤＣＳ−ＳＩＮ）に代えて、電荷蓄積能力を
有した他の材料、たとえば酸化アルミニウムＡｌＯ_X，
酸化タンタルＴａＯ_X などをからなる膜を電荷蓄積膜と
して用いてもよい。これらの場合、これらの膜の組成に
上側ほど近く、基板側ほどシリコンに近い組成を有する
ことを要件にバッファ層ＢＵＦの材料が選択される。

【００６０】ＡｌＯ_x 膜は、たとえば、ＡｌＣｌ₃ ，Ｃ
Ｏ₂ およびＨ₂ を含む原料ガスを用いたＣＶＤ法により
形成される。あるいは、アルミニウムアルコシド（Ａｌ
（Ｃ ₂ Ｈ₅ Ｏ）₃ ，Ａｌ（Ｃ₃ Ｈ₇ Ｏ）₃ ，Ａｌ（Ｃ₄
Ｈ₉ Ｏ）₃ など）を熱分解により堆積する方法によっ
て、ＡｌＯ_x 膜を形成する。また、ＴａＯ_x 膜は、たと
えば、ＴａＣｌ₅ ，ＣＯ₂ およびＨ₂ を原料ガスとした
ＣＶＤ法により形成される。あるいは、ＴａＣｌ₂ （Ｏ
Ｃ₂ Ｈ₅ ）₂ Ｃ₅ Ｈ ₇ Ｏ₂ またはＴａ（ＯＣ₂ Ｈ₅ ）₅
などの熱分解により堆積する方法によって、ＴａＯ_x 膜
を形成する。

【００６１】電荷蓄積手段として、多結晶シリコンまた
は金属などからなる小粒径導電体を用いることができ
る。この場合、たとえば水素フリーの窒化珪素膜上に小
粒径導電体を分散させて形成する。たとえば、小粒径導
電体としてＳｉ_X Ｇｅ_1-X の微結晶を形成する場合、モ
ノシランＳｉＨ₄ ，ジクロルシランＳｉＨ₂ Ｃｌ₂ ，ト
リクロルシランＳｉＨＣｌ₃ ，テトラクロルシランＳｉ
Ｃｌ₄ などＳｉを含むガスに、Ｇｅを添加するためにゲ
ルマンＧｅＨ₄ を加えたガスを原料ガスとして、たとえ
ば基板温度６５０℃でＣＶＤを行う。そして、成長の初
期過程に生じる無数の島状成長の途中でＣＶＤを止める
と、水素フリーの窒化珪素膜上に無数のＳｉ_X Ｇｅ_1-X
の微結晶を分散して形成することができる。その後は、
その小粒径導電体間を二酸化珪素などの誘電体膜で埋め
る。また、多結晶珪素を堆積した、この膜をＥＢ描画な
どの微細加工技術を用いて微細ポリシリコンドットを形
成し、これを二酸化珪素膜に埋め込んだものを、離散化
された小粒径導電体を内部に含む誘電体膜として用いて
もよい。

【００６２】

【発明の効果】本発明の第１の観点に係る不揮発性半導
体記憶装置によれば、同じバイアス条件下で、データ書
き換え特性、データ保持特性、リードディスターブ特性
などの信頼性が改善される。また、データ保持特性等の
信頼性を従来と同じとすると、二酸化珪素膜換算値でゲ
ート誘電体膜の膜厚を薄くでき、低電圧、高速動作が可
能となった。一方で、電荷蓄積側のエネルギー障壁を維
持しながら基板側のエネルギー障壁が低減される。窒素
濃度が高まるとエネルギー障壁が低下するためである。
したがって、この観点においても、電荷保持特性を低下
させずに電荷注入効率を高め動作速度を向上させること
ができ、低電圧化も可能となる。

【００６３】本発明の第２の観点に係る不揮発性半導体
記憶装置によれば、バッファ層を有するため、窒化膜厚
の制御性が向上し、その結果、特性がバラツキ難くな
る。

【００６４】本発明の第３，第４の観点に係る不揮発性
半導体記憶装置の製造方法によれば、上記種々の利点を
有した不揮発性半導体記憶装置を容易に作製できる。

【図面の簡単な説明】

【図１】第１実施形態に係るメモリトランジスタの第１
の構造例を示す断面図である。

【図２】第１実施形態に係るメモリトランジスタの第２
の構造例を示す断面図である。

【図３】第１実施形態に係るメモリトランジスタの第３
の構造例を示す断面図である。

【図４】第１実施形態に係るメモリトランジスタの第４
の構造例を示す断面図である。

【図５】第１および第２実施形態で適用可能な仮想接地
ＮＯＲ型メモリセルアレイの回路図である。

【図６】第１および第２実施形態で適用可能な分離ソー
ス線ＮＯＲ型メモリセルアレイの回路図である。

【図７】（Ａ）および（Ｂ）は、第１および第２実施形
態で適用可能な２ビット／セル記憶が可能な仮想接地Ｎ
ＯＲ型メモリセルアレイにおいて、ビットごとに書き込
み動作を示す断面図である。

【図８】第１および第２実施形態で適用可能な１ビット
／セルの書き込みと消去の動作を示すメモリセルの断面
図である。

【図９】第２実施形態に係るメモリトランジスタの構造
例を示す断面図である。

【符号の説明】

ＳＵＢ…基板（半導体）、Ｓ／Ｄ…ソース・ドレイン領
域、ＧＤ…ゲート誘電体膜、ＢＵＦ…バッファ層、ＳＩ
Ｎ，ＳＩＮ１…水素フリー窒化珪素膜（最下層または第
１の窒化膜）、ＳＩＮ２…水素フリー窒化珪素膜（第１
の窒化膜）、ＳＩＯＮ…酸化窒化珪素膜（第２の窒化
膜）、ＴＣＳ−ＳＩＮ…ＴＣＳを用いて作製したＣＶＤ
窒化珪素膜（第２の窒化膜）、ＧＥ…ゲート電極、ＩＳ
Ｏ…誘電体分離層、ＳＷ…サイドウォール誘電体膜、Ｍ
１１等…メモリセル、ＢＬ１等…ビット線、ＳＬ１等…
ソース線、ＷＬ１等…ワード線。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F083 EP17 EP42 EP43 EP77 ER02 ER14 GA01 GA16 JA01 JA02 JA04 JA05 JA06 JA33 JA53 PR21 PR39 5F101 BA41 BA42 BA45 BA46 BA52 BB02 BB08 BC02 BF02 BH02 BH04

Claims

【特許請求の範囲】

【請求項１】半導体上に積層された複数の誘電体膜と、
複数の誘電体膜上の制御電極とを有した不揮発性半導体
記憶装置であって、上記複数の誘電体膜が、窒化膜と、当該窒化膜上の酸化膜とを含み、上記窒化膜と上記酸化膜とからなる積層膜内の膜厚方向
における電荷トラップ分布が、当該窒化膜と酸化膜との
間に形成された構造遷移層を中心とした領域に局在した
不揮発性半導体記憶装置。
【請求項２】上記窒化膜が、上記複数の誘電体膜の最下
層で上記半導体上に接触して形成された請求項１記載の
不揮発性半導体記憶装置。
【請求項３】上記窒化膜と上記半導体との間に、窒素原
子を含むが、当該窒素原子の組成比が上記窒化膜より低
いバッファ層を有した請求項１記載の不揮発性半導体記
憶装置。
【請求項４】上記窒化膜とシリコンとの間のエネルギー
障壁が、二酸化珪素とシリコンとの間のエネルギー障壁
より小さい請求項２記載の不揮発性半導体記憶装置。
【請求項５】上記窒化膜が、ＦＮ(Fowler-Nordheim) 電
気伝導特性を示す誘電体からなる請求項２記載の不揮発
性半導体記憶装置。
【請求項６】上記バッファ層は、酸化窒化珪素ＳｉＯ_X
Ｎ_y (x,y＞0)を主構成物質とした請求項３記載の不揮発
性半導体記憶装置。
【請求項７】上記バッファ層のＳｉダングリングボンド
密度が、上記構造遷移層のＳｉダングリングボンド密度
より低い請求項３記載の不揮発性半導体記憶装置。
【請求項８】半導体上に積層された複数の誘電体膜と、
複数の誘電体膜上の制御電極とを有した不揮発性半導体
記憶装置であって、上記複数の誘電体膜が、第１の窒化膜と、当該第１の窒化膜上の第２の窒化膜と、当該第２の窒化膜上の酸化膜とを含み、上記第１，第２の窒化膜と上記酸化膜とからなる積層膜
内の電荷トラップが、上記第２の窒化膜と上記酸化膜と
の間に形成された構造遷移層内に局在し、かつ上記第２
の窒化膜内に分布した不揮発性半導体記憶装置。
【請求項９】半導体上に積層された複数の誘電体膜と、
複数の誘電体膜上の制御電極とを有し、上記複数の誘電体膜が、半導体上に形成された窒化膜
と、窒化膜上に形成された酸化膜とを含む不揮発性半導
体記憶装置の製造方法であって、上記窒化膜の形成工程では、その少なくとも最下層を、
窒素原子または窒素ラジカルを上記半導体表面に吹きつ
けながら上記半導体表面を熱窒化して形成する不揮発性
半導体記憶装置の製造方法。
【請求項１０】上記窒化膜表面を熱酸化して上記酸化膜
を形成する工程を含み、上記酸化膜の形成時に、電荷トラップを、当該酸化膜と
窒化膜との界面における構造遷移層を中心に局在させて
形成する請求項９記載の不揮発性半導体記憶装置の製造
方法。
【請求項１１】上記窒化膜の最下層上に、電荷トラップ
を含む窒化層を形成し、上記電荷トラップを含む窒化層上に上記酸化膜を形成す
る請求項１０記載の不揮発性半導体記憶装置の製造方
法。
【請求項１２】上記窒化膜の最下層の形成と、上記電荷
トラップを含む窒化層の形成とを、大気にさらすことな
く連続して行う請求項１１記載の不揮発性半導体記憶装
置の製造方法。
【請求項１３】上記電荷トラップを含む窒化層が窒化珪
素からなり、当該窒化珪素の形成工程では、Ｓｉダングリングボンド
密度を相対的に少なくする条件で窒化珪素を形成し始
め、その後、Ｓｉダングリングボンド密度を相対的に多
くする条件に切り換える請求項１１記載の不揮発性半導
体記憶装置の製造方法。
【請求項１４】上記条件の切換では、複数の原料ガスの
混合比を変える請求項１３記載の不揮発性半導体記憶装
置の製造方法。
【請求項１５】上記条件の切換では、混合する原料ガス
の種類を変える請求項１３記載の不揮発性半導体記憶装
置の製造方法。
【請求項１６】半導体上に積層された複数の誘電体膜
と、複数の誘電体膜上の制御電極とを有し、上記複数の誘電体膜が、バッファ層と、バッファ層上の
窒化膜と、窒化膜上の酸化膜とを含む不揮発性半導体記
憶装置の製造方法であって、上記複数の誘電体膜の積層工程が以下の諸工程、すなわ
ち、上記バッファ層を半導体上に形成し、上記窒化膜を上記バッファ層上に形成し、上記酸化膜を上記窒化膜上に形成する各工程を含み、上記窒化膜の形成工程において、その少なくとも最下層
を、水素を含まない珪素含有ガスと窒素原子または窒素
ラジカルとを用いた化学的気相堆積により形成する不揮
発性半導体記憶装置の製造方法。
【請求項１７】上記窒化膜表面を熱酸化して上記酸化膜
を形成し、当該酸化膜の形成時に、電荷トラップを、当該酸化膜と
窒化膜との界面における構造遷移層を中心に局在させて
形成する請求項１６記載の不揮発性半導体記憶装置の製
造方法。
【請求項１８】上記窒化膜の最下層上に、電荷トラップ
を含む窒化層を形成し、上記電荷トラップを含む窒化層上に上記酸化膜を形成す
る請求項１６記載の不揮発性半導体記憶装置の製造方
法。
【請求項１９】上記バッファ層を、窒素を含むが、少な
くとも当該バッファ層上に接する上記窒化膜部分より窒
素の組成が低い材料から形成する請求項１６記載の不揮
発性半導体記憶装置の製造方法。