JP2002289663A - Method for manufacturing electronic device and program for analyzing defect data - Google Patents

Abstract

PROBLEM TO BE SOLVED: To quantify fatal defects accurately to control manufacturing process by analyzing foreign substances and pattern defects found in an electronic device forming a circuit pattern. SOLUTION: After a defect map data read step 11 and a failure rate distribution data read step 12 are executed, non-fatal defects are removed in a defect map data filtering step 13 by using these data. Then, a good/bad map data read step 14 is executed, and in a fatal defect rate calculation step 15, the defect map data and the good/bad map data are checked to calculate a fatal defect rate in the defect map data. Furthermore, in a fatal defect rate output step 16, the calculation result is outputted.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は電子デバイスの製造
過程で発生する異物もしくはパターン欠陥を検出し，そ
の検出結果を用いて，電子デバイスの歩留り劣化要因を
効果的に解析するプログラムや，それを用いた電子デバ
イスの製造方法を提供する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a program for detecting foreign matter or pattern defects generated in the process of manufacturing an electronic device, and using the detection result to effectively analyze a factor of deterioration in the yield of the electronic device. Provided is a method for manufacturing an electronic device used.

【０００２】[0002]

【従来の技術】半導体集積回路を代表とする電子デバイ
スの製造は，一般にシリコンウェーハ上に回路パターン
などの層が多層化されて複数のチップ（素子）を製造す
る前工程と，チップ毎に切り離し，製品を完成させる後
工程に大別することができる。製造中に発生する不良の
大半は，微細加工を行う前工程で発生し，前工程での歩
留り向上が，製造コスト低減に重要な課題である。ここ
で，前工程での歩留りとは，前工程の最終試験である電
気検査（プローブ検査）の結果で決まる良品率，すなわ
ち，ウェーハでの全チップ数に対する良品チップの割合
のことである。2. Description of the Related Art In general, an electronic device represented by a semiconductor integrated circuit is manufactured by a method in which a plurality of layers such as circuit patterns are formed on a silicon wafer and a plurality of chips (elements) are separated from each other. It can be broadly divided into post-processes for completing products. Most of the defects that occur during manufacturing occur in a pre-process in which fine processing is performed, and improving the yield in the pre-process is an important issue for reducing manufacturing costs. Here, the yield in the previous process refers to the non-defective rate determined by the result of the electrical test (probe test), which is the final test in the previous process, that is, the ratio of non-defective chips to the total number of chips in a wafer.

【０００３】前工程の歩留り劣化原因となる不良は，機
能不良とパラメトリック不良に大別することができる。
機能不良とは，異物やパターン欠陥（これらを総称して
以下，欠陥）が主な原因で，回路パターンの断線や短絡
などを引き起こし，回路が正常に動作しない不良であ
る。一方，パラメトリック不良とは，回路寸法，酸化膜
厚などのプロセスの微妙なばらつきが原因で，トランジ
スタの動作タイミングやコンデンサ容量などが設計仕様
どおりに完成しなかった不良である。[0003] Defects that cause yield deterioration in the previous process can be roughly classified into functional defects and parametric defects.
A functional failure is a failure in which a circuit does not operate normally due to a disconnection or a short circuit of a circuit pattern, mainly due to a foreign substance or a pattern defect (collectively referred to as a defect hereinafter). On the other hand, a parametric defect is a defect in which the operation timing of a transistor, the capacitance of a capacitor, and the like are not completed according to design specifications due to minute variations in a process such as a circuit size and an oxide film thickness.

【０００４】機能不良の原因を早期に発見し，対策する
目的で，回路パターンなどの層を形成する毎に適宜，異
物検査装置や外観検査装置などの欠陥検査装置を用いて
欠陥検査を行う。欠陥検査装置では欠陥の位置，大きさ
などの情報を出力する。For the purpose of finding the cause of the malfunction at an early stage and taking countermeasures, each time a layer such as a circuit pattern is formed, a defect inspection is appropriately performed using a defect inspection apparatus such as a foreign substance inspection apparatus or a visual inspection apparatus. The defect inspection apparatus outputs information such as the position and size of the defect.

【０００５】ある層の欠陥検査で検出した欠陥は，必ず
しもその層の欠陥とは限らない。例えば，ある層で欠陥
が発生すると，次の層の成膜後も，その欠陥の影響で膜
が凸状に盛り上がることがある。そのため，その欠陥
は，次の層の欠陥検査でも検出される。そこで，同じウ
ェーハを層毎に欠陥検査を行い，層毎の欠陥検査の結果
から，層間で同じ位置に検出した欠陥は，同じ欠陥と判
定することもある。ここで，同じ位置とは，欠陥検査装
置のＸＹステージの再現性やウェーハの位置合わせ誤差
などを考慮し，許容範囲を持った場所である。同じ位置
の欠陥で，一番初めに検出した層の欠陥を正味欠陥，後
続の層で検出した欠陥を持込み欠陥と呼ぶ。欠陥検査装
置で検出できない微小な欠陥を除くと，各層の正味欠陥
が，各層で発生した欠陥となる。A defect detected by a defect inspection of a certain layer is not always a defect of the layer. For example, if a defect occurs in a certain layer, the film may be raised in a convex shape due to the defect even after the formation of the next layer. Therefore, the defect is also detected in the next layer defect inspection. Therefore, the same wafer is subjected to defect inspection for each layer, and from the results of the defect inspection for each layer, defects detected at the same position between layers may be determined to be the same defect. Here, the same position is a place having an allowable range in consideration of the reproducibility of the XY stage of the defect inspection apparatus, the alignment error of the wafer, and the like. Among the defects at the same position, the first defect detected in a layer is called a net defect, and the defect detected in a subsequent layer is called a carry-in defect. Excluding minute defects that cannot be detected by the defect inspection apparatus, net defects in each layer are defects generated in each layer.

【０００６】また，欠陥検査装置で検出した個々の欠陥
をレビュー装置と呼ばれる電子顕微鏡や光学顕微鏡など
で観察し，欠陥を異物，レジスト残り，非開口不良など
にモード分類することが行われたり，あるいは，欠陥検
査装置で検出した欠陥のウェーハ面内の２次元分布から
ランダム欠陥と非ランダム欠陥に分類することなども行
われる。Further, individual defects detected by a defect inspection device are observed with an electron microscope or an optical microscope called a review device, and the modes are classified into foreign matters, remaining resist, and non-opening defects. Alternatively, classification into random defects and non-random defects is performed based on the two-dimensional distribution of defects detected by the defect inspection device in the wafer surface.

【０００７】このように，欠陥検査装置で検出した欠陥
の情報，正味欠陥の情報，モード分類した欠陥の情報か
ら，その情報に含まれる欠陥の致命性を定量的に評価す
る技術がある。この技術は，「セミコン関西９７ ＵＬ
ＳＩ技術セミナー予稿集」pp.4/42-4/47（1997年）の著
者Hall他による論文“Yield Monitoring and Analysis
in Semiconductor Manufacturing”などに記述され，致
命率算出法と呼ばれている。図７は，致命率算出法を示
した図である。この方法は，欠陥の位置情報と，電気検
査の結果を用いる。図７左図は，ウェーハ面内の欠陥の
位置情報，すなわち欠陥マップを表わし，丸枠６１は，
電子デバイスを形成するウェーハ，黒丸３１，３４，３
５は欠陥，白抜きの四角はチップを表わす。また，図７
右図は，電気検査の結果の良品チップと不良品チップの
情報，すなわち良品・不良品マップを表わし，丸枠６２
は，ウェーハ，「Ｇ」は良品チップ（Ｇｏｏｄ），
「Ｂ」は不良品チップ（Ｂａｄ）を表わす。これら欠陥
マップと良品・不良品マップの情報をチップ毎に比較
し，図７下表６３を作成する。欠陥があって良品のチッ
プ数ＧＤ，欠陥がなく良品のチップ数ＧＮＤ，欠陥があ
って不良品のチップ数ＢＤ，欠陥がなく不良品のチップ
数ＢＮＤを求める。図７の表６３から（数１）を用い
て，致命率ＫＲを求める。As described above, there is a technique for quantitatively evaluating the fatality of a defect included in the information from information on a defect detected by the defect inspection apparatus, information on a net defect, and information on a defect classified in a mode. This technology is called "Semicon Kansai 97 UL
"Yield Monitoring and Analysis" by Hall et al., Author of SI Technology Seminar Proceedings, pp.4 / 42-4 / 47 (1997)
The method is described in “In Semiconductor Manufacturing” and the like, and is referred to as a fatal rate calculating method.FIG. 7 is a diagram showing a fatal rate calculating method.This method uses defect position information and an electrical inspection result. 7 shows the position information of the defect in the wafer surface, that is, the defect map.
Wafer forming electronic device, black circle 31, 34, 3
5 represents a defect, and a white square represents a chip. FIG.
The figure on the right shows the information of non-defective chips and defective chips as a result of the electrical inspection, that is, a non-defective / defective product map.
Is a wafer, "G" is a good chip (Good),
“B” indicates a defective chip (Bad). The information of the defect map and the information of the nondefective / defective product map are compared for each chip, and the lower table 63 in FIG. The number GD of defective and non-defective chips, the number GND of non-defective non-defective products, the number of defective chips and defective chips BD, and the number of defective and non-defective chips BND are determined. The fatality rate KR is obtained from Table 63 in FIG. 7 using (Equation 1).

【０００８】[0008]

【数１】 図７の例では，ＧＤが１チップ，ＧＮＤが９チップ，Ｂ
Ｄが２チップ，ＢＮＤが１チップであり，致命率ＫＲは
０．６３となる。(Equation 1) In the example of FIG. 7, GD is 1 chip, GND is 9 chips, B
D is 2 chips, BND is 1 chip, and the fatality rate KR is 0.63.

【０００９】[0009]

【発明が解決しようとする課題】異物検査装置や外観検
査装置などの欠陥検査装置は，製造過程の半導体集積回
路から欠陥を検出することが最大の目的である。半導体
集積回路は微細化が益々進み，検出すべき欠陥の大きさ
は，微小化している。欠陥検査装置は，微小な欠陥を検
出するために，高感度化が進み，欠陥検査で検出される
欠陥は，飛躍的に増加している。また，検出される欠陥
には，微小な欠陥も多数含まれるため，電気的な不良に
はならない非致命な欠陥が増加している。A defect inspection apparatus such as a foreign substance inspection apparatus or a visual inspection apparatus has a primary object of detecting a defect from a semiconductor integrated circuit in a manufacturing process. Semiconductor integrated circuits have been increasingly miniaturized, and the size of defects to be detected has been reduced. In order to detect minute defects, the defect inspection apparatus has been improved in sensitivity, and the number of defects detected in the defect inspection has increased dramatically. In addition, since a large number of minute defects are included in the detected defects, non-fatal defects that do not become electrical defects are increasing.

【００１０】我々は，非致命な欠陥が増加したとき，
（数１）による致命率ＫＲの算出精度を計算機シミュレ
ーションで測定した。その結果が，図１３である。図１
３は，横軸が非致命欠陥の個数，縦軸が致命率計算結果
のばらつきである。この結果は，非致命欠陥が増加する
ほど，致命率計算結果のばらつきが大きくなる，すなわ
ち，算出精度が低下することを表わしている。そのた
め，致命率ＫＲを高精度に算出するためには，（数１）
を計算する前に，非致命欠陥を削減することが重要であ
る。[0010] When the number of non-fatal defects increases,
The calculation accuracy of the mortality rate KR according to (Equation 1) was measured by computer simulation. FIG. 13 shows the result. Figure 1
In 3, the horizontal axis represents the number of non-fatal defects, and the vertical axis represents the variation in the criticality calculation result. This result indicates that as the number of non-fatal defects increases, the variability of the fatality rate calculation result increases, that is, the calculation accuracy decreases. Therefore, in order to calculate the fatality rate KR with high accuracy, (Equation 1)
It is important to reduce non-lethal defects before calculating.

【００１１】[0011]

【課題を解決するための手段】上述した課題を解決する
ために，本発明では効果的に非致命欠陥を削減し，（数
１）の計算を行う。また，その計算結果を用いて，電子
デバイスの製造工程を管理し，高歩留りを維持する。In order to solve the above-mentioned problems, the present invention effectively reduces non-fatal defects and calculates (Equation 1). Further, using the calculation results, the manufacturing process of the electronic device is managed to maintain a high yield.

【００１２】まず，一つの解決方法は，基板に回路パタ
ーンを形成する製造工程と，該製造工程において回路が
形成された基板の有する異物もしくはパターン欠陥の位
置と大きさを検出する欠陥検査工程と，該製造工程にお
いて基板内の各デバイスの良品か不良品を判定する電気
検査工程とを有し，該欠陥検査工程で得た欠陥検査結果
と，該電気検査工程で得た電気検査結果とを用いて該製
造工程を管理する電子デバイスの製造方法であって，該
欠陥検査工程で得た欠陥検査結果と該基板に形成される
デバイス内に設定した異物もしくはパターン欠陥の位置
と大きさに対する不良発生率分布データから，個々の異
物もしくはパターン欠陥の不良発生率を算出し，該不良
発生率が既定の値より大きい異物もしくはパターン欠陥
の位置と，該電気検査工程で得た電気検査結果から，基
板の有する異物もしくはパターン欠陥の致命率を算出す
ることで，該製造工程の管理を行うことである。First, one solution is a manufacturing process of forming a circuit pattern on a substrate, and a defect inspection process of detecting the position and size of a foreign substance or a pattern defect of the substrate on which the circuit is formed in the manufacturing process. An electrical inspection step of determining whether each device in the substrate is good or defective in the manufacturing process, wherein a defect inspection result obtained in the defect inspection step and an electrical inspection result obtained in the electrical inspection step are compared. A method of manufacturing an electronic device, the method comprising controlling the manufacturing process by using a defect inspection result obtained in the defect inspection process and a defect with respect to the position and size of a foreign substance or a pattern defect set in a device formed on the substrate. The defect occurrence rate of each foreign matter or pattern defect is calculated from the occurrence rate distribution data, and the position of the foreign matter or pattern defect whose defect occurrence rate is larger than a predetermined value is calculated. From the electrical test results were obtained in about 査工, by calculating the kill ratio of the foreign matter or pattern defect possessed by substrate, it is to perform management of the manufacturing process.

【００１３】また，別の解決方法は，基板に回路パター
ンを形成する製造工程と，該製造工程において回路が形
成された基板の有する異物もしくはパターン欠陥の位置
を検出する欠陥検査工程と，該製造工程において基板内
の各デバイスの良品か不良品を判定する電気検査工程と
を有し，該欠陥検査工程で得た欠陥検査結果と，該電気
検査工程で得た電気検査結果とを用いて該製造工程を管
理する電子デバイスの製造方法であって，該欠陥検査工
程で得た欠陥検査結果と該基板に形成されるデバイス内
に設定した致命・非致命マップデータから，致命領域に
存在する異物もしくはパターン欠陥の位置を算出し，致
命領域に存在する異物もしくはパターン欠陥の位置と，
該電気検査工程で得た電気検査結果から，基板の有する
異物もしくはパターン欠陥の致命率を算出することで，
該製造工程の管理を行うことである。Another solution is a manufacturing step of forming a circuit pattern on a substrate, a defect inspection step of detecting a position of a foreign substance or a pattern defect of the substrate on which a circuit is formed in the manufacturing step, and a manufacturing method of the manufacturing method. An electrical inspection step of determining whether each device in the substrate is non-defective or defective in the process, and using the defect inspection results obtained in the defect inspection process and the electrical inspection results obtained in the electrical inspection process to perform the inspection. A method of manufacturing an electronic device for managing a manufacturing process, wherein a foreign substance existing in a critical area is determined based on a defect inspection result obtained in the defect inspection step and fatal / non-fatal map data set in a device formed on the substrate. Alternatively, the position of the pattern defect is calculated, and the position of the foreign matter or the pattern defect existing in the critical area is calculated.
By calculating the fatality rate of foreign substances or pattern defects of the substrate from the electrical inspection results obtained in the electrical inspection process,
The management of the manufacturing process is performed.

【００１４】また，上述した解析方法を実施するプログ
ラムとしては，被検査対象の有する異物もしくはパター
ン欠陥の位置と大きさの情報を有する欠陥マップデータ
と，被検査対象に形成されるデバイス内に設定した異物
もしくはパターン欠陥の位置と大きさに対する不良発生
率分布データと，被検査対象内の各デバイスの良品と不
良品を判定した良品・不良品マップデータとを入力する
入力手段と，該欠陥マップデータの位置と大きさと該不
良発生率分布データを照合し，該欠陥マップデータの個
々の異物もしくはパターン欠陥に対する不良発生率を算
出し，該不良発生率が既定の値より大きい異物もしくは
パターン欠陥の位置と該良品・不良品マップデータとを
照合し，該欠陥マップデータの致命率を算出する算出手
段とを備えることである。The program for executing the above-described analysis method includes defect map data having information on the position and size of a foreign substance or a pattern defect of the inspection object, and setting in a device formed on the inspection object. Input means for inputting defect occurrence rate distribution data with respect to the position and size of the detected foreign matter or pattern defect, and non-defective / defective product map data determined as non-defective / defective for each device in the inspection object; The position and size of the data are compared with the defect occurrence rate distribution data, the defect occurrence rate for each foreign matter or pattern defect in the defect map data is calculated, and the defect occurrence rate of the foreign matter or pattern defect is larger than a predetermined value. Calculating means for comparing a position with the non-defective / defective map data and calculating a fatality rate of the defect map data; A.

【００１５】また，別のプログラムとしては，被検査対
象の有する異物もしくはパターン欠陥の位置の情報を有
する欠陥マップデータと，被検査対象に形成されるデバ
イス内に設定した致命・非致命マップデータと，被検査
対象内の各デバイスの良品と不良品を判定した良品・不
良品マップデータとを入力する入力手段と，該欠陥マッ
プデータの位置と該致命・非致命マップデータを照合
し，該欠陥マップデータから致命領域に存在する異物も
しくはパターン欠陥を抽出し，抽出した異物もしくはパ
ターン欠陥の位置と該良品・不良品マップデータとを照
合し，該欠陥マップデータの致命率を算出する算出手段
とを備えることである。Further, another program includes defect map data having information on the position of a foreign substance or a pattern defect of the inspection object, and fatal / non-fatal map data set in a device formed on the inspection object. Input means for inputting non-defective / defective map data for each device in the object to be inspected, and comparing the position of the defect map data with the fatal / non-fatal map data, Calculating means for extracting a foreign matter or pattern defect existing in a fatal area from the map data, collating the extracted foreign matter or pattern defect position with the non-defective / defective map data, and calculating a fatality rate of the defect map data; It is to have.

【００１６】[0016]

【発明の実施の形態】以下，本発明の実施形態を図面に
より説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００１７】まず，半導体ウェーハのインラインでの欠
陥検査について図２を用いて，説明する。First, an in-line defect inspection of a semiconductor wafer will be described with reference to FIG.

【００１８】半導体ウェーハは，一般に数百におよぶ製
造工程を経て製造される。図２において，１００などの
白抜きの四角は，各製造工程を表わす。また，製造過程
で，数十回の欠陥検査を行う。１０１〜１０３の斜線で
示した四角が，欠陥検査である。欠陥検査では，欠陥の
位置，大きさなどを出力する。そして，ウェーハ製造過
程の最後に電気検査１０４を行い，ウェーハに形成され
たチップ毎の良品と不良品を判定する。Semiconductor wafers are generally manufactured through hundreds of manufacturing steps. In FIG. 2, white squares such as 100 represent each manufacturing process. In the manufacturing process, dozens of defect inspections are performed. Squares shown by oblique lines 101 to 103 are defect inspections. In the defect inspection, the position and size of the defect are output. Then, an electrical inspection 104 is performed at the end of the wafer manufacturing process, and a good product and a defective product are determined for each chip formed on the wafer.

【００１９】さて，図１は，本発明による半導体ウェー
ハの欠陥データの解析手順の一実施形態を示す図であ
る。図１において，ステップ１１では，欠陥マップデー
タを読み込む。欠陥マップデータとは，欠陥の位置の情
報を含むデータである。欠陥マップデータの一例を図３
に示す。図３は，ウェーハ製造過程のある欠陥検査で，
５個の欠陥を検出した例である。２０が欠陥マップデー
タである。欠陥マップデータ２０には，欠陥が５個あ
り，それぞれ通し番号で欠陥番号が付いている。例え
ば，欠陥番号１の欠陥は，列番号３，行番号１のチップ
内にあり，チップ内の座標系で，Ｘが７，Ｙが５の座標
に位置し，大きさが１．３マイクロメータであることを
表わしている。２１は，欠陥マップデータ２０をウェー
ハのマップ状に図示したものである。ここでは欠陥マッ
プと称する。丸枠はウェーハ，白抜きの四角はチップ，
黒丸３１〜３５は欠陥を表わす。欠陥マップデータ２０
の欠陥番号１は欠陥３１，欠陥番号２は欠陥３２，欠陥
番号３は欠陥３３，欠陥番号４は欠陥３４，欠陥番号５
は欠陥３５に対応する。ここで、欠陥の大きさに関して
は、例えば異物の長手方向にみた長さを用いて定義する
ことができるが、その場合に限らない。その他の方法と
して、異物の長手方向の長さΔＡと、それと直角に交わ
る方向の長さΔＢとを用いて、√(ΔＡΔＢ)として定義
してもよい。FIG. 1 is a diagram showing an embodiment of a procedure for analyzing defect data of a semiconductor wafer according to the present invention. In FIG. 1, in step 11, defect map data is read. The defect map data is data including information on the position of a defect. Fig. 3 shows an example of defect map data
Shown in Figure 3 shows a defect inspection during the wafer manufacturing process.
This is an example in which five defects are detected. Reference numeral 20 denotes defect map data. The defect map data 20 has five defects, each of which has a serial number and a defect number. For example, the defect with the defect number 1 is located in the chip having the column number 3 and the row number 1, and is located at the coordinates of X 7 and Y 5 in the coordinate system within the chip and has a size of 1.3 micrometers. It means that it is. Numeral 21 shows the defect map data 20 in the form of a wafer map. Here, it is called a defect map. The round frame is the wafer, the white square is the chip,
Black circles 31 to 35 represent defects. Defect map data 20
Defect number 1 is defect 31, defect number 2 is defect 32, defect number 3 is defect 33, defect number 4 is defect 34, defect number 5
Corresponds to the defect 35. Here, the size of the defect can be defined by using, for example, the length of the foreign substance in the longitudinal direction, but is not limited to that case. As another method, it may be defined as √ (ΔAΔB) using the length ΔA of the foreign material in the longitudinal direction and the length ΔB in the direction perpendicular to the longitudinal direction.

【００２０】図４は，図３の欠陥マップデータ２０をＬ
ＳＩチップ内の座標で打点した一例である。太枠の四角
５０は，チップを表わす。黒丸５１〜５５は，欠陥のチ
ップ内での位置を表わす。図３の欠陥マップデータ２０
の欠陥番号１が欠陥５１，欠陥番号２が欠陥５２，欠陥
番号３が欠陥５３，欠陥番号４が欠陥５４，欠陥番号５
が欠陥５５に対応する。FIG. 4 shows the defect map data 20 of FIG.
This is an example in which dots are hit at coordinates in an SI chip. A bold square 50 represents a chip. Black circles 51 to 55 represent the positions of the defects in the chip. Defect map data 20 of FIG.
Defect number 1 is defect 51, defect number 2 is defect 52, defect number 3 is defect 53, defect number 4 is defect 54, defect number 5
Corresponds to the defect 55.

【００２１】次に，図１において，ステップ１２では，
不良発生率分布データを読み込む。半導体集積回路は，
微細な様々な回路で構成されており，２次元空間的にみ
れば回路が密な部分もあれば，回路が疎な部分もある。
そのため，欠陥が発生した場合，回路が密な部分では，
電気的な不良に成りやすく，一方，回路が疎な部分で
は，電気的な不良に成りにくい。そこで，欠陥の発生に
対して，半導体集積回路のどの位置で不良に成りやすい
のかを定量的な情報で表わしたものが，不良発生率分布
データである。Next, in FIG. 1, in step 12,
Read the failure occurrence rate distribution data. Semiconductor integrated circuits
It is composed of a variety of fine circuits, and when viewed two-dimensionally, there are portions where the circuits are dense and portions where the circuits are sparse.
Therefore, when a defect occurs, in areas where the circuit is dense,
An electrical failure is likely to occur, while an electrical failure is less likely in a sparse circuit. Therefore, the defect occurrence rate distribution data expresses at which position in the semiconductor integrated circuit a defect is likely to be caused by the occurrence of a defect by quantitative information.

【００２２】図５は，不良発生率分布データの一例であ
る。図５の例は，欠陥の大きさを３区間に分け，それぞ
れ２次元の分布データ４１〜４３を有している。分布デ
ータ４１は，欠陥の大きさが０．０マイクロメータ以上
１．０マイクロメータ未満，分布データ４２は，欠陥の
大きさが１．０マイクロメータ以上２．０マイクロメー
タ未満，分布データ４３は，欠陥の大きさが２．０マイ
クロメータ以上の情報である。分布データ４１〜４３
は，それぞれＬＳＩチップを横方向に４等分，縦方向に
４等分の１６分割した例であり，それぞれの領域毎に，
不良発生率の情報を有する。FIG. 5 is an example of the failure occurrence rate distribution data. In the example of FIG. 5, the size of the defect is divided into three sections, each having two-dimensional distribution data 41 to 43. The distribution data 41 has a defect size of 0.0 μm or more and less than 1.0 μm, the distribution data 42 has a defect size of 1.0 μm or more and less than 2.0 μm, and the distribution data 43 has , The size of the defect is information of 2.0 micrometers or more. Distribution data 41 to 43
Is an example in which an LSI chip is divided into 16 equal parts in the horizontal direction and four equal parts in the vertical direction.
It has information on the defect occurrence rate.

【００２３】次に，図１において，ステップ１３では，
欠陥マップデータのフィルタリングを行う。欠陥マップ
データのフィルタリングとは，欠陥マップデータに含ま
れる個々の欠陥情報のうち，非致命欠陥の情報を除外
し，致命欠陥の情報を抽出する処理である。まず，図３
の欠陥マップデータ２０と，図５の不良発生率分布デー
タを照合して，図６の不良発生率付きの欠陥マップデー
タ２２を作成する。例えば，図３の欠陥マップデータ２
０の欠陥番号１は，大きさが１．３マイクロメータであ
るため，分布データ４２を参照する。さらに，この欠陥
は，図４の欠陥５１の位置にあるため，不良発生率０．
１３と算出できる。このように，欠陥毎に不良発生率を
計算した結果が，欠陥マップデータ２２である。ステッ
プ１３では，欠陥マップデータ２２のうち，予め設定し
たしきい値である致命か非致命かの基準発生率を例えば
０．１０としたとき，不良発生率０．１０以上を致命欠
陥，不良発生率０．１０未満を非致命欠陥として致命欠
陥を抽出する。不良発生率０．１０以上の致命欠陥と
は，欠陥マップデータ２２のうち，欠陥番号１と欠陥番
号４と欠陥番号５である。Next, in FIG. 1, in step 13,
Filter the defect map data. The filtering of the defect map data is a process of excluding non-fatal defect information from individual defect information included in the defect map data and extracting fatal defect information. First, FIG.
The defect map data 20 of FIG. 6 is compared with the defect map data 20 of FIG. For example, the defect map data 2 shown in FIG.
Since the defect number 1 of 0 has a size of 1.3 micrometers, the distribution data 42 is referred to. Further, since this defect is located at the position of the defect 51 in FIG.
13 can be calculated. The result of calculating the defect occurrence rate for each defect is the defect map data 22. In step 13, when the reference threshold rate of fatal or non-fatal, which is a preset threshold value, is set to, for example, 0.10 in the defect map data 22, a defect occurrence rate of 0.10 or more indicates a fatal defect or defect occurrence. A fatal defect is extracted with a rate less than 0.10 as a non-fatal defect. Fatal defects having a defect occurrence rate of 0.10 or more are defect numbers 1, 4, and 5 in the defect map data 22.

【００２４】次に，図１において，ステップ１４では，
良品・不良品マップデータを読み込む。良品・不良品マ
ップデータとは，ウェーハ製造過程の最終試験である電
気検査で，ウェーハ上の各ＬＳＩチップが良品であるか
不良品であるかを判定した結果である。図７の６２が良
品・不良品マップデータの一例である。６２では，
「Ｇ」が良品チップ（Ｇｏｏｄ），「Ｂ」が不良品チッ
プ（Ｂａｄ）を表わしている。Next, in FIG.
Read the non-defective / defective map data. The non-defective / defective map data is a result of judging whether each LSI chip on the wafer is a non-defective product or a non-defective product in an electrical inspection as a final test in a wafer manufacturing process. Reference numeral 62 in FIG. 7 is an example of the non-defective / defective map data. In 62,
“G” indicates a good chip (Good), and “B” indicates a defective chip (Bad).

【００２５】次に，図１において，ステップ１５では，
（数１）に基づき，致命率を計算する。図７は致命率の
計算方法を示す一例である。欠陥マップデータ２０から
ステップ１３で致命欠陥と判定した欠陥番号１と欠陥番
号４と欠陥番号５の欠陥マップが，６１である。また，
良品・不良品マップが６２である。６１と６２の対応す
る各チップを比較し，下表６３の２元表を作成する。表
６３は，良品で欠陥が存在するチップが１個，良品で欠
陥が存在しないチップが８個，不良品で欠陥が存在する
チップが２個，不良品で欠陥が存在しないチップが１個
あることを示している。表６３から（数１）を用いて，
致命率ＫＲを０．６３と計算できる。Next, in FIG. 1, in step 15,
The fatality rate is calculated based on (Equation 1). FIG. 7 is an example showing a method of calculating the fatality rate. The defect map of the defect number 1, the defect number 4, and the defect number 5 determined to be fatal in step 13 from the defect map data 20 is 61. Also,
The non-defective / defective map is 62. The corresponding chips 61 and 62 are compared, and a binary table shown in Table 63 below is created. Table 63 shows that there is one non-defective chip having a defect, eight non-defective chips having no defect, two defective chips having a defect, and one defective chip having no defects. It is shown that. Using (Equation 1) from Table 63,
The fatality rate KR can be calculated as 0.63.

【００２６】最後に，図１において，ステップ１６で
は，計算結果０．６３を出力する。Finally, in FIG. 1, in step 16, the calculation result 0.63 is output.

【００２７】もし，ここで，欠陥マップデータ２０のす
べての欠陥を致命率計算に使うと，図８の下表６４のよ
うに，良品で欠陥が存在するチップが３個，良品で欠陥
が存在しないチップが６個に代わる。その結果，致命率
ＫＲは，０．３１と小さな値となり，対象とした欠陥
は，製造ラインにとって対策しなくてもよい欠陥ではな
いかと間違った意志決定をしてしまう可能性がある。本
発明は，このような間違った意思決定を少なくすことが
できる。If all the defects in the defect map data 20 are used for the calculation of the fatality rate, as shown in the lower table 64 of FIG. 8, there are three non-defective chips having defects and non-defective chips having defects. 6 chips are not used. As a result, the fatality rate KR becomes a small value of 0.31, and there is a possibility that an erroneous decision is made as to whether the target defect is a defect that does not need to be dealt with for the production line. The present invention can reduce such erroneous decisions.

【００２８】次に，本発明を実行するシステムの一実施
形態を示す。図９は，本発明を実行するシステムのブロ
ック図である。図９において，７０はローカルエリアネ
ットワーク，７１は欠陥検査装置，７２はレビュー装
置，７３は電気検査装置，７４はレイアウトサーバ，７
５は解析ユニットである。７１〜７５はそれぞれローカ
ルエリアネットワーク７０を介して接続され，相互にデ
ータ交換ができる。解析ユニット７５は，入力部７６，
記憶部７７，演算部７８，出力部７９を有し，欠陥検査
装置７１，レビュー装置７２，電気検査装置７３，レイ
アウトサーバ７４からローカルエリアネットワーク７０
を介して，入力部７６からそれぞれのデータを取得す
る。欠陥検査装置７１は，ウェーハ面内にある欠陥の位
置や大きさなどを測定する装置，レビュー装置７２は，
欠陥検査装置７１で検出した欠陥マップデータを用い
て，個々の欠陥の観察を行う装置，電気検査装置７３
は，チップの良品あるいは不良品を判定する装置，レイ
アウトサーバ７４は，マスクレイアウトのＣＡＤデータ
を管理したり，図５に示した不良発生率分布データを算
出する装置である。例えば，欠陥検査装置７１からは，
検出した欠陥マップデータ，レビュー装置７２からは，
モード分類後の欠陥マップデータ，電気検査装置７３か
らは，良品・不良品マップデータ，レイアウトサーバ７
４からは，不良発生率分布データなどを取得する。それ
ぞれ取得したデータは，記憶部７７に格納しておく。図
１で示した手順において，ステップ１１，ステップ１
２，ステップ１４は，記憶部７７からデータを演算部７
８に読み込み，ステップ１３，ステップ１５は，演算部
７８で計算する。Next, an embodiment of a system for executing the present invention will be described. FIG. 9 is a block diagram of a system that executes the present invention. In FIG. 9, 70 is a local area network, 71 is a defect inspection device, 72 is a review device, 73 is an electrical inspection device, 74 is a layout server, 7
5 is an analysis unit. 71 to 75 are connected via a local area network 70, and can exchange data with each other. The analysis unit 75 includes an input unit 76,
It has a storage unit 77, a calculation unit 78, and an output unit 79. The defect inspection device 71, the review device 72, the electrical inspection device 73, and the layout server 74 provide a local area network 70.
Via the input unit 76 via the. The defect inspection device 71 is a device for measuring the position and size of a defect in a wafer surface, and the review device 72 is
A device for observing individual defects using the defect map data detected by the defect inspection device 71;
Is a device for determining non-defective or defective chips, and the layout server 74 is a device for managing CAD data of a mask layout and calculating the defect occurrence rate distribution data shown in FIG. For example, from the defect inspection device 71,
From the detected defect map data and the review device 72,
The defect map data after mode classification, the non-defective / defective map data from the electrical inspection device 73, the layout server 7
From 4, the data on the distribution of the incidence of defects is acquired. The acquired data is stored in the storage unit 77. In the procedure shown in FIG.
2. Step 14 is to store data from the storage unit 77 into the arithmetic unit 7
8 and the calculation of the steps 13 and 15 is performed by the calculation unit 78.

【００２９】次に，図１０を用いて，図５に示した不良
発生率分布データの作成方法の一例を示す。不良発生率
分布データは，図９で示したレイアウトサーバ７４で作
成してもよいし，解析ユニット７５で作成してもよい。Next, an example of a method of creating the defect rate distribution data shown in FIG. 5 will be described with reference to FIG. The defect occurrence rate distribution data may be created by the layout server 74 shown in FIG. 9 or may be created by the analysis unit 75.

【００３０】図１０の８０は，半導体集積回路のマスク
レイアウトのＣＡＤデータの一部を拡大した一例であ
る。ハッチング部分が回路パターンを表わす。このレイ
アウトデータに，モンテカルロシミュレーションで，粒
子を計算機上で模擬的に発生させる。８１〜８９の丸が
発生させた粒子である。粒子８１〜８９は，同じ大きさ
である。粒子８１〜８９と，レイアウトデータの回路パ
ターンとの位置関係を図形処理し，粒子によって回路パ
ターンに短絡や断線が発生するか否かを判定する。斜線
で示した粒子８１と８２が，複数の回路パターンと接続
しているため，短絡を発生させると判定される。その結
果，この大きさの粒子では，９個中２個が電気的な不良
になり，不良になる確率は，９分の２となる。それをグ
ラフに打点したものが，９１のひし形である。曲線９２
は，横軸に粒子の大きさ，縦軸に不良発生率として，こ
のモンテカルロシミュレーションを様々な大きさの粒子
で行った結果である。半導体集積回路のチップ内を１６
分割して，それぞれの領域毎にこの曲線をシミュレーシ
ョンで描き，横軸である粒子の大きさを３分割したもの
が，図５で示した不良発生率分布である。FIG. 10 shows an example 80 in which a part of the CAD data of the mask layout of the semiconductor integrated circuit is enlarged. The hatched portion represents a circuit pattern. Particles are simulated in the layout data on a computer by Monte Carlo simulation. Circles 81 to 89 are generated particles. Particles 81-89 are the same size. The positional relationship between the particles 81 to 89 and the circuit pattern of the layout data is subjected to graphic processing, and it is determined whether or not a short circuit or disconnection occurs in the circuit pattern due to the particles. Since the particles 81 and 82 indicated by oblique lines are connected to a plurality of circuit patterns, it is determined that a short circuit occurs. As a result, of the particles of this size, two out of nine particles have an electrical failure, and the probability of failure is two-ninths. The one that is plotted on the graph is the 91 diamond. Curve 92
Is the result of performing this Monte Carlo simulation with particles of various sizes, with the horizontal axis representing the particle size and the vertical axis representing the defect occurrence rate. 16 in the semiconductor integrated circuit chip
The defect distribution shown in FIG. 5 is obtained by dividing the size of the particle on the horizontal axis into three, and drawing the curve by simulation for each region.

【００３１】では，次に，第２の実施形態の説明をす
る。上述した実施形態は，欠陥マップデータとして位置
と大きさの情報を有していた。しかし，大きさの情報
は，用意できないことがある。その場合，図５で示した
不良発生率分布データを，欠陥の大きさ毎に用意しても
有効に活用することはできない。そこで，次に示す方法
で，欠陥の大きさに依らない不良発生率分布データを作
成する。欠陥の発生は，一般に，欠陥が大きいほど少な
く，欠陥が小さいほど多数発生する。論文集“IBMJourn
al of Research and Development”の１９８４年，２８
巻，４号に掲載された論文“Modeling of defects in i
ntegrated circuit photolithographic”などによれ
ば，大きさ毎の欠陥数Ｄは，（数２）で表わすことがで
きると言われる。Next, a second embodiment will be described. The above-described embodiment has the position and size information as the defect map data. However, size information may not be available. In this case, even if the defect rate distribution data shown in FIG. 5 is prepared for each defect size, it cannot be used effectively. Therefore, the defect occurrence rate distribution data independent of the size of the defect is created by the following method. Generally, the smaller the defect, the smaller the number of defects, and the smaller the defect, the more the defects. Proceedings "IBMJourn
al of Research and Development ", 1984, 28
“Modeling of defects in i”
According to “ntegrated circuit photolithographic” or the like, it is said that the number D of defects for each size can be represented by (Equation 2).

【００３２】[0032]

【数２】 ここで，係数ｋは，（数３）が成り立つ値とし，また，
ｎは３に近い値である。(Equation 2) Here, the coefficient k is a value that satisfies (Equation 3).
n is a value close to 3.

【００３３】[0033]

【数３】 ここで，ｘ０は，０．１マイクロメータなど微小な欠陥
の大きさを定める。(Equation 3) Here, x0 determines the size of a minute defect such as 0.1 micrometer.

【００３４】次に，曲線９２と（数３）を大きさに関し
て，ｘ０から無限大まで積分した結果が，図１１の４４
の１６分割した各領域の値である。Next, the result of integrating the curve 92 and (Equation 3) from x0 to infinity with respect to the magnitude is shown by 44 in FIG.
Is the value of each of the 16 divided areas.

【００３５】図１２の４５は，図１１の不良発生率分布
データ４４を２値化した不良発生率分布データである。
欠陥マップデータの大きさ情報を用いず，位置情報だけ
を用いる場合，図１２の不良発生率分布データ４５を用
いる。Numeral 45 in FIG. 12 is defect occurrence rate distribution data obtained by binarizing the defect occurrence rate distribution data 44 in FIG.
When only the position information is used without using the size information of the defect map data, the defect occurrence rate distribution data 45 of FIG. 12 is used.

【００３６】図１において，ステップ１１では，欠陥マ
ップデータを読み込み，ステップ１２では図１２の不良
発生率分布データ４５を読み込む。次に，ステップ１３
では，欠陥マップデータの個々の欠陥位置と，不良発生
率分布データ４５を照合し，不良発生率分布データ４５
の値１に存在する欠陥を致命欠陥，値０に存在する欠陥
を非致命欠陥と判定する。ステップ１４では，良品・不
良品マップデータを読み込み，ステップ１５で欠陥マッ
プデータのうち，致命欠陥と判定した欠陥位置と，良品
・不良品マップデータを照合し，致命率を計算する。最
後に，ステップ１６で計算した致命率を出力する。In FIG. 1, at step 11, defect map data is read, and at step 12, the defect occurrence rate distribution data 45 of FIG. 12 is read. Next, step 13
Then, each defect position of the defect map data is compared with the defect occurrence rate distribution data 45, and the defect occurrence rate distribution data 45 is compared.
A defect existing at a value of 1 is determined as a fatal defect, and a defect existing at a value of 0 is determined as a non-fatal defect. At step 14, the non-defective / defective product map data is read, and at step 15, the defect position determined as a fatal defect among the defect map data is compared with the non-defective / defective product map data to calculate the fatality rate. Finally, the fatality rate calculated in step 16 is output.

【００３７】以上，欠陥マップデータと不良発生率分布
データを用いて，欠陥の致命率を計算する２つの実施形
態を説明した。欠陥検査は，図２に示したように，１工
程だけで行われるのではなく，複数の工程，例えば，１
０１〜１０３のように行われる。それぞれの欠陥検査で
検出した欠陥の致命率を定量的に比較することも行われ
る。本発明を工程間の比較に用いる場合，工程間で異な
る不良発生率分布データを用いたり，逆にある工程の不
良発生率分布データを各工程の欠陥マップデータに共通
に適用することも有効である。The two embodiments for calculating the defect fatality rate using the defect map data and the defect occurrence rate distribution data have been described above. The defect inspection is not performed only in one process as shown in FIG. 2, but is performed in a plurality of processes, for example, one process.
It is performed as 01 to 103. Quantitative comparison of the fatality rates of the defects detected in the respective defect inspections is also performed. When the present invention is used for comparison between processes, it is also effective to use different defect occurrence rate distribution data between processes, and conversely, to apply defect occurrence distribution data of a certain process commonly to defect map data of each process. is there.

【００３８】上述した実施形態では，不良発生率分布デ
ータを，モンテカルロシミュレーションで作成した。し
かし，シミュレーションを行うレイアウトサーバ７４が
存在しない場合などは，解析者が回路パターンを見て，
視覚的に回路が密な領域を値１，回路が疎な領域を値０
として，図１２の不良発生率分布データ４５を作成し
て，活用してもよい。In the above-described embodiment, the failure occurrence rate distribution data is created by Monte Carlo simulation. However, when there is no layout server 74 for performing the simulation, the analyst looks at the circuit pattern,
A visually dense circuit area has a value of 1 and a sparse circuit area has a value of 0.
As an alternative, the failure occurrence rate distribution data 45 in FIG. 12 may be created and used.

【００３９】次に，本発明で致命率を計算し，半導体集
積回路の製造工程を管理する一実施形態を説明する。Next, a description will be given of an embodiment of the present invention for calculating a critical rate and managing a manufacturing process of a semiconductor integrated circuit.

【００４０】図１４は，レビュー装置が出力した欠陥マ
ップデータを比較し，製造ラインでの意志決定を行う方
法を示した一例である。図９で示したように，レビュー
装置７２は，欠陥検査装置７１で検出した欠陥を，「欠
陥Ａ」や「欠陥Ｂ」というように，欠陥のモード分類を
行う。図１４の欠陥マップデータ１１１と１１２は，レ
ビュー装置で付した欠陥モード毎の欠陥マップデータで
ある。欠陥マップデータ１１１と１１２から，それぞれ
不良発生率分布データ１１３と，良品・不良品マップデ
ータ１１４を用いて，本発明により致命率計算を行う。
致命率計算結果をグラフにしたものが，１１５である。
グラフ１１５は，横軸がレビュー装置で付した欠陥モー
ド，縦軸が致命率計算の結果である。この例では，「欠
陥Ａ」の欠陥マップデータの致命率は，０．３，「欠陥
Ｂ」の欠陥マップデータの致命率は，０．２であり，
「欠陥Ｂ」より「欠陥Ａ」が不良を発生させやすいこと
がわかる。そこで，製造ラインでは，「欠陥Ｂ」より
「欠陥Ａ」を重点的に対策すべきであると意志決定し，
技術者リソースの重点化を図る。ここでは，致命率の大
小で，意思決定を行う例を示したが，致命率からさらに
（数４）を用いて，歩留りの損失量ＹＬを計算し，歩留
りの損失量ＹＬが大きい欠陥モードを対策することも有
効である。FIG. 14 shows an example of a method for comparing defect map data output from a review device and making a decision on a production line. As shown in FIG. 9, the review device 72 classifies the defects detected by the defect inspection device 71 into defect modes such as “defect A” and “defect B”. The defect map data 111 and 112 in FIG. 14 are defect map data for each defect mode assigned by the review device. From the defect map data 111 and 112, the fatality rate is calculated according to the present invention using the defect occurrence rate distribution data 113 and the non-defective / defective product map data 114, respectively.
The result of the calculation of the fatality rate is represented by 115.
In the graph 115, the horizontal axis represents the defect mode assigned by the review device, and the vertical axis represents the result of the fatal rate calculation. In this example, the fatality rate of the defect map data of “defect A” is 0.3, the fatality rate of the defect map data of “defect B” is 0.2,
It can be seen that “defect A” is more likely to cause a defect than “defect B”. Therefore, the production line decided that “Defect A” should be prioritized over “Defect B”.
Focus on technician resources. Here, an example is shown in which a decision is made based on the magnitude of the fatality rate. However, the loss amount YL of the yield is further calculated from (Equation 4) from the fatality rate, and a defect mode in which the loss amount YL of the yield is large is determined. It is also effective to take measures.

【００４１】[0041]

【数４】 ここで，ＫＲ，ＧＤ，ＢＤ，ＧＮＤ，ＢＮＤは，（数
１）と同じ定義である。(Equation 4) Here, KR, GD, BD, GND, and BND have the same definition as (Equation 1).

【００４２】上述の例では，レビュー装置の出力である
欠陥モード毎の致命率を計算し，意志決定を行う方法を
示した。その他，欠陥検査工程間での欠陥検査装置やレ
ビュー装置の出力から，致命率を計算し，工程間の比較
を行うことも一つの意思決定手段である。In the above-described example, the method of calculating the fatality rate for each defect mode, which is the output of the review device, and making a decision is shown. In addition, one of the decision making means is to calculate the fatality rate from the output of the defect inspection device or the review device between the defect inspection processes and to compare the processes.

【００４３】[0043]

【発明の効果】以上説明したように，本発明によると，
微小な欠陥まで検出できる高感度な欠陥検査装置を用い
て欠陥検査を行った場合でも，欠陥の致命性を精度よく
定量化でき，対象の欠陥が対策すべき欠陥であるか否か
の意思決定を正しく行うことができる。As described above, according to the present invention,
Even when defect inspection is performed using a high-sensitivity defect inspection device that can detect even minute defects, the criticality of defects can be quantified accurately, and decisions are made as to whether the target defect is a defect to be addressed. Can be performed correctly.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明による欠陥データの解析手順の一実施形
態を示す図である。FIG. 1 is a diagram showing one embodiment of a defect data analysis procedure according to the present invention.

【図２】半導体ウェーハの製造過程を説明する図であ
る。FIG. 2 is a diagram illustrating a manufacturing process of a semiconductor wafer.

【図３】欠陥マップデータの一例を示す図である。FIG. 3 is a diagram illustrating an example of defect map data.

【図４】チップ内の欠陥マップの一例を示す図である。FIG. 4 is a diagram showing an example of a defect map in a chip.

【図５】不良発生率分布データの一例を示す図である。FIG. 5 is a diagram illustrating an example of failure occurrence rate distribution data.

【図６】不良発生率付きの欠陥マップデータの一例を示
す図である。FIG. 6 is a diagram showing an example of defect map data with a defect occurrence rate.

【図７】致命率計算の一例を説明する図である。FIG. 7 is a diagram illustrating an example of a fatal rate calculation.

【図８】致命率計算の第２の例を説明する図である。FIG. 8 is a diagram illustrating a second example of the fatal rate calculation.

【図９】本発明を実行するシステムの一実施形態を示す
ブロック図である。FIG. 9 is a block diagram illustrating one embodiment of a system for performing the present invention.

【図１０】不良発生率を計算するシミュレーション方法
を説明する図である。FIG. 10 is a diagram illustrating a simulation method for calculating a defect occurrence rate.

【図１１】不良発生率分布データの第２の例を示す図で
ある。FIG. 11 is a diagram showing a second example of the failure occurrence rate distribution data.

【図１２】２値の不良発生率分布データの一例を示す図
である。FIG. 12 is a diagram illustrating an example of binary defect occurrence rate distribution data.

【図１３】非致命欠陥の個数に対する致命率計算結果の
ばらつきを示す図である。FIG. 13 is a diagram showing a variation in a fatal rate calculation result with respect to the number of non-fatal defects.

【図１４】致命率の比較による意志決定手順の一例を示
す図である。FIG. 14 is a diagram illustrating an example of a decision making procedure based on a comparison of the fatality rates.

【符号の説明】[Explanation of symbols]

１１…欠陥マップデータ読込みステップ，１２…不良発
生分布データ読込みステップ，１３…欠陥マップデータ
のフィルタリングステップ，１４…良品・不良品マップ
データ読込みステップ，１５…致命率計算ステップ，１
６…致命率出力ステップ，２０…欠陥マップデータ，２
１…欠陥マップデータのウェーハレベルの欠陥マップ，
２２…不良発生率付きの欠陥マップデータ，３１〜３５
…欠陥の位置，４１〜４３…欠陥の大きさ毎の不良発生
率分布データ，４４…欠陥の大きさに依らない不良発生
率分布データ，４５…２値の不良発生率分布データ，５
０…欠陥マップデータのチップ内欠陥マップ，５１〜５
５…欠陥のチップ内位置，６１…フィルタリング後の欠
陥マップ，６２…良品・不良品マップ，６３〜６４…２
元表，７１…欠陥検査装置，７２…レビュー装置，７３
…電気検査装置，７４…レイアウトサーバ，７５…解析
ユニット，７６…入力部，７７…記憶部，７８…演算
部，７９…出力部，８０…レイアウトデータの部分拡大
図，８１〜８６…粒子，９１…不良発生率の算出結果の
打点，９２…不良発生率曲線，１００…製造工程，１０
１〜１０３…欠陥検査，１０４…電気検査，１１１…
「欠陥Ａ」の欠陥マップデータ，１１２…「欠陥Ｂ」の
欠陥マップデータ，１１３…不良発生率分布データ，１
１４…良品・不良品マップデータ，１１５…致命率比較
グラフ。11: Defect map data reading step, 12: Defect occurrence distribution data reading step, 13: Defect map data filtering step, 14: Good / defective map data reading step, 15: Fatal rate calculation step, 1
6: Critical rate output step, 20: Defect map data, 2
1. Defect map at wafer level of defect map data,
22... Defect map data with defect occurrence rate, 31 to 35
... Defect position distribution data, 41 to 43... Defect occurrence distribution data for each defect size, 44... Defect occurrence distribution data independent of defect size, 45.
0: In-chip defect map of defect map data, 51 to 5
5: position of defect in chip, 61: defect map after filtering, 62: non-defective / defective product map, 63 to 64: 2
Base table, 71: Defect inspection device, 72: Review device, 73
... Electrical inspection device, 74 ... Layout server, 75 ... Analysis unit, 76 ... Input unit, 77 ... Storage unit, 78 ... Operation unit, 79 ... Output unit, 80 ... Partial enlarged view of layout data, 81-86 ... Particles, 91: dots of calculation result of defect occurrence rate, 92: defect occurrence rate curve, 100: manufacturing process, 10
1 to 103: defect inspection, 104: electric inspection, 111:
Defect map data of “Defect A”, 112... Defect map data of “Defect B”, 113...
14: good / defective map data, 115: lethality comparison graph.

フロントページの続き Ｆターム(参考） 2G051 AA51 AB02 DA07 EA12 EA14 EA21 EC01 EC02 4M106 AA01 CA38 CA50 DA15 DJ18 DJ20 DJ21 DJ27 Continued on the front page F-term (reference) 2G051 AA51 AB02 DA07 EA12 EA14 EA21 EC01 EC02 4M106 AA01 CA38 CA50 DA15 DJ18 DJ20 DJ21 DJ27

Claims (5)

【特許請求の範囲】[Claims] 【請求項１】基板に回路パターンを形成する製造工程
と，該製造工程において回路が形成された基板の有する
異物もしくはパターン欠陥の位置と大きさを検出する欠
陥検査工程と，該製造工程において基板内の各デバイス
の良品か不良品を判定する電気検査工程とを有し，該欠
陥検査工程で得た欠陥検査結果と，該電気検査工程で得
た電気検査結果とを用いて該製造工程を管理する電子デ
バイスの製造方法であって，該欠陥検査工程で得た欠陥
検査結果と該基板に形成されるデバイス内に設定した異
物もしくはパターン欠陥の位置と大きさに対する不良発
生率分布データから，個々の異物もしくはパターン欠陥
の不良発生率を算出し，該不良発生率が既定の値より大
きい異物もしくはパターン欠陥の位置と，該電気検査工
程で得た電気検査結果から，基板の有する異物もしくは
パターン欠陥の致命率を算出することで，該製造工程の
管理を行うことを特徴とする電子デバイスの製造方法。1. A manufacturing process for forming a circuit pattern on a substrate, a defect inspection process for detecting the position and size of a foreign substance or a pattern defect of the substrate on which a circuit is formed in the manufacturing process, An electrical inspection process for determining whether each device in the device is good or defective, and using the defect inspection result obtained in the defect inspection process and the electrical inspection result obtained in the electrical inspection process to perform the manufacturing process. A method of manufacturing an electronic device to be managed, comprising: a defect inspection result obtained in the defect inspection process; and a defect occurrence rate distribution data for a position and a size of a foreign substance or a pattern defect set in a device formed on the substrate. The defect occurrence rate of each foreign matter or pattern defect is calculated, and the position of the foreign matter or pattern defect whose defect occurrence rate is larger than a predetermined value is compared with the electric inspection result obtained in the electric inspection process. From, by calculating the kill ratio of the foreign matter or pattern defects having a substrate, a method for fabricating an electronic device and performs management of the production process. 【請求項２】基板に回路パターンを形成する製造工程
と，該製造工程において回路が形成された基板の有する
異物もしくはパターン欠陥の位置を検出する欠陥検査工
程と，該製造工程において基板内の各デバイスの良品か
不良品を判定する電気検査工程とを有し，該欠陥検査工
程で得た欠陥検査結果と，該電気検査工程で得た電気検
査結果とを用いて該製造工程を管理する電子デバイスの
製造方法であって，該欠陥検査工程で得た欠陥検査結果
と該基板に形成されるデバイス内に設定した致命・非致
命マップデータから，致命領域に存在する異物もしくは
パターン欠陥の位置を算出し，致命領域に存在する異物
もしくはパターン欠陥の位置と，該電気検査工程で得た
電気検査結果から，基板の有する異物もしくはパターン
欠陥の致命率を算出することで，該製造工程の管理を行
うことを特徴とする電子デバイスの製造方法。2. A manufacturing process for forming a circuit pattern on a substrate, a defect inspection process for detecting a position of a foreign substance or a pattern defect of the substrate on which a circuit is formed in the manufacturing process, and An electronic inspection step of determining whether the device is good or defective, and using the defect inspection result obtained in the defect inspection step and the electric inspection result obtained in the electric inspection step to manage the manufacturing process. A method for manufacturing a device, comprising: determining a position of a foreign substance or a pattern defect existing in a critical region from a defect inspection result obtained in the defect inspection process and fatal / non-fatal map data set in a device formed on the substrate. Calculate and calculate the fatality rate of the foreign matter or pattern defect on the substrate from the position of the foreign matter or pattern defect existing in the critical area and the electrical inspection result obtained in the electrical inspection process. In Rukoto, a method for fabricating an electronic device and performs management of the production process. 【請求項３】被検査対象の有する異物もしくはパターン
欠陥の位置と大きさの情報を有する欠陥マップデータ
と，被検査対象に形成されるデバイス内に設定した異物
もしくはパターン欠陥の位置と大きさに対する不良発生
率分布データと，被検査対象内の各デバイスの良品と不
良品を判定した良品・不良品マップデータとの入力を受
ける入力ステップと，該欠陥マップデータの位置と大き
さと該不良発生率分布データを照合し，該欠陥マップデ
ータの個々の異物もしくはパターン欠陥に対する不良発
生率を算出し，該不良発生率が既定の値より大きい異物
もしくはパターン欠陥の位置と該良品・不良品マップデ
ータとを照合し，該欠陥マップデータの致命率を算出手
段により算出する算出ステップと、を実行させることを
特徴とする欠陥データ解析プログラム。3. A defect map data having information on the position and size of a foreign substance or a pattern defect of an inspection object, and a defect map data having information on the position and size of a foreign substance or a pattern defect set in a device formed on the inspection object. An input step of receiving the defect occurrence rate distribution data and the non-defective / defective product map data for each device in the inspection object, and the position and size of the defect map data and the defect occurrence rate The distribution data is collated, the defect occurrence rate for each foreign matter or pattern defect in the defect map data is calculated, and the position of the foreign matter or pattern defect where the defect occurrence rate is larger than a predetermined value is compared with the non-defective / defective map data. And calculating a fatality rate of the defect map data by a calculation means. Analysis program. 【請求項４】被検査対象の有する異物もしくはパターン
欠陥の位置の情報を有する欠陥マップデータと，被検査
対象に形成されるデバイス内に設定した致命・非致命マ
ップデータと，被検査対象内の各デバイスの良品と不良
品を判定した良品・不良品マップデータとの入力を受け
る入力ステップと，該欠陥マップデータの位置と該致命
・非致命マップデータを照合し，該欠陥マップデータか
ら致命領域に存在する異物もしくはパターン欠陥を抽出
し，抽出した異物もしくはパターン欠陥の位置と該良品
・不良品マップデータとを照合し，該欠陥マップデータ
の致命率を算出手段により算出する算出ステップと、を
実行することを特徴とする欠陥データ解析プログラム。4. A defect map data having information on a position of a foreign substance or a pattern defect of the inspection object, a critical / non-critical map data set in a device formed on the inspection object, and a defect map data set in the inspection object. An input step of receiving non-defective / defective product data for each device, comparing the position of the defect map data with the critical / non-fatal map data, and determining a critical area from the defect map data. Extracting the foreign matter or pattern defect existing in the defect map data, comparing the position of the extracted foreign matter or pattern defect with the non-defective / defective product map data, and calculating the fatality rate of the defect map data by the calculating means. A defect data analysis program to be executed. 【請求項５】請求項３記載の不良発生率分布データもし
くは，請求項４記載の致命・非致命マップデータは，回
路パターンレイアウトデータに対して，計算機で欠陥の
大きさに対する不良発生率を計算した結果であることを
特徴とする請求項３記載もしくは請求項４記載の欠陥デ
ータ解析プログラム。5. The defect occurrence rate distribution data according to claim 3 or the fatal / non-fatal map data according to claim 4 is used to calculate the defect occurrence rate with respect to the size of the defect with respect to the circuit pattern layout data. 5. The non-transitory computer-readable storage medium according to claim 3, wherein the defect data is analyzed.