JP2002287715A - Method and device for driving electrooptical device, electrooptical device and electronic equipment - Google Patents

Abstract

PROBLEM TO BE SOLVED: To reduce flickers in an electrooptical device of passive and active matrix type FRC(Frame Rate Control) systems. SOLUTION: According to input gradation data, the input gradation data are displayed by controlling them on-off at a three-frame cycle based on the control pattern shown in Fig. 5. In this invention, different on-off control patterns can be given to the groups A, B, C, respectively. Thus, when any of the groups is changed a little in a temporary gradation, delicate gradations can be displayed on the whole. Thus, even when a large number of gradations are required, an on-off cycle of each dot can be shorten, and flickers can be prevented.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、各種情報の表示に
用いて好適な電気光学装置の駆動方法、電気光学装置の
駆動装置、電気光学装置および電子機器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driving method of an electro-optical device suitable for displaying various information, a driving device of the electro-optical device, an electro-optical device, and an electronic apparatus.

【０００２】[0002]

【背景技術】一般に、カラー表示装置では、１画素を、
Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各原色に対応して３ド
ット（サブ画素）に分割するとともに、各色のドットを
階調表示して、カラー階調表示を行う構成となってい
る。このような階調表示の方式の１つとして、フレーム
単位で各ドットのオンオフを制御するＦＲＣ(Frame Rat
e Control)方式が知られている。2. Description of the Related Art Generally, in a color display device, one pixel is
A configuration in which the image is divided into three dots (sub-pixels) corresponding to the respective primary colors of R (red), G (green), and B (blue), and the dots of each color are displayed in gradation to perform color gradation display. Has become. As one of such gradation display methods, an FRC (Frame Rat) that controls on / off of each dot in a frame unit is used.
e Control) method is known.

【０００３】ここで、パッシブマトリクス型の液晶表示
装置を用いてＦＲＣ方式を採用し、１ドットについて、
例えば１６階調表示（１画素について４０９６色のカラ
ー表示）を行う場合を想定する。この場合、あるドット
について、１５フレームのうち、オン（またはオフ）さ
せるフレームを、当該ドットの階調レベルに応じて０〜
１５の１６段階で変化させることで、階調表示が行われ
る。ただし、オンまたはオフさせるドットを時間的、空
間的に集中させると、いわゆるフリッカの原因となるの
で、オンまたはオフさせるドットを、なるべく時間的、
空間的に分散させるのが一般的である。Here, the FRC system is adopted using a passive matrix type liquid crystal display device, and one dot is
For example, it is assumed that 16 gradation display (color display of 4096 colors per pixel) is performed. In this case, a frame to be turned on (or off) out of 15 frames for a certain dot is set to 0 to 0 according to the gradation level of the dot.
The gradation display is performed by changing the gradation in 15 stages of fifteen. However, if the dots to be turned on or off are temporally and spatially concentrated, it causes a so-called flicker.
It is common to spatially disperse.

【０００４】例えば５／１５階調とするドットについて
は、１５フレームのうち、５フレームだけオンさせれば
良いが、単純に、第１〜第５フレームにおいてオンさせ
て、残りの第６〜第１５フレームにオフさせるような方
式では、フリッカが目立ってしまう。このため、例え
ば、第１、第４、第７、第１０、第１３フレームのよう
に３フレーム毎にオンさせて、あるドットに着目したと
きに、オンさせるフレームを時間的に分散させる方式が
採用される。 同様に、例えば１０／１５階調とするド
ットについては、例えば、第１、第２、第４、第５、第
７、第８、第１０、第１１、第１３、第１４フレームに
おいてオンさせて（３フレーム毎にオフさせて）、１５
フレームのうち、オンさせる１０フレームを時間的に分
散させる方式が採用される。For example, for a dot having 5/15 gradation, it is sufficient to turn on only 5 frames out of 15 frames. However, it is simply turned on in the first to fifth frames, and the remaining sixth to fifth frames are turned on. In the method of turning off in 15 frames, flicker becomes conspicuous. For this reason, for example, there is a method of turning on every three frames, such as the first, fourth, seventh, tenth, and thirteenth frames, and dispersing the turned-on frames temporally when focusing on a certain dot. Adopted. Similarly, for example, dots having a gradation of 10/15 are turned on in the first, second, fourth, fifth, seventh, eighth, tenth, eleventh, thirteenth, and fourteenth frames, for example. (Turn off every 3 frames), 15
A method of temporally dispersing 10 frames to be turned on among the frames is adopted.

【０００５】一方、隣接するドット同士を同時にオンオ
フさせると、やはりフリッカの原因となる。そこで、オ
ンオフさせるドットを空間的にも分散させる方式も採用
されている。例えば、上記５／１５階調を表示するドッ
トがＧ色であり、その左側にＲ色、右側にＢ色のドット
が配列され、これらのドットも５／１５階調を表示する
ことを想定してみる。この場合、例えば右側（下側）に
位置するＢ色のドットについては、第２、第５、第８、
第１１、第１４フレームでオンさせる一方、左側（上
側）に位置するＲ色のドットについては、第３、第６、
第９、第１２、第１５フレームでオンさせるとよい。On the other hand, if adjacent dots are turned on and off at the same time, flicker will also be caused. Therefore, a method of spatially dispersing dots to be turned on and off is also adopted. For example, it is assumed that the dot for displaying the 5/15 gradation is the G color, the R color dot is arranged on the left side, and the B color dot is arranged on the right side, and these dots also display the 5/15 gradation. Try. In this case, for example, for the B color dot located on the right side (lower side), the second, fifth, eighth,
While turning on in the eleventh and fourteenth frames, for the R color dot located on the left side (upper side), the third, sixth, and
It may be turned on in the ninth, twelfth, and fifteenth frames.

【０００６】このように、ＲＧＢ各色のドットをオンさ
せるフレームを分散すると、一つの画素に着目したと
き、５／１５階調であれば何れかのフレームにおいて必
ず一つのドットがオンされることになる。すなわち、各
フレーム毎にオンされるドットの色は異なるが、輝度の
変化は小さいため、フリッカを目立たなくすることがで
きる。As described above, when the frames for turning on the dots of each of the RGB colors are dispersed, when focusing on one pixel, one dot is always turned on in any frame if the gradation is 5/15. Become. That is, although the color of the dot turned on for each frame is different, the change in luminance is small, so that flicker can be made inconspicuous.

【０００７】上記ＦＲＣ方式は、主としてパッシブマト
リクス型の液晶表示装置等に多用されているが、アナロ
グ・アクティブマトリクス型の液晶表示装置にも適用可
能であると考えられる。なお、以下述べるアナログ・ア
クティブマトリクス型のＦＲＣ方式は、公知技術ではな
く本願発明の前提として説明するものである。アクティ
ブマトリクス型の液晶表示装置は、例えば、マトリクス
状に配列したドット電極と、このドット電極に接続され
たＴＦＴ（Thin Film Transistor：薄膜トランジスタ）
のようなスイッチング素子などが設けられた素子基板
と、ドット電極に対向する対向電極が形成された対向基
板と、これら両基板との問に充填された電気光学材料た
る液晶とから構成される。Although the FRC method is mainly used for a passive matrix type liquid crystal display device or the like, it is considered that it can be applied to an analog active matrix type liquid crystal display device. The analog active matrix type FRC system described below is not a known technology but is described as a premise of the present invention. An active matrix type liquid crystal display device includes, for example, dot electrodes arranged in a matrix and a TFT (Thin Film Transistor) connected to the dot electrodes.
And a counter substrate on which a counter electrode facing the dot electrode is formed, and a liquid crystal as an electro-optical material filled between the two substrates.

【０００８】そして、このような構成において、走査線
を介してスイッチング素子に走査信号を印加すると、当
該スイッチング素子が導通状態となる。この導通状態の
際に、信号線を介してドット電極に、階調に応じた電圧
の画像信号を印加すると、当該ドット電極および対向電
極の間の液晶層に画像信号の電圧に応じた電荷が蓄積さ
れる。電荷蓄積後、当該スイッチング素子をオフ状態と
しても、当該液晶層における電荷の蓄積は、ドット電極
および対向電極の容量性や蓄積容量などによって維持さ
れる。このように、各スイッチング素子を駆動させ、蓄
積させる電荷量を階調に応じて制御すると、ドット毎に
光が変調され表示される濃度が変化することになる。こ
のため、階調を表示することが可能となるのである。In such a configuration, when a scanning signal is applied to a switching element via a scanning line, the switching element becomes conductive. When an image signal of a voltage corresponding to the gradation is applied to the dot electrode via the signal line during this conductive state, a charge corresponding to the voltage of the image signal is applied to the liquid crystal layer between the dot electrode and the counter electrode. Stored. After the charge storage, even if the switching element is turned off, the charge storage in the liquid crystal layer is maintained by the capacitance of the dot electrode and the counter electrode, the storage capacitance, and the like. As described above, when each switching element is driven and the amount of charge to be stored is controlled in accordance with the gradation, light is modulated for each dot and the displayed density changes. Therefore, it is possible to display gradation.

【０００９】この際、各ドット電極に電荷を蓄積させる
のは１画面を表示するための期間に対して、その一部の
期間で良いため、第１に、走査線駆動回路によって、各
走査線を順次選択するとともに、その走査線の選択期間
において、第２に、信号線駆動回路によって信号線を順
次選択し、第３に、選択された信号線に、階調に応じた
電圧の画像信号をサンプリングする構成により、走査線
および信号線を複数のドットについて共通化した時分割
マルチプレックス駆動が可能となる。At this time, it is sufficient that charges are stored in each dot electrode in a part of the period for displaying one screen, and firstly, each scanning line is driven by the scanning line driving circuit. And, during the scanning line selection period, secondly, the signal lines are sequentially selected by the signal line driving circuit, and thirdly, the selected signal line is supplied with an image signal of a voltage corresponding to the gradation. , The time-division multiplex driving in which the scanning lines and the signal lines are shared for a plurality of dots becomes possible.

【００１０】ここで、信号線に印加される画像信号は、
階調に対応する電圧、すなわちアナログ信号である。従
って、アナログ・アクティブマトリクス型の液晶表示装
置においては、原理上は階調数を無制限に増加させるこ
とができる。しかし、階調数を増加させると、Ｄ／Ａ変
換回路やオペアンプなどに高精度なものが要求され、装
置全体のコスト高を招致してしまう。そこで、Ｄ／Ａ変
換回路等で実現される階調数をある程度低く抑え、さら
に精細な階調数はＦＲＣによって実現することが考えら
れる。例えば、Ｄ／Ａ変換回路等で実現される階調数を
１６階調とし、全６４階調中の４５／６４階調を表示を
行う場合を想定する。この場合は、４フレームを周期と
して、そのうち３フレームを１１／１６階調、残り１フ
レームを１２／１６階調で表示すればよい。Here, the image signal applied to the signal line is
This is a voltage corresponding to the gray scale, that is, an analog signal. Therefore, in an analog active matrix type liquid crystal display device, the number of gray scales can be increased without limit in principle. However, when the number of gradations is increased, highly accurate D / A conversion circuits, operational amplifiers, and the like are required, resulting in an increase in the cost of the entire apparatus. Therefore, it is conceivable that the number of gradations realized by the D / A conversion circuit or the like is suppressed to some extent, and that a more precise gradation number is realized by FRC. For example, it is assumed that the number of gradations realized by the D / A conversion circuit or the like is 16 gradations, and that 45/64 gradations out of a total of 64 gradations are displayed. In this case, four frames are set as a cycle, of which three frames may be displayed at 11/16 gray scale and the remaining one frame may be displayed at 12/16 gray scale.

【００１１】[0011]

【発明が解決しようとする課題】しかしながら、上述し
た何れの方式においても、ある特定の原色成分が強調さ
れる階調表示を行うと、階調によっては表示品位が低下
するという問題が発生した。まず、パッシブマトリクス
型について、例えば、Ｇのドットだけを３／１５階調と
し、他のＢ、Ｒのドットをそれぞれ０／１５階調（オフ
表示）として、緑色成分だけを階調表示とするカラー表
示を行う場合を想定して検討する。この場合、当該表示
を行うあるドットについて着目すると、第１，第６，第
１１フレームにオンになり、他のフレームではオフにな
る。換言すれば、フレーム周期の５倍の周期でＧのドッ
トのオン、オフが繰り返されることになる。ここで、フ
レーム周波数が５０Ｈzであるとすると、当該ドットの
オンオフ周波数は１０Ｈzになり、肉眼でフリッカをは
っきりと認識できるようになる。However, in any of the above-described methods, there is a problem in that when gradation display in which a specific primary color component is emphasized is performed, display quality is reduced depending on the gradation. First, for the passive matrix type, for example, only the G dot is set to 3/15 gradation, the other B and R dots are each set to 0/15 gradation (off display), and only the green component is displayed as gradation. Consider the case of performing color display. In this case, when focusing on a certain dot to be displayed, the dot is turned on in the first, sixth, and eleventh frames, and is turned off in other frames. In other words, ON and OFF of the G dot are repeated at a cycle five times the frame cycle. Here, assuming that the frame frequency is 50 Hz, the on / off frequency of the dot is 10 Hz, and the flicker can be clearly recognized by the naked eye.

【００１２】また、アナログ・アクティブマトリクス型
の液晶表示装置にＦＲＣ方式を適用した場合においても
同様の問題が発生する。上述した例において、Ｇのドッ
トのみに対して４５／６４階調を表示を行う場合を想定
すると、フレーム周期の４倍の周期（例えば１２.５Ｈ
z）で階調が１１／１６および１２／１６に切り替わる
ことになる。アナログ・アクティブマトリクス型を採用
すれば階調変動の振幅はパッシブマトリクス型と比較し
て小さくすることができるが、肉眼でフリッカを認識で
きる点では同様である。この発明は上述した事情に鑑み
てなされたものであり、フリッカを抑え、高品位な表示
を行うことができる電気光学装置の駆動方法、電気光学
装置の駆動装置、電気光学装置および電子機器を提供す
ることを目的としている。A similar problem occurs when the FRC method is applied to an analog active matrix type liquid crystal display device. In the above-described example, assuming that 45/64 gradations are displayed only for G dots, the period is four times the frame period (for example, 12.5H).
In z), the gray scale switches to 11/16 and 12/16. If the analog active matrix type is adopted, the amplitude of gradation fluctuation can be made smaller than that of the passive matrix type, but the same is true in that flicker can be recognized with the naked eye. The present invention has been made in view of the above circumstances, and provides a driving method of an electro-optical device, a driving device of an electro-optical device, an electro-optical device, and an electronic device capable of suppressing flicker and performing high-quality display. It is intended to be.

【００１３】[0013]

【課題を解決するための手段】上記課題を解決するため
本発明にあっては、下記構成を具備することを特徴とす
る。なお、括弧内は例示である。請求項１記載の構成に
あっては、配列された複数のドットのオン、オフまたは
一時的階調を入力階調データに対応してフレーム毎に制
御して階調表示を行う電気光学装置の駆動方法であっ
て、前記複数のドットを複数のグループ（グループＡ，
Ｂ，Ｃ）に分割し、同一入力階調データに対してこれら
グループ毎に異なる制御パターンを用いてオン、オフま
たは一時的階調の制御を行うことを特徴とする。さら
に、請求項２記載の構成にあっては、請求項１記載の電
気光学装置の駆動方法において、前記複数のドットは行
および列方向に沿って配列され、行または列方向に隣接
する任意の２つのグループには、同一入力階調データに
対して異なる制御パターンが用いられることを特徴とす
る。さらに、請求項３記載の構成にあっては、請求項１
記載の電気光学装置の駆動方法において、前記各制御パ
ターンは、少なくとも一部の入力階調データに対応して
異なる一時的階調を前記各グループに与えることを特徴
とする。また、請求項４記載の構成にあっては、１フレ
ームを複数のサブフィールドに分割し、マトリクス状に
配設された複数のドットを該サブフィールド毎にオンま
たはオフすることによって階調表示を行う表示装置の駆
動方法であって、同一入力階調データに対して前記各サ
ブフィールド毎のオンオフの制御パターンをフレーム毎
に切り換えることを特徴とする。また、請求項５記載の
構成にあっては、請求項１乃至４の何れかに記載の駆動
方法を実行することを特徴とする。また、請求項６記載
の構成にあっては、複数のドットを複数の走査線と複数
の信号線との交差に対応して一定の規則性で配列してな
り、前記ドットのオンまたはオフを、階調レベルに対応
してフレーム毎に制御して階調表示を行う電気光学装置
であって、前記複数のドットを複数のグループ（グルー
プＡ，Ｂ，Ｃ）に分割し、同一入力階調データに対して
これらグループ毎に異なる制御パターンを用いてオン、
オフまたは一時的階調の制御を行う制御回路を有するこ
とを特徴とする。また、請求項７記載の構成にあって
は、複数の走査線（１１２）と、複数の信号線（１１
４）と、これら走査線および信号線の各交差に対応して
配設されドットを構成するドット電極（１１８）と、前
記ドット電極毎に設けられ、当該走査線を介して供給さ
れる走査信号によって、当該信号線と当該ドット電極と
の導通を制御するスイッチング素子とを備えた素子基板
（１０１）と、前記ドット電極に対して対向配置された
対向電極を備える対向基板と、前記素子基板と前記対向
基板との問に挟持された電気光学材料（液晶１０５）
と、１フレームを分割したサブフィールド毎に前記走査
信号を前記走査線の各々に順次供給する走査線駆動回路
（１３０）と、階調データを前記各サブフィールド毎の
データに変換するデータ変換回路と、前記各サブフィー
ルド毎に、同一入力階調データに対してフレーム毎に制
御パターンが異なるオンまたはオフのデータ信号を、そ
れぞれ当該ドットに対応する走査線に前記走査信号が供
給される期間に、当該ドットに対応する信号線に供給す
る信号線駆動回路（１４０）とを具備することを特徴と
する。また、請求項８記載の構成にあっては、請求項６
または７に記載の電気光学装置を有することを特徴とす
る。Means for Solving the Problems In order to solve the above problems, the present invention is characterized by having the following constitution. Note that the contents in parentheses are examples. According to the configuration of the first aspect, an electro-optical device that performs gradation display by controlling on / off or temporary gradation of a plurality of arranged dots corresponding to input gradation data for each frame. The driving method, wherein the plurality of dots are divided into a plurality of groups (group A,
B, C), and ON, OFF or temporary gradation control is performed on the same input gradation data using different control patterns for each group. Further, in the configuration according to the second aspect, in the driving method of the electro-optical device according to the first aspect, the plurality of dots are arranged along a row and a column direction, and any of the plurality of dots are adjacent in the row or a column direction. The two groups are characterized in that different control patterns are used for the same input gradation data. Furthermore, in the configuration of claim 3, claim 1
In the driving method of the electro-optical device described above, each of the control patterns gives a different temporary gradation to each of the groups corresponding to at least a part of the input gradation data. Further, in the configuration according to the fourth aspect, one frame is divided into a plurality of subfields, and a plurality of dots arranged in a matrix are turned on or off for each of the subfields, so that gradation display is performed. The method of driving a display device, wherein the on / off control pattern for each subfield is switched for each frame for the same input gradation data. According to a fifth aspect of the present invention, the driving method according to any one of the first to fourth aspects is performed. Further, in the configuration according to claim 6, a plurality of dots are arranged at a regular regularity corresponding to intersections of a plurality of scanning lines and a plurality of signal lines, and the on or off of the dots is performed. An electro-optical device that performs gradation display by controlling for each frame in accordance with a gradation level, wherein the plurality of dots are divided into a plurality of groups (groups A, B, and C) and On using different control patterns for these groups for data,
It is characterized by having a control circuit for controlling off or temporary gradation. In the configuration according to the seventh aspect, the plurality of scanning lines (112) and the plurality of signal lines (11
4), a dot electrode (118) provided corresponding to each intersection of the scanning line and the signal line to form a dot, and a scanning signal provided for each dot electrode and supplied via the scanning line. A device substrate (101) including a switching element for controlling conduction between the signal line and the dot electrode; a counter substrate including a counter electrode disposed to face the dot electrode; Electro-optical material (liquid crystal 105) sandwiched between the opposing substrate
A scanning line driving circuit (130) for sequentially supplying the scanning signal to each of the scanning lines for each subfield obtained by dividing one frame; and a data conversion circuit for converting gradation data into data for each subfield. For each of the sub-fields, an on or off data signal having a different control pattern for each frame with respect to the same input grayscale data is supplied during a period in which the scanning signal is supplied to a scanning line corresponding to the dot. And a signal line driving circuit (140) for supplying a signal line corresponding to the dot. Further, in the configuration of claim 8, claim 6
Alternatively, the electro-optical device according to claim 7 is provided.

【００１４】[0014]

【発明の実施の形態】１．第１実施形態 １．１．＜カラー表示装置の構成＞ 以下、本発明の第１実施形態について図面を参照して説
明する。はじめに、本発明の実施形態に係るカラー表示
装置について、液晶表示装置を例にとって説明する。図
１は、この液晶表示装置の構成を示すブロック図であ
る。この図に示されるように、液晶パネルとして用いら
れる電気光学装置１００には、複数ｍ本の走査電極（走
査線）Ｙ１〜Ｙｍが行方向に延在して形成される一方、
複数ｎ本の信号電極（信号線）Ｘ１〜Ｘｎが列方向に延
在して形成されている。ここで、電気光学装置１００で
は、一対の基板のうち、一方の基板に走査電極Ｙ１〜Ｙ
ｍが形成され、他方の基板に信号電極Ｘ１〜Ｘｎが形成
されるとともに、両基板の間に液晶が挟持された構成と
なっている。したがって、各ドットは、走査電極Ｙ１〜
Ｙｍと信号電極Ｘ１〜Ｘｎとの各交差部分において、両
電極間とその間に挟持される液晶とにより構成されるこ
とになる。ここで、各ドットには、Ｒ（赤）、Ｇ
（緑）、Ｂ（青）のうち、いずれか１色が順番に割り当
てられ、カラーフィルタ（図示省略）によって透過光ま
たは反射光が着色される構成となっている。また、相隣
接するＲＧＢの３ドットにより、ほぼ正方形の１画素が
構成されている。BEST MODE FOR CARRYING OUT THE INVENTION First embodiment 1.1. <Configuration of Color Display Device> Hereinafter, a first embodiment of the present invention will be described with reference to the drawings. First, a color display device according to an embodiment of the present invention will be described using a liquid crystal display device as an example. FIG. 1 is a block diagram showing the configuration of the liquid crystal display device. As shown in this figure, in the electro-optical device 100 used as a liquid crystal panel, a plurality of m scanning electrodes (scanning lines) Y1 to Ym are formed extending in the row direction.
A plurality of n signal electrodes (signal lines) X1 to Xn are formed extending in the column direction. Here, in the electro-optical device 100, the scanning electrodes Y1 to Y
m, signal electrodes X1 to Xn are formed on the other substrate, and a liquid crystal is sandwiched between the two substrates. Therefore, each dot corresponds to the scanning electrodes Y1 to Y1.
At each intersection of Ym and the signal electrodes X1 to Xn, it is constituted by a liquid crystal sandwiched between both electrodes and a liquid crystal interposed therebetween. Here, R (red), G
One of the colors (green) and B (blue) is sequentially assigned, and transmitted light or reflected light is colored by a color filter (not shown). A substantially square pixel is formed by three adjacent RGB dots.

【００１５】一方、走査電極駆動回路１２０は、走査電
極Ｙ１〜Ｙｍをそれぞれ駆動するものであり、信号電極
駆動回路１４０は、信号電極Ｘ１〜Ｘｎをそれぞれ駆動
するものである。 ここで、液晶が例えばＴＮ（Twisted
Nematic）型であれば、液晶分子の長軸方向が両基板間
で約９０度連続的にねじれるような配向処理が施され
る。そして、配向処理によって両電極間を通過する光
は、電圧無印加状態の場合には、液晶分子のねじれに沿
って約９０度旋光する一方、電圧印加状態の場合には、
液晶分子が電界方向に傾く結果、電圧無印加状態の旋光
性が消失する。このため、電気光学装置１００が例えば
透過型であれば、前面側と背面側とに、偏光軸が互いに
直交（平行）する偏光子をそれぞれ配置させることで、
電圧無印加状態で光が透過（遮断）する一方、電圧印加
状態で光が遮断（透過）することになる。したがって、
各ドットに印加される電圧を、走査電極駆動回路１２０
および信号電極駆動回路１４０によって制御することに
よって、所定の表示が可能となっている。On the other hand, the scan electrode drive circuit 120 drives the scan electrodes Y1 to Ym, respectively, and the signal electrode drive circuit 140 drives the signal electrodes X1 to Xn, respectively. Here, the liquid crystal is, for example, TN (Twisted
In the case of the Nematic type, an alignment process is performed such that the major axis direction of the liquid crystal molecules is continuously twisted by about 90 degrees between the two substrates. Then, the light passing between the two electrodes due to the alignment treatment rotates about 90 degrees along the twist of the liquid crystal molecules when no voltage is applied, while in the voltage applied state,
As a result of the liquid crystal molecules tilting in the direction of the electric field, the optical rotation in the state where no voltage is applied disappears. For this reason, if the electro-optical device 100 is, for example, a transmission type, polarizers whose polarization axes are orthogonal (parallel) to each other are arranged on the front side and the back side, respectively.
Light is transmitted (blocked) when no voltage is applied, while light is blocked (transmitted) when a voltage is applied. Therefore,
The voltage applied to each dot is applied to the scan electrode drive circuit 120
By performing control by the signal electrode driving circuit 140, a predetermined display is possible.

【００１６】なお、液晶分子が１８０度以上のねじれ配
向を有するＳＴＮ（Super TwistedNematic）型液晶であ
れば、一対の基板の外側に各々偏光板を配置するととも
に、少なくとも一方の偏光板と基板との間には着色を補
償する位相差板を配置させる構成でも、同様な表示が可
能である。このように、液晶材料は、本発明の駆動方法
に適合できるものであれば、種々選択して用いることが
できる。If the liquid crystal molecules are STN (Super Twisted Nematic) type liquid crystals having a twisted orientation of 180 degrees or more, a polarizing plate is arranged outside a pair of substrates, and at least one of the polarizing plates and the substrate is A similar display is possible even with a configuration in which a retardation plate for compensating for coloring is arranged between them. As described above, various liquid crystal materials can be selected and used as long as they are compatible with the driving method of the present invention.

【００１７】一方、制御回路１８０は、走査電極駆動回
路１２０および信号電極駆動回路１４０の各々に対し、
各種の制御信号（必要に応じて後述する）やクロック信
号などを生成・供給するとともに、信号電極駆動回路１
４０に対しては、特に、表示内容を規定する表示データ
ＤＡＴＡを、書込アドレスＷａｄとともに供給するもの
である。On the other hand, the control circuit 180 controls the scan electrode drive circuit 120 and the signal electrode drive circuit 140
In addition to generating and supplying various control signals (to be described later as necessary) and clock signals, the signal electrode driving circuit 1
In particular, display data DATA for defining the display content is supplied to 40 together with write address Wad.

【００１８】次に、電源回路１９０は、走査電極Ｙ１〜
Ｙｍの走査電圧として用いられる±Ｖ３（選択電圧）、
Ｖｃ（非選択電圧）を生成して走査電極駆動回路１２０
に供給する一方、信号電極Ｘ１〜Ｘｍの信号電圧として
用いられる±Ｖ２、±Ｖ１、Ｖｃを生成して信号電極駆
動回路１４０に供給するものである。ここで、電圧Ｖｃ
は、信号電圧として用いる電圧±Ｖ２、±Ｖ１の中間値
電圧であって、極性の基準となる電圧である。このた
め、本実施形態において正極側とは電圧Ｖｃよりも高位
をいい、負極側とは電圧Ｖｃよりも低位をいう。また、
Ｖｃを基準とした場合の信号電圧Ｖ１、Ｖ２の電圧比
は、Ｖ１：Ｖ２＝１：２である。Next, the power supply circuit 190 is connected to the scan electrodes Y1 to Y1.
± V3 (selection voltage) used as a scanning voltage of Ym,
Vc (non-selection voltage) to generate scan electrode driving circuit 120
While generating ± V2, ± V1, and Vc used as signal voltages of the signal electrodes X1 to Xm, and supplying the generated signals to the signal electrode drive circuit 140. Here, the voltage Vc
Is an intermediate voltage between the voltages ± V2 and ± V1 used as the signal voltage, and is a voltage serving as a polarity reference. For this reason, in the present embodiment, the positive side means higher than the voltage Vc, and the negative side means lower than the voltage Vc. Also,
The voltage ratio between the signal voltages V1 and V2 based on Vc is V1: V2 = 1: 2.

【００１９】なお、走査電極駆動回路１２０や、信号電
極駆動回路１４０、制御回路１８０および電源回路１９
０にあっては、集積化して１チップとして構成すること
が可能である。このように構成すると、電気光学装置１
００の実装や回路規模の縮小の面などにおいて有利とな
る。The scan electrode drive circuit 120, the signal electrode drive circuit 140, the control circuit 180, and the power supply circuit 19
In the case of 0, it is possible to integrate and configure as one chip. With this configuration, the electro-optical device 1
This is advantageous in terms of mounting of 00 and reducing the circuit scale.

【００２０】１．２．＜ＭＬＳ駆動＞ ここで、説明の便宜上、本実施形態における駆動につい
て説明する。本実施形態の液晶表示装置は、複数本の走
査電極を同時に複数選択するとともに、１フレーム（１
垂直走査期間）で走査電極を複数回選択する、というＭ
ＬＳ（Multi-Line Selection）方式の駆動方法を用いて
いる。ここで、本実施形態では、同時に駆動する走査電
極数を「４」とすると、図３に示されるように、１フレ
ームを４等分した各フィールド（１ｆ）のそれぞれにお
いて、走査電極が順次４本毎に選択期間（１Ｈ）におい
て同時に選択される。1.2. <MLS Drive> Here, for convenience of description, the drive in the present embodiment will be described. The liquid crystal display device of the present embodiment selects a plurality of scanning electrodes at the same time, and simultaneously selects one scanning electrode.
M to select a scanning electrode a plurality of times during a vertical scanning period).
The driving method of the LS (Multi-Line Selection) method is used. Here, in the present embodiment, assuming that the number of scanning electrodes to be simultaneously driven is “4”, as shown in FIG. 3, four scanning electrodes are sequentially arranged in each field (1f) obtained by dividing one frame into four. Each book is selected simultaneously in the selection period (1H).

【００２１】詳細には、走査電極Ｙ１〜Ｙｍにおいて、
正規性および直交性を維持しながら、選択期間を時間的
に１フレーム内に均等分散させるとともに、走査電極Ｙ
１〜Ｙｍのうち、４本を組にして同時に選択して、空間
的に分散させたものである。ここで、「正規性」とは、
すべての走査電極Ｙ１〜Ｙｍに印加される選択電圧の実
効値がフレーム周期単位において互いに等しくなること
を意味し、また、「直交性」とは、ある走査電極に印加
される電圧振幅と、他の任意の走査電極に印加される電
圧振幅とを１フレーム分、積和した結果がゼロになるこ
とを意味する。More specifically, in the scanning electrodes Y1 to Ym,
While maintaining normality and orthogonality, the selection period is temporally evenly distributed within one frame, and the scanning electrode Y
Four of the 1 to Ym are simultaneously selected and distributed spatially. Here, "normality" means
The effective values of the selection voltages applied to all the scan electrodes Y1 to Ym mean that they are equal to each other in a frame cycle unit, and “orthogonality” means that the voltage amplitude applied to a certain scan electrode is Means that the product sum of the voltage amplitude applied to an arbitrary scan electrode and the voltage amplitude applied to one scan electrode for one frame becomes zero.

【００２２】さて、このようなＭＬＳ方式に対応するた
め、制御回路１８０は、それぞれ次のような制御信号を
生成する。すなわち、制御回路１８０は、第１に、各フ
ィールドの最初に開始パルスＹＤを出力し、第２に、各
フィールドの最初において、４本の走査電極の選択を指
示する選択データＳＤを出力し、第３に、４本の走査電
極を同時選択する選択期間（１Ｈ）毎にラッチパルスＬ
Ｐを出力し、第４に、選択された走査電極に対して印加
すべき選択電圧の極性を指示する極性データＰＳを出力
し、第５に、現時点におけるフレーム番号（垂直走査期
間の順番）を示すフレームデータＦＲＤを出力する。Now, in order to cope with such an MLS system, the control circuit 180 generates the following control signals, respectively. That is, the control circuit 180 first outputs a start pulse YD at the beginning of each field, and secondly outputs selection data SD instructing selection of four scan electrodes at the beginning of each field, Third, the latch pulse L is set every selection period (1H) for simultaneously selecting four scan electrodes.
P, fourthly, polarity data PS indicating the polarity of the selection voltage to be applied to the selected scanning electrode, and fifthly, the current frame number (the order of the vertical scanning period). And outputs the indicated frame data FRD.

【００２３】ここで、本実施形態では、４本の走査電極
を同時に選択するので、極性データＰＳは、選択する４
本の走査電極に対応したＰＳ１〜ＰＳ４から構成され
る。例えば、図３に示されるような走査電圧とするた
め、極性データＰＳ１〜ＰＳ４は、選択電圧Ｖ３を選択
して正極側とする場合を「＋」と表記し、選択電圧−Ｖ
３を選択して負極側とする場合を「−」と表記すると、
第ｉフレームにおいて、第１フィールドでは順番に（＋
−＋＋）、第２フィールドでは（−＋＋＋）、第３フィ
ールドでは（＋＋＋−）、第４フィールドでは（＋＋−
＋）となる。また、交流駆動を行うために、極性データ
ＰＳ１〜ＰＳ４によって示される極性は、１フレーム毎
に反転されるので、続く第（ｉ＋１）フレームにおい
て、第１フィールドでは（−＋−−）、第２フィールド
では（＋−−−）、第３フィールドでは（−−−＋）、
第４フィールドでは（−−＋−）となる。Here, in this embodiment, since four scanning electrodes are selected at the same time, the polarity data PS is selected from four selected scanning electrodes.
It is composed of PS1 to PS4 corresponding to the scanning electrodes. For example, in order to obtain a scanning voltage as shown in FIG. 3, the polarity data PS1 to PS4 are represented by “+” when the selection voltage V3 is selected and set to the positive side, and the selection voltage −V
When the case where 3 is selected to be the negative electrode side is described as “−”,
In the i-th frame, (+
− ++), (− ++++) in the second field, (++++) in the third field, and (++ −) in the fourth field.
+). In addition, since the polarity indicated by the polarity data PS1 to PS4 is inverted for each frame in order to perform the AC driving, in the subsequent (i + 1) th frame, (− + −−) and the second In the field (+ ----), in the third field (----),
In the fourth field, it becomes (−− + −).

【００２４】次に、ドットをオンする場合を「＋」と
し、オフする場合を「−」と定義すると、選択された４
本の走査電極と交差する信号電極への信号電圧は、次の
ような手順にしたがって設定される。すなわち、第１
に、対象となる信号電極と選択される４本の走査電極と
の交差に対応する４つのドットについて着目し、第２
に、ドットのオンオフと選択電圧の極性との不一致を検
出し、第３に、不一致数が「０」であれば−Ｖ２を、不
一致数が「１」であれば−Ｖ１を、不一致数が「２」で
あればＶｃを、不一致数が「３」であればＶ１を、不一
致数が「４」であればＶ２を、それぞれ選択することと
する。Next, when the dot is turned on, "+" is defined, and when the dot is turned off, "-" is defined.
The signal voltage to the signal electrode crossing the scanning electrode is set according to the following procedure. That is, the first
Attention is paid to four dots corresponding to the intersections of the target signal electrodes and the four selected scanning electrodes.
Third, a mismatch between the on / off state of the dot and the polarity of the selection voltage is detected. Third, if the number of mismatches is "0", -V2 is determined. If the number of mismatches is "1", -V1 is determined. If the number is "2", Vc is selected, if the number of mismatches is "3", V1 is selected, and if the number of mismatches is "4", V2 is selected.

【００２５】例えば、走査電極Ｙ１〜Ｙ４と信号電極Ｘ
１と交差する４つのドットがすべてオンである場合、図
３の第ｉフレームの第１フィールドにおいて、走査電極
Ｙ１〜Ｙ４の選択電圧の極性は（＋−＋＋）であり、４
つのドットのオンオフは（＋＋＋＋）であるから、順番
に比較すると、２番目だけが不一致である。このため、
不一致数が「１」となるので、当該フィールドの最初の
選択期間において、信号電極Ｘ１には、電圧−Ｖ１が選
択されることとなる。For example, the scanning electrodes Y1 to Y4 and the signal electrode X
When all four dots that intersect with 1 are on, the polarity of the selection voltage of the scan electrodes Y1 to Y4 is (+-++) in the first field of the i-th frame in FIG.
Since the on / off of the two dots is (++++), when compared in order, only the second does not match. For this reason,
Since the number of mismatches is “1”, the voltage −V1 is selected for the signal electrode X1 in the first selection period of the field.

【００２６】また、例えば、走査電極Ｙ５〜Ｙ８と信号
電極Ｘ１と交差する４つのドットがすべてオフである場
合、走査電極Ｙ１〜Ｙ４の選択電圧の極性は（＋−＋
＋）であり、４つのドットのオンオフは（−−−−）で
あるから、順番に比較すると、１、３、４番目が不一致
である。このため、不一致数が「３」となるので、各フ
ィールドの２番目の選択期間において、信号電極Ｘ１に
は、電圧はＶ１が選択されることとなる。For example, when all four dots intersecting the scanning electrodes Y5 to Y8 and the signal electrode X1 are off, the polarity of the selection voltage of the scanning electrodes Y1 to Y4 is (+-+
+), And the on / off of the four dots is (−−−−). Therefore, when compared in order, the first, third and fourth do not match. For this reason, the number of mismatches becomes “3”, so that the voltage V1 is selected for the signal electrode X1 in the second selection period of each field.

【００２７】同様な選択が各フィールド毎に行われる
と、第２〜第４フィールドにおいて、最初の選択期間に
印加される電圧はいずれも−Ｖ１となり、２番目の選択
期間に印加される電圧はいずれもＶ１となる。さらに、
次の第（ｉ＋１）フレームでは、交流駆動により印加電
圧が反転されるから、上記表示を行う場合に、各フィー
ルドの最初の選択期間および２番目の選択期間におい
て、信号電極Ｘ１に印加される電圧波形は、図３に示さ
れる通りとなる。When the same selection is performed for each field, in the second to fourth fields, the voltage applied during the first selection period becomes -V1, and the voltage applied during the second selection period becomes -V1. Both become V1. further,
In the next (i + 1) -th frame, since the applied voltage is inverted by the AC driving, when performing the display, the voltage applied to the signal electrode X1 in the first selection period and the second selection period of each field. The waveform is as shown in FIG.

【００２８】１．３．＜階調パターン＞ 次に、本実施形態では、ＦＲＣ方式を用い４階調表示を
行うものとし、図５(a)〜(d)に示されるような階調パタ
ーンが用いられる。この階調パターンは、「９列のドッ
ト×４ライン」を基本パターンとするものであり、３フ
レームを周期として同一のパターンが繰り返される。な
お、図においてハッチングを施したドットが点灯状態、
白抜きのドットが消灯状態である。図示のように、０
０，０１，１０，１１の入力階調データのいずれについ
ても、第４ｎライン（但し、ｎ＝０，１，２，……）お
よび第（４ｎ＋２）ラインは、互いに同一のパターンで
あり、また、第（４ｎ＋１）ラインおよび第（４ｎ＋
３）ラインは、互いに同一のパターンである。1.3. <Gradation Pattern> Next, in the present embodiment, four gradation display is performed using the FRC method, and gradation patterns as shown in FIGS. 5A to 5D are used. This gradation pattern has a basic pattern of “9 rows of dots × 4 lines”, and the same pattern is repeated every three frames. In the figure, the hatched dots indicate the lighting state,
The white dots are off. As shown, 0
For any of the input gradation data 0, 01, 10, and 11, the 4nth line (where n = 0, 1, 2,...) And the (4n + 2) th line have the same pattern, and , (4n + 1) th line and (4n +
3) The lines have the same pattern as each other.

【００２９】３フレームで４階調を表現する場合、図５
の（ａ）〜（ｄ）に示すパターンを１フレーム目とする
と、２フレーム目はそれを左に１ドットずらしたパター
ンとする。そうすると、Ａ部にＢ部のパターンがきて、
Ｂ部にＣ部のパターンが来て、Ｃ部にＡ部のパターンが
くる。３フレーム目は１フレーム目のパターンを左に２
ドットずらしたパターンとする。そうすると、Ａ部にＣ
部のパターンがきて、Ｂ部にＡ部のパターンが来て、Ｃ
部にＢ部のパターンがくる。When four gradations are expressed by three frames, FIG.
If the patterns shown in (a) to (d) are the first frame, the second frame is a pattern shifted by one dot to the left. Then, the pattern of part B comes to part A,
The pattern of the part C comes to the part B, and the pattern of the part A comes to the part C. In the third frame, the pattern of the first frame is
A dot-shifted pattern is used. Then, part A has C
The pattern of part A comes, the pattern of part A comes to part B, and C
The pattern of section B comes in the section.

【００３０】図５(a)〜(d)においては、ＲＧＢ各色の階
調が同一である場合を示したが、一般的には色毎に階調
は異なるため、これらの図の各色の階調パターンが各色
毎に用いられることになる。その例として同図(e)，(f)
を挙げておく。同図(e)は、Ｒ色の階調が「０１」であ
り、ＧおよびＢ色の階調が「００」である場合の例であ
る。同図(e)においては、Ｒ色の階調パターンは同図(b)
に示すものと同一であり、ＧおよびＢ色の階調パターン
は同図(a)に示すものと同一である。また、同図(f)は、
Ｒ色の階調が「１０」であり、ＧおよびＢ色の階調が
「００」である場合の例である。同図(f)においては、
Ｒ色の階調パターンは同図(c)に示すものと同一であ
り、ＧおよびＢ色の階調パターンは同図(a)に示すもの
と同一である。FIGS. 5 (a) to 5 (d) show the case where the gradation of each color of RGB is the same, but since the gradation is generally different for each color, the gradation of each color in these figures is shown. The tone pattern is used for each color. Figures (e) and (f) show examples.
I will list. FIG. 11E shows an example in which the gradation of the R color is “01” and the gradations of the G and B colors are “00”. In FIG. 7E, the gradation pattern of R color is shown in FIG.
And the gradation patterns of the G and B colors are the same as those shown in FIG. Also, FIG.
This is an example where the gradation of the R color is “10” and the gradations of the G and B colors are “00”. In FIG.
The gradation pattern of R color is the same as that shown in FIG. 3C, and the gradation pattern of G and B colors is the same as that shown in FIG.

【００３１】これら各ドットは、図示のようにグループ
Ａ，Ｂ，Ｃにグループ分けされている。本実施形態にお
いては、３ドットすなわち１画素によって１グループが
形成されている。図上では９ドット分のグループを示し
ているが、１ラインに沿って（Ｘ方向に）配列される全
ドットが、３ドット毎に、Ａ，Ｂ，Ｃ，Ａ，Ｂ，Ｃ，…
…の順にグループ分けされている。また、これらのドッ
トは、Ｙ方向に沿って、４ドット毎に異なるグループが
割り当てられる。例えば、図示のグループＡを構成する
３ドットに対してＹ方向の上側に位置する３ドットはグ
ループＢ、下側に位置する３ドットはグループＣに分類
されている。これは、本実施形態においては共通の入力
階調データに対して、各グループ毎の一時的階調が異な
るため、同一のグループをＸ方向あるいはＹ方向に配列
すると、縞模様が生じるためである。Each of these dots is divided into groups A, B, and C as shown. In the present embodiment, one group is formed by three dots, that is, one pixel. In the figure, a group of 9 dots is shown, but all the dots arranged along one line (in the X direction) are A, B, C, A, B, C,.
They are grouped in the order of ... In addition, different groups are assigned to these dots every four dots along the Y direction. For example, the three dots located on the upper side in the Y direction with respect to the three dots forming the group A shown in the drawing are classified into group B, and the three dots located on the lower side are classified into group C. This is because, in the present embodiment, the temporary gray scale of each group is different for the common input gray scale data, so that when the same group is arranged in the X direction or the Y direction, a stripe pattern is generated. .

【００３２】１．４．＜走査電極駆動回路＞ 次に、上記階調パターンを用いてＭＬＳ方式の駆動を行
う駆動回路の具体的構成について説明する。まず、走査
電極駆動回路１２０の構成について図２を参照して説明
する。図２は、走査電極駆動回路１２０の構成を示すブ
ロック図である。この図において、シフトレジスタ１２
０２は、走査電極Ｙ１〜Ｙｍの総数に対応するｍビット
シフトレジスタであり、制御回路１８０から供給された
選択データＳＤを、ラッチパルスＬＰによって選択期間
毎に順次シフトして出力する。ここで、シフトレジスタ
１２０２による各ビットの転送信号は、各走査電極にそ
れぞれ１対１に対応して、同時に選択すべき４本の走査
電極を指定するものである。本実施形態では、４本の走
査電極が選択期間毎に順次指定される構成となっている
ので、例えば、１フレーム内の最初の選択期間では、走
査電極Ｙ１〜Ｙ４が選択され、次の選択期間では、走査
電極Ｙ５〜Ｙ８が選択されることとなる。続いて、デコ
ーダ１２０４は、シフトレジスタ１２０２により指定さ
れた４本の走査電極の各々に対しては、極性データＰＳ
１〜ＰＳ４にしたがって、選択電圧Ｖ３または−Ｖ３の
選択を指示する電圧選択信号を出力する一方、その他の
走査電極に対しては、電圧Ｖｃの選択を指示する電圧選
択信号を出力するものである。1.4. <Scan Electrode Driving Circuit> Next, a specific configuration of a driving circuit that drives the MLS system using the above-described gradation pattern will be described. First, the configuration of the scan electrode drive circuit 120 will be described with reference to FIG. FIG. 2 is a block diagram showing a configuration of the scan electrode drive circuit 120. In this figure, shift register 12
Reference numeral 02 denotes an m-bit shift register corresponding to the total number of the scan electrodes Y1 to Ym, which sequentially shifts the selection data SD supplied from the control circuit 180 for each selection period by a latch pulse LP and outputs the shifted data. Here, the transfer signal of each bit by the shift register 1202 designates four scanning electrodes to be selected at the same time, corresponding to each scanning electrode on a one-to-one basis. In the present embodiment, the configuration is such that four scanning electrodes are sequentially designated for each selection period. Therefore, for example, in the first selection period in one frame, the scanning electrodes Y1 to Y4 are selected and the next selection is performed. In the period, the scanning electrodes Y5 to Y8 are selected. Subsequently, the decoder 1204 applies the polarity data PS to each of the four scan electrodes specified by the shift register 1202.
According to 1 to PS4, a voltage selection signal for instructing selection of the selection voltage V3 or -V3 is output, while a voltage selection signal for instructing selection of the voltage Vc is output to the other scan electrodes. .

【００３３】さて、レベルシフタ１２０６は、デコーダ
１２０４によって出力される電圧選択信号の電圧振幅を
拡大するものである。そして、セレクタ１２０８は、電
圧振幅が拡大された電圧選択信号によって指示される選
択電圧を、実際に選択して、対応する走査電極に印加す
るものである。 このような構成の走査電極駆動回路１
２０によれば、１フレームを４等分した各フィールドの
最初に、４本の走査電極の選択を指示する選択データＳ
Ｄが供給されて、これがラッチパルスＬＰによって選択
期間毎に順次転送されるとともに、極性データＰＳ１〜
ＰＳ４が各フィールド毎に供給されるので、走査電極Ｙ
１〜Ｙｍに印加される電圧波形は、例えば、図３に示さ
れる通りとなる。The level shifter 1206 expands the voltage amplitude of the voltage selection signal output from the decoder 1204. Then, the selector 1208 is for actually selecting a selection voltage indicated by the voltage selection signal whose voltage amplitude has been enlarged and applying it to the corresponding scanning electrode. Scan electrode driving circuit 1 having such a configuration
According to 20, at the beginning of each field obtained by dividing one frame into four, the selection data S instructing selection of four scanning electrodes is set.
D is supplied, and is sequentially transferred for each selection period by the latch pulse LP.
Since PS4 is supplied for each field, the scan electrode Y
The voltage waveform applied to 1 to Ym is, for example, as shown in FIG.

【００３４】１．５．＜信号電極駆動回路＞ 次に、信号電極駆動回路１４０の構成について図４を参
照して説明する。図４は、信号電極駆動回路１４０の構
成を示すブロック図である。この図において、アドレス
制御回路１４０２は、表示データの読み出しに用いる４
行分の行アドレスＲａｄを生成するものであり、当該４
行分の行アドレスＲａｄを、開始パルスＹＤによりリセ
ットするとともに、選択期間毎に供給されるラッチパル
スＬＰで４行毎に歩進させる構成となっている。したが
って、例えば、アドレス制御回路１４０２は、各フィー
ルドの最初の選択期間では、第１行〜第４行の行アドレ
スＲａｄを生成し、次の選択期間では、第５行〜第８行
の行アドレスＲａｄを生成することになる。1.5. <Signal Electrode Drive Circuit> Next, the configuration of the signal electrode drive circuit 140 will be described with reference to FIG. FIG. 4 is a block diagram showing a configuration of the signal electrode drive circuit 140. In this figure, an address control circuit 1402 is used for reading out display data.
A row address Rad for a row is generated.
The row address Rad of the row is reset by a start pulse YD, and is incremented every four rows by a latch pulse LP supplied every selection period. Therefore, for example, the address control circuit 1402 generates the row addresses Rad of the first to fourth rows in the first selection period of each field, and generates the row addresses of the fifth to eighth rows in the next selection period. Rad will be generated.

【００３５】続いて、表示メモリ１４０４は、少なくと
もｍ行×ｎ列のドットに対応する記憶領域を有するデュ
アルポートＲＡＭであり、書き込み側では、各ドットの
階調レベルを示す階調データＤＡＴＡが書込アドレスＷ
ａｄで指定された番地にランダムに書き込まれる一方、
読み出し側では、アドレスＲａｄで指定された番地の階
調データが４行分シーケンシャルに読み出される構成と
なっている。すなわち、表示メモリ１４０４からは、４
行×ｎ列のドットに対応する階調データが選択期間毎に
読み出される。そこで、説明の便宜上、各列において読
み出される４個の階調データを、信号電極Ｘ１〜Ｘｎの
各列に対応してａ１〜ａｎと表記することとする。Next, the display memory 1404 is a dual port RAM having a storage area corresponding to at least m rows × n columns of dots. On the writing side, gradation data DATA indicating the gradation level of each dot is written. Address W
While it is written randomly to the address specified by ad,
On the reading side, the gradation data at the address specified by the address Rad is sequentially read out for four rows. That is, from the display memory 1404, 4
The gradation data corresponding to the dots in the row × n column is read out for each selection period. Therefore, for the sake of convenience, the four pieces of grayscale data read in each column will be referred to as a1 to an corresponding to each column of the signal electrodes X1 to Xn.

【００３６】次に、階調データ変換回路１４０６は、読
み出された階調データａ１〜ａｎに応じて、図５に示し
たような階調パターンに変換し、選択された４本の走査
電極と交差するドットのオンオフを決定するものであ
る。この各ドットのオンオフは、先に述べたように、フ
レーム毎に周期的に変化するため、フレーム番号を示す
フレームデータに応じて、各ドットのオンオフが先に述
べたルールに応じて変換されることとなる。Next, the gradation data conversion circuit 1406 converts the gradation data into gradation patterns as shown in FIG. 5 in accordance with the read gradation data a1 to an and outputs the selected four scanning electrodes. The on / off of the dot that intersects with. Since the on / off of each dot changes periodically for each frame as described above, the on / off of each dot is converted according to the rule described above according to the frame data indicating the frame number. It will be.

【００３７】このため、階調データ変換回路１４０６
は、変換テーブル１４０６ａを各列に対応してｎ（ここ
ではｎ＝４）個備える。ここで、ある列に対応する変換
テーブル１４０６ａは、図５に示されるその列の各階調
パターンを、表示領域の４行分、予め記憶するものであ
る。そして、４個のドットに対応する階調データと、フ
レーム番号を示すフレームデータＦＲＤとが供給される
と、変換テーブル１４０６ａは、各ドットについて、当
該階調データに対応する階調レベルとフレームデータＦ
ＲＤで示されるフレームとに対応する階調パターンを調
べるとともに、当該ドットがオンかオフかを判別して、
そのドットのオンオフを示すドットデータを出力する。
そして、ある１列に対応する変換テーブル１４０６ａ
は、当該列における４個のドットのオンオフを示すドッ
トデータｂを出力する構成となっており、このため、階
調データ変換回路１４０６からは、４行×ｎ列に相当す
るドットデータｂ１〜ｂｎが、それぞれｎ列の信号電極
Ｘ１〜Ｘｎに対応して出力されることとなる。Therefore, the gradation data conversion circuit 1406
Has n (here, n = 4) conversion tables 1406a corresponding to each column. Here, the conversion table 1406a corresponding to a certain column stores each gradation pattern of the column shown in FIG. 5 for four rows of the display area in advance. When the gradation data corresponding to the four dots and the frame data FRD indicating the frame number are supplied, the conversion table 1406a determines, for each dot, the gradation level and the frame data corresponding to the gradation data. F
While examining the gradation pattern corresponding to the frame indicated by RD, determining whether the dot is on or off,
It outputs dot data indicating the on / off state of the dot.
Then, a conversion table 1406a corresponding to a certain column
Is configured to output dot data b indicating on / off of four dots in the column. Therefore, the gradation data conversion circuit 1406 outputs dot data b1 to bn corresponding to 4 rows × n columns. Are output in correspondence with the signal electrodes X1 to Xn in n columns.

【００３８】次に、演算回路１４０８は、オンオフを規
定する４行×ｎ列分のドットデータｂ１〜ｂｎから、信
号電極Ｘ１〜Ｘｎの各々に印加すべき電圧を選択させる
電圧選択信号を生成して出力するものである。このた
め、演算回路１４０８は、信号電極Ｘ１〜Ｘｎの各列に
対応して、デコーダ１４０８ａを備える。ここで、ある
１列分のデコーダ１４０８ａは、第１に、当該列に対応
する４つのドットデータと転送信号ＰＳ１〜ＰＳ４とを
互いに比較して、その不一致数を求め、第２に、その不
一致数に応じて、当該列の信号電極に印加すべき信号電
圧の選択を指示する電圧選択信号を出力するものであ
る。したがって、演算回路１４０８からは、信号電圧の
選択を指示する電圧選択信号ｃ１〜ｃｎが、それぞれｎ
列の信号電極Ｘ１〜Ｘｎに対応して出力されることとな
る。なお、不一致数と信号電圧との関係は、上述したよ
うに、不一致数が、「０」、「１」、「２」、「３」、
「４」であれば、それぞれ−Ｖ２、−Ｖ１、Ｖｃ、Ｖ
１、Ｖ２である。Next, the arithmetic circuit 1408 generates a voltage selection signal for selecting a voltage to be applied to each of the signal electrodes X1 to Xn from the dot data b1 to bn of 4 rows × n columns defining ON / OFF. Output. Therefore, the arithmetic circuit 1408 includes a decoder 1408a corresponding to each column of the signal electrodes X1 to Xn. Here, the decoder 1408a for a certain column first compares the four dot data corresponding to the column with the transfer signals PS1 to PS4 to obtain the number of mismatches. According to the number, a voltage selection signal for instructing selection of a signal voltage to be applied to the signal electrode of the column is output. Therefore, from the arithmetic circuit 1408, voltage selection signals c1 to cn instructing selection of the signal voltage are respectively n
It is output corresponding to the signal electrodes X1 to Xn in the column. Note that, as described above, the relationship between the number of mismatches and the signal voltage indicates that the number of mismatches is “0”, “1”, “2”, “3”,
If "4", -V2, -V1, Vc, V
1, V2.

【００３９】そして、レベルシフタ１４１０は、電圧選
択信号ｃ１〜ｃｎの電圧振幅をそれぞれ拡大するもので
ある。そして、セレクタ１４１２は、電圧振幅が拡大さ
れた電圧選択信号ｃ１〜ｃｎによって指示される電圧
を、実際に選択して対応する信号電極Ｘ１〜Ｘｎにそれ
ぞれ印加するものである。 このような構成の信号電極
駆動回路１４０によれば、各フィールドのうち、ある選
択期間において、ある４本の走査電極が選択されると、
当該４本の走査電極との交差に対応する４行分のドット
の階調データが、表示メモリ１４０４から読み出される
とともに、この階調データと、制御回路１８０によるフ
レームデータＦＲＤとから、当該４行分のドットのオン
オフが規定されて、このオンオフにしたがった信号電圧
が、信号電極Ｘ１〜Ｘｎのそれぞれ印加されることとな
る。The level shifter 1410 expands the voltage amplitude of each of the voltage selection signals c1 to cn. Then, the selector 1412 is for actually selecting the voltages indicated by the voltage selection signals c1 to cn whose voltage amplitudes have been enlarged and applying the voltages to the corresponding signal electrodes X1 to Xn, respectively. According to the signal electrode drive circuit 140 having such a configuration, when a certain four scanning electrodes are selected in a certain selection period in each field,
The gradation data of four rows of dots corresponding to the intersections with the four scanning electrodes are read out from the display memory 1404, and based on the gradation data and the frame data FRD by the control circuit 180, the four rows of dots are read. The on / off of the minute dot is defined, and the signal voltage according to the on / off is applied to each of the signal electrodes X1 to Xn.

【００４０】１．６．実施形態の効果 以上のように、本実施形態においては、ドットを複数の
グループに分割し、同一入力階調データに対してこれら
グループ毎に異なる制御パターンを用いてオン、オフ制
御を行うから、必要に応じてグループ毎に異なる一時的
階調を与えることができる。このように、本実施形態に
おいては各グループに対して異なる一時的階調が与えら
れるが、全体の階調は各一時的階調を空間的および時間
的に平均化した値に等しくなる。このため、個々の「一
時的階調」の選択肢が限定されていたとしても、全体と
しては精細な階調を実現することができる。1.6. Effect of Embodiment As described above, in the present embodiment, the dots are divided into a plurality of groups, and on / off control is performed on the same input gradation data by using different control patterns for each of these groups. A different temporary gradation can be given to each group as needed. As described above, in the present embodiment, different temporary gradations are given to each group, but the total gradation is equal to a value obtained by averaging each temporary gradation spatially and temporally. For this reason, even if the options of the individual “temporary gradations” are limited, fine gradations can be realized as a whole.

【００４１】さらに、本実施形態においては、各ドット
に適用されるグループが一巡する周期は３フレームであ
るから、各ドットのオンオフの最大周期をフレーム周期
の３倍に抑えることが可能である。これにより、例えば
フレーム周期の４倍、５倍、……のような長いオンオフ
周期を避けることができ、単色表示を行う場合において
も、フリッカをほとんど目立たなくすることが可能であ
る。これにより、本実施形態によれば、高い階調数を確
保しながらフリッカを効果的に抑制することが可能にな
る。Further, in this embodiment, since the cycle applied to each dot by one group is three frames, the maximum on / off cycle of each dot can be suppressed to three times the frame cycle. As a result, a long ON / OFF cycle such as four times, five times, or the like of the frame cycle can be avoided, and even when performing monochrome display, flicker can be made almost inconspicuous. Thus, according to the present embodiment, it is possible to effectively suppress flicker while securing a high number of gradations.

【００４２】さらに、本実施形態の液晶表示装置は、４
本の走査電極をまとめて順次選択するとともに、その選
択期間を１フレームで４回に分けて選択電圧を印加する
構成となっているので、１本ずつ走査電極を選択して選
択電圧を印加する構成よりも、選択電圧が低くて済む
し、かつ、そのような低い選択電圧でも良好な表示が可
能となっている。 くわえて、液晶表示装置の階調パタ
ーンでは、いずれの階調レベルであっても、ある１列に
着目すれば、上記のいずれかの表示パターンとなってい
るので、同時選択される４本の走査電極と交差する４個
のドットが同一の階調レベルとなる表示を行う場合に、
クロストークの発生を未然に防止して、高品位の表示が
可能となっている。Further, the liquid crystal display device of the present embodiment
The scan electrodes are sequentially selected collectively and the selection period is divided into four times in one frame, and the selection voltage is applied. Therefore, the scan electrodes are selected one by one and the selection voltage is applied. The selection voltage is lower than in the configuration, and good display is possible even with such a low selection voltage. In addition, in the gradation pattern of the liquid crystal display device, regardless of the gradation level, if one row is focused on, any one of the above-described display patterns is used, so that the four patterns simultaneously selected are selected. When performing a display in which four dots intersecting the scanning electrodes have the same gradation level,
The occurrence of crosstalk is prevented beforehand, and high-quality display is possible.

【００４３】２．第２実施形態 次に、本発明の第２実施形態のカラー表示装置について
説明する。第２実施形態のハードウエア構成は第１実施
形態と同様である。但し、本実施形態では、ＦＲＣ方式
を用い１６階調表示を行うものとし、図６〜図８に示さ
れるような階調パターンが用いられる。この階調パター
ンは、「４５列のドット×４ライン」を基本パターンと
するものであり、１５フレームを周期として同一のパタ
ーンが繰り返される。なお、図において網かけを施した
ドットが点灯状態、白抜きのドットが消灯状態である。
これらの図において各パターンの左側に付した数字は入
力階調データであり、ＲＧＢの全色に対して共通である
こととする。2. Second Embodiment Next, a color display device according to a second embodiment of the present invention will be described. The hardware configuration of the second embodiment is the same as that of the first embodiment. However, in the present embodiment, 16-gradation display is performed using the FRC method, and gradation patterns as shown in FIGS. 6 to 8 are used. This gradation pattern has a basic pattern of “dots of 45 columns × 4 lines”, and the same pattern is repeated every 15 frames. In the drawing, the shaded dots indicate the lighting state, and the white dots indicate the unlit state.
In these figures, the numbers attached to the left side of each pattern are input gradation data, which are common to all RGB colors.

【００４４】１５フレームで１６階調を表現する場合、
図６〜８に示すパターンを１フレーム目とすると、２フ
レーム目は１フレーム目のパターンをＡ、Ｂ、Ｃの各ブ
ロックごとに左に１ドットずらしたパターンとする。３
フレーム目は２フレーム目のパターンをＡ、Ｂ、Ｃの各
ブロックごとに左に１ドットずらしたパターンとする。
４フレーム目は３フレーム目のパターンをＡ、Ｂ、Ｃの
各ブロックごとに左に１ドットずらしたパターンとす
る。このようにして、１５フレームでパターンが一巡す
る。尚、各ブロックの左端のパターンは次のフレームで
は右端にずれることになる。When expressing 16 gradations in 15 frames,
Assuming that the patterns shown in FIGS. 6 to 8 are the first frame, the second frame is a pattern obtained by shifting the pattern of the first frame by one dot to the left for each of the blocks A, B, and C. 3
The frame is a pattern obtained by shifting the pattern of the second frame by one dot to the left for each of the blocks A, B, and C.
The fourth frame is a pattern obtained by shifting the pattern of the third frame by one dot to the left for each of the blocks A, B, and C. In this way, the pattern makes one cycle in 15 frames. Note that the pattern at the left end of each block is shifted to the right end in the next frame.

【００４５】また、図６〜図８においても、各入力階調
データに対して、上から第４ｎライン、第（４ｎ＋１）
ライン、第（４ｎ＋２）ライン、および第（４ｎ＋３）
ライン（但し、ｎ＝０，１，２，……）はそれぞれ同一
のパターンとなる。また、Ｒ色およびＢ色の入力階調デ
ータを共に（００００）とし、Ｇ色のみに対して様々な
階調を付与した例を図９に示す。Also, in FIGS. 6 to 8, the 4nth line from the top, the (4n + 1) th
Line, (4n + 2) th line, and (4n + 3) th line
The lines (where n = 0, 1, 2,...) Have the same pattern. FIG. 9 shows an example in which the input tone data of R and B colors are both (0000), and various tone levels are given only to the G color.

【００４６】本実施形態においては、５画素（１５ドッ
ト）によって１グループが構成されており、第１実施形
態と同様に、Ｘ方向およびＹ方向に隣接するグループ
は、互いに異なるグループである。そして、図６〜図９
から明らかなように、本実施形態においても、各グルー
プＡ，Ｂ，Ｃの一時的階調が決定され、これらグループ
の一時的階調の平均によって、指定された入力階調デー
タが表現される。これにより、本実施形態は、第１実施
形態と同様に、高い階調数を確保しながらフリッカを効
果的に抑制することが可能である。In the present embodiment, one group is constituted by five pixels (15 dots), and the groups adjacent to each other in the X and Y directions are different from each other, as in the first embodiment. 6 to 9
As is clear from the above, also in the present embodiment, the temporary gradation of each group A, B, C is determined, and the designated input gradation data is expressed by the average of the temporary gradation of these groups. . Thus, in the present embodiment, as in the first embodiment, it is possible to effectively suppress flicker while securing a high number of gradations.

【００４７】３．第３実施形態 ３．１．＜サブフィールド駆動の概要＞ 次に、本発明の第３実施形態の電気光学装置について説
明する。本実施形態は、１フレームが複数のサブフィー
ルドに分割され、ドットがサブフィールド毎にオンオフ
されることによって階調表示を行うサブフィールド方式
と、ＦＲＣ方式とを組み合わせた例である。3. Third embodiment 3.1. <Overview of Subfield Driving> Next, an electro-optical device according to a third embodiment of the present invention will be described. This embodiment is an example in which a sub-field method in which one frame is divided into a plurality of sub-fields and dots are turned on and off for each sub-field to perform gradation display, and an FRC method are combined.

【００４８】ここで、本実施形態において採用されてい
るサブフィールド駆動の概要を説明する。図１４におい
て１フレーム（１Ｆ）は「４」サブフィールドＳＦ１〜
ＳＦ４に分割されている。このうちサブフィールドＳＦ
２は、閾値電圧Ｖthを与えるために、階調データに拘ら
ず常時オン状態になるサブフィールドである。本実施形
態において、入力階調データはＤ０〜Ｄ３の４ビットか
ら構成される１６階調のデータである。サブフィールド
ＳＦ１は、ドットの階調に対して「１」階調の重み付け
与える長さに設定され、サブフィールドＳＦ３，ＳＦ４
は「２」階調の重み付けを与える長さに設定されてい
る。Here, the outline of the subfield driving employed in the present embodiment will be described. In FIG. 14, one frame (1F) includes "4" subfields SF1 to SF1.
It is divided into SF4. Subfield SF
Reference numeral 2 denotes a subfield which is always turned on irrespective of the gradation data in order to apply the threshold voltage Vth. In the present embodiment, the input gradation data is 16-gradation data composed of four bits D0 to D3. The subfield SF1 is set to have a length that gives the dot gradation a weight of “1” gradation, and the subfields SF3 and SF4
Is set to a length that gives the weight of “2” gradation.

【００４９】従って、サブフィールドＳＦ１〜ＳＦ４の
オンオフ状態に応じて、図示のように（００００）〜
（０１０１）の６階調を表現することが可能である。そ
して、本実施形態においては、サブフィールド駆動とと
もに、ＦＲＣ方式が併用され、これによって入力階調デ
ータの１６階調が表現される。本実施形態のＦＲＣ方式
においては、図１７および図１８に示す階調パターンが
用いられる。この階調パターンは、「９列のドット×３
ライン」を基本パターンとするものであり、３フレーム
を周期として同一のパターンが繰り返される。Therefore, (0000) to (0000) as shown in the figure according to the on / off state of subfields SF1 to SF4.
It is possible to express six gradations of (0101). In the present embodiment, the FRC method is used together with the sub-field driving, whereby 16 gray scales of the input gray scale data are expressed. In the FRC method of the present embodiment, the gradation patterns shown in FIGS. 17 and 18 are used. This gradation pattern is “9 rows of dots × 3
A line is used as a basic pattern, and the same pattern is repeated with a cycle of three frames.

【００５０】なお、図において「０」〜「５」の数字
は、各ドットの各フレームにおいてサブフィールド駆動
によって与えられる階調である。本実施形態において
は、各フレームにおいて各ドットに対して与えられる階
調を「部分階調」と呼ぶ。従って、各ドットについて、
３フレーム分の部分階調の総和が「ドットの一時的階
調」になる。また、あるフレームの内の１グループにお
いて、各ドットの一時的階調の平均値が「グループの一
時的階調」になる。そして、グループＡ，Ｂ，Ｃの一時
的階調の平均値が全体の階調すなわち入力階調データに
対応する階調になる。また、これらの図において各パタ
ーンの左側に付した数字は入力階調データであり、ここ
ではＲＧＢの全色に対して共通であることとする。In the drawing, the numbers "0" to "5" are gradations given by subfield driving in each frame of each dot. In the present embodiment, the gradation given to each dot in each frame is referred to as “partial gradation”. Therefore, for each dot,
The sum of the partial tones for three frames is the "temporary tone of dots". Further, in one group of a certain frame, the average value of the temporary gradation of each dot is “temporary gradation of the group”. Then, the average value of the temporary gradations of the groups A, B, and C becomes the whole gradation, that is, the gradation corresponding to the input gradation data. In these figures, the numbers attached to the left side of each pattern are input gradation data, and here, it is assumed that the numbers are common to all RGB colors.

【００５１】また、図１７，図１８においても、各入力
階調データに対して、上から第４ｎライン、第（４ｎ＋
１）ライン、第（４ｎ＋２）ライン、および第（４ｎ＋
３）ライン（但し、ｎ＝０，１，２，……）はそれぞれ
同一のパターンとなる。以上のように各サブフィールド
のオン／オフ状態を設定すると、必要な部分階調にかか
わらず、図１４に示すようにオン状態になるサブフィー
ルドを１フレーム内で常に連続して発生させることがで
きる。Also, in FIGS. 17 and 18, the 4nth line and the (4n +
1) line, (4n + 2) th line, and (4n +
3) Lines (where n = 0, 1, 2,...) Have the same pattern. When the on / off state of each subfield is set as described above, the subfield which is turned on as shown in FIG. 14 can be continuously generated in one frame regardless of the necessary partial gradation. it can.

【００５２】３．２．＜タイミング信号生成回路２０
０,他＞ 次に、本実施形態の電気光学装置の構成を図１０を参照
し説明する。図１０において、タイミング信号生成回路
２００には、図示せぬ上位装置から垂直同期信号Ｖｓ、
水平同期信号Ｈｓおよび入力階調データＤ０〜Ｄ３（階
調数１６）のドットクロック信号ＤＣＬＫが供給され
る。また、発振回路１５０は、読み出しタイミングの基
本クロックＲＣＬＫをタイミング信号生成回路２００に
供給する。タイミング信号生成回路２００は、これらの
信号にしたがって、次に説明する各種のタイミング信号
やクロック信号などを生成するものである。まず、フレ
ームデータＦＲＤはフレーム番号を示すデータであり、
交流化信号ＦＲは極性反転する信号である。3.2. <Timing signal generation circuit 20
Next, the configuration of the electro-optical device according to the present embodiment will be described with reference to FIG. In FIG. 10, the timing signal generation circuit 200 includes a vertical synchronization signal Vs,
The horizontal synchronization signal Hs and the dot clock signal DCLK of the input gradation data D0 to D3 (gradation number 16) are supplied. Further, the oscillation circuit 150 supplies the basic clock RCLK of the read timing to the timing signal generation circuit 200. The timing signal generation circuit 200 generates various timing signals and clock signals described below in accordance with these signals. First, the frame data FRD is data indicating a frame number,
The AC signal FR is a signal whose polarity is inverted.

【００５３】駆動信号ＬＣＯＭは、対向基板の対向電極
に印加される信号であり、本実施形態においては一定電
位（零電位）になる。スタートパルスＤＹは、各サブフ
ィールドにおいて最初に出力されるパルス信号である。
クロック信号ＣＬＹは、走査側（Ｙ側）の水平走査期間
を規定する信号である。ラッチパルスＬＰは、水平走査
期間の最初に出力されるパルス信号であって、クロック
信号ＣＬＹのレベル遷移（すなわち、立ち上がりおよび
立ち下がり）時に出力されるものである。クロック信号
ＣＬＸは、表示用のドットクロック信号である。The drive signal LCOM is a signal applied to the counter electrode of the counter substrate, and has a constant potential (zero potential) in this embodiment. The start pulse DY is a pulse signal output first in each subfield.
The clock signal CLY is a signal that defines a horizontal scanning period on the scanning side (Y side). The latch pulse LP is a pulse signal output at the beginning of the horizontal scanning period, and is output when the clock signal CLY transitions in level (ie, rises and falls). The clock signal CLX is a dot clock signal for display.

【００５４】一方、素子基板１０１上における表示領域
１０１ａには、図においてＸ（行）方向に延在して複数
本の走査線１１２が形成されている。また、複数本の信
号線１１４が、Ｙ（列）方向に沿って延在して形成され
ている。そして、ドット１１０は、走査線１１２と信号
線１１４との各交差に対応して設けられて、マトリクス
状に配列されている。ここで、走査線１１２の総本数を
ｍ本とし、信号線１１４の総本数をｎ本とする（ｍ、ｎ
はそれぞれ２以上の整数）。On the other hand, in the display area 101a on the element substrate 101, a plurality of scanning lines 112 are formed extending in the X (row) direction in the figure. Further, a plurality of signal lines 114 are formed extending along the Y (column) direction. The dots 110 are provided corresponding to the intersections of the scanning lines 112 and the signal lines 114, and are arranged in a matrix. Here, the total number of the scanning lines 112 is m and the total number of the signal lines 114 is n (m, n
Is an integer of 2 or more).

【００５５】３．３．＜ドットの構成＞ ドット１１０の具体的な構成としては、例えば、図１１
（ａ）に示されるものが挙げられる。この構成では、薄
膜トランジスタ（ＴＦＴ）１１６のゲートが走査線１１
２に、ソースが信号線１１４に、ドレインがドット電極
１１８に、それぞれ接続されるとともに、ドット電極１
１８と対向電極１０８との間に電気光学材料たる液晶１
０５が挟持されて液晶層が形成されている。ここで、対
向電極１０８は、ドット電極１１８と対向するように対
向基板に一面に形成される透明電極である。また、ドッ
ト電極１１８と対向電極１０８とに並列して蓄積容量１
１９が形成され、ドット電極１１８から電荷がリークす
ることによる表示への影響を小さくしている。なお、こ
の実施形態では、蓄積容量１１９の一方の電位を対向電
極１０８と同電位としたが、接地電位ＧＮＤやゲート線
の電位と同電位としても良い。3.3. <Configuration of Dot> As a specific configuration of the dot 110, for example, FIG.
Examples shown in (a) are given. In this configuration, the gate of the thin film transistor (TFT) 116 is connected to the scanning line 11.
2, the source is connected to the signal line 114, and the drain is connected to the dot electrode 118, respectively.
Liquid crystal 1 which is an electro-optical material between
The liquid crystal layer is formed with the liquid crystal layer 05 interposed therebetween. Here, the counter electrode 108 is a transparent electrode formed on one surface of the counter substrate so as to face the dot electrode 118. The storage capacitor 1 is connected in parallel with the dot electrode 118 and the counter electrode 108.
19 are formed to reduce the influence on the display due to the leakage of the charge from the dot electrode 118. In this embodiment, one potential of the storage capacitor 119 is set to the same potential as the counter electrode 108, but may be set to the same potential as the ground potential GND or the potential of the gate line.

【００５６】ここで、図１１（ａ）に示される構成で
は、トランジスタ１１６として一方のチャネル型のみが
用いられているために、オフセット電圧が必要となる
が、図１１（ｂ）に示されるように、Ｐチャネル型トラ
ンジスタとＮチャネル型トランジスタとを相補的に組み
合わせた構成とすれば、オフセット電圧の影響をキャン
セルすることができる。ただし、この相補型構成では、
走査信号として互いに排他的レベルを供給する必要が生
じるため、１行のドット１１０に対して走査線１１２
ａ，１１２ｂの２本の走査線が必要となる。Here, in the configuration shown in FIG. 11A, since only one channel type is used as the transistor 116, an offset voltage is required. However, as shown in FIG. In addition, if a configuration is used in which a P-channel transistor and an N-channel transistor are complementarily combined, the influence of the offset voltage can be canceled. However, in this complementary configuration,
Since it is necessary to supply mutually exclusive levels as scanning signals, the scanning lines 112 for one row of dots 110 are required.
a and 112b are required.

【００５７】３．４．＜走査線駆動回路１３０＞ 説明を再び図１０に戻す。走査線駆動回路１３０は、サ
ブフィールドの最初に供給されるスタートパルスＤＹを
クロック信号ＣＬＹにしたがって転送し、走査線１１２
の各々に走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmとして順次排
他的に供給するものである。3.4. <Scanning Line Drive Circuit 130> The description returns to FIG. The scanning line driving circuit 130 transfers the start pulse DY supplied at the beginning of the subfield according to the clock signal CLY, and
, Gm are sequentially and exclusively supplied as scanning signals G1, G2, G3,..., Gm.

【００５８】３．５．＜データ変換回路３００＞ 次に、図１２を参照し、データ変換回路３００の詳細構
成について説明する。図において３１２はデコーダであ
り、階調データＤ０〜Ｄ３とフレームデータＦＲＤとが
入力されると、入力階調データを、サブフィールドデー
タＳＤ１，ＳＤ３，ＳＤ４に変換する。すなわち、フレ
ームデータＦＲＤと階調データＤ０〜Ｄ３とが決定され
たならば、図１７または図１８に基づいて、各ドットに
対して当該フレームで与えられる部分階調が決定され
る。3.5. <Data Conversion Circuit 300> Next, a detailed configuration of the data conversion circuit 300 will be described with reference to FIG. In the figure, reference numeral 312 denotes a decoder, which receives the grayscale data D0 to D3 and the frame data FRD and converts the input grayscale data into subfield data SD1, SD3 and SD4. That is, if the frame data FRD and the gradation data D0 to D3 are determined, the partial gradation given to the dot in the frame is determined based on FIG. 17 or FIG.

【００５９】そして、当該フレームの部分階調が決定さ
れたならば、図１４に基づいてサブフィールドＳＦ１，
ＳＦ３，ＳＦ４のオンオフ状態は一意に決定される。サ
ブフィールドデータＳＤ１，ＳＤ３，ＳＤ４は、これら
各サブフィールドＳＦ１，ＳＦ３，ＳＦ４のオン／オフ
状態に対応するビットデータである。When the partial gradation of the frame is determined, the subfields SF1 and SF1, based on FIG.
The on / off states of SF3 and SF4 are uniquely determined. The subfield data SD1, SD3, SD4 are bit data corresponding to the on / off state of each of these subfields SF1, SF3, SF4.

【００６０】次に、３２１，３２３，３２４はメモリブ
ロックであり、各々サブフィールドデータＳＤ１，ＳＤ
３，ＳＤ４を記憶するために設けられ、素子基板１０１
の表示領域（ｍ行×ｎ列）に対応して各々ｍ×ｎビット
のメモリ空間を有する。メモリブロック３２１，３２
３，３２４は、書込みおよび読出し動作を非同期に、か
つ独立して実行できるように構成されている。３１０は
書込みアドレス制御部であり、垂直同期信号Ｖｓ、水平
同期信号Ｈｓおよびドットクロック信号ＤＣＬＫに同期
して、ライトイネーブル信号ＷＥおよび書込みアドレス
ＷＡＤを各メモリブロックに供給する。Next, 321, 323 and 324 are memory blocks, each of which has subfield data SD1 and SD3.
3, an element substrate 101 provided for storing SD4.
Have a memory space of m × n bits corresponding to the display areas (m rows × n columns). Memory blocks 321, 32
3, 324 are configured to be able to execute write and read operations asynchronously and independently. A write address control unit 310 supplies a write enable signal WE and a write address WAD to each memory block in synchronization with the vertical synchronization signal Vs, the horizontal synchronization signal Hs, and the dot clock signal DCLK.

【００６１】すなわち、書込みアドレス制御部３１０は
ドットクロック信号ＤＣＬＫをカウントアップし、この
カウント結果を書込みアドレスＷＡＤとして出力すると
ともに、書込みアドレスＷＡＤの値が確定する毎にライ
トイネーブル信号ＷＥを出力する。また、書込みアドレ
ス制御部３１０におけるカウント結果は、垂直同期信号
Ｖｓが入力される毎にリセットされる。これにより、各
メモリブロック３２１，３２３，３２４には、そのｍ×
ｎビットのメモリ空間を順次アクセスする書込みアドレ
スＷＡＤが供給され、サブフィールドデータＳＤ１，Ｓ
Ｄ３，ＳＤ４は対応するメモリブロック内の表示位置に
応じたアドレスに順次格納されてゆくことになる。That is, the write address control section 310 counts up the dot clock signal DCLK, outputs the count result as the write address WAD, and outputs the write enable signal WE every time the value of the write address WAD is determined. The count result in the write address control unit 310 is reset every time the vertical synchronization signal Vs is input. Thereby, each memory block 321, 323, 324 has its m ×
Write address WAD for sequentially accessing the n-bit memory space is supplied, and subfield data SD1, S1
D3 and SD4 are sequentially stored at addresses corresponding to the display positions in the corresponding memory blocks.

【００６２】一方、表示アドレス制御部３３０は、上記
各サブフィールド期間が開始されると、対応する表示行
のビットデータをアクセスするアドレス信号ＲＡＤを出
力する。アドレス信号ＲＡＤは、クロック信号ＣＬＸに
同期し表示列数に応じて「ｎ−１」回インクリメントさ
れる。これにより、対応する表示行に対して第１列〜第
ｎ列のビットを順次アクセスするようなアドレス信号Ｒ
ＡＤが出力される。On the other hand, when each of the subfield periods is started, the display address control section 330 outputs an address signal RAD for accessing the bit data of the corresponding display row. The address signal RAD is incremented “n−1” times in accordance with the number of display columns in synchronization with the clock signal CLX. Thus, the address signal R which sequentially accesses the bits of the first to n-th columns with respect to the corresponding display row.
AD is output.

【００６３】また、読出し信号ＲＤ１，ＲＤ３，ＲＤ４
は、各々対応するサブフィールドＳＦ１，ＳＦ３，ＳＦ
４の期間中は常にイネーブル状態になり、それ以外のサ
ブフィールド期間においてはオフ状態にされる。これに
より、各サブフィールドＳＦ１，ＳＦ３，ＳＦ４におい
ては、対応する一つのメモリブロックのみが読出し可能
な状態になり、他のメモリブロックは読出し禁止状態に
なる。これにより、サブフィールドＳＦ１が開始される
と、メモリブロック３２１から、ｍ行×ｎ列のサブフィ
ールドデータＳＤ１が順次読み出される。The read signals RD1, RD3, RD4
Are the corresponding subfields SF1, SF3, SF
4 is always enabled, and is turned off in other subfield periods. As a result, in each of the subfields SF1, SF3, SF4, only one corresponding memory block is in a readable state, and the other memory blocks are in a read prohibited state. As a result, when the subfield SF1 starts, the subfield data SD1 of m rows × n columns is sequentially read from the memory block 321.

【００６４】次に、サブフィールドＳＦ２においては、
オン信号Ｓ_onがＨレベルに保持される。なお、オン信
号Ｓ_onは、サブフィールドＳＦ２以外の期間において
はＬレベルに保持される。次に、サブフィールドＳＦ
３，ＳＦ４においても、サブフィールドＳＦ１の場合と
同様にメモリブロック３２３，３２４が各々アクセスさ
れ、各々ｍ行×ｎ列のサブフィールドデータＳＤ３，Ｓ
Ｄ４が順次読み出される。３３２はオア回路であり、こ
れらサブフィールドデータＳＤ１，ＳＤ３，ＳＤ４およ
びオン信号Ｓ_onの論理和をデータ信号Ｄｓとして出力
する。Next, in the subfield SF2,
The ON signal S_on is held at the H level. Note that the ON signal S_on is kept at the L level during periods other than the subfield SF2. Next, the subfield SF
3 and SF4, the memory blocks 323 and 324 are respectively accessed similarly to the case of the subfield SF1, and the subfield data SD3 and S of m rows × n columns are respectively accessed.
D4 is sequentially read. An OR circuit 332 outputs a logical sum of these subfield data SD1, SD3, SD4 and an ON signal S_on as a data signal Ds.

【００６５】３．６．＜信号線駆動回路１４５＞ 次に、信号線駆動回路１４５は、ある水平走査期間にお
いて二値信号Ｄｓを信号線１１４の本数に相当するｎ個
順次ラッチした後、ラッチしたｎ個の二値信号Ｄｓを、
次の水平走査期間において、電位選択回路１４５８を介
して、それぞれ対応する信号線１１４にデータ信号ｄ1,
ｄ2, ｄ3, …ｄnとして一斉に供給するものである。こ
こで、信号線駆動回路１４５の具体的な構成は、図１３
に示される通りである。すなわち、信号線駆動回路１４
５は、Ｘシフトレジスタ１４５２と、第１のラッチ回路
１４５４と、第２のラッチ回路１４５６と、電位選択回
路１４５８とから構成されている。3.6. <Signal Line Driving Circuit 145> Next, the signal line driving circuit 145 sequentially latches n binary signals Ds corresponding to the number of signal lines 114 in a certain horizontal scanning period, and then latches n latched binary signals. Ds,
In the next horizontal scanning period, the data signals d 1 and d 1 are applied to the corresponding signal lines 114 via the potential selection circuit 1458.
are supplied simultaneously as d2, d3,... dn. Here, a specific configuration of the signal line driver circuit 145 is shown in FIG.
As shown in FIG. That is, the signal line drive circuit 14
5 includes an X shift register 1452, a first latch circuit 1454, a second latch circuit 1456, and a potential selection circuit 1458.

【００６６】このうちＸシフトレジスタ１４５２は、水
平走査期間の最初に供給されるラッチパルスＬＰをクロ
ック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ1,
Ｓ2,Ｓ3, …, Ｓnとして順次排他的に供給するものであ
る。次に、第１のラッチ回路１４５４は、二値信号Ｄｓ
をラッチ信号Ｓ1, Ｓ2, Ｓ3, …, Ｓnの立ち下がりにお
いて順次ラッチするものである。そして、第２のラッチ
回路１４５６は、第１のラッチ回路１４５４によりラッ
チされた二値信号Ｄｓの各々をラッチパルスＬＰの立ち
下がりにおいて一斉にラッチし、電位選択回路１４５８
に転送する。The X shift register 1452 transfers the latch pulse LP, which is supplied at the beginning of the horizontal scanning period, in accordance with the clock signal CLX.
S2, S3,..., Sn are sequentially and exclusively supplied. Next, the first latch circuit 1454 outputs the binary signal Ds
Are sequentially latched at the falling edges of the latch signals S1, S2, S3,..., Sn. Then, the second latch circuit 1456 simultaneously latches each of the binary signals Ds latched by the first latch circuit 1454 at the falling edge of the latch pulse LP, and the potential selection circuit 1458
Transfer to

【００６７】電位選択回路１４５８は、交流化信号ＦＲ
に基づいてこれらのラッチした二値信号を電位に変換
し、データ信号ｄ1, ｄ2, ｄ3, …,ｄnとして信号線１
１４に印加するものである。すなわち、交流化信号ＦＲ
がＬレベルであれば、データ信号ｄ1, ｄ2, ｄ3, …ｄn
のＨレベルは電位Ｖ1に、Ｌレベルは零電位に変換され
る。一方、交流化信号ＦＲがＨレベルであれば、データ
信号ｄ1, ｄ2, ｄ3, …ｄnのＨレベルは電位−Ｖ1に、
Ｌレベルは零電位に変換される。The potential selection circuit 1458 outputs the AC signal FR
, And converts these latched binary signals into potentials, as data signals d1, d2, d3,.
14 is applied. That is, the alternating signal FR
Are L level, the data signals d1, d2, d3,.
Is converted to a potential V1 and the L level is converted to a zero potential. On the other hand, if the AC conversion signal FR is at the H level, the H level of the data signals d1, d2, d3,.
The L level is converted to zero potential.

【００６８】３．７．＜液晶装置の構成＞ 上述した電気光学装置の構造について、図１５(a)，(b)
を参照して説明する。ここで、同図(a)は、電気光学装
置９０の構成を示す平面図であり、同図(b)は、同図(a)
におけるＡ−Ａ’線の断面図である。これらの図に示さ
れるように、電気光学装置９０は、ドット電極１１８な
どが形成された素子基板１０１と、対向電極１０８など
が形成された対向基板１０２とが、互いにシール材１０
４によって一定の間隙を保って貼り合わせられるととも
に、この間隙に電気光学材料としての液晶１０５が挟持
された構造となっている。なお、実際には、シール材１
０４には切欠部分があって、ここを介して液晶１０５が
封入された後、封止材により封止されるが、これらの図
においては省略されている。ここで、素子基板１０１お
よび対向基板１０２はガラスや石英などの非晶質基板で
ある。そして、ドット電極１１８等は、素子基板１０１
に半導体簿膜を堆積して成るＴＦＴによって形成されて
いる。すなわち、電気光学装置９０は、透過型として用
いられることになる。3.7. <Structure of Liquid Crystal Device> Regarding the structure of the above-described electro-optical device, FIGS.
This will be described with reference to FIG. Here, FIG. 9A is a plan view showing the configuration of the electro-optical device 90, and FIG.
FIG. 3 is a sectional view taken along line AA ′ in FIG. As shown in these figures, the electro-optical device 90 includes an element substrate 101 on which dot electrodes 118 and the like are formed and a counter substrate 102 on which a counter electrode 108 and the like are formed.
4, the bonding is performed while maintaining a constant gap, and a liquid crystal 105 as an electro-optical material is sandwiched in the gap. In addition, actually, the sealing material 1
04 has a cutout portion, and after the liquid crystal 105 is sealed through the cutout portion, it is sealed with a sealing material, but is omitted in these drawings. Here, the element substrate 101 and the counter substrate 102 are amorphous substrates such as glass and quartz. The dot electrode 118 and the like are
The TFT is formed by depositing a semiconductor film on the substrate. That is, the electro-optical device 90 is used as a transmission type.

【００６９】さて、素子基板１０１において、シール材
１０４の内側かつ表示領域１０１ａの外側領域には、遮
光膜１０６が設けられている。この遮光膜１０６が形成
される領域内のうち、領域１３０ａには走査線駆動回路
１３０が形成され、また領域１４０ａには信号線駆動回
路１４５が形成されている。すなわち、遮光膜１０６
は、この領域に形成される駆動回路に光が入射するのを
防止している。この遮光膜１０６には、対向電極１０８
とともに、駆動信号ＬＣＯＭが印加される構成となって
いる。このため、遮光膜１０６が形成された領域では、
液晶層への印加電圧がほほゼロとなるので、ドット電極
１１８の電圧無印加状態と同じ表示状態となる。On the element substrate 101, a light-shielding film 106 is provided inside the sealant 104 and outside the display area 101a. In the region where the light shielding film 106 is formed, the scanning line driving circuit 130 is formed in the region 130a, and the signal line driving circuit 145 is formed in the region 140a. That is, the light shielding film 106
Prevents light from entering the drive circuit formed in this region. The light shielding film 106 has a counter electrode 108
At the same time, the driving signal LCOM is applied. For this reason, in the region where the light shielding film 106 is formed,
Since the voltage applied to the liquid crystal layer becomes almost zero, the display state is the same as the state where no voltage is applied to the dot electrode 118.

【００７０】また、素子基板１０１において、信号線駆
動回路１４５が形成される領域１４０ａ外側であって、
シール材１０４を隔てた領域１０７には、複数の接続端
子が形成されて、外側からの制御信号や電源などを入力
する構成となっている。一方、対向基板１０２の対向電
極１０８は、基板貼合部分における４隅のうち、少なく
とも１箇所において設けられた導通材（図示省略）によ
って、素子基板１０１における遮光膜１０６および接続
端子と電気的な導通が図られている。すなわち、駆動信
号ＬＣＯＭは、素子基板１０１に設けられた接続端子を
介して、遮光膜１０６に、さらに、導通材を介して対向
電極１０８に、それぞれ印加される構成となっている。Further, on the element substrate 101, outside the region 140a where the signal line driving circuit 145 is formed,
A plurality of connection terminals are formed in an area 107 separated by the sealant 104, and are configured to receive a control signal, a power supply, and the like from the outside. On the other hand, the opposing electrode 108 of the opposing substrate 102 is electrically connected to the light-shielding film 106 and the connection terminals of the element substrate 101 by a conductive material (not shown) provided in at least one of four corners of the substrate bonding portion. The continuity is achieved. That is, the drive signal LCOM is applied to the light-shielding film 106 via a connection terminal provided on the element substrate 101 and further to the counter electrode 108 via a conductive material.

【００７１】ほかに、対向基板１０２には、電気光学装
置９０の用途に応じて、例えば、直視型であれば、第１
に、ストライプ状や、モザイク状、トライアングル状等
に配列したカラーフィルタが設けられ、第２に、例え
ば、金属材料や樹脂などからなる遮光膜（ブラックマト
リクス）が設けられる。なお、色光変調の用途の場合に
は、例えば、後述するプロジェクタのライトバルブとし
て用いる場合には、カラーフィルタは形成されない。ま
た、直視型の場合、電気光学装置９０に光を対向基板１
０２側から照射するフロントライト、もしくは素子基板
１０１側から光を照射するバックライトが必要に応じて
設けられる。くわえて、素子基板１０１および対向基板
１０２の電極形成面には、それぞれ所定の方向にラビン
グ処理された配向膜（図示省略）など設けられて、電圧
無印加状態における液晶分子の配向方向を規定する一
方、素子基板１０１と対向基板１０２には、配向方向に
応じた偏光板（図示省略）が設けられる。ただし、液晶
１０５として、高分子中に微小粒として分散させた高分
子分散型液晶を用いれば、前述の配向膜や偏光子などが
不要となる結果、光利用効率が高まるので、高輝度化や
低消費電力化などの点において有効である。In addition, depending on the application of the electro-optical device 90, for example, the direct-view
Are provided with color filters arranged in a stripe, mosaic, triangle, or the like. Second, a light-shielding film (black matrix) made of, for example, a metal material or resin is provided. In the case of color light modulation, for example, when used as a light valve of a projector described later, no color filter is formed. In the case of a direct view type, light is applied to the electro-optical device 90 by the opposing substrate 1.
A front light irradiating from the 02 side or a backlight irradiating light from the element substrate 101 side is provided as necessary. In addition, an alignment film (not shown) rubbed in a predetermined direction or the like is provided on each of the electrode formation surfaces of the element substrate 101 and the counter substrate 102 to define the alignment direction of the liquid crystal molecules in a state where no voltage is applied. On the other hand, the element substrate 101 and the counter substrate 102 are provided with a polarizing plate (not shown) according to the orientation direction. However, when a polymer-dispersed liquid crystal in which fine particles are dispersed in a polymer is used as the liquid crystal 105, the above-described alignment film and polarizer are not required, and the light use efficiency is increased. This is effective in reducing power consumption.

【００７２】３．８．実施形態の動作 次に、上述した実施形態に係る電気光学装置の動作につ
いて説明する。図１６は、この電気光学装置の動作を説
明するためのタイミングチャートである。まず、交流化
信号ＦＲは、１フレーム（１Ｆ）ごとに反転される信号
である。一方、スタートパルスＤＹは、各サブフィール
ドの開始時に供給される。3.8. Next, the operation of the electro-optical device according to the above-described embodiment will be described. FIG. 16 is a timing chart for explaining the operation of the electro-optical device. First, the alternating signal FR is a signal that is inverted every frame (1F). On the other hand, the start pulse DY is supplied at the start of each subfield.

【００７３】ここで、交流化信号ＦＲがＬレベルになる
１フレーム（１Ｆ）において、スタートパルスＤＹが供
給されると、走査線駆動回路１３０（図１０参照）にお
けるクロック信号ＣＬＹにしたがった転送によって、走
査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmが期間（ｔ）に順次排他
的に出力される。なお、期間（ｔ）は、最も短いサブフ
ィールドＳＦ１よりもさらに短い期間に設定されてい
る。Here, in one frame (1F) when the AC conversion signal FR becomes L level, when the start pulse DY is supplied, the scan line drive circuit 130 (see FIG. 10) transfers the start pulse DY according to the clock signal CLY. , Gm are sequentially and exclusively output in the period (t). The period (t) is set to a period shorter than the shortest subfield SF1.

【００７４】さて走査信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmは、
それぞれクロック信号ＣＬＹの半周期に相当するパルス
幅を有し、また、上から数えて１本目の走査線１１２に
対応する走査信号Ｇ1は、スタートパルスＤＹが供給さ
れた後、クロック信号ＣＬＹが最初に立ち上がってか
ら、少なくともクロック信号ＣＬＹの半周期だけ遅延し
て出力される構成となっている。したがって、スタート
パルスＤＹが供給されてから、走査信号Ｇ1が出力され
るまでに、ラッチパルスＬＰの１ショット（Ｇ0）が信
号線駆動回路１４５に供給されることになる。The scanning signals G1, G2, G3,..., Gm are
Each of the scanning signals G1 corresponding to the first scanning line 112 counted from the top has a pulse width corresponding to a half cycle of the clock signal CLY. , And is output with a delay of at least a half cycle of the clock signal CLY. Therefore, one shot (G0) of the latch pulse LP is supplied to the signal line driving circuit 145 from the supply of the start pulse DY to the output of the scanning signal G1.

【００７５】そこで、このラッチパルスＬＰの１ショッ
ト（Ｇ0）が供給された場合について検討してみる。ま
ず、このラッチパルスＬＰの１ショット（Ｇ0）が信号
線駆動回路１４５に供給されると、信号線駆動回路１４
５（図１３参照）におけるクロック信号ＣＬＸにしたが
った転送によって、ラッチ信号Ｓ1, Ｓ2, Ｓ3, …,Ｓn
が水平走査期間（１Ｈ）に順次排他的に出力される。な
お、ラッチ信号Ｓ1,Ｓ2, Ｓ3, …, Ｓnは、それぞれク
ロック信号ＣＬＸの半周期に相当するパルス幅を有して
いる。The case where one shot (G0) of the latch pulse LP is supplied will be examined. First, when one shot (G0) of the latch pulse LP is supplied to the signal line driving circuit 145, the signal line driving circuit 14
5 (see FIG. 13), the latch signals S1, S2, S3,..., Sn are transferred by the transfer according to the clock signal CLX.
Are sequentially and exclusively output during the horizontal scanning period (1H). Each of the latch signals S1, S2, S3,..., Sn has a pulse width corresponding to a half cycle of the clock signal CLX.

【００７６】この際、図１３における第１のラッチ回路
１４５４は、ラッチ信号Ｓ1の立ち下がりにおいて、上
から数えて１本目の走査線１１２と、左から数えて１本
目の信号線１１４との交差に対応するドット１１０への
二値信号Ｄｓをラッチし、次に、ラッチ信号Ｓ２の立ち
下がりにおいて、上から数えて１本目の走査線１１２
と、左から数えて２本目の信号線１１４との交差に対応
するドット１１０への二値信号Ｄｓをラッチし、以下、
同様に、上から数えて１本目の走査線１１２と、左から
数えてｎ本目の信号線１１４との交差に対応するドット
１１０への二値信号Ｄｓをラッチする。At this time, the first latch circuit 1454 in FIG. 13 crosses the first scanning line 112 counted from the top and the first signal line 114 counted from the left at the falling of the latch signal S1. Is latched, and then at the falling edge of the latch signal S2, the first scanning line 112 counted from above is latched.
And the binary signal Ds to the dot 110 corresponding to the intersection with the second signal line 114 counted from the left is latched.
Similarly, the binary signal Ds to the dot 110 corresponding to the intersection of the first scanning line 112 counted from the top and the nth signal line 114 counted from the left is latched.

【００７７】これにより、まず、図１０において上から
１本目の走査線１１２との交差に対応するドット１行分
の二値信号Ｄｓが、第１のラッチ回路１４５４により点
順次的にラッチされることになる。なお、データ変換回
路３００は、第１のラッチ回路１４５４によるラッチの
タイミングに合わせて、各ドットの階調データＤ０〜Ｄ
３を二値信号Ｄｓに変換して出力することはいうまでも
ない。As a result, first, the binary signal Ds for one row of dots corresponding to the intersection with the first scanning line 112 from the top in FIG. 10 is latched dot-sequentially by the first latch circuit 1454. Will be. The data conversion circuit 300 adjusts the gradation data D0 to D0 of each dot in accordance with the timing of the latch by the first latch circuit 1454.
Needless to say, 3 is converted into a binary signal Ds and output.

【００７８】次に、クロック信号ＣＬＹが立ち下がっ
て、走査信号Ｇ1が出力されると、図１０において上か
ら数えて１本目の走査線１１２が選択される結果、当該
走査線１１２との交差に対応するドット１１０のトラン
ジスタ１１６がすべてオンとなる。一方、当該クロック
信号ＣＬＹの立ち下がりによってラッチパルスＬＰが出
力される。そして、このラッチパルスＬＰの立ち下がり
タイミングにおいて、第２のラッチ回路１４５６は、第
１のラッチ回路１４５４によって点順次的にラッチされ
た二値信号Ｄｓを、電位選択回路１４５８を介して、対
応する信号線１１４の各々にデータ信号ｄ1, ｄ2, ｄ3,
…,ｄnとして一斉に供給する。このため、上から数え
て１行目のドット１１０においては、データ信号ｄ1,
ｄ2, ｄ3,…,ｄnの書込が同時に行われることとなる。Next, when the clock signal CLY falls and the scanning signal G1 is output, the first scanning line 112 counted from the top in FIG. All the transistors 116 of the corresponding dot 110 are turned on. On the other hand, the falling edge of the clock signal CLY outputs the latch pulse LP. Then, at the falling timing of the latch pulse LP, the second latch circuit 1456 responds to the binary signal Ds, which is point-sequentially latched by the first latch circuit 1454, via the potential selection circuit 1458. The data signals d1, d2, d3,
..., dn are supplied all at once. Therefore, in the dot 110 of the first row counted from the top, the data signal d1,
Writing of d2, d3,..., dn is performed simultaneously.

【００７９】この書込と並行して、図１０において上か
ら２本目の走査線１１２との交差に対応するドット１行
分の二値信号Ｄｓが、第１のラッチ回路１４５４により
点順次的にラッチされる。そして、以降同様な動作が、
ｍ本目の走査線１１２に対応する走査信号Ｇｍが出力さ
れるまで繰り返される。すなわち、ある走査信号Ｇｉ
（ｉは、１≦ｉ≦ｍを満たす整数）が出力される１水平
走査期間（１Ｈ）においては、ｉ本目の走査線１１２に
対応するドット１１０の１行分に対するデータ信号ｄ1,
ｄ2, ｄ3, …,ｄnの書込と、（ｉ＋１）本目の走査線
１１２に対応するドット１１０の１行分に対する二値信
号Ｄｓの点順次的なラッチとが並行して行われることに
なる。なお、ドット１１０に書き込まれたデータ信号
は、次のサブフィールドＳf2における書込まで保持され
る。In parallel with this writing, a binary signal Ds for one row of dots corresponding to the intersection with the second scanning line 112 from the top in FIG. Latched. And the same operation after that,
This is repeated until the scanning signal Gm corresponding to the m-th scanning line 112 is output. That is, a certain scanning signal Gi
In one horizontal scanning period (1H) in which (i is an integer satisfying 1 ≦ i ≦ m), the data signal d 1 for one row of the dots 110 corresponding to the i-th scanning line 112 is provided.
, dn and dot-sequential latching of the binary signal Ds for one row of the dots 110 corresponding to the (i + 1) -th scanning line 112 are performed in parallel. . Note that the data signal written to the dot 110 is held until writing in the next subfield Sf2.

【００８０】以下同様な動作が、サブフィールドの開始
を規定するスタートパルスＤＹが供給される毎に繰り返
される。但し、サブフィールドＳＦ２においては、二値
信号Ｄｓのレベルは常にＨレベルである。さらに、１フ
レーム経過後、交流化信号ＦＲがＨレベルになった場合
においても、各サブフィールドにおいて同様な動作が繰
り返される。The same operation is repeated every time a start pulse DY defining the start of a subfield is supplied. However, in the subfield SF2, the level of the binary signal Ds is always at the H level. Further, even after the lapse of one frame, the same operation is repeated in each subfield even when AC signal FR attains H level.

【００８１】３．９．実施形態の効果 以上のように、本実施形態によれば、サブフィールド方
式とＦＲＣ方式とを併用したことにより、１フレーム内
におけるサブフィールド数を少なくしたとしても、高い
階調数を確保することができる。すなわち、同一の階調
数を有する（ＦＲＣ方式を併用しない）サブフィールド
方式と比較すると、１フレーム内においてドット電極に
書き込む回数を減少させることができるから、消費電力
を抑えることが可能になる。3.9. As described above, according to the present embodiment, by using both the subfield method and the FRC method, it is possible to secure a high gradation number even if the number of subfields in one frame is reduced. Can be. That is, as compared with the subfield method having the same number of gradations (not using the FRC method), the number of times of writing to the dot electrode in one frame can be reduced, so that the power consumption can be suppressed.

【００８２】また、本実施形態によれば、「背景技術」
において説明したアナログ・アクティブマトリクス型の
ＦＲＣ方式と比べた場合には、フリッカを抑制できると
いう効果がある。その理由を以下説明する。仮に、図１
７，図１８に示す制御パターン内の数字を「電圧レベ
ル」に読み替えると、これらの図はアナログ・アクティ
ブマトリクス型ＦＲＣ方式の制御パターンとしてそのま
ま用いることができる。しかし、かかるアナログ・アク
ティブマトリクス型ＦＲＣ方式においては、液晶層に印
加される電圧レベルの変動周期がきわめて長くなる場合
（例えば４フレーム）があり、フリッカが目立つような
問題が生じる。According to the present embodiment, the "background art"
As compared with the analog active matrix type FRC method described in the above section, there is an effect that flicker can be suppressed. The reason will be described below. Figure 1
7. If the numbers in the control patterns shown in FIG. 18 are read as "voltage level", these figures can be used as they are as control patterns of the analog active matrix type FRC system. However, in such an analog active matrix type FRC system, the fluctuation cycle of the voltage level applied to the liquid crystal layer may be extremely long (for example, 4 frames), and a problem that flicker is conspicuous occurs.

【００８３】これに対して、本実施形態によれば、各フ
レームにおいて与えられる部分階調に拘らず、液晶層に
印加される電圧レベルの変動がきわめて頻繁に（サブフ
ィールド毎に）生じる。このため、フリッカが目立ちに
くくなり、高品位な画像表示が可能になるのである。On the other hand, according to the present embodiment, the voltage level applied to the liquid crystal layer fluctuates very frequently (for each subfield) regardless of the partial gradation given in each frame. For this reason, flicker becomes less noticeable, and high-quality image display becomes possible.

【００８４】４．電子機器 ４．１．＜一般的構成＞ 次に、上述した第１および第２実施形態のカラー表示装
置および第３実施形態の電気光学装置を携帯型電子機器
に適用する場合について説明する。この場合、電子機器
は、図１９に示されるように、主に、表示情報出力源１
０００、表示情報処理回路１００２、駆動回路１００
４、電気光学装置１００（または９０）、クロック発生
回路１００８並びに電源回路１０１０を備えて構成され
る。このうち、表示情報出力源１０００は、ＲＯＭ（Re
ad Only Memory）、ＲＡＭ（RandomAccess Memory）な
どのメモリや、光ディスク装置などのストレージユニッ
ト、画像信号を同調して出力する同調回路等を含み、ク
ロック発生回路１００８からのクロック信号に基づい
て、所定フォーマットの画像信号などの表示情報を表示
情報処理回路１００２に出力するものである。4. Electronic equipment 4.1. <General Configuration> Next, a case where the above-described color display devices of the first and second embodiments and the electro-optical device of the third embodiment are applied to a portable electronic device will be described. In this case, as shown in FIG. 19, the electronic device mainly includes the display information output source 1.
000, display information processing circuit 1002, drive circuit 100
4. It includes an electro-optical device 100 (or 90), a clock generation circuit 1008, and a power supply circuit 1010. The display information output source 1000 is a ROM (Re
ad Only Memory), a memory such as a RAM (Random Access Memory), a storage unit such as an optical disk device, a tuning circuit for tuning and outputting an image signal, and the like. A predetermined format based on a clock signal from a clock generation circuit 1008 The display information such as the image signal is output to the display information processing circuit 1002.

【００８５】また、表示情報処理回路１００２は、増幅
・極性反転回路、ローテーション回路、ガンマ補正回
路、クランプ回路等の周知の各種処理回路などを含み、
クロック信号に基づいて入力された表示情報からデジタ
ル信号を順次生成し、クロック信号ＣＬＫなどのタイミ
ング信号や制御信号とともに駆動回路１００４に出力す
るものである。さらに、駆動回路１００４は、上述した
走査電極駆動回路１２０や、信号電極駆動回路１４０な
どに相当し、さらに、製造過程において検査に用いる検
査回路などを含んだものである。電源回路１０１０は、
各回路に所定の電源を供給するものであり、ここでは、
上述した電源回路１９０も含む概念のものである。The display information processing circuit 1002 includes various known processing circuits such as an amplification / polarity inversion circuit, a rotation circuit, a gamma correction circuit, and a clamp circuit.
A digital signal is sequentially generated from display information input based on a clock signal, and is output to the drive circuit 1004 together with a timing signal such as a clock signal CLK and a control signal. Further, the drive circuit 1004 corresponds to the above-described scan electrode drive circuit 120, signal electrode drive circuit 140, and the like, and further includes an inspection circuit used for inspection in a manufacturing process. The power supply circuit 1010
A predetermined power is supplied to each circuit.
This is a concept including the power supply circuit 190 described above.

【００８６】４．２．＜モバイル型コンピュータ＞ 次に、上記電気光学装置を、モバイル型のパーソナルコ
ンピュータに適用した例について説明する。図２０(b)
は、このパーソナルコンピュータの構成を示す正面図で
ある。図において、モバイル型コンピュータ５２００
は、キーボード５２０２を備えた本体部５２０４と、表
示ユニット５２０６とから構成されている。この表示ユ
ニット５２０６は、先に述べた電気光学装置１００（ま
たは９０）の後方にバックライトを付加することにより
構成されている。4.2. <Mobile Computer> Next, an example in which the electro-optical device is applied to a mobile personal computer will be described. Fig. 20 (b)
FIG. 1 is a front view showing the configuration of this personal computer. In the figure, a mobile computer 5200
Is composed of a main body 5204 having a keyboard 5202 and a display unit 5206. The display unit 5206 is configured by adding a backlight to the back of the electro-optical device 100 (or 90) described above.

【００８７】４．３．＜携帯電話器＞ さらに、上記電気光学装置を、携帯電話器に適用した例
について説明する。図２０(c)は、この携帯電話器の構
成を示す斜視図である。図において、携帯電話器５３０
０は、複数の操作ボタン５３０２のほか、受話口５３０
４、送話口５３０６とともに、電気光学装置１００（ま
たは９０）を備えるものである。この電気光学装置１０
０にも、必要に応じてその後方にバックライトが設けら
れる。4.3. <Cellular Phone> Further, an example in which the electro-optical device is applied to a cellular phone will be described. FIG. 20 (c) is a perspective view showing the configuration of the mobile phone. In the figure, a mobile phone 530 is shown.
0 indicates a plurality of operation buttons 5302 and an earpiece 530
4. An electro-optical device 100 (or 90) is provided together with the mouthpiece 5306. This electro-optical device 10
A backlight is also provided at the rear of 0 as necessary.

【００８８】４．４．＜プロジェクタ＞ まず、第３実施形態の電気光学装置９０は、投射型表示
装置のライトバルブとして用いても好適である。そこ
で、この電気光学装置を用いた投射型表示装置であるプ
ロジェクタ５４００について説明する。図２０(a)は、
投射型表示装置の要部を示す概略構成図である。図中、
５４３１は光源、５４４２，５４４４はダイクロイック
ミラー、５４４３，５４４８，５４４９は反射ミラー、
５４４５は入射レンズ、５４４６はリレーレンズ、５４
４７は出射レンズ、９０Ｒ，９０Ｇ，９０Ｂは上記電気
光学装置による液晶光変調装置、５４５１はクロスダイ
クロイックプリズム、５４３７は投射レンズを示す。光
源５４３１はメタルハライド等のランプ５４４０とラン
プの光を反射するリフレクタ５４４１とからなる。青色
光・緑色光反射のダイクロイックミラー５４４２は、光
源５４３１からの光束のうちの赤色光を透過させるとと
もに、青色光と緑色光とを反射する。透過した赤色光は
反射ミラー５４４３で反射されて、赤色光用液晶光変調
装置９０Ｒに入射される。一方、ダイクロイックミラー
５４４２で反射された色光のうち緑色光は緑色光反射の
ダイクロイックミラー５４４４によって反射され、緑色
光用液晶光変調装置９０Ｇに入射される。4.4. <Projector> First, the electro-optical device 90 of the third embodiment is also suitably used as a light valve of a projection display device. Therefore, a projector 5400, which is a projection display device using the electro-optical device, will be described. FIG. 20 (a)
FIG. 2 is a schematic configuration diagram illustrating a main part of a projection display device. In the figure,
5431 is a light source, 5442 and 5444 are dichroic mirrors, 5443, 5448 and 5449 are reflection mirrors,
5445 is an incident lens, 5446 is a relay lens, 54
Reference numeral 47 denotes an exit lens, 90R, 90G, and 90B denote liquid crystal light modulators using the electro-optical device, 5451 denotes a cross dichroic prism, and 5437 denotes a projection lens. The light source 5431 includes a lamp 5440 such as a metal halide and a reflector 5441 that reflects light from the lamp. The dichroic mirror 5442 that reflects blue light and green light transmits red light of the light flux from the light source 5431 and reflects blue light and green light. The transmitted red light is reflected by the reflection mirror 5443 and is incident on the liquid crystal light modulator for red light 90R. On the other hand, green light of the color light reflected by the dichroic mirror 5442 is reflected by the dichroic mirror 5444 that reflects green light, and is incident on the liquid crystal light modulator for green light 90G.

【００８９】一方、青色光は第２のダイクロイックミラ
ー５４４４も透過する。青色光に対しては、長い光路に
よる光損失を防ぐため、入射レンズ５４４５、リレーレ
ンズ５４４６、出射レンズ５４４７を含むリレーレンズ
系からなる導光手段が設けられ、これを介して青色光が
青色光用液晶光変調装置９０Ｂに入射される。各光変調
装置により変調された３つの色光はクロスダイクロイッ
クプリズム５４５１に入射する。このプリズムは４つの
直角プリズムが貼り合わされ、その内面に赤光を反射す
る誘電体多層膜と青光を反射する誘電体多層膜とが十字
状に形成されている。これらの誘電体多層膜によって３
つの色光が合成されて、カラー画像を表す光が形成され
る。合成された光は、投射光学系である投射レンズ５４
３７によってスクリーン５４５２上に投射され、画像が
拡大されて表示される。On the other hand, the blue light also passes through the second dichroic mirror 5444. For blue light, in order to prevent light loss due to a long optical path, a light guide means including a relay lens system including an entrance lens 5445, a relay lens 5446, and an exit lens 5447 is provided. To the liquid crystal light modulator for use 90B. The three color lights modulated by the respective light modulators enter the cross dichroic prism 5451. This prism is formed by bonding four right-angle prisms, and a dielectric multilayer film that reflects red light and a dielectric multilayer film that reflects blue light are formed in a cross shape on the inner surface. With these dielectric multilayer films, 3
The two color lights are combined to form light representing a color image. The synthesized light is transmitted to a projection lens 54 as a projection optical system.
37, the image is projected on a screen 5452, and the image is enlarged and displayed.

【００９０】４．５．＜その他＞ 電子機器としては、以上説明した他にも、液晶テレビ
や、ビューファインダ型、モニタ直視型のビデオテープ
レコーダ、カーナビゲーション装置、ページャ、電子手
帳、電卓、ワードプロセッサ、ワークステーション、テ
レビ電話、ＰＯＳ端末、タッチパネルを備えた機器等な
どが挙げられる。そして、これらの各種電子機器に対し
て、上述した電気光学装置が適用可能なのは言うまでも
ない。4.5. <Others> In addition to the electronic devices described above, in addition to those described above, LCD televisions, viewfinders, video tape recorders of the direct-view monitor type, car navigation devices, pagers, electronic notebooks, calculators, word processors, workstations, video phones, Examples include a POS terminal, a device equipped with a touch panel, and the like. It goes without saying that the above-described electro-optical device can be applied to these various electronic devices.

【００９１】５．変形例 本発明は上述した実施形態に限定されるものではなく、
例えば以下のように種々の変形が可能である。5. Modifications The present invention is not limited to the embodiments described above,
For example, various modifications are possible as follows.

【００９２】（１）上記各実施形態はカラー表示装置に
本発明を適用した例を説明したが、本発明はカラー表示
装置に限定されるものではなく、モノクロ表示装置に適
用してもよいことは言うまでもない。(1) In each of the above embodiments, an example in which the present invention is applied to a color display device has been described. However, the present invention is not limited to a color display device, and may be applied to a monochrome display device. Needless to say.

【００９３】（２）また、上述した第１および第２実施
形態にあっては、同時駆動する走査電極の数を「４」と
したが、本発明はこれに限られず、「１」以上の整数で
あれば良い。すなわち、同時に複数本の走査電極を選択
する構成としても良いし、１本ずつ順番に選択する構成
としても良い。いずれにしても、実施形態で述べた技術
を用いて、階調パターンを同時駆動する選択電極数に対
応させれば、フリッカや、クロストークなどの発生を防
止した高品位な表示が可能となる。(2) In the above-described first and second embodiments, the number of simultaneously driven scanning electrodes is set to “4”. However, the present invention is not limited to this, and the present invention is not limited to this. Any integer is acceptable. That is, a configuration in which a plurality of scanning electrodes are selected at the same time or a configuration in which one scanning electrode is sequentially selected may be used. In any case, by using the technology described in the embodiment and making the gradation pattern correspond to the number of selected electrodes that are simultaneously driven, high-quality display can be achieved in which occurrence of flicker, crosstalk, and the like is prevented. .

【００９４】（３）また、上述した実施形態にあって
は、色の３原色としてＲ（赤）、Ｇ（緑）、Ｂ（青）を
用いることを前提として説明したが、補色のＣ（シア
ン）、Ｍ（マゼンダ）、Ｙ（イエロー）の３色を用いて
も構わない。(3) In the above embodiment, the description has been made on the assumption that R (red), G (green), and B (blue) are used as the three primary colors. Three colors of cyan (C), M (magenta), and Y (yellow) may be used.

【００９５】（４）上記第３実施形態においては、ドッ
トが常時オンになるオン区間はサブフィールドＳＦ１と
して１フレーム期間内に１回設けているが、複数回に分
割して設けてもよい。また、オン区間だけでなく、ドッ
トが常にオフになるオフ区間を併せて設けても良い。こ
のようにオン区間とオフ区間を両方設けることにより、
１フレーム期間の長さを固定したままでオン区間の長さ
を調整することができるようになる。(4) In the third embodiment, the ON section in which the dots are always on is provided once in one frame period as the subfield SF1, but may be provided in a plurality of times. Further, not only the ON section but also an OFF section in which dots are always turned off may be provided. By providing both the ON section and the OFF section in this way,
The length of the ON section can be adjusted while the length of one frame period is fixed.

【００９６】（５）上記第３実施形態において対向電極
１０８に印加する駆動信号ＬＣＯＭは零電位であった
が、各ドットに印加される電圧はトランジスタ１１６の
特性、蓄積容量１１９や液晶の容量等によって、電圧が
シフトする場合がある。この様な場合には、対向電極１
０８に印加する駆動信号ＬＣＯＭのレベルを電圧のシフ
ト量に応じてずらしてもよい。(5) Although the drive signal LCOM applied to the counter electrode 108 in the third embodiment has a zero potential, the voltage applied to each dot depends on the characteristics of the transistor 116, the storage capacity 119, the capacity of the liquid crystal, and the like. May shift the voltage. In such a case, the counter electrode 1
08 may be shifted in accordance with the amount of voltage shift.

【００９７】（６）また、上記第３実施形態において
は、電気光学装置を構成する素子基板１０１をガラスや
石英などの非晶質基板とし、ここに半導体簿膜を堆積し
てＴＦＴを形成して透過型としたが、本発明は、これに
限られない。例えば、素子基板１０１か対向基板１０２
に反射層を設けて反射型としたり、素子基板１０１を不
透明な半導体基板によって構成し、ドット電極１１８を
アルミニウムなどの反射性金属から形成し、対向基板１
０２をガラスなどから構成すると、電気光学装置９０を
反射型として用いることができる。(6) In the third embodiment, the element substrate 101 constituting the electro-optical device is an amorphous substrate such as glass or quartz, and a semiconductor thin film is deposited thereon to form a TFT. However, the present invention is not limited to this. For example, the element substrate 101 or the counter substrate 102
The element substrate 101 is formed of an opaque semiconductor substrate, and the dot electrode 118 is formed of a reflective metal such as aluminum.
When 02 is made of glass or the like, the electro-optical device 90 can be used as a reflection type.

【００９８】（７）さらに、上記各実施形態は本発明を
液晶を用いた電気光学装置に適用した例を説明したが、
他の電気光学装置、特に、オンまたはオフの２値的な表
示を行うドットを用いて、階調表示を行う電気光学装置
のすべてに適用可能である。このような電気光学装置と
してはエレクトロルミネッセンス装置やプラズマディス
プレイなどが考えられる。特に有機エレクトロルミネッ
センス装置の場合は、液晶のような交流駆動をする必要
が無く、極性反転をしなくて良い。(7) In each of the above embodiments, examples in which the present invention is applied to an electro-optical device using a liquid crystal have been described.
The present invention can be applied to other electro-optical devices, in particular, all electro-optical devices that perform gradation display by using dots that perform binary display of on or off. As such an electro-optical device, an electroluminescent device, a plasma display, or the like can be considered. In particular, in the case of an organic electroluminescence device, there is no need to perform AC driving like liquid crystal, and it is not necessary to perform polarity inversion.

【００９９】（８）上記第３実施形態においては、走査
信号Ｇ1, Ｇ2, Ｇ3, … ,Ｇmを順次排他的に出力するこ
とによって走査線１１２を上から順に選択する例を挙げ
たが、走査線１１２の選択順序はこれに限定されるもの
ではなく、例えば走査信号を「Ｇ1, Ｇ11, Ｇ21, … ,
Ｇ2, Ｇ12, Ｇ22, … ,Ｇ3, Ｇ13, Ｇ23, … 」の如
く、複数ライン毎に飛ばしながら出力し、１サブフィー
ルド内で全ラインの走査線１１２を選択するようにして
もよい。(8) In the third embodiment, an example was given in which the scanning lines 112 are selected in order from the top by sequentially and exclusively outputting the scanning signals G1, G2, G3,..., Gm. The selection order of the line 112 is not limited to this, and for example, the scanning signal may be “G1, G11, G21,.
G2, G12, G22,..., G3, G13, G23,... ", And outputs the data while skipping every plural lines, and selects all the scanning lines 112 within one subfield.

【０１００】[0100]

【発明の効果】以上説明したように本発明によれば、Ｆ
ＲＣ方式による階調表示を行う電気光学装置において、
特定の階調レベルで表示品位が低下することを防止する
ことが可能となる。As described above, according to the present invention, F
In an electro-optical device that performs gradation display by the RC method,
It is possible to prevent the display quality from being lowered at a specific gradation level.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 本発明の第１および第２実施形態に係る液
晶表示装置の電気的構成を示すブロック図である。FIG. 1 is a block diagram illustrating an electrical configuration of a liquid crystal display device according to first and second embodiments of the present invention.

【図２】 同液晶表示装置における走査電極駆動回路
１２０の構成を示すブロック図である。FIG. 2 is a block diagram showing a configuration of a scan electrode drive circuit 120 in the same liquid crystal display device.

【図３】 同走査電極駆動回路による走査電圧波形と
信号電圧波形を示すタイミングチャートである。FIG. 3 is a timing chart showing a scanning voltage waveform and a signal voltage waveform by the scanning electrode driving circuit.

【図４】 同液晶表示装置における信号電極駆動回路
の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a signal electrode drive circuit in the liquid crystal display device.

【図５】 第１実施形態におけるオンオフ制御パター
ンを示す図である。FIG. 5 is a diagram showing an on / off control pattern in the first embodiment.

【図６】 第２実施形態におけるオンオフ制御パター
ンを示す図である。FIG. 6 is a diagram illustrating an on / off control pattern according to a second embodiment.

【図７】 第２実施形態におけるオンオフ制御パター
ンを示す図である。FIG. 7 is a diagram illustrating an on / off control pattern according to a second embodiment.

【図８】 第２実施形態におけるオンオフ制御パター
ンを示す図である。FIG. 8 is a diagram showing an on / off control pattern in the second embodiment.

【図９】 第２実施形態においてＧ色のみを単独で表
示する際のオンオフ制御パターンを示す図である。FIG. 9 is a diagram illustrating an on / off control pattern when only the G color is displayed alone in the second embodiment.

【図１０】 第３実施形態の電気光学装置の電気的構成
を示すブロック図である。FIG. 10 is a block diagram illustrating an electrical configuration of an electro-optical device according to a third embodiment.

【図１１】 第３実施形態における画素の構成例を示す
図である。FIG. 11 is a diagram illustrating a configuration example of a pixel according to a third embodiment.

【図１２】 第３実施形態におけるデータ変換回路３０
０のブロック図である。FIG. 12 shows a data conversion circuit 30 according to the third embodiment.
0 is a block diagram of FIG.

【図１３】 第３実施形態における信号線駆動回路１４
５のブロック図である。FIG. 13 shows a signal line drive circuit 14 according to the third embodiment.
It is a block diagram of No. 5.

【図１４】 第３実施形態における一時的階調とドット
電極１１８への印加波形との関係を示す図である。FIG. 14 is a diagram illustrating a relationship between a temporary gradation and a waveform applied to a dot electrode 118 according to the third embodiment.

【図１５】 第３実施形態における電気光学装置の構造
図である。FIG. 15 is a structural diagram of an electro-optical device according to a third embodiment.

【図１６】 第３実施形態の電気光学装置のタイミング
チャートである。FIG. 16 is a timing chart of the electro-optical device according to the third embodiment.

【図１７】 第３実施形態における入力階調データに対
する一時的階調の制御パターンを示す図である。FIG. 17 is a diagram showing a control pattern of a temporary gradation with respect to input gradation data in the third embodiment.

【図１８】 第３実施形態における入力階調データに対
する一時的階調の制御パターンを示す図である。FIG. 18 is a diagram showing a control pattern of a temporary gradation with respect to input gradation data in a third embodiment.

【図１９】 第１〜第３実施形態を携帯型電子機器に適
用する場合における基本ブロック図である。FIG. 19 is a basic block diagram when the first to third embodiments are applied to a portable electronic device.

【図２０】 第１〜第３実施形態を各種電子機器に適用
した例を示す図である。FIG. 20 is a diagram illustrating an example in which the first to third embodiments are applied to various electronic devices.

【符号の説明】[Explanation of symbols]

９０，１００……電気光学装置 ９０Ｒ，９０Ｇ，９０Ｂ……液晶光変調装置 １０１……素子基板 １０１ａ……表示領域 １０２……対向基板 １０４……シール材 １０５……液晶 １０６……遮光膜 １０７……領域 １０８……対向電極 １１０……ドット １１２……走査線 １１４……信号線 １１６……トランジスタ １１８……ドット電極 １１９……蓄積容量 １２０……走査電極駆動回路 １３０……走査線駆動回路 １４０……信号電極駆動回路 １４５……信号線駆動回路 １５０……発振回路 １８０……制御回路 １９０……電源回路 ２００……タイミング信号生成回路 ３００……データ変換回路 ３１０……書込みアドレス制御部 ３１２……デコーダ ３２１，３２３，３２４……メモリブロック ３３０……表示アドレス制御部 ３３２……オア回路 １０００……表示情報出力源 １００２……表示情報処理回路 １００４……駆動回路 １００８……クロック発生回路 １０１０……電源回路 １４０２……アドレス制御回路 １４０４……表示メモリ １４０６……階調データ変換回路 １４０６ａ……変換テーブル １４０８……演算回路 １４０８ａ……デコーダ １４１０……レベルシフタ １４１２……セレクタ １４５２……Ｘシフトレジスタ １４５４……第１のラッチ回路 １４５６……第２のラッチ回路 １４５８……電位選択回路 ５２００……モバイル型コンピュータ ５２０２……キーボード ５２０４……本体部 ５２０６……表示ユニット ５３００……携帯電話器 ５３０２……操作ボタン ５３０４……受話口 ５３０６……送話口 ５４３１……光源 ５４３７……投射レンズ ５４４０……ランプ ５４４１……リフレクタ ５４４２，５４４４……ダイクロイックミラー ５４４３，５４４８，５４４９……反射ミラー ５４４５……入射レンズ ５４４６……リレーレンズ ５４４７……出射レンズ ５４５１……クロスダイクロイックプリズム ５４５２……スクリーン 90, 100 electro-optical devices 90R, 90G, 90B liquid crystal light modulator 101 element substrate 101a display region 102 counter substrate 104 sealing material 105 liquid crystal 106 light-shielding film 107 ... Area 108... Counter electrode 110... Dot 112... Scanning line 114... Signal line 116... Transistor 118. ... Signal electrode drive circuit 145 signal line drive circuit 150 oscillation circuit 180 control circuit 190 power supply circuit 200 timing signal generation circuit 300 data conversion circuit 310 write address control unit 312 ... Decoders 321, 323, 324 ... Memory blocks 330 ... Display address control units 332 ... OR circuit 1000 display information output source 1002 display information processing circuit 1004 drive circuit 1008 clock generation circuit 1010 power supply circuit 1402 address control circuit 1404 display memory 1406 gradation data conversion Circuit 1406a Conversion table 1408 Arithmetic circuit 1408a Decoder 1410 Level shifter 1412 Selector 1452 X shift register 1454 First latch circuit 1456 Second latch circuit 1458 Potential selection Circuit 5200 Mobile computer 5202 Keyboard 5204 Main unit 5206 Display unit 5300 Mobile phone 5302 Operation buttons 5304 Earpiece 5306 Transmitter 5431 Light source 5437 Projection lens 440 ...... lamp 5441 ...... reflector 5442,5444 ...... dichroic mirror 5443,5448,5449 ...... reflecting mirror 5445 ...... entrance lens 5446 ...... relay lens 5447 ...... emission lens 5451 ...... cross dichroic prism 5452 ...... screen

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６４１Ｋ Ｆターム(参考） 2H093 NA16 NA33 NA47 NA55 NC26 NC34 ND06 ND10 ND34 NF05 NF13 NG02 5C006 AA12 AA14 AA17 AC24 AF44 BB12 BB15 BF03 BF04 FA23 5C080 AA10 BB05 DD06 EE29 FF10 FF11 JJ01 JJ02 JJ04 JJ06 KK07 KK43 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. ⁷ Identification symbol FI Theme coat ゛ (Reference) G09G 3/20 G09G 3/20 641K F term (Reference) 2H093 NA16 NA33 NA47 NA55 NC26 NC34 ND06 ND10 ND34 NF05 NF13 NG13 NG02 5C006 AA12 AA14 AA17 AC24 AF44 BB12 BB15 BF03 BF04 FA23 5C080 AA10 BB05 DD06 EE29 FF10 FF11 JJ01 JJ02 JJ04 JJ06 KK07 KK43

Claims (8)

【特許請求の範囲】[Claims] 【請求項１】 配列された複数のドットのオン、オフ
または一時的階調を入力階調データに対応してフレーム
毎に制御して階調表示を行う電気光学装置の駆動方法で
あって、 前記複数のドットを複数のグループに分割し、同一入力
階調データに対してこれらグループ毎に異なる制御パタ
ーンを用いてオン、オフまたは一時的階調の制御を行う
ことを特徴とする電気光学装置の駆動方法。1. A driving method for an electro-optical device which performs gradation display by controlling on / off or temporary gradation of a plurality of arranged dots in correspondence with input gradation data for each frame. An electro-optical device, wherein the plurality of dots are divided into a plurality of groups, and ON, OFF, or temporary gradation control is performed on the same input gradation data using a different control pattern for each group. Drive method. 【請求項２】 前記複数のドットは行および列方向に
沿って配列され、行または列方向に隣接する任意の２つ
のグループには、同一入力階調データに対して異なる制
御パターンが用いられることを特徴とする請求項１記載
の電気光学装置の駆動方法。2. The method according to claim 1, wherein the plurality of dots are arranged along a row and a column direction, and different control patterns for the same input gradation data are used in any two groups adjacent in the row or the column direction. The method of driving an electro-optical device according to claim 1, wherein: 【請求項３】 前記各制御パターンは、少なくとも一
部の入力階調データに対応して異なる一時的階調を前記
各グループに与えることを特徴とする請求項１記載の電
気光学装置の駆動方法。3. The method of driving an electro-optical device according to claim 1, wherein each of the control patterns gives a different temporary gradation to each of the groups corresponding to at least a part of the input gradation data. . 【請求項４】 １フレームを複数のサブフィールドに分
割し、マトリクス状に配設された複数のドットを該サブ
フィールド毎にオンまたはオフすることによって階調表
示を行う表示装置の駆動方法であって、 同一入力階調データに対して前記各サブフィールド毎の
オンオフの制御パターンをフレーム毎に切り換えること
を特徴とする電気光学装置の駆動方法。4. A method of driving a display device which divides one frame into a plurality of sub-fields and turns on or off a plurality of dots arranged in a matrix for each of the sub-fields to perform gradation display. A driving method for the electro-optical device, wherein an on / off control pattern for each of the subfields is switched for each frame with respect to the same input gradation data. 【請求項５】 請求項１乃至４の何れかに記載の駆動方
法を実行することを特徴とする電気光学装置の駆動装
置。5. A driving device for an electro-optical device, wherein the driving method according to claim 1 is executed. 【請求項６】 複数のドットを複数の走査線と複数の信
号線との交差に対応して一定の規則性で配列してなり、
前記ドットのオンまたはオフを、階調レベルに対応して
フレーム毎に制御して階調表示を行う電気光学装置であ
って、 前記複数のドットを複数のグループに分割し、同一入力
階調データに対してこれらグループ毎に異なる制御パタ
ーンを用いてオン、オフまたは一時的階調の制御を行う
制御回路を有することを特徴とする電気光学装置。6. A method according to claim 1, wherein a plurality of dots are arranged with a certain regularity corresponding to intersections of a plurality of scanning lines and a plurality of signal lines,
What is claimed is: 1. An electro-optical device which performs gradation display by controlling on or off of the dots for each frame in accordance with a gradation level, wherein the plurality of dots are divided into a plurality of groups, and the same input gradation data An electro-optical device comprising a control circuit for controlling on / off or temporary gradation by using a different control pattern for each group. 【請求項７】 複数の走査線と、複数の信号線と、これ
ら走査線および信号線の各交差に対応して配設されドッ
トを構成するドット電極と、前記ドット電極毎に設けら
れ、当該走査線を介して供給される走査信号によって、
当該信号線と当該ドット電極との導通を制御するスイッ
チング素子とを備えた素子基板と、 前記ドット電極に対して対向配置された対向電極を備え
る対向基板と、 前記素子基板と前記対向基板との問に挟持された電気光
学材料と、 １フレームを分割したサブフィールド毎に前記走査信号
を前記走査線の各々に順次供給する走査線駆動回路と、 階調データを前記各サブフィールド毎のデータに変換す
るデータ変換回路と前記各サブフィールド毎に、同一入
力階調データに対してフレーム毎に制御パターンが異な
るオンまたはオフのデータ信号を、それぞれ当該ドット
に対応する走査線に前記走査信号が供給される期間に、
当該ドットに対応する信号線に供給する信号線駆動回路
とを具備することを特徴とする電気光学装置。7. A plurality of scanning lines, a plurality of signal lines, dot electrodes provided corresponding to respective intersections of the scanning lines and the signal lines to form dots, and provided for each of the dot electrodes. By the scanning signal supplied via the scanning line,
An element substrate including a switching element that controls conduction between the signal line and the dot electrode; an opposing substrate including an opposing electrode disposed to oppose the dot electrode; and an element substrate and the opposing substrate. An electro-optic material interposed therebetween, a scanning line driving circuit for sequentially supplying the scanning signal to each of the scanning lines for each sub-field obtained by dividing one frame, and converting gradation data into data for each of the sub-fields. For each data conversion circuit to be converted and for each of the subfields, an on or off data signal having a different control pattern for each frame with respect to the same input grayscale data is supplied to the scanning line corresponding to the dot. During the period
An electro-optical device comprising: a signal line driving circuit that supplies a signal line corresponding to the dot. 【請求項８】 請求項６または７に記載の電気光学装置
を有することを特徴とする電子機器。8. An electronic apparatus comprising the electro-optical device according to claim 6.