JP2002280893A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JP2002280893A JP2002280893A JP2001081137A JP2001081137A JP2002280893A JP 2002280893 A JP2002280893 A JP 2002280893A JP 2001081137 A JP2001081137 A JP 2001081137A JP 2001081137 A JP2001081137 A JP 2001081137A JP 2002280893 A JP2002280893 A JP 2002280893A
- Authority
- JP
- Japan
- Prior art keywords
- state
- semiconductor device
- power supply
- circuit
- initial state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Logic Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は半導体装置に係り、
特に、複数個の半導体装置を組み合わせて構成される電
気回路システムに使用するのに適用した半導体装置に関
するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device applied to use in an electric circuit system configured by combining a plurality of semiconductor devices.
【０００２】[0002]
【従来の技術】ＯＡ機器、ＡＶ機器、ゲーム機器などの
各種の電子機器には、複数個の半導体装置を組み合わせ
て構成された電気回路システムが内蔵されて使用されて
いる。システムを構成する各半導体装置は、内部論理回
路の他に、隣接する他の半導体装置との信号の授受を行
うための入出力端子などを有する。この入出力端子に
は、外部から信号を入力するための入力端子、信号を外
部に出力するための出力端子、及び入力端子及び出力端
子の両方に使用される端子がある。何れにしても、内部
論理回路からの信号を外部に出力するための出力端子に
は、これに関連して、図４にシンボル図により、図５に
回路図によりそれぞれ示す出力バッファＯＢが設けられ
ている。2. Description of the Related Art Various electronic devices, such as OA devices, AV devices, and game devices, use a built-in electric circuit system configured by combining a plurality of semiconductor devices. Each semiconductor device included in the system has, in addition to the internal logic circuit, input / output terminals for transmitting and receiving signals to and from another adjacent semiconductor device. The input / output terminals include an input terminal for inputting a signal from the outside, an output terminal for outputting a signal to the outside, and a terminal used as both an input terminal and an output terminal. In any case, an output terminal for outputting a signal from the internal logic circuit to the outside is provided with an output buffer OB shown in a symbol diagram in FIG. 4 and a circuit diagram in FIG. ing.
【０００３】図４において、符号Ａは半導体装置の出力
端子を、符号ＯＥＢは半導体装置の図示しない内部論理
回路からの信号である出力許可信号を、符号ＩＮは半導
体装置の内部論理回路からの信号をそれぞれ示す。出力
許可信号ＯＥＢは、その論理レベルが「０」のとき、出
力端子Ａを出力可能状態にし、信号ＩＮの論理レベルを
出力端子Ａに出力できるようにする。In FIG. 4, reference symbol A denotes an output terminal of the semiconductor device, reference symbol OEB denotes an output permission signal which is a signal from an internal logic circuit (not shown) of the semiconductor device, and reference symbol IN denotes a signal from an internal logic circuit of the semiconductor device. Are respectively shown. When the logical level of the output permission signal OEB is "0", the output terminal A is set to an output enable state, and the logical level of the signal IN is output to the output terminal A.
【０００４】図５の回路図では、出力バッファＯＢの最
終出力段とその前段の出力バッファ部とが具体的に示さ
れている。最終出力段は、電圧ＶＣＣ１の電源とアース
間に直列に接続されたＰチャンネルＭＯＳトランジスタ
ＦＥＴ１とＮチャンネルＭＯＳトランジスタＦＥＴ２に
よって構成されている。また、出力バッファ部は、出力
許可信号ＯＥＢによって信号ＩＮの論理レベルを出力端
子Ａに出力できるようにするためのもので、ＮＡＮＤ、
ＮＯＲ、Ｉ（インバータ）によって構成され、論理シン
ボルで図示されている。このような回路は、半導体装置
が単一電源で動作している場合に多く使用されている。[0005] In the circuit diagram of FIG. 5, a final output stage of the output buffer OB and an output buffer unit preceding the final output stage are specifically shown. The final output stage is composed of a P-channel MOS transistor FET1 and an N-channel MOS transistor FET2 connected in series between the power supply of the voltage VCC1 and the ground. The output buffer unit is for enabling the output enable signal OEB to output the logic level of the signal IN to the output terminal A.
It is constituted by NOR, I (inverter), and is illustrated by a logical symbol. Such a circuit is often used when the semiconductor device operates with a single power supply.
【０００５】なお、図５中の各信号は図４中の同一符号
で示したものと同一の意味、機能を有し、出力許可信号
ＯＥＢの論理レベルが「１」のとき、信号ＩＮの論理レ
ベルに関係なく両トランジスタがオフしているが、出力
許可信号ＯＥＢの論理レベルが「０」になると、信号Ｉ
Ｎの論理レベルが「１」のときトランジスタＦＥＴ１
が、信号ＩＮの論理レベルが「０」のときトランジスタ
ＦＥＴ２がそれぞれオンし、出力端子Ａに信号ＩＮの論
理レベルに対応する「１」、「０」をそれぞれ出力す
る。Each signal in FIG. 5 has the same meaning and function as those denoted by the same reference numerals in FIG. 4. When the logic level of the output enable signal OEB is "1", the logic of the signal IN is Both transistors are off regardless of the level, but when the logic level of the output enable signal OEB becomes "0",
When the logic level of N is "1", the transistor FET1
However, when the logic level of the signal IN is "0", the transistor FET2 turns on, and outputs "1" and "0" corresponding to the logic level of the signal IN to the output terminal A, respectively.
【０００６】このような半導体装置では、その出力端子
の状態を定めるにあたり、一般にリセット信号の状態に
よって、論理的に初期化状態を設定していた。In determining the state of the output terminal of such a semiconductor device, the state of the reset signal generally sets the logically initialized state.
【０００７】ところで、近年、半導体装置の微細化に伴
い、複数の電源電圧を供給する必要性が高まってきた。
一般には、外部入出力用電源と、内部論理回路用電源と
の２種類を使用することが多いが、仕様によって、外部
入出力用電源が、２または３種以上の電源を必要とする
場合、或いは内部論理回路用に、２または３種以上の電
源を必要とする場合もある。In recent years, with the miniaturization of semiconductor devices, the necessity of supplying a plurality of power supply voltages has increased.
Generally, two types of power supply are used: an external input / output power supply and an internal logic circuit power supply. However, depending on the specification, when the external input / output power supply requires two or more power supplies, Alternatively, two or more power supplies may be required for the internal logic circuit.
【０００８】図６および図７は、複数のレベルの電源電
圧を、ひとつの半導体装置内へ供給している、多電源で
動作する半導体装置（以下、多電源半導体装置）の出力
端子Ａに関連した出力セルの構成例を示す。本例では、
出力端子側に電圧ＶＣＣ１の電源が、内部論理回路側に
電圧ＶＣＣ２の電源がそれぞれ使用されている。また、
本例では、両者の間の論理レベル「１」に電位差がある
ので、レベルシフタＬ／Ｓを介して、論理「１」を伝播
するようにしている。図６、図７はレベルシフタの挿入
場所の異なる２種類の例を示す。FIGS. 6 and 7 relate to an output terminal A of a semiconductor device operating with multiple power supplies (hereinafter, a multiple power supply semiconductor device) supplying a plurality of levels of power supply voltage into one semiconductor device. An example of the configuration of the output cell is shown. In this example,
The power supply of the voltage VCC1 is used on the output terminal side, and the power supply of the voltage VCC2 is used on the internal logic circuit side. Also,
In this example, since there is a potential difference between the logic level "1" and the logic level "1", the logic "1" is propagated through the level shifter L / S. 6 and 7 show two types of examples in which the level shifter is inserted at different locations.
【０００９】[0009]
【発明が解決しようとする課題】出力端子に関連した回
路として、図６および図７に示した回路を有する多電源
半導体装置のどちらの場合にも、２つの電源を投入する
時に生じる時間差に起因して、出力端子Ａに、電圧ＶＣ
Ｃ１の電圧レベルが出力される可能性がある。In each of the multi-power semiconductor devices having the circuits shown in FIGS. 6 and 7 as circuits related to the output terminal, both circuits are caused by a time difference generated when two power supplies are turned on. Then, the voltage VC is output to the output terminal A.
The voltage level of C1 may be output.
【００１０】図８は、図６および図７の回路において、
外部端子側の電圧ＶＣＣ１の電源に対して、内部論理回
路側の電圧ＶＣＣ２の電源が遅れて投入された場合、外
部出力端子ＡにＶＣＣ１の電位が出力される波形を示し
たものである。この場合、電源を投入する順序を入れ替
えることでも問題を回避できるが、該半導体装置を使用
するシステム側の制約により、電源投入順序を変更でき
ない場合、あるいは、投入順序を任意に制御できない理
由がある場合、図８に示すように、複数の電源が全て安
定するまでの初期状態において、所期の状態である論理
レベル「０」とは異なる論理レベル「１」の状態が出力
端子Ａに発生する可能性がある。FIG. 8 is a circuit diagram of the circuit shown in FIGS.
This shows a waveform in which the potential of VCC1 is output to the external output terminal A when the power of the voltage VCC2 of the internal logic circuit is turned on with a delay with respect to the power of the voltage VCC1 of the external terminal. In this case, the problem can also be avoided by changing the order of turning on the power, but there are reasons why the order of turning on the power cannot be changed or the order of turning on cannot be arbitrarily controlled due to restrictions on the system side using the semiconductor device. In this case, as shown in FIG. 8, in the initial state until all of the plurality of power supplies are stabilized, a state of a logic level “1” different from the expected state of the logic level “0” occurs at the output terminal A. there is a possibility.
【００１１】要するに、単一電源の半導体装置の場合、
リセット信号により、出力端子を初期化することは容易
に実現できているが、複数電源の半導体装置の場合、電
源の投入順序まで考慮した入出力端子状態の初期化方式
について、知られている方式はなかった。In short, in the case of a single power supply semiconductor device,
It is easy to initialize the output terminal by the reset signal, but in the case of a semiconductor device having a plurality of power supplies, a known method of initializing the input / output terminal state taking into account the power-on sequence. There was no.
【００１２】加えて、異なる電源系を同時に電源投入し
た場合に生じる電源立ち上がりの時間差によっても、想
定した以外の状態が半導体装置内部に起こり、該半導体
装置の初期状態に障害を及ぼす可能性が生じる。このよ
うな障害が半導体装置内部に生じると、初期状態におい
て、出力端子に想定した状態すなわち所期の状態が設定
できなくなり、システム基板上で隣接する半導体装置の
外部端子の状態によっては、隣接する半導体装置との間
に想定外の電流が流れ、隣接する半導体装置の初期状態
に悪影響を及ぼし、引いては、システムの初期状態の設
定を容易にできなくする可能性が生じる。In addition, a state other than the expected state occurs in the semiconductor device due to a power supply rise time difference generated when different power supply systems are simultaneously turned on, which may cause a failure in the initial state of the semiconductor device. . When such a fault occurs inside the semiconductor device, in the initial state, the expected state, that is, the expected state, cannot be set for the output terminal, and depending on the state of the external terminal of the adjacent semiconductor device on the system board, the adjacent terminal may not be set. An unexpected current flows between the semiconductor device and the semiconductor device, which has an adverse effect on the initial state of the adjacent semiconductor device. As a result, the initial state of the system may not be easily set.
【００１３】よって本発明は、複数電源が供給される半
導体装置において、初期状態を容易に設定することが可
能となり、隣接する半導体装置の初期状態への悪影響を
最低限に抑え、システムの初期状態の設定を容易にする
ことのできる半導体装置を提供することを第１の課題と
している。Therefore, the present invention makes it possible to easily set the initial state in a semiconductor device to which a plurality of power supplies are supplied, to minimize the adverse effect on the initial state of an adjacent semiconductor device, and to reduce the initial state of the system. It is a first object of the present invention to provide a semiconductor device capable of easily setting the above.
【００１４】本発明はまた、上記第１の課題に加えて、
異なる電源系を同時に電源投入した場合に生じる電源立
ち上がりの時間差に依存せず、出力端子を想定した状態
に設定し、システム基板上で隣接する半導体装置の初期
状態に障害を及ぼす可能性を取り除くことのできる半導
体装置を提供することを第２の課題としている。The present invention also provides, in addition to the first object,
To set the output terminal to the assumed state without depending on the time difference of the power supply rise that occurs when different power supply systems are turned on at the same time, and to eliminate the possibility that the initial state of the adjacent semiconductor device on the system board may be damaged. It is a second object to provide a semiconductor device which can be manufactured.
【００１５】本発明はさらに、上記第２の課題に加え
て、出力端子の初期状態をハイインピーダンス状態に確
定することで、隣接する半導体装置の外部端子状態に依
存せず、想定外の貫通電流の発生を抑制することがで
き、システムの初期状態の設定を容易にすることのでき
る半導体装置を提供することを第３の課題としている。According to the present invention, in addition to the above-mentioned second problem, by setting the initial state of the output terminal to a high impedance state, an unexpected through current can be obtained without depending on the external terminal state of an adjacent semiconductor device. It is a third object of the present invention to provide a semiconductor device which can suppress the occurrence of the problem and can easily set the initial state of the system.
【００１６】[0016]
【課題を解決するための手段】上記第１の課題を解決す
るためなされた請求項１記載の発明は、複数の電源から
の電源供給を受けて多電源で動作する半導体装置におい
て、少なくとも前記複数の電源が全て安定するまでの初
期状態での論理レベルが、少なくとも前記複数の電源が
全て安定した後の通常動作状態での論理レベルと異なっ
ている入力信号を入力し、前記複数の電源のうち最も早
く安定する電源にて動作する回路にて、少なくとも該回
路の前記初期状態での状態を所期の状態に設定するため
に利用するようにしたことを特徴とする半導体装置に存
する。According to a first aspect of the present invention, there is provided a semiconductor device which operates with multiple power supplies by receiving power supply from a plurality of power supplies. A logic level in an initial state until all power supplies are stabilized is different from a logic level in a normal operation state after at least the plurality of power supplies are stabilized. In a semiconductor device, a circuit that operates with a power supply that stabilizes fastest is used to set at least the initial state of the circuit to a desired state.
【００１７】上述した請求項１記載の構成によれば、少
なくとも初期状態と通常動作状態との間で論理レベルの
異なっている入力信号の初期状態での論理レベルを、複
数の電源のうち最も早く安定する電源にて動作する回路
にて利用し、少なくとも該回路の初期状態での状態を所
期の状態に設定しているので、最も早く安定する電源に
て動作する回路が他の電源が安定していないことによっ
て半導体装置の初期状態に障害を及ぼす可能性を防ぐこ
とができる。According to the configuration of the first aspect, the logic level of the input signal having a different logic level between the initial state and the normal operation state in the initial state is set to be the earliest of the plurality of power supplies. It is used in a circuit that operates with a stable power supply, and at least the initial state of the circuit is set to the expected state. Failure to do so can prevent the possibility of causing a failure in the initial state of the semiconductor device.
【００１８】上記第２の課題を解決するためなされた請
求項２記載の発明は、請求項１の半導体装置において、
最も早く安定する電源にて動作する前記回路が信号を外
部に出力するための出力端子に関連した回路であり、前
記入力信号を、最も早く安定する電源と同一の電源で動
作する論理回路を経由して、前記出力端子に関連した回
路を構成する出力セルへ伝搬させ、前記初期状態での前
記出力端子の状態を所期の状態に確定させるようにした
ことを特徴とする半導体装置に存する。According to a second aspect of the present invention to solve the second problem, the semiconductor device according to the first aspect is
A circuit associated with an output terminal for outputting a signal to the outside, the circuit operating with a power supply that stabilizes the earliest, and transmitting the input signal through a logic circuit operating with the same power supply as the power supply that stabilizes the earliest Then, the state is propagated to output cells constituting a circuit associated with the output terminal, and the state of the output terminal in the initial state is determined to a desired state.
【００１９】上述した請求項２記載の構成によれば、初
期状態と通常動作状態との間で明確に論理レベルの異な
る状態を示す入力信号を、最も早く安定する電源と同一
の電源で動作する論理回路を経由して、出力端子に関連
した回路を構成する出力セルへ伝搬させ、初期状態での
出力端子の状態を所期の状態に確定させているので、異
なる電源系を同時に電源投入した場合に生じる、電源立
ち上がりの時間差に依存せず、出力端子を想定した所期
の状態に設定することができる。According to the above configuration, an input signal indicating a state in which the logic level is clearly different between the initial state and the normal operation state is operated by the same power supply as the power supply that is stabilized most quickly. Propagated to the output cell that constitutes the circuit related to the output terminal via the logic circuit, and the state of the output terminal in the initial state is fixed to the expected state, so different power supply systems were simultaneously turned on. The output terminal can be set to the expected state without depending on the time difference between the rises of the power supply that occurs in the case.
【００２０】上記第３の課題を解決するためなされた請
求項３記載の発明は、請求項２の半導体装置において、
前記出力端子の状態をハイインピーダンス状態に確定さ
せるようにしたことを特徴とする半導体装置に存する。According to a third aspect of the present invention, there is provided a semiconductor device according to the second aspect,
A semiconductor device characterized in that the state of the output terminal is determined to be a high impedance state.
【００２１】上述した請求項３記載の構成によれば、出
力端子の初期状態での状態をハイインピーダンス状態に
確定させているので、想定した以外の状態が半導体装置
内部に起こって出力端子を想定した状態に設定できない
事態が生じても、隣接する外部デバイスの端子との間で
電流の流れる経路を遮断することができる。According to the third aspect of the present invention, since the initial state of the output terminal is determined to be in the high impedance state, a state other than the expected state occurs inside the semiconductor device and the output terminal is assumed. Even if a situation where it is not possible to set the state of the external device occurs, it is possible to cut off a current flow path between terminals of an adjacent external device.
【００２２】[0022]
【発明の実施の形態】以下、本発明の半導体装置の一実
施の形態を図１〜図３を参照して説明する。図１に示す
実施の形態では、多電源半導体装置に対する初期化対策
を出力端子に施している。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a semiconductor device according to the present invention will be described below with reference to FIGS. In the embodiment shown in FIG. 1, countermeasures for initializing the multi-power semiconductor device are applied to the output terminal.
【００２３】本実施の形態では、半導体装置は、電圧Ｖ
ＣＣ１の電源で動作する出力端子Ａに関連した出力セル
としての出力バッファＯＢと、電圧ＶＣＣ２の電源で動
作する、内部論理回路としての論理ゲートＬＯＧと、電
圧ＶＣＣ１の電源で動作する、リセット端子Ｂに関連し
た入力セルとしての入力バッファＩＢとを有する。論理
ゲートＬＯＧの発生する出力許可信号ＯＥＢと内部論理
回路からの信号ＩＮとは出力バッファＯＢに入力され、
リセット端子Ｂに入力される電気回路システムの図示し
ないリセット回路の発生するリセット入力信号ＲＥＳＥ
ＴＢは論理ゲートＬＯＧをリセットするために論理ゲー
トＬＯＧに入力される。In the present embodiment, the semiconductor device has a voltage V
An output buffer OB as an output cell associated with an output terminal A operating on the power supply of CC1, a logic gate LOG as an internal logic circuit operating on the power supply of voltage VCC2, and a reset terminal B operating on the power supply of voltage VCC1 And an input buffer IB as an input cell associated with. The output enable signal OEB generated by the logic gate LOG and the signal IN from the internal logic circuit are input to the output buffer OB,
A reset input signal RESE generated by a reset circuit (not shown) of the electric circuit system input to the reset terminal B
TB is input to logic gate LOG to reset logic gate LOG.
【００２４】なお、本例では、出力端子Ａおよびリセッ
ト端子Ｂ側の電源の電圧ＶＣＣ１と内部論理回路として
の論理ゲートＬＯＧ側の電源の電圧ＶＣＣ２とが異な
り、両者の間の論理レベル「１」に電位差があるので、
両者間にレベルシフタＬ／Ｓが介挿されている。In this example, the voltage VCC1 of the power supply on the output terminal A and the reset terminal B side is different from the voltage VCC2 of the power supply on the side of the logic gate LOG as an internal logic circuit, and the logic level between them is "1". Because there is a potential difference
A level shifter L / S is interposed between the two.
【００２５】また、本例では、少なくとも電圧ＶＣＣ１
の電源と電圧ＶＣＣ２の電源からなる複数の電源が全て
安定するまでの初期状態と、少なくとも上記複数の電源
が全て安定した後の通常動作状態との間で明確に論理レ
ベルの異なる状態を示す入力信号として、複数個の半導
体装置を組み合わせて構成される電気回路システムの状
態が確定する以前の初期状態と、システムの正常動作状
態との間で、明確に論理レベルの異なる入力端子である
リセット端子Ｂに外部から入力されるリセット入力信号
ＲＥＳＥＴＢが使用されている。In this embodiment, at least the voltage VCC1
Input indicating a state in which logic levels are clearly different between an initial state until all of the plurality of power supplies including the power supply and the power supply of the voltage VCC2 are stabilized, and a normal operation state after at least the plurality of power supplies are all stabilized. As a signal, a reset terminal which is an input terminal having a clearly different logic level between an initial state before the state of an electric circuit system configured by combining a plurality of semiconductor devices is determined and a normal operation state of the system. A reset input signal RESETB input from B to the outside is used.
【００２６】一般に、システムのリセット入力信号ＲＥ
ＳＥＴＢは、電気回路システムの全ての電源が安定する
まで論理レベルが「０」にあり、全ての電源が安定した
後に論理レベルが「１」になる信号であるので、電気回
路システムを構成している任意の半導体装置の全ての電
源が少なくと安定するまでと、少なくとも安定した後と
で論理レベルが異なり、全ての電源が安定するまでの初
期状態において、この論理レベルを利用することによっ
て、最も早く安定する電源にて動作する回路の初期状態
を所期の状態とすることができる。In general, the system reset input signal RE
SETB is a signal whose logic level is "0" until all the power supplies of the electric circuit system are stabilized, and whose logic level becomes "1" after all the power supplies are stabilized. The logic level differs until all power supplies of a given semiconductor device are at least stable and at least after they are stabilized, and by using this logic level in the initial state until all power supplies are stabilized, The initial state of a circuit that operates with a power supply that stabilizes quickly can be set to an expected state.
【００２７】リセット入力信号ＲＥＳＥＴＢは、具体的
には、信号を外部に出力するための出力端子Ａに関連し
た回路を構成する出力セルとしての出力バッファに入力
され、少なくとも該回路の初期状態での状態を所期の状
態に設定し、初期状態での出力端子の状態を所期の状
態、例えばハイインピーダンス（Ｈｉ−Ｚ）状態に確定
させ、当該半導体装置の出力端子の状態を隣接する他の
半導体装置、引いては電気回路システムに影響を与えに
くい状態にするために利用される。More specifically, the reset input signal RESETB is input to an output buffer as an output cell constituting a circuit associated with an output terminal A for outputting a signal to the outside, and at least in an initial state of the circuit. The state is set to a desired state, the state of the output terminal in the initial state is determined to a desired state, for example, a high impedance (Hi-Z) state, and the state of the output terminal of the semiconductor device is set to another adjacent state. It is used to make the semiconductor device, and hence the electric circuit system, hardly affected.
【００２８】なお、リセット入力信号ＲＥＳＥＴＢを出
力端子Ａに関連した出力バッファＯＢに入力するため、
リセット入力信号ＲＥＳＥＴＢは直接に、又は、最も早
く安定する電圧ＶＣＣ１の電源と同一の電源で動作する
インバータＩからなる論理回路を経由して出力バッファ
ＯＢに伝搬される。In order to input the reset input signal RESETB to the output buffer OB associated with the output terminal A,
The reset input signal RESETB is propagated to the output buffer OB directly or via a logic circuit including an inverter I operating on the same power supply as the power supply of the voltage VCC1 that stabilizes the fastest.
【００２９】リセット入力信号ＲＥＳＥＴＢを伝搬する
ための論理回路である入力セルとしての入力バッファＩ
ＢとインバータＩに使用される、半導体装置の内部レイ
アウト上で含まれる電源系は、複数の電源の中で、最初
に電源電圧が確定する電圧ＶＣＣ１の電源であることが
重要である。最初に電源電圧が確定する電圧ＶＣＣ１の
電源が使用されることによって、リセット入力信号ＲＥ
ＳＥＴＢは、他の電源電圧が確定していない電圧ＶＣＣ
２の電源系の論理回路の状態に影響を受けることなく、
電圧ＶＣＣ１の電源で駆動される論理回路を経由して出
力端子Ａへ供給される。An input buffer I as an input cell which is a logic circuit for propagating the reset input signal RESETB
It is important that the power supply system used in B and the inverter I included in the internal layout of the semiconductor device is the power supply of the voltage VCC1 at which the power supply voltage is determined first among the plurality of power supplies. First, the power supply of the voltage VCC1 at which the power supply voltage is determined is used, so that the reset input signal RE
SETB is a voltage VCC at which other power supply voltages are not determined.
2 without being affected by the state of the power supply logic circuit,
It is supplied to the output terminal A via a logic circuit driven by the power supply of the voltage VCC1.
【００３０】図２は、多電源が供給される半導体装置の
出力端子において、この端子の初期状態を所期の状態に
確定させる方式を採用した具体的な回路例を示す回路図
である。本実施例では、システムの状態を示す信号とし
て、図１について上述したと同じリセット入力信号ＲＥ
ＳＥＴＢを使用し、リセット入力信号ＲＥＳＥＴＢを電
圧ＶＣＣ１の電源で動作する論理回路としてのインバー
タＩ１によって反転して反転リセット入力信号ＲＳＴを
得、この反転リセット入力信号ＲＳＴを出力バッファＯ
Ｂの最終出力段を構成しているＶＣＣ１側のＰチャンネ
ルＭＯＳトランジスタＦＥＴ１と電源との間に直列に接
続したＰチャンネルＭＯＳトランジスタＦＥＴ１１のゲ
ートに印加するとともに、出力バッファＯＢの最終出力
段を構成しているアース側のＮチャンネルＭＯＳトラン
ジスタＦＥＴ２とアースとの間に直列に接続したＮチャ
ンネルＭＯＳトランジスタＦＥＴ２２のゲートに直接に
印加することで、その他の電圧ＶＣＣ２の電源系の論理
回路の状態に依存せず、システム初期状態には、出力端
子Ａの状態をＨｉ−Ｚ状態に確定することができる。FIG. 2 is a circuit diagram showing a specific example of a circuit employing an output terminal of a semiconductor device to which multiple power is supplied, in which an initial state of the terminal is determined to a desired state. In the present embodiment, the same reset input signal RE as described above with reference to FIG.
Using SETB, the reset input signal RESETB is inverted by an inverter I1 as a logic circuit operated by the power supply of the voltage VCC1 to obtain an inverted reset input signal RST.
B is applied to the gate of the P-channel MOS transistor FET11 connected in series between the power supply and the P-channel MOS transistor FET1 on the VCC1 side constituting the final output stage of B, and constitutes the final output stage of the output buffer OB. By directly applying the voltage to the gate of the N-channel MOS transistor FET22 connected in series between the grounded N-channel MOS transistor FET2 and the ground, it depends on the state of the logic circuit of the power supply system of the other voltage VCC2. Instead, in the system initial state, the state of the output terminal A can be determined to be the Hi-Z state.
【００３１】図３は、図２に示した出力バッファＯＢを
使用した場合の出力端子Ａの初期化状態の波形を示す。
同図から明らかなように、システム状態を示す信号ＲＥ
ＳＥＴＢが論理レベル「０」である期間、出力端子Ａの
状態が確実にＨｉ−Ｚ状態に保たれる。FIG. 3 shows a waveform of the output terminal A in the initialized state when the output buffer OB shown in FIG. 2 is used.
As is apparent from FIG.
While the SETB is at the logic level “0”, the state of the output terminal A is reliably maintained in the Hi-Z state.
【００３２】なお、上述した実施の形態では、少なくと
も複数の電源が全て安定するまでの初期状態と、少なく
とも複数の電源が全て安定した後の通常動作状態との間
で明確に論理レベルの異なる状態を示す入力信号とし
て、システムにおいて既に発生され利用されているリセ
ット入力信号ＲＥＳＥＴＢを流用しているので、改めて
信号を生成する必要がないが、半導体装置としては、複
数の電源が全て安定するまでの初期状態での論理レベル
が、複数の電源が全て安定した後の通常動作状態での論
理レベルと異なっている入力信号であれば、他の任意の
入力信号を利用することができる。In the above-described embodiment, the state in which the logic levels are clearly different between the initial state until at least a plurality of power supplies are all stabilized and the normal operation state after at least the plurality of power supplies are all stabilized. Since the reset input signal RESETB already generated and used in the system is diverted as the input signal indicating, there is no need to generate a signal again. Any other input signal can be used as long as the logic level in the initial state is different from the logic level in the normal operation state after all of the plurality of power supplies are stabilized.
【００３３】また、上述の実施の形態では、複数の電源
が全て安定するまでの初期状態と、複数の電源が全て安
定した後の通常動作状態との間で明確に論理レベルの異
なる状態を示す入力信号を入力する回路として、出力端
子に関連した出力バッファの最終出力段を使用している
が、最も早く安定する電源にて動作する回路の初期状態
が所期の状態に確定されることによって、他の電源が安
定していなくても、半導体装置としての初期状態が初期
の状態に設定されることになるので、回路としては、最
も早く安定する電源にて動作する回路であれば、出力端
子に関連した回路でなくてもよい。Further, in the above-described embodiment, a state where the logic levels are clearly different between the initial state until all the power supplies are stabilized and the normal operation state after all the power supplies are stabilized is shown. Although the final output stage of the output buffer associated with the output terminal is used as the circuit for inputting the input signal, the initial state of the circuit that operates with the fastest stable power supply is determined to the expected state. Even if other power supplies are not stable, the initial state of the semiconductor device will be set to the initial state, so if the circuit operates with the fastest stable power supply, The circuit does not need to be related to the terminal.
【００３４】[0034]
【発明の効果】請求項１記載の半導体装置においては、
複数の電源が全て安定するまでの初期状態において、少
なくとも初期状態と通常動作状態との間で論理レベルの
異なっている入力信号を最初に確定する電源系の初期状
態を所期の状態に設定するのに用いることで、該半導体
装置の内部状態を容易に確定させることができ、システ
ムの安定した起動が可能になる。According to the semiconductor device of the first aspect,
In an initial state until all of the plurality of power supplies are stabilized, an initial state of a power supply system that first determines input signals having different logic levels at least between the initial state and the normal operation state is set to a desired state. By using this method, the internal state of the semiconductor device can be easily determined, and the system can be stably started.
【００３５】請求項２記載の半導体装置においては、複
数の電源が全て安定するまでの初期状態において、信号
を外部に出力するための出力端子を所期の状態に確定す
ることで、該半導体装置と接続される半導体装置の初期
化状態に、不要な電流消費を招いたり、隣接する半導体
装置の初期化処理を妨げるといった、悪影響を排除する
ことが可能になる。In the semiconductor device according to the second aspect, in an initial state until all of the plurality of power supplies are stabilized, an output terminal for outputting a signal to the outside is determined to a desired state, thereby making the semiconductor device. It is possible to eliminate adverse effects such as causing unnecessary current consumption in the initialization state of the semiconductor device connected to the semiconductor device and hindering initialization processing of an adjacent semiconductor device.
【００３６】請求項３記載の半導体装置においては、信
号を外部に出力するための出力端子の初期状態での状態
をハイインピーダンス状態に確定することで、隣接する
半導体装置の外部端子の状態に依存せず、想定外の貫通
電流の発生を抑制することができ、システムの初期状態
の設定を容易にすることが可能になる。In the semiconductor device according to the third aspect, the state of the output terminal for outputting a signal to the outside in the initial state is determined to be a high impedance state, so that it depends on the state of the external terminal of the adjacent semiconductor device. Without this, the occurrence of unexpected through current can be suppressed, and the initial state of the system can be easily set.
【図１】本発明による半導体装置の一実施の形態を、一
部をブロックにて示す構成図である。FIG. 1 is a configuration diagram partially showing blocks of an embodiment of a semiconductor device according to the present invention.
【図２】図１の一部分の具体的な構成例を示す回路図で
ある。FIG. 2 is a circuit diagram showing a specific configuration example of a part of FIG.
【図３】図２中の回路における初期化状態における各部
の状態を示す波形図である。FIG. 3 is a waveform diagram showing a state of each unit in an initialized state in the circuit in FIG. 2;
【図４】一般的な半導体装置の出力端子に関連した出力
バッファを示すシンボル図である。FIG. 4 is a symbol diagram showing an output buffer associated with an output terminal of a general semiconductor device.
【図５】一般的な半導体装置の出力端子に関連した出力
バッファを示す回路図である。FIG. 5 is a circuit diagram showing an output buffer associated with an output terminal of a general semiconductor device.
【図６】従来の多電源半導体装置の出力端子に関連した
出力セルの一構成例を示す回路図である。FIG. 6 is a circuit diagram showing a configuration example of an output cell associated with an output terminal of a conventional multiple power supply semiconductor device.
【図７】従来の多電源半導体装置の出力端子に関連した
出力セルの他の構成例を示す回路図である。FIG. 7 is a circuit diagram showing another configuration example of an output cell related to an output terminal of a conventional multiple power supply semiconductor device.
【図８】図６および図７の回路を有する多電源半導体装
置の問題点を説明するためのもので、初期化状態におけ
る各部の状態を示す波形図である。8 is a waveform diagram for explaining a problem of the multi-power semiconductor device having the circuits of FIGS. 6 and 7, and showing a state of each part in an initialized state. FIG.
ＶＣＣ１、ＶＣＣ２ 電源の電圧 ＲＥＳＥＴＢ リセット入力信号（入力信号） ＯＢ 出力バッファ（最も早く安定する
電源にて動作する回路、出力セル） Ｉ１ インバータ（論理回路） Ａ 出力端子VCC1, VCC2 Power supply voltage RESETB Reset input signal (input signal) OB Output buffer (circuit operating with the fastest stable power supply, output cell) I1 Inverter (logic circuit) A Output terminal
Claims (3)
源で動作する半導体装置において、 少なくとも前記複数の電源が全て安定するまでの初期状
態での論理レベルが、少なくとも前記複数の電源が全て
安定した後の通常動作状態での論理レベルと異なってい
る入力信号を入力し、該入力信号を前記複数の電源のう
ち最も早く安定する電源にて動作する回路に入力し、少
なくとも該回路の前記初期状態での状態を所期の状態に
設定するために利用するようにしたことを特徴とする半
導体装置。1. A semiconductor device that operates with multiple power supplies by receiving power supply from a plurality of power supplies, wherein at least the plurality of power supplies have a logic level in an initial state until at least the plurality of power supplies are stabilized. An input signal that is different from the logic level in the normal operation state after the stabilization is input, and the input signal is input to a circuit that operates with the earliest stable power supply among the plurality of power supplies. A semiconductor device which is used to set a state in an initial state to a desired state.
部に出力するための出力端子に関連した回路であり、前
記入力信号を、最も早く安定する電源と同一の電源で動
作する論理回路を経由して、前記出力端子に関連した回
路を構成する出力セルへ伝搬させ、前記初期状態での前
記出力端子の状態を所期の状態に確定させるようにした
ことを特徴とする半導体装置。2. The semiconductor device according to claim 1, wherein the circuit that operates with a power supply that stabilizes fastest is a circuit related to an output terminal for outputting a signal to the outside, and the circuit that outputs the input signal fastest. Propagation to an output cell constituting a circuit related to the output terminal via a logic circuit operating on the same power supply as a stable power supply, and determining the state of the output terminal in the initial state to a desired state A semiconductor device characterized in that it is made to cause.
せるようにしたことを特徴とする半導体装置。3. The semiconductor device according to claim 2, wherein the state of said output terminal is determined to a high impedance state.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081137A JP2002280893A (en) | 2001-03-21 | 2001-03-21 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001081137A JP2002280893A (en) | 2001-03-21 | 2001-03-21 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002280893A true JP2002280893A (en) | 2002-09-27 |
Family
ID=18937293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001081137A Pending JP2002280893A (en) | 2001-03-21 | 2001-03-21 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002280893A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286675A (en) * | 2004-03-30 | 2005-10-13 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP2005354207A (en) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | Level shifter, level conversion circuit, and semiconductor integrated circuit |
| JP2008035385A (en) * | 2006-07-31 | 2008-02-14 | Fujitsu Ltd | Output buffer circuit |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529551A (en) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPH0675668A (en) * | 1992-08-25 | 1994-03-18 | Nec Corp | Output circuit |
| JPH08139581A (en) * | 1994-11-14 | 1996-05-31 | Oki Electric Ind Co Ltd | Power supply control circuit |
| JPH0998083A (en) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | Level shifter circuit |
| JPH10336007A (en) * | 1997-05-29 | 1998-12-18 | Fujitsu Ltd | Level converter, output circuit, and input-output circuit |
| JPH1168543A (en) * | 1997-08-13 | 1999-03-09 | Citizen Watch Co Ltd | Semiconductor integrated circuit |
| JP2001144600A (en) * | 1999-11-17 | 2001-05-25 | Nec Corp | Input/output buffer for semiconductor integrated circuit compatible with multi-power supply |
| JP2001186005A (en) * | 1999-12-24 | 2001-07-06 | Matsushita Electric Ind Co Ltd | Semiconductor device |
-
2001
- 2001-03-21 JP JP2001081137A patent/JP2002280893A/en active Pending
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529551A (en) * | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPH0675668A (en) * | 1992-08-25 | 1994-03-18 | Nec Corp | Output circuit |
| JPH08139581A (en) * | 1994-11-14 | 1996-05-31 | Oki Electric Ind Co Ltd | Power supply control circuit |
| JPH0998083A (en) * | 1995-09-29 | 1997-04-08 | Kawasaki Steel Corp | Level shifter circuit |
| JPH10336007A (en) * | 1997-05-29 | 1998-12-18 | Fujitsu Ltd | Level converter, output circuit, and input-output circuit |
| JPH1168543A (en) * | 1997-08-13 | 1999-03-09 | Citizen Watch Co Ltd | Semiconductor integrated circuit |
| JP2001144600A (en) * | 1999-11-17 | 2001-05-25 | Nec Corp | Input/output buffer for semiconductor integrated circuit compatible with multi-power supply |
| JP2001186005A (en) * | 1999-12-24 | 2001-07-06 | Matsushita Electric Ind Co Ltd | Semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005286675A (en) * | 2004-03-30 | 2005-10-13 | Renesas Technology Corp | Semiconductor integrated circuit device |
| JP4492852B2 (en) * | 2004-03-30 | 2010-06-30 | 株式会社ルネサステクノロジ | Semiconductor integrated circuit device |
| JP2005354207A (en) * | 2004-06-08 | 2005-12-22 | Nec Electronics Corp | Level shifter, level conversion circuit, and semiconductor integrated circuit |
| JP4502190B2 (en) * | 2004-06-08 | 2010-07-14 | ルネサスエレクトロニクス株式会社 | Level shifter, level conversion circuit, and semiconductor integrated circuit |
| JP2008035385A (en) * | 2006-07-31 | 2008-02-14 | Fujitsu Ltd | Output buffer circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7908499B2 (en) | Semiconductor integrated circuit comprising master-slave flip-flop and combinational circuit with pseudo-power supply lines | |
| EP1717955B1 (en) | Buffer circuit | |
| US20060226874A1 (en) | Interface circuit including voltage level shifter | |
| US20070279092A1 (en) | Level shifter circuit | |
| US6965261B2 (en) | Ultra low-power data retention latch | |
| US6201428B1 (en) | 5-volt tolerant 3-volt drive push-pull buffer/driver | |
| JP2004187198A (en) | Semiconductor integrated circuit | |
| KR100719150B1 (en) | Power up signal generator of semiconductor device | |
| US7768336B2 (en) | Level shifting circuit | |
| JPH0389624A (en) | Semiconductor integrated circuit | |
| KR100610009B1 (en) | semiconductor device for low power dissipation | |
| KR100647418B1 (en) | Level shifter output buffer circuit used as isolation cell | |
| US6163193A (en) | Self-timed latch circuit for high-speed very large scale integration (VLSI) | |
| JP3206651B2 (en) | Output circuit | |
| JP2002280893A (en) | Semiconductor device | |
| US6426658B1 (en) | Buffers with reduced voltage input/output signals | |
| US6279145B1 (en) | Apparatus and method for isolating noisy signals in an integrated circuit | |
| KR100564588B1 (en) | Multi-Threshold voltage CMOS semiconductor integrated circuit including floating prevention circuit | |
| US6150844A (en) | High voltage tolerance output stage | |
| JP2004153690A (en) | Tri-state buffer circuit | |
| US6774697B2 (en) | Input and output port circuit | |
| US6963231B2 (en) | Insulating device for a system on chip (SOC) | |
| KR100313497B1 (en) | Power transfer switch and control circuit for internal generation power supply | |
| JP2007049671A (en) | Integrated circuit device, and method for driving output signal with output of inverter stage | |
| JPH1174772A (en) | Power supply voltage switching circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060323 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080328 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080430 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080630 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080722 |