JP2002279793A - Semiconductor memory - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor memory in which a time required for activation of address buffer output to selection of a word line. SOLUTION: This device is a semiconductor memory consisting of a plurality of memory cells arranged along a row and a column, word lines connected to all rows are pre-charged (standby state) based on specification of a row address externally specified, that is, activation of address buffer output, simultaneously, redundancy discrimination operation and address decoding operation are started in parallel. In accordance with the redundancy discrimination result, a word line corresponding to a redundant row or a word line selected by address decoding operation is discharged selectively (activation state).

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＤＲＡＭ等の半導
体記憶装置に関し、特に冗長行（以下ロウと称する）を
含む半導体記憶装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device such as a DRAM, and more particularly to a semiconductor memory device including a redundant row.

【０００２】[0002]

【従来の技術】近年の半導体記憶装置の大規模化に伴
い、正規のメモリセルの他に冗長メモリセルを準備して
おき、メモリセルに欠陥があった場合に欠陥セルを冗長
セルに置換して不良チップを救済する方法が広く利用さ
れている。図１は、従来の冗長ロウを含む半導体記憶装
置の回路図を示している。2. Description of the Related Art With the recent increase in the size of semiconductor memory devices, redundant memory cells are prepared in addition to regular memory cells, and when a memory cell has a defect, the defective cell is replaced with a redundant cell. A method for relieving a defective chip is widely used. FIG. 1 is a circuit diagram of a conventional semiconductor memory device including a redundant row.

【０００３】ここで、従来の半導体記憶装置10は、複数
のメモリセル312<0、0>乃至312<n、m>（以下312と略
す）及び冗長メモリセル312<0、R>乃至312<n、R>がマト
リクス状に配列されたメモリアレイ300<0>乃至300<j>
（以下300と表記する）と外部ロウアドレス情報に基づ
き、待機（プリチャージ）又は活性化（ディスチャー
ジ）の状態に制御されるメインワード線 /MWL0乃至 /MW
Ln（以下 /MWLと略す）と冗長セルアクセス時に活性化
（ディスチャージ）の状態にされる冗長メインワード線
/RMWLを有するロウデコーダ200と外部カラムアドレス
情報に基づき待機又は活性化の状態に制御されるカラム
線CL0<0>乃至CLn<j>（以下カラム線CLと略す）を有する
カラムデコーダ100より構成される。ここで、ロウ又は
カラムデコーダと称する装置は、外部アドレスを復号し
て実際のロウ又はカラムに沿って配列されたメモリセル
のうちから対応するメモリセルに接続された制御線（ワ
ード線）を選択してデータにアクセス可能とする選択手
段を提供する装置を意味する。メモリアレイ300は、複
数のビット線対313<0>乃至313<n>（以下ビット線対313
と略す）とこれらのビット線対に直行するワード線WL0<
0>乃至WLm<0>（以下WLと略す）、冗長ワード線RWL<0>
（以下RWLと略す）と、各ビット線対313のいずれか一方
とWL及びRWLとの交差点に接続され情報を記憶するメモ
リセル312と、各ビット線対313に接続されメモリセル31
2から記憶情報の微少信号を検知して増幅するセンスア
ンプ311<0>乃至311<n>（以下センスアンプ311と略す）
と、カラム線CLにより選択されビット線対313とデータ
バスDB及び /DB間を接続するカラムスイッチ310<0>乃至
310<n>（以下カラムスイッチ310と略す）から構成され
る。WL、RWLは、ロウデコーダの出力 /MWL及び /RMWLを
各々入力としソースがVppに接続されるP-MOS301とソー
スが接地されたN-MOS302から成るインバータ314<0>乃至
314<m>、及び314<R>（以下インバータ314と略す）の出
力に接続される。Vppは、VddよりN-MOSの閾値分より僅
かに高くした昇圧電位でメモリセルに蓄える情報量を最
大限にするために使用される。Here, the conventional semiconductor memory device 10 includes a plurality of memory cells 312 <0, 0> to 312 <n, m> (hereinafter abbreviated as 312) and redundant memory cells 312 <0, R> to 312 <. n, R> are arranged in a matrix in a memory array 300 <0> to 300 <j>
Main word lines / MWL0 to / MW controlled to be in standby (precharge) or activated (discharge) state based on external row address information
Ln (hereinafter abbreviated as / MWL) and a redundant main word line activated (discharged) when accessing a redundant cell
A row decoder 200 having / RMWL and a column decoder 100 having column lines CL0 <0> to CLn <j> (hereinafter abbreviated as column lines CL) controlled to be in a standby or activated state based on external column address information. Is done. Here, a device called a row or column decoder decodes an external address and selects a control line (word line) connected to a corresponding memory cell from among memory cells arranged along an actual row or column. Means for providing selection means for making data accessible. The memory array 300 includes a plurality of bit line pairs 313 <0> to 313 <n> (hereinafter, bit line pairs 313 <0> to 313 <n>).
And the word line WL0 <
0> to WLm <0> (hereinafter abbreviated as WL), redundant word line RWL <0>
(Hereinafter abbreviated as RWL), a memory cell 312 connected to the intersection of one of the bit line pairs 313 and WL and RWL to store information, and a memory cell 31 connected to each bit line pair 313 and storing information.
Sense amplifiers 311 <0> to 311 <n> that detect and amplify small signals of stored information from 2 (hereinafter abbreviated as sense amplifier 311)
And the column switches 310 <0> through 310 that are selected by the column line CL and connect the bit line pair 313 to the data buses DB and / DB.
310 <n> (hereinafter abbreviated as column switch 310). WL and RWL receive the outputs / MWL and / RMWL of the row decoder as inputs, and have inverters 314 <0> to P-MOS301 each having a source connected to Vpp and an N-MOS302 having a source grounded.
314 <m> and 314 <R> (hereinafter abbreviated as inverter 314). Vpp is used to maximize the amount of information stored in the memory cell at a boosted potential slightly higher than Vdd by the threshold value of the N-MOS.

【０００４】図２は、図１の従来の半導体集積回路10に
含まれるロウデコーダ200の詳細な回路を示している。
ここで、ロウデコーダ200は、外部ロウアドレスを検知
増幅するアドレスバッファの出力で相補信号である /AX
0、AX0乃至 /AXn、AXn（以下 /AX、AXで表記）の情報に
基づき選択的に自身の出力が制御されるデコーダ201<0>
乃至201<m>（以下201と略す）と、欠陥セルのアドレス
情報を記憶し且つ記憶されたアドレス情報と外部ロウア
ドレス情報を比較し欠陥セルに置換するか否かを判定す
る冗長判定回路205と、冗長判定回路205の出力情報に基
づきデコーダ201の活性化を制御するデコーダ活性化回
路204と、冗長判定回路205の出力情報に基づき自身の出
力が制御される冗長デコーダ206と、デコーダ201及び冗
長デコーダ206の出力レベルをVddからVppレベルに変換
するレベルシフタ202<0>乃至202<m>、及び202<R>（以下
レベルシフタ202と略す）と、レベルシフタ202の出力を
入力とし、自身の出力が /MWL及び /RMWLに接続される
駆動段203<0>乃至203<m>、及び203<R>により構成され
る。FIG. 2 shows a detailed circuit of a row decoder 200 included in the conventional semiconductor integrated circuit 10 of FIG.
Here, the row decoder 200 is a complementary signal at the output of the address buffer for detecting and amplifying the external row address.
0, AX0 to / AXn, Decoder 201 <0> whose output is selectively controlled based on information of AXn (hereinafter referred to as / AX, AX)
And 201 <m> (hereinafter abbreviated as 201), a redundancy determination circuit 205 for storing address information of a defective cell, comparing the stored address information with external row address information, and determining whether or not to replace the defective cell. A decoder activation circuit 204 for controlling activation of the decoder 201 based on output information of the redundancy judgment circuit 205; a redundancy decoder 206 whose output is controlled based on output information of the redundancy judgment circuit 205; Level shifters 202 <0> to 202 <m> and 202 <R> (hereinafter abbreviated as level shifter 202) for converting the output level of the redundant decoder 206 from Vdd to Vpp level; Are composed of drive stages 203 <0> to 203 <m> and 203 <R> connected to / MWL and / RMWL.

【０００５】デコーダ201は、 /AX、AXを入力としソー
ス及びドレインが互いに直列接続されるN-MOS11、12、1
3と、プリチャージ信号 /PR（以下 /PRと略す）により
出力17をVddにプリチャージするP-MOS14と、プリチャー
ジ電位を保持するＨレベル電位保持回路を横成するP-MO
S15及びインバータ16とからなる。N-MOS11のソースは、
デコーダ活性化回路204の出力である冗長デコーダプリ
チャージ信号 /XDE（以下 /XDEと略す）に、N-MOS13の
ドレインは、出力17に各々接続される。[0005] The decoder 201 has N-MOSs 11, 12 and 1 having / AX and AX as inputs and having a source and a drain connected in series to each other.
3, a P-MOS 14 that precharges the output 17 to Vdd by a precharge signal / PR (hereinafter abbreviated as / PR), and a P-MO that forms an H level potential holding circuit that holds a precharge potential.
It consists of S15 and inverter 16. The source of N-MOS11 is
The output of the decoder activation circuit 204 is connected to a redundant decoder precharge signal / XDE (hereinafter abbreviated as / XDE), and the drain of the N-MOS 13 is connected to the output 17.

【０００６】冗長判定回路205は、欠陥セルのアドレス
情報を記憶するヒューズ54乃至59と、ドレインが前記ヒ
ューズの一方の端子に、ゲートが /AX、AXに接続され且
つソース接地されたN-MOS61乃至66と、 /PRにより自身
の出力である冗長判定信号RE（以下REと略す）をVddに
プリチャージするP-MOS51と、プリチャージ電位を保持
するＨレベル電位保持回路を横成するP-MOS52及びイン
バータ53とからなる。ヒューズ54乃至59の他方の端子
は、各々REに共通接続される。欠陥アドレスの記憶方法
は、ヒューズ54乃至59を欠陥アドレスの各ビットに対応
して切断する即ち電気的にオープンにすることにより行
なわれる。この例では、ヒューズ54、56、58が切断され
てヒューズ55、57、59が繋がっている状態を示してい
る。The redundancy judgment circuit 205 includes fuses 54 to 59 for storing address information of defective cells, an N-MOS 61 having a drain connected to one terminal of the fuse, a gate connected to / AX, AX and a source grounded. To 66, a P-MOS 51 for precharging a redundancy judgment signal RE (hereinafter abbreviated as RE), which is its own output, to Vdd by / PR, and a P-MOS for crossing an H level potential holding circuit for holding a precharge potential. It comprises a MOS 52 and an inverter 53. The other terminals of the fuses 54 to 59 are commonly connected to RE. The defective address is stored by cutting the fuses 54 to 59 corresponding to each bit of the defective address, that is, electrically opening the fuses. This example shows a state in which the fuses 54, 56, and 58 are cut and the fuses 55, 57, and 59 are connected.

【０００７】デコーダ活性化回路204は、REを入力とす
るインバータ45と、インバータ45の出力をゲート入力と
し、ドレインが /XDEに接続され且つソースが接地され
たN-MOS44と、 /PRにより /XDEをVddにプリチャージす
るP-MOS41と、プリチャージ電位を保持するＨレベル電
位保持回路を構成するP-MOS42及びインバータ43とから
なる。The decoder activating circuit 204 includes an inverter 45 having RE as an input, an N-MOS 44 having an output of the inverter 45 as a gate input, a drain connected to / XDE, and a source grounded. It comprises a P-MOS 41 for precharging XDE to Vdd, a P-MOS 42 and an inverter 43 constituting an H level potential holding circuit for holding a precharge potential.

【０００８】冗長デコーダ206は、 /AXn、AXnを入力と
するORゲート78と、ORゲートの出力を遅延回路77を介し
てバッファ76の入力とし、バッファ76の出力をゲート入
力とし、ソースが接地されたN-MOS75と、ソースがN-MOS
75のドレインに接続されドレインが出力79に各々接続さ
れ且つゲートがREに接続されるN-MOS74と、 /PRにより
出力79をVddにプリチャージするP-MOS71と、プリチャー
ジ電位を保持するＨレベル電位保持回路を構成するP-MO
S72及びインバータ73とからなる。The redundancy decoder 206 has an OR gate 78 having / AXn and AXn as inputs, an output of the OR gate as an input of a buffer 76 via a delay circuit 77, an output of the buffer 76 as a gate input, and a source grounded. N-MOS75 and source N-MOS
An N-MOS 74 connected to the drain of the transistor 75 and having a drain connected to the output 79 and a gate connected to the RE; a P-MOS 71 for precharging the output 79 to Vdd by / PR; and an H for holding the precharge potential. P-MO that constitutes the level potential holding circuit
It comprises S72 and an inverter 73.

【０００９】レベルシフタ202は、ソースをVppに接続し
ドレインとゲートが互いにクロスカップ接続されるP-MO
S21、22と、デコーダ201の出力17及び冗長デコーダ206
の出力79をゲート入力とするN-MOS24と、N-MOS24のゲー
トに自身の入力が接続されるインバータ25と、インバー
タ25の出力をゲート入力とするN-MOS23で横成される。N
-MOS23のドレインは、P-MOS21のドレインに接続されソ
ースは接地される。N-MOS24のドレインは、P-MOS22のド
レインと共に出力26に接続されソースは接地される。The level shifter 202 is a P-MO having a source connected to Vpp and a drain and a gate cross-coupled to each other.
S21, S22, output 17 of decoder 201 and redundant decoder 206
An N-MOS 24 having an output 79 as a gate input, an inverter 25 having its own input connected to the gate of the N-MOS 24, and an N-MOS 23 having an output of the inverter 25 as a gate input. N
The drain of -MOS23 is connected to the drain of P-MOS21, and the source is grounded. The drain of the N-MOS 24 is connected to the output 26 together with the drain of the P-MOS 22, and the source is grounded.

【００１０】駆動段203は、レベルシフタ202の出力26を
入力とし電源をVppから供給するP-MOS31とN-MOS32より
成るインバータで構成される。P-MOS31とN-MOS32の各ド
レインは、 /MWL及び /RMWLに共通接続される。以上の
ように構成される図１の半導体記憶装置10の動作につい
て説明する。外部ロウアドレスが、アドレスバッファで
検知増幅されその出力 /AX、AXが冗長判定回路205に入
力されると、予め記憶された欠陥アドレス情報と比較さ
れる。ここで、正常アドレス、例えば /MWLlに対応した
外部アドレスが入力されると、アドレスバッファ出力
は、 /AX0のみＬレベル、 /AX1乃至 /AXnがＨレベル、A
X0のみＨレベル、及びAX1乃至AXnがＬレベルに遷移し、
N-MOS62、63、65はオン、N-MOS61、64、66はオフする。
従って、REの電位は、ヒューズ55及びN-MOS62を介して
グランドにディスチャージされ、即ち、冗長判定が否定
された状態となる。以下、この状態を通常アクセス時と
呼称する。The driving stage 203 is composed of an inverter composed of a P-MOS 31 and an N-MOS 32 which receives the output 26 of the level shifter 202 and supplies power from Vpp. The drains of the P-MOS 31 and the N-MOS 32 are commonly connected to / MWL and / RMWL. The operation of the semiconductor memory device 10 configured as described above and shown in FIG. 1 will be described. When an external row address is detected and amplified by an address buffer and its output / AX, AX is input to the redundancy judgment circuit 205, it is compared with defective address information stored in advance. Here, when a normal address, for example, an external address corresponding to / MWLl is input, the address buffer output is L level only for / AX0, H level for / AX1 to / AXn, A level
Only X0 transitions to the H level, and AX1 to AXn transition to the L level,
The N-MOSs 62, 63 and 65 are turned on, and the N-MOSs 61, 64 and 66 are turned off.
Therefore, the potential of RE is discharged to the ground via the fuse 55 and the N-MOS 62, that is, the state where the redundancy judgment is denied. Hereinafter, this state is referred to as normal access.

【００１１】一方、外部ロウアドレスに欠陥アドレスに
一致する、例えば、 /MW0に対応した情報が入力される
と /AX0乃至 /AXnは全てＨレベル、AX0乃至AXnは全てＬ
レベルとなりN-MOS61、63、65はオン、N-MOS62、64、66
はオフする。従って、REとグランドは電気的に分離され
るので、予め /PRでVddレベルにプリチャージされたRE
はＨレベルを維持され、即ち、冗長判定が認められた状
態となる。以下、この状態を冗長アクセス時と呼称す
る。On the other hand, if information corresponding to the defective address is input to the external row address, for example, information corresponding to / MW0 is input, all of / AX0 to / AXn are at H level, and all of AX0 to AXn are at L level.
Level, N-MOS61, 63, 65 are on, N-MOS62, 64, 66
Turns off. Therefore, since RE and ground are electrically separated, RE precharged to Vdd level by / PR in advance
Is maintained at the H level, that is, the state where the redundancy judgment is recognized. Hereinafter, this state is referred to as redundant access.

【００１２】図３及び図４は、図２のロウデコーダ200
における各信号のタイムチャートを示している。図３は
通常アクセス時、図４は冗長アクセス時の場合を各々示
している。尚、ｔ１は、/AX、AXの情報入力を起点とし
て冗長判定動作とアドレスデコード動作の総期間を示
し、ｔ２は、通常アクセス時の場合、デコーダ201の出
力が選択された後、メインワード線が選択される迄の期
間を示し、冗長アクセス時の場合、冗長デコーダ206の
出力が選択された後、冗長メインワード線が選択される
迄の期間を示している。FIGS. 3 and 4 show the row decoder 200 of FIG.
2 shows a time chart of each signal. FIG. 3 shows the case of normal access, and FIG. 4 shows the case of redundant access. Note that t1 indicates the total period of the redundancy judgment operation and the address decoding operation starting from the input of the information of / AX and AX. In the case of normal access, t2 indicates the main word line after the output of the decoder 201 is selected. Indicates a period until the redundant main word line is selected after the output of the redundant decoder 206 is selected in the case of the redundant access.

【００１３】先ず、通常アクセス時の動作について説明
する。図３に示すようにアドレスバッファの出力が活性
化されるとREはHからＬレベルに遷移する。これを受け
デコーダ活性化回路204に入力されたREはインバータ45
で反転されN-MOS44がオンするので、予め /PRでVddレベ
ルにプリチャージされた/XDEがＬレベルにディスチャー
ジする。この時、選択されたデコーダ201<1>においてN-
MOS11、12、13は全てオン状態なので予め /PRでVddレベ
ルにプリチャージされた出力17はＬレベルにディスチャ
ージされる。デコーダ201<1>の出力17が入力されるレベ
ルシフタ202<1>においてN-MOS24はオフする。一方、こ
の出力17はインバータ25で反転されN-MOS23に入力され
るのでN-MOS23がオンしてP-MOS22のゲートをＬレベルに
プルダウンすると同時にP-MOS26がオンしてレベルシフ
タの出力26はLからＨレベルに遷移する。レベルシフタ2
02<1>の出力26は駆動段203<1>より反転出力され自身の
出力である /MWL0をＨレベルからＬレベルに遷移させ
る、またこのメインワード線を入力とする各メモリアレ
イ内のインバータ314<0>乃至314<m>の出力であるWLl<0>
乃至WLl<n>もＬレベルからＨレベルに遷移し活性化され
る。First, the operation at the time of normal access will be described. As shown in FIG. 3, when the output of the address buffer is activated, RE changes from H to L level. In response, the RE input to the decoder activation circuit 204 is
And the N-MOS 44 is turned on, so that / XDE precharged to Vdd level by / PR is discharged to L level. At this time, at the selected decoder 201 <1>, N-
Since the MOSs 11, 12, and 13 are all on, the output 17 precharged to the Vdd level by / PR is discharged to the L level. The N-MOS 24 is turned off in the level shifter 202 <1> to which the output 17 of the decoder 201 <1> is input. On the other hand, since the output 17 is inverted by the inverter 25 and input to the N-MOS 23, the N-MOS 23 is turned on to pull down the gate of the P-MOS 22 to the L level, and at the same time the P-MOS 26 is turned on and the output 26 of the level shifter is turned on. Transition from L to H level. Level shifter 2
The output 26 of 02 <1> is inverted from the driving stage 203 <1> and its own output / MWL0 transitions from H level to L level, and the inverter in each memory array which receives this main word line as input WLl <0> which is the output of 314 <0> through 314 <m>
WLl <n> also transitions from the L level to the H level and is activated.

【００１４】他方、冗長デコーダ206においては、自身
の出力79はＨレベルを維持する。なぜなら /AXn及びAXn
が活性化された後、ORゲート78の出力はＨレベルとなり
遅延回路77及びバッファ76を介してN-MOS75をオンさせ
るが、REがＬレベルでN-MOS74はオフ状態であるので冗
長デコーダの出力79はグランドと電気的に分離され、予
め/PRでプリチャージされたＨレベルを維持するためで
ある。On the other hand, in the redundant decoder 206, its output 79 maintains the H level. Because / AXn and AXn
Is activated, the output of the OR gate 78 becomes H level to turn on the N-MOS 75 via the delay circuit 77 and the buffer 76. However, since RE is L level and the N-MOS 74 is off, the redundant decoder The output 79 is electrically separated from the ground, and is for maintaining the H level precharged with / PR.

【００１５】尚、遅延回路77は、 /AX、AXが活性化され
冗長判定回路205に入力された後、記憶された欠陥アド
レス情報と入力アドレス情報が比較され、REのレベルが
確定するに必要な時間にその遅延時間が設定され出力79
が誤ってＨからＬレベルにディスチャージされないよう
設けられる。Ｈレベルを維持する出力79以降の次段の回
路ブロックは動作しないので /RMWL及びこの冗長メイン
ワード線を入力とする各メモリアレイ内のインバータ31
4<R>の出力であるRWL<0>乃至RWL<j>は全てＬレベルに維
持され活性化されない。WLl<0>乃至WLl<n>が活性化され
ると各メモリアレイ300内では以下のメモリ読み出し動
作が開始される。これらのワード線に対応したメモリセ
ル312に蓄えられた情報がビット線対313上に読み出さ
れ、所定のタイミングで活性化されセンスアンプ310に
より増幅される。次に外部カラムアドレス情報に基づき
カラムデコーダ100の出力、例えばCL0<0>が活性化され
カラムスウィッチ310<0>を介してビット線上のデータを
データバスDB及び /DBに転送する。After the / AX and AX are activated and input to the redundancy judgment circuit 205, the delay circuit 77 compares the stored defective address information with the input address information to determine the level of RE. The delay time is set at an appropriate time and the output 79
Are provided so as not to be erroneously discharged from H level to L level. Since the next circuit block after the output 79 for maintaining the H level does not operate, the inverter 31 in each memory array to which / RMWL and this redundant main word line are input is used.
RWL <0> to RWL <j>, which are outputs of 4 <R>, are all maintained at L level and are not activated. When WLl <0> to WLl <n> are activated, the following memory read operation starts in each memory array 300. Information stored in the memory cells 312 corresponding to these word lines is read onto the bit line pair 313, activated at a predetermined timing, and amplified by the sense amplifier 310. Next, the output of the column decoder 100, for example, CL0 <0> is activated based on the external column address information, and the data on the bit line is transferred to the data buses DB and / DB via the column switch 310 <0>.

【００１６】図４の冗長アクセス時の動作につい説明す
る。冗長アクセス時においては、アドレスバッファ出力
が活性化されてもREはＨレベルを維持する。従って、RE
を契機ーとする /XDE以降の /MWL0に対応して選択され
るべきデコーダ201<0>、レベルシフタ202<0>、駆動段20
3<0>はすべて活性化されず /MWL0はＨレベルを維持し、
またこのメインワード線により駆動される各メモリアレ
イのWL0<0>乃至WL0<n>もＬレベルを維持する。他方、冗
長デコーダ206にあっては、自身の出力79はＨからＬレ
ベルに遷移する。なぜならば、REがＨレベルでN-MOS74
はオン状態であり、 /AXn、AXnが活性化されるとORゲー
ト78の出力はＨレベルとなって遅延回路77及びバッファ
76を経てN-MOS75をオンさせるので出力79はＨレベルか
らＬレベルにディスチャージされるためである。次段の
レベルシフタ202<R>及び駆動段203<R>を経て /RMWLが活
性化されると、この冗長メインワード線により駆動され
る各メモリアレイ内のRWL<0>乃至RWL<n>も活性化され
る。冗長ワード線が活性化された後の各メモリアレイ30
0内のメモリ読み出し動作は、通常アクセス時と同様で
ある。The operation at the time of redundant access in FIG. 4 will be described. At the time of redundant access, RE maintains the H level even if the address buffer output is activated. Therefore, RE
Decoder 201 <0>, level shifter 202 <0>, drive stage 20 to be selected corresponding to / MWL0 after / XDE
3 <0> is not activated at all / MWL0 maintains H level,
WL0 <0> to WL0 <n> of each memory array driven by the main word line also maintain the L level. On the other hand, in the redundant decoder 206, its output 79 transitions from H to L level. Because RE is H level and N-MOS74
Is on, and when / AXn and AXn are activated, the output of the OR gate 78 goes high and the delay circuit 77 and buffer
This is because the output 79 is discharged from the H level to the L level since the N-MOS 75 is turned on via the line 76. When / RMWL is activated via the next level shifter 202 <R> and the driving stage 203 <R>, RWL <0> to RWL <n> in each memory array driven by this redundant main word line are also Be activated. Each memory array 30 after the redundant word line is activated
The memory read operation in “0” is the same as in the normal access.

【００１７】以上のように、従来の半導体記憶装置にお
いては、冗長判定動作による冗長判定が確定した後にア
ドレスデコード動作が開始されるため、アドレスバッフ
ァ出力が活性化されてからワード線が選択されるまでの
時間が長いという問題があった。ここで、冗長判定動作
とは、冗長判定回路における欠陥アドレス情報とアドレ
スバッファの情報とを比較して冗長判定信号の信号レベ
ルを決定する動作である。アドレスデコード動作とは、
デコーダ活性化信号がＬレベルに遷移した後に、デコー
ダに入力されるアドレスバッファの情報に基づいてデコ
ーダの出力線群の中から対応する１つの出力線群を選択
する動作である。As described above, in the conventional semiconductor memory device, since the address decoding operation is started after the redundancy judgment by the redundancy judgment operation is determined, the word line is selected after the address buffer output is activated. There was a problem that the time until was long. Here, the redundancy judgment operation is an operation of comparing the defective address information in the redundancy judgment circuit with the information of the address buffer to determine the signal level of the redundancy judgment signal. The address decoding operation is
This is an operation of selecting one corresponding output line group from among the output line groups of the decoder based on the information of the address buffer input to the decoder after the decoder activation signal transitions to the L level.

【００１８】[0018]

【発明が解決しようとする課題】そこで、本発明の目的
は、アドレスバッファ出力が活性化されてからワード線
が選択されるまでの時間を短縮する半導体記憶装置を提
供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor memory device which reduces the time from activation of an address buffer output to selection of a word line.

【００１９】[0019]

【課題を解決するための手段】本発明の半導体記憶装置
は、行及び列に沿って配列された複数のメモリセルから
なる半導体記憶装置であり、該行が、外部から指定され
るアドレスに対応する行の複数と、該アドレスに対応し
ない冗長行の少なくとも１つとからなり、欠陥メモリセ
ルを含む行に対応する欠陥アドレスを保持する欠陥アド
レス保持手段と、該アドレスの指定を契機として、該ア
ドレスが該欠陥行アドレスに一致するか否かを判定する
冗長判定手段と、該アドレスの指定を契機として、該ア
ドレスに対応する行を選択する指定行選択手段と、該ア
ドレスの指定を契機として、冗長行を選択する冗長行選
択手段と、該メモリセルのアクセスを行単位に制御する
行毎のワード線を待機状態又は活性化状態とするワード
線活性化手段であり、該アドレスの指定を契機として、
該ワード線の全てを待機状態とし、該冗長判定手段によ
る不一致判定結果及び該指定行選択手段による行の選択
の結果を待って該選択される行に対応するワード線を活
性化するワード線活性化手段と、該メモリセルのアクセ
スを行単位に制御する冗長行毎のワード線を待機状態又
は活性化状態とする冗長ワード線活性化手段であり、該
アドレスの指定を契機として、該ワード線の全てを待機
状態とし、該冗長判定手段による一致判定結果及び該冗
長行選択手段による冗長行の選択結果を待って該選択さ
れる冗長行に対応するワード線を活性化する冗長ワード
線活性化手段とを含むことを特徴とする。A semiconductor memory device according to the present invention is a semiconductor memory device comprising a plurality of memory cells arranged along rows and columns, wherein the rows correspond to externally designated addresses. Address holding means for holding a defective address corresponding to a row including a defective memory cell, the defective address holding means comprising a plurality of rows to be deleted and at least one of redundant rows not corresponding to the address; A redundancy determining means for determining whether or not the address matches the defective row address, a designated row selecting means for selecting a row corresponding to the address when the address is designated, and a designated row selecting means for selecting the row corresponding to the address. Redundant row selecting means for selecting a redundant row; and word line activating means for setting a word line for each row in a standby state or an activated state for controlling access of the memory cell in units of a row. , Triggered by the designation of the address,
A word line activation circuit that puts all of the word lines in a standby state, activates a word line corresponding to the selected row after waiting for a result of a mismatch determination by the redundancy determination unit and a result of row selection by the designated row selection unit. And a redundant word line activating means for setting a word line for each redundant row in a standby state or an activated state for controlling access to the memory cell in a row unit. The designation of the address causes the word line to be activated. In a standby state, and waits for a match determination result by the redundancy determination means and a redundancy row selection result by the redundancy row selection means to activate a word line corresponding to the selected redundancy row. Means.

【００２０】[0020]

【発明の実施の形態】本発明の実施の形態について添付
の図面を参照して詳細に説明する。尚、実質的に同一の
機能を有する構成要素については、同一の符号を付して
いる。図５は、本発明の実施例であり、本発明の半導体
記憶装置10のロウデコーダ290の構成を示している。半
導体記憶装置10の構成自体は図１の従来例と同様であ
り、従来のロウデコーダ200が本発明によるロウデコー
ダ290により置き換えられる。ロウデコーダ290は、複数
のデコーダ201と、複数のレベルシフタ202と、冗長判定
回路205と、メインワード活性化回路207と、デコーダ活
性化回路208と、冗長デコーダ209と、複数の駆動段213
とから構成される。ここで、複数のデコーダ201と、複
数のレベルシフタ202と、冗長判定回路205とは、図２の
従来例と同様の構成をとる。Embodiments of the present invention will be described in detail with reference to the accompanying drawings. Components having substantially the same function are denoted by the same reference numerals. FIG. 5 shows an embodiment of the present invention, and shows a configuration of the row decoder 290 of the semiconductor memory device 10 of the present invention. The configuration itself of the semiconductor memory device 10 is the same as that of the conventional example of FIG. 1, and the conventional row decoder 200 is replaced by a row decoder 290 according to the present invention. The row decoder 290 includes a plurality of decoders 201, a plurality of level shifters 202, a redundancy determination circuit 205, a main word activation circuit 207, a decoder activation circuit 208, a redundancy decoder 209, and a plurality of driving stages 213.
It is composed of Here, the plurality of decoders 201, the plurality of level shifters 202, and the redundancy judgment circuit 205 have the same configuration as the conventional example of FIG.

【００２１】メインワード活性化回路207は、REを入力
とし、自身の出力がメインワード活性化信号MWDE（以下
MWDEと略す）に接続されるインバータ81と、 /AXn、AXn
を入力とするORゲート84と、ORゲートの出力を遅延回路
83及びトランスファゲート82を介して自身の入力とし、
出力が冗長メインワード活性化信号RMWDE（以下RMWDEと
略す）に接続されるバッファ85で構成される。トランス
ファゲート82はREとMWDEによりその導通を制御され一方
の端子は遅延回路83の出力に他方の端子はバッファ85の
入力と接続される。またバッファ85の入力はMWDEをゲー
ト入力とし、ソースが接地されたN-MOS86のドレインに
接続される。尚、遅延回路83は、 /AX、AXが活性化され
た後、冗長判定回路205においてREのレベルが確定する
に必要な時間にその遅延時間が設定されトランスファゲ
ート82がORゲート84のＨレベルの出力をラッチしてRMWD
Eが瞬間的に活性化されないよう設けられる。The main word activating circuit 207 receives RE as an input and outputs its own main word activating signal MWDE (hereinafter referred to as MWDE).
MWDE), / AXn, AXn
Gate 84 with the input as the input and a delay circuit with the output of the OR gate
83 and its own input via transfer gate 82,
The output comprises a buffer 85 connected to a redundant main word activation signal RMWDE (hereinafter abbreviated as RMWDE). The conduction of the transfer gate 82 is controlled by RE and MWDE, and one terminal is connected to the output of the delay circuit 83 and the other terminal is connected to the input of the buffer 85. The input of the buffer 85 has MWDE as a gate input and is connected to the drain of the N-MOS 86 whose source is grounded. After the activation of / AX and AX, the delay time is set to the time necessary for the level of RE to be determined in the redundancy judgment circuit 205, and the transfer gate 82 is set to the H level of the OR gate 84. Latch the output of RMWD
It is provided that E is not activated instantaneously.

【００２２】デコーダ活性化回路208は、 /PRを入力と
するインバータ46より構成され、自身の出力は /XDEに
接続される。冗長デコーダ209は、 /AXn、AXnを各々の
ゲート入力とし、各々のソースが /PRを入力とするイン
バータ93の出力と共通接続され、各々のドレインが出力
79に共通接続されるN-MOS91、92と、出力79を /PRによ
りVddにプリチャージするP-MOS71と、プリチャージ電位
を保持するＨレベル電保持回路を構成するP-MOS72及び
インバータ73とからなる。インバータ93の出力は、冗長
デコーダ活性化信号 /RXDE（以下 /RXDEと略す）に接続
される。The decoder activating circuit 208 is constituted by an inverter 46 having / PR as an input, and its output is connected to / XDE. The redundant decoder 209 has / AXn and AXn as gate inputs, each source is commonly connected to the output of the inverter 93 having / PR as input, and each drain is output.
N-MOSs 91 and 92 commonly connected to 79, a P-MOS 71 for precharging the output 79 to Vdd by / PR, a P-MOS 72 and an inverter 73 constituting an H-level current holding circuit for holding a precharge potential, Consists of The output of the inverter 93 is connected to a redundancy decoder activation signal / RXDE (hereinafter abbreviated as / RXDE).

【００２３】駆動段213は、レベルシフタ202の出力26を
ゲート入力とし、ソースをVppに接続しドレインを /MWL
及び /RMWLに接続したP-MOS31と、MWDEをN-MOS34を介し
てそのゲート入力とし、ソースが接地され、ドレインが
/MWL及び /RMWLに接続されるN-MOS32と、 /MWL及び /R
MWLをゲート入力とし、ソースが接地され、ドレインがN
-MOS32のゲートに接続されるN-MOS33と、Ｈレベル電位
保持回路を構成するP-MOS35、36及びN-MOS37とからな
る。N-MOS34はレベルシフタ202の出力26よりその導通を
制御され一方の端子はMWDEに他方の端子はN-MOS32のゲ
ートに接続される。N-MOS33は、レベルシフタ202の出力
26がＬレベル、即ちN-MOS34がオフの時にN-MOS32のゲー
ト電位が電気的にフローティングとなりN-MOS32がオン
してVppからグランドにDC電流が流れるという不具合を
回避するために設けられ、 /MWL及び /RMWLがＨレベル
にプリチャージされ且つN-MOS34がオフの時にN-MOS32の
ゲート電位をＬレベルにクランプする。尚、Ｈレベル電
位保持回路は、P-MOS31及びN-MOS32が共に長時間オフ状
態である場合に接合容量或いはトランジスタのリーク電
流等により自身の出力である /MWL及び /RMWLのＨレベ
ルが低下するのを防止する目的で設けられる。The driving stage 213 uses the output 26 of the level shifter 202 as a gate input, connects the source to Vpp, and connects the drain to / MWL.
P-MOS31 connected to / RMWL and MWDE as their gate inputs via N-MOS34, the source is grounded, and the drain is
N-MOS32 connected to / MWL and / RMWL, and / MWL and / R
MWL as gate input, source grounded, drain N
-It is composed of an N-MOS 33 connected to the gate of the MOS 32, and P-MOSs 35 and 36 and an N-MOS 37 constituting an H level potential holding circuit. The conduction of the N-MOS 34 is controlled by the output 26 of the level shifter 202, and one terminal is connected to the MWDE and the other terminal is connected to the gate of the N-MOS 32. N-MOS33 is the output of level shifter 202
26 is at the L level, that is, provided that the gate potential of the N-MOS 32 is electrically floating when the N-MOS 34 is off, and that the N-MOS 32 is turned on and a DC current flows from Vpp to the ground. When / MWL and / RMWL are precharged to the H level and the N-MOS 34 is off, the gate potential of the N-MOS 32 is clamped to the L level. When the P-MOS31 and the N-MOS32 are both in the off state for a long time, the H-level potential holding circuit lowers the H level of / MWL and / RMWL, which are the outputs of the circuit, due to junction capacitance or transistor leak current. It is provided for the purpose of preventing such a situation.

【００２４】図６及び図７は、本実施例のロウデコーダ
の動作を示している。図６は通常アクセス時を示し、図
７は冗長アクセス時を示している。尚、ｔ３は、/AX、A
Xの情報入力を起点とするアドレスデコードの動作期間
を示している。先ず、通常アクセス時の動作について図
６を参照して説明する。図６に示すように従来例とは異
なり /XDEは、 /PRがＨレベルに遷移すると直ちにＬレ
ベルとなりデコーダ201は活性化される。この後 /AX、A
Xが活性化されると外部アドレスの指定により選択され
たデコーダ201<1>においてN-MOS11、12、13が全てオン
となり予めVddにプリチャージされたデコーダ201<1>の
出力17はＬレベルにディスチャージされる。この為、レ
ベルシフタ202<1>の出力26はＨレベルとなり出力段213<
1>においてP-MOS31はオフするがＨレベル電位保持回路
により /MWLlはＨレベルを維持する。この時、N-MOS34
もオフからオンに遷移する。一方、上記デコーダ動作と
パラレルに冗長判定回路205により冗長の判定が行われR
EはＬレベルに変化してメインワード線活性化回路207に
入力されるので、MWDEはLからＨレベルに遷移する。と
ころで、 /AXn、AXnが活性化されORゲート84の出力がＨ
レベルとなり遅延回路83で設定された遅延時間後、トラ
ンスファゲート82の入力をＨレベルにするが、それ以前
にトランスファゲート82が導通状態から非導通状態に変
化して遅延回路83の出力とバッファ85の入力を電気的に
分離する。同時に、ＨレベルのMWDEを入力とするN-MOS8
6がオンしバッフア86の入力はＬレベルに維持されるの
でRMWDもＬレベルを維持する。活性化されたMWDEは、駆
動段213<1>のN-MOS34を介してN-MOS32をオンさせるので
/MWLlはＨからＬレベルにプルダウンされ、即ち、活
性化された状態となる。FIGS. 6 and 7 show the operation of the row decoder of this embodiment. FIG. 6 shows a normal access, and FIG. 7 shows a redundant access. Note that t3 is / AX, A
The operation period of the address decoding starting from the input of the X information is shown. First, the operation at the time of normal access will be described with reference to FIG. As shown in FIG. 6, unlike the conventional example, / XDE immediately goes to L level when / PR transitions to H level, and the decoder 201 is activated. After this / AX, A
When X is activated, in the decoder 201 <1> selected by the designation of the external address, all the N-MOSs 11, 12, and 13 are turned on, and the output 17 of the decoder 201 <1> precharged to Vdd in advance is at the L level. To be discharged. Therefore, the output 26 of the level shifter 202 <1> becomes H level and the output stage 213 <
In 1>, the P-MOS 31 is turned off, but / MWLl is maintained at H level by the H level potential holding circuit. At this time, N-MOS34
Also transitions from off to on. On the other hand, redundancy judgment is performed by the redundancy judgment circuit 205 in parallel with the above-described decoder operation, and R
Since E changes to L level and is input to the main word line activation circuit 207, MWDE changes from L to H level. By the way, / AXn and AXn are activated and the output of the OR gate 84 becomes H
After the delay time set by the delay circuit 83, the input of the transfer gate 82 is set to the H level. Before that, the transfer gate 82 changes from the conductive state to the non-conductive state, and the output of the delay circuit 83 and the buffer 85 Input is electrically isolated. At the same time, N-MOS8 with H level MWDE as input
6 turns on and the input of the buffer 86 is maintained at L level, so that RMWD also maintains L level. The activated MWDE turns on the N-MOS 32 via the N-MOS 34 of the driving stage 213 <1>,
/ MWLl is pulled down from H to L level, that is, activated.

【００２５】他方、冗長デコーダ209においては、 /PR
がＨレベルに遷移すると /RXDEがＬレベルとなり冗長デ
コーダ209は活性化される。この後 /AX、AXが活性化さ
れるとN-MOS92がオンして予めVddにプリチャージされた
冗長デコーダ209の出力79はＬレベルにディスチャージ
される。この為、レベルシフタ202<R>の出力26はＨレベ
ルとなり出力段213<R>においてP-MOS31はオフする。こ
の時、N-MOS34もオフからオンに遷移するがRMWDEはＬレ
ベル、即ち冗長メインワード活性化信号がオフであるの
でN-MOS32はオフを維持し /RMWLはＨレベル電位保持回
路によりＨレベルを維持する、即ち、冗長メインワード
線は活性化されない。On the other hand, in the redundant decoder 209, / PR
Goes high, / RXDE goes low, and the redundant decoder 209 is activated. Thereafter, when / AX and AX are activated, the N-MOS 92 is turned on and the output 79 of the redundant decoder 209 precharged to Vdd is discharged to L level. Therefore, the output 26 of the level shifter 202 <R> becomes H level, and the P-MOS 31 is turned off in the output stage 213 <R>. At this time, the N-MOS 34 also transitions from off to on, but RMWDE is at L level, that is, since the redundant main word activation signal is off, the N-MOS 32 is kept off and / RMWL is at H level by the H level potential holding circuit. , Ie, the redundant main word line is not activated.

【００２６】次に、冗長アクセス時の動作について図７
を参照して説明する。図７に示すようにこの場合REはＨ
レベルに維持されるのでREが入力されるメインワード活
性化回路207においては、MWDEはＬレベルを維持する。
この時、トランスファゲート82は導通状態で且つN-MOS8
6はオフでありその後 /AX、AXが活性化されORゲート84
の出力がＨレベルになるとORゲート84の出力は、遅延回
路83、トランスファゲート83及びバッファ85を介して伝
搬されRMWDEをLからＨレベルに遷移させる。一方、 /MW
L0に対応してデコーダ201<0>、レベルシフタ202<0>が選
択され駆動段213<0>においてのN-MOS34はオフからオン
に遷移するが、MWDEがＬレベルであるのでN-MOS34はオ
フを維持し /MWL0はＨレベル電位保持回路によりＨレベ
ルを維持する。他方、 /RMWLに関しても通常アクセス時
で説明したように冗長デコーダ、レベルシフタ202<R>が
活性化され駆動段213<R>においてN-MOS34がオフからオ
ンに遷移する。この場合、RMWDEがＨレベル、即ち冗長
メインワード活性化信号がオンであるのでN-MOS32がオ
ンして /RMWLはHからＬレベルにプルダウンされ、即
ち、冗長メインワード線が活性化される。Next, the operation at the time of redundant access will be described with reference to FIG.
This will be described with reference to FIG. In this case, as shown in FIG.
In the main word activation circuit 207 to which RE is input because the signal is maintained at the level, the MWDE maintains the L level.
At this time, the transfer gate 82 is conductive and the N-MOS 8
6 is off and then / AX, AX is activated and OR gate 84
Becomes high, the output of the OR gate 84 is propagated through the delay circuit 83, the transfer gate 83, and the buffer 85, and changes the RMWDE from L to H level. On the other hand, / MW
In response to L0, the decoder 201 <0> and the level shifter 202 <0> are selected, and the N-MOS 34 in the driving stage 213 <0> transitions from off to on, but since the MWDE is at the L level, the N-MOS 34 Maintain the OFF state and maintain H level at / MWL0 by the H level potential holding circuit. On the other hand, with respect to / RMWL, the redundancy decoder and level shifter 202 <R> are activated and the N-MOS 34 transitions from off to on in the drive stage 213 <R> as described in the normal access. In this case, since RMWDE is at H level, that is, the redundant main word activation signal is on, the N-MOS 32 is turned on and / RMWL is pulled down from H to L level, that is, the redundant main word line is activated.

【００２７】以上のように、本実施例によれば、ロウデ
コーダにおいて冗長判定動作とアドレスデコード動作が
パラレルに開始される為、アドレスバッファ出力が活性
化されてからワード線が選択されるまでの時間を従来に
比して短縮することが可能であり、半導体記憶装置のア
クセスタイムの向上を期待できる。図８は、本発明の変
形例１の構成を示している。As described above, according to this embodiment, since the redundancy judgment operation and the address decoding operation are started in parallel in the row decoder, the operation from the activation of the address buffer output to the selection of the word line is performed. The time can be reduced as compared with the conventional case, and an improvement in access time of the semiconductor memory device can be expected. FIG. 8 shows a configuration of a first modification of the present invention.

【００２８】ここで、ロウデコーダ290は、複数のデコ
ーダ201と、デコーダ活性化回路218と、冗長デコーダ21
9、複数のレベルシフタ202（図示せず）と、複数の駆動
段213（図示せず）と、メインワード活性化回路207（図
示せず）とから構成される。デコーダ活性化回路218
は、RMWDEとRMWDEをインバータ48で反転した出力により
その導通状態が制御されるトランスファゲート50と、RM
WDEがＨレベルの時にトランスファゲート50の一方の端
子をグランドレベルにクランプするN-MOS49と、N-MOS49
のドレインに自身の入力が接続されるインバータ46と、
インバータ46の入力に自身の入力が接続されるバッファ
47とにより構成される。トランスファゲート50の一方の
端子は /PRに接続され、他方の端子はバッファ47の入力
に接続される。インバータ46の出力は /XDEに接続され
る。バッファ47の出力は、デコーダプリチャージ信号 /
PRX（以下 /PRXと略す）に接続される。 冗長デコーダ
219は、MWDEとMWDEをインバータ96で反転した出力によ
りその導通状態が制御されるトランスファゲート95と、
MWDEがＨレベルの時にトランスファゲート95の一方の端
子をグランドレベルにクランプするN-MOS94と、N-MOS94
のドレインに自身の入力が接続されるインバータ93と、
インバータ93の入力に自身の入力が接続されるバッファ
98と、 /AXn及びAXnを各々のゲート入力とし、各々のソ
ースが /RXDEに共通接続され、各々のドレインが出力79
に共通接続されるN-MOS91、92と、出力79を冗長デコー
ダプリチャージ信号 /PRRX（以下 /PRRXと略す）により
VddにプリチャージするP-MOS71と、P-MOS72及びインバ
ータ73から成りプリチャージ電位を保持するＨレベル電
位保持回路で構成される。トランスファゲート95の一方
の端子は、 /PRに接続され他方の端子は、バッファ98の
入力に接続される。インバータ93の出力は、 /RXDEに接
続される。バッファ98の出力は、 /PRRXに接続される。Here, the row decoder 290 includes a plurality of decoders 201, a decoder activating circuit 218, and a redundant decoder 21.
9. It includes a plurality of level shifters 202 (not shown), a plurality of driving stages 213 (not shown), and a main word activation circuit 207 (not shown). Decoder activation circuit 218
Is a transfer gate 50 whose conduction state is controlled by an output obtained by inverting RMWDE and RMWDE by an inverter 48;
An N-MOS 49 that clamps one terminal of the transfer gate 50 to the ground level when WDE is at the H level,
An inverter 46 whose input is connected to the drain of
Buffer whose own input is connected to the input of inverter 46
47. One terminal of the transfer gate 50 is connected to / PR, and the other terminal is connected to the input of the buffer 47. The output of inverter 46 is connected to / XDE. The output of the buffer 47 is the decoder precharge signal /
Connected to PRX (hereinafter abbreviated as / PRX). Redundant decoder
219 is a transfer gate 95 whose conduction state is controlled by MWDE and an output obtained by inverting MWDE by an inverter 96,
An N-MOS 94 that clamps one terminal of the transfer gate 95 to the ground level when MWDE is at an H level;
An inverter 93 whose input is connected to the drain of
A buffer whose own input is connected to the input of the inverter 93
98, / AXn and AXn are each gate input, each source is commonly connected to / RXDE, and each drain is output 79
N-MOSs 91 and 92 and output 79 are connected to redundant decoder precharge signal / PRRX (hereinafter abbreviated as / PRRX).
It comprises a P-MOS 71 for precharging to Vdd, an H-level potential holding circuit composed of a P-MOS 72 and an inverter 73 and holding a precharge potential. One terminal of the transfer gate 95 is connected to / PR, and the other terminal is connected to the input of the buffer 98. The output of inverter 93 is connected to / RXDE. The output of buffer 98 is connected to / PRRX.

【００２９】デコーダ201においては、出力17をVddにプ
リチャージするP-MOS14のゲートに/PRXが接続される。
図９及び図１０は、図８に示される変形例１におけるロ
ウデコーダの動作を示している。図９は通常アクセス時
を、図１０は冗長アクセス時を各々示している。In the decoder 201, / PRX is connected to the gate of the P-MOS 14 for precharging the output 17 to Vdd.
FIGS. 9 and 10 show the operation of the row decoder in the first modification shown in FIG. FIG. 9 shows a normal access, and FIG. 10 shows a redundant access.

【００３０】図９に示されるように、通常アクセス時の
場合には、RMWDEは常にＬレベルでありデコーダ活性化
回路218においてトランスファゲート50は常に導通状態
/XDE及び /PRXは、常に /PRより制御されデコーダ201に
入力されるのでデコーダ201<1>の動作説明は、図５の実
施例の場合の通常アクセス時の動作と同様である。従っ
て、以下、冗長デコーダ219に注目してその動作を説明
する。As shown in FIG. 9, during normal access, RMWDE is always at L level, and transfer gate 50 in decoder activation circuit 218 is always conductive.
Since / XDE and / PRX are always controlled by / PR and input to the decoder 201, the operation of the decoder 201 <1> is the same as the operation at the time of normal access in the embodiment of FIG. Therefore, the operation thereof will be described below focusing on the redundant decoder 219.

【００３１】/AX、AXが活性化されMWDEがＨレベルに遷
移するまでは、トランスファゲート95は導通状態である
ので / RXDE及び /PRRXは、 /PRにより制御され出力79
をVddにプリチャージする。 /PRがＨレベルに遷移する
と、 /PRRXがＨレベル、 /RXDEがＬレベルとなり冗長デ
コーダが活性化される。この後、 /AXn及びAXnが活性化
されるとN-MOS92がオンして予めVddにプリチャージされ
た出力79をＬレベルにディスチャージする。冗長判定
後、WDEがＨレベルに遷移するとトランスファゲート95
は非導通状態になり /PR、とバッファ98の入力を電気的
に分離すると同時にN-MOS94によりインバータ93の入力
をグランドレベルにプルダウンする。これを受け /RXDE
はＨレベルに遷移し、 /PRRXはＬレベルに遷移するので
出力79はVddにプリチャージされる。従って、出力79で
制御される駆動段213<R>におけるP-MOS31は１旦はオフ
して /RMWLのプリチャージを中断するも、冗長判定後は
再度オンしてプリチャージを再開して /RMWLのＨレベル
を保持する。Until / AX, AX is activated and MWDE transitions to the H level, the transfer gate 95 is in a conductive state, so that / RXDE and / PRRX are controlled by / PR and the output 79
Is precharged to Vdd. When / PR changes to the H level, / PRRX changes to the H level and / RXDE changes to the L level to activate the redundant decoder. Thereafter, when / AXn and AXn are activated, the N-MOS 92 is turned on and the output 79 precharged to Vdd is discharged to the L level. After the redundancy judgment, when the WDE transitions to the H level, the transfer gate 95
Becomes non-conductive, electrically isolates / PR from the input of the buffer 98, and simultaneously pulls down the input of the inverter 93 to the ground level by the N-MOS 94. Receiving this / RXDE
Transitions to the H level and / PRRX transitions to the L level, so that the output 79 is precharged to Vdd. Therefore, the P-MOS 31 in the drive stage 213 <R> controlled by the output 79 is turned off once to interrupt the precharge of / RMWL, but is turned on again after the redundancy judgment to restart the precharge. Holds H level of RMWL.

【００３２】次に、図１０に示されるように、冗長アク
セス時の場合には、MWDEは常にＬレベルであり冗長デコ
ーダ219においてトランスファゲート95は常に導通状態
であり、 /RXDE及び /PRRXは常に /PRより制御されるこ
とから、冗長デコーダの動作は、図５の実施例の冗長ア
クセス時の動作と同様であるので、以下では図１０を参
照して選択されたデゴーダ201<0>に注目してその動作を
説明する。Next, as shown in FIG. 10, in the case of the redundant access, the MWDE is always at the L level, the transfer gate 95 in the redundant decoder 219 is always conductive, and / RXDE and / PRRX are always Since the operation of the redundant decoder is controlled by / PR, the operation of the redundant decoder is the same as the operation at the time of the redundant access in the embodiment of FIG. 5, so the following focuses on the degoder 201 <0> selected with reference to FIG. The operation will be described below.

【００３３】/AX、AXが活性化されRMWDEがＨレベルに遷
移するまでは、デコーダ活性化回路218のトランスファ
ゲート50は導通状態で /XDE、 /PRXは、 /PRより制御さ
れデコーダ201に入力されるので各デコーダの出力17はV
ddにプリチャージされる。/PRがＨレベルに遷移すると
/PRXがＨレベルとなり且つ /XDEがＬレベルとなり、デ
コーダ201は活性化される。この後 /AX、AXが活性化さ
れるとデコーダ201<0>におけるN-MOS11、12、13がオン
して、予めVddにプリチャージされた出力17をＬレベル
にディスチャージする。冗長判定後、RMWDEがＨレベル
に遷移するとデコーダ活性化回路218のトランスファゲ
ート50は非導通状態になり /PRとバッファ47の入力を電
気的に分離すると同時にN-MOS49によりインバータ46の
入力をグランドレベルにプルダウンする。これを受け /
XDEはＨレベルに遷移し、 /PRXはＬレベルに遷移するの
で出力17はVddにプリチャージされる。従って、デコー
ダ201<0>の出力により制御される駆動段213<0>において
P-MOS31は１旦はオフして /MWL0のプリチャージを中断
するも冗長判定後は、再度オンしてプリチャージを再開
し/MWL0のＨレベルを保持する。Until / AX and AX are activated and RMWDE transitions to the H level, the transfer gate 50 of the decoder activation circuit 218 is in a conductive state. Output of each decoder is V
Precharged to dd. When / PR transitions to H level
/ PRX becomes H level and / XDE becomes L level, and the decoder 201 is activated. Thereafter, when / AX and AX are activated, the N-MOSs 11, 12, and 13 in the decoder 201 <0> are turned on, and the output 17 precharged to Vdd is discharged to the L level. After the redundancy judgment, when RMWDE transitions to the H level, the transfer gate 50 of the decoder activation circuit 218 becomes non-conductive, and the input of the inverter 46 is grounded by the N-MOS 49 at the same time as the / PR and the input of the buffer 47 are electrically separated. Pull down to level. In response to this /
Since XDE transitions to the H level and / PRX transitions to the L level, the output 17 is precharged to Vdd. Therefore, in the driving stage 213 <0> controlled by the output of the decoder 201 <0>.
The P-MOS 31 is turned off once to interrupt the precharge of / MWL0, but after the redundancy judgment, it is turned on again to restart the precharge and keep the H level of / MWL0.

【００３４】以上ように、図８に示される変形例によれ
ば、アドレスバッファ出力活性化後には一旦は活性化さ
れたデコーダ及び冗長デコーダを、冗長判定後には通常
アクセス時または冗長アクセス時に応じて何れか一方を
非活性にできることから、駆動段213内のＨレベル電位
保持回路が不要となる。従って、図２の従来例と同程度
までにロウデコーダを構成する回路素子を低減でき、シ
リコン上に形成する半導体記憶装置のチップ面積を図２
の従来例と同程度に維持しつつもアクセスタイムの向上
が期待できる。As described above, according to the modification shown in FIG. 8, after the address buffer output is activated, the once activated decoder and redundant decoder are used, and after the redundancy judgment, the decoder and the normal access are used in response to normal access or redundant access. Since either one can be made inactive, the H level potential holding circuit in the driving stage 213 is not required. Therefore, the number of circuit elements constituting the row decoder can be reduced to about the same level as in the conventional example of FIG. 2, and the chip area of the semiconductor memory device formed on silicon can be reduced.
The access time can be expected to be improved while maintaining the same level as in the conventional example.

【００３５】図１１は、変形例２のロウデコーダの構成
を示している。ここで、ロウデコーダ290は、デコーダ2
11と、冗長デコーダ229と、複数のレベルシフタ212と、
デコーダ活性化回路208と、複数の駆動段213（図示せ
ず）と、メインワード活性化回路207（図示せず）とか
ら構成される。デコーダ211は、 /AX、AXを入力としソ
ース及びドレインが互いに直列接続されるN-MOS11、1
2、13で横成され、N-MOS11のソースは /XDEに接続さ
れ、N-MOS13のドレインは出力17に接続される。FIG. 11 shows a configuration of the row decoder of the second modification. Here, the row decoder 290 is
11, a redundant decoder 229, a plurality of level shifters 212,
It comprises a decoder activating circuit 208, a plurality of driving stages 213 (not shown), and a main word activating circuit 207 (not shown). The decoder 211 has N-MOSs 11, 1 having / AX and AX as inputs and having a source and a drain connected in series to each other.
The source of the N-MOS 11 is connected to / XDE, and the drain of the N-MOS 13 is connected to the output 17.

【００３６】冗長デコーダ229は、 /AXn、AXnを各々の
ゲート入力とし、各々のソースが /PRを入力とするイン
バータ93の出力と共通接続され、各々のドレインが出力
79に接続されるN-MOS91、92により構成され、インバー
タ93の出力は、 /RXDEに接続される。レベルシフタ212
は、ソースをVppに接続しドレインとゲートが互いにク
ロスカップ接続されるP-MOS21、22と、デコーダ211の出
力17及び冗長デコーダ229の出力79をゲート入力とするN
-MOS27と、 /XDEをゲート入力とするN-MOS24で構成さ
れ、N-MOS24、27の各々のドレインは、P-MOS22のドレイ
ンと共に出力26に共通接続され、各々のソースは接地さ
れる。P-MOS21のドレインはN-MOS27のゲートに接続され
る。The redundant decoder 229 has / AXn and AXn as gate inputs, each source is commonly connected to the output of the inverter 93 having / PR as input, and each drain is output.
The output of the inverter 93 is connected to / RXDE. Level shifter 212
N has gates of P-MOSs 21 and 22 whose sources are connected to Vpp and whose drains and gates are cross-coupled to each other, and the output 17 of the decoder 211 and the output 79 of the redundant decoder 229 are gate input
A drain of each of the N-MOSs 24 and 27 is commonly connected to an output 26 together with a drain of the P-MOS 22, and each of the sources is grounded. The drain of the P-MOS 21 is connected to the gate of the N-MOS 27.

【００３７】以下、図１１の変形例２の動作について説
明する。/PRがＬレベルで且つ /AX、AXが非活性である
場合、 /XDE及び /RXDEは、Ｈレベルでありレベルシフ
タ212においてN-MOS24がオンして出力26をＬレベルにプ
ルダウンする。デコーダ211においてN-MOS11、12、13及
び冗長デコーダ229においてN-MOS91、92は、この時全て
オフであるのでP-MOS21がオンすると出力17及び出力79
をVppにプリチャージしてP-MOS22をオフする。次に /PR
がＨレベルに遷移して /XDE及び /RXDEが、Ｌレベルに
なるとN-MOS24はオフ、デコーダ211及び冗長デコーダ21
9は活性化される。Hereinafter, the operation of the second modification of FIG. 11 will be described. When / PR is at L level and / AX and AX are inactive, / XDE and / RXDE are at H level, the N-MOS 24 is turned on in the level shifter 212, and the output 26 is pulled down to L level. At this time, the N-MOSs 11, 12, and 13 in the decoder 211 and the N-MOSs 91 and 92 in the redundant decoder 229 are all off at this time.
Is precharged to Vpp to turn off the P-MOS 22. Then / PR
Goes to the H level, and when / XDE and / RXDE go to the L level, the N-MOS 24 is turned off, and the decoder 211 and the redundant decoder 21 are turned off.
9 is activated.

【００３８】その後 /AX、AXが活性化されると /AX、AX
の情報に基づいて選択されたデコーダ211においては、N
-MOS11、12、13がオンして出力17がVppレベルからＬレ
ベルにディスチャージされる。他方、冗長デコーダ229
においては、N-MOS91、92の何れか一方がオンして出力7
9をVppレベルからＬレベルにディスチャージする。この
結果レベルシフタ212においてN-MOS27がオフ、P-MOS22
がオンして出力26をＬレベルからＨレベルに遷移する。Thereafter, when / AX, AX is activated, / AX, AX
In the decoder 211 selected based on the information of
-The MOSs 11, 12, and 13 are turned on, and the output 17 is discharged from the Vpp level to the L level. On the other hand, the redundant decoder 229
, One of the N-MOSs 91 and 92 is turned on and the output 7
9 is discharged from the Vpp level to the L level. As a result, the N-MOS 27 is turned off and the P-MOS 22
Turns on, and the output 26 transitions from the L level to the H level.

【００３９】以上説明したように、図１１の変形例２に
おいても、図５の実施例のデコーダ、冗長デコーダ及び
レベルシフタと同じ機能を果たし且つ回路構成素子を少
なくできることから、シリコン上に形成する半導体記憶
装置のチップ面積をより小さく実現でき且つアクセスタ
イムの向上が期待できる。As described above, also in the modification 2 in FIG. 11, the same functions as those of the decoder, the redundant decoder and the level shifter in the embodiment in FIG. 5 can be performed, and the number of circuit components can be reduced. A smaller chip area of the storage device can be realized, and an improvement in access time can be expected.

【００４０】[0040]

【発明の効果】以上のように，本発明の半導体記憶装置
によれば、冗長判定動作とアドレスデコード動作が並行
になされ高速なアクセスが可能となる。As described above, according to the semiconductor memory device of the present invention, the redundancy judgment operation and the address decoding operation are performed in parallel, so that high-speed access is possible.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来の半導体記憶装置10の構成を示している回
路図である。FIG. 1 is a circuit diagram showing a configuration of a conventional semiconductor memory device 10.

【図２】図１のロウダコーダ200の構成を示している回
路図である。FIG. 2 is a circuit diagram showing a configuration of a row coder 200 of FIG.

【図３】図１のロウダコーダ200の通常アクセス時の動
作を示しているタイミングチャートである。FIG. 3 is a timing chart showing an operation of the row coder 200 of FIG. 1 at the time of normal access.

【図４】図１のロウダコーダ200の冗長アクセス時の動
作を示しているタイミングチャートである。FIG. 4 is a timing chart showing an operation of the row coder 200 of FIG. 1 at the time of redundant access.

【図５】本発明の実施例であり、半導体記憶装置のロウ
デゴーダ290の構成を示しているブロックである。FIG. 5 is a block diagram illustrating a configuration of a row degoder 290 of a semiconductor memory device according to an embodiment of the present invention.

【図６】図４のロウデコーダ290の通常アクセス時の動
作を示しているタイミングチャートである。FIG. 6 is a timing chart showing an operation of the row decoder 290 in FIG. 4 at the time of normal access.

【図７】図４のロウデコーダ290の冗長アクセス時の動
作を示しているタイミングチャートである。FIG. 7 is a timing chart showing an operation of the row decoder 290 in FIG. 4 at the time of redundant access.

【図８】本発明の変形例１のロウデコーダ290の構成を
示している回路図である。FIG. 8 is a circuit diagram showing a configuration of a row decoder 290 according to a first modification of the present invention.

【図９】図６の変形例１の通常アクセス時の動作を示し
ているタイミングチャートである。FIG. 9 is a timing chart showing an operation at the time of a normal access in a first modification of FIG. 6;

【図１０】図６の変形例１の冗長アクセス時の動作を示
しているタイミングチャートである。FIG. 10 is a timing chart showing an operation at the time of a redundant access according to the first modification of FIG. 6;

【図１１】本発明の変形例２ロウデコーダ290の構成を
示している回路図である。FIG. 11 is a circuit diagram showing a configuration of a row decoder 290 according to a second modification of the present invention.

【符号の簡単な説明】[Brief description of reference numerals]

10 半導体記憶装置 100 カラムデコーダ 200 従来のロウデコーダ 201 デコーダ 202 レベルシフタ 205 冗長判定回路 207 メインワード活性化回路 208 デコーダ活性化回路 209 冗長デコーダ 211 変形例１のデコーダ 212 変形例１のレベルシフタ 213 駆動段 218 変形例１のデコーダ活性化回路 219 変形例１の冗長デコーダ 229 変形例２の冗長デコーダ 290 ロウデコーダ 300 メモリアレイ 310 カラムスイッチ 311 センスアンプ 313 ビット線対 314 インバータ 10 Semiconductor memory device 100 Column decoder 200 Conventional row decoder 201 Decoder 202 Level shifter 205 Redundancy determination circuit 207 Main word activation circuit 208 Decoder activation circuit 209 Redundancy decoder 211 Decoder of first modification 212 Level shifter of first modification 213 Drive stage 218 Decoder activation circuit of Modification 1 219 Redundancy decoder of Modification 1 229 Redundancy decoder of Modification 2 290 Row decoder 300 Memory array 310 Column switch 311 Sense amplifier 313 Bit line pair 314 Inverter

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5L106 AA01 CC04 CC17 GG03 5M024 AA40 AA50 BB07 BB08 BB35 BB36 CC22 CC50 DD62 DD80 GG02 HH01 HH10 MM12 MM15 MM20 PP01 PP02 PP03 PP07 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5L106 AA01 CC04 CC17 GG03 5M024 AA40 AA50 BB07 BB08 BB35 BB36 CC22 CC50 DD62 DD80 GG02 HH01 HH10 MM12 MM15 MM20 PP01 PP02 PP03 PP07

Claims (4)

【特許請求の範囲】[Claims] 【請求項１】 行及び列に沿って配列された複数のメモ
リセルからなる半導体記憶装置であって、 前記行が、外部から指定されるアドレスに対応する行の
複数と、前記アドレスに対応しない冗長行の少なくとも
１つとからなり、 欠陥メモリセルを含む行に対応する欠陥アドレスを保持
する欠陥アドレス保持手段と、 前記アドレスの指定を契機として、前記アドレスが前記
欠陥行アドレスに一致するか否かを判定する冗長判定手
段と、 前記アドレスの指定を契機として、前記アドレスに対応
する行を選択する指定行選択手段と、 前記アドレスの指定を契機として、冗長行を選択する冗
長行選択手段と、 前記メモリセルのアクセスを行単位に制御する行毎のワ
ード線を待機状態又は活性化状態とするワード線活性化
手段であり、前記アドレスの指定を契機として、前記ワ
ード線の全てを待機状態とし、前記冗長判定手段による
不一致判定結果及び前記指定行選択手段による行の選択
の結果を待って前記選択される行に対応するワード線を
活性化するワード線活性化手段と、 前記メモリセルのアクセスを行単位に制御する冗長行毎
のワード線を待機状態又は活性化状態とする冗長ワード
線活性化手段であり、前記アドレスの指定を契機とし
て、前記ワード線の全てを待機状態とし、前記冗長判定
手段による一致判定結果及び前記冗長行選択手段による
冗長行の選択結果を待って前記選択される冗長行に対応
するワード線を活性化する冗長ワード線活性化手段と、 を含むことを特徴とする半導体記憶装置。1. A semiconductor memory device comprising a plurality of memory cells arranged along a row and a column, wherein the row does not correspond to a plurality of rows corresponding to an externally designated address and the address does not correspond to the address. Defective address holding means for holding a defective address corresponding to a row including a defective memory cell, the defective address holding means comprising at least one of the redundant rows, and whether or not the address matches the defective row address when the address is designated Redundancy determining means for determining a row, a designated row selecting means for selecting a row corresponding to the address when the address is specified, and a redundant row selecting means for selecting a redundant row when the address is specified, Word line activating means for setting a word line for each row for controlling access of the memory cell on a row basis to a standby state or an activated state, and In response to the designation, all of the word lines are put into a standby state, and the word line corresponding to the selected row is activated after waiting for the result of the mismatch judgment by the redundancy judgment unit and the result of the row selection by the designated row selection unit. And a redundant word line activating means for controlling the access of the memory cells on a row-by-row basis and for setting a word line for each redundant row to a standby state or an active state, and the designation of the address is triggered. All of the word lines are put into a standby state, and a word line corresponding to the selected redundant row is activated after waiting for a match determination result by the redundancy determination unit and a redundant row selection result by the redundant row selection unit. And a redundant word line activating means. 【請求項２】 前記欠陥アドレス保持手段が、前記アド
レスを構成するビット数に対応する数のヒューズを含む
ことを特徴とする請求項１記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said defective address holding means includes a number of fuses corresponding to the number of bits constituting said address. 【請求項３】 前記アドレスの指定に応じてプリチャー
ジ信号を生成するプリチャージ信号生成手段を更に含
み、 前記指定行選択手段が、 前記行の各々に対応する複数の出力線と、 前記プリチャージ信号を入力して前記冗長判定手段にお
ける不一致判定結果に応じて選択的に前記プリチャージ
信号を中継出力する手段と、 前記中継出力されたプリチャージ信号に応じて前記複数
の出力線の全てをプリチャージする手段と、 前記アドレスの指定に対応する前記複数の出力線のうち
の１つをディスチャージする手段とを含み、 前記冗長行選択手段が、 前記冗長行に対応する出力線と、 前記プリチャージ信号を入力して前記冗長判定手段にお
ける一致判定結果に応じて選択的に前記プリチャージ信
号を出力する手段と、 前記出力されたプリチャージ信号に応じて、前記出力線
をプリチャージする手段と、 前記出力線のうちの１つをディスチャージする手段とを
含むことを特徴とする請求項１記載の半導体記憶装置。3. The system according to claim 2, further comprising: a precharge signal generation unit configured to generate a precharge signal in accordance with the designation of the address, wherein the designated row selection unit includes: a plurality of output lines corresponding to each of the rows; Means for receiving a signal and selectively relaying the precharge signal in accordance with the result of the discrepancy determination in the redundancy determination means; and precharging all of the plurality of output lines in response to the relayed precharge signal. Means for charging, and means for discharging one of the plurality of output lines corresponding to the designation of the address, wherein the redundant row selecting means comprises: an output line corresponding to the redundant row; Means for receiving a signal and selectively outputting the precharge signal in accordance with a result of the match judgment by the redundancy judgment means; 2. The semiconductor memory device according to claim 1, further comprising: means for precharging said output line in response to an image signal; and means for discharging one of said output lines. 【請求項４】 前記指定行選択手段が、前記行の各々に
対応する出力線を有する複数のデコーダを含み、 前記複数のデコーダの各々が、 第１及び第２のトランジスタであり、それらのソースが
共に電源の一端に接続され、それらのゲート及びドレイ
ンが互いに交差状に接続される第１及び第２のトランジ
スタと、 １端が前記第１のトランジスタのドレインに接続され、
前記アドレスの指定に対応するデコーダである場合に、
前記第１のトランジスタのドレインからの信号を選択的
に他端に中継供給する開閉手段と、 ゲートが前記開閉手段の他端に接続され、ソースが前記
電源の他端に接続され、ドレインが前記出力線に接続さ
れる第３トランジスタと、 ゲートが前記第１のトランジスタのドレインに接続さ
れ、ソースが前記電源の他端に接続され、ドレインが前
記第３のトランジスタのドレインと共に前記出力線に接
続される第４のトランジスタと、 を含むことを特徴とする請求項１記載の半導体記憶装
置。4. The designated row selecting means includes a plurality of decoders having output lines corresponding to each of the rows, each of the plurality of decoders being a first and a second transistor, and a source thereof. Are connected to one end of a power supply, and their first and second transistors have their gates and drains connected to each other in a crossing manner. One end is connected to the drain of the first transistor;
In the case of a decoder corresponding to the address specification,
Opening / closing means for selectively relaying a signal from the drain of the first transistor to the other end; a gate connected to the other end of the opening / closing means; a source connected to the other end of the power supply; A third transistor connected to the output line; a gate connected to the drain of the first transistor; a source connected to the other end of the power supply; and a drain connected to the output line together with a drain of the third transistor. The semiconductor memory device according to claim 1, further comprising: a fourth transistor to be used.