JP2002271308A - Code communication method and equipment therefor - Google Patents

Abstract

PROBLEM TO BE SOLVED: To provide a code communication method for performing via an SDH network, etc., the efficient communication of such an mb/nb-coded signal as a giga-bit Ethernet (R) signal. SOLUTION: In the code communication method, a transmitter generates a (m+1)b code string to transmit it, and transmits at least once a code synchronizing pattern comprising (p) (p is a natural number larger than (s) and not larger than 2m+2) continuing Ks and (q) (q is a natural number, p+q<=2m+2) continuing K<-> s. A receiver converts a receiving bit string into the (m+1)b code string by sensing the code synchronizing patterns from the receiving bit string to perform a code synchronization.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ｍｂ／ｎｂ符号化
された信号を効率的に通信するために使用される。特
に、符号同期を行うための符号同期パターンが含まれて
いることが必要であり、低周波成分の抑制を要求されな
いときに、ｎビット長の符号をｍ＋１ビット長（ｎ＞ｍ
＋１）の符号に変換して通信することによって情報伝送
効率を向上させる、符号通信方法及び通信装置に関す
る。The present invention is used for efficiently communicating mb / nb coded signals. In particular, a code synchronization pattern for performing code synchronization needs to be included, and when suppression of low frequency components is not required, an n-bit code is changed to an m + 1-bit length (n> m).
The present invention relates to a code communication method and a communication device that improve information transmission efficiency by performing communication after converting to a code of (+1).

【０００２】[0002]

【従来の技術】以下は、従来の技術による符号通信方式
を適用した通信システムの例である。この通信システム
は、８ｂ／１０ｂ符号（特許２５４９１９６号、特開昭
５９−１００５６号公報、を参照のこと）を採用するギ
ガビットイーサネット信号を既存のＳＤＨ（Ｓｙｎｃｈ
ｒｏｎｏｕｓ Ｄｉｇｉｔａｌ Ｈｉｅｒａｒｃｈｙ）
ネットワークを介して通信することによって、ギガビッ
トイーサネット信号の長距離伝送を可能とする。2. Description of the Related Art The following is an example of a communication system to which a conventional code communication system is applied. This communication system converts a gigabit Ethernet signal using an 8b / 10b code (see Japanese Patent No. 2549196 and Japanese Patent Laid-Open No. 59-10056) into an existing SDH (Synch) signal.
(ronous Digital Hierarchy)
Communication over a network enables long-distance transmission of Gigabit Ethernet signals.

【０００３】符号通信ノードＡは、ギガビットイーサネ
ット装置Ｘから送信された１．２５Ｇｂｐｓのギガビッ
トイーサネット信号を、２．４８８３２ＧｂｐｓのＳＤ
Ｈ信号に変換し、ＳＤＨネットワークを介して、符号通
信ノードＢへ送信する。符号通信ノードＢは、受信した
２．４８８３２ＧｂｐｓのＳＤＨ信号を１．２５Ｇｂｐ
ｓのギガビットイーサネット信号に戻し、ギガビットイ
ーサネット装置Ｙへ送信する。また、符号通信ノードＢ
は、ギガビットイーサネット装置Ｙから送信されたギガ
ビットイーサネット信号を、２．４８８３２Ｇｂｐｓの
ＳＤＨに変換し、符号通信ノードＡに送信する。符号通
信ノードＡは受信したＳＤＨ信号を、ギガビットイーサ
ネット信号に戻し、ギガビットイーサネット装置Ｘへ送
信する。The code communication node A converts a 1.25 Gbps Gigabit Ethernet signal transmitted from the Gigabit Ethernet device X into a 2.48832 Gbps SD
The signal is converted to an H signal and transmitted to the code communication node B via the SDH network. The code communication node B converts the received 2.48832 Gbps SDH signal into a 1.25 Gbps
s Gigabit Ethernet signal is returned to the Gigabit Ethernet device Y. Code communication node B
Converts the Gigabit Ethernet signal transmitted from the Gigabit Ethernet device Y into 2.48832 Gbps SDH and transmits it to the code communication node A. The code communication node A converts the received SDH signal back to a Gigabit Ethernet signal and transmits it to the Gigabit Ethernet device X.

【０００４】このように、２．４８８３２ＧｂｐｓのＳ
ＤＨ信号に変換可能な元の信号のビットレートは最大
２．３９６１６Ｇｂｐｓであるため、２．４８８３２Ｇ
ｂｐｓのＳＤＨ信号に変換可能な１．２５Ｇｂｐｓのギ
ガビットイーサネット信号は、１本のみであった。[0004] Thus, S of 2.48832 Gbps
Since the bit rate of the original signal that can be converted to a DH signal is a maximum of 2.39616 Gbps, 2.48832 G
There was only one 1.25 Gbps Gigabit Ethernet signal that could be converted to a bps SDH signal.

【０００５】[0005]

【発明が解決しようとする課題】したがって、従来の技
術による符号通信方式を適用した符号通信システムで
は、２．４８８３２ＧｂｐｓのＳＤＨ信号の使用可能な
帯域のうち、１．１４６１６Ｇｂｐｓの帯域が使用され
ず、極めて情報伝送効率の悪い方式となっていた。Therefore, in the code communication system to which the code communication system according to the prior art is applied, the band of 1.16616 Gbps is not used among the usable bands of the 2.48832 Gbps SDH signal. The system had extremely poor information transmission efficiency.

【０００６】以下、従来技術の問題点を具体例について
説明する。Hereinafter, the problems of the prior art will be described with reference to specific examples.

【０００７】図２４は従来のギガビットイーサネット
（ＧｂＥ）信号をＷＡＮ（例：ＳＤＨネットワーク）を
介して通信する構成説明図である。FIG. 24 is an explanatory diagram of a configuration for communicating a conventional Gigabit Ethernet (GbE) signal via a WAN (eg, SDH network).

【０００８】すなわち、送信装置１１のＧｂＥ送信部１
２からの１０ｂ（ビット）符号（１．２５Ｇｂｐｓ）は
ＳＤＨ変換部１３でＳＤＨフレーム信号（２．４８８３
２Ｇｂｐｓ＝０．０９２１６Ｇｂｐｓ（ＯｖｅｒＨｅａ
ｄ）＋１．２５Ｇｂｐｓ（ＧｂＥ）＋未使用１．１４６
１６Ｇｂｐｓ）に変換され、ＷＡＮ（ＳＤＨネットワー
ク）１４を介して受信装置１５に送信される。受信装置
１５のＳＤＨ変換部１６ではＳＤＨフレーム信号を１０
ｂ符号に変換してＧｂＥ受信部１７に出力する。That is, the GbE transmission unit 1 of the transmission device 11
The 10b (bit) code (1.25 Gbps) from 2 is converted by the SDH conversion unit 13 into an SDH frame signal (2.4883).
2 Gbps = 0.09216 Gbps (OverHea
d) +1.25 Gbps (GbE) + unused 1.146
16 Gbps) and transmitted to the receiving device 15 via the WAN (SDH network) 14. The SDH converter 16 of the receiving device 15 converts the SDH frame signal into 10
The signal is converted into a b code and output to the GbE receiving unit 17.

【０００９】しかしながら、２．４８８３２Ｇｂｐｓの
ＳＤＨフレーム信号に、ＧｂＥを１本しか載せられない
（２本載せるには帯域が足りないため）。したがって、
１．１４６１６Ｇｂｐｓの帯域が使われないため、極め
て効率が悪い。[0009] However, only one GbE can be carried in a 2.48832 Gbps SDH frame signal (because the bandwidth is not enough to carry two GbEs). Therefore,
Since the band of 1.16616 Gbps is not used, the efficiency is extremely low.

【００１０】図２５は従来の改良案の構成説明図であ
る。すなわち、送信装置２１の２つのＧｂＥ送信部２
２，２３から９ｂ（１．１Ｇｂｐｓ）符号をＳＤＨ変換
部２４でＳＤＨ信号のビット列（２．４８８３２Ｇｂｐ
ｓ＝０．０９２１６Ｇｂｐｓ（ＯｖｅｒＨｅａｄ）＋
１．１Ｇｂｐｓ（ＧｂＥ）＋未使用０．１９６１６Ｇｂ
ｐｓ）に変換され、ＷＡＮ（ＳＤＨネットワーク）２５
を介して受信装置２６に送信される。受信装置２６のＳ
ＤＨ変換部２７ではＳＤＨ信号のビット列を２つの９ｂ
（１．１Ｇｂｐｓ）符号に変換して２つのＧｂＥ受信部
２８，２９に出力する。このように、８ｂ／１０ｂ符号
化されたＧｂＥ信号（１０ｂ符号）を、そのままＳＤＨ
信号に載せるのではなく、８ｂ／１０ｂ符号化前の信号
（９ｂ符号）を載せる。この場合、ＧｂＥの帯域が、
１．２５Ｇｂｐｓから１．１Ｇｂｐｓに減る。そのた
め、２．４８８３２ＧｂｐｓのＳＤＨ信号に、２本のＧ
ｂＥ信号を載せることができる。FIG. 25 is an explanatory view of the configuration of a conventional improvement plan. That is, the two GbE transmission units 2 of the transmission device 21
The SDH conversion unit 24 converts a 9b (1.1 Gbps) code from 2, 23 to a bit string (2.48832 Gbp) of the SDH signal.
s = 0.09216 Gbps (OverHead) +
1.1Gbps (GbE) + unused 0.19616Gb
ps) and converted to a WAN (SDH network) 25
Is transmitted to the receiving device 26 via the. S of the receiving device 26
The DH conversion unit 27 converts the bit string of the SDH signal into two 9b
The data is converted to a (1.1 Gbps) code and output to the two GbE receiving units 28 and 29. In this way, the 8b / 10b encoded GbE signal (10b code) is directly converted to SDH
Instead of carrying the signal, the signal before the 8b / 10b encoding (9b code) is carried. In this case, the GbE band is
It is reduced from 1.25 Gbps to 1.1 Gbps. Therefore, two G signals are added to the 2.48832 Gbps SDH signal.
The bE signal can be carried.

【００１１】しかし、ＬＡＮにおける８ｂ／１０ｂ符号
化の利点は以下の３点であり、 ０，１の出現頻度が均衡する ０／１が長く連続しない（ＤＣフリー） コンマがある（コンマを検出してビット列を符号に
区切る符号同期が可能） ＳＨＤフレームでスクランブルを行うため、とは不
要であるが、ビット列としてＧｂＥ信号をＳＨＤフレー
ムに載せるとき、は必要であり、先の従来の改良案で
は、不十分であり、９ｂ符号に、符号同期を行うための
工夫が必要になる。However, the advantages of 8b / 10b encoding in a LAN are the following three points. The appearance frequencies of 0 and 1 are balanced. 0/1 is not continuous for a long time (DC free). It is not necessary to carry out scrambling in the SHD frame, but it is necessary when the GbE signal is carried as a bit string in the SHD frame. Insufficient, and a device for performing code synchronization is required for the 9b code.

【００１２】本発明は上記の事情に鑑みてなされたもの
で、その目的は、ギガビットイーサネット信号のように
ｍｂ／ｎｂ符号化された信号を、ＳＤＨネットワークの
ようにｍｂ／ｎｂ符号列をシリアルで伝送する方式とは
異なる伝送形式を用いたネットワークを介して、効率的
に通信するための、符号通信方法及び通信装置を提供す
ることにある。The present invention has been made in view of the above circumstances, and an object of the present invention is to serially convert an mb / nb encoded signal such as a gigabit Ethernet signal into an mb / nb code string like an SDH network. An object of the present invention is to provide a code communication method and a communication device for efficiently communicating via a network using a transmission format different from a transmission method.

【００１３】[0013]

【課題を解決するための手段】各符号がｎビット長のｍ
ｂ／ｎｂ符号列をそのままビット列として、ビット列を
通信するための通信手段を介して、通信するのではな
く、各符号がｍ＋１ビット長（ｎ＞ｍ＋１）の（ｍ＋
１）ｂ符号に変換した後に通信する。（ｍ＋１）ｂ符号
は、ｍｂ／ｎｂ符号化する前の信号である。ｍビット長
の情報ビットと１ビット長の制御ビットから構成され
る。なお、制御ビットがＫ（Ｋは０もしくは１）である
とき、その符号が特殊符号であることを示し、制御ビッ
トがＫ￣（Ｋ￣はＫが０のとき１、Ｋが１のとき０）で
あるとき、その符号がデータ符号であることを示す。ま
た、特殊符号の種類は２^m −１以下であることとする。According to the present invention, each code has an n-bit length of m.
Instead of using the b / nb code string as a bit string as it is and communicating via a communication means for communicating the bit string, each code is (m + m) having an m + 1 bit length (n> m + 1).
1) Communicate after converting to b code. The (m + 1) b code is a signal before mb / nb coding. It is composed of m-bit information bits and 1-bit control bits. When the control bit is K (K is 0 or 1), it indicates that the code is a special code, and when the control bit is K￣ (K￣ is 1 when K is 0 and 0 when K is 1). ) Indicates that the code is a data code. The type of the special code is 2 ^m -1 or less.

【００１４】受信側ではビット列として受信された信号
から、ｐ個（ｐはｍ＋１以上の自然数）の連続するＫと
ｑ個（ｑは自然数）のＫ￣を含む符号同期パターンを検
出する。この検出タイミングを利用して、符号同期を行
う。ただし、１個の特殊符号と１個の（ｍ＋１）ｂ符号
とを組み合わせてできた２ｍ＋２ビットのパターンに含
まれる、Ｋが連続するパターンの最大のビット数をｓと
するとき、ｐがｓよりも大きいこととする。On the receiving side, a code synchronization pattern including p (p is a natural number of m + 1 or more) continuous K and q (q is a natural number) K） is detected from a signal received as a bit string. Code synchronization is performed using this detection timing. However, when the maximum number of bits of a continuous pattern of K included in a 2m + 2 bit pattern formed by combining one special code and one (m + 1) b code is s, p is larger than s. Is also large.

【００１５】送信側では、符号同期パターンを含む信号
を送信するために、ｐ個の連続するＫを含む符号同期符
号セットを、（ｍ＋１）ｂ符号Ｃ_i と次の符号Ｃ_i+1 と
の間に挿入する。受信側では、符号同期を行った後に、
送信側で挿入した符号同期符号セットを削除する。な
お、符号同期符号セットは、（ｍ＋１）×ｒ（ｒは１も
しくは２）個のビットである。ｒが１のときは、符号Ｃ
_i と符号Ｃ_i+1 について、符号Ｃ_i の最後のｐ１個のビ
ットと符号同期符号セットと符号Ｃ_i+1 の最初のｐ２個
のビットとを配列したビットパターンが、符号同期パタ
ーンに一致する場合に限り、符号同期符号セットを挿入
する。On the transmitting side, in order to transmit a signal including a code synchronization pattern, a code synchronization code set including p consecutive Ks is formed by combining an (m + 1) b code C _i with the next code C _{i + 1} . Insert between. On the receiving side, after performing code synchronization,
Delete the code synchronization code set inserted on the transmission side. The code synchronization code set is (m + 1) × r (r is 1 or 2) bits. When r is 1, the code C
_{For i} and the code C _{i + 1} , the bit pattern in which the last p1 bits of the code C _i , the code synchronization code set, and the first p2 bits of the code C _{i + 1} are arranged matches the code synchronization pattern. Only when this is done, a code synchronization code set is inserted.

【００１６】符号同期パターンを含む信号を送信するた
めに符号同期符号セットを挿入する方式のほかに、送信
側で特定の特殊符号Ｓを符号同期符号セットに置換する
ことによって、符号同期パターンを含む信号を送信する
方式も可能である。受信側では、符号同期を行った後
に、符号同期符号セットを特殊符号Ｓに戻す。符号同期
符号セットは、（ｍ＋１）×ｒ（ｒは１もしくは２）個
のビットである。ｒが１のときは、特殊符号Ｓの直前の
符号Ｃ_i と直後の符号Ｃ_i+2 について、符号Ｃ_iの最後
のｐ１個のビットと符号同期符号セットと符号Ｃ_i+2 の
最初のｐ２個のビットとを配列したビットパターンが、
符号同期パターンに一致する場合に限り、特殊符号Ｓを
符号同期符号セットに置換する。In addition to the method of inserting a code synchronization code set for transmitting a signal including a code synchronization pattern, the transmission side replaces a specific special code S with a code synchronization code set to include a code synchronization pattern. A method of transmitting a signal is also possible. On the receiving side, after performing code synchronization, the code synchronization code set is returned to the special code S. The code synchronization code set is (m + 1) × r (r is 1 or 2) bits. When r is 1, the code C _{i + 2} immediately following the code C _i of the immediately preceding special code S, the code C _i last p1 bits and code synchronization code set and the code C _{i + 2} for the first A bit pattern in which p2 bits are arranged is
Only when the code matches the code synchronization pattern, the special code S is replaced with a code synchronization code set.

【００１７】符号同期パターンを短くするために、ｍビ
ットの情報ビットと１ビットの制御ビットに対して、ビ
ット順番の交換とビット反転とを含む、（ｍ＋１）ｂ符
号化処理を施す。とくに、制御ビットの位置を、（ｍ＋
１）ｂ符号のｔビットめ（ｔは２以上ｍ−１以下の自然
数）とする。この場合、（ｍ＋１）ｂ符号が特殊符号の
ときは、制御ビットの位置より前のｔ−１個のビットの
なかにＫ￣を含むとともに、制御ビットの位置より後の
ｍ＋１−ｔ個のビットのなかにＫ￣を含むように、（ｍ
＋１）ｂ符号化処理を施す。In order to shorten the code synchronization pattern, (m + 1) b encoding processing including bit order exchange and bit inversion is performed on m information bits and 1 control bit. In particular, the position of the control bit is (m +
1) The t-th bit of the b code (t is a natural number of 2 or more and m-1 or less). In this case, when the (m + 1) b code is a special code, K￣ is included in t−1 bits before the position of the control bit, and m + 1−t bits after the position of the control bit. (M
+1) Perform b encoding processing.

【００１８】本発明の符号通信方式を適用した通信シス
テムでは、各符号がｎビット長のｍｂ／ｎｂ符号列をそ
のままビット列として通信するのではなく、各符号がｍ
＋１ビット長（ｎ＞ｍ＋１）の（ｍ＋１）ｂ符号に変換
した後に通信するため、必要とされる伝送帯域を低減す
ることが可能である。たとえば、８ｂ／１０ｂ符号を用
いるギガビットイーサネット信号を通信するために、従
来の技術を適用した符号通信システムでは１．２５Ｇｂ
ｐｓの帯域を必要としていたのが、本発明の適用によっ
て９ｂ符号に変換して通信するため必要な帯域は１．１
Ｇｂｐｓに低減される。したがって、２．４８８３２Ｇ
ｂｐｓのＳＤＨ信号に変換しＳＤＨネットワークを介し
てこれを通信する場合、従来の技術では１本のギガビッ
トイーサネット信号しか伝送できなかったが、本発明の
適用によって、２本のギガビットイーサネット信号を多
重化して通信することが可能となり、情報伝送効率を大
幅に向上させることができる。In the communication system to which the code communication system of the present invention is applied, each code does not communicate an mb / nb code string having an n-bit length as a bit string as it is, but each code has m bits.
Since communication is performed after conversion into a (m + 1) b code having a +1 bit length (n> m + 1), a required transmission band can be reduced. For example, in order to communicate a Gigabit Ethernet signal using an 8b / 10b code, a 1.25 Gb code communication system to which a conventional technique is applied is used.
Although the band of ps was required, the band required for communication after converting to 9b code by applying the present invention is 1.1.
Gbps. Therefore, 2.48832G
In the case where the signal is converted into an SDH signal of bps and communicated via an SDH network, only one Gigabit Ethernet signal can be transmitted by the conventional technology, but by applying the present invention, two Gigabit Ethernet signals are multiplexed. Communication can be performed, and the information transmission efficiency can be greatly improved.

【００１９】なお、本発明の（ｍ＋１）ｂ符号では、ｍ
ｂ／ｎｂ符号と異なり、０または１が一定個数以上連続
しない特徴と、０と１の個数が均衡する特徴を、備えて
いない。しかし、符号化された信号を例えばＳＤＨ信号
に変換して通信するような場合、すなわち、実際の伝送
で別の信号形式が用いられる場合には、伝送信号形式が
上記の特徴を備えているため、問題とならない。また、
特殊符号を伝送可能であるという特徴と、符号同期が可
能であるという特徴については、ｍｂ／ｎｂ符号と同
様、本発明を適用することによって実現される。In the (m + 1) b code of the present invention, m
Unlike the b / nb code, it does not have a feature in which 0 or 1 is not continuous for a certain number or more and a feature in which the number of 0s and 1s are balanced. However, when the encoded signal is converted into, for example, an SDH signal for communication, that is, when another signal format is used in actual transmission, the transmission signal format has the above-described characteristics. No problem. Also,
The feature that the special code can be transmitted and the feature that the code synchronization is possible are realized by applying the present invention, like the mb / nb code.

【００２０】本発明の（ｍ＋１）ｂ符号は、ｍｂ／ｎｂ
符号化する前の信号である、ｍビット長の情報ビットと
１ビット長の制御ビットから構成されるため、受信側で
（ｍ＋１）ｂ符号からｍｂ／ｎｂ符号を容易に再生する
ことができる。また、本発明では、意図的に符号同期パ
ターンを発生させないかぎり、信号のビット列に符号同
期パターンが生じないので、符号同期の誤動作を防止で
きる。The (m + 1) b code of the present invention is mb / nb
Since it is composed of an m-bit information bit and a 1-bit control bit, which is a signal before encoding, the mb / nb code can be easily reproduced from the (m + 1) b code on the receiving side. Further, in the present invention, unless a code synchronization pattern is intentionally generated, a code synchronization pattern does not occur in a bit sequence of a signal, thereby preventing a code synchronization malfunction.

【００２１】本発明では、符号同期パターンを発生する
ために、符号同期符号セットを挿入するか、もしくは、
特定の特殊符号Ｓを符号同期符号セットに置換するが、
符号同期符号セットを符号１個分で実現することを可能
とし、送信側の符号同期符号セットを挿入／置換する回
路を簡易化できる。さらに、本発明では、（ｍ＋１）ｂ
符号化処理によって、符号同期パターンをｍ＋２ビット
にまで短縮することができる。即ち、任意の（ｍ＋１）
ｂ符号の配列において、本来の符号同期パターン以外で
は、Ｋがｍ＋１個以上連続しないよう、（ｍ＋１）ｂ符
号化処理を行う。これにより、受信側で符号同期を行う
回路の規模を削減できる。According to the present invention, in order to generate a code synchronization pattern, a code synchronization code set is inserted, or
The specific special code S is replaced with a code synchronization code set,
The code synchronization code set can be realized by one code, and the circuit for inserting / replacing the code synchronization code set on the transmission side can be simplified. Further, in the present invention, (m + 1) b
By the encoding process, the code synchronization pattern can be reduced to m + 2 bits. That is, any (m + 1)
In the arrangement of b codes, (m + 1) b encoding processing is performed so that K does not continue at least m + 1 except for the original code synchronization pattern. As a result, the scale of a circuit that performs code synchronization on the receiving side can be reduced.

【００２２】以下、具体例について説明する。Hereinafter, a specific example will be described.

【００２３】本発明は、８ｂ／１０ｂ符号化前に信号
（９ｂ符号）に対して、符号同期を行うためのしくみを
付与する。The present invention provides a mechanism for performing code synchronization on a signal (9b code) before 8b / 10b coding.

【００２４】９ｂ符号で符号同期を行う方法として、９
ｂ符号のビット列中に決して現れないビット列パターン
を、符号同期パターンとして、ビット列中に埋め込む。
符号同期パターンとして、９ｂ符号のビット列中に決し
て現れないビット列パターンを用いるのは、１が一定個
以上連続するパターンは、９ｂ符号のビット列中に決し
て現れないことに基づいている。As a method for performing code synchronization with the 9b code, 9
A bit string pattern that never appears in the bit string of the b code is embedded in the bit string as a code synchronization pattern.
The reason why a bit string pattern that never appears in the bit string of the 9b code is used as the code synchronization pattern is based on the fact that a pattern in which one or more consecutive 1s never appear in the bit string of the 9b code.

【００２５】すなわち、図１６に示すように、データ符
号の場合、制御ビットは０であるため、少なくとも９ビ
ットに１個は０が入る。また、特殊符号の場合、制御ビ
ットは１であるが、制御符号として定義されたパターン
が限られ、特殊符号には少なくとも１個は０が入ってい
るので、１が１７個以上連続することはない。That is, as shown in FIG. 16, in the case of a data code, since the control bit is 0, at least one of the 9 bits contains 0. In the case of a special code, the control bit is 1, but the pattern defined as the control code is limited. At least one special code contains 0, so that 17 or more 1s are not consecutive. Absent.

【００２６】請求項１，７は、符号同期パターンとし
て、１（＝特殊符号を示す制御ビットの値）が連続する
パターンを採用する。このパターンは、９ｂ符号のビッ
ト列中に現れ得る１が連続する最長パターンよりも長く
１が連続し、かつ、パターン区切りを示す０を含む。The first and seventh aspects adopt a pattern in which 1 (= the value of a control bit indicating a special code) continues as a code synchronization pattern. This pattern is longer than the longest pattern in which ones that can appear in the bit string of the 9b code are consecutive ones, and includes 0 indicating a pattern break.

【００２７】符号同期パターンを埋め込む方法及び装置
として請求項２〜５，８〜１１があり、符号同期パター
ンを短くする方法及び装置として請求項６，１２があ
る。There are claims 2 to 5 and 8 to 11 as methods and devices for embedding the code synchronization pattern, and claims 6 and 12 as methods and devices for shortening the code synchronization pattern.

【００２８】請求項２，８は、図１７に示すように、と
きどき（例えば周期的に）符号同期パターンを含む符号
２個分のビット列を、挿入する。尚、挿入後は、挿入分
だけビットレートを高くする必要がある。As shown in FIG. 17, bit strings of two codes including a code synchronization pattern are sometimes (for example, periodically) inserted. After insertion, it is necessary to increase the bit rate by the amount of insertion.

【００２９】請求項３，９は、図１８に示すように、請
求項２，８と同様、パターンを挿入するが、挿入した箇
所の前後の符号パターンと組み合わせて、符号同期パタ
ーンを構成する。すなわち、パターンＰ１をもつ符号と
パターンＰ２を持つ符号の間に、１個分のビットを挿入
する。このため、挿入するパターン長は、符号１個分で
よい。尚、挿入後は、挿入分だけビットレートを高くす
る必要がある。In the third and ninth aspects, as shown in FIG. 18, a pattern is inserted similarly to the second and eighth aspects, but a code synchronization pattern is formed by combining with a code pattern before and after the inserted part. That is, one bit is inserted between the code having the pattern P1 and the code having the pattern P2. For this reason, the pattern length to be inserted may be one code. After insertion, it is necessary to increase the bit rate by the amount of insertion.

【００３０】請求項４，１０は、図１９に示すように、
特定の符号２個のパターンＰ３を、符号同期パターンを
含む符号２個分のビット列に、置換する。すなわち、特
定の値をもつ２個の符号が現れたとき、符号２個分のビ
ットに置換する。Claims 4 and 10 are as shown in FIG.
The pattern P3 of two specific codes is replaced with a bit sequence of two codes including a code synchronization pattern. That is, when two codes having a specific value appear, they are replaced with bits of two codes.

【００３１】請求項５，１１は、図２０に示すように、
請求項４，１０と同様に置換するが、請求項２，８と同
様に置換した箇所の前後の符号パターンと組み合わせ
て、符号同期パターンを構成する。すなわち、パターン
Ｐ１をもつ符号とパターンＰ２をもつ符号に挟まれた特
殊符号Ｓが現れたとき、特殊符号Ｓを符号１個分のビッ
トに置換する。このため、置換するパターン長は、符号
１個分でよい。In the fifth and eleventh aspects, as shown in FIG.
The replacement is performed in the same manner as in claims 4 and 10, but the code synchronization pattern is formed by combining the code patterns before and after the replaced portion in the same manner as in claims 2 and 8. That is, when a special code S sandwiched between a code having the pattern P1 and a code having the pattern P2 appears, the special code S is replaced with one code bit. Therefore, the pattern length to be replaced may be one code.

【００３２】請求項６，１２は、符号同期パターンを最
小にする方法である。The sixth and twelfth aspects are a method for minimizing the code synchronization pattern.

【００３３】符号同期パターンを短くする理由は、符号
同期パターンが短いほど、符号同期回路が小規模になる
からである。The reason for shortening the code synchronization pattern is that the shorter the code synchronization pattern is, the smaller the code synchronization circuit becomes.

【００３４】符号同期パターンは次のようにして決ま
る。すなわち、符号同期パターンに含まれる１の連続数
ｐは、９ｂ符号のビット列中に現れ得る１の最大連続数
ｓより大きい必要がある。したがって、符号同期パター
ン長は、ｓ＋２（ｐ＞ｓ，ｑ＞０，ｓ＝ｐ＋ｑ）であ
る。The code synchronization pattern is determined as follows. That is, the consecutive number p of ones included in the code synchronization pattern needs to be larger than the maximum consecutive number s of ones that can appear in the bit string of the 9b code. Therefore, the code synchronization pattern length is s + 2 (p> s, q> 0, s = p + q).

【００３５】図２１に示すように、もっとも単純な配列
の９ｂ符号の配列例１では、ｓを決定するパターンの１
の連続は最大１２個であり、ｓ＝１２である。As shown in FIG. 21, in the arrangement example 1 of the 9b code having the simplest arrangement, one of the patterns for determining s is determined.
Is a maximum of 12, and s = 12.

【００３６】図２２に示すように、特殊符号の制御ビッ
トの隣が必ず０となるよう配列した９ｂ符号の配列例２
では、ｓを決定する１の連続は最大９個であり、ｓ＝９
である。As shown in FIG. 22, an arrangement example 2 of the 9b code is arranged so that the control bit of the special code is always set to 0.
Then, a maximum of 9 consecutives determines s, and s = 9
It is.

【００３７】図２３に示すように、制御ビットを符号の
端ではなく、中に移動する９ｂ符号の配列例３では、ｓ
を決定するパターンの１の連続は最大８個であり、ｓ＝
８であり、最小となる。As shown in FIG. 23, in the arrangement example 3 of the 9b code in which the control bits are moved to the inside of the code instead of the end,
The maximum number of consecutive 1s in the pattern that determines
8, which is the minimum.

【００３８】[0038]

【発明の実施の形態】以下図面を参照して本発明の実施
形態例を詳細に説明する。Embodiments of the present invention will be described below in detail with reference to the drawings.

【００３９】図１は本発明の実施形態例１（請求項１，
７の例）を示す構成説明図である。すなわち、送信装置
３１は符号通信ネットワーク３２を介して受信装置３３
に接続される。前記送信装置３１は信号出力部３４、
（ｍ＋１）ｂ符号化部３５、（ｍ＋１）ｂ符号→符号同
期（ｍ＋１）ｂ符号変換部３６、送信部３７より構成さ
れる。前記受信装置３３は受信部３８、符号同期部３
９、符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換
部４０、（ｍ＋１）ｂ復号化部４１、信号入力部４２よ
り構成される。前記信号出力部３４はｍビット長の情報
ビットならびに１ビット長の制御ビットを連続して出力
する。前記信号出力部３４から（ｍ＋１）ｂ符号化部３
５に供給される信号（１）はｍビット長の情報ビット＋
制御ビットである。制御ビット＝Ｋのとき、特殊符号で
あることを示し、制御ビット＝Ｋ￣のとき、データ符号
であることを示す。特殊符号は少なくとも１個のＫ￣を
含む（制御ビット＝Ｋのとき、ｍビット長の情報ビット
は少なくとも１個のＫ￣を含む）。前記（ｍ＋１）ｂ符
号化部３５はｍビット長の情報ビットと１ビット長の制
御ビットから、（ｍ＋１）ｂ符号を生成する。前記（ｍ
＋１）ｂ符号化部３５から（ｍ＋１）ｂ符号→符号同期
（ｍ＋１）ｂ符号変換部３６に供給される信号（２）は
（ｍ＋１）ｂ符号の符号列である。１個の特殊符号と、
１個の特殊符号またはデータ符号とを組み合わせた、２
ｍ＋２ビット長のビット列に含まれるＫが連続するビッ
ト列パターンのうち、最大のビット長がｓ（ｓは２ｍ＋
２より小さい自然数）である。FIG. 1 shows a first embodiment of the present invention.
7 is an explanatory diagram illustrating an example). That is, the transmitting device 31 is connected to the receiving device 33 via the code communication network 32.
Connected to. The transmitting device 31 includes a signal output unit 34,
It comprises an (m + 1) b encoding unit 35, an (m + 1) b code → code synchronization (m + 1) b code conversion unit 36, and a transmission unit 37. The receiving device 33 includes a receiving unit 38, a code synchronization unit 3
9, a code synchronization (m + 1) b code → (m + 1) b code conversion unit 40, an (m + 1) b decoding unit 41, and a signal input unit 42. The signal output section 34 continuously outputs m-bit information bits and 1-bit control bits. From the signal output unit 34 to the (m + 1) b encoding unit 3
The signal (1) supplied to 5 is an information bit of m bit length +
Control bits. When the control bit = K, it indicates a special code, and when the control bit = K￣, it indicates a data code. The special code includes at least one K￣ (when control bit = K, an information bit having a length of m bits includes at least one K￣). The (m + 1) b encoder 35 generates an (m + 1) b code from the information bits having a length of m bits and the control bits having a length of 1 bit. (M
The signal (2) supplied from the (+1) b encoder 35 to the (m + 1) b code → code synchronous (m + 1) b code converter 36 is a code sequence of the (m + 1) b code. One special sign,
2 combined with one special code or data code
In the bit string pattern in which K included in the bit string of m + 2 bit length has a maximum bit length of s (s is 2m +
(A natural number smaller than 2).

【００４０】前記（ｍ＋１）ｂ符号→符号同期（ｍ＋
１）ｂ符号変換部３６は（ｍ＋１）ｂ符号列を、符号同
期パターンを加えた、符号同期（ｍ＋１）ｂ符号列に変
換する。前記（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ
符号変換部３６から送信部３７に供給される信号（３）
は符号同期（ｍ＋１）ｂ符号の符号列であり、符号同期
パターンを含む（ｍ＋１）ｂ符号である。符号同期パタ
ーンはｐ個（ｐはｓより大きく、かつ、２ｍ＋２以下の
自然数）の連続するＫと、ｑ個（ｑは自然数、ｐ＋ｑ≦
２ｍ＋２）のＫ￣から構成される。前記送信部３７は符
号同期（ｍ＋１）ｂ符号列を符号通信ネットワーク３２
を介して伝送するための信号形式に変換し、受信装置３
３に向けて送信する。前記送信部３７から送信された送
信信号（４）は符号通信ネットワーク３２を介して受信
信号（５）として受信部３８で受信される。前記受信部
３８は符号通信ネットワーク３２を介して伝送された受
信信号（５）を受信し、符号同期（ｍ＋１）ｂ符号のビ
ット列に変換する。前記受信部３８から符号同期部３９
に供給される信号（６）は符号同期（ｍ＋１）ｂ符号の
ビット列である。前記符号同期部３９は符号同期（ｍ＋
１）ｂ符号のビット列から符号同期パターンを検出し、
符号同期を行う（ビット列を符号ごとに区切られた符号
列に変換する）。前記符号同期部３９から符号同期（ｍ
＋１）ｂ符号→（ｍ＋１）ｂ符号変換部４０に供給され
る信号（７）は符号同期（ｍ＋１）ｂ符号の符号列であ
る。前記符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号
変換部４０は符号同期パターンを含む符号同期（ｍ＋
１）ｂ符号列を、符号同期パターンを含まない（ｍ＋
１）ｂ符号列に変換する。前記符号同期（ｍ＋１）ｂ符
号→（ｍ＋１）ｂ符号変換部４０から（ｍ＋１）ｂ復号
化部４１に供給される信号（８）は（ｍ＋１）ｂ符号の
符号列である。前記（ｍ＋１）ｂ復号化部４１は（ｍ＋
１）ｂ符号をｍビット長の情報ビットと１ビット長の制
御ビットに戻す。前記（ｍ＋１）ｂ復号化部４１から信
号入力部４２に供給される信号（９）はｍビット長の情
報ビット＋制御ビットである。前記信号入力部４２はｍ
ビット長の情報ビットと１ビット長の制御ビットを連続
して入力する。The (m + 1) b code → code synchronization (m +
1) The b code conversion unit 36 converts the (m + 1) b code string into a code synchronized (m + 1) b code string to which a code synchronization pattern has been added. (M + 1) b code → code synchronization (m + 1) b
Signal (3) supplied from code conversion section 36 to transmission section 37
Is a code string of a code synchronization (m + 1) b code, which is a (m + 1) b code including a code synchronization pattern. The code synchronization pattern has p (p is a natural number greater than s and 2m + 2 or less) continuous K and q (q is a natural number, p + q ≦
2m + 2). The transmitting unit 37 converts the code synchronization (m + 1) b code string into the code communication network 32.
To a signal format for transmission via the
Send to 3 The transmission signal (4) transmitted from the transmission unit 37 is received by the reception unit 38 as a reception signal (5) via the code communication network 32. The receiving unit 38 receives the received signal (5) transmitted via the code communication network 32, and converts the received signal (5) into a bit string of a code synchronization (m + 1) b code. A code synchronization unit 39 from the reception unit 38
Is a bit string of a code synchronization (m + 1) b code. The code synchronization section 39 performs code synchronization (m +
1) detecting a code synchronization pattern from the bit sequence of the b code,
Perform code synchronization (convert a bit string into a code string divided for each code). From the code synchronization section 39, code synchronization (m
The signal (7) supplied to the (+1) b code → (m + 1) b code conversion unit 40 is a code sequence of the code synchronization (m + 1) b code. The code synchronization (m + 1) b code → (m + 1) b code conversion unit 40 performs code synchronization (m +
1) The b code string is not included in the code synchronization pattern (m +
1) Convert to a b code string. The signal (8) supplied from the code synchronization (m + 1) b code → (m + 1) b code conversion unit 40 to the (m + 1) b decoding unit 41 is a code sequence of the (m + 1) b code. The (m + 1) b decoding unit 41 outputs (m +
1) Return b code to m-bit information bits and 1-bit control bits. The signal (9) supplied from the (m + 1) b decoding unit 41 to the signal input unit 42 is an information bit of m bit length + control bit. The signal input section 42 is m
A bit length information bit and a 1 bit length control bit are successively input.

【００４１】図２は本発明の実施形態例２（請求項２，
８の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）
ｂ符号変換部を示す構成説明図である。すなわち、クロ
ック発生源（周波数＞信号（２）に同期したクロック）
５１は符号同期符号セットを挿入したのちの符号列に同
期するクロックを発生する。挿入可能とするため、挿入
前のデータに同期したクロックの周波数よりも高い。前
記クロック発生源５１の発生クロックはＦＩＦＯ（Ｆｉ
ｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）５２の出力クロッ
クおよび符号同期符号セット挿入部５４の入力クロック
として供給される。前記ＦＩＦＯ５２には、入力データ
として信号（２）の（ｍ＋１）ｂ符号の符号列が入力さ
れ、入力クロックとして信号（２）に同期したクロック
が入力される。前記ＦＩＦＯ５２は、入力データを蓄積
し、出力クロックに同期して、蓄積された順に出力デー
タとして符号同期符号セット挿入部５４の入力データに
出力する。出力クロック周波数は、入力クロック周波数
より高いため、ＦＩＦＯ５２の蓄積量は減少する。蓄積
量判定部５３は、その蓄積量を判定し、蓄積量＜Ｓｍｉ
ｎとなったとき、ＦＩＦＯ５２の符号２個分を出力する
期間、ＦＩＦＯ５２からのデータ出力を停止させ、蓄積
量を回復させる。前記符号同期符号セット挿入部５４
は、蓄積量判定部５３がＦＩＦＯ５２に符号２個分の出
力を停止させている期間（符号同期符号セット挿入タイ
ミング）、符号同期符号セットを押入する。前記符号同
期符号セット挿入部５４の出力データとして信号（３）
の符号同期（ｍ＋１）ｂ符号の符号列が出力される。FIG. 2 shows a second embodiment of the present invention.
8)) (m + 1) b code → code synchronization (m + 1)
It is a block diagram showing a b-code converter. That is, a clock generation source (frequency> clock synchronized with signal (2))
51 generates a clock synchronized with the code string after inserting the code synchronization code set. To enable insertion, the frequency is higher than the frequency of the clock synchronized with the data before insertion. The clock generated by the clock generation source 51 is FIFO (Fi
rst-In First-Out) 52 and an input clock of the code synchronization code set insertion unit 54. To the FIFO 52, a code string of the (m + 1) b code of the signal (2) is input as input data, and a clock synchronized with the signal (2) is input as an input clock. The FIFO 52 accumulates the input data, and outputs the data as input data to the input data of the code synchronization code set insertion unit 54 in the order of accumulation in synchronization with the output clock. Since the output clock frequency is higher than the input clock frequency, the accumulation amount of the FIFO 52 decreases. The storage amount determination unit 53 determines the storage amount, and determines the storage amount <Smi.
When the number becomes n, the output of data from the FIFO 52 is stopped during the period of outputting two codes of the FIFO 52 to recover the storage amount. The code synchronization code set insertion unit 54
Pushes the code synchronization code set during a period in which the accumulation amount determination unit 53 stops outputting two codes to the FIFO 52 (code synchronization code set insertion timing). A signal (3) is used as output data of the code synchronization code set insertion unit 54.
The code sequence of the code synchronization (m + 1) b code is output.

【００４２】図３は本発明の実施形態例２（請求項２，
８の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）
ｂ符号変換部を示す構成説明図である。すなわち、符号
同期符号セット検出部６４には、入力データとして信号
（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力さ
れ、入力クロックとして信号（７）に同期したクロック
が入力される。前記符号同期符号セット検出部６４は、
入力データから符号同期符号セットを検出し、検出した
符号同期符号セットをＦＩＦＯ６２が蓄積しないよう
に、符号同期符号セット検出信号をＦＩＦＯ６２の入力
停止タイミングとして出力する。前記ＦＩＦＯ６２は、
入力データのうち符号同期符号セット以外のデータを蓄
積し、出力クロックに同期して、蓄積された順に出力デ
ータとして出力する。蓄積判定部６３は、ＦＩＦＯ６２
の蓄積量を判定し、蓄積量＜Ｓｍｉｎとなったとき、出
力クロックの周波数を低下させ、蓄積量＞Ｓｍａｘとな
ったとき、出力クロックの周波数を増加させる。可変ク
ロック発生源（周波数≒信号（２）に同期したクロッ
ク）６１は、符号同期符号セットを削除した符号列に同
期するクロックを発生する。削除前のデータに同期した
クロックの周波数よりも低く、ＦＩＦＯ６２の蓄積量に
応じて、発生する周波数を微調整し、ＦＩＦＯ６２のオ
ーバフローやアンダーフローを防ぐ。ＦＩＦＯ６２の出
力データとして信号（８）の（ｍ＋１）ｂ符号の符号列
が出力される。FIG. 3 shows a second embodiment of the present invention.
8) code synchronization (m + 1) b code → (m + 1)
It is a block diagram showing a b-code converter. That is, the code-synchronous code set detecting unit 64 receives as input data a code sequence of the code-synchronous (m + 1) b code of the signal (7) and a clock synchronized with the signal (7) as an input clock. The code synchronization code set detection unit 64 includes:
A code synchronization code set is detected from the input data, and a code synchronization code set detection signal is output as input stop timing of the FIFO 62 so that the FIFO 62 does not accumulate the detected code synchronization code set. The FIFO 62 includes:
Data other than the code synchronization code set among the input data is accumulated, and output as output data in the order of accumulation in synchronization with the output clock. The accumulation judging unit 63 includes a FIFO 62
Is determined. When the accumulated amount <Smin, the frequency of the output clock is decreased, and when the accumulated amount> Smax, the frequency of the output clock is increased. The variable clock generation source (clock synchronized with the frequency ≒ signal (2)) 61 generates a clock synchronized with the code string from which the code synchronization code set has been deleted. The frequency is lower than the frequency of the clock synchronized with the data before deletion, and the generated frequency is finely adjusted in accordance with the accumulation amount of the FIFO 62 to prevent the FIFO 62 from overflowing or underflowing. A code string of the (m + 1) b code of the signal (8) is output as output data of the FIFO 62.

【００４３】図４は本発明の実施形態例３（請求項３，
９の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）
ｂ符号変換部を示す構成説明図である。すなわち、クロ
ック発生源（周波数＞信号（２）に同期したクロック）
７１は符号同期符号を挿入したのちの符号列に同期する
クロックを発生する。挿入可能とするため、挿入前のデ
ータに同期したクロックの周波数よりも高い。前記クロ
ック発生源５１の発生クロックはＦＩＦＯ７２の出力ク
ロックおよび符号同期符号挿入部７４の入力クロックと
して供給される。前記ＦＩＦＯ７２には、入力データと
して信号（２）の（ｍ＋１）ｂ符号の符号列が入力さ
れ、入力クロックとして信号（２）に同期したクロック
が入力される。前記ＦＩＦＯ７２は、入力データを蓄積
し、出力クロックに同期して、蓄積された順に出力デー
タとして符号同期符号挿入部７４の入力データに出力す
る。出力クロック周波数は、入力クロック周波数より高
いため、ＦＩＦＯ７２の蓄積量は減少する。蓄積量判定
部７３は、その蓄積量を判定し、蓄積量＜Ｓｍｉｎとな
っている期間、符号同期符号挿入イネーブルを出力し、
符号同期符号挿入部７４が、符号同期符号挿入イネーブ
ルを受けて符号同期符号を挿入することによって、蓄積
量を回復させる。前記符号同期符号挿入部７４は、蓄積
量判定部７３が出力する符号同期符号挿入イネーブルを
示す期間中、入力データから、最後からｐ１個のビット
列パターンがＰ１である符号Ｃ_ｉ、先頭からｐ２個のビ
ット列パターンがＰ２である符号Ｃ_ｉ＋１を検出したと
き、符号１個分の期間、ＦＩＦＯ７２に出力を停止さ
せ、入力を停止し、代わりに符号Ｃ _ｉと符号Ｃ_ｉ＋１と
の間に符号同期符号を押入する。前記符号同期符号挿入
部７４の出力データとして信号（３）の符号同期（ｍ＋
１）ｂ符号の符号列が出力される。FIG. 4 shows a third embodiment of the present invention.
9 example) (m + 1) b code → code synchronization (m + 1)
It is a block diagram showing a b-code converter. That is,
Clock source (frequency> clock synchronized with signal (2))
71 is synchronized with the code sequence after inserting the code synchronization code
Generate a clock. Before insertion, the data before insertion
Higher than the frequency of the clock synchronized with the data. The black
The clock generated by the clock generation source 51 is the output clock of the FIFO 72.
The input clock of the lock and code synchronization code insertion unit 74 and
Supplied. The FIFO 72 has input data and
And the code string of the (m + 1) b code of the signal (2) is input.
A clock synchronized with the signal (2) as the input clock
Is entered. The FIFO 72 stores input data
Output data in synchronization with the output clock.
Output to the input data of the code synchronization code insertion unit 74 as
You. Output clock frequency is higher than input clock frequency
Therefore, the accumulation amount of the FIFO 72 decreases. Accumulation amount judgment
The unit 73 determines the storage amount and determines that the storage amount is smaller than Smin.
Output the code synchronization code insertion enable during the
The code synchronization code insertion section 74
And insert a code synchronization code to
Recover the amount. The code synchronization code insertion unit 74 stores
The code synchronization code insertion enable output from the
During the period shown, p1 bits from the end from the input data
Code C whose column pattern is P1_i, P2
The code C whose cut string pattern is P2_{i + 1}Is detected
Output to the FIFO 72 for one code period.
And stop the input, and _iAnd code C_{i + 1}When
The code synchronization code is inserted during the period. The code synchronization code insertion
The code synchronization of the signal (3) (m +
1) A code string of the b code is output.

【００４４】図５は本発明の実施形態例３（請求項３，
９の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）
ｂ符号変換部を示す構成説明図である。すなわち、符号
同期符号セット検出部８４には、入力データとして信号
（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力さ
れ、入力クロックとして信号（７）に同期したクロック
が入力される。前記符号同期符号セット検出部８４は、
入力データから符号同期符号を検出し、検出した符号同
期符号をＦＩＦＯ８２が蓄積しないように、符号同期符
号検出信号をＦＩＦＯ８２の入力停止タイミングとして
出力する。前記ＦＩＦＯ８２は、入力データのうち符号
同期符号以外のデータを蓄積し、出力クロックに同期し
て、蓄積された順に出力データとして出力する。蓄積判
定部８３は、ＦＩＦＯ８２の蓄積量を判定し、蓄積量＜
Ｓｍｉｎとなったとき、出力クロックの周波数を低下さ
せ、蓄積量＞Ｓｍａｘとなったとき、出力クロックの周
波数を増加させる。可変クロック発生源（周波数≒信号
（２）に同期したクロック）８１は、符号同期符号を削
除した符号列に同期するクロックを発生する。削除前の
データに同期したクロックの周波数よりも低く、ＦＩＦ
Ｏ８２の蓄積量に応じて、発生する周波数を微調整し、
ＦＩＦＯ８２のオーバフローやアンダーフローを防ぐ。
ＦＩＦＯ８２の出力データとして信号（８）の（ｍ＋
１）ｂ符号の符号列が出力される。FIG. 5 shows a third embodiment of the present invention.
9) code synchronization (m + 1) b code → (m + 1)
It is a block diagram showing a b-code converter. That is, the code synchronization code set detection unit 84 receives a code sequence of the code synchronization (m + 1) b code of the signal (7) as input data and a clock synchronized with the signal (7) as an input clock. The code synchronization code set detection unit 84 includes:
A code synchronization code is detected from the input data, and a code synchronization code detection signal is output as input stop timing of the FIFO so that the detected code synchronization code is not stored in the FIFO. The FIFO 82 accumulates data other than the code synchronization code in the input data, and outputs it as output data in the order of accumulation in synchronization with the output clock. The storage determination unit 83 determines the storage amount of the FIFO 82 and determines the storage amount <
When Smin, the frequency of the output clock is reduced, and when the accumulated amount> Smax, the frequency of the output clock is increased. The variable clock generation source (clock synchronized with the frequency ≒ signal (2)) 81 generates a clock synchronized with the code string from which the code synchronization code has been deleted. Lower than the frequency of the clock synchronized with the data before deletion,
The frequency to be generated is fine-tuned according to the amount of O82 accumulated,
The overflow and underflow of the FIFO 82 are prevented.
(M +) of the signal (8) as output data of the FIFO 82
1) A code string of the b code is output.

【００４５】図６は本発明の実施形態例４（請求項４，
１０の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋
１）ｂ符号変換部を示す構成説明図である。すなわち、
符号同期符号セット置換部９１には、入力データとして
信号（２）の（ｍ＋１）ｂ符号の符号列が入力され、入
力クロックとして信号（２）に同期したクロックが入力
される。前記符号同期符号セット置換部９１は、入力デ
ータから２個連続する符号が、固定ビット列パターンＰ
３に一致するとき、符号同期パターンを含む符号同期符
号セットに置換する。前記符号同期符号セット置換部９
１の出力データとして信号（３）の符号同期（ｍ＋１）
ｂ符号の符号列が出力される。FIG. 6 shows a fourth embodiment of the present invention.
10 example) (m + 1) b code → code synchronization (m +
1) Configuration explanatory view showing a b-code converter. That is,
The code sequence of the (m + 1) b code of the signal (2) is input to the code synchronization code set replacement unit 91 as input data, and a clock synchronized with the signal (2) is input as an input clock. The code-synchronous code set replacement unit 91 determines that two consecutive codes from the input data
When the number matches 3, the code is replaced with a code synchronization code set including a code synchronization pattern. The code synchronization code set replacement unit 9
Code synchronization (m + 1) of signal (3) as output data of 1
The code string of the b code is output.

【００４６】図７は本発明の実施形態例４（請求項４，
１０の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋
１）ｂ符号変換部を示す構成説明図である。すなわち、
符号同期符号セット置換部９２には、入力データとして
信号（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力
され、入力クロックとして信号（７）に同期したクロッ
クが入力される。前記符号同期符号セット置換部９２
は、入力データから２個連続する符号が、符号同期符号
セットに一致するとき、この２個の符号を固定ビット列
パターンＰ３に置換する。前記符号同期符号セット置換
部９２の出力データとして信号（８）の（ｍ＋１）ｂ符
号の符号列が出力される。FIG. 7 shows a fourth embodiment of the present invention.
10 example) code synchronization (m + 1) b code → (m +
1) Configuration explanatory view showing a b-code converter. That is,
The code synchronization code set replacement unit 92 receives as input data a code sequence of a code synchronization (m + 1) b code of the signal (7) and a clock synchronized with the signal (7) as an input clock. The code synchronization code set replacement unit 92
Replaces the two codes with the fixed bit string pattern P3 when two consecutive codes from the input data match the code synchronization code set. A code string of the (m + 1) b code of the signal (8) is output as output data of the code synchronization code set replacement unit 92.

【００４７】図８は本発明の実施形態例５（請求項５，
１１の例）に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋
１）ｂ符号変換部を示す構成説明図である。すなわち、
符号同期符号置換部９３には、入力データとして信号
（２）の（ｍ＋１）ｂ符号の符号列が入力され、入力ク
ロックとして信号（２）に同期したクロックが入力され
る。前記符号同期符号セット置換部９１は、入力データ
から、最後からｐ１個のビット列パターンがＰ１である
Ｃ_ｉ、固定ビット列パターンＰ４の特殊符号Ｓである符
号Ｃ_ｉ＋１、先頭からｐ２個のビット列パターンがＰ２
である符号Ｃ_ｉ＋２を検出したとき、符号Ｃ_ｉ＋１を符
号同期符号に置換する。前記符号同期符号置換部９３の
出力データとして信号（３）の符号同期（ｍ＋１）ｂ符
号の符号列が出力される。FIG. 8 shows a fifth embodiment of the present invention.
11 example) (m + 1) b code → code synchronization (m +
1) Configuration explanatory view showing a b-code converter. That is,
The code synchronization code replacement unit 93 receives as input data a code sequence of the (m + 1) b code of the signal (2) and a clock synchronized with the signal (2) as an input clock. The code synchronization code set replacement unit 91, the input data from the end p1 bits string pattern is P1 C _i, code C _{i + 1} is a special code S of fixed bit string pattern _P4, the p2 bits string pattern from the head P2
When the code Ci _{+ 2} is detected, the code Ci _{+ 1} is replaced with a code synchronization code. As the output data of the code synchronization code replacement unit 93, a code sequence of the code synchronization (m + 1) b code of the signal (3) is output.

【００４８】図９は本発明の実施形態例５（請求項５，
１１の例）に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋
１）ｂ符号変換部を示す構成説明図である。すなわち、
符号同期符号置換部９４には、入力データとして信号
（７）の符号同期（ｍ＋１）ｂ符号の符号列が入力さ
れ、入力クロックとして信号（７）に同期したクロック
が入力される。前記符号同期符号置換部９４は、入力デ
ータから符号同期符号を検出したとき、符号同期符号を
固定ビット列パターンＰ４に置換する。前記符号同期符
号置換部９４の出力データとして信号（８）の（ｍ＋
１）ｂ符号の符号列が出力される。FIG. 9 shows a fifth embodiment of the present invention.
11) code synchronization (m + 1) b code → (m +
1) Configuration explanatory view showing a b-code converter. That is,
The code sequence of the code (m + 1) b code of the signal (7) is input to the code synchronization code replacement unit 94 as input data, and a clock synchronized with the signal (7) is input as an input clock. When detecting the code synchronization code from the input data, the code synchronization code replacement unit 94 replaces the code synchronization code with the fixed bit string pattern P4. As the output data of the code synchronization code replacement unit 94, (m +
1) A code string of the b code is output.

【００４９】図１０は本発明の実施形態例６（請求項
１，５，６，７，１１，１２の例）を示す構成説明図で
ある。すなわち、送受信装置のギガビットイーサネット
（ＧｂＥ）信号出力部１０１にはギガビットイーサネッ
ト信号（１０ｂ符号ビット列）が入力され、ギガビット
イーサネット信号出力部１０１から９ｂ符号符号化部１
０２に信号（１）が供給される。信号（１）は８ビット
長の情報ビット＋制御ビットであり、制御ビット＝１の
とき、特殊符号であることを示し、制御ビット＝０のと
き、データ符号であることを示す。特殊符号は少なくと
も１個の０を含む（制御ビット＝１のとき、８ビット長
の情報ビットは少なくとも１個の０を含む）。前記９ｂ
符号符号化部１０２は信号（１）から信号（２）を生成
し、９ｂ符号符号化部１０２から９ｂ符号→符号同期９
ｂ符号変換部１０３に信号（２）が供給される。信号
（２）は９ｂ符号の符号列である。９ｂ符号化によっ
て、１個の特殊符号と、１個の特殊符号またはデータ符
号とを組み合わせた、１８ビット長のビット列に含まれ
る１が連続するビット列パターンのうち、最大のビット
長が８となっている。９ｂ符号→符号同期９ｂ符号変換
部１０３は信号（２）を信号（３）に変換し、９ｂ符号
→符号同期９ｂ符号変換部１０３からＳＤＨ信号送信部
１０４に信号（３）が供給される。信号（３）は符号同
期９ｂ符号の符号列であり、符号同期パターンを含む９
ｂ符号である。符号同期パターンは９個の連続する１
と、１個の０から構成される（符号同期パターン＝０１
１１１１１１１１）。前記ＳＤＨ信号送信部１０４は符
号同期９ｂ符号の符号列を送信信号（２．４８８３２Ｇ
ｂｐｓのＳＤＨ信号）（４）に変換してＷＡＮ（ＳＤＨ
ネットワーク）に送出する。FIG. 10 is a structural explanatory view showing Embodiment 6 of the present invention (examples of Claims 1, 5, 6, 7, 11, and 12). That is, a gigabit Ethernet signal (10b code bit sequence) is input to a gigabit Ethernet (GbE) signal output unit 101 of the transmission / reception apparatus, and the gigabit Ethernet signal output unit 101 outputs a 9b code encoding unit 1
02 is supplied with a signal (1). The signal (1) is an 8-bit information bit + control bit. When the control bit = 1, it indicates a special code, and when the control bit = 0, it indicates a data code. The special code includes at least one 0 (when the control bit = 1, the 8-bit information bit includes at least one 0). 9b
The code encoder 102 generates the signal (2) from the signal (1), and outputs the 9b code → code synchronization 9 from the 9b code encoder 102.
The signal (2) is supplied to the b-code converter 103. The signal (2) is a code string of a 9b code. By the 9b encoding, the maximum bit length becomes 8 in a bit string pattern in which one special code and one special code or data code are combined and ones included in an 18-bit length bit string are consecutive. ing. The 9b code → code synchronization 9b code conversion unit 103 converts the signal (2) into a signal (3), and the signal (3) is supplied from the 9b code → code synchronization 9b code conversion unit 103 to the SDH signal transmission unit 104. The signal (3) is a code sequence of a code synchronization 9b code, and includes a code synchronization pattern 9b.
This is the b code. The code synchronization pattern consists of nine consecutive 1s.
(A code synchronization pattern = 01)
11111111). The SDH signal transmission unit 104 converts the code string of the code synchronization 9b code into a transmission signal (2.48832G).
bps SDH signal) and converted to WAN (SDH
Network).

【００５０】送受信装置のＳＤＨ受信部１０６には受信
信号（２．４８８３２ＧｂｐｓのＳＤＨ信号）（５）が
受信され、受信信号（５）を信号（６）の符号同期９ｂ
符号のビット列に変換して符号同期部１０７に供給す
る。符号同期部１０７は信号（６）を信号（７）の符号
同期９ｂ符号の符号列に変換して符号同期９ｂ符号→９
ｂ符号変換部１０８に供給する。符号同期９ｂ符号→９
ｂ符号変換部１０８は信号（７）を信号（８）の９ｂ符
号の符号列に変換して９ｂ符号復号化部１０９に供給す
る。９ｂ符号復号化部１０９では信号（８）を信号
（９）の９ビット長の情報ビット＋制御ビットに変換し
てギガビットイーサネット信号入力部１１０に供給し、
ギガビットイーサネット信号入力部１１０は信号（９）
をギガビットイーサネット信号（１０ｂ符号ビット列）
に変換する。The received signal (SDH signal of 2.48832 Gbps) (5) is received by the SDH receiving section 106 of the transmitting / receiving apparatus, and the received signal (5) is subjected to code synchronization 9b of the signal (6).
The data is converted into a code bit string and supplied to the code synchronization unit 107. The code synchronization section 107 converts the signal (6) into a code string of the code synchronization 9b code of the signal (7), and converts the code synchronization 9b code → 9
This is supplied to the b-code converter 108. Code synchronization 9b code → 9
The b-code converter 108 converts the signal (7) into a code string of the 9b code of the signal (8) and supplies it to the 9b code decoder 109. The 9b encoding / decoding unit 109 converts the signal (8) into a 9-bit information bit + control bit of the signal (9) and supplies it to the Gigabit Ethernet signal input unit 110.
The Gigabit Ethernet signal input unit 110 outputs the signal (9)
Gigabit Ethernet signal (10b code bit string)
Convert to

【００５１】図１１は本発明の実施形態例６（請求項
６，１２の例）に係る９ｂ符号符号化部を示す回路図で
ある。すなわち、信号（１）の８ビット長の情報ビット
Ａ〜Ｈ＋制御ビットＺが９ｂ符号符号化部１０２に入力
され、９ｂ符号符号化部１０２の出力には信号（２）の
９ｂ符号の符号列が抽出される。すなわち、９ｂ符号符
号化部１０２において、情報ビットＥがインバータ１２
０で反転されてＥ￣となり、Ｅ￣の隣りに制御ビットＺ
が挿入される。FIG. 11 is a circuit diagram showing a 9b code encoder according to Embodiment 6 of the present invention (examples of claims 6 and 12). That is, the 8-bit information bits A to H + the control bits Z of the signal (1) are input to the 9b code encoder 102, and the output of the 9b code encoder 102 outputs the code string of the 9b code of the signal (2). Is extracted. That is, in the 9b code encoder 102, the information bit E
It is inverted at 0 to become E￣, and the control bit Z is placed next to E￣.
Is inserted.

【００５２】図１２は本発明の実施形態例６（請求項
６，１２の例）に係る９ｂ符号復号化部を示す回路図で
ある。すなわち、信号（８）の９ｂ符号の符号列が９ｂ
符号復号化部１０９に入力され、９ｂ符号復号化部１０
９の出力には信号（９）の８ビット長の情報ビットＡ〜
Ｈ＋制御ビットＺが抽出される。すなわち、９ｂ符号復
号化部１０９において、反転符号のＥ￣がインバータ１
３０で反転されて情報ビットＥとなり、制御ビットＺが
取り出されて、８ビット長の情報ビットＡ〜Ｈ＋制御ビ
ットＺが抽出される。FIG. 12 is a circuit diagram showing a 9b code decoding section according to Embodiment 6 of the present invention (examples of claims 6 and 12). That is, the code string of the 9b code of the signal (8) is 9b
It is input to the code decoder 109, and the 9b code decoder 10
9 output the information bits A to 8 of 8-bit length of the signal (9).
The H + control bit Z is extracted. That is, in the 9b code decoding unit 109, the inverted code E￣ corresponds to the inverter 1
The information bit E is inverted at 30 to become the information bit E, the control bit Z is extracted, and the 8-bit information bits A to H + the control bit Z are extracted.

【００５３】図１３は本発明の実施形態例６（請求項
５，１１の例）に係る９ｂ符号→符号同期９ｂ符号変換
部を示す説明図である。すなわち、信号（２）の９ｂ符
号列が９ｂ符号→符号同期９ｂ符号変換部１０３に入力
され、９ｂ符号→符号同期９ｂ符号変換部１０３の出力
には信号（３）の符号同期９ｂ符号列が抽出される。FIG. 13 is an explanatory diagram showing a 9b code → code synchronous 9b code conversion unit according to the sixth embodiment (examples of claims 5 and 11) of the present invention. That is, the 9b code sequence of the signal (2) is input to the 9b code → code synchronous 9b code conversion unit 103, and the code synchronous 9b code sequence of the signal (3) is output from the 9b code → code synchronous 9b code conversion unit 103. Is extracted.

【００５４】図１４は本発明の実施形態例６（請求項
５，１１の例）に係る符号同期９ｂ符号→９ｂ符号変換
部を示す説明図である。すなわち、信号（７）の符号同
期９ｂ符号列が符号同期９ｂ符号→９ｂ符号変換部１０
８に入力され、符号同期９ｂ符号→９ｂ符号変換部１０
８の出力には信号（８）の９ｂ符号列が抽出される。FIG. 14 is an explanatory diagram showing a code synchronous 9b code → 9b code conversion unit according to Embodiment 6 (examples of claims 5 and 11) of the present invention. That is, the code synchronization 9b code sequence of the signal (7) is changed from the code synchronization 9b code to the 9b code conversion unit 10.
8 and the code synchronization 9b code → 9b code conversion unit 10
At the output of 8, a 9b code string of the signal (8) is extracted.

【００５５】図１５は本発明の実施形態例６（請求項
１，７の例）に係る符号同期部を示す回路図及び説明図
である。すなわち、信号（６）の符号同期９ｂ符号のビ
ット列が符号同期パターン検出部１４１と、シリアル→
９ｂ並列信号変換部１４２に入力され、前記符号同期パ
ターン検出部１４１から前記シリアル→９ｂ並列信号変
換部１４２に並列化開始タイミング信号が入力され、前
記シリアル→９ｂ並列信号変換部１４２の出力には信号
（７）の符号同期９ｂ符号列が抽出される。FIG. 15 is a circuit diagram and an explanatory diagram showing a code synchronization section according to Embodiment 6 of the present invention (examples of claims 1 and 7). That is, the bit string of the code synchronization 9b code of the signal (6) is transmitted to the code synchronization pattern detection unit 141 by the serial →
The parallelization start timing signal is input to the 9b parallel signal conversion unit 142, the parallelization start timing signal is input from the code synchronization pattern detection unit 141 to the serial → 9b parallel signal conversion unit 142, and the output of the serial → 9b parallel signal conversion unit 142 is A code synchronization 9b code sequence of the signal (7) is extracted.

【００５６】［９ｂ符号符号化部と９ｂ符号復号化部の
他の例］９ｂ符号符号化部と９ｂ符号復号化部につい
て、前記実施形態例では、９ｂ符号が先頭ビットから順
にＨＧＦＥＺＤＣＢＡとなるよう、９ｂ符号符号化部と
９ｂ符号復号化部を構成していたが、これをＤＧＦＥＺ
ＨＣＢＡに変更する。また、９ｂ符号→符号同期９ｂ符
号変換部において、前記実施形態例がｐ１＝（Ｐ１＝
０）であったところを、ｐ１＝０に変更する（すべての
Ｋ２８．５を符号同期符号に置換する）。ギガビットイ
ーサネット信号を通信する場合に、特殊符号Ｋ２８．５
の次の符号がＤ２１．５，Ｄ２．２，Ｄ５．６，Ｄ１
６．２のうちの何れかに限られるため、９ｂ符号符号化
部と９ｂ符号復号化部の変更によって、次の符号の先頭
ビットが必ず０となることが保証される。９ｂ符号→符
号同期９ｂ符号変換部は、特殊符号Ｋ２８．５の次の符
号の先頭ビットが０であることを確認する必要がなくな
り、回路が簡易化できる。[Another Example of 9b Code Encoding Unit and 9b Code Decoding Unit] With regard to the 9b code encoding unit and 9b code decoding unit, in the above-described embodiment, the 9b code is HGFEZDCBA in order from the first bit. , 9b code encoding unit and 9b code decoding unit.
Change to HCBA. Further, in the 9b code → code synchronous 9b code conversion unit, the above-described embodiment is configured such that p1 = (P1 =
0) is changed to p1 = 0 (all K28.5 are replaced with code synchronization codes). When communicating a gigabit Ethernet signal, a special code K28.5 is used.
Next to D21.5, D2.2, D5.6, D1
Since it is limited to any one of 6.2, the change of the 9b code encoder and the 9b code decoder guarantees that the first bit of the next code is always 0. The 9b code → code synchronization 9b code converter does not need to confirm that the leading bit of the code next to the special code K28.5 is 0, and the circuit can be simplified.

【００５７】［符号同期部の他の例］前記実施形態例で
は、１回の符号同期パターン検出によって、並列化する
タイミングを変更する動作を示したが、符号誤りによっ
て発生した擬似符号同期パターンによって誤動作を防ぐ
ため、符号同期動作に保護機構を設ける。たとえば、こ
れまでの符号境界とは異なる符号境界を示す符号同期パ
ターンを、一定期間内に２回以上検出した場合にのみ、
並列化するタイミングを変更する。この変更により、符
号誤りが誤った符号同期を行う確率を小さくすることが
可能である。[Another Example of Code Synchronization Unit] In the above embodiment, the operation of changing the timing of parallelization by one detection of a code synchronization pattern has been described. In order to prevent a malfunction, a protection mechanism is provided for the code synchronization operation. For example, only when a code synchronization pattern indicating a code boundary different from the previous code boundary is detected twice or more within a certain period,
Change the timing of parallelization. With this change, it is possible to reduce the probability that a code error causes incorrect code synchronization.

【００５８】［ＳＤＨ信号送信部とＳＤＨ信号受信部の
他の例］前記実施形態例では、２本のギガビットイーサ
ネット信号を１本の２．４８８３２ＧｂｐｓのＳＤＨ信
号に変換して通信するが、９．９５３２８ＧｂｐｓのＳ
ＤＨ信号に変換する場合も、同様に実施することが可能
である。従来の技術によって最大７本のギガビットイー
サネット信号を１本の９．９５３２８ＧｂｐｓのＳＤＨ
信号に多重化することが可能であった。これに対し、本
発明の適用によって、８本のギガビットイーサネット信
号の多重化が可能となり、情報伝送効率が向上する。ま
た、ＳＤＨ信号に変換する場合に限定されず、例えば、
１０ギガビットイーサネット信号に変換する場合に、本
発明を適用することも可能である。従来の技術では最大
７本のギガビットイーサネット信号を１本の１０ギガビ
ットイーサネット信号に多重化することが可能である
が、本発明の適用により、８本のギガビットイーサネッ
ト信号を多重化することが可能となる。[Another Example of SDH Signal Transmitter and SDH Signal Receiver] In the above embodiment, two Gigabit Ethernet signals are converted into one 2.48832 Gbps SDH signal for communication. 95328Gbps S
Conversion to a DH signal can be performed in a similar manner. Conventionally, a maximum of 7 Gigabit Ethernet signals can be converted into one 9.95328 Gbps SDH.
It was possible to multiplex to the signal. On the other hand, by applying the present invention, multiplexing of eight Gigabit Ethernet signals becomes possible, and information transmission efficiency is improved. Further, the present invention is not limited to the case of converting to an SDH signal.
The present invention can be applied to the case where the signal is converted into a 10 Gigabit Ethernet signal. In the prior art, it is possible to multiplex up to seven Gigabit Ethernet signals into one 10 Gigabit Ethernet signal, but by applying the present invention, it is possible to multiplex eight Gigabit Ethernet signals. Become.

【００５９】[0059]

【発明の効果】以上述べたように本発明によれば、各符
号がｎビット長のｍｂ／ｎｂ符号列をそのままビット列
として通信するのではなく、各符号がｍ＋１ビット長
（ｎ＞ｍ＋１）の（ｍ＋１）ｂ符号に変換した後に通信
するため、必要とされる伝送帯域を低減する。これによ
り、ギガビットイーサネット信号を２．４８８３２Ｇｂ
ｐｓのＳＤＨ信号に変換しＳＤＨネットワークを介して
通信するとき、従来の技術を適用した場合は、ギガビッ
トイーサネット信号を多重化することができずＳＤＨネ
ットワークで使用可能な帯域のうち１．１４６１６Ｇｂ
ｐｓが無駄になっていたが、本発明を適用することによ
って、２本のギガビットイーサネット信号を多重化して
通信することが可能となり、情報伝送効率が飛躍的に向
上する。また、本発明では、特殊符号の伝送と符号同期
が可能であるため、従来の技術を適用した場合と等価な
通信が可能である。さらに、本発明の（ｍ＋１）ｂ符号
は、ｍｂ／ｎｂ符号化する前の信号である、ｍビット長
の情報ビットと１ビット長の制御ビットから構成される
ため、受信側で（ｍ＋１）ｂ符号から、ｍｂ／ｎｂ符号
を容易に再生することができる。本発明では、送信側
に、符号同期パターンを発生するために必要な、符号同
期符号セットの挿入もしくは特殊符号からの置換を行う
回路を必要としているが、符号同期符号セットを符号１
個分で実現するため、これを簡易化できる。また、受信
側に、符号同期パターンの検出を行う回路を必要として
いるが、（ｍ＋１）ｂ符号化回路によって、符号同期パ
ターンをｍ＋２ビットにまで短縮することができるた
め、その回路規模を削減できる。このように、本発明
は、ギガビットイーサネット信号のようにｍｂ／ｎｂ符
号化された信号を、ＳＤＨネットワークのようにｍｂ／
ｎｂ符号列をシリアルで伝送する方式とは異なる伝送形
式を用いたネットワークを介して、効率的に通信するた
めの、符号通信方式を提供する優れた効果を有する。As described above, according to the present invention, each code does not communicate an mb / nb code sequence having an n-bit length as a bit sequence as it is, but each code has an m + 1-bit length (n> m + 1). Since communication is performed after conversion into the (m + 1) b code, the required transmission band is reduced. This allows gigabit Ethernet signals to be converted to 2.48832 Gb.
When the conventional technology is applied when converting to a SDH signal of ps and communicating via the SDH network, the Gigabit Ethernet signal cannot be multiplexed and 1.14616 Gb of the band available in the SDH network
Although ps was wasted, by applying the present invention, it becomes possible to multiplex and communicate two Gigabit Ethernet signals, and the information transmission efficiency is dramatically improved. In addition, according to the present invention, since transmission of special codes and code synchronization are possible, communication equivalent to the case where the conventional technique is applied is possible. Furthermore, since the (m + 1) b code of the present invention is composed of m-bit information bits and 1-bit control bits, which are signals before mb / nb encoding, the (m + 1) b code on the receiving side is used. The mb / nb code can be easily reproduced from the code. In the present invention, the transmitting side needs a circuit for inserting a code synchronization code set or replacing it with a special code, which is necessary for generating a code synchronization pattern.
This can be simplified because it is realized individually. Further, although a circuit for detecting the code synchronization pattern is required on the receiving side, the code synchronization pattern can be reduced to m + 2 bits by the (m + 1) b encoding circuit, so that the circuit scale can be reduced. . As described above, the present invention converts an mb / nb encoded signal such as a Gigabit Ethernet signal into an mb / nb signal such as an SDH network.
There is an excellent effect of providing a code communication method for efficiently communicating via a network using a transmission format different from the method of transmitting the nb code string serially.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施形態例１（請求項１，７の例）を
示す構成説明図である。FIG. 1 is a configuration explanatory view showing a first embodiment (an example of claims 1 and 7) of the present invention.

【図２】本発明の実施形態例２（請求項２，８の例）に
係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換
部を示す構成説明図である。FIG. 2 is an explanatory diagram showing a configuration of a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to a second embodiment (examples of claims 2 and 8) of the present invention.

【図３】本発明の実施形態例２（請求項２，８の例）に
係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換
部を示す構成説明図である。FIG. 3 is a configuration explanatory diagram showing a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to Embodiment 2 of the present invention (examples of claims 2 and 8).

【図４】本発明の実施形態例３（請求項３，９の例）に
係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変換
部を示す構成説明図である。FIG. 4 is an explanatory diagram illustrating a configuration of a (m + 1) b code → code synchronization (m + 1) b code conversion unit according to a third embodiment (an example of claims 3 and 9) of the present invention.

【図５】本発明の実施形態例３（請求項３，９の例）に
係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変換
部を示す構成説明図である。FIG. 5 is an explanatory diagram illustrating a configuration of a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to Embodiment 3 of the present invention (an example of claims 3 and 9).

【図６】本発明の実施形態例４（請求項４，１０の例）
に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変
換部を示す構成説明図である。FIG. 6 shows a fourth embodiment of the present invention (an example of claims 4 and 10);
FIG. 3 is an explanatory diagram illustrating a configuration of a (m + 1) b code → code synchronous (m + 1) b code conversion unit according to the first embodiment.

【図７】本発明の実施形態例４（請求項４，１０の例）
に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変
換部を示す構成説明図である。FIG. 7 is a diagram illustrating a fourth embodiment of the present invention.
FIG. 4 is an explanatory diagram illustrating a configuration of a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to (1).

【図８】本発明の実施形態例５（請求項５，１１の例）
に係る（ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変
換部を示す構成説明図である。FIG. 8 shows a fifth embodiment of the present invention (an example of claims 5 and 11);
FIG. 3 is an explanatory diagram illustrating a configuration of a (m + 1) b code → code synchronous (m + 1) b code conversion unit according to the first embodiment.

【図９】本発明の実施形態例５（請求項５，１１の例）
に係る符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変
換部を示す構成説明図である。FIG. 9 shows a fifth embodiment of the present invention (an example of claims 5 and 11);
FIG. 4 is an explanatory diagram illustrating a configuration of a code synchronization (m + 1) b code → (m + 1) b code conversion unit according to (1).

【図１０】本発明の実施形態例６（請求項１，５，６，
７，１１，１２の例）を示す構成説明図である。FIG. 10 shows a sixth embodiment of the present invention (claims 1, 5, 6, and 7);
FIG. 7 is a configuration explanatory diagram showing an example of 7, 11, and 12).

【図１１】本発明の実施形態例６（請求項６，１２の
例）に係る９ｂ符号符号化部を示す回路図である。FIG. 11 is a circuit diagram showing a 9b code encoder according to Embodiment 6 of the present invention (examples of claims 6 and 12).

【図１２】本発明の実施形態例６（請求項６，１２の
例）に係る９ｂ符号復号化部を示す回路図である。FIG. 12 is a circuit diagram showing a 9b code decoding unit according to Embodiment 6 (Examples 6 and 12) of the present invention.

【図１３】本発明の実施形態例６（請求項５，１１の
例）に係る９ｂ符号→符号同期９ｂ符号変換部を示す説
明図である。FIG. 13 is an explanatory diagram showing a 9b code → code synchronous 9b code conversion unit according to Embodiment 6 (examples of claims 5 and 11) of the present invention.

【図１４】本発明の実施形態例６（請求項５，１１の
例）に係る符号同期９ｂ符号→９ｂ符号変換部を示す説
明図である。FIG. 14 is an explanatory diagram showing a code synchronous 9b code → 9b code conversion unit according to Embodiment 6 of the present invention (examples of claims 5 and 11).

【図１５】本発明の実施形態例６（請求項１，７の例）
に係る符号同期部を示す回路図及び説明図である。FIG. 15 shows a sixth embodiment of the present invention (an example of claims 1 and 7);
3A and 3B are a circuit diagram and an explanatory diagram showing a code synchronization unit according to the first embodiment.

【図１６】本発明に係る９ｂ符号で符号同期を行う方法
を示す説明図である。FIG. 16 is an explanatory diagram showing a method for performing code synchronization with a 9b code according to the present invention.

【図１７】本発明に係る符号同期パターンを埋め込む方
法の第１の例を示す説明図である。FIG. 17 is an explanatory diagram showing a first example of a method for embedding a code synchronization pattern according to the present invention.

【図１８】本発明に係る符号同期パターンを埋め込む方
法の第２の例を示す説明図である。FIG. 18 is an explanatory diagram showing a second example of a method for embedding a code synchronization pattern according to the present invention.

【図１９】本発明に係る符号同期パターンを埋め込む方
法の第３の例を示す説明図である。FIG. 19 is an explanatory diagram showing a third example of a method for embedding a code synchronization pattern according to the present invention.

【図２０】本発明に係る符号同期パターンを埋め込む方
法の第４の例を示す説明図である。FIG. 20 is an explanatory diagram showing a fourth example of a method for embedding a code synchronization pattern according to the present invention.

【図２１】本発明に係る符号同期パターンを短くする方
法を示す説明図である。FIG. 21 is an explanatory diagram showing a method for shortening a code synchronization pattern according to the present invention.

【図２２】本発明に係る符号同期パターンを短くする方
法を示す説明図である。FIG. 22 is an explanatory diagram showing a method for shortening a code synchronization pattern according to the present invention.

【図２３】本発明に係る符号同期パターンを短くする方
法を示す説明図である。FIG. 23 is an explanatory diagram showing a method for shortening a code synchronization pattern according to the present invention.

【図２４】従来の符号同期方式を示す構成説明図であ
る。FIG. 24 is an explanatory diagram showing a configuration of a conventional code synchronization system.

【図２５】従来の符号同期方式の改良案を示す構成説明
図である。FIG. 25 is a configuration explanatory diagram showing an improvement plan of the conventional code synchronization system.

【符号の説明】[Explanation of symbols]

３１ 送信装置 ３２ 符号通信ネットワーク ３３ 受信装置 ３４ 信号出力部 ３５ （ｍ＋１）ｂ符号化部 ３６ （ｍ＋１）ｂ符号→符号同期（ｍ＋１）ｂ符号変
換部 ３７ 送信部 ３８ 受信部 ３９ 符号同期部 ４０ 符号同期（ｍ＋１）ｂ符号→（ｍ＋１）ｂ符号変
換部 ４１ （ｍ＋１）ｂ復号化部 ４２ 信号入力部31 transmitter 32 code communication network 33 receiver 34 signal output unit 35 (m + 1) b encoding unit 36 (m + 1) b code → code synchronization (m + 1) b code conversion unit 37 transmitting unit 38 receiving unit 39 code synchronizing unit 40 code Synchronous (m + 1) b code → (m + 1) b code conversion unit 41 (m + 1) b decoding unit 42 Signal input unit

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5K028 AA11 EE05 KK12 MM08 MM18 NN05 RR04 SS04 SS14 5K029 AA11 CC01 DD02 EE06 GG03 HH26 5K047 AA01 AA12 BB05 GG09 GG11 HH12 MM26 MM49  ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5K028 AA11 EE05 KK12 MM08 MM18 NN05 RR04 SS04 SS14 5K029 AA11 CC01 DD02 EE06 GG03 HH26 5K047 AA01 AA12 BB05 GG09 GG11 HH12 MM26 MM49

Claims (12)

【特許請求の範囲】[Claims] 【請求項１】 ｍビット長の情報ビットと１ビット長の
制御ビットから生成した（ｍ＋１）ｂ符号Ｃ_i （ｉは自
然数）を連続して通信し、制御ビットがＫ（Ｋは０もし
くは１）であるとき、その符号が特殊符号であることを
示し、制御ビットがＫ￣（Ｋが０の場合Ｋ￣は１であ
り、Ｋが１の場合Ｋ￣は０である）であるとき、その符
号がデータ符号であることを示し、特殊符号は少くとも
１個のＫ￣を含み、１個の特殊符号と、１個の特殊符号
またはデータ符号とを組み合わせた、２ｍ＋２ビット長
のビット列に含まれるＫが連続するビット列パターンの
うち、最大のビット長がｓ（ｓは２ｍ＋２より小さい自
然数）である、符号通信方法において、 送信装置が、（ｍ＋１）ｂ符号列を生成し、送信すると
ともに、ｐ個（ｐはｓより大きく、かつ、２ｍ＋２以下
の自然数）の連続するＫとｑ個（ｑは自然数、ｐ＋ｑ≦
２ｍ＋２）のＫ￣から構成される符号同期パターンを、
少なくとも１回送信し、受信装置が、受信ビット列から
符号同期パターンを検出し符号同期を行うことによっ
て、受信ビット列を（ｍ＋１）ｂ符号列に変換すること
を特徴とする、符号通信方法。1. A generated from the control information bits and 1 bit length of m bits length (m + 1) b code C _i (i is a natural number) communicates continuously, the control bit is K (K is 0 or 1 ) Indicates that the code is a special code, and when the control bit is K￣ (K￣ is 1 when K is 0, and K￣ is 0 when K is 1), Indicates that the code is a data code, and the special code includes at least one K￣, and is a bit string of 2m + 2 bits length combining one special code and one special code or data code. In a code communication method in which the maximum bit length is s (s is a natural number smaller than 2m + 2) among the bit string patterns in which K is included, the transmitting apparatus generates and transmits an (m + 1) b code string. , P (p is greater than s, One, 2m + 2 following successive K and the q natural number) (q: natural number, p + q ≦
2m + 2) K￣
A code communication method comprising: transmitting at least once, a receiving device detecting a code synchronization pattern from a received bit sequence and performing code synchronization, thereby converting the received bit sequence into an (m + 1) b code sequence. 【請求項２】 送信装置が、符号同期パターンを含み２
ｍ＋２ビット長の固定ビット列パターンを有する符号同
期符号セットを、符号同期符号セット挿入タイミングに
応じて挿入することによって、符号同期符号セットを含
む（ｍ＋１）ｂ符号列に変換して、これを送信し、受信
装置が、受信ビット列から変換された、符号同期符号セ
ットを含む（ｍ＋１）ｂ符号列から、符号同期符号セッ
トを削除することによって、（ｍ＋１）ｂ符号列に変換
することを特徴とする、請求項１記載の符号通信方法。2. A transmitting apparatus comprising a code synchronization pattern,
A code synchronization code set having a fixed bit string pattern of m + 2 bit length is inserted into the (m + 1) b code string including the code synchronization code set by inserting the code synchronization code set according to the code synchronization code set insertion timing, and transmitted. , The receiving apparatus converts the received bit string into a (m + 1) b code string by deleting the code synchronization code set from the (m + 1) b code string including the code synchronization code set. The code communication method according to claim 1, wherein 【請求項３】 固定ビット列パターンＰ１（ｐ１ビット
長、ｐ１は０以上の整数）と、符号同期符号（ｍ＋１ビ
ット長の固定ビット列パターンを有する）と、固定ビッ
ト列パターンＰ２（ｐ２ビット長、ｐ２は０以上の整
数）を順に配列したｐ１＋ｐ２＋ｍ＋１ビット長のビッ
ト列パターンが符号同期パターンに一致し、送信装置
が、符号Ｃ_i の最後からｐ１個のビット列パターンがＰ
１であり、かつ、符号Ｃ_i+1 の先頭からｐ２個のビット
列パターンがＰ２であり、かつ、符号同期符号挿入イネ
ーブルであるとき、符号Ｃ_i と符号Ｃ_i+1 との間に、符
号同期符号セットを挿入することによって、符号同期符
号を含む（ｍ＋１）ｂ符号列に変換して、これを送信
し、受信装置が、受信ビット列から変換された、符号同
期符号セットを含む（ｍ＋１）ｂ符号列から、符号同期
符号を削除することによって、（ｍ＋１）ｂ符号列に変
換することを特徴とする、請求項１記載の符号通信方
法。3. A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more), a code synchronization code (having a fixed bit string pattern of m + 1 bit length), and a fixed bit string pattern P2 (p2 bit length, p2 is integer of 0 or more) bit string pattern are arranged in this order p1 + p2 + m + 1 bit length matches the code synchronization pattern, transmitting apparatus, from the end p1 bits string pattern of the code C _i is P
1, and when p2 bit string patterns from the beginning of the code C _{i + 1} are P2 and the code synchronization code insertion is enabled, the code between the code C _i and the code C _{i + 1} is By inserting the synchronization code set, it is converted into an (m + 1) b code sequence including the code synchronization code and transmitted, and the receiving apparatus includes the code synchronization code set (m + 1) converted from the reception bit sequence. 2. The code communication method according to claim 1, wherein the code communication code is converted to an (m + 1) b code string by deleting a code synchronization code from the b code string. 【請求項４】 送信装置が、（ｍ＋１）ｂ符号列に含ま
れる２個の連続する符号Ｃ_i と符号Ｃ_i+1 の、２ｍ＋２
ビット長のビット列パターンが、固定ビット列パターン
Ｐ３（２ｍ＋２ビット長）であるとき、符号Ｃ_i と符号
Ｃ_i+1 を、符号同期パターンを含み２ｍ＋２ビット長の
固定ビット列パターンを有する符号同期符号セットに置
換することによって、符号同期符号を含む（ｍ＋１）ｂ
符号列に変換して、これを送信し、受信装置が、受信ビ
ット列から変換された、符号同期符号セットを含む（ｍ
＋１）ｂ符号列から、符号同期符号セットを固定ビット
列パターンＰ３に置換することによって、（ｍ＋１）ｂ
符号列に変換することを特徴とする、請求項１記載の符
号通信方法。4. A transmission device, the (m + 1) code C _i and the code C _{i + 1} of two successive contained in b code sequence, 2m + 2
Bit string pattern bit length, when a fixed bit string pattern P3 (2m + 2 bits long), a code C _i and the code C _{i + 1,} the code synchronization code set having a fixed bit string pattern of 2m + 2 bits long including the code synchronization pattern By substituting, (m + 1) b including the code synchronization code
It converts it to a code string and transmits it, and the receiving apparatus includes a code synchronization code set converted from the received bit string (m
By replacing the code synchronization code set with the fixed bit sequence pattern P3 from the (+1) b code sequence, (m + 1) b
2. The code communication method according to claim 1, wherein the code communication is converted into a code string. 【請求項５】 固定ビット列パターンＰ１（ｐ１ビット
長、ｐ１は０以上の整数）と、符号同期符号（ｍ＋１ビ
ット長の固定ビット列パターンを有する）と、固定ビッ
ト列パターンＰ２（ｐ２ビット長、ｐ２は０以上の整
数）を順に配列したｐ１＋ｐ２＋ｍ＋１ビット長のビッ
ト列パターンが符号同期パターンに一致し、送信装置
が、符号Ｃ_i の最後からｐ１個のビット列パターンがＰ
１であり、かつ、続く符号Ｃ_i+1 が、固定ビット列パタ
ーンＰ４（ｍ＋１ビット長）に一致する特殊符号Ｓであ
り、かつ、続く符号Ｃ_i+1 の先頭からｐ２個のビット列
パターンがＰ２であるとき、符号Ｃ_i+1 を符号同期符号
に置換することによって、符号同期符号を含む（ｍ＋
１）ｂ符号列に変換して、これを送信し、受信装置が、
受信ビット列から変換された、符号同期符号セットを含
む（ｍ＋１）ｂ符号列から、符号同期符号セットを固定
ビット列パターンＰ４に置換することによって、（ｍ＋
１）ｂ符号列に変換することを特徴とする、請求項１記
載の符号通信方法。5. A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more), a code synchronization code (having a fixed bit string pattern of m + 1 bit length), and a fixed bit string pattern P2 (p2 bit length, p2 is integer of 0 or more) bit string pattern are arranged in this order p1 + p2 + m + 1 bit length matches the code synchronization pattern, transmitting apparatus, from the end p1 bits string pattern of the code C _i is P
1, and code C _{i + 1} subsequent is a special code S matches the fixed bit string pattern P4 (m + 1 bits long) and, p2 bits string pattern from the head of the subsequent code C _{i + 1} is P2 , The code C _{i + 1} is replaced with the code synchronization code to include the code synchronization code (m +
1) After converting to a b-code sequence and transmitting it, the receiving device:
By replacing the code synchronization code set with the fixed bit sequence pattern P4 from the (m + 1) b code sequence including the code synchronization code set converted from the received bit sequence, (m +
1) The code communication method according to claim 1, wherein the code communication is converted into a b code string. 【請求項６】 送信装置が、ｍビット長の情報ビットと
１ビット長の制御ビットについて、制御ビットの位置
を、（ｍ＋１）ｂ符号のｔビットめ（ｔは２以上ｍ−１
以下の自然数）とし、（ｍ＋１）ｂ符号が特殊符号のと
き、制御ビットの位置より前のｔ−１個のビットのなか
にＫ￣を含み、かつ、制御ビットの位置より後のｍ＋１
−ｔ個のビットのなかにＫ￣を含むように、ｍビットの
情報ビットと１ビットの制御ビットに対して、ビット順
番の交換とビット反転とを含む、（ｍ＋１）ｂ符号化処
理を施すことによって、（ｍ＋１）ｂ符号列を生成し、
受信装置が、受信信号から変換された（ｍ＋１）ｂ符号
列に対して、（ｍ＋１）ｂ符号化処理の逆処理を施すこ
とによって、各（ｍ＋１）ｂ符号を、ｍビット長の情報
ビットと１ビット長の制御ビットに変換することを特徴
とする、請求項１記載の符号通信方法。6. The transmitting apparatus sets the position of the control bit for the information bit of m-bit length and the control bit of 1-bit length to the t-th bit of the (m + 1) b code (t is 2 or more and m−1
When the (m + 1) b code is a special code, K￣ is included in t−1 bits before the position of the control bit, and m + 1 after the position of the control bit.
(M + 1) b encoding processing including bit order exchange and bit inversion is performed on m information bits and 1 control bit such that K￣ is included in −t bits. As a result, an (m + 1) b code sequence is generated,
The receiving apparatus performs an inverse process of the (m + 1) b encoding process on the (m + 1) b code sequence converted from the received signal, thereby converting each (m + 1) b code into an m-bit information bit. 2. The code communication method according to claim 1, wherein the conversion is performed to control bits having a length of one bit. 【請求項７】 ｍビット長の情報ビットと１ビット長の
制御ビットから生成した（ｍ＋１）ｂ符号Ｃ_i （ｉは自
然数）を連続して通信し、制御ビットがＫ（Ｋは０もし
くは１）であるとき、その符号が特殊符号であることを
示し、制御ビットがＫ￣（Ｋが０の場合Ｋ￣は１であ
り、Ｋが１の場合Ｋ￣は０である）であるとき、その符
号がデータ符号であることを示し、特殊符号は少くとも
１個のＫ￣を含み、１個の特殊符号と、１個の特殊符号
またはデータ符号とを組み合わせた、２ｍ＋２ビット長
のビット列に含まれるＫが連続するビット列パターンの
うち、最大のビット長がｓ（ｓは２ｍ＋２より小さい自
然数）である、符号通信装置において、 （ｍ＋１）ｂ符号列を生成し、送信するとともに、ｐ個
（ｐはｓより大きく、かつ、２ｍ＋２以下の自然数）の
連続するＫとｑ個（ｑは自然数、ｐ＋ｑ≦２ｍ＋２）の
Ｋ￣から構成される符号同期パターンを、少なくとも１
回送信する送信装置と、 受信ビット列から符号同期パターンを検出し符号同期を
行うことによって、受信ビット列を（ｍ＋１）ｂ符号列
に変換する受信装置とを具備することを特徴とする、符
号通信装置。7. An (m + 1) b code C _i (i is a natural number) generated from an m-bit information bit and a 1-bit control bit is continuously communicated, and the control bit is K (K is 0 or 1). ) Indicates that the code is a special code, and when the control bit is K￣ (K￣ is 1 when K is 0, and K￣ is 0 when K is 1), Indicates that the code is a data code, and the special code includes at least one K￣, and is a bit string of 2m + 2 bits length combining one special code and one special code or data code. In a code communication device in which the maximum bit length is s (s is a natural number smaller than 2m + 2) among the bit string patterns in which K is included, an (m + 1) b code string is generated and transmitted, and p ( p is greater than s and 2m + The following K and the q (q is a natural number of consecutive natural number), a code synchronization pattern consists K¯ of p + q ≦ 2m + 2), at least one
A code communication device, comprising: a transmitting device that performs transmission multiple times; and a receiving device that converts a received bit sequence into an (m + 1) b code sequence by detecting a code synchronization pattern from the received bit sequence and performing code synchronization. . 【請求項８】 送信装置が、符号同期パターンを含み２
ｍ＋２ビット長の固定ビット列パターンを有する符号同
期符号セットを、符号同期符号セット挿入タイミングに
応じて挿入することによって、符号同期符号セットを含
む（ｍ＋１）ｂ符号列に変換して、これを送信し、受信
装置が、受信ビット列から変換された、符号同期符号セ
ットを含む（ｍ＋１）ｂ符号列から、符号同期符号セッ
トを削除することによって、（ｍ＋１）ｂ符号列に変換
することを特徴とする、請求項７記載の符号通信装置。8. A transmitting apparatus, comprising: a code synchronization pattern;
A code synchronization code set having a fixed bit string pattern of m + 2 bit length is inserted into the (m + 1) b code string including the code synchronization code set by inserting the code synchronization code set according to the code synchronization code set insertion timing, and transmitted. , The receiving apparatus converts the received bit string into a (m + 1) b code string by deleting the code synchronization code set from the (m + 1) b code string including the code synchronization code set. The code communication device according to claim 7, wherein: 【請求項９】 固定ビット列パターンＰ１（ｐ１ビット
長、ｐ１は０以上の整数）と、符号同期符号（ｍ＋１ビ
ット長の固定ビット列パターンを有する）と、固定ビッ
ト列パターンＰ２（ｐ２ビット長、ｐ２は０以上の整
数）を順に配列したｐ１＋ｐ２＋ｍ＋１ビット長のビッ
ト列パターンが符号同期パターンに一致し、送信装置
が、符号Ｃ_i の最後からｐ１個のビット列パターンがＰ
１であり、かつ、符号Ｃ_i+1 の先頭からｐ２個のビット
列パターンがＰ２であり、かつ、符号同期符号挿入イネ
ーブルであるとき、符号Ｃ_i と符号Ｃ_i+1 との間に、符
号同期符号セットを挿入することによって、符号同期符
号を含む（ｍ＋１）ｂ符号列に変換して、これを送信
し、受信装置が、受信ビット列から変換された、符号同
期符号セットを含む（ｍ＋１）ｂ符号列から、符号同期
符号を削除することによって、（ｍ＋１）ｂ符号列に変
換することを特徴とする、請求項７記載の符号通信装
置。9. A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more), a code synchronization code (having a fixed bit string pattern of m + 1 bit length), and a fixed bit string pattern P2 (p2 bit length, p2 is integer of 0 or more) bit string pattern are arranged in this order p1 + p2 + m + 1 bit length matches the code synchronization pattern, transmitting apparatus, from the end p1 bits string pattern of the code C _i is P
1, and when p2 bit string patterns from the beginning of the code C _{i + 1} are P2 and the code synchronization code insertion is enabled, the code between the code C _i and the code C _{i + 1} is By inserting the synchronization code set, it is converted into an (m + 1) b code sequence including the code synchronization code and transmitted, and the receiving apparatus includes the code synchronization code set (m + 1) converted from the reception bit sequence. The code communication device according to claim 7, wherein the code communication device converts the code synchronization code into a (m + 1) b code sequence by deleting the code synchronization code from the b code sequence. 【請求項１０】 送信装置が、（ｍ＋１）ｂ符号列に含
まれる２個の連続する符号Ｃ_i と符号Ｃ_i+1 の、２ｍ＋
２ビット長のビット列パターンが、固定ビット列パター
ンＰ３（２ｍ＋２ビット長）であるとき、符号Ｃ_i と符
号Ｃ_i+1 を、符号同期パターンを含み２ｍ＋２ビット長
の固定ビット列パターンを有する符号同期符号セットに
置換することによって、符号同期符号を含む（ｍ＋１）
ｂ符号列に変換して、これを送信し、受信装置が、受信
ビット列から変換された、符号同期符号セットを含む
（ｍ＋１）ｂ符号列から、符号同期符号セットを固定ビ
ット列パターンＰ３に置換することによって、（ｍ＋
１）ｂ符号列に変換することを特徴とする、請求項７記
載の符号通信装置。10. The transmitting apparatus transmits two consecutive codes C _i and C _{i + 1} included in an (m + 1) b code sequence to 2m +
Bit sequence pattern of two bits length, when a fixed bit string pattern P3 (2m + 2-bit-long), a code C _i with the code C _{i + 1,} code synchronization code set having a fixed bit string pattern of 2m + 2 bits long including the code synchronization pattern To include the code synchronization code (m + 1)
b, and transmits the same. The receiving apparatus replaces the code synchronization code set with a fixed bit sequence pattern P3 from the (m + 1) b code sequence including the code synchronization code set converted from the reception bit sequence. By this, (m +
1) The code communication device according to claim 7, wherein the code communication is converted into a b code string. 【請求項１１】 固定ビット列パターンＰ１（ｐ１ビッ
ト長、ｐ１は０以上の整数）と、符号同期符号（ｍ＋１
ビット長の固定ビット列パターンを有する）と、固定ビ
ット列パターンＰ２（ｐ２ビット長、ｐ２は０以上の整
数）を順に配列したｐ１＋ｐ２＋ｍ＋１ビット長のビッ
ト列パターンが符号同期パターンに一致し、送信装置
が、符号Ｃ_i の最後からｐ１個のビット列パターンがＰ
１であり、かつ、続く符号Ｃ_i+1 が、固定ビット列パタ
ーンＰ４（ｍ＋１ビット長）に一致する特殊符号Ｓであ
り、かつ、続く符号Ｃ_i+1 の先頭からｐ２個のビット列
パターンがＰ２であるとき、符号Ｃ_i+1 を符号同期符号
に置換することによって、符号同期符号を含む（ｍ＋
１）ｂ符号列に変換して、これを送信し、受信装置が、
受信ビット列から変換された、符号同期符号セットを含
む（ｍ＋１）ｂ符号列から、符号同期符号セットを固定
ビット列パターンＰ４に置換することによって、（ｍ＋
１）ｂ符号列に変換することを特徴とする、請求項７記
載の符号通信装置。11. A fixed bit string pattern P1 (p1 bit length, p1 is an integer of 0 or more) and a code synchronization code (m + 1
A bit sequence pattern having a bit length fixed bit sequence pattern) and a fixed bit sequence pattern P2 (p2 bit length, p2 is an integer of 0 or more) are arranged in order, and the bit sequence pattern of p1 + p2 + m + 1 bit length matches the code synchronization pattern. P1 bit string patterns from the end of C _i are P
1 and the following code Ci _{+ 1} is a special code S that matches the fixed bit string pattern P4 (m + 1 bit length), and the p2 bit string patterns from the beginning of the following code Ci _{+ 1} are P2 when it is, by replacing the code C _{i + 1} to the code synchronization code, including code synchronization code (m +
1) After converting to a b-code sequence and transmitting it, the receiving device:
By replacing the code synchronization code set with the fixed bit sequence pattern P4 from the (m + 1) b code sequence including the code synchronization code set converted from the received bit sequence, (m +
1) The code communication device according to claim 7, wherein the code communication is converted into a b code string. 【請求項１２】 送信装置が、ｍビット長の情報ビット
と１ビット長の制御ビットについて、制御ビットの位置
を、（ｍ＋１）ｂ符号のｔビットめ（ｔは２以上ｍ−１
以下の自然数）とし、（ｍ＋１）ｂ符号が特殊符号のと
き、制御ビットの位置より前のｔ−１個のビットのなか
にＫ￣を含み、かつ、制御ビットの位置より後のｍ＋１
−ｔ個のビットのなかにＫ￣を含むように、ｍビットの
情報ビットと１ビットの制御ビットに対して、ビット順
番の交換とビット反転とを含む、（ｍ＋１）ｂ符号化処
理を施すことによって、（ｍ＋１）ｂ符号列を生成し、
受信装置が、受信信号から変換された（ｍ＋１）ｂ符号
列に対して、（ｍ＋１）ｂ符号化処理の逆処理を施すこ
とによって、各（ｍ＋１）ｂ符号を、ｍビット長の情報
ビットと１ビット長の制御ビットに変換することを特徴
とする、請求項７記載の符号通信装置。12. The transmitting apparatus sets the position of a control bit for an m-bit information bit and a 1-bit control bit to the t-th bit of the (m + 1) b code (where t is 2 or more and m-1).
When the (m + 1) b code is a special code, K￣ is included in t−1 bits before the position of the control bit, and m + 1 after the position of the control bit.
(M + 1) b encoding processing including bit order exchange and bit inversion is performed on m information bits and 1 control bit such that K￣ is included in −t bits. As a result, an (m + 1) b code sequence is generated,
The receiving apparatus performs an inverse process of the (m + 1) b encoding process on the (m + 1) b code sequence converted from the received signal, thereby converting each (m + 1) b code into an m-bit information bit. 8. The code communication device according to claim 7, wherein the code communication device converts the control bit into a 1-bit control bit.