JP2002270515A - Semiconductor device and manufacturing method therefor - Google Patents
Semiconductor device and manufacturing method thereforInfo
- Publication number
- JP2002270515A JP2002270515A JP2001063364A JP2001063364A JP2002270515A JP 2002270515 A JP2002270515 A JP 2002270515A JP 2001063364 A JP2001063364 A JP 2001063364A JP 2001063364 A JP2001063364 A JP 2001063364A JP 2002270515 A JP2002270515 A JP 2002270515A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- type
- semiconductor device
- specific resistance
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体技術に関
し、特に、光半導体装置及びその製造方法に関する。The present invention relates to semiconductor technology, and more particularly, to an optical semiconductor device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】化学式ＧａuＡｌvlｎwＮx（但し、０＝
＜ｕ＝＜１、０＝＜ｖ＝＜１、０＝＜ｗ＝＜１、０＝＜
ｘ＝＜１である。尚、記号Ａ＝＜Ｂは、ＡはＢ以下であ
ることを示す。）などで表されるＩＩＩ−Ｖ族化合物半
導体（窒化物を含む化合物半導体）を用いた半導体装置
としては、例えば、青色発光素子や常温動作可能なトラ
ンジスタや、高速動作の可能なトランジスタなどが注目
されている。窒化物系化合物半導体を採用する場合に、
基板をＧａＮ単体のみで作製することは難しい。BACKGROUND OF THE INVENTION chemical formula Ga u Al v ln w N x ( where 0 =
<U = <1, 0 = <v = <1, 0 = <w = <1, 0 = <
x = <1. Note that the symbol A = <B indicates that A is B or less. As a semiconductor device using a III-V compound semiconductor (compound semiconductor containing a nitride) represented by, for example, a blue light-emitting element, a transistor that can operate at room temperature, and a transistor that can operate at high speed attract attention. Have been. When using a nitride-based compound semiconductor,
It is difficult to manufacture a substrate using only GaN alone.
【０００３】そこで、窒化物系化合物半導体膜をそれと
は異なる基板上にエピタキシャル成長させることにな
る。基板としてサファイア、またはＳｉＣ基板などが用
いられている。また、近年、Ｓｉ基板上に窒化物系化合
物半導体を成長する手法が試みられている(例えば、特
開平５−３４３７４１号又は特開平９−９２８８２号公
報を参照)。Ｓｉ基板を用いると、１２インチ以上の大
面積の基板を比較的安価な価格で入手出来る点、表面の
平坦性が他の材料を用いた基板と比較して優れている
点、種々の比抵抗、ドーピング濃度、又は結晶方位を有
する基板を入手することが容易な点、導電性が高い基板
を得られる点、スクライブが容易である点、熱伝導性が
高く基板上に発光素子などの半導体素子を作製した際の
放熱性が優れている点など、他の半導体基板を用いた場
合と比較して、様々な利点を有している。Therefore, a nitride-based compound semiconductor film is epitaxially grown on a different substrate. A sapphire or SiC substrate is used as the substrate. In recent years, a method of growing a nitride-based compound semiconductor on a Si substrate has been attempted (see, for example, Japanese Patent Application Laid-Open No. Hei 5-343741 or Japanese Patent Application Laid-Open No. 9-92882). When a Si substrate is used, a substrate with a large area of 12 inches or more can be obtained at a relatively low price, the flatness of the surface is superior to a substrate using other materials, and various specific resistances can be obtained. , A substrate having a high doping concentration, or a crystal orientation, a point of obtaining a substrate with high conductivity, a point of easy scribing, a high heat conductivity, and a semiconductor element such as a light emitting element on the substrate. It has various advantages as compared with the case where another semiconductor substrate is used, such as excellent heat dissipation when manufacturing.
【０００４】別途、安価で大口径の基板を用いる試みと
して、アモルファスＳｉや多結晶Ｓｉを用いた半導体装
置の研究も行われている。[0004] Separately, as an attempt to use an inexpensive and large-diameter substrate, a semiconductor device using amorphous Si or polycrystalline Si has been studied.
【０００５】[0005]
【発明が解決しようとする課題】しかしながら、Ｓｉ基
板を用いた場合、Ｓｉ基板とその上に成長する窒化物系
化合物半導体エピタキシャル層との格子整合性が問題と
なる。両者の格子不整合を十分に緩和することが出来な
いと、窒化物系化合物半導体エピタキシャル層の結晶性
が悪くなり、実用的なデバイスを製造することが難しく
なるからである。However, when a Si substrate is used, there is a problem of lattice matching between the Si substrate and a nitride-based compound semiconductor epitaxial layer grown thereon. If the lattice mismatch between the two cannot be sufficiently alleviated, the crystallinity of the nitride-based compound semiconductor epitaxial layer deteriorates, and it becomes difficult to manufacture a practical device.
【０００６】アモルファスＳｉや多結晶Ｓｉを基板とし
て用いた場合にも、その上に結晶性が良い膜を成長する
ことが難しい。加えて、窒化物系化合物半導体エピタキ
シャル層の方が、アモルファスＳｉや多結晶Ｓｉよりも
硬度が大きいため、窒化物系化合物半導体エピタキシャ
ル層に歪みが生じ、クラックが発生し易いという問題点
を有していた。[0006] Even when amorphous Si or polycrystalline Si is used as a substrate, it is difficult to grow a film having good crystallinity thereon. In addition, since the nitride-based compound semiconductor epitaxial layer has higher hardness than amorphous Si or polycrystalline Si, the nitride-based compound semiconductor epitaxial layer has a problem that strain is generated and cracks are easily generated. I was
【０００７】本発明は、表面平坦性および結晶性が良好
な窒化物系化合物半導体エピタキシャル層を含む半導体
装置及びその製造方法を提供することを目的とする。An object of the present invention is to provide a semiconductor device including a nitride-based compound semiconductor epitaxial layer having good surface flatness and crystallinity, and a method of manufacturing the same.
【０００８】[0008]
【課題を解決するための手段】本発明の一観点によれ
ば、多数の細孔を有する基板と、該基板上にエピタキシ
ャル成長された、ＩＩＩ−Ｖ族半導体層、ＩＩ−ＶＩ族
半導体層又はＩＶ族半導体層のうち少なくともいずれか
の半導体層とを含む半導体装置が提供される。According to one aspect of the present invention, a substrate having a large number of pores and a III-V, II-VI, or IV semiconductor layer epitaxially grown on the substrate. There is provided a semiconductor device including at least one of the group III semiconductor layers.
【０００９】多数の細孔を有する細孔基板上に、種々の
半導体層を形成すると、たとえ半導体層と基板との格子
定数が異なっていても、細孔の存在により格子歪みが緩
和される。従って、基板上の半導体層の結晶性は良好に
保たれる。When various semiconductor layers are formed on a pore substrate having a large number of pores, even if the semiconductor layer and the substrate have different lattice constants, lattice strain is reduced by the presence of the pores. Therefore, the crystallinity of the semiconductor layer on the substrate is kept good.
【００１０】前記半導体層は、厚さが１ｎｍから１０μ
ｍまでの間のＩｎxＧａyＡｌ1-x-yＰzＡｓ1-z（０＝＜
ｘ，ｙ，ｚ＝＜１）層か、ＺｎwＣｄ1-wＳｅxＯyＴｅz
Ｓ1-x -y-z（０＝＜ｗ，ｘ，ｙ，ｚ＝＜１）層か、Ｓｉx
ＧｅyＣ1-x-y（０＝＜ｘ，ｙ，ｚ＝＜１）層を含むのが
好ましい。The semiconductor layer has a thickness of 1 nm to 10 μm.
In up to mxGayAl1-xyPzAs1-z(0 = <
x, y, z = <1) layer or ZnwCd1-wSexOyTez
S1-x -yz(0 = <w, x, y, z = <1) layer or Six
GeyC1-xy(0 = <x, y, z = <1) layers
preferable.
【００１１】また、前記基板は、ｎ型またはｐ型の導電
性を有する半導体基板であり、０．０００１から１００
０Ω・ｃｍまでの間の比抵抗を有しており、（１００）
又は（１１０）又は（１１１）面のいずれかの面を基板
表面とするＳｉ又はＧｅの基板であるか、（１００）又
は（１１０）又は（１１１）面のうちのいずれかを基板
表面とするＧａＡｓ又はＧａＰ又はＩｎＰ又はＩｎＡｓ
の基板であるか、０．０００１から１００Ω・ｃｍまで
の間の比抵抗を有し、０．０００１から１００Ω・ｃｍ
までの間の比抵抗を有する（０００１）又は（１１−２
０）又は（１０−１０）又は（１−１０２）面のうちの
いずれかを基板表面とする６Ｈ−ＳｉＣの基板である
か、ｎ型またはｐ型の導電性を有する半導体基板である
か、（１００）又は（１１０）又は（１１１）面のいず
れかを基板表面とする３Ｃ−ＳｉＣ基板であるのが好ま
しい。或いは、ネサガラス上に成長されたｎ型またはｐ
型の導電性を有する多結晶シリコン層であり、該多結晶
シリコン層の比抵抗は、０．０００１から１０００Ω・
ｃｍの間であるのが好ましい。[0011] The substrate is a semiconductor substrate having n-type or p-type conductivity.
It has a specific resistance of up to 0 Ω · cm and (100)
Or a Si or Ge substrate having any one of the (110) or (111) planes as the substrate surface, or one of the (100), (110) or (111) planes as the substrate surface GaAs or GaP or InP or InAs
A substrate having a specific resistance between 0.0001 and 100 Ω · cm, and between 0.0001 and 100 Ω · cm.
(0001) or (11-2) having a specific resistance between
A 6H—SiC substrate having any one of (0), (10-10), and (1-102) planes as a substrate surface, a semiconductor substrate having n-type or p-type conductivity, The substrate is preferably a 3C-SiC substrate having any one of the (100), (110), and (111) planes. Alternatively, n-type or p-type grown on Nesa glass
Is a polycrystalline silicon layer having a conductivity of the type, and the specific resistance of the polycrystalline silicon layer is 0.0001 to 1000 Ω ·
cm.
【００１２】細孔処理が施されている各基板上に、上記
の各半導体層を成長すると、基板と半導体層との間に格
子不整合が生じたとしても、両者の間に働く歪み応力が
緩和される。従って、各半導体層の結晶性が良好に保た
れる。When each of the above-mentioned semiconductor layers is grown on each of the substrates subjected to the pore treatment, even if a lattice mismatch occurs between the substrate and the semiconductor layer, the strain stress acting between them is increased. Be relaxed. Therefore, good crystallinity of each semiconductor layer is maintained.
【００１３】本発明の他の観点によれば、（ａ）基板を
準備する工程と、（ｂ）前記基板の表面から裏面に向け
て延びる細孔を形成する工程と、（ｃ）前記細孔が形成
された基板上に半導体結晶層を成長する工程とを含む半
導体装置の製造方法が提供される。According to another aspect of the present invention, there are provided (a) a step of preparing a substrate, (b) a step of forming pores extending from a front surface to a rear surface of the substrate, and (c) a step of forming the pores. Growing a semiconductor crystal layer on a substrate on which is formed a semiconductor device.
【００１４】上記半導体技術を用いると、基板上に該基
板と格子整合していない半導体層を成長する場合であっ
ても、良好な状態で半導体層を成長することができる。By using the above semiconductor technology, even when a semiconductor layer not lattice-matched with the substrate is grown on the substrate, the semiconductor layer can be grown in a good condition.
【００１５】[0015]
【発明の実施の形態】発明者は、鋭意実験を重ねた結
果、表面に多数の細孔を有する基板（以下「細孔基板」
と称する。）を用いて結晶成長を行うと、基板とその上
に成長する結晶層との間の格子不整合に起因する問題点
を解決できることを発見した。BEST MODE FOR CARRYING OUT THE INVENTION As a result of intensive experiments, the inventors have found that a substrate having a large number of pores on its surface (hereinafter referred to as a “pore substrate”)
Called. ) Has been found to be able to solve the problems caused by the lattice mismatch between the substrate and the crystal layer grown thereon.
【００１６】以下、本発明の第１の実施の形態による半
導体装置及びその製造方法について、図１から図６まで
を参照しながら説明する。まず、細孔基板の製造方法に
ついて説明する。Hereinafter, a semiconductor device according to a first embodiment of the present invention and a method for fabricating the same will be described with reference to FIGS. First, a method for manufacturing a porous substrate will be described.
【００１７】図１は、細孔形成装置を用いて細孔基板の
製造方法を示す概略図である。図１に示すように、細孔
形成装置Ａは、フッ素樹脂等の対薬品性に優れた、例え
ば、テフロン（登録商標）からなる電解漕３と、電解層
３内の温度を一定に保つための恒温槽１５とを含む。電
解漕３の下部には基板を保持するためのステージ８が設
けられている。FIG. 1 is a schematic view showing a method of manufacturing a pore substrate using a pore forming apparatus. As shown in FIG. 1, the pore forming apparatus A is provided with an electrolytic tank 3 made of, for example, Teflon (registered trademark) having excellent chemical resistance to a fluororesin or the like, and a temperature in the electrolytic layer 3 to be kept constant. And a constant temperature bath 15. A stage 8 for holding a substrate is provided below the electrolytic bath 3.
【００１８】ステージ８上にＳｉ基板１が載せられてい
る。電解漕３中にＳｉ基板１の表面に接触する電解液
５、例えばＨＦ：Ｃ2Ｈ5ＯＨ＝１：１の溶液が満たされ
ている。電解液５中にＰｔ製のメッシュ電極７が浸けら
れている。Ｓｉ基板１の裏面にはＡｌ電極１ａが形成さ
れている。Ａｌ電極１ａとメッシュ電極７との間は電気
的に接続されており、その間に直流電源（電流源）１１
ａと電流計１１ｂとが設けられている。電解漕３の上
に、ランプ１７が設けられている。電気化学的エッチン
グの促進のためには、正孔を必要とする。ｎ型基板中に
は正孔が存在しないので、正孔を供給するために光の照
射が必要となる場合がある。そこで、ランプ１７を電解
漕３の上に設けた。The Si substrate 1 is placed on the stage 8. The electrolytic bath 3 is filled with an electrolytic solution 5 which comes into contact with the surface of the Si substrate 1, for example, a solution of HF: C 2 H 5 OH = 1: 1. A mesh electrode 7 made of Pt is immersed in the electrolyte 5. On the back surface of the Si substrate 1, an Al electrode 1a is formed. The Al electrode 1a and the mesh electrode 7 are electrically connected, and a DC power source (current source) 11
a and an ammeter 11b. A lamp 17 is provided on the electrolysis tank 3. Holes are required to promote electrochemical etching. Since holes do not exist in the n-type substrate, light irradiation may be required to supply holes. Therefore, the lamp 17 was provided on the electrolytic bath 3.
【００１９】Ｓｉ基板１の比抵抗、ドーピング不純物の
タイプ、電解質５中のＨＦ濃度、化成電流密度を制御す
ることにより、基板表面から裏面側に向けて延びる種々
のサイズの細孔を形成することができる。特に、Ｓｉ基
板上に結晶成長を行うのに好ましい１ｎｍから１０ｎｍ
径の細孔を形成するには、ｐ型の不純物がドーピングさ
れたＳｉ基板を用いると良い。基板に１０ｎｍから１０
０ｎｍ径の細孔を形成するためには、ｎ型の不純物をド
ーピングした基板を用いると良い。例えば、導電型がｎ
型であり、基板の面方位が（１００）であり、基板の比
抵抗が０．０１ΩｃｍであるＳｉ基板を用いて化成処理
を行った。By controlling the specific resistance of the Si substrate 1, the type of doping impurities, the HF concentration in the electrolyte 5, and the formation current density, pores of various sizes extending from the front surface to the back surface of the substrate are formed. Can be. Particularly, 1 nm to 10 nm, which is preferable for performing crystal growth on a Si substrate.
In order to form pores having a diameter, a Si substrate doped with a p-type impurity is preferably used. Substrate from 10 nm to 10
In order to form pores having a diameter of 0 nm, a substrate doped with an n-type impurity may be used. For example, if the conductivity type is n
A chemical conversion treatment was performed using a Si substrate having a mold shape, a plane orientation of the substrate of (100), and a specific resistance of the substrate of 0.01 Ωcm.
【００２０】Ｓｉ基板１の裏面にＡｌ電極１ａが形成さ
れている。Ａｌ電極１ａとＰｔメッシュ電極７との間
に、例えば電流密度１０ｍＡ／ｃｍ2で１０分間通電し
た。電解漕３全体の温度は、ほぼ０℃に保たれている。
上記の装置を用いると、Ｓｉ基板１に、基板表面に対し
て法線方向に細孔を形成することができる。An Al electrode 1a is formed on the back surface of the Si substrate 1. Electric current was applied between the Al electrode 1a and the Pt mesh electrode 7 at a current density of, for example, 10 mA / cm 2 for 10 minutes. The temperature of the entire electrolytic bath 3 is maintained at approximately 0 ° C.
By using the above-described apparatus, pores can be formed in the Si substrate 1 in a direction normal to the substrate surface.
【００２１】細孔を再現性良く形成するために、Ｓｉ基
板１と、その裏面に蒸着するＡｌ電極１ａとのオーミッ
クコンタクトのコンタクト抵抗を下げることが重要であ
る。そこで、Ｓｉ基板１の裏面にＡｌを真空蒸着器によ
り蒸着する際に、Ｓｉ基板１を４００℃程度に加熱しな
がら、３００ｎｍから５００ｎｍの厚さのＡｌを蒸着し
た。In order to form the pores with good reproducibility, it is important to reduce the contact resistance of the ohmic contact between the Si substrate 1 and the Al electrode 1a deposited on the back surface. Therefore, when depositing Al on the back surface of the Si substrate 1 by using a vacuum evaporator, Al having a thickness of 300 nm to 500 nm was deposited while heating the Si substrate 1 to about 400 ° C.
【００２２】細孔形成工程が終了した後に、液体ＣＯ2
またはペンタン等の有機溶媒を用い、超臨界条件下にお
いて超臨界洗浄を施す。これにより、細孔形成時に付着
した、水や有機物或いはＳｉ化合物などを除去する。こ
れらを除去することが、細孔基板上に別の半導体をエピ
タキシャル成長するためには重要となる。After completion of the pore forming step, the liquid CO 2
Alternatively, supercritical cleaning is performed under supercritical conditions using an organic solvent such as pentane. This removes water, organic substances, Si compounds, and the like, which have adhered during the formation of the pores. Removal of these is important for epitaxially growing another semiconductor on the porous substrate.
【００２３】図２は、ＨＦ濃度と電流密度を変化させた
場合における基板に形成された細孔の形状を模式的に示
す断面図である。Ａｌ電極１ａとＰｔメッシュ電極７と
の間の電流密度は、５ｍＡ／ｃｍ2の条件と１０ｍＡ／
ｃｍ2の条件とを用いた。図２に示すように、ＨＦの濃
度を３％から１０％までに変化させると、いずれの電流
密度条件を用いた場合でも、ＨＦ濃度の増大とともに細
孔の径が小さくなることがわかった。また、電流密度を
５ｍＡ／ｃｍ２から１０ｍＡ／ｃｍ２に増加すると、細
孔の径は一般的に増大している。尚、図２では、ハッチ
を施した部分に細孔が形成されている。FIG. 2 is a sectional view schematically showing the shape of the pores formed in the substrate when the HF concentration and the current density are changed. The current density between the Al electrode 1a and the Pt mesh electrode 7 was 5 mA / cm 2 and 10 mA / cm 2.
cm 2 conditions were used. As shown in FIG. 2, it was found that when the HF concentration was changed from 3% to 10%, the pore diameter became smaller as the HF concentration increased, regardless of the current density conditions. Also, as the current density is increased from 5 mA / cm2 to 10 mA / cm2, the pore diameter generally increases. In FIG. 2, pores are formed in hatched portions.
【００２４】図３は、電流密度として５ｍＡ／ｃｍ2の
条件を用いて細孔を形成した場合の、細孔の直径のＨＦ
濃度依存性を示す。FIG. 3 shows the HF of the diameter of the pore when the pore was formed using the condition of 5 mA / cm 2 as the current density.
Shows concentration dependence.
【００２５】図３に示すように、細孔の直径は、ＨＦ濃
度の増加とともに小さくなる。細孔の深さの制御は、化
成時間によって調整する。細孔の直径は、上記のＨＦ濃
度のほかに、電流密度等によっても制御できる。As shown in FIG. 3, the diameter of the pores decreases with increasing HF concentration. The control of the depth of the pores is adjusted by the formation time. The diameter of the pores can be controlled not only by the HF concentration but also by the current density and the like.
【００２６】Ｓｉ基板と格子整合しないＩＩＩ−Ｖ族半
導体、またはＩＩ−ＶＩ族半導体、またはＩＶ族半導体
等、種々の半導体を用い、それらの各格子間隔（格子定
数）に合せて細孔の径をコントロールすることが出来
る。出発基板や成長層の種類に応じて細孔の径を変化さ
せることにより、上記の種々の基板上に良好なエピタキ
シャル層を形成することができる。Various types of semiconductors, such as III-V semiconductors, II-VI semiconductors, or IV semiconductors that are not lattice-matched with the Si substrate, are used. Can be controlled. By changing the diameter of the pores according to the type of the starting substrate or the growth layer, a good epitaxial layer can be formed on the various substrates described above.
【００２７】図４を参照して、細孔を形成したＳｉ基板
上に、ＧａＮをエピタキシャル成長させる場合を例に説
明する。Referring to FIG. 4, a case where GaN is epitaxially grown on a Si substrate having pores will be described as an example.
【００２８】図４に示すように、細孔２１ａが多数形成
されている細孔基板２１と未処理のＳｉ基板との両方
に、ＭＯＣＶＤ法によりＧａＮ層を成長し、結晶性の比
較を行った。As shown in FIG. 4, a GaN layer was grown by MOCVD on both the pore substrate 21 having a large number of pores 21a and the untreated Si substrate, and the crystallinity was compared. .
【００２９】まず、両方の基板上に、バッファ層２３と
してＡｌＮ層を１０ｎｍから３００ｎｍの厚さでエピタ
キシャル成長する。結晶成長温度は、５００℃から１１
００℃である。結晶成長に用いる材料ガスは、ＴＭＡ
（トリメチルアルミニウム）とＮＨ3とを用いた。キャ
リアガス（雰囲気ガス）として、Ｈ2とＮ2との混合ガス
を用いた。常圧に近いガス圧、すなわち、例えば７００
Ｔｏｒｒ（９３．３Ｐａ）から８００Ｔｏｒｒ（１０
６．７Ｐａ）の間のガス圧の条件下で結晶成長を行う。First, an AlN layer as a buffer layer 23 is epitaxially grown on both substrates to a thickness of 10 nm to 300 nm. The crystal growth temperature ranges from 500 ° C to 11
00 ° C. The material gas used for crystal growth is TMA
(Trimethylaluminum) and NH 3 were used. A mixed gas of H 2 and N 2 was used as a carrier gas (atmosphere gas). Gas pressure close to normal pressure, ie, for example, 700
Torr (93.3 Pa) to 800 Torr (10
The crystal is grown under the condition of a gas pressure of 6.7 Pa).
【００３０】ＧａＮ層を、１μｍから３μｍの厚さ分エ
ピタキシャル成長する。結晶成長温度は６００℃から１
１００℃の間である。材料ガスは、ＴＭＧ（トリメチル
ガリウム）とＮＨ3を用いる。キャリアガス（雰囲気ガ
ス）はＨ2とＮ2との混合ガスである。常圧に近いガス
圧、例えば７００Ｔｏｒｒ（９３．３Ｐａ）から８００
Ｔｏｒｒ（１０６．７Ｐａ）で成長を行う。A GaN layer is epitaxially grown to a thickness of 1 μm to 3 μm. Crystal growth temperature from 600 ° C to 1
Between 100 ° C. TMG (trimethyl gallium) and NH 3 are used as material gases. The carrier gas (atmosphere gas) is a mixed gas of H 2 and N 2 . Gas pressure close to normal pressure, for example, 700 Torr (93.3 Pa) to 800
The growth is performed at Torr (106.7 Pa).
【００３１】図５は、上記の条件下でエピタキシャル成
長を行ったＧａＮ結晶をＸＲＤ（Ｘ線回折）測定して得
られたロッキングカーブである。FIG. 5 is a rocking curve obtained by XRD (X-ray diffraction) measurement of a GaN crystal grown epitaxially under the above conditions.
【００３２】縦軸の単位は任意単位である。横軸の単位
は、θ（ｄｅｇ）である。The unit on the vertical axis is an arbitrary unit. The unit of the horizontal axis is θ (deg).
【００３３】図６は、ＧａＮ結晶のＰＬ発光特性を示す
スペクトルである。尚、図５及び図６には、細孔基板上
に成長させた結晶と、通常のＳｉ基板上に同条件で成長
させた結晶とを比較して示している。FIG. 6 is a spectrum showing the PL emission characteristics of a GaN crystal. 5 and 6 show a comparison between a crystal grown on a microporous substrate and a crystal grown on a normal Si substrate under the same conditions.
【００３４】図５及び図６に示すように、細孔基板上に
成長したＧａＮ膜は、通常のＳｉ基板上に成長したＧａ
Ｎ膜よりも結晶性が良いことがわかる。As shown in FIGS. 5 and 6, the GaN film grown on the microporous substrate is the same as the Ga film grown on a normal Si substrate.
It can be seen that the crystallinity is better than the N film.
【００３５】例えば図５に示すロッキングカーブによれ
ば、通常のＳｉ基板上に成長させたＧａＮ結晶の場合
（破線で示す）は、１７．２１ｄｅｇ付近でのピークの
半値幅は４００ａｒｃｓｅｃ程度である。これに対し
て、細孔基板上のＧａＮ結晶の場合（実線で示す）は、
１７．２１ｄｅｇ付近でのピークの半値幅が２８０ａｒ
ｃｓｅｃと小さい値を示す。ピークの高さも細孔基板上
に成長したＧａＮ結晶の方が高い。このことより、細孔
基板上に成長したＧａＮ結晶の方が結晶性が良好である
ことがわかる。For example, according to the rocking curve shown in FIG. 5, in the case of a GaN crystal grown on a normal Si substrate (indicated by a broken line), the half width of the peak near 17.21 deg is about 400 arcsec. On the other hand, in the case of a GaN crystal on a pore substrate (shown by a solid line),
The half width of the peak around 17.21 deg is 280 ar
It shows a small value of csec. The peak height is also higher in the GaN crystal grown on the porous substrate. This indicates that the GaN crystal grown on the porous substrate has better crystallinity.
【００３６】図６に示すように、ＰＬ発光スペクトルの
データによれば、通常のＳｉ基板上に成長させたＧａＮ
結晶の場合には、高エネルギー側のエネルギーの分離が
見られない。加えて、自由励起子のＬＯレプリカが鮮明
でない。As shown in FIG. 6, according to the PL emission spectrum data, GaN grown on a normal Si substrate was used.
In the case of a crystal, no energy separation on the high energy side is observed. In addition, the free exciton LO replica is not sharp.
【００３７】細孔基板上に成長したＧａＮ結晶の場合に
は、高エネルギー側のエネルギーの分離が見られる。中
性のドナーまたはアクセプタに束縛された励起子のピー
クもはっきりと現れている。ピーク自体の高さも２倍ほ
ど大きい。さらに、ＥＸ−ＬＯに起因するピークが３．
３３ｅＶ付近に見られる。細孔基板上のＧａＮ層の結晶
性が良好であることが確認できた。In the case of a GaN crystal grown on a microporous substrate, energy is separated on the high energy side. The peak of the exciton bound to the neutral donor or acceptor is also clearly visible. The height of the peak itself is also about twice as large. Further, the peak due to EX-LO is 3.
It is found around 33 eV. It was confirmed that the crystallinity of the GaN layer on the microporous substrate was good.
【００３８】細孔基板上に成長したＧａＮ膜の結晶性の
向上は、細孔基板の凸部がｗｉｎｄｏｗ、凹部がｗｉｎ
ｇの働きをしてエピタキシャル・ラテラル・オーパーグ
ロース(Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ Ｏｖｅ
ｒｇｒｏｗｔｈ）を起こしているためと考えられる。The improvement of the crystallinity of the GaN film grown on the microporous substrate is achieved by making the convex portion of the microporous substrate window and the concave portion win
g and acts as an epitaxial lateral overgrowth (Epitaxial Lateral Ove)
rgrowth).
【００３９】ＥＬＯに関して、ＧａＡｓ／Ｓｉ成長技術
を例に図１５を参照して説明する。ELO will be described with reference to FIG. 15 using a GaAs / Si growth technique as an example.
【００４０】図１５に示すように、Ｓｉ基板の表面にＧ
ａＡｓ層を成長する。ＧａＡｓ層中には、ＳｉとＧａＡ
ｓとの格子定数の違いに起因して転位（ｄｉｓｌｏｃａ
ｔｉｏｎ）が入る。このＧａＡｓ層上を、例えばＳｉＯ
2膜などのマスクで覆い、一部領域に開口（ウインド
ウ）を形成しておく。この状態において、ＧａＡｓ層を
エピタキシャル成長すると、ＧａＡｓ層は開口領域に選
択成長する。さらに、ＧａＡｓ層のエピタキシャル成長
を継続すると、成長条件を選択することによりマスク上
に沿ってＧａＡｓ層を横方向に成長させることができ
る。基板からの転位（貫通転位）は、横方向には伝搬せ
ず、開口以外の領域（ウイング：ｗｉｎｇ）には、無転
位のＧａＡｓ結晶が成長できる。As shown in FIG. 15, G is applied to the surface of the Si substrate.
Grow an aAs layer. Si and GaAs are contained in the GaAs layer.
dislocation (disloca) due to the difference in lattice constant from s
) is entered. On this GaAs layer, for example, SiO 2
It is covered with a mask such as two films, and an opening (window) is formed in a partial area. In this state, when the GaAs layer is epitaxially grown, the GaAs layer is selectively grown in the opening region. Further, when the epitaxial growth of the GaAs layer is continued, the GaAs layer can be grown laterally along the mask by selecting the growth conditions. Dislocations from the substrate (threading dislocations) do not propagate in the lateral direction, and GaAs crystals without dislocations can grow in regions other than the openings (wings).
【００４１】以上のように、細孔基板上に、基板と格子
定数の異なる結晶を成長させると、成長した結晶の結晶
性が良好になる。細孔の存在が結晶性を向上させるもう
１つの要因は、基板と基板上に成長する結晶の格子不整
合が、基板に形成された細孔の存在により緩和されるの
ではないかと考えられる。As described above, when a crystal having a lattice constant different from that of the substrate is grown on the porous substrate, the crystallinity of the grown crystal is improved. Another factor that the presence of the pores improves the crystallinity is considered to be that the lattice mismatch between the substrate and the crystal grown on the substrate is alleviated by the presence of the pores formed in the substrate.
【００４２】次に本発明の第２の実施の形態による半導
体装置及びその製造方法について図７から１０までを参
照して説明する。Next, a semiconductor device and a method of manufacturing the same according to a second embodiment of the present invention will be described with reference to FIGS.
【００４３】第２の実施の形態による半導体装置及びそ
の製造方法について、上記細孔基板上にＺｎＯをエピタ
キシャル成長する技術を例にして説明する。以下に、所
定の条件で細孔基板上に成長させたＺｎＯ単結晶成長の
具体的な成長例について説明する。尚、ＺｎＯ単結晶層
は、ＲＳ−ＭＢＥ法により成長を行った。The semiconductor device according to the second embodiment and the method of manufacturing the same will be described with reference to an example of a technique for epitaxially growing ZnO on the above-mentioned porous substrate. Hereinafter, a specific growth example of ZnO single crystal grown on a porous substrate under predetermined conditions will be described. The ZnO single crystal layer was grown by the RS-MBE method.
【００４４】図７に、ＲＳＭＢＥによる結晶成長装置
（以下「ＭＢＥ装置」という。）を示す。FIG. 7 shows a crystal growth apparatus using RSMBE (hereinafter, referred to as “MBE apparatus”).
【００４５】ＭＢＥ装置Ｂは、結晶成長が行われるチャ
ンバ３１と、チャンバ３１を超高真空状態に保つ真空ポ
ンプＰとを含む。チャンバ３１は、Ｚｎを蒸発させるた
めのＺｎ用ポート４０と、Ｏラジカルを照射するための
Ｏラジカルポート４１と、Ｎラジカルを照射するための
Ｎラジカルポート４３とを含む。The MBE apparatus B includes a chamber 31 in which crystal growth is performed, and a vacuum pump P for keeping the chamber 31 in an ultra-high vacuum state. The chamber 31 includes a Zn port 40 for evaporating Zn, an O radical port 41 for irradiating O radicals, and an N radical port 43 for irradiating N radicals.
【００４６】Ｚｎ用ポート４０は、Ｚｎ（純度７Ｎ）原
料４５を収容するとともに加熱・蒸発させるクヌーセン
セル（Ｋｎｕｄｓｅｎ ｃｅｌｌ： 以下Ｋセルと呼
ぶ。）４７とＫセルの開口を開閉するためのシャッタＳ
1とを備えている。The Zn port 40 accommodates a Zn (purity 7N) material 45 and heats and evaporates a Knudsen cell (hereinafter referred to as a K cell) 47 and a shutter S for opening and closing the opening of the K cell.
With one .
【００４７】Ｏラジカルポート４１は、無電極放電管内
に原料ガスである酸素ガスを導入し、高周波（１３.５
６ＭＨｚ）を用いて生成したＯラジカルを、ＭＢＥチャ
ンバ３１内に噴出させる。Ｏラジカルのビームに対して
流量を調整するためのオリフィス４１ａが設けられてい
る。The O radical port 41 introduces oxygen gas, which is a raw material gas, into the electrodeless discharge tube, and supplies high-frequency (13.5
O radicals generated by using 6 MHz) are ejected into the MBE chamber 31. An orifice 41a for adjusting the flow rate of the O radical beam is provided.
【００４８】Ｎラジカルポート４３は、無電極放電管を
備えている。無電極放電間内に原料ガスである窒素ガス
を導入する。高周波（１３.５６ＭＨｚ）を用いてＮを
ラジカル化し、ＭＢＥチャンバ３１内に噴出する。Ｎラ
ジカルポート４１にもシャッタＳ2が設けられている。The N radical port 43 has an electrodeless discharge tube. A nitrogen gas, which is a source gas, is introduced between the electrodeless discharges. N is radicalized by using a high frequency (13.56 MHz) and ejected into the MBE chamber 31. Shutter S 2 is also provided on the N radical port 41.
【００４９】チャンバ３１内には、結晶成長の下地とな
る細孔基板１を保持する基板ホルダー５１と、基板ホル
ダー５１を加熱するためのヒータ５３とが設けられてい
る。細孔基板１の基板温度は熱電対５５によって測定可
能である。基板ホルダー５１の位置は、ベローズを用い
たマニュピュレータ５７によって移動可能である。In the chamber 31, there are provided a substrate holder 51 for holding the microporous substrate 1 serving as a base for crystal growth, and a heater 53 for heating the substrate holder 51. The substrate temperature of the porous substrate 1 can be measured by the thermocouple 55. The position of the substrate holder 51 can be moved by a manipulator 57 using bellows.
【００５０】チャンバ３１内に、成長した結晶層の特性
をモニタリングするためのＲＨＥＥＤガン６１とＲＨＥ
ＥＤスクリーン６３とが設けられている。ＲＨＥＥＤガ
ン６１とＲＨＥＥＤスクリーン６３とを用いて、ＭＢＥ
装置Ｂ内での結晶成長の様子（成長量、成長した結晶層
の質）をモニタリングしながら成長を行うことができ
る。A RHEED gun 61 and a RHEED gun 61 for monitoring the characteristics of the grown crystal layer are provided in the chamber 31.
An ED screen 63 is provided. Using the RHEED gun 61 and the RHEED screen 63, the MBE
The growth can be performed while monitoring the state of crystal growth (growth amount, quality of the grown crystal layer) in the apparatus B.
【００５１】結晶成長の温度、結晶成長膜の厚さ、チャ
ンバ内の真空度等は、制御装置Ｃによって適宜制御され
る。The temperature of crystal growth, the thickness of the crystal growth film, the degree of vacuum in the chamber, and the like are appropriately controlled by the controller C.
【００５２】以下に、細孔基板１上にＺｎＯ層を成長す
る工程について、図８も参照して詳細に説明する。結晶
成長はＭＢＥ法により行う。Hereinafter, the step of growing a ZnO layer on the porous substrate 1 will be described in detail with reference to FIG. Crystal growth is performed by the MBE method.
【００５３】ガスソースの流量は、ｃｃｍ単位で示した
が、これは、周知のように２５℃、１気圧での流量を示
したものである。The flow rate of the gas source is shown in units of ccm, which indicates the flow rate at 25 ° C. and 1 atmosphere as is well known.
【００５４】細孔７１ａを形成した細孔基板７１を、装
置内の基板ホルダにセットする。その後、基板温度７０
０℃、高真空下で１時間、細孔基板７１の熱処理を行っ
た。次いで、細孔基板７１上にＺｎＯバッファ層７３を
成長させる。ＺｎＯバッファ層７３は、細孔基板７１と
結晶成長層との間の歪みを緩和させるための層であり、
かつ、バッファ層７３の上に単結晶ＺｎＯ層を成長させ
るための種（ｓｅｅｄ）となる層である。The pore substrate 71 having the pores 71a is set on a substrate holder in the apparatus. After that, the substrate temperature 70
The heat treatment of the porous substrate 71 was performed at 0 ° C. under a high vacuum for 1 hour. Next, a ZnO buffer layer 73 is grown on the porous substrate 71. The ZnO buffer layer 73 is a layer for relaxing strain between the pore substrate 71 and the crystal growth layer,
Further, it is a layer that serves as a seed for growing a single-crystal ZnO layer on the buffer layer 73.
【００５５】従って、バッファ層７３の表面に平坦性が
要求される。ＺｎＯバッファ層７３の成長条件は、Ｚｎ
Ｏ単結晶層の成長条件とは異なり、低温かつＺｎリッチ
な成長条件の下で行う。具体的には、Ｚｎのビーム量は
７．０×１０-7Ｔｏｒｒ（９．３×１０-5Ｐａ）に設定
する。酸素供給源としてＲＦプラズマソース（純度６Ｎ
の酸素を導入）を用いる。酸素の流量は、チャンバ内圧
力値Ｐｏが５×１０-5Ｔｏｒｒ（６．６７×１０-3Ｐ
ａ）、ガス流量が２ＳＣＣＭであり、ＲＦパワーは１５
０Ｗである。成長温度は、３００℃から５００℃の間で
ある。成長するＺｎＯバッファ層７３の厚みは、１０ｎ
ｍから１００ｎｍの間である。Therefore, the surface of the buffer layer 73 needs to be flat. The growth condition of the ZnO buffer layer 73 is Zn
Unlike the growth condition of the O single crystal layer, the growth is performed under a low temperature and Zn-rich growth condition. Specifically, the beam amount of Zn is set to 7.0 × 10 −7 Torr (9.3 × 10 −5 Pa). RF plasma source (purity 6N) as oxygen source
Is introduced). The flow rate of oxygen is such that the pressure value in the chamber Po is 5 × 10 −5 Torr (6.67 × 10 −3 P
a), the gas flow rate is 2 SCCM, and the RF power is 15
0W. The growth temperature is between 300 ° C and 500 ° C. The thickness of the growing ZnO buffer layer 73 is 10 n
m to 100 nm.
【００５６】ＺｎＯバッファ層７３を成長した後、Ｚｎ
Ｏバッファ層７３表面を結晶化させるため、例えば７０
０℃程度の温度で１０分から２０分程度熱処理を行う。
その後、ＺｎＯ単結晶層７５の成長を行う。基板温度を
６００℃とする。Ｚｎのビーム量は７．０×１０-7Ｔｏ
ｒｒ（９．３×１０-5Ｐａ）である。酸素流量は、チャ
ンバ内の酸素の分圧として、Ｐｏ2＝５×１０-5Ｔｏｒ
ｒ（６．６７×１０-3Ｐａ）、ガス流量が２ＳＣＣＭ、
ＲＦパワーが３００Ｗである。成長するＺｎＯ単結晶層
の厚みは、２μｍである。After the ZnO buffer layer 73 has been grown,
To crystallize the surface of the O buffer layer 73, for example, 70
Heat treatment is performed at a temperature of about 0 ° C. for about 10 to 20 minutes.
After that, the ZnO single crystal layer 75 is grown. The substrate temperature is set to 600 ° C. The beam amount of Zn is 7.0 × 10 −7 To.
rr (9.3 × 10 −5 Pa). The oxygen flow rate is expressed as Po 2 = 5 × 10 −5 Torr as the partial pressure of oxygen in the chamber.
r (6.67 × 10 −3 Pa), gas flow rate is 2 SCCM,
RF power is 300W. The thickness of the growing ZnO single crystal layer is 2 μm.
【００５７】上記の条件により成長した単結晶ＺｎＯ層
の結晶評価を行った。図９は、単結晶ＺｎＯ層を測定し
た場合のロッキングカーブ、図１０はＰＬ発光スペクト
ルである。通常のＳｉ基板と細孔基板とを用いてＺｎＯ
層を成長した場合について比較を行った。The crystal of the single crystal ZnO layer grown under the above conditions was evaluated. FIG. 9 shows a rocking curve when a single crystal ZnO layer is measured, and FIG. 10 shows a PL emission spectrum. ZnO using normal Si substrate and pore substrate
A comparison was made when the layers were grown.
【００５８】図９に示すロッキングカーブによれば、１
７．３ｄｅｇ付近のピークの半値幅は、通常のＳｉ基板
上に成長したＺｎＯ単結晶の場合（破線）が５００から
６００ａｒｃｓｅｃである。一方、細孔基板上に成長し
たＺｎＯ単結晶の場合（実線）が２５０から３００ａｒ
ｃｓｅｃである。細孔基板上に成長したＺｎＯ単結晶の
方が、ロッキングカーブの半値幅が大幅に小さくなって
いる。According to the rocking curve shown in FIG.
The half width of the peak near 7.3 deg is 500 to 600 arcsec in the case of a ZnO single crystal grown on a normal Si substrate (broken line). On the other hand, in the case of the ZnO single crystal grown on the microporous substrate (solid line), the range is from 250 to 300 ar.
csec. The half width of the rocking curve of the ZnO single crystal grown on the porous substrate is much smaller.
【００５９】図１０に示すＰＬ発光スペクトルによれ
ば、細孔基板上に成長したＺｎＯ単結晶層では、３６０
ｎｍ近傍のピークの強度が高くなっている。加えて、通
常の基板上に成長したＺｎＯ単結晶層において観測され
ていた５６０ｎｍを中心とするブロードなピークが、細
孔基板上に成長したＺｎＯ結晶の場合（実線）では観測
されなかった。According to the PL emission spectrum shown in FIG. 10, in the ZnO single crystal layer grown on the porous substrate, 360
The intensity of the peak near nm is high. In addition, a broad peak centered at 560 nm observed in a ZnO single crystal layer grown on a normal substrate was not observed in the case of a ZnO crystal grown on a porous substrate (solid line).
【００６０】以上の結果より、細孔基板を用いてＺｎＯ
単結晶層を成長した方が、通常の基板上にＺｎＯ単結晶
層を成長した場合よりも、結晶性に優れていることがわ
かる。From the above results, it was confirmed that ZnO was
It can be seen that the growth of the single crystal layer is more excellent in crystallinity than the case where the ZnO single crystal layer is grown on a normal substrate.
【００６１】次に、本発明の第３の実施の形態による半
導体装置及びその製造方法について、図１１及び図１２
を参照して説明する。Next, a semiconductor device and a method of manufacturing the same according to a third embodiment of the present invention will be described with reference to FIGS.
This will be described with reference to FIG.
【００６２】本実施の形態による半導体装置に用いられ
る基板中には、ｐ型の不純物がドーピングされており、
半導体基板の比抵抗が１Ωｃｍから１０Ωｃｍまでの間
である。Ｓｉ基板の表面の面方位が（１００）である基
板に対して細孔形成処理を行った。The substrate used in the semiconductor device according to the present embodiment is doped with a p-type impurity.
The specific resistance of the semiconductor substrate is between 1 Ωcm and 10 Ωcm. A pore forming process was performed on a substrate whose surface orientation was (100) on the Si substrate.
【００６３】尚、基板の化成処理条件は、電流密度が２
０ｍＡ／ｃｍ2とし、通電時間が１０分間である。前述
のように、化成条件の再現性を良くするためには、Ｓｉ
基板の裏面に蒸着するＡｌ電極のオーミックコンタクト
を良好にすることが重要となる。本実施の形態において
は、Ｓｉ基板の裏面にＡｌを真空蒸着する際、Ｓｉ基板
を４００℃程度に加熱しながら、３００ｎｍから５００
ｎｍの厚さのＡｌ層を蒸着した。The conditions for the chemical conversion treatment of the substrate are as follows.
0 mA / cm 2 and the energizing time is 10 minutes. As described above, in order to improve the reproducibility of the formation conditions,
It is important to improve the ohmic contact of the Al electrode deposited on the back surface of the substrate. In this embodiment, when vacuum depositing Al on the back surface of the Si substrate, the Si substrate is heated to about 400 ° C.
An Al layer having a thickness of nm was deposited.
【００６４】その後、第１の実施の形態による半導体製
造方法と同様の装置を用いて化成処理を行った。化成処
理溶液としては、ＨＦ：Ｃ2Ｈ5ＯＨの混合溶液を用い
た。化成処理工程の終了後は、液体ＣＯ2またはペンタ
ン等の有機溶媒を使用して、超臨界洗浄を施した。Thereafter, a chemical conversion treatment was performed using the same apparatus as the semiconductor manufacturing method according to the first embodiment. As the chemical conversion treatment solution, a mixed solution of HF: C 2 H 5 OH was used. After completion of the chemical conversion treatment step, supercritical cleaning was performed using an organic solvent such as liquid CO 2 or pentane.
【００６５】図１１に細孔の直径のＨＦ濃度依存性を示
す。ＨＦの濃度を１０％から８０％まで変化させて化成
処理を行うと、１ｎｍから１２ｎｍまでの領域で多孔質
Ｓｉの細孔の径を調整することができる。細孔の深さ
は、化成時間により制御する。ｐ型Ｓｉ基板に細孔を形
成した場合には、細孔の径が非常に小さい。そこで、図
１１のグラフを求める際に必要な細孔の直径の測定に
は、小角Ｘ線散乱法を用いた。フッ酸濃度及び電流密度
等により制御することで、所望の細孔の大きさを得るこ
とが出来る。Ｓｉ基板と格子整合しないＩＩＩ−Ｖ族半
導体、またはＩＩ−ＩＶ族半導体、またはＩＶ族半導体
等、種々の半導体に適合するように細孔の径を制御する
ことが出来る。出発基板の種類を変えずに、細孔の径を
変化させる処理を行うことにより種々の半導体層を、出
発基板上にエピタキシャル成長することが出来る。FIG. 11 shows the dependence of the diameter of the pore on the HF concentration. When the chemical conversion treatment is performed while changing the HF concentration from 10% to 80%, the diameter of the pores of the porous Si can be adjusted in a range from 1 nm to 12 nm. The depth of the pores is controlled by the formation time. When pores are formed in a p-type Si substrate, the diameter of the pores is very small. Therefore, the small-angle X-ray scattering method was used to measure the diameter of the pores required for obtaining the graph of FIG. The desired pore size can be obtained by controlling the concentration of hydrofluoric acid, the current density, and the like. The diameter of the pores can be controlled so as to be compatible with various semiconductors such as a III-V semiconductor, a II-IV semiconductor, or a IV semiconductor that does not lattice match with the Si substrate. Various semiconductor layers can be epitaxially grown on the starting substrate by changing the diameter of the pores without changing the type of the starting substrate.
【００６６】細孔処理を施したＳｉ基板上と未処理のＳ
ｉ基板上とに、ＭＯＣＶＤ法によりＧａＮ層を成長し、
両ＧａＮ層の結晶特性を比較した。The pore-treated Si substrate and the untreated S
a GaN layer is grown on the i-substrate by MOCVD,
The crystal characteristics of both GaN layers were compared.
【００６７】図１２に半導体装置の構造を示す。ｐ型シ
リコン基板に多数の細孔８１ａを形成するための細孔処
理を施す。細孔が形成された細孔基板８１上にバッファ
層８３としてＡｌＮ層を１０ｎｍから３００ｎｍまでの
厚さでエピタキシャル成長する。成長温度は５００℃か
ら１１００℃、材料ガスはＴＭＡとＮＨ3である。雰囲
気ガスはＨ2とＮ2との混合ガスを用いた。ガス圧は、常
圧付近、例えば、７００Ｔｏｒｒ（９．３×１０4Ｐ
ａ）から８００Ｔｏｒｒ（１．０７×１０5Ｐａ）まで
の圧力である。FIG. 12 shows the structure of the semiconductor device. Pore processing for forming a large number of pores 81a is performed on the p-type silicon substrate. An AlN layer is epitaxially grown to a thickness of 10 nm to 300 nm as a buffer layer 83 on a pore substrate 81 in which pores are formed. The growth temperature is from 500 ° C. to 1100 ° C., and the material gases are TMA and NH 3 . As the atmosphere gas, a mixed gas of H 2 and N 2 was used. The gas pressure is around normal pressure, for example, 700 Torr (9.3 × 10 4 P
a) to 800 Torr (1.07 × 10 5 Pa).
【００６８】次に、ＧａＮ層８５を１μｍから３μｍ程
度の厚さエピタキシャル成長する。成長温度は６００℃
から１１００℃である。材料ガスは、ＴＭＧとＮＨ3で
ある。キャリアガス（雰囲気ガス）はＨ2とＮ2の混合ガ
スである。Next, a GaN layer 85 is epitaxially grown to a thickness of about 1 μm to 3 μm. Growth temperature is 600 ° C
To 1100 ° C. Material gases are TMG and NH 3 . The carrier gas (atmosphere gas) is a mixed gas of H 2 and N 2 .
【００６９】細孔基板８１と未処理基板とに関して、そ
れらの上に成長したＧａＮ層のロッキングカーブ測定及
びＰＬスペクトル測定を行った。その結果、細孔基板８
１上に結晶成長したＧａＮ層は、未処理基板上に結晶成
長したＧａＮ層に比べて、結晶性の良い結晶層が形成さ
れていることがわかった。細孔基板８１を用いた場合に
は、細孔基板の凸部がｗｉｎｄｏｗ、凹部（細孔部）が
ｗｉｎｇの働きをしてエピタキシャル・ラテラル・オー
バーグロース（Ｅｐｉｔａｘｉａｌ Ｌａｔｅｒａｌ
Ｏｖｅｒｇｒｏｗｔｈ）がなされたと考えられる。The rocking curve and the PL spectrum of the GaN layer grown on the microporous substrate 81 and the unprocessed substrate were measured. As a result, the porous substrate 8
It was found that the GaN layer crystal-grown on 1 had a better crystallinity than the GaN layer grown on the untreated substrate. When the microporous substrate 81 is used, the convex portion of the microporous substrate functions as a window, and the concave portion (micropore portion) functions as a wing, and epitaxial lateral overgrowth (Epitaxial Lateral) is performed.
Overgrowth) is considered to have been done.
【００７０】次に、本発明の第４の実施の形態による半
導体装置及びその製造方法について図１３を参照して説
明する。第３の実施の形態による半導体装置及びその製
造方法の場合と同様に、基板に細孔９１ａを形成する処
理を行う。細孔基板９１が形成される。Next, a semiconductor device and a method of manufacturing the same according to a fourth embodiment of the present invention will be described with reference to FIG. As in the case of the semiconductor device and the method of manufacturing the same according to the third embodiment, a process for forming the pores 91a in the substrate is performed. The porous substrate 91 is formed.
【００７１】以下に、細孔基板上にＺｎＯ単結晶を成長
させる例について説明する。第２の実施の形態による半
導体装置及びその製造方法の場合と同様に、ＲＳ−ＭＢ
Ｅ法により結晶成長を行った。An example in which a ZnO single crystal is grown on a porous substrate will be described below. As in the case of the semiconductor device and the method of manufacturing the same according to the second embodiment, the RS-MB
Crystal growth was performed by the E method.
【００７２】細孔形成処理を行ったｐ型Ｓｉ基板を、基
板ホルダーに装着する。ＭＢＥ装置内の基板マニピュレ
ーターに基板をセットした後、基板温度＝７００℃、高
真空下で1時間の熱処理を施した。The p-type Si substrate having been subjected to the pore forming process is mounted on a substrate holder. After setting the substrate on the substrate manipulator in the MBE apparatus, a heat treatment was performed for 1 hour at a substrate temperature of 700 ° C. under a high vacuum.
【００７３】上記の基板前処理の後、まずＺｎＯバッフ
ァ層９３を成長する。ＺｎＯバッファ層９３は上述のよ
うに、基板との歪みを緩和させるための層である。加え
て、ＺｎＯバッファ層９３は、その上に単結晶ＺｎＯ層
を成長させるため平坦性が必要である。従って、ＺｎＯ
バッファ層９３の成長条件は単結晶層の成長条件とは異
なり低温かつＺｎリッチの条件下での成長を行う。After the above substrate pretreatment, first, a ZnO buffer layer 93 is grown. As described above, the ZnO buffer layer 93 is a layer for alleviating distortion with the substrate. In addition, the ZnO buffer layer 93 needs to be flat to grow a single-crystal ZnO layer thereon. Therefore, ZnO
The growth condition of the buffer layer 93 is different from the growth condition of the single crystal layer, and the growth is performed under a low temperature and Zn-rich condition.
【００７４】より具体的には、固体ソースのＺｎ（７
Ｎ）をＫセル中に入れ、ビーム量ＰZn：７．０×１０-7
Ｔｏｒｒ（９．３×１０-5Ｐａ）に設定する。酸素供給
源としてＲＦプラズマソース(純度６Ｎの酸素ガスを導
入する)を用い、酸素流量はそのチャンバ内の圧力値と
してＰ（Ｏ2）：５．０×１０-5Ｔｏｒｒ（６．６７×
１０-5Ｐａ）、流量を２ＳＣＣＭとする。ＲＦパワー
は、１５０Ｗとした。成長温度は３００℃から５００℃
の範囲で行う。ＺｎＯバッファ層９３の厚みは１０ｎｍ
から１００ｎｍまでの間である。More specifically, the solid source Zn (7
N) is placed in a K cell, and the beam amount P Zn : 7.0 × 10 −7
Torr (9.3 × 10 −5 Pa) is set. An RF plasma source (introducing 6N purity oxygen gas) is used as an oxygen supply source, and the oxygen flow rate is P (O 2 ): 5.0 × 10 −5 Torr (6.67 ×) as a pressure value in the chamber.
10 −5 Pa) and the flow rate is 2 SCCM. The RF power was set to 150W. Growth temperature from 300 ° C to 500 ° C
Perform within the range. The thickness of the ZnO buffer layer 93 is 10 nm
To 100 nm.
【００７５】ＺｎＯバッファ層９３を成長した後に、バ
ッファ層の表面を結晶化させるために、所定の温度(例
えば７００℃)で１０から２０分程度の熱処理を行う。
その後ＺｎＯの単結晶を成長する。ＺｎＯ単結晶層９５
の成長条件は、例えば基板温度が６００℃、Ｚｎ（７
Ｎ）のビーム量：ＰZn＝７．０×１０-7Ｔｏｒｒ、酸素
流量はそのチャンバ圧力値としてＰ（Ｏ2）：５．０×
１０-5Ｔｏｒｒ、流量を２ＳＣＣＭとする。ＲＦパワー
は、３００Ｗとした。After growing the ZnO buffer layer 93, a heat treatment is performed at a predetermined temperature (for example, 700 ° C.) for about 10 to 20 minutes in order to crystallize the surface of the buffer layer.
Thereafter, a single crystal of ZnO is grown. ZnO single crystal layer 95
The growth conditions are, for example, that the substrate temperature is 600 ° C., Zn (7
N) beam amount: P Zn = 7.0 × 10 −7 Torr, and oxygen flow rate is P (O 2 ): 5.0 × as its chamber pressure value.
10 −5 Torr and a flow rate of 2 SCCM. The RF power was 300 W.
【００７６】細孔基板と未処理基板との上に、以上の条
件下でＺｎＯ単結晶層９５を成長した。サンプルのロッ
キングカーブ測定及びＰＬ発光スペクトル測定から、細
孔基板を用いると、未処理基板を用いた場合と比較して
結晶性の良いＺｎＯ単結晶層が得られていることがわか
る。A ZnO single crystal layer 95 was grown on the pore substrate and the untreated substrate under the above conditions. From the measurement of the rocking curve of the sample and the measurement of the PL emission spectrum, it can be seen that a ZnO single crystal layer having better crystallinity was obtained when the pore substrate was used, as compared with the case where an untreated substrate was used.
【００７７】尚、例えばフォトリソグラフィー技術など
を用いて、基板上に所定の領域のみに細孔を形成するこ
とも可能である。細孔を形成した領域とその上に形成さ
れた結晶層とは、細孔領域以外の領域上に成長した層と
比べて良好な結晶性を示す。It is also possible to form pores only in predetermined regions on the substrate by using, for example, photolithography technology. The region in which the pores are formed and the crystal layer formed thereon exhibit better crystallinity than a layer grown on a region other than the pore region.
【００７８】次に、本発明の第５の実施の形態による半
導体装置及びその製造方法について図１４を参照して説
明する。Next, a semiconductor device and a method of manufacturing the same according to a fifth embodiment of the present invention will be described with reference to FIG.
【００７９】図１４に示すように、シリコン基板９１に
細孔９１ａを多数形成した基板上に、バッファ層１０３
を形成する。バッファ層１０３上に半導体層１０５を形
成する。半導体層１０５は、基板と格子定数の異なるＩ
ＩＩ−Ｖ族半導体層、またはＩＩ−ＶＩ族半導体層、ま
たはＩＶ族半導体層であり、例えば、エピタキシャル成
長された半導体層である。As shown in FIG. 14, a buffer layer 103 is formed on a silicon substrate 91 on which a large number of pores 91a are formed.
To form The semiconductor layer 105 is formed over the buffer layer 103. The semiconductor layer 105 has a different lattice constant from the substrate.
A group II-V semiconductor layer, group II-VI semiconductor layer, or group IV semiconductor layer, for example, a semiconductor layer epitaxially grown.
【００８０】例えば、半導体層１０５は、ＳｉxＧｅyＣ
1-x-y（０＜＝ｘ，ｙ＜＝１）とＩｎxＧａyＡｌ1-x-yＰ
zＡｓ1-z（０＜＝ｘ，ｙ，ｚ＜＝１）とＺｎWＣｄ1-WＴ
ｅXＯ1-x-y-z（（０＜＝ｗ，ｘ，ｙ，ｚ＜＝１）とから
なる群のうちから選択した少なくとも１種を用いること
ができる。[0080] For example, the semiconductor layer 105, Si x Ge y C
1-xy (0 <= x , y <= 1) and In x Ga y Al 1-xy P
z As 1-z (0 <= x, y, z <= 1) and Zn W Cd 1-W T
e X O 1-xyz (( 0 <= w, x, may be at least one selected from among the group consisting of y, z <= 1) and.
【００８１】上記のような種々の基板や結晶層を用いれ
ば、周知の半導体製造技術と組み合わせることにより、
種々の半導体装置や光半導体装置、液晶表示装置などを
製造することができる。By using various substrates and crystal layers as described above, by combining with known semiconductor manufacturing techniques,
Various semiconductor devices, optical semiconductor devices, liquid crystal display devices, and the like can be manufactured.
【００８２】基板１０１は、Ｓｉ基板以外の基板も用い
ることができる。例えば、ＧａＡｓ又はＧａＰ又はＩｎ
Ｐ又はＩｎＡｓ基板や、ＺｎＯ又はＺｎＳ又はＺｎＳｅ
又はＺｎＴｅ又はＣｄＴｅなどの化合物半導体基板やＳ
ｉＣ基板を用いても良い。ガラス基板上にＩＴＯ（Ｉｎ
ｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明画素電極を
形成した基板を用いても良い。As the substrate 101, a substrate other than the Si substrate can be used. For example, GaAs or GaP or In
P or InAs substrate, ZnO or ZnS or ZnSe
Or a compound semiconductor substrate such as ZnTe or CdTe or S
An iC substrate may be used. ITO (In) on glass substrate
A substrate on which a transparent pixel electrode such as Din Tin Oxide is formed may be used.
【００８３】また、上記細孔形成工程に用いることがで
きるエッチング液は、ＨＦ系の溶液に限定されるもので
はなく、ＫＯＨ等のアルカリ溶液を用いてこともでき
る。ＫＯＨ水溶液の濃度を０．０１から１０ｍｏｌ／リ
ットルとし、電流密度１から５００ｍＶ・ｃｍ2とし
て、化成処理時間を１秒から１０分の間とする。The etching solution that can be used in the pore forming step is not limited to an HF-based solution, but may be an alkaline solution such as KOH. The concentration of the KOH aqueous solution is from 0.01 to 10 mol / liter, the current density is from 1 to 500 mV · cm 2 , and the chemical conversion treatment time is from 1 second to 10 minutes.
【００８４】その後、フッ化水素酸を用いて酸化膜を除
去し、液体ＣＯ2またはペンタン等の有機溶媒を使用し
て超臨界洗浄を施し、化成時に付着する水又は有機物又
はＳｉ化合物を除去する。ＨＦを用いた細孔形成工程の
場合と同様に、多孔度が１０％から９０％となる程度に
多数の細孔を有する半導体基板を形成することが出来
る。細孔を形成する膜厚の制御は、化成時間にて行う。
上記の方法を用いても、細孔の大きさをＫＯＨ濃度、電
流密度等を制御することによって所望の値に制御するこ
とが出来る。尚、多孔度とは、基板表層部全体の体積の
うち、細孔による空洞が形成された部分の体積の割合で
表される。Thereafter, the oxide film is removed using hydrofluoric acid, and supercritical cleaning is performed using an organic solvent such as liquid CO 2 or pentane to remove water, organic substances or Si compounds adhering during chemical formation. . As in the case of the pore forming step using HF, a semiconductor substrate having a large number of pores such that the porosity is 10% to 90% can be formed. The control of the film thickness for forming the pores is performed by the formation time.
Even with the above method, the size of the pores can be controlled to a desired value by controlling the KOH concentration, the current density, and the like. The porosity is represented by the ratio of the volume of the portion in which the cavity is formed by the pores to the volume of the entire surface layer of the substrate.
【００８５】そのため、基板に対して格子不整合を有す
るＩＩＩ−Ｖ族半導体層、またはＩＩ−ＶＩ族半導体
層、またはＩＶ族半導体層等、種々の半導体層の格子間
隔に合せて、細孔の径をコントロールすることが出来
る。基板の種類を変えずに、細孔の径を変化させるだけ
で、上記の半導体層を結晶性良くエピタキシャル成長す
ることができる。また、上記のような電解液を用いたエ
ッチング方法以外に、フッ素化合物のガスを用いた反応
性イオンエッチング又はＧａイオン等用いた集束イオン
ビームエッチングにより、基板に、１０ｎｍから１０μ
ｍまでの深さを有し、１０ｎｍら１０μｍまでの径を有
する細孔を形成できる。Therefore, pores are formed in accordance with the lattice spacing of various semiconductor layers such as a III-V semiconductor layer, a II-VI semiconductor layer, or a IV semiconductor layer having lattice mismatch with the substrate. The diameter can be controlled. The semiconductor layer can be epitaxially grown with good crystallinity only by changing the diameter of the pores without changing the type of the substrate. In addition to the etching method using the electrolytic solution as described above, reactive ion etching using a gas of a fluorine compound or focused ion beam etching using Ga ions or the like is performed to etch the substrate from 10 nm to 10 μm.
m, and can form pores with diameters from 10 nm to 10 μm.
【００８６】エッチングされた領域とエッチングされて
いない領域との体積比が０．１：０．９から０．９：
０．１までの比になるように多数の細孔を形成し、その
上に基板と格子定数が一致しないＩＩＩＶ族半導体層、
またはＩＩ−ＶＩ族半導体層、またはＩＶ族半導体層を
エピタキシャル成長するのに適した出発基板を提供する
ことが出来る。The volume ratio of the etched area to the unetched area is from 0.1: 0.9 to 0.9:
A group IIIV semiconductor layer in which a large number of pores are formed so as to have a ratio of up to 0.1, and on which a lattice constant does not match that of the substrate;
Alternatively, a starting substrate suitable for epitaxially growing a group II-VI semiconductor layer or a group IV semiconductor layer can be provided.
【００８７】また、上記、電解液を用いたエッチング手
法ならびに弗化化合物ガスを用いたエッチング手法だけ
でなく、スタールエッチング（Ｓｔｉｒｌ ｅｔｃｈｉ
ｎｇ：例えば、ＨＦ＝１００ｃｃ、Ｃｒ2Ｏ3＝５０ｇ、
Ｈ2＝１００ｃｃの組成のもの）、ダッシュエッチ（Ｄ
ａｓｈ ｅｔｃｈｉｎｇ：例えば、ＨＦ＝１００ｃｃ、
ＨＮＯ3＝３０ｃｃ、ＣＨ3ＣＯＯＨ＝１２０ｃｃの組成
のもの）、セコエッチング（Ｓｅｃｃｏ ｅｔｃｈｉｎ
ｇ：例えば、ＨＦ＝１００ｃｃ、Ｋ2Ｃｒ2Ｏ7＝５０ｇ
（０．１５ｍｏｌ／リットル）の組成のもの）、ライト
エッチング（Ｗｒｉｇｈｔ ｅｔｃｈｉｎｇ：例えば、
ＨＦ＝６０ｃｃ、ＨＮＯ3＝３０ｃｃ、Ｃｒ2Ｏ3＝３０
ｃｃ（５ｍｏｌ／リットル）、Ｃｕ（ＮＯ3）2＝２．２
ｇ、Ｈ2Ｏ＝６０ｃｃ、ＣＨ3ＣＯＯＨ＝６０ｃｃの組成
のもの）、ＫＯＨの異方性エッチング液などの溶液のみ
によるエッチングにおいても１ｎｍから１０μｍ径まで
の細孔を、３ｎｍから１０μｍまでの間の深さで形成
し、エッチングされた領域とエッチングされていない領
域との体積比が１：９から５：５までの比になるように
多数の細孔を形成することもできる。In addition to the above-described etching method using an electrolytic solution and an etching method using a fluoride compound gas, Stall etching (Still etching)
ng: For example, HF = 100 cc, Cr 2 O 3 = 50 g,
H 2 = 100 cc composition), dash etch (D
Ash etching: For example, HF = 100 cc,
HNO 3 = 30 cc, CH 3 COOH = 120 cc composition), Secco etching (Secco etch)
g: For example, HF = 100 cc, K 2 Cr 2 O 7 = 50 g
(0.15 mol / l), light etching (for example,
HF = 60cc, HNO 3 = 30cc , Cr 2 O 3 = 30
cc (5 mol / l), Cu (NO 3 ) 2 = 2.2
g, H 2 O = 60 cc, CH 3 COOH = 60 cc), even in the etching using only a solution such as an anisotropic etching solution of KOH, pores having a diameter of 1 nm to 10 μm are formed between 3 nm and 10 μm. And a large number of pores can be formed such that the volume ratio between the etched region and the unetched region is from 1: 9 to 5: 5.
【００８８】このような方法によっても、格子定数の異
なるＩＩＩ−Ｖ族半導体層、またはＩＩ−ＶＩ族半導体
層、またはＩＶ族半導体層をエピタキシャル成長する場
合に適した基板を提供することが出来る。According to such a method, a substrate suitable for epitaxially growing a group III-V semiconductor layer, a group II-VI semiconductor layer, or a group IV semiconductor layer having a different lattice constant can be provided.
【００８９】以上、実施の形態に沿って本発明を説明し
たが、本発明はこれらに制限されるものではない。Although the present invention has been described with reference to the embodiments, the present invention is not limited to these embodiments.
【００９０】例えば、半導体層の構成薄層の厚さは所望
の特性を満足する範囲で任意に変更することができる。
超格子層を形成しても良い。ガスの供給シーケンスも上
述のものに制限されない。成長条件その他のプロセスパ
ラメータも種々選択することができる。その他、種々の
変更、改良、組み合わせ等が可能なことは当業者には自
明あろう。For example, the thickness of the constituent thin layers of the semiconductor layer can be arbitrarily changed as long as desired characteristics are satisfied.
A superlattice layer may be formed. The gas supply sequence is not limited to the above. Various growth conditions and other process parameters can also be selected. It will be obvious to those skilled in the art that various changes, improvements, combinations, and the like can be made.
【００９１】[0091]
【発明の効果】細孔を形成した半導体基板上に、これら
の基板と格子不整合を有するＩＩＩ−Ｖ族半導体層、ま
たはＩＩ−ＶＩ族半導体層、またはＩＶ族半導体層をエ
ピタキシャル成長する際に、基板と半導体層との格子不
整合が存在しても、それに起因する歪み応力が緩和さ
れ、基板上に結晶性の良い、表面平坦性の良いエピタキ
シャル成長膜を提供することが出来る。When a group III-V semiconductor layer, a group II-VI semiconductor layer or a group IV semiconductor layer having lattice mismatch with these substrates is epitaxially grown on a semiconductor substrate having pores formed thereon, Even if there is a lattice mismatch between the substrate and the semiconductor layer, the strain stress caused by the lattice mismatch is relaxed, and an epitaxially grown film having good crystallinity and good surface flatness can be provided on the substrate.
【図１】 本発明の第１の実施の形態による半導体製造
技術に用いられる細孔形成装置の断面図である。FIG. 1 is a sectional view of a pore forming apparatus used in a semiconductor manufacturing technique according to a first embodiment of the present invention.
【図２】 本発明の第１の実施の形態による半導体装置
において、フッ酸濃度と電流密度とを変えて、基板に細
孔を形成した際の細孔の形状を模式的に示す断面図であ
る。FIG. 2 is a cross-sectional view schematically showing the shape of the pores when the pores are formed in the substrate by changing the hydrofluoric acid concentration and the current density in the semiconductor device according to the first embodiment of the present invention. is there.
【図３】 本発明の第１の実施の形態による半導体製造
技術を用いて、基板に細孔を形成する際の、フッ酸濃度
と細孔の直径との関係を示す図である。FIG. 3 is a diagram showing the relationship between the concentration of hydrofluoric acid and the diameter of pores when pores are formed in a substrate using the semiconductor manufacturing technique according to the first embodiment of the present invention.
【図４】 本発明の第１の実施の形態による半導体装置
の構造断面図である。FIG. 4 is a structural sectional view of the semiconductor device according to the first embodiment of the present invention;
【図５】 本発明の第１の実施の形態による半導体装置
のＸＲＤのスペクトル図である。併せて、Ｓｉ基板上に
形成した場合のスペクトルも示す。FIG. 5 is an XRD spectrum diagram of the semiconductor device according to the first embodiment of the present invention. In addition, the spectrum when formed on a Si substrate is also shown.
【図６】 本発明の第１の実施の形態による半導体装置
のＰＬ発光スペクトルである。併せて、Ｓｉ基板上に形
成した場合のスペクトルも示す。FIG. 6 is a PL emission spectrum of the semiconductor device according to the first embodiment of the present invention. In addition, the spectrum when formed on a Si substrate is also shown.
【図７】 本発明の第１の実施の形態による半導体装置
を製造するためのＲＳ−ＭＢＥ法に用いる結晶成長装置
である。FIG. 7 is a crystal growth apparatus used for the RS-MBE method for manufacturing the semiconductor device according to the first embodiment of the present invention.
【図８】 本発明の第１の実施の形態による半導体装置
の構造断面図である。FIG. 8 is a structural sectional view of the semiconductor device according to the first embodiment of the present invention;
【図９】 本発明の第２の実施の形態による半導体装置
のＸＲＤのスペクトル図である。併せて、Ｓｉ基板上に
形成した場合のスペクトルも示す。FIG. 9 is an XRD spectrum diagram of the semiconductor device according to the second embodiment of the present invention. In addition, the spectrum when formed on a Si substrate is also shown.
【図１０】 本発明の第２の実施の形態による半導体装
置のＰＬ発光スペクトルである。併せて、Ｓｉ基板上に
形成した場合のスペクトルも示す。FIG. 10 is a PL emission spectrum of the semiconductor device according to the second embodiment of the present invention. In addition, the spectrum when formed on a Si substrate is also shown.
【図１１】 本発明の第３の実施の形態による半導体装
置において、基板に細孔を形成する際の、フッ酸濃度と
細孔の直径との関係を示す図である。FIG. 11 is a view showing the relationship between the concentration of hydrofluoric acid and the diameter of pores when pores are formed in a substrate in a semiconductor device according to a third embodiment of the present invention.
【図１２】 本発明の第３の実施の形態による半導体装
置の構造断面図である。FIG. 12 is a structural sectional view of a semiconductor device according to a third embodiment of the present invention.
【図１３】 本発明の第４の実施の形態による半導体装
置の構造断面図である。FIG. 13 is a structural sectional view of a semiconductor device according to a fourth embodiment of the present invention.
【図１４】 本発明の第５の実施の形態による半導体装
置の構造断面図である。FIG. 14 is a structural sectional view of a semiconductor device according to a fifth embodiment of the present invention.
【図１５】 ＥＬＯ成長の原理を説明するための断面図
である。FIG. 15 is a cross-sectional view for explaining the principle of ELO growth.
Ａ 細孔形成装置 １ シリコン基板 ３ セル ５ 電解液 ７ メッシュ電極 １１ａ 電流源 ２１、７１、８１、９１、１０１ 基板 ２１ａ、７１ａ、８１ａ、９１ａ、１０１ａ 細孔 ２３、７３、８３、９３、１０３ バッファ層 ２５、７５、８５、９５、１０５ 半導体層 A pore forming device 1 silicon substrate 3 cell 5 electrolyte 7 mesh electrode 11a current source 21, 71, 81, 91, 101 substrate 21a, 71a, 81a, 91a, 101a pore 23, 73, 83, 93, 103 buffer Layer 25, 75, 85, 95, 105 Semiconductor layer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐野 道宏 東京都目黒区中目黒２−９−13 スタンレ ー電気株式会社内 Ｆターム(参考） 5F041 AA40 CA33 CA34 CA37 CA40 CA41 CA42 CA43 CA65 CA66 CA74 5F043 AA02 BB02 DD14 GG10 5F045 AB14 AC08 AC12 AD11 AD12 AF03 BB12 DB02 HA02 ──────────────────────────────────────────────────続 き Continued on the front page (72) Inventor Michihiro Sano 2-9-13 Nakameguro, Meguro-ku, Tokyo Stanley Electric Co., Ltd. F-term (reference) 5F041 AA40 CA33 CA34 CA37 CA40 CA41 CA42 CA43 CA65 CA66 CA74 5F043 AA02 BB02 DD14 GG10 5F045 AB14 AC08 AC12 AD11 AD12 AF03 BB12 DB02 HA02
Claims (33)
導体又はＩＩ−ＶＩ族半導体又はＩＶ族半導体のうち少
なくともいずれかの半導体層とを含む半導体装置。1. A semiconductor device comprising: a substrate having a large number of pores; and a semiconductor layer epitaxially grown on the substrate, at least one of a group III-V semiconductor, a group II-VI semiconductor, and a group IV semiconductor. .
までの間であり、深さが３ｎｍから１０μｍ間である請
求項1に記載の半導体装置。2. The pores have a diameter of 1 nm to 10 μm.
2. The semiconductor device according to claim 1, wherein the depth is between 3 nm and 10 μm.
までの間である請求項１又は２に記載の半導体装置。3. The porosity of the substrate is between 10% and 90%.
3. The semiconductor device according to claim 1, wherein
μｍまでの間のＩｎxＧａyＡｌ1-x-yＰzＡｓ1-z（０＝
＜ｘ，ｙ，ｚ＝＜１）層を含む請求項1から３までのい
ずれか１項に記載の半導体装置。4. The semiconductor layer has a thickness of 1 nm to 10 nm.
In the until μm x Ga y Al 1-xy P z As 1-z (0 =
4. The semiconductor device according to claim 1, further comprising a layer (x, y, z = <1).
μｍまでの間のＺｎwＣｄ1-wＳｅxＯyＴｅzＳ
1-x-y-z（０＝＜ｗ，ｘ，ｙ，ｚ＝＜１）層を含む請求
項１から３までのいずれか１項に記載の半導体装置。5. The semiconductor layer according to claim 1, wherein said semiconductor layer has a thickness of 1 nm to 10 nm.
Zn in until μm w Cd 1-w Se x O y Te z S
4. The semiconductor device according to claim 1, further comprising a 1-xyz (0 = <w, x, y, z = <1) layer.
μｍまでの間のＳｉxＧｅyＣ1-x-y（０＝＜ｘ，ｙ，ｚ
＝＜１）層である請求項１から３までのいずれか１項に
記載の半導体装置。6. The semiconductor layer has a thickness of 1 nm to 10 nm.
Si x Ge y C 1-xy between until μm (0 = <x, y , z
= <1) The semiconductor device according to claim 1, wherein the semiconductor device is a layer.
有する半導体基板であり、０．０００１から１０００Ω
・ｃｍまでの間の比抵抗を有し、（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とするＳｉ
基板又はＧｅ基板である請求項１から６までのいずれか
１項に記載の半導体装置。7. The substrate is an n-type or p-type semiconductor substrate having a conductivity of 0.0001 to 1000 Ω.
Having a specific resistance of up to 100 cm, (100) or (11)
Si with either the (0) or (111) plane as the substrate surface
The semiconductor device according to claim 1, which is a substrate or a Ge substrate.
有する半導体基板であり、０．０００１から１０００Ω
・ｃｍまでの間の比抵抗を有し、（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とするＧａ
Ａｓ又はＧａＰ又はＩｎＰ又はＩｎＡｓの基板である請
求項１から６までのいずれか１項に記載の半導体装置。8. The substrate is an n-type or p-type semiconductor substrate having a conductivity of 0.0001 to 1000 Ω.
Having a specific resistance of up to 100 cm, (100) or (11)
Ga with either the (0) or (111) plane as the substrate surface
The semiconductor device according to any one of claims 1 to 6, wherein the semiconductor device is a substrate of As, GaP, InP, or InAs.
有する半導体基板であり、０．０００１から１０００Ω
・ｃｍまでの間の比抵抗を有し、（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とするＺｎ
Ｏ又はＺｎＳ又はＺｎＳｅ又はＺｎＴｅ又はＣｄＴｅの
いずれかの基板である請求項１から６までのいずれか１
項に記載の半導体装置。9. The semiconductor device according to claim 1, wherein the substrate is an n-type or p-type semiconductor substrate having a conductivity of 0.0001 to 1000 Ω.
Having a specific resistance of up to 100 cm, (100) or (11)
Zn with either 0) or (111) plane as substrate surface
7. The substrate according to claim 1, wherein the substrate is one of O, ZnS, ZnSe, ZnTe, and CdTe.
13. The semiconductor device according to item 9.
を有する半導体基板であり、０．０００１から１００Ω
・ｃｍまでの間の比抵抗を有し、（０００１）又は（１
１−２０）又は（１０−１０）又は（１−１０２）面の
いずれかを基板表面とする６Ｈ−ＳｉＣの基板である請
求項１から６までのいずれか１項に記載の半導体装置。10. The substrate is an n-type or p-type semiconductor substrate having a conductivity of 0.0001 to 100 Ω.
Having a specific resistance of up to 1 cm, (0001) or (1
The semiconductor device according to any one of claims 1 to 6, wherein the substrate is a 6H-SiC substrate having any one of (1-20), (10-10), and (1-102) planes as a substrate surface.
を有する半導体基板であり、０．０００１から１００Ω
・ｃｍの間の比抵抗を有し、（１００）又は（１１０）
又は（１１１）面のいずれかを基板表面とする３Ｃ−Ｓ
ｉＣ基板である請求項１から６のいずれか１項に記載の
半導体装置。11. The substrate is an n-type or p-type semiconductor substrate having a conductivity of 0.0001 to 100 Ω.
Having a specific resistance of between 100 and 100 cm
Or 3C-S having either (111) plane as the substrate surface
The semiconductor device according to claim 1, wherein the semiconductor device is an iC substrate.
たガラス基板上に成長されたｎ型またはｐ型の導電性を
有する多結晶シリコン層であり、該多結晶シリコン層の
比抵抗は、０．０００１から１０００Ω・ｃｍまでの間
である請求項１から６のいずれかに１項に記載の半導体
装置。12. The substrate is a polycrystalline silicon layer having n-type or p-type conductivity grown on a glass substrate on which a transparent electrode ITO is deposited, and the specific resistance of the polycrystalline silicon layer is 0. The semiconductor device according to claim 1, wherein the semiconductor device has a resistance between 0.0001 and 1000 Ω · cm.
−２０）又は（１０−１０）又は（１−１０２）面のい
ずれかを基板表面とするサファイア基板である請求項１
から６までのいずれか１項に記載の半導体装置。13. The method according to claim 12, wherein the substrate is (0001) or (11).
A sapphire substrate having any one of (-20), (10-10) and (1-102) planes as a substrate surface.
7. The semiconductor device according to any one of items 1 to 6.
間に、バッファ層が形成されている請求項１から１３ま
でのいずれか１項に記載の半導体装置。14. The semiconductor device according to claim 1, further comprising a buffer layer formed between said substrate and said semiconductor layer.
成する工程と、 （ｃ）細孔が形成された前記基板上に半導体結晶層を成
長する工程とを含む半導体装置の製造方法。15. (a) a step of preparing a substrate; (b) a step of forming pores extending from the front surface to the back surface of the substrate; and (c) a semiconductor on the substrate in which the pores are formed. Growing a crystal layer.
導電性を有し０．０００１から１０００Ω・ｃｍまでの
間の比抵抗を有し（１００）又は（１１０）又は（１１
１）面のいずれかを基板表面とするＳｉ基板又はＧｅ基
板と、ｎ型またはｐ型の導電性を有し０．０００１から
１００Ω・ｃｍまでの間の比抵抗を有し（０００１）又
は（１１−２０）又は（１０−１０）又は（１−１０
２）面のいずれかを基板表面とする６Ｈ−ＳｉＣの基板
と、ｎ型またはｐ型の導電性を有し０．０００１から１
００Ω・ｃｍの間の比抵抗を有し（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とする３Ｃ
−ＳｉＣ基板と、透明電極ＩＴＯガラス基板上に成長さ
れ、ｎ型またはｐ型の導電性を有し、比抵抗は０．００
０１から１０００Ω・ｃｍまでの間である多結晶シリコ
ン層とからなる群のうちのいずれかから選択される基板
を準備する工程であり、前記（ｂ）工程は、弗化化合物
ガスを用いた反応性イオンエッチングにより該基板表面
から基板裏面の方向に向けて延びる細孔を形成する工程
である請求項１５に記載の半導体装置の製造方法。16. The step (a) comprises (100) or (110) or (11) having n-type or p-type conductivity and having a specific resistance between 0.0001 and 1000 Ω · cm.
1) Si substrate or Ge substrate having any one of the surfaces as a substrate surface, and (0001) or (0001) having n-type or p-type conductivity and specific resistance of 0.0001 to 100 Ω · cm. 11-20) or (10-10) or (1-10)
2) a 6H—SiC substrate having any one of the surfaces as a substrate surface, and an n-type or p-type conductivity of 0.0001 to 1
(100) or (11) having a specific resistance of between 00 Ω · cm
3C having either 0) or (111) plane as substrate surface
-Grown on a SiC substrate and a transparent electrode ITO glass substrate, having n-type or p-type conductivity, and having a specific resistance of 0.00
A step of preparing a substrate selected from the group consisting of a polycrystalline silicon layer having a thickness of from 01 to 1000 Ω · cm, and the step (b) comprises a reaction using a fluoride compound gas. The method of manufacturing a semiconductor device according to claim 15, wherein the step of forming pores extending from the front surface of the substrate toward the back surface of the substrate by ionic ion etching.
導電性を有し０．０００１から１０００Ω・ｃｍまでの
間の比抵抗を有し（１００）又は（１１０）又は（１１
１）面のいずれかを基板表面とするＳｉ基板又はＧｅ基
板と、ｎ型またはｐ型の導電性を有し０．０００１から
１００Ω・ｃｍまでの間の比抵抗を有し（０００１）又
は（１１−２０）又は（１０−１０）又は（１−１０
２）面のいずれかを基板表面とする６Ｈ−ＳｉＣの基板
と、ｎ型またはｐ型の導電性を有し０．０００１から１
００Ω・ｃｍの間の比抵抗を有し（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とする３Ｃ
−ＳｉＣ基板と、透明電極ＩＴＯガラス基板上に成長さ
れ、ｎ型またはｐ型の導電性を有し比抵抗は、０．００
０１から１０００Ω・ｃｍまでの間である多結晶シリコ
ン層とからなる群のうちのいずれかから選択される基板
を準備する工程であり、 前記（ｂ）工程は、集束イオンビーム法により前記基板
をエッチングする工程を含む請求項１５に記載の半導体
装置の製造方法。17. The method according to claim 1, wherein the step (a) comprises (100) or (110) or (11) having n-type or p-type conductivity and a specific resistance of 0.0001 to 1000 Ω · cm.
1) Si substrate or Ge substrate having any one of the surfaces as a substrate surface, and (0001) or (0001) having n-type or p-type conductivity and specific resistance of 0.0001 to 100 Ω · cm. 11-20) or (10-10) or (1-10)
2) a 6H—SiC substrate having any one of the surfaces as a substrate surface, and an n-type or p-type conductivity of 0.0001 to 1
(100) or (11) having a specific resistance of between 00 Ω · cm
3C having either 0) or (111) plane as substrate surface
-Grown on an SiC substrate and a transparent electrode ITO glass substrate, having n-type or p-type conductivity and a specific resistance of 0.00
Providing a substrate selected from the group consisting of a polycrystalline silicon layer having a thickness of from 01 to 1000 Ω · cm. The step (b) comprises: The method for manufacturing a semiconductor device according to claim 15, further comprising an etching step.
導電性を有し０．０００１から１０００Ω・ｃｍまでの
間の比抵抗を有し（１００）又は（１１０）又は（１１
１）面のいずれかを基板表面とするＳｉ基板又はＧｅ基
板と、ｎ型またはｐ型の導電性を有し０．０００１から
１００Ω・ｃｍまでの間の比抵抗を有し（０００１）又
は（１１−２０）又は（１０−１０）又は（１−１０
２）面のいずれかを基板表面とする６Ｈ−ＳｉＣの基板
と、ｎ型またはｐ型の導電性を有し０．０００１から１
００Ω・ｃｍの間の比抵抗を有し（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とする３Ｃ
−ＳｉＣ基板と、透明電極ＩＴＯガラス基板上に成長さ
れ、ｎ型またはｐ型の導電性を有し、比抵抗は０．００
０１から１０００Ω・ｃｍまでの間である多結晶シリコ
ン層とからなる群のうちのいずれかから選択される基板
を準備する工程であり、 前記（ｂ）工程は、濃度が１％から５０％の弗化水素酸
を用いて前記基板と弗化水素酸との間に流す電流の電流
密度を１ｍＡ／ｃｍ2から５００ｍＡ／ｃｍ2までの間の
電流を流し、反応時間を１秒から２０分までの間とする
陽極化成工程を含む請求項１５に記載の半導体装置の製
造方法。18. The method according to claim 18, wherein the step (a) has n-type or p-type conductivity and a specific resistance of 0.0001 to 1000 Ω · cm, and is (100) or (110) or (11).
1) Si substrate or Ge substrate having any one of the surfaces as a substrate surface, and (0001) or (0001) having n-type or p-type conductivity and a specific resistance of 0.0001 to 100 Ω · cm. 11-20) or (10-10) or (1-10)
2) a 6H—SiC substrate having any one of the surfaces as a substrate surface, and an n-type or p-type conductivity of 0.0001 to 1
(100) or (11) having a specific resistance of between 00 Ω · cm
3C having either 0) or (111) plane as substrate surface
-Grown on a SiC substrate and a transparent electrode ITO glass substrate, having n-type or p-type conductivity, and having a specific resistance of 0.00
Providing a substrate selected from the group consisting of a polycrystalline silicon layer having a density of from 0.1 to 1000 Ω · cm, and the step (b) includes the step of: Using hydrofluoric acid, a current flowing between the substrate and the hydrofluoric acid at a current density of 1 mA / cm 2 to 500 mA / cm 2 and a reaction time of 1 second to 20 minutes The method for manufacturing a semiconductor device according to claim 15, further comprising an anodizing step between the steps.
導電性を有し０．０００１から１０００Ω・ｃｍまでの
間の比抵抗を有し（１００）又は（１１０）又は（１１
１）面のいずれかを基板表面とするＳｉ基板又はＧｅ基
板と、ｎ型またはｐ型の導電性を有し０．０００１から
１００Ω・ｃｍまでの間の比抵抗を有し（０００１）又
は（１１−２０）又は（１０−１０）又は（１−１０
２）面のいずれかを基板表面とする６Ｈ−ＳｉＣの基板
と、ｎ型またはｐ型の導電性を有し０．０００１から１
００Ω・ｃｍの間の比抵抗を有し（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とする３Ｃ
−ＳｉＣ基板と、透明電極ＩＴＯガラス基板上に成長さ
れ、ｎ型またはｐ型の導電性を有し、比抵抗は０．００
０１から１０００Ω・ｃｍまでの間である多結晶シリコ
ン層とからなる群のうちのいずれかから選択される基板
を準備する工程であり、 前記（ｂ）工程は、濃度が０．０１から１０ｍｏｌ／リ
ットルまでのＫＯＨ水溶液を用い、電流密度を１から５
００ｍＡ／ｃｍ2までとして１秒から２０分までの間の
陽極酸化を行う工程と、 陽極化成を行った後、前記陽極酸化工程によって形成さ
れた酸化膜を弗化水素酸によって除去する工程とを含む
請求項１５に記載の半導体装置の製造方法。19. The step (a) comprises (100) or (110) or (11) having n-type or p-type conductivity and a specific resistance between 0.0001 and 1000 Ω · cm.
1) Si substrate or Ge substrate having any one of the surfaces as a substrate surface, and (0001) or (0001) having n-type or p-type conductivity and specific resistance of 0.0001 to 100 Ω · cm. 11-20) or (10-10) or (1-10)
2) a 6H—SiC substrate having any one of the surfaces as a substrate surface, and an n-type or p-type conductivity of 0.0001 to 1
(100) or (11) having a specific resistance of between 00 Ω · cm
3C having either 0) or (111) plane as substrate surface
-Grown on a SiC substrate and a transparent electrode ITO glass substrate, having n-type or p-type conductivity, and having a specific resistance of 0.00
A step of preparing a substrate selected from the group consisting of a polycrystalline silicon layer having a concentration of from 0.01 to 1000 Ω · cm. Using KOH aqueous solution up to 1 liter, current density from 1 to 5
A step of performing anodic oxidation for 1 second to 20 minutes up to 00 mA / cm 2 , and a step of removing the oxide film formed by the anodic oxidation step with hydrofluoric acid after performing anodization The method for manufacturing a semiconductor device according to claim 15, comprising:
導電性を有し０．０００１から１０００Ω・ｃｍまでの
間の比抵抗を有し（１００）又は（１１０）又は（１１
１）面のいずれかを基板表面とするＳｉ基板又はＧｅ基
板と、ｎ型またはｐ型の導電性を有し０．０００１から
１００Ω・ｃｍまでの間の比抵抗を有し（０００１）又
は（１１−２０）又は（１０−１０）又は（１−１０
２）面のいずれかを基板表面とする６Ｈ−ＳｉＣの基板
と、ｎ型またはｐ型の導電性を有し０．０００１から１
００Ω・ｃｍの間の比抵抗を有し（１００）又は（１１
０）又は（１１１）面のいずれかを基板表面とする３Ｃ
−ＳｉＣ基板と、透明電極ＩＴＯガラス基板上に成長さ
れ、ｎ型またはｐ型の導電性を有し、比抵抗は０．００
０１から１０００Ω・ｃｍまでの間である多結晶シリコ
ン層とからなる群のうちのいずれかから選択される基板
を準備する工程であり、 前記（ｂ）工程は、スタールエッチング（ＨＦ、Ｃｒ2
Ｏ3、Ｈ2Ｏ）と、ダッシュエッチング（ＨＦ、ＨＮ
Ｏ3、ＣＨ3ＣＯＯＨ）と、セコエッチング（ＨＦ、Ｋ2
Ｃｒ2Ｏ7）と、ライトエッチング（ＨＦ、ＨＮＯ3、Ｃ
ｒ2Ｏ3、Ｃｕ（ＮＯ3）2、Ｈ2Ｏ、ＣＨ3ＣＯＯＨ）と、
ＫＯＨの異方性エッチング液と、からなる群から選択し
た少なくとも１種を用いて基板をエッチングする工程を
含む請求項１５に記載の半導体装置の製造方法。20. The step (a) comprises (100) or (110) or (11) having n-type or p-type conductivity and a specific resistance of 0.0001 to 1000 Ω · cm.
1) Si substrate or Ge substrate having any one of the surfaces as a substrate surface, and (0001) or (0001) having n-type or p-type conductivity and specific resistance of 0.0001 to 100 Ω · cm. 11-20) or (10-10) or (1-10)
2) a 6H—SiC substrate having any one of the surfaces as a substrate surface, and an n-type or p-type conductivity of 0.0001 to 1
(100) or (11) having a specific resistance of between 00 Ω · cm
3C having either 0) or (111) plane as substrate surface
-Grown on a SiC substrate and a transparent electrode ITO glass substrate, having n-type or p-type conductivity, and having a specific resistance of 0.00
A step of preparing a substrate selected from the group consisting of a polycrystalline silicon layer having a thickness of from 0.1 to 1000 Ω · cm. The step (b) is a step of stir etching (HF, Cr 2
O 3 , H 2 O) and dash etching (HF, HN)
O 3 , CH 3 COOH) and Seco etching (HF, K 2
Cr 2 O 7 ) and light etching (HF, HNO 3 , C
r 2 O 3 , Cu (NO 3 ) 2 , H 2 O, CH 3 COOH);
The method of manufacturing a semiconductor device according to claim 15, further comprising a step of etching the substrate using at least one selected from the group consisting of an anisotropic etching solution of KOH.
Ｐ又はＩｎＰ又はＩｎＡｓのいずれかの基板を準備する
工程を含み、 前記（ｂ）工程は、濃度０．０１モル／リットルから１
０モル／リットルの濃度のＨＦとＨＣｌとＨＢｒとＨ2
ＳＯ4とＣＨ3ＣＯＯＨとからなる群から選択される少な
くとも１種の処理液を用いて、電流密度を１から５００
ｍＡ／ｃｍ2までとし、前記基板を１秒から２０分まで
の間、陽極化成する工程を含む請求項１５に記載の半導
体装置の製造方法。21. The method according to claim 21, wherein the step (a) is performed using GaAs or Ga.
A step of preparing a substrate of either P or InP or InAs, wherein the step (b) comprises:
HF, HCl, HBr and H 2 at a concentration of 0 mol / l
The current density is increased from 1 to 500 using at least one treatment liquid selected from the group consisting of SO 4 and CH 3 COOH.
16. The method of manufacturing a semiconductor device according to claim 15, further comprising a step of anodizing the substrate for 1 second to 20 minutes at a current of up to mA / cm 2 .
Ｐ又はＩｎＰ又はＩｎＡｓのいずれかの基板を準備する
工程を含み、 前記（ｂ）工程は、０．０１モル／リットルから１０モ
ル／リットルまでの濃度であり、ＫＯＨとＫＣｌとＫＢ
ｒとＫＩとＮａＯＨとからなる群から選択した少なくと
も１種の溶液を用いた陽極酸化により、電流密度を１ｍ
Ａ／ｃｍ2から５００ｍＡ／ｃｍ2とし、前記基板を１秒
から２０分の間、陽極化成する工程を含む請求項１５に
記載の半導体装置の製造方法。22. The method according to claim 22, wherein the step (a) is performed using GaAs or Ga.
A step of preparing a substrate of any of P, InP, and InAs, wherein the step (b) has a concentration of 0.01 mol / L to 10 mol / L, and includes KOH, KCl, and KB.
current density by 1 m by anodizing using at least one solution selected from the group consisting of r, KI and NaOH.
The method for manufacturing a semiconductor device according to claim 15, further comprising a step of anodizing the substrate at a rate of A / cm 2 to 500 mA / cm 2 for 1 second to 20 minutes.
Ｐ又はＩｎＰ又はＩｎＡｓのいずれかの基板を準備する
工程を含み、 前記（ｂ）工程は、塩素ガスを用いた反応性イオンエッ
チングにより前記基板をエッチングする工程を含む請求
項１５に記載の半導体装置の製造方法。23. The method according to claim 23, wherein the step (a) is performed using GaAs or Ga.
The semiconductor device according to claim 15, further comprising a step of preparing a substrate made of P, InP, or InAs, and wherein the step (b) includes a step of etching the substrate by reactive ion etching using chlorine gas. Manufacturing method.
Ｐ又はＩｎＰ又はＩｎＡｓのいずれかの基板を準備する
工程を含み、 前記（ｂ）工程は、集束イオンビームエッチングにより
前記基板をエッチングする工程を含む請求項１５に記載
の半導体装置の製造方法。24. The method according to claim 24, wherein the step (a) is performed using GaAs or Ga.
The method of manufacturing a semiconductor device according to claim 15, further comprising a step of preparing a substrate made of P, InP, or InAs, and wherein the step (b) includes a step of etching the substrate by focused ion beam etching.
Ｐ又はＩｎＰ又はＩｎＡｓのいずれかの基板を準備する
工程を含み、 前記（ｂ）工程は、ＨＦとＨＣｌとＨ3ＰＯ4とＨ2ＳＯ4
とＨ2Ｏ2とＣＨ3ＣＯＯＨとＨＮＯ3とＨＢｒとＫＩとか
らなる群から選択した少なくとも１種の溶液を用いて前
記基板のエッチングを行う工程を含む請求項１５に記載
の半導体装置の製造方法。25. The method according to claim 25, wherein the step (a) is performed using GaAs or Ga.
A step of preparing a substrate of either P or InP or InAs, wherein the step (b) comprises: HF, HCl, H 3 PO 4, and H 2 SO 4
Manufacturing a semiconductor device according to claim 15 including the step of etching the substrate using the a H 2 O 2 and CH 3 COOH and at least one solution selected from the group consisting of HNO 3, HBr and KI Method.
導電性を有し、０．０００１から１０００Ω・ｃｍまで
の間の比抵抗を有し、（１００）又は（１１０）又は
（１１１）面のいずれかを基板表面とするＺｎＯ又はＺ
ｎＳ又はＺｎＳｅ又はＺｎＴｅ又はＣｄＴｅのいずれか
の基板を準備する工程であり、前記（ｂ）工程は、濃度
０．０００１モル／リットルから１０モル／リットルま
での、ＨＦとＨＣｌとＨ3ＰＯ4とＨ2ＳＯ4とＨ2Ｏ2とＣ
Ｈ3ＣＯＯＨとＨＮＯ3とＨＢｒとＥＴＤＡ：２Ｎａとか
らなる群から選択した少なくとも１種の溶液を用いて、
電流密度１から５００ｍＡ／ｃｍ2で、前記基板を１秒
から２０分間の間、陽極化成する工程を含む請求項１５
に記載の半導体装置の製造方法。26. The method according to claim 26, wherein the step (a) has n-type or p-type conductivity, a specific resistance of 0.0001 to 1000 Ω · cm, and (100) or (110) or (100). 111) ZnO or Z with one of the planes as the substrate surface
a nS or step of preparing any of the substrate of ZnSe or ZnTe or CdTe, wherein step (b), from the density 0.0001 mol / liter to 10 mol / l, HF and HCl and H 3 PO 4 H 2 SO 4 , H 2 O 2 and C
Using at least one solution selected from the group consisting of H 3 COOH, HNO 3 , HBr and ETDA: 2Na,
16. Anodizing the substrate at a current density of 1 to 500 mA / cm 2 for 1 second to 20 minutes.
13. The method for manufacturing a semiconductor device according to item 5.
導電性を有し、０．０００１から１０００Ω・ｃｍまで
の間の比抵抗を有し、（１００）又は（１１０）又は
（１１１）面のいずれかを基板表面とするＺｎＯ又はＺ
ｎＳ又はＺｎＳｅ又はＺｎＴｅ又はＣｄＴｅのいずれか
の基板を準備する工程であり、 前記（ｂ）工程は、濃度０．０００１から１０モル／リ
ットルまでの、ＫＯＨとＫＣｌとＫＢｒとＮａＯＨとＫ
ＩとＫＭｎＯ4とＣｒ2（ＭｎＯ4）2とからなる群から選
択した少なくとも１種の溶液を用いて、電流密度１から
５００ｍＡ／ｃｍ2まで、前記基板を１秒から２０分
間、陽極化成を施す工程を含む請求項１５に記載の半導
体装置の製造方法。27. The step (a) has n-type or p-type conductivity, has a specific resistance of 0.0001 to 1000 Ω · cm, and has (100) or (110) or (110). 111) ZnO or Z with one of the planes as the substrate surface
a step of preparing a substrate of nS, ZnSe, ZnTe, or CdTe; and, in the step (b), KOH, KCl, KBr, NaOH, and K having a concentration of 0.0001 to 10 mol / L.
Using at least one solution selected from the group consisting of I, KMnO 4 and Cr 2 (MnO 4 ) 2 , anodizing the substrate for 1 second to 20 minutes at a current density of 1 to 500 mA / cm 2. The method for manufacturing a semiconductor device according to claim 15, comprising a step of performing.
導電性を有し、０．０００１から１０００Ω・ｃｍまで
の間の比抵抗を有し、（１００）又は（１１０）又は
（１１１）面のいずれかを基板表面とするＺｎＯ又はＺ
ｎＳ又はＺｎＳｅ又はＺｎＴｅ又はＣｄＴｅのいずれか
の基板を準備する工程であり、 前記（ｂ）工程は、塩素ガス又はアルゴンガス又はメタ
ンガスのいずれかを用いて、前記基板を反応性イオンエ
ッチングする工程を含む請求項１５に記載の半導体装置
の製造方法。28. The method according to claim 28, wherein the step (a) has n-type or p-type conductivity, a specific resistance between 0.0001 and 1000 Ω · cm, and (100) or (110) or (110). 111) ZnO or Z having any one of the surfaces as the substrate surface
a step of preparing a substrate of nS, ZnSe, ZnTe, or CdTe; and the step (b) includes a step of performing reactive ion etching of the substrate using any one of chlorine gas, argon gas, and methane gas. The method for manufacturing a semiconductor device according to claim 15, comprising:
導電性を有し、０．０００１から１０００Ω・ｃｍまで
の間の比抵抗を有し、（１００）又は（１１０）又は
（１１１）面のいずれかを基板表面とするＺｎＯ又はＺ
ｎＳ又はＺｎＳｅ又はＺｎＴｅ又はＣｄＴｅのいずれか
の基板を準備する工程であり、 前記（ｂ）工程は、ＨＦとＨＣｌとＨ3ＰＯとＨ2ＳＯ4
とＨ2Ｏ2とＣＨ3ＣＯＯＨとＨＮＯ3とＨＢｒとＥＴＤ
Ａ：２ＮａとＫＩとＫＯＨとＫＣｌとＫＢｒとＮａＯＨ
とＫＩとＫＭｎＯ4とＣｒ2（ＭｎＯ4）2とからなる群か
ら選択した少なくとも１種の溶液を用いて、前記基板を
エッチングする工程を含む請求項１５に記載の半導体装
置の製造方法。29. The step (a) has n-type or p-type conductivity, has a specific resistance of 0.0001 to 1000 Ω · cm, and has (100) or (110) or (110). 111) ZnO or Z with one of the planes as the substrate surface
a step of preparing a substrate of nS, ZnSe, ZnTe, or CdTe; and (b) the step of: preparing HF, HCl, H 3 PO, and H 2 SO 4
, H 2 O 2 , CH 3 COOH, HNO 3 , HBr and ETD
A: 2Na, KI, KOH, KCl, KBr, and NaOH
And using at least one solution selected from the group consisting of KI and KMnO 4 and Cr 2 (MnO 4) 2 Metropolitan method of manufacturing a semiconductor device according to claim 15 including the step of etching the substrate.
とＩｎＰとＩｎＡｓと、（０００１）面と（１１−２
０）面と（１０−１０）面と（１−１０２）面のうちの
いずれかを基板面とするサファイアとのうちのいずれか
の基板を準備する工程を含み、 前記（ｂ）工程は、ＨＦとＨＣｌとＨ3ＰＯとＨ2ＳＯ4
とＨ2Ｏ2とＣＨ3ＣＯＯＨとＨＮＯ3とＨＢｒとＥＴＤ
Ａ：２ＮａとＫＩとＫＯＨとＫＣｌとＫＢｒとＮａＯＨ
とＫＩとＫＭｎＯ4とＣｒ2（ＭｎＯ4）2とからなる群か
ら選択した少なくとも１種の溶液を用いて、前記基板を
エッチングする工程を含む請求項１５に記載の半導体装
置の製造方法。30. The method according to claim 30, wherein the step (a) comprises GaAs and GaP.
, InP, InAs, the (0001) plane, and (11-2)
A step of preparing any one of sapphire having any one of a (0) plane, a (10-10) plane, and a (1-102) plane as a substrate surface; HF, HCl, H 3 PO and H 2 SO 4
, H 2 O 2 , CH 3 COOH, HNO 3 , HBr and ETD
A: 2Na, KI, KOH, KCl, KBr, and NaOH
And using at least one solution selected from the group consisting of KI and KMnO 4 and Cr 2 (MnO 4) 2 Metropolitan method of manufacturing a semiconductor device according to claim 15 including the step of etching the substrate.
とＩｎＰとＩｎＡｓと、（０００１）面と（１１−２
０）面と（１０−１０）面と（１−１０２）面のうちの
いずれかを基板面とするサファイアとのうちのいずれか
の基板を準備する工程を含み、 前記（ｂ）工程は、塩素ガスを用いて、前記基板をエッ
チングする工程を含む請求項１５に記載の半導体装置の
製造方法。31. The method according to claim 31, wherein the step (a) comprises GaAs and GaP.
, InP, InAs, the (0001) plane, and (11-2)
And (b) the step of preparing any one of sapphire having any one of the (0) plane, the (10-10) plane, and the (1-102) plane as the substrate plane. The method of manufacturing a semiconductor device according to claim 15, further comprising a step of etching the substrate using chlorine gas.
とＩｎＰとＩｎＡｓと、（０００１）面と（１１−２
０）面と（１０−１０）面と（１−１０２）面のうちの
いずれかを基板面とするサファイアとのうちのいずれか
の基板を準備する工程を含み、 前記（ｂ）工程は、集束イオンビームエッチングを用い
て、前記基板をエッチングする工程を含む請求項１５に
記載の半導体装置の製造方法。32. The method according to claim 30, wherein the step (a) comprises GaAs and GaP.
, InP, InAs, the (0001) plane, and (11-2)
And (b) the step of preparing any one of sapphire having any one of the (0) plane, the (10-10) plane, and the (1-102) plane as the substrate plane. The method for manufacturing a semiconductor device according to claim 15, further comprising a step of etching the substrate by using focused ion beam etching.
間に、さらに、バッファ層を形成する工程を含む請求項
１５から３２までのいずれか１項に記載の半導体装置の
製造方法。33. The method of manufacturing a semiconductor device according to claim 15, further comprising a step of forming a buffer layer between the step (b) and the step (c). .
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001063364A JP3830083B2 (en) | 2001-03-07 | 2001-03-07 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001063364A JP3830083B2 (en) | 2001-03-07 | 2001-03-07 | Semiconductor device and manufacturing method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002270515A true JP2002270515A (en) | 2002-09-20 |
| JP3830083B2 JP3830083B2 (en) | 2006-10-04 |
Family
ID=18922373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001063364A Expired - Fee Related JP3830083B2 (en) | 2001-03-07 | 2001-03-07 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3830083B2 (en) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005210097A (en) * | 2003-12-22 | 2005-08-04 | Interuniv Micro Electronica Centrum Vzw | Method and device for depositing group-iii nitride material on silicon substrate |
| WO2006104064A1 (en) * | 2005-03-28 | 2006-10-05 | Osaka University | Substrate for growing gallium nitride and method for producing same |
| JP2007507895A (en) * | 2003-09-30 | 2007-03-29 | クリー インコーポレイテッド | LIGHT EMITTING DIODE HAVING POROUS SiC SUBSTRATE AND MANUFACTURING METHOD |
| JP2007123871A (en) * | 2005-10-25 | 2007-05-17 | Samsung Corning Co Ltd | Method of manufacturing nitride gallium substrate |
| KR100734810B1 (en) | 2006-05-30 | 2007-07-04 | 서울옵토디바이스주식회사 | Method for fabricating a zno based light emitting device and a zno based light emitting device fabricated by the method |
| KR100734809B1 (en) * | 2006-05-30 | 2007-07-04 | 서울옵토디바이스주식회사 | Method for fabricating a zns based light emitting device and a zns based light emitting device fabricated by the method |
| US7622363B2 (en) | 2003-05-06 | 2009-11-24 | Canon Kabushiki Kaisha | Semiconductor substrate, semiconductor device, light emitting diode and producing method therefor |
| KR101153861B1 (en) * | 2006-06-01 | 2012-06-18 | 삼성코닝정밀소재 주식회사 | Method for growing GaN film on silicon wafer |
| US8329482B2 (en) | 2010-04-30 | 2012-12-11 | Cree, Inc. | White-emitting LED chips and method for making same |
| US8362512B2 (en) | 2006-04-24 | 2013-01-29 | Cree, Inc. | Side-view surface mount white LED |
| JP2013511844A (en) * | 2009-11-18 | 2013-04-04 | スリーエム イノベイティブ プロパティズ カンパニー | Novel wet etchants and methods for II-VI semiconductors |
| US8617909B2 (en) | 2004-07-02 | 2013-12-31 | Cree, Inc. | LED with substrate modifications for enhanced light extraction and method of making same |
| US8858004B2 (en) | 2005-12-22 | 2014-10-14 | Cree, Inc. | Lighting device |
| US8901585B2 (en) | 2003-05-01 | 2014-12-02 | Cree, Inc. | Multiple component solid state white light |
| US9012937B2 (en) | 2007-10-10 | 2015-04-21 | Cree, Inc. | Multiple conversion material light emitting diode package and method of fabricating same |
| CN104538525A (en) * | 2009-01-19 | 2015-04-22 | 住友电气工业株式会社 | Compound semiconductor substrate, semiconductor device, and processes for producing them |
| US9041139B2 (en) | 2007-01-19 | 2015-05-26 | Cree, Inc. | Low voltage diode with reduced parasitic resistance and method for fabricating |
| US9431589B2 (en) | 2007-12-14 | 2016-08-30 | Cree, Inc. | Textured encapsulant surface in LED packages |
| JP2016189469A (en) * | 2011-05-25 | 2016-11-04 | エージェンシー フォー サイエンス， テクノロジー アンド リサーチ | Method for forming nanostructure on substrate and use of the same |
| US9666772B2 (en) | 2003-04-30 | 2017-05-30 | Cree, Inc. | High powered light emitter packages with compact optics |
| US10615324B2 (en) | 2013-06-14 | 2020-04-07 | Cree Huizhou Solid State Lighting Company Limited | Tiny 6 pin side view surface mount LED |
| CN112670159A (en) * | 2020-12-14 | 2021-04-16 | 西安电子科技大学 | Hafnium-based AlN thick film and preparation method thereof |
-
2001
- 2001-03-07 JP JP2001063364A patent/JP3830083B2/en not_active Expired - Fee Related
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666772B2 (en) | 2003-04-30 | 2017-05-30 | Cree, Inc. | High powered light emitter packages with compact optics |
| US8901585B2 (en) | 2003-05-01 | 2014-12-02 | Cree, Inc. | Multiple component solid state white light |
| US7622363B2 (en) | 2003-05-06 | 2009-11-24 | Canon Kabushiki Kaisha | Semiconductor substrate, semiconductor device, light emitting diode and producing method therefor |
| JP2007507895A (en) * | 2003-09-30 | 2007-03-29 | クリー インコーポレイテッド | LIGHT EMITTING DIODE HAVING POROUS SiC SUBSTRATE AND MANUFACTURING METHOD |
| JP2005210097A (en) * | 2003-12-22 | 2005-08-04 | Interuniv Micro Electronica Centrum Vzw | Method and device for depositing group-iii nitride material on silicon substrate |
| JP2012182475A (en) * | 2003-12-22 | 2012-09-20 | Imec | Method for depositing group-iii nitride material on silicon substrate, and device therefor |
| US8617909B2 (en) | 2004-07-02 | 2013-12-31 | Cree, Inc. | LED with substrate modifications for enhanced light extraction and method of making same |
| WO2006104064A1 (en) * | 2005-03-28 | 2006-10-05 | Osaka University | Substrate for growing gallium nitride and method for producing same |
| JP2007123871A (en) * | 2005-10-25 | 2007-05-17 | Samsung Corning Co Ltd | Method of manufacturing nitride gallium substrate |
| US8858004B2 (en) | 2005-12-22 | 2014-10-14 | Cree, Inc. | Lighting device |
| US8487337B2 (en) | 2006-04-24 | 2013-07-16 | Cree, Inc. | Side view surface mount LED |
| US8362512B2 (en) | 2006-04-24 | 2013-01-29 | Cree, Inc. | Side-view surface mount white LED |
| US8390022B2 (en) | 2006-04-24 | 2013-03-05 | Cree, Inc. | Side view surface mount LED |
| KR100734810B1 (en) | 2006-05-30 | 2007-07-04 | 서울옵토디바이스주식회사 | Method for fabricating a zno based light emitting device and a zno based light emitting device fabricated by the method |
| KR100734809B1 (en) * | 2006-05-30 | 2007-07-04 | 서울옵토디바이스주식회사 | Method for fabricating a zns based light emitting device and a zns based light emitting device fabricated by the method |
| KR101153861B1 (en) * | 2006-06-01 | 2012-06-18 | 삼성코닝정밀소재 주식회사 | Method for growing GaN film on silicon wafer |
| US9041139B2 (en) | 2007-01-19 | 2015-05-26 | Cree, Inc. | Low voltage diode with reduced parasitic resistance and method for fabricating |
| US9012937B2 (en) | 2007-10-10 | 2015-04-21 | Cree, Inc. | Multiple conversion material light emitting diode package and method of fabricating same |
| US9431589B2 (en) | 2007-12-14 | 2016-08-30 | Cree, Inc. | Textured encapsulant surface in LED packages |
| CN104538525A (en) * | 2009-01-19 | 2015-04-22 | 住友电气工业株式会社 | Compound semiconductor substrate, semiconductor device, and processes for producing them |
| JP2013511844A (en) * | 2009-11-18 | 2013-04-04 | スリーエム イノベイティブ プロパティズ カンパニー | Novel wet etchants and methods for II-VI semiconductors |
| US8329482B2 (en) | 2010-04-30 | 2012-12-11 | Cree, Inc. | White-emitting LED chips and method for making same |
| JP2016189469A (en) * | 2011-05-25 | 2016-11-04 | エージェンシー フォー サイエンス， テクノロジー アンド リサーチ | Method for forming nanostructure on substrate and use of the same |
| US10615324B2 (en) | 2013-06-14 | 2020-04-07 | Cree Huizhou Solid State Lighting Company Limited | Tiny 6 pin side view surface mount LED |
| CN112670159A (en) * | 2020-12-14 | 2021-04-16 | 西安电子科技大学 | Hafnium-based AlN thick film and preparation method thereof |
| CN112670159B (en) * | 2020-12-14 | 2024-01-23 | 西安电子科技大学 | Hafnium-based AlN thick film and preparation method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3830083B2 (en) | 2006-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3830083B2 (en) | Semiconductor device and manufacturing method thereof | |
| CN101467231B (en) | Method of zinc oxide film grown on the epitaxial lateral overgrowth gallium nitride template | |
| US6673478B2 (en) | Crystal-growth substrate and a ZnO-containing compound semiconductor device | |
| US9589792B2 (en) | High quality group-III metal nitride crystals, methods of making, and methods of use | |
| US8530272B2 (en) | Method for growing zinc-oxide-based semiconductor device and method for manufacturing semiconductor light emitting device | |
| US6579359B1 (en) | Method of crystal growth and resulted structures | |
| JP4613373B2 (en) | Method for forming group III nitride compound semiconductor thin film and method for manufacturing semiconductor element | |
| TWI445052B (en) | Growth of indium gallium nitride (ingan) on porous gallium nitride (gan) template by metal-organic chemical vapor deposition (mocvd) | |
| US8502219B2 (en) | Method for growing zinc-oxide-based semiconductor device and method for manufacturing semiconductor light emitting device | |
| JP2001068485A (en) | METHOD OF GROWING ZnO CRYSTAL, ZnO CRYSTAL STRUCTURE AND SEMICONDUCTOR DEVICE USING THE SAME | |
| US11466384B2 (en) | Method of forming a high quality group-III metal nitride boule or wafer using a patterned substrate | |
| CN112309832A (en) | Preparation method of transferable gallium oxide single crystal film | |
| KR101458629B1 (en) | MANUFACTURE METHOD FOR ZnO-CONTAINING COMPOUND SEMICONDUCTOR LAYER | |
| Suchikova et al. | Usage of porous indium phosphide as substrate for indium nitride films | |
| Khan et al. | Selective-area growth of GaN and AlGaN nanowires on N-polar GaN templates with 4° miscut by plasma-assisted molecular beam epitaxy | |
| JP3956343B2 (en) | Manufacturing method of semiconductor device | |
| KR20160010419A (en) | Defect free single crystal thin layer | |
| WO2023026059A1 (en) | Method of forming porous iii-nitride material | |
| TW202321535A (en) | Method of forming porous iii-nitride material | |
| BIN | GROWTH AND CHARACTERIZATION OF GALLIUM NITRIDE FILMS ON POROUS SILICON SUBSTRATE | |
| JP5721016B2 (en) | Zinc oxide based semiconductor light emitting device and ZnO based single crystal layer growth method | |
| JP5727208B2 (en) | Manufacturing method of ZnO-based semiconductor layer and manufacturing method of ZnO-based semiconductor light emitting device | |
| JP2015103637A (en) | p-TYPE ZnO-BASED SEMICONDUCTOR LAYER, ZnO-BASED SEMICONDUCTOR ELEMENT, p-TYPE ZnO-BASED SEMICONDUCTOR LAYER MANUFACTURING METHOD AND ZnO-BASED SEMICONDUCTOR ELEMENT MANUFACTURING METHOD | |
| JPH10284512A (en) | Method for producing ii-vi compound semiconductor single crystal wafer and ii-vi compound semiconductor single crystal wafer | |
| JP2016033934A (en) | P-TYPE ZnO SEMICONDUCTOR LAYER MANUFACTURING METHOD AND ZnO SEMICONDUCTOR ELEMENT MANUFACTURING METHOD |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040513 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050509 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060613 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060707 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |