JP2002270504A - Semiconductor substrate, semiconductor device and manufacturing method thereof - Google Patents
Semiconductor substrate, semiconductor device and manufacturing method thereofInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体基板、半導
体装置及びそれらの製造方法に関する。更に詳しくは、
本発明は、ＳｉＧｅ結晶層を備えた半導体基板、半導体
装置及びそれらの製造方法に関する。[0001] The present invention relates to a semiconductor substrate, a semiconductor device, and a method of manufacturing the same. More specifically,
The present invention relates to a semiconductor substrate having a SiGe crystal layer, a semiconductor device, and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】半導体装置の高性能化に対して、電子の
移動度を向上させることは、有効な手段の一つである。
通常のＳｉ単結晶においては、電子の移動度の上限は物
理的に決まっている。近年、歪を有するＳｉ結晶中で
は、歪の無い通常のＳｉ結晶よりも電子の移動度が向上
することが報告されている。この歪を有するＳｉ結晶を
得るために、Ｓｉに対して格子定数の大きいＳｉＧｅ結
晶を仮想基板とし、その表面に歪を保った状態でＳｉ結
晶を成長させることが行われている。2. Description of the Related Art Improving electron mobility is one of effective means for improving the performance of semiconductor devices.
In an ordinary Si single crystal, the upper limit of the electron mobility is physically determined. In recent years, it has been reported that electron mobility is higher in strained Si crystals than in normal strainless Si crystals. In order to obtain a Si crystal having this strain, a SiGe crystal having a large lattice constant with respect to Si is used as a virtual substrate, and the Si crystal is grown on the surface while maintaining the strain.
【０００３】トランジスタ形成を可能とする程度に低欠
陥密度の歪を有するＳｉ結晶を形成するためには、仮想
基板として用いるＳｉＧｅ結晶が、その格子定数を更に
大きくするために、その最上層表面において十分に歪が
緩和されており、かつ欠陥密度が十分に低いことが必要
である。[0003] In order to form a Si crystal having a strain with a low defect density to the extent that a transistor can be formed, a SiGe crystal used as a virtual substrate needs to have a lattice constant larger than that of the SiGe crystal. It is necessary that the strain is sufficiently relaxed and the defect density is sufficiently low.
【０００４】Ｓｉ単結晶上にＳｉＧｅ層を成長させた場
合には、Ｇｅ濃度に依存して変化するある臨界膜厚まで
は、歪を内包した状態でＳｉＧｅ結晶層が形成され、臨
界膜厚を越えると結晶中に転位等の欠陥が導入され、歪
が緩和されることが知られている。従って、十分に歪の
緩和されたＳｉＧｅ結晶層を得るためには臨界膜厚以上
に厚くＳｉＧｅ結晶を成長させる必要がある。しかし、
トランジスタを形成できる程度に良質な歪を有するＳｉ
結晶層を得るためには、結晶形成中に導入される欠陥が
問題となる。そのため、少なくとも仮想基板となる歪の
緩和されたＳｉＧｅ結晶の最上層表面での欠陥密度を低
減させる必要がある。[0004] When a SiGe layer is grown on a Si single crystal, a SiGe crystal layer is formed in a state of containing a strain up to a certain critical film thickness that changes depending on the Ge concentration. It is known that, if it exceeds, defects such as dislocations are introduced into the crystal, and the strain is relaxed. Therefore, in order to obtain a SiGe crystal layer with a sufficiently relaxed strain, it is necessary to grow a SiGe crystal thicker than the critical film thickness. But,
Si having high quality strain enough to form a transistor
In order to obtain a crystal layer, defects introduced during crystal formation pose a problem. Therefore, it is necessary to reduce at least the defect density on the uppermost layer surface of the relaxed strained SiGe crystal serving as the virtual substrate.
【０００５】このため、歪の緩和されたＳｉＧｅ結晶層
の形成方法において、欠陥密度の低いＳｉＧｅ結晶層の
仮想基板を得る試みがなされている。例えば、特開平５
−１２９２０１号公報には、Ｇｅ組成を徐々に増加させ
て格子緩和した、欠陥密度の低いＳｉＧｅ層の形成方
法、及びそのＳｉＧｅ層の上に歪を有するＳｉ層を形成
する技術が記載されている。[0005] Therefore, in a method of forming a SiGe crystal layer with relaxed strain, an attempt has been made to obtain a virtual substrate of a SiGe crystal layer having a low defect density. For example, Japanese Unexamined Patent Publication
Japanese Patent Application Laid-Open No. -129201 describes a method for forming a SiGe layer having a low defect density, in which a Ge composition is gradually increased and lattice relaxation is performed, and a technique for forming a strained Si layer on the SiGe layer. .
【０００６】格子緩和（歪緩和）した欠陥の少ないＳｉ
Ｇｅ層に素子を形成する場合、前記欠陥の少ないＳｉＧ
ｅ層上に更に歪を有するＳｉ層を形成してそのＳｉ層に
素子を形成する場合とがある。いずれにせよ、歪の緩和
した欠陥の少ないＳｉＧｅ層の形成が必要である。歪の
緩和した欠陥の少ないＳｉＧｅ層を形成する従来技術を
図４を用いて説明する。[0006] Si with a few lattice-relaxed (strain-relaxed) defects
When an element is formed on a Ge layer, the SiG having few defects is used.
There is a case where an Si layer having a strain is further formed on the e layer and an element is formed on the Si layer. In any case, it is necessary to form a SiGe layer in which the strain is relaxed and the number of defects is small. A conventional technique for forming a SiGe layer with reduced defects and less distortion will be described with reference to FIG.
【０００７】Ｓｉ等の基板４０１に基板の格子定数より
も大きい格子定数である第１のＳｉＧｅ層４０２、第２
のＳｉＧｅ層４０５、第３のＳｉＧｅ層４０８を順次形
成している。このときＧｅ濃度を順次高くしていき、格
子定数を大きくしている。また、各膜厚は、Ｇｅの濃度
による臨界膜厚以下で形成している。形成後、更に３５
０℃の加熱処理により、格子整合によって引き起こされ
たミスフィット転移を、ミスフィット転移の核になるよ
うにして、膜内に存在する歪を除去している。そうする
ことにより、低欠陥で歪の緩和されたＳｉＧｅ膜を得
て、そのＳｉＧｅ膜に素子を形成している。図４中、４
０９は絶縁層、４１０はゲート電極、４３１及び４３４
はリード、４３６は金属−酸化物−半導体（ＭＯＳ）電
界効果トランジスタ（ＦＥＴ）を意味している。A first SiGe layer 402 having a lattice constant larger than that of the substrate
Is formed in order, and a third SiGe layer 408 is sequentially formed. At this time, the Ge concentration is gradually increased to increase the lattice constant. Further, each film thickness is formed to be equal to or less than the critical film thickness depending on the Ge concentration. After formation, an additional 35
By performing the heat treatment at 0 ° C., the strain existing in the film is removed by making the misfit transition caused by lattice matching the core of the misfit transition. By doing so, a SiGe film having a low defect and a reduced strain is obtained, and an element is formed on the SiGe film. 4 in FIG.
09 is an insulating layer, 410 is a gate electrode, 431 and 434
Denotes a lead, and 436 denotes a metal-oxide-semiconductor (MOS) field effect transistor (FET).
【０００８】[0008]
【発明が解決しようとする課題】特開平５−１２９２０
１号公報に記載の方法では、歪の緩和された欠陥密度の
低いＳｉＧｅ結晶層を得るためにグレーディッド組成の
複数のエピタキシャル層を形成している。その際、より
大きな歪を有するＳｉ結晶を成長させることが望まれる
が、そのためには、より大きなＧｅ濃度が必要とされ
る。従って、より厚いＳｉＧｅ結晶層、例えば、Ｇｅ濃
度２０％の層の場合、５％ごと増加させていくと４回、
Ｇｅ濃度４０％の層の場合、８回成長させる必要があ
る。このため、仮想基板であるＳｉＧｅ結晶の形成に長
時間を要するため、スループットが悪く、量産を想定し
た場合の生産性が悪いという問題あった。また、最上層
で必要とされるＧｅ濃度のＳｉＧｅ層の厚さは、臨界膜
厚以上にはできないという問題があった。Problems to be Solved by the Invention
In the method described in Japanese Patent Application Laid-Open No. 1 (1999) -1999, a plurality of epitaxial layers having a graded composition are formed in order to obtain a SiGe crystal layer having a reduced strain density and a reduced strain. At this time, it is desired to grow a Si crystal having a larger strain, but for that purpose, a higher Ge concentration is required. Therefore, in the case of a thicker SiGe crystal layer, for example, a layer with a Ge concentration of 20%, four times when increasing by 5%,
In the case of a layer with a Ge concentration of 40%, it is necessary to grow eight times. For this reason, since it takes a long time to form the SiGe crystal as a virtual substrate, there is a problem that the throughput is low and the productivity is low when mass production is assumed. In addition, there is a problem that the thickness of the SiGe layer having a Ge concentration required for the uppermost layer cannot be larger than the critical thickness.
【０００９】[0009]
【課題を解決するための手段】かくして本発明によれ
ば、Ｓｉ基板／ＳｉＧｅ結晶層からなり、ＳｉＧｅ結晶
層が、不純物のイオン注入より形成された不純物層を有
し、不純物層が、その下部に歪を有するＳｉＧｅ結晶層
と、その上部に歪が緩和されているＳｉＧｅ結晶層とを
有することを特徴とする半導体基板が提供される。更
に、本発明によれば、上記半導体基板にトランジスタが
形成されている半導体装置が提供される。Thus, according to the present invention, there is provided an Si substrate / SiGe crystal layer, wherein the SiGe crystal layer has an impurity layer formed by ion implantation of an impurity, and the impurity layer has a lower portion. A semiconductor substrate characterized by having a SiGe crystal layer having a strain on the substrate and an SiGe crystal layer having a relaxed strain thereon. Further, according to the present invention, there is provided a semiconductor device in which a transistor is formed on the semiconductor substrate.
【００１０】また、本発明によれば、Ｓｉ基板上に歪を
有するＳｉＧｅ結晶層を形成する工程と、この歪を有す
るＳｉＧｅ結晶層に不純物のイオン注入を行い、ＳｉＧ
ｅ非晶質層をその表層に形成する工程と、ＳｉＧｅ非晶
質層を再結晶化し、歪が緩和されている第１のＳｉＧｅ
結晶層に変換する工程とを有することを特徴とする半導
体基板の製造方法が提供される。更に、本発明によれ
ば、上記方法により形成された半導体基板に、トランジ
スタを形成することを特徴とする半導体装置の製造方法
が提供される。Further, according to the present invention, a step of forming a strained SiGe crystal layer on a Si substrate, and ion implantation of impurities into the strained SiGe crystal layer are performed.
forming an e-amorphous layer on the surface thereof; and recrystallizing the SiGe amorphous layer to reduce the strain of the first SiGe.
Converting to a crystalline layer. Further, according to the present invention, there is provided a method of manufacturing a semiconductor device, wherein a transistor is formed on a semiconductor substrate formed by the above method.
【００１１】[0011]
【発明の実施の形態】本発明において、Ｓｉ基板（Ｐ型
又はＮ型を有していてもよい）上に形成するＳｉＧｅ結
晶層はＧｅ濃度が均一であってよい。結晶形成時におけ
る転位等によるＳｉＧｅ結晶中への欠陥導入を避けるた
めに、このＳｉＧｅ結晶は、所望のＧｅ濃度に対する臨
界膜厚以下で成長されることが好ましい。このＳｉＧｅ
結晶層は、不純物のイオン注入を行う前には、歪を内包
した（有する）状態にある。なお、以下の本発明の説明
において、歪を内包した（有する）状態とは、充分に厚
いバルク状のＳｉＧｅ結晶の格子定数に対し、成長した
ＳｉＧｅ層の水平方向の格子定数が小さい場合には圧縮
歪を、大きい場合には引張り歪をもっている状態をい
う。また、歪の緩和された状態とは、充分に厚いバルク
状のＳｉＧｅ結晶の格子定数に対し、どの方向の格子定
数も等しくなっている状態をいう。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the present invention, a SiGe crystal layer formed on a Si substrate (which may have a P type or an N type) may have a uniform Ge concentration. In order to avoid the introduction of defects into the SiGe crystal due to dislocations or the like during crystal formation, it is preferable that this SiGe crystal be grown at a critical thickness or less for a desired Ge concentration. This SiGe
The crystal layer is in a state including (having) strain before the impurity is ion-implanted. In the following description of the present invention, a state including (having) strain means a state in which the lattice constant of the grown SiGe layer in the horizontal direction is smaller than the lattice constant of a sufficiently thick bulk SiGe crystal. When the compression strain is large, it means a state having a tensile strain. The state in which the strain is relaxed refers to a state in which the lattice constant in any direction is equal to the lattice constant of a sufficiently thick bulk SiGe crystal.
【００１２】不純物のイオン注入により、注入種が通過
した領域にある歪を有するＳｉＧｅ結晶層は、結晶性が
破壊され、ＳｉＧｅ非晶質層へと変化する。不純物注入
の表面からの深さは、ＳｉＧｅ結晶層の膜厚より小さい
ことが好ましい。この場合、注入後の不純物は元のＳｉ
Ｇｅ結晶層中、より詳しくは新たに形成されたＳｉＧｅ
非晶質層と残されたＳｉＧｅ結晶層との界面に存在す
る。[0012] Due to the ion implantation of the impurity, the crystallinity of the strained SiGe crystal layer in the region where the implanted species has passed is destroyed and the SiGe crystal layer is changed to a SiGe amorphous layer. It is preferable that the depth from the surface of the impurity implantation be smaller than the thickness of the SiGe crystal layer. In this case, the impurity after implantation is
In the Ge crystal layer, more specifically, newly formed SiGe
It exists at the interface between the amorphous layer and the remaining SiGe crystal layer.
【００１３】熱処理により、ＳｉＧｅ非晶質層は、Ｓｉ
Ｇｅ結晶層をシードとして結晶性が回復する。このと
き、ＳｉＧｅ結晶層と非晶質層との界面に、注入された
不純物が存在するために欠陥が蓄積される。この欠陥導
入の作用により、再結晶化されたＳｉＧｅ結晶層は歪が
解放されており、注入前の歪を内包したＳｉＧｅ結晶層
と異なった、歪の緩和されたＳｉＧｅ結晶層が形成され
る。また同時に、熱処理において、不純物の存在する箇
所に欠陥が蓄積される。従って、再結晶化された歪の緩
和されたＳｉＧｅ結晶層中に欠陥が導入されないため、
ＳｉＧｅ結晶最上表面において、低欠陥密度にすること
が可能である。By the heat treatment, the amorphous SiGe layer becomes
The crystallinity is restored using the Ge crystal layer as a seed. At this time, defects are accumulated at the interface between the SiGe crystal layer and the amorphous layer due to the presence of the implanted impurities. Due to the effect of the introduction of the defect, the strain is released from the recrystallized SiGe crystal layer, and a strain-relaxed SiGe crystal layer different from the SiGe crystal layer containing the strain before the implantation is formed. At the same time, in the heat treatment, defects accumulate in places where impurities exist. Therefore, no defects are introduced into the recrystallized strain-reduced SiGe crystal layer,
It is possible to reduce the defect density on the uppermost surface of the SiGe crystal.
【００１４】このような作用により、ＳｉＧｅ結晶層の
膜厚が薄くても、十分に歪の緩和されたＳｉＧｅ単結晶
層を得ることができ、その上に歪を内包する良質な半導
体層（特にはＳｉ単結晶層）を形成することができる。
なお、半導体基板上に形成されるトランジスタのリーク
電流を抑制するために、欠陥層を歪を有する半導体層か
ら十分に離れた深さに形成することが好ましい。By such an operation, even if the thickness of the SiGe crystal layer is small, it is possible to obtain a SiGe single crystal layer in which the strain is sufficiently relaxed, and a high-quality semiconductor layer (especially, a strain-containing semiconductor layer) is formed thereon. Can form a Si single crystal layer).
Note that in order to suppress leakage current of a transistor formed over the semiconductor substrate, it is preferable that the defect layer be formed at a depth sufficiently distant from the strained semiconductor layer.
【００１５】また、不純物の注入深さを大きくすること
により、欠陥層の形成深さを大きくする場合には、Ｓｉ
単結晶基板に厚いＳｉＧｅ結晶層を形成することが望ま
れる。この場合、歪による臨界膜厚の制限により、欠陥
導入を回避しつつ厚いＳｉＧｅ結晶層を形成することよ
りも、歪の緩和された第１のＳｉＧｅ結晶層を仮想基板
として、同一のＧｅ濃度を持つ第２のＳｉＧｅ結晶層を
形成することが好ましい。こうすれば、第２のＳｉＧｅ
結晶層の膜厚を自由に設定することができる。これは、
第１のＳｉＧｅ結晶層と第２のＳｉＧｅ結晶層の格子定
数が一致するため、歪による臨界膜厚の制限がなく、良
質なＳｉＧｅ結晶をさせることができるためである。従
って、リーク電流の増加がより抑制された最適化された
膜厚の第２のＳｉＧｅ結晶層を容易に形成できる。In the case where the depth of forming the defect layer is increased by increasing the implantation depth of the impurity,
It is desired to form a thick SiGe crystal layer on a single crystal substrate. In this case, due to the limitation of the critical film thickness due to the strain, the same Ge concentration can be obtained by using the first SiGe crystal layer whose strain is relaxed as a virtual substrate rather than forming a thick SiGe crystal layer while avoiding the introduction of defects. It is preferable to form a second SiGe crystal layer. In this case, the second SiGe
The thickness of the crystal layer can be freely set. this is,
This is because the lattice constants of the first SiGe crystal layer and the second SiGe crystal layer match, so that there is no limitation on the critical film thickness due to strain, and a high-quality SiGe crystal can be obtained. Therefore, it is possible to easily form the second SiGe crystal layer having the optimized film thickness in which the increase in the leak current is further suppressed.
【００１６】また第２のＳｉＧｅ結晶層を形成すること
により、不純物の注入及び熱処理により形成された第１
のＳｉＧｅ結晶層最上表面の微小欠陥を低減できるた
め、その上に形成する歪を有する半導体層に対してより
望ましい仮想基板が得ることができる。歪を有する半導
体層としては、Ｓｉ、Ｇｅ、Ｓｉ1-xＧｅx（ｘは０〜
１）、Ｓｉ1-yＣy（ｙは０〜０．０５）、Ｓｉ1-x-yＧ
ｅxＣy（ｘは０〜１、ｙは０〜０．０５）、Ｇｅ1-yＣy
（ｙは０〜０．５）のIV族半導体及びその混晶半導体、
ＧａＡｓ等の化合物半導体等が用いることができる。歪
を有する半導体層としては、任意にＣが添加された歪を
有するＳｉ結晶層、又は歪を有するＧｅ結晶層を用いる
ことが好ましい。By forming the second SiGe crystal layer, the first SiGe crystal layer is formed by the implantation of impurities and the heat treatment.
Since the microdefects on the uppermost surface of the SiGe crystal layer can be reduced, it is possible to obtain a more desirable virtual substrate for a strained semiconductor layer formed thereon. Examples of the semiconductor layer having strain include Si, Ge, and Si 1-x Ge x (x is 0 to 0).
1), Si 1-y C y (y is 0 to 0.05), Si 1-xy G
e x C y (x is 0 to 1, y is 0~0.05), Ge 1-y C y
(Y is 0 to 0.5) group IV semiconductor and mixed crystal semiconductor thereof,
A compound semiconductor such as GaAs can be used. As the semiconductor layer having strain, it is preferable to use a strained Si crystal layer to which C is arbitrarily added or a strained Ge crystal layer.
【００１７】歪の緩和されたＳｉＧｅ結晶層に対して、
歪を有する半導体層としてＳｉ層を形成した場合、Ｓｉ
の格子定数が歪の緩和されたＳｉＧｅ層の格子定数より
小さいため、Ｓｉ層は伸張性応力を受ける。この応力に
より電子及び正孔の移動度を向上させることができる。
Ｓｉ層は、完全性の高い結晶を比較的安定して形成でき
るため、欠陥によるリークの少ないトランジスタ等のデ
バイス形成に適している。またトランジスタ形成層とし
て用いる歪を有するＳｉ層が単一元素からなるため、Ｓ
ｉＧｅ層等の複数の元素からなる混晶半導体を用いた場
合で起こる、合金散乱によるキャリア移動度の劣化等の
問題がないという利点もある。With respect to the SiGe crystal layer in which the strain is relaxed,
When a Si layer is formed as a semiconductor layer having strain, Si
Is smaller than the lattice constant of the SiGe layer in which the strain is relaxed, the Si layer receives an extensive stress. This stress can improve the mobility of electrons and holes.
The Si layer is suitable for forming a device such as a transistor with less leakage due to defects because a crystal with high integrity can be formed relatively stably. Further, since the strained Si layer used as the transistor formation layer is made of a single element,
There is also an advantage that there is no problem such as deterioration of carrier mobility due to alloy scattering which occurs when a mixed crystal semiconductor including a plurality of elements such as an iGe layer is used.
【００１８】更に、Ｃを添加したＳｉ層を用いれば、上
述のＳｉ層を利用した場合に比べて、同一のＧｅ濃度の
歪の緩和されたＳｉＧｅ結晶層を有する仮想基板を用い
た場合、より大きな歪を得ることができる。この歪によ
り、より大きく移動度を向上させることができる。Furthermore, when a Si layer to which C is added is used, a virtual substrate having an SiGe crystal layer with the same Ge concentration and a reduced strain is used as compared with the case where the above-described Si layer is used. Large distortion can be obtained. Due to this distortion, the mobility can be further improved.
【００１９】また、歪の緩和されたＳｉＧｅ結晶層に対
して、歪を有する半導体層としてＧｅ層を形成した場
合、Ｇｅの格子定数が歪の緩和されたＳｉＧｅの格子定
数に対して大きいため、Ｇｅ層は圧縮性応力を受ける。
この応力により正孔の移動度が向上させることができ
る。Ｇｅは通常トランジスタ形成に広く用いられている
Ｓｉに対して、電子、正孔ともに移動度が大きいが、応
力の効果により正孔の移動度を更に大きくできる。ま
た、この場合においても、トランジスタ形成層として用
いる歪を有するＧｅ層が単一元素からなるため、ＳｉＧ
ｅ層等の複数の元素からなる混晶半導体を用いた場合で
起こる、合金散乱によるキャリア移動度の劣化等の問題
もないという利点もある。When a Ge layer is formed as a semiconductor layer having strain with respect to a SiGe crystal layer whose strain is relaxed, the lattice constant of Ge is larger than that of SiGe whose strain has been relaxed. The Ge layer experiences compressive stress.
This stress can improve the hole mobility. Ge has a higher mobility for both electrons and holes than Si, which is generally used widely for transistor formation. However, the effect of stress can further increase the mobility of holes. Also in this case, since the strained Ge layer used as the transistor formation layer is made of a single element, the SiG
There is also an advantage that there is no problem such as deterioration of carrier mobility due to alloy scattering, which occurs when a mixed crystal semiconductor including a plurality of elements such as an e-layer is used.
【００２０】ここで、イオン注入される不純物は、水
素、周期律表にて第４属に属する元素、又は不活性元素
であることが好ましい。このような元素を使用すれば、
注入し熱処理の後でも、電気的に中性であり、トランジ
スタ等のデバイスを形成した際、電気的な影響が少ない
ため好ましい。周期律表にて第４属に属する元素とし
て、Ｃ、Ｓｉ、Ｇｅ、Ｓｎ等を用いることができる。ま
た、前記不活性元素としてＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘ
ｅ等の周期律表にて第０属に属する元素を用いることが
できる。Here, the impurity to be ion-implanted is preferably hydrogen, an element belonging to Group 4 in the periodic table, or an inert element. If you use such an element,
Even after the implantation and the heat treatment, it is electrically neutral, and thus is preferably used when a device such as a transistor is formed because it has little electric influence. C, Si, Ge, Sn, or the like can be used as an element belonging to Group 4 in the periodic table. He, Ne, Ar, Kr, X
Elements belonging to Group 0 in the periodic table such as e can be used.
【００２１】更に、本発明では、上記半導体基板にトラ
ンジスタが形成される。具体的には、歪の緩和されたＳ
ｉＧｅ結晶層を仮想基板として、その表面上に形成され
た歪を内包した半導体層にトランジスタを形成すること
が好ましい。歪を内包した半導体層ではキャリア（電子
又は正孔）の移動度が歪の大きさに伴い変化する。ま
た、歪の種類（伸張性応力又は圧縮性応力）によっても
キャリア移動度の変化は異なる。歪の大きさは仮想基板
とその上に形成される半導体層との格子定数差によって
定まり、歪の種類（伸張性応力又は圧縮性応力）は仮想
基板とその上に形成される半導体層との格子定数の大小
関係により決定される。伸張性応力のかかった歪を有す
る半導体層中では、電子及び正孔の移動度が向上する。
一方、圧縮性応力のかかった歪を有する半導体層中で
は、正孔の移動度が向上する。この移動度向上の効果に
より、より高性能なトランジスタを、簡便に作製でき
る。以下、実施の形態により本発明を更に詳細に説明す
る。Further, in the present invention, a transistor is formed on the semiconductor substrate. Specifically, S with relaxed distortion
It is preferable that a transistor be formed in a semiconductor layer including a strain formed on the surface of the iGe crystal layer as a virtual substrate. In the semiconductor layer containing the strain, the mobility of carriers (electrons or holes) changes with the magnitude of the strain. Further, the change in carrier mobility differs depending on the type of strain (tensile stress or compressive stress). The magnitude of the strain is determined by the lattice constant difference between the virtual substrate and the semiconductor layer formed thereon, and the type of the strain (tensile stress or compressive stress) between the virtual substrate and the semiconductor layer formed thereon It is determined by the magnitude relation of the lattice constant. In a strained semiconductor layer subjected to tensile stress, the mobility of electrons and holes is improved.
On the other hand, in a strained semiconductor layer subjected to compressive stress, the mobility of holes is improved. With the effect of improving the mobility, a higher-performance transistor can be easily manufactured. Hereinafter, the present invention will be described in more detail with reference to embodiments.
【００２２】実施の形態１ 第１の実施形態について、図１（ａ）〜（ｆ）を参照し
て説明する。Ｐ型単結晶Ｓｉ基板１０１を洗浄処理を行
い、有機物、重金属を除去した後、希ＨＦ溶液にて基板
表面に形成された自然酸化膜を除去する（図１
（ａ））。次に急速加熱型ＣＶＤ装置（ＲＴ−ＣＶＤ）
にＳｉ基板を導入し、Ｈ2雰囲気内にて８５０℃〜１０
００℃に加熱することにより、装置導入時に基板表面に
形成された自然酸化膜を除去する。この後、基板温度５
００℃〜８００℃において膜厚１００ｎｍ、Ｇｅ濃度２
０％の歪を有する第１のＳｉＧｅ結晶層１０２を形成す
る。このＳｉＧｅ結晶層の膜厚は、この濃度における臨
界膜厚より小さくなるように設定している。このため、
ＳｉＧｅ結晶層は歪を内包した状態で成長しており、歪
を緩和するための転位が導入されないため、良質な結晶
層が形成される（図１（ｂ））。Embodiment 1 A first embodiment will be described with reference to FIGS. 1 (a) to 1 (f). After cleaning the P-type single crystal Si substrate 101 to remove organic substances and heavy metals, the natural oxide film formed on the substrate surface is removed with a dilute HF solution (FIG. 1).
(A)). Next, rapid heating type CVD equipment (RT-CVD)
850 ° C. to 10 in a H 2 atmosphere
By heating to 00 ° C., the natural oxide film formed on the substrate surface at the time of introducing the device is removed. Thereafter, the substrate temperature 5
100 ° C. to 800 ° C., film thickness 100 nm, Ge concentration 2
A first SiGe crystal layer 102 having a strain of 0% is formed. The thickness of the SiGe crystal layer is set to be smaller than the critical thickness at this concentration. For this reason,
Since the SiGe crystal layer grows in a state including the strain, and no dislocation for relaxing the strain is introduced, a high-quality crystal layer is formed (FIG. 1B).
【００２３】次に大電流イオン注入機にて、水素を１×
１０15〜５×１０16、表面からの注入深さが５０〜１０
０ｎｍとなるようにエネルギー設定してイオン注入を行
い不純物層を形成する。このとき、注入深さを浅くする
ために低温ＣＶＤ酸化膜等により、ＳｉＧｅ結晶層表面
にカバー膜を堆積した後、注入を行ってもよい。また、
このとき注入する不純物として水素の代わりに、Ｃ、Ｓ
ｉ、Ｇｅ、Ｓｎ等の周期律表にて第４属に属する元素及
びＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の周期律表にて第０
属に属する元素から選択される元素を用いてもよい。Next, hydrogen was added to 1 × with a high current ion implanter.
10 15 to 5 × 10 16 , implantation depth from the surface is 50 to 10
Ion implantation is performed with the energy set to 0 nm to form an impurity layer. At this time, the implantation may be performed after a cover film is deposited on the surface of the SiGe crystal layer using a low-temperature CVD oxide film or the like to reduce the implantation depth. Also,
At this time, instead of hydrogen as impurities to be implanted, C, S
Elements belonging to Group 4 in the periodic table such as i, Ge, Sn and the like, and element 0 belonging to the periodic table such as He, Ne, Ar, Kr and Xe.
Elements selected from elements belonging to the genus may be used.
【００２４】これらの元素は、注入後、ＳｉＧｅ結晶中
にて電気的に中性であり、トランジスタを作製した場合
に電気的な影響を及ぼさないため、注入種として望まし
い（図１（ｃ））。このとき、歪を内包したＳｉＧｅ結
晶層１０２にて水素イオンが通過した領域では結晶性が
破壊されて、ＳｉＧｅ非晶質層１０４が形成される。注
入された水素からなる不純物層１０３は、歪を有する第
１のＳｉＧｅ結晶層１０２とＳｉＧｅ非晶質層１０４と
の界面に残留する。（図１（ｄ））These elements are desirable as implantation species because they are electrically neutral in the SiGe crystal after implantation and have no electrical effect when a transistor is manufactured (FIG. 1 (c)). . At this time, the crystallinity is destroyed in the region where the hydrogen ions have passed in the SiGe crystal layer 102 containing the strain, and the SiGe amorphous layer 104 is formed. The impurity layer 103 made of the implanted hydrogen remains at the interface between the strained first SiGe crystal layer 102 and the amorphous SiGe layer 104. (Fig. 1 (d))
【００２５】次に、Ｎ2雰囲気下、６００〜９００℃の
範囲おいて５〜３０分間、熱処理を行う。このとき、Ｓ
ｉＧｅ非晶質層１０４は歪を有する第１のＳｉＧｅ結晶
層１０２をシードとして結晶性を回復し、歪の緩和され
た第１のＳｉＧｅ結晶層１０５が形成される。熱処理前
に歪を有する第１のＳｉＧｅ結晶層１０２とＳｉＧｅ非
晶質層１０４との界面に不純物層１０３が存在するた
め、この熱処理時において形成される欠陥はこの界面に
蓄積され、その界面には欠陥を多く含むＳｉＧｅ層が形
成される。この欠陥を多く含むＳｉＧｅ層１０６にて注
入前に歪を有する第１のＳｉＧｅ結晶層１０２に内包さ
れていた歪が開放されるため、再結晶化された歪の緩和
された第１のＳｉＧｅ結晶層１０５は、歪が緩和された
状態にある。なお、Ｎ2雰囲気において熱処理を行う
際、再結晶化された歪の緩和された第１のＳｉＧｅ結晶
層１０５の表面が窒化等の原因で平坦性が損なわれるこ
とを防ぐため、低温ＣＶＤ酸化膜等により、ＳｉＧｅ結
晶層表面にカバー膜を堆積した後、熱処理を行ってもよ
い（（図１（ｅ））。Next, heat treatment is performed in an N 2 atmosphere at a temperature of 600 to 900 ° C. for 5 to 30 minutes. At this time, S
The iGe amorphous layer 104 recovers the crystallinity using the strained first SiGe crystal layer 102 as a seed, and the first strained SiGe crystal layer 105 is formed. Since the impurity layer 103 is present at the interface between the first SiGe crystal layer 102 and the amorphous SiGe layer 104 having strain before heat treatment, defects formed during this heat treatment are accumulated at this interface, and Forms a SiGe layer containing many defects. Since the strain contained in the first SiGe crystal layer 102 having strain before implantation in the SiGe layer 106 containing many defects is released, the recrystallized strained first SiGe crystal is released. The layer 105 is in a state where strain is relaxed. When heat treatment is performed in an N 2 atmosphere, a low-temperature CVD oxide film is used to prevent the surface of the recrystallized strain-relieved first SiGe crystal layer 105 from being flattened due to nitriding or the like. By depositing a cover film on the surface of the SiGe crystal layer, heat treatment may be performed (FIG. 1E).
【００２６】続いて、希ＨＦ溶液にて酸化膜又は自然酸
化膜を除去した後、上述のＲＴ−ＣＶＤ装置に図１
（ｅ）に示される仮想基板を導入する。装置内にてＨ2
雰囲気内にて８５０℃〜１０００℃に加熱することによ
り、装置導入時に基板表面に形成された自然酸化膜を除
去する。この後、基板温度５００℃〜８００℃において
膜厚２０ｎｍのＳｉ結晶層１０８を形成する。このＳｉ
結晶層の膜厚は、仮想基板となるＧｅ濃度２０％のＳｉ
Ｇｅ結晶層とＳｉ結晶層との格子定数差に対する臨界膜
厚より小さくなるように設定しており、このためトラン
ジスタ形成が可能な程度に欠陥密度の低いＳｉ結晶層１
０８が形成できる。このとき、歪の緩和されたＳｉＧｅ
結晶層１０５の格子定数が、その上に形成するＳｉ結晶
層の格子定数より大きいため、Ｓｉ結晶層は伸張性応力
を受けた状態で形成されている。この応力の効果によ
り、歪を有するＳｉ結晶層１０８中では、電子、正孔と
も移動度が向上する（図１（ｆ））。Subsequently, after removing the oxide film or the natural oxide film with a dilute HF solution, the above-described RT-CVD apparatus is used as shown in FIG.
The virtual substrate shown in (e) is introduced. H 2 in the device
By heating to 850 ° C. to 1000 ° C. in an atmosphere, a natural oxide film formed on the substrate surface when the apparatus is introduced is removed. Thereafter, a Si crystal layer 108 having a thickness of 20 nm is formed at a substrate temperature of 500 ° C. to 800 ° C. This Si
The thickness of the crystal layer is set to 20% Ge concentration as a virtual substrate.
The thickness is set to be smaller than the critical film thickness with respect to the lattice constant difference between the Ge crystal layer and the Si crystal layer.
08 can be formed. At this time, the strained SiGe
Since the lattice constant of the crystal layer 105 is larger than the lattice constant of the Si crystal layer formed thereon, the Si crystal layer is formed under a tensile stress. Due to the effect of this stress, the mobility of both electrons and holes is improved in the strained Si crystal layer 108 (FIG. 1F).
【００２７】ここで歪を有するＳｉ結晶層１０８の代わ
りにＳｉ、Ｇｅ、Ｓｉ1-xＧｅx（ｘは０〜１）、Ｓｉ
1-yＣy（ｙは０〜０．０５）、Ｓｉ1-x-yＧｅxＣy（ｘ
は０〜１、ｙは０〜０．０５）、Ｇｅ1-yＣy（ｙは０〜
０．５）のIV族半導体及びその混晶半導体、ＧａＡｓ等
の化合物半導体等を用いることができる。特にＳｉ1-y
Ｃyを用いた場合には、より大きな歪がかかるため、よ
り大きく電子、正孔の移動度を向上させることができ
る。また、Ｇｅを用いた場合には圧縮性応力がかかるた
め正孔のみ移動度が向上するが、Ｇｅは電子、正孔のそ
れぞれ移動度がＳｉの各移動度に比べて大きいため、Ｓ
ｉにて作製したトランジスタにより比べ、高性能なトラ
ンジスタが作製できる。Here, instead of the strained Si crystal layer 108, Si, Ge, Si 1-x Ge x (x is 0 to 1), Si
1-y C y (y is 0 to 0.05), Si 1-xy G x C y (x
Is 0 to 1, y is 0 to 0.05), Ge 1-y C y (y is 0 to 0)
0.5) Group IV semiconductors and mixed crystal semiconductors thereof, and compound semiconductors such as GaAs can be used. Especially Si 1-y
When Cy is used, a larger strain is applied, so that the mobility of electrons and holes can be further improved. When Ge is used, compressive stress is applied, so that only holes improve the mobility. However, Ge has higher mobility of electrons and holes than that of Si.
A high-performance transistor can be manufactured as compared with the transistor manufactured in i.
【００２８】実施の形態２ 第２の実施形態について、図２（ａ）〜（ｇ）を参照し
て説明する。図２（ａ）〜（ｇ）に示した例と、図１
（ａ）〜（ｆ）に示した例との違いは、歪を有するＳｉ
結晶層２０８を形成する前に、歪の緩和された第１のＳ
ｉＧｅ層２０５と同じＧｅ濃度（２０％）、膜厚１５０
ｎｍの第２のＳｉＧｅ層２０７の形成工程を設けている
ことである。このような第２のＳｉＧｅ層を設けること
により、例えば電界効果型（ＭＯＳ）トランジスタ等を
作製した場合に欠陥を多く含むＳｉＧｅ層２０６をトラ
ンジスタ動作領域から容易に隔離することができる。Embodiment 2 A second embodiment will be described with reference to FIGS. 2 (a) to 2 (g). 2A to 2G and FIG.
The difference from the examples shown in (a) to (f) is that the strained Si
Before forming the crystal layer 208, the first S
Ge concentration (20%) same as iGe layer 205, film thickness 150
The step of forming the second SiGe layer 207 of nm is provided. By providing such a second SiGe layer, for example, when a field effect (MOS) transistor or the like is manufactured, the SiGe layer 206 containing many defects can be easily isolated from the transistor operation region.
【００２９】ドレイン−基板間に形成される空乏層領域
が、欠陥を多く含むＳｉＧｅ層２０６に重なる場合、こ
の欠陥を多く含むＳｉＧｅ層において、生成再結合電流
が生じるため、リーク電流が増大する。このため、ドレ
イン−基板間に形成される空乏層から離れた深さに欠陥
を多く含むＳｉＧｅ層が形成されるように歪の緩和され
た第１のＳｉＧｅ層の膜厚を設定する必要がある。しか
しながら、Ｓｉ単結晶基板２０１上に厚い歪を有する第
１のＳｉＧｅ結晶層２０２を形成することは、欠陥が導
入される臨界膜厚が存在するために困難である。実施の
形態２では、第２のＳｉＧｅ層の格子定数が、仮想基板
の歪の緩和された第１のＳｉＧｅ層の格子定数と一致す
るため、臨界膜厚による制限なく、良質なＳｉＧｅ結晶
層を得ることができる。以下、製造方法を説明する。ま
ず、Ｐ型単結晶Ｓｉ基板２０１に洗浄処理を行い、有機
物、重金属を除去した後、希ＨＦ溶液にて基板表面に形
成された自然酸化膜を除去する（図２（ａ））。When the depletion layer region formed between the drain and the substrate overlaps with the SiGe layer 206 containing many defects, a generated recombination current occurs in the SiGe layer containing many defects, so that the leakage current increases. For this reason, it is necessary to set the thickness of the first SiGe layer whose strain is relaxed so that a SiGe layer containing many defects is formed at a depth away from the depletion layer formed between the drain and the substrate. . However, it is difficult to form the first SiGe crystal layer 202 having a large strain on the Si single crystal substrate 201 due to the existence of a critical film thickness into which defects are introduced. In the second embodiment, since the lattice constant of the second SiGe layer matches the lattice constant of the first SiGe layer in which the strain of the virtual substrate is relaxed, a high-quality SiGe crystal layer can be formed without limitation by the critical film thickness. Obtainable. Hereinafter, the manufacturing method will be described. First, a cleaning process is performed on the P-type single crystal Si substrate 201 to remove organic substances and heavy metals, and then a natural oxide film formed on the substrate surface is removed using a dilute HF solution (FIG. 2A).
【００３０】次に急速加熱型ＣＶＤ装置（ＲＴ−ＣＶ
Ｄ）にＳｉ基板を導入し、Ｈ2雰囲気内にて８５０℃〜
１０００℃に加熱することにより、装置導入時に基板表
面に形成された自然酸化膜を除去する。この後、基板温
度５００℃〜８００℃において膜厚１００ｎｍ、Ｇｅ濃
度２０％の歪を有する第１のＳｉＧｅ結晶層２０２を形
成する。このＳｉＧｅ結晶層の膜厚は、この濃度におけ
る臨界膜厚より小さくなるように設定している。このた
め、ＳｉＧｅ結晶層は歪を内包した状態で成長してお
り、歪を緩和するための転位が導入されないため、良質
な結晶層が形成される（図２（ｂ））。Next, a rapid heating type CVD apparatus (RT-CV
Introducing the Si substrate into D), 850 ℃ ~ at H 2 in an atmosphere
By heating to 1000 ° C., a natural oxide film formed on the substrate surface at the time of introducing the device is removed. Thereafter, a first SiGe crystal layer 202 having a thickness of 100 nm and a strain of 20% Ge concentration is formed at a substrate temperature of 500 ° C. to 800 ° C. The thickness of the SiGe crystal layer is set to be smaller than the critical thickness at this concentration. For this reason, the SiGe crystal layer grows in a state including the strain, and no dislocation for relaxing the strain is introduced, so that a high-quality crystal layer is formed (FIG. 2B).
【００３１】次に大電流イオン注入機にて、水素を１×
１０15〜５×１０16、表面からの注入深さが５０〜１０
０ｎｍとなるようにエネルギー設定してイオン注入を行
うことで不純物層を形成する。このとき、注入深さを浅
くするために低温ＣＶＤ酸化膜等により、ＳｉＧｅ結晶
層表面にカバー膜を堆積した後、注入を行ってもよい。
このとき注入する不純物として水素の代わりに、Ｃ、Ｓ
ｉ、Ｇｅ、Ｓｎ等の周期律表にて第４属に属する元素及
びＨｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅ等の周期律表にて第０
属に属する元素を用いてもよい。これらの元素は、注入
後、ＳｉＧｅ結晶中にて電気的に中性であり、トランジ
スタを作製した場合に電気的な影響を及ぼさないため、
注入種として望ましい（図２（ｃ））。このとき、歪を
内包したＳｉＧｅ結晶層２０２にて水素イオンが通過し
た領域では結晶性が破壊されて、ＳｉＧｅ非晶質層２０
４が形成される。注入された水素からなる不純物層２０
３は、歪を有する第１のＳｉＧｅ結晶層２０２とＳｉＧ
ｅ非晶質層２０４との界面に残留する（図２（ｄ））。Next, hydrogen was added to 1 × with a high current ion implanter.
10 15 to 5 × 10 16 , implantation depth from the surface is 50 to 10
An impurity layer is formed by performing ion implantation with energy set to 0 nm. At this time, the implantation may be performed after a cover film is deposited on the surface of the SiGe crystal layer using a low-temperature CVD oxide film or the like to reduce the implantation depth.
At this time, instead of hydrogen as impurities to be implanted, C, S
Elements belonging to Group 4 in the periodic table such as i, Ge, Sn and the like, and element 0 belonging to the periodic table such as He, Ne, Ar, Kr and Xe.
Elements belonging to the genus may be used. Since these elements are electrically neutral in the SiGe crystal after implantation and do not have an electrical effect when a transistor is manufactured,
It is desirable as an implanted species (FIG. 2 (c)). At this time, in the region where hydrogen ions have passed in the SiGe crystal layer 202 containing the strain, the crystallinity is destroyed, and the SiGe amorphous layer 20
4 are formed. Impurity layer 20 made of implanted hydrogen
3 denotes a first SiGe crystal layer 202 having a strain and a SiG
It remains at the interface with the e-amorphous layer 204 (FIG. 2D).
【００３２】次に、Ｎ2雰囲気、６００〜９００℃の範
囲おいて５〜３０分間、熱処理を行う。このとき、Ｓｉ
Ｇｅ非晶質層２０４は歪を有する第１のＳｉＧｅ結晶層
２０２をシードとして結晶性を回復し、歪の緩和された
第１のＳｉＧｅ結晶層２０５が形成される。熱処理前に
歪を有する第１のＳｉＧｅ結晶層２０２とＳｉＧｅ非晶
質層２０４との界面に不純物層２０３が存在するため、
この熱処理時において形成される欠陥はこの界面に蓄積
され、界面には欠陥を多く含むＳｉＧｅ層が形成され
る。この欠陥を多く含むＳｉＧｅ層２０６にて注入前に
歪を有する第１のＳｉＧｅ結晶層２０２に内包していた
歪を開放するため、再結晶化された歪の緩和された第１
のＳｉＧｅ結晶層２０５は、歪が緩和された状態にあ
る。なお、Ｎ 2雰囲気において熱処理を行う際、再結晶
化された歪の緩和された第１のＳｉＧｅ結晶層２０５の
表面が窒化等の原因で平坦性が損なわれることを防ぐた
め、低温ＣＶＤ酸化膜等により、ＳｉＧｅ結晶層表面に
カバー膜を堆積した後、熱処理を行ってもよい（図２
（ｅ））。Next, NTwoAtmosphere, 600-900 ° C range
Heat treatment is performed for 5 to 30 minutes in the surrounding. At this time, Si
The Ge amorphous layer 204 is a first SiGe crystal layer having a strain.
Crystallinity was restored using 202 as a seed, and strain was relaxed
A first SiGe crystal layer 205 is formed. Before heat treatment
Strained first SiGe crystal layer 202 and SiGe amorphous
Impurity layer 203 exists at the interface with the porous layer 204,
Defects formed during this heat treatment accumulate at this interface
At the interface, a SiGe layer containing many defects is formed.
You. Before implantation in the SiGe layer 206 containing many defects,
Contained in the strained first SiGe crystal layer 202.
To relieve the strain, the recrystallized strain-relaxed first
The SiGe crystal layer 205 of FIG.
You. Note that N TwoWhen performing heat treatment in the atmosphere, recrystallization
Of the first SiGe crystal layer 205 in which the
To prevent the surface from being damaged by nitridation etc.
Therefore, a low-temperature CVD oxide film
After depositing the cover film, heat treatment may be performed (FIG. 2).
(E)).
【００３３】熱処理後において、酸化膜が仮想基板表面
を被覆している場合には、希ＨＦ溶液にて除去した後、
洗浄処理により、有機物、重金属等の汚染元素を表面よ
り除去する。続いて、希ＨＦ溶液にて自然酸化膜を除去
した後、上述のＲＴ−ＣＶＤ装置に図２（ｅ）に示され
る仮想基板を導入する。装置内にてＨ2雰囲気、８５０
℃〜１０００℃で加熱することにより、装置導入時に基
板表面に形成された自然酸化膜を除去した後、基板温度
５００℃〜８００℃において膜厚１５０nmの第２のＳｉ
Ｇｅ結晶層２０７を形成する。この第２のＳｉＧｅ結晶
層の膜厚は、作製する電界効果型（ＭＯＳ）トランジス
タ等のデバイスの駆動電源電圧、ソース／ドレイン注入
量、ウェル濃度に応じて、最適値が決定される（図２
（ｆ））。After the heat treatment, if the oxide film covers the surface of the virtual substrate, the oxide film is removed with a dilute HF solution.
By the cleaning treatment, contaminant elements such as organic substances and heavy metals are removed from the surface. Subsequently, after removing the natural oxide film with a dilute HF solution, the virtual substrate shown in FIG. 2E is introduced into the above-described RT-CVD apparatus. H 2 atmosphere in the apparatus, 850
After removing the natural oxide film formed on the substrate surface at the time of introduction of the device by heating at a temperature of from 1000 to 1000 ° C., a second Si
A Ge crystal layer 207 is formed. The optimum thickness of the second SiGe crystal layer is determined according to the drive power supply voltage, source / drain injection amount, and well concentration of a device such as a field effect (MOS) transistor to be manufactured (FIG. 2).
(F)).
【００３４】続いて、同一のＲＴ−ＣＶＤ装置内にて第
２のＳｉＧｅ結晶層表面の清浄性を保った状態におい
て、基板温度５００℃〜８００℃において膜厚２０ｎｍ
のＳｉ結晶層２０８を形成する。このＳｉ結晶層の膜厚
は、仮想基板となるＧｅ濃度２０％の第２のＳｉＧｅ結
晶層とＳｉ結晶層との格子定数差に対する臨界膜厚より
小さくなるように設定しており、このためトランジスタ
形成が可能な程度に欠陥密度の低いＳｉ結晶層２０８が
形成できる。このとき、歪の緩和されたＳｉＧｅ層２０
５の格子定数が、その上に形成するＳｉ結晶層の格子定
数より大きいため、Ｓｉ結晶層は伸張性応力を受けた状
態で形成されている。この応力の効果により、この歪を
有するＳｉ結晶層２０８中では、電子、正孔とも移動度
が向上する。（図２（ｇ））。ここで、実施の形態１の
歪を有するＳｉ結晶層１０８と同じく、歪を有するＳｉ
結晶層２０８の代わりにＳｉ、Ｇｅ、Ｓｉ1-xＧｅx、Ｓ
ｉ1-yＣy、Ｓｉ1-x-yＧｅxＣy、Ｇｅ1-yＣyのIV族半導
体及びその混晶半導体、ＧａＡｓ等の化合物半導体等を
用いることができる。Subsequently, in the same RT-CVD apparatus, while keeping the surface of the second SiGe crystal layer clean, at a substrate temperature of 500 ° C. to 800 ° C., a film thickness of 20 nm
Is formed. The thickness of the Si crystal layer is set to be smaller than the critical thickness with respect to the lattice constant difference between the second SiGe crystal layer having a Ge concentration of 20%, which serves as a virtual substrate, and the Si crystal layer. The Si crystal layer 208 having a defect density as low as possible can be formed. At this time, the strained SiGe layer 20
Since the lattice constant of No. 5 is larger than the lattice constant of the Si crystal layer formed thereon, the Si crystal layer is formed under a tensile stress. Due to the effect of this stress, the mobility of both electrons and holes in the Si crystal layer 208 having this strain is improved. (FIG. 2 (g)). Here, similarly to the strained Si crystal layer 108 of the first embodiment,
Instead of the crystal layer 208, Si, Ge, Si 1-x Ge x , S
i 1-y C y, Si 1-xy Ge x C y, Ge 1-y C y of group IV semiconductors and their mixed crystal semiconductor, it is possible to use a compound semiconductor such as GaAs or the like.
【００３５】実施の形態３ 第３の実施形態について、図３を参照して説明する。こ
の実施の形態は、上述した第１の実施の形態で示した半
導体基板に電界効果型トランジスタを作成した例であ
る。電界効果型トランジスタの作成には従来用いられて
いる技術を適用すればよい。すなわち、ゲート絶縁膜３
０９となるＳｉＯ2層上に多結晶Ｓｉ層を堆積し、これ
をゲート電極３１０の形状に加工し、さらにソース／ド
レイン領域３１１を形成することにより、電界効果型ト
ランジスタが作成される。この場合、ゲート絶縁膜とし
て、高濃度にＮ添加されたＳｉＯ2膜、Ｓｉ3Ｎ4膜及
び、Ｔａ2Ｏ5、ＺｒＯ2、ＨｆＯ2、Ｌａ2Ｏ3等の高誘電
率絶縁膜を用いることもできる（図３）。図３中、３０
１は基板、３０２は歪を有する第１のＳｉＧｅ結晶層、
３０５は歪の緩和された第１のＳｉＧｅ結晶層、３０６
は欠陥を多く含むＳｉＧｅ層、３０８はＳｉ結晶層を意
味する。Third Embodiment A third embodiment will be described with reference to FIG. This embodiment is an example in which a field-effect transistor is formed on the semiconductor substrate described in the first embodiment. A conventionally used technique may be applied to the production of the field-effect transistor. That is, the gate insulating film 3
A field-effect transistor is formed by depositing a polycrystalline Si layer on the SiO 2 layer to be formed as 09, processing this into the shape of the gate electrode 310, and further forming the source / drain region 311. In this case, a high-concentration N-doped SiO 2 film, Si 3 N 4 film, and a high dielectric constant insulating film such as Ta 2 O 5 , ZrO 2 , HfO 2 , La 2 O 3 are used as the gate insulating film. (Figure 3). In FIG.
1 is a substrate, 302 is a strained first SiGe crystal layer,
305 is a first SiGe crystal layer whose strain is relaxed, 306
Denotes a SiGe layer containing many defects, and 308 denotes a Si crystal layer.
【００３６】[0036]
【発明の効果】本発明によれば、簡便な方法にて歪の緩
和されたＳｉＧｅ結晶層を得ることができ、歪を内包す
る良質の半導体層を得ることが可能となる。また、従来
法では最上層のＳｉＧｅ層は、そのＧｅ濃度における臨
界膜厚以上にはできなかったが、本発明では臨界膜厚以
上のＳｉＧｅ層を有する半導体基板が得られる。また、
従来法では、Ｇｅ濃度が高いと成長回数が増えるが、本
発明はＧｅ濃度に依存しないので半導体基板、半導体装
置等の生産性が向上する。According to the present invention, a SiGe crystal layer with reduced strain can be obtained by a simple method, and a high-quality semiconductor layer containing strain can be obtained. Further, in the conventional method, the uppermost SiGe layer cannot be formed to have a thickness greater than the critical thickness at the Ge concentration, but in the present invention, a semiconductor substrate having a SiGe layer having a thickness greater than the critical thickness can be obtained. Also,
In the conventional method, the number of times of growth increases when the Ge concentration is high. However, since the present invention does not depend on the Ge concentration, the productivity of semiconductor substrates, semiconductor devices, and the like is improved.
【図１】本発明の第１の実施の形態にかかる半導体装置
の製造方法の一例を模式的に示した工程断面図である。FIG. 1 is a process sectional view schematically showing an example of a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態にかかる半導体装置
の製造方法の一例を模式的に示した工程断面図である。FIG. 2 is a process sectional view schematically showing an example of a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態にかかる半導体装置
の製造方法の一例を模式的に示した断面図である。FIG. 3 is a sectional view schematically showing an example of a method for manufacturing a semiconductor device according to a third embodiment of the present invention.
【図４】従来の半導体装置を模式的に示した断面図であ
る。FIG. 4 is a cross-sectional view schematically showing a conventional semiconductor device.
１０１、２０１、３０１、４０１…基板 １０２、２０２、３０２…歪を有する第１のＳｉＧｅ結
晶層 １０３、２０３…不純物層 １０４、２０４…ＳｉＧｅ非晶質層 １０５、２０５、３０５…歪の緩和された第１のＳｉＧ
ｅ結晶層 １０６、２０６、３０６…欠陥を多く含むＳｉＧｅ層 １０８、２０８、３０８…Ｓｉ結晶層 ２０７…第２のＳｉＧｅ結晶層 ３０９…ゲート絶縁膜 ３１０、４１０…ゲート電極 ３１１…ソース／ドレイン領域 ４０２…第１のＳｉＧｅ層 ４０５…第２のＳｉＧｅ層 ４０８…第３のＳｉＧｅ層 ４０９…絶縁層 ４３１、４３４…リード ４３６…金属−酸化物−半導体（ＭＯＳ）電界効果トラ
ンジスタ（ＦＥＴ）101, 201, 301, 401 ... substrate 102, 202, 302 ... first strained SiGe crystal layer 103, 203 ... impurity layer 104, 204 ... SiGe amorphous layer 105, 205, 305 ... strain was relaxed First SiG
e crystal layers 106, 206, 306... SiGe layers 108, 208, 308 containing many defects... Si crystal layers 207... second SiGe crystal layers 309... gate insulating films 310 and 410. ... first SiGe layer 405 ... second SiGe layer 408 ... third SiGe layer 409 ... insulating layer 431,434 ... lead 436 ... metal-oxide-semiconductor (MOS) field effect transistor (FET)
───────────────────────────────────────────────────── フロントページの続き (72)発明者 馬場 智也 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 ▲萩▼原 秀敏 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F052 AA11 AA17 DA01 DA03 GC03 JA01 5F140 AA00 AA01 AA08 AA24 AA40 AC28 BA01 BA03 BA05 BA07 BA17 BB16 BC06 BC17 BD07 BD09 BD11 BD12 BF01 BF04 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Tomoya Baba 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka Inside Sharp Corporation (72) Inventor ▲ Hagi ▼ Hidetoshi Hara 22-22 Nagaikecho, Abeno-ku, Osaka-shi, Osaka No. Sharp Corporation F term (reference) 5F052 AA11 AA17 DA01 DA03 GC03 JA01 5F140 AA00 AA01 AA08 AA24 AA40 AC28 BA01 BA03 BA05 BA07 BA17 BB16 BC06 BC17 BD07 BD09 BD11 BD12 BF01 BF04
Claims (11)
ｉＧｅ結晶層が、不純物のイオン注入より形成された不
純物層を有し、不純物層が、その下部に歪を有するＳｉ
Ｇｅ結晶層と、その上部に歪が緩和されているＳｉＧｅ
結晶層とを有することを特徴とする半導体基板。1. A semiconductor device comprising a Si substrate / SiGe crystal layer,
The iGe crystal layer has an impurity layer formed by ion implantation of the impurity, and the impurity layer has a strained Si underneath.
Ge crystal layer and SiGe with strain relaxed thereon
A semiconductor substrate having a crystal layer.
に、更にＳｉＧｅ結晶層が積層されている請求項１に記
載の半導体基板。2. The semiconductor substrate according to claim 1, wherein a SiGe crystal layer is further laminated on the SiGe crystal layer whose strain has been relaxed.
する元素又は不活性元素である請求項１又は２に記載の
半導体基板。3. The semiconductor substrate according to claim 1, wherein the impurity is hydrogen, an element belonging to Group 4 of the periodic table, or an inert element.
を有する半導体層が存在する請求項１〜３のいずれか１
つに記載の半導体基板。4. The semiconductor device according to claim 1, wherein a semiconductor layer having a strain exists between the Si substrate and the SiGe crystal layer.
A semiconductor substrate according to any one of the above.
されたＳｉ結晶層、又はＧｅ結晶層である請求項４に記
載の半導体基板。5. The semiconductor substrate according to claim 4, wherein the semiconductor layer having strain is a Si crystal layer to which C is arbitrarily added or a Ge crystal layer.
導体基板にトランジスタが形成されている半導体装置。6. A semiconductor device in which a transistor is formed on the semiconductor substrate according to claim 1.
を形成する工程と、この歪を有するＳｉＧｅ結晶層に不
純物のイオン注入を行い、ＳｉＧｅ非晶質層をその表層
に形成する工程と、ＳｉＧｅ非晶質層を再結晶化し、歪
が緩和されている第１のＳｉＧｅ結晶層に変換する工程
とを有することを特徴とする半導体基板の製造方法。7. A step of forming a strained SiGe crystal layer on a Si substrate, implanting impurities into the strained SiGe crystal layer, and forming an SiGe amorphous layer on its surface. Recrystallizing the amorphous SiGe layer to convert it into a first SiGe crystal layer in which the strain is relaxed.
する元素又は不活性元素である請求項７に記載の製造方
法。8. The method according to claim 7, wherein the impurity is hydrogen, an element belonging to Group 4 of the periodic table, or an inert element.
れている第２のＳｉＧｅ結晶層を形成する工程、歪の緩
和されている第２のＳｉＧｅ結晶層上に、歪を有する半
導体層を形成する工程とを有する請求項７又は８に記載
の製造方法。9. A step of forming a second strained SiGe crystal layer on the first SiGe crystal layer, and a semiconductor having a strain on the second strained SiGe crystal layer. The method according to claim 7, further comprising a step of forming a layer.
加されたＳｉ結晶層、又はＧｅ結晶層である請求項９に
記載の製造方法。10. The method according to claim 9, wherein the semiconductor layer having strain is a Si crystal layer to which C is arbitrarily added or a Ge crystal layer.
により形成された半導体基板に、トランジスタを形成す
ることを特徴とする半導体装置の製造方法。11. A method for manufacturing a semiconductor device, comprising: forming a transistor on a semiconductor substrate formed by the method according to claim 7. Description:
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