JP2002252988A - Bridging converter and dc-dc converter using the same - Google Patents
Bridging converter and dc-dc converter using the sameInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体スイッチン
グ素子におけるターンオフ時のサージ電圧とターンオフ
損失の抑制、およびターンオフ時のサージ電圧に起因す
るノイズの抑制を目的としたスナバ回路を用いたブリッ
ジ型コンバータの改良に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bridge type converter using a snubber circuit for suppressing a surge voltage and a turn-off loss at the time of turn-off in a semiconductor switching element and suppressing a noise caused by the surge voltage at the time of turn-off. It is related to the improvement of.
【０００２】[0002]
【従来の技術】負荷に任意の周波数および任意の電圧を
供給するためのコンバータの一つとして、ハーフブリッ
ジ型コンバータあるいはフル・ブリッジ型コンバータ
が、モータ駆動用、太陽光発電用、無停電電源、高周波
誘導加熱用を始めとする各種インバータ、あるいはＤＣ
−ＤＣコンバータなどで広く用いられている。これらの
ブリッジ型コンバータでは、小型化、高機能化あるいは
高効率化を目的にスイッチング周波数を高めることが行
われている。さらに、低騒音化の観点から、スイッチン
グ周波数は可聴周波数の上限である２０ｋＨｚ程度以上
に選定されるようになってきている。2. Description of the Related Art As one of converters for supplying an arbitrary frequency and an arbitrary voltage to a load, a half-bridge type converter or a full-bridge type converter is used for motor driving, photovoltaic power generation, uninterruptible power supply, Various inverters including high frequency induction heating, or DC
-Widely used in DC converters and the like. In these bridge type converters, the switching frequency has been increased for the purpose of miniaturization, high performance, or high efficiency. Further, from the viewpoint of noise reduction, the switching frequency is being selected to be equal to or higher than about 20 kHz which is the upper limit of the audible frequency.
【０００３】ブリッジ型コンバータを高周波化するため
には、スイッチング速度が速くスイッチング損失の小さ
な半導体スイッチング素子を採用し、これを高速駆動回
路を用いて高速でスイッチング動作させることが必要に
なる。しかし、半導体スイッチング素子を高速でスイッ
チングさせた場合、同半導体スイッチング素子のターン
オフ時に同半導体スイッチング素子の主電極間に波高値
の大きなサージ電圧が発生する。ターンオフ時のサージ
電圧が大きいと半導体スイッチング素子のターンオフ損
失が大きくなるほか、このターンオフ時のサージ電圧が
主電極間の耐圧を超えると同半導体スイッチング素子の
破壊に至る。また、このサージ電圧は、伝導ノイズや輻
射ノイズの原因となる。In order to increase the frequency of the bridge type converter, it is necessary to employ a semiconductor switching element having a high switching speed and a small switching loss, and to perform a high-speed switching operation using a high-speed drive circuit. However, when the semiconductor switching element is switched at a high speed, a surge voltage having a large peak value is generated between the main electrodes of the semiconductor switching element when the semiconductor switching element is turned off. When the surge voltage at the time of turn-off is large, the turn-off loss of the semiconductor switching element increases. When the surge voltage at the time of turn-off exceeds the breakdown voltage between the main electrodes, the semiconductor switching element is destroyed. This surge voltage causes conduction noise and radiation noise.
【０００４】前記、半導体スイッチング素子のターンオ
フ時のサージ電圧を抑制するため、同半導体スイッチン
グ素子の主電極間に、コンデンサと抵抗を直列に接続し
たＣＲスナバ回路、あるいは抵抗とダイオードの並列接
続にコンデンサを直列に接続したＣＲＤスナバ回路を接
続することにより、これらのスナバ回路のコンデンサで
同半導体スイッチング素子のターンオフ時のサージ電圧
を吸収し、同スイッチング素子のターンオン時に前記ス
ナバ回路のコンデンサに蓄積された電荷を、同スイッチ
ング素子と同スナバ回路の抵抗を介して放電させる手法
が用いられている。In order to suppress the surge voltage when the semiconductor switching element is turned off, a CR snubber circuit in which a capacitor and a resistor are connected in series between the main electrodes of the semiconductor switching element, or a capacitor connected in parallel with a resistor and a diode. By connecting the CRD snubber circuits in series with each other, the surge voltage at the time of turning off the semiconductor switching element is absorbed by the capacitors of these snubber circuits, and the surge voltage is accumulated in the capacitor of the snubber circuit at the time of turning on the switching element. A method of discharging electric charge through the switching element and the resistor of the snubber circuit is used.
【０００５】しかし、上記ＣＲスナバ回路あるいはＣＲ
Ｄスナバ回路では、上記のように半導体スイッチング素
子のターンオフ時に発生するサージ電圧により充電され
たスナバ回路のコンデンサの電荷を、同半導体スイッチ
ング素子のターンオン時に同スナバ回路の抵抗を介して
放電させるため、半導体スイッチング素子のターンオフ
時のサージ電圧とスイッチング損失の抑制はできるがス
ナバ回路で損失を生じる問題があった。However, the above CR snubber circuit or CR
In the D snubber circuit, the charge of the capacitor of the snubber circuit charged by the surge voltage generated when the semiconductor switching element is turned off as described above is discharged through the resistance of the snubber circuit when the semiconductor switching element is turned on. Surge voltage and switching loss when the semiconductor switching element is turned off can be suppressed, but there is a problem that a loss occurs in the snubber circuit.
【０００６】上記ＣＲスナバ回路やＣＲＤスナバ回路の
損失の問題を対策したスナバ回路として、例えば、１９
８５年にTHOMSON SEMICONDUCTEURSから発行されたTRANS
ISTORS & DIODES IN POWER PROCESSINGの１８７から１
９８ページに記載されるJeanBARRETによる12・HIGH EFF
ICIENCY, 12kW・SWITCHED MODE POWER SUPPLY ON THE440
V MAINSに開示される無損失スナバ回路が知られてい
る。本無損失スナバ回路構成を図４および図５に示す。As a snubber circuit which addresses the problem of the loss of the CR snubber circuit and the CRD snubber circuit, for example, 19
TRANS issued by THOMSON SEMICONDUCTEURS in 1985
ISTORS & DIODES IN POWER PROCESSING 187-1
12 ・ HIGH EFF by JeanBARRET described on page 98
ICIENCY, 12kW ・ SWITCHED MODE POWER SUPPLY ON THE440
A lossless snubber circuit disclosed in V MAINS is known. This lossless snubber circuit configuration is shown in FIGS.
【０００７】図４において、１は直流電源、２は半導体
スイッチング素子、３は第１コンデンサ、４は第２コン
デンサ、５はインダクタンス素子、６、１０、１２およ
び１５はダイオード、１１は負荷である。In FIG. 4, 1 is a DC power supply, 2 is a semiconductor switching element, 3 is a first capacitor, 4 is a second capacitor, 5 is an inductance element, 6, 10, 12, and 15 are diodes, and 11 is a load. .
【０００８】図４において、半導体スイッチング素子２
がターンオンすると、直流電源１の正極から負荷１１お
よび半導体スイッチング素子２、直流電源１の負極の経
路で負荷電流が流れ負荷１１に電力が供給される。In FIG. 4, a semiconductor switching element 2
Is turned on, a load current flows from the positive electrode of the DC power supply 1 to the load 11, the semiconductor switching element 2, and the negative electrode of the DC power supply 1, and power is supplied to the load 11.
【０００９】半導体スイッチング素子２がターンオフす
ると同半導体スイッチング素子２の主電極間にはサージ
電圧が発生するが、このサージ電圧による電荷はダイオ
ード１２を通じて第１コンデンサ３を図示の極性に充電
する充電電流となって流れ、サージ電圧を抑制する。When the semiconductor switching element 2 is turned off, a surge voltage is generated between the main electrodes of the semiconductor switching element 2. The charge due to the surge voltage charges the first capacitor 3 through the diode 12 to the polarity shown in FIG. And suppresses the surge voltage.
【００１０】次に、半導体スイッチング素子２がターン
オンすると、前記第１コンデンサに充電された電荷は、
同第１コンデンサの図示正極から、インダクタンス素子
５、ダイオード６、第２のコンデンサ４、半導体スイッ
チング素子２、第１コンデンサにおける図示負極の経路
で流れ、前記第２コンデンサ４を図示の極性に充電す
る。Next, when the semiconductor switching element 2 is turned on, the electric charge charged in the first capacitor becomes:
The current flows from the illustrated positive electrode of the first capacitor to the inductance element 5, the diode 6, the second capacitor 4, the semiconductor switching element 2, and the illustrated negative electrode path of the first capacitor, and charges the second capacitor 4 to the illustrated polarity. .
【００１１】この後、半導体スイッチング素子２がター
ンオフすると前記第２コンデンサ４に蓄積されていた電
荷は、同第２コンデンサ４の図示正極から、ダイオード
１０、負荷１１、前記第２コンデンサ４における図示負
極の経路で放出され、負荷１１の電力となる。Thereafter, when the semiconductor switching element 2 is turned off, the electric charge stored in the second capacitor 4 is transferred from the illustrated positive electrode of the second capacitor 4 to the diode 10, the load 11, and the illustrated negative electrode of the second capacitor 4. And the electric power of the load 11 is obtained.
【００１２】以上、一連の動作の説明からも理解される
ように図４における第１コンデンサ３、第２コンデンサ
４、インダクタンス素子５、ダイオード６，１０および
１２で構成されるスナバ回路は、半導体スイッチング素
子２とダイオード６，１０および１２の損失を無視すれ
ば半導体スイッチング素子２がターンオフするときに同
スナバ回路で吸収したサージ電圧によるエネルギーを損
失させることなく負荷１１に電力として供給できる実質
的に無損失スナバ回路と呼び得るものである。As can be understood from the description of the series of operations, the snubber circuit composed of the first capacitor 3, the second capacitor 4, the inductance element 5, the diodes 6, 10 and 12 in FIG. If the loss of the element 2 and the diodes 6, 10 and 12 is neglected, substantially no energy can be supplied to the load 11 without losing the energy due to the surge voltage absorbed by the snubber circuit when the semiconductor switching element 2 is turned off. It can be called a loss snubber circuit.
【００１３】図５は前記文献に開示される無損失スナバ
回路の別の応用例を示すもので、同図において、破線内
Ａ１およびＡ２で示すのは、各々、第１のスイッチング
回路および第２のスイッチング回路であり、１は直流電
源、２−１はＡ１の半導体スイッチング素子、３−１は
Ａ１の第１コンデンサ、４−１はＡ１の第２コンデン
サ、５−１はＡ１のインダクタンス素子、６−１および
１２−１はＡ１のダイオード、２−２はＡ２の半導体ス
イッチング素子、３−２はＡ２の第１コンデンサ、４−
２はＡ２の第２コンデンサ、５−２はＡ２のインダクタ
ンス素子、６−２および１２−２はＡ２のダイオード、
１０−１、１０−２、１５および１６はダイオード、１
１は負荷である。FIG. 5 shows another application example of the lossless snubber circuit disclosed in the above-mentioned document. In FIG. 5, A1 and A2 in broken lines indicate a first switching circuit and a second switching circuit, respectively. 1 is a DC power supply, 2-1 is a semiconductor switching element of A1, 3-1 is a first capacitor of A1, 4-1 is a second capacitor of A1, 5-1 is an inductance element of A1, 6-1 and 12-1 are diodes of A1; 2-2 is a semiconductor switching element of A2; 3-2 is a first capacitor of A2;
2 is a second capacitor of A2, 5-2 is an inductance element of A2, 6-2 and 12-2 are diodes of A2,
10-1, 10-2, 15 and 16 are diodes, 1
1 is a load.
【００１４】図５の回路において、Ａ１の半導体スイッ
チング素子２−１、およびＡ２の半導体スイッチング素
子２−２は互いに同期してスイッチング動作を行う。In the circuit of FIG. 5, the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2-2 of A2 perform switching operation in synchronization with each other.
【００１５】図５において、半導体スイッチング素子２
−１と２−２がターンオンすると、直流電源１の正極か
ら半導体スイッチング素子２−１、負荷１１、半導体ス
イッチング素子２−２、直流電源１の負極の経路で負荷
電流が流れ負荷１１に電力が供給される。In FIG. 5, the semiconductor switching element 2
When -1 and 2-2 are turned on, a load current flows from a positive electrode of the DC power supply 1 to a path of the semiconductor switching element 2-1, the load 11, the semiconductor switching element 2-2, and a negative electrode of the DC power supply 1, and power is supplied to the load 11. Supplied.
【００１６】半導体スイッチング素子２−１および２−
２がターンオフすると、半導体スイッチング素子２−１
および２−２の主電極間にはサージ電圧が発生するが、
半導体スイッチング素子２−１のサージ電圧による電荷
はＡ１の第１コンデンサ３−１、Ａ１のダイオード１２
−１の経路でＡ１の第１コンデンサ３−１を図示の極性
に充電する充電電流となって流れこれを抑制し、Ａ２の
半導体スイッチング素子２−２のサージ電圧による電荷
はＡ２のダイオード１２−２を通じてＡ２の第１コンデ
ンサ３−２を図示の極性に充電する充電電流となって流
れこれを抑制する。Semiconductor switching elements 2-1 and 2-
2 is turned off, the semiconductor switching element 2-1
And a surge voltage is generated between the main electrodes 2-2.
The charge due to the surge voltage of the semiconductor switching element 2-1 is divided into the first capacitor 3-1 of A1 and the diode 12 of A1.
In the path of -1, the current flows as a charging current for charging the first capacitor 3-1 of A1 to the polarity shown in the figure, and is suppressed. The charge due to the surge voltage of the semiconductor switching element 2-2 of A2 is reduced by the diode 12- of A2. 2, and flows as a charging current for charging the first capacitor 3-2 of A2 to the polarity shown in FIG.
【００１７】次に、半導体スイッチング素子２−１およ
び２−２がターンオンすると、前記Ａ１におけるスナバ
回路の第１コンデンサ３−１に充電された電荷は同第１
コンデンサ３−１の図示正極からＡ１の半導体スイッチ
ング素子２−１、Ａ１の第２コンデンサ４−１、Ａ１の
ダイオード６−１、Ａ１のインダクタンス素子５−１、
前記Ａ１の第１コンデンサ３−１の図示負極の経路で流
れ前記Ａ１の第２コンデンサ４−１に移行され同コンデ
ンサ４−１を図示の極性に充電し、Ａ２の第１コンデン
サ３−２に充電された電荷は同第１コンデンサ３−２の
図示正極から、Ａ２のインダクタンス素子５−２、Ａ２
のダイオード６−２、Ａ２の第２コンデンサ４−２、Ａ
２の半導体スイッチング素子２−２、前記Ａ２の第１コ
ンデンサ３−２における図示負極の経路で流れ、Ａ２の
第２コンデンサ４−２に移行され同コンデンサ４−２を
図示の極性に充電する。Next, when the semiconductor switching elements 2-1 and 2-2 are turned on, the electric charge charged in the first capacitor 3-1 of the snubber circuit in A1 becomes the first electric charge.
From the illustrated positive electrode of the capacitor 3-1, the semiconductor switching element 2-1 of A1, the second capacitor 4-1 of A1, the diode 6-1 of A1, the inductance element 5-1 of A1,
The current flows through the path of the illustrated negative electrode of the first capacitor 3-1 of the A1 and is transferred to the second capacitor 4-1 of the A1 to charge the same capacitor 4-1 to the illustrated polarity and to the first capacitor 3-2 of the A2. The charged electric charges are supplied from the illustrated positive electrode of the first capacitor 3-2 to the inductance elements 5-2 and A2 of A2.
6-2, the second capacitor 4-2 of A2, A
The second semiconductor switching element 2-2 flows through the path of the negative electrode in the first capacitor 3-2 of the A2, and is transferred to the second capacitor 4-2 of the A2 to charge the capacitor 4-2 to the illustrated polarity.
【００１８】この後、半導体スイッチング素子２−１お
よび２−２がターンオフすると、前記Ａ１の第２コンデ
ンサ４−１に蓄積されていた電荷は、同第２のコンデン
サ４−１の図示正極から、負荷１１、Ａ２のダイオード
１２−２、Ａ２の第１コンデンサ３−２、ダイオード１
０−１、Ａ１の第２コンデンサ４−１における図示負極
の経路で放出され負荷１１の電力となり、前記Ａ２の第
２コンデンサ４−２に蓄積されていた電荷は、同第２コ
ンデンサ４−２の図示正極から、ダイオード１０−２、
Ａ１の第１コンデンサ３−１、Ａ１のダイオード１２−
１、負荷１１、Ａ２の第２コンデンサ４−２における図
示負極の経路で放出され負荷１１の電力となる。Thereafter, when the semiconductor switching elements 2-1 and 2-2 are turned off, the electric charge stored in the second capacitor 4-1 of A1 is transferred from the illustrated positive electrode of the second capacitor 4-1. Load 11, diode 12-2 of A2, first capacitor 3-2 of A2, diode 1
0-1, the electric power of the load 11 which is discharged through the path of the negative electrode in the second capacitor 4-1 of A1 and is stored in the second capacitor 4-2 of A2 is converted into the electric power of the second capacitor 4-2. From the illustrated positive electrode, a diode 10-2,
The first capacitor 3-1 of A1, the diode 12 of A1
1, the load 11, and the power of the load 11 is discharged through the path of the negative electrode in the second capacitor 4-2 of the A2.
【００１９】以上、一連の動作の説明からも理解される
ように図５における第１コンデンサ３−１、第２コンデ
ンサ４−１、インダクタンス素子５−１、ダイオード６
−１，１０−１および１２−１で構成されるＡ１のスナ
バ回路、および第１コンデンサ３−２、第２コンデンサ
４−２、インダクタンス素子５−２、ダイオード６−
２，１０−２および１２−２で構成されるＡ２のスナバ
回路は、半導体スイッチング素子２−１および２−２、
ダイオード６−１，６−２、１０−１、１０−２、１２
−１および１２−２の損失を無視すれば半導体スイッチ
ング素子２−１および２−２がターンオフするときに前
記スナバ回路で吸収したサージ電圧によるエネルギーを
損失させることなく負荷１１に電力として供給できる。As will be understood from the description of the series of operations, the first capacitor 3-1 and the second capacitor 4-1 in FIG. 5, the inductance element 5-1 and the diode 6 in FIG.
-1, 10-1 and 12-1, an A1 snubber circuit, a first capacitor 3-2, a second capacitor 4-2, an inductance element 5-2, and a diode 6
A2 snubber circuit composed of 2, 10-2 and 12-2 includes semiconductor switching elements 2-1 and 2-2,
Diodes 6-1 and 6-2, 10-1, 10-2, 12
By ignoring the losses of -1 and 12-2, when the semiconductor switching elements 2-1 and 2-2 turn off, the energy can be supplied to the load 11 without losing the energy due to the surge voltage absorbed by the snubber circuit.
【００２０】[0020]
【発明が解決しようとする課題】前記従来技術による無
損失スナバ回路をハーフ・ブリッジ型コンバータ、ある
いはフル・ブリッジ型コンバータに適用した場合、半導
体スイッチング素子がターンオンする際に過大なサージ
電流が流れ、同半導体スイッチング素子のターンオン損
失が非常に大きくなったり、極端な場合にはこのターン
オン損失によって同半導体スイッチング素子が破壊に至
るという問題があった。When the lossless snubber circuit according to the prior art is applied to a half-bridge type converter or a full-bridge type converter, an excessive surge current flows when the semiconductor switching element is turned on. There has been a problem that the turn-on loss of the semiconductor switching element becomes extremely large, and in an extreme case, the turn-on loss causes the destruction of the semiconductor switching element.
【００２１】図６は前記従来技術による無損失スナバ回
路をハーフブリッジ型コンバータに適用した場合の回路
構成図である。図６において、破線内ＡおよびＢで示す
のは、各々、第１のスイッチング回路および第２のスイ
ッチング回路であり、１は直流電源、２−１はＡの半導
体スイッチング素子、３−１はＡの第１コンデンサ、４
−１はＡの第２コンデンサ、５−１はＡのインダクタン
ス素子、６−１および１２−１はＡのダイオード、２−
２はＢの半導体スイッチング素子、３−２はＢの第１コ
ンデンサ、４−２はＢの第２コンデンサ、５−２はＢの
インダクタンス素子、６−２および１２−２はＢのダイ
オード、１０−１および１０−２はダイオード、１１は
負荷、１３および１４は直流電源１の電圧を各々１／２
ずつに分圧するための入力コンデンサである。FIG. 6 is a circuit diagram of a conventional lossless snubber circuit applied to a half-bridge type converter. In FIG. 6, A and B in the broken lines indicate a first switching circuit and a second switching circuit, respectively, where 1 is a DC power supply, 2-1 is a semiconductor switching element of A, and 3-1 is A First capacitor of 4
-1 is an A second capacitor, 5-1 is an A inductance element, 6-1 and 12-1 are A diodes, 2-
2 is a semiconductor switching element of B, 3-2 is a first capacitor of B, 4-2 is a second capacitor of B, 5-2 is an inductance element of B, 6-2 and 12-2 are diodes of B, 10-2. -1 and 10-2 are diodes, 11 is a load, and 13 and 14 are を each of the voltage of the DC power supply 1.
This is an input capacitor for dividing the voltage.
【００２２】図６の回路において、Ａの半導体スイッチ
ング素子２−１、およびＢの半導体スイッチング素子２
−２は交互にスイッチング動作を行う。In the circuit of FIG. 6, the semiconductor switching element 2-1 of A and the semiconductor switching element 2 of B
-2 alternately performs a switching operation.
【００２３】Ａの半導体スイッチング素子２−１がター
ンオンすると、入力コンデンサ１３の図示正極から同半
導体スイッチング素子２−１、負荷１１、前記入力コン
デンサ１３の負極の経路で負荷電流が流れ負荷１１に電
力が供給される。また、Ａの半導体スイッチング素子２
−１がターンオンした際に、Ａの第１コンデンサ３−１
に図示の極性で充電されていた電荷は、同Ａの第１コン
デンサ３−１における図示正極から、前記Ａの半導体ス
イッチング素子２−１、Ａの第２コンデンサ４−１、Ａ
のダイオード６−１、Ａのインダクタンス素子５−１、
前記Ａの第１コンデンサ３−１における図示負極の経路
で流れ、Ａの第２コンデンサ４−１に移行され同コンデ
ンサ４−１を図示の極性に充電する。When the semiconductor switching element 2-1 of A is turned on, a load current flows through the path of the semiconductor switching element 2-1, the load 11, and the negative electrode of the input capacitor 13 from the illustrated positive electrode of the input capacitor 13, and the power is supplied to the load 11. Is supplied. Further, the semiconductor switching element 2 of A
When -1 turns on, the first capacitor 3-1 of A
Are charged from the illustrated positive electrode of the first capacitor 3-1 of the same A to the semiconductor switching element 2-1 of the A, the second capacitor 4-1 of the A, and A
6-1 and the inductance element 5-1 of A,
The current flows through the path of the negative electrode in the first capacitor 3-1 of A, and is transferred to the second capacitor 4-1 of A, and charges the capacitor 4-1 to the illustrated polarity.
【００２４】Ａの半導体スイッチング素子２−１がター
ンオフすると、Ａの半導体スイッチング素子２−１の主
電極間にはサージ電圧が発生するが、Ａの半導体スイッ
チング素子２−１のサージ電圧による電荷はＡの第１コ
ンデンサ３−１、Ａのダイオード１２−１の経路でＡの
第１コンデンサ３−１を図示の極性に充電する充電電流
となって流れこれを抑制する。When the semiconductor switching element 2-1 of A is turned off, a surge voltage is generated between the main electrodes of the semiconductor switching element 2-1 of A. A charge current for charging the first capacitor 3-1 of A to the polarity shown in the drawing flows through the path of the first capacitor 3-1 of A and the diode 12-1 of A, and this is suppressed.
【００２５】次に、Ｂの半導体スイッチング素子２−２
がターンオンすると、入力コンデンサ１４の図示正極か
ら、負荷１１、同半導体スイッチング素子２−２、前記
入力コンデンサ１４の負極の経路で負荷電流が流れ負荷
１１に電力が供給される。また、Ｂの半導体スイッチン
グ素子２−２がターンオンした際に、Ｂの第１コンデン
サ３−２に図示の極性で充電されていた電荷は、同Ｂの
第１コンデンサ３−２における図示正極から、Ｂのイン
ダクタンス素子５−２、Ｂのダイオード６−２、Ｂの第
２コンデンサ４−２、Ｂの半導体スイッチング素子２−
２、Ｂの第１コンデンサ３−２における図示負極の経路
で流れ、Ｂの第２コンデンサ４−２に移行され同コンデ
ンサ４−２を図示の極性に充電する。また、前記Ａの第
２コンデンサ４−１に図示の極性で蓄積されていた電荷
は、同Ａの第２コンデンサ４−１における図示正極から
Ｂの半導体スイッチング素子２−２、ダイオード１０−
１、前記Ａの第２コンデンサ４−１における図示負極の
極性で流れ放出される。Next, the semiconductor switching element 2-2 of B
Is turned on, a load current flows from the illustrated positive electrode of the input capacitor 14 to the load 11, the semiconductor switching element 2-2, and the negative electrode of the input capacitor 14, and power is supplied to the load 11. Further, when the semiconductor switching element 2-2 of B is turned on, the electric charge charged to the first capacitor 3-2 of B with the illustrated polarity is changed from the illustrated positive electrode of the first capacitor 3-2 of B to B inductance element 5-2, B diode 6-2, B second capacitor 4-2, B semiconductor switching element 2-
2, flows on the path of the negative electrode in the first capacitor 3-2 of B and moves to the second capacitor 4-2 of B, and charges the capacitor 4-2 to the illustrated polarity. The electric charge stored in the second capacitor 4-1 of the A with the polarity shown in the figure is changed from the positive electrode in the second capacitor 4-1 of the A in the figure to the semiconductor switching element 2-2 in the B, the diode 10-.
1. Flow and discharge are performed with the polarity of the illustrated negative electrode in the second capacitor 4-1.
【００２６】Ｂの半導体スイッチング素子２−２がター
ンオフすると、同Ｂの半導体スイッチング素子２−２の
主電極間にはサージ電圧が発生するが、Ｂの半導体スイ
ッチング素子２−２のサージ電圧による電荷はＢのダイ
オード１２−２、Ｂの第１コンデンサ３−２における経
路でＢの第１コンデンサ３−２を図示の極性に充電する
充電電流となって流れこれを抑制する。When the semiconductor switching element 2-2 of B is turned off, a surge voltage is generated between the main electrodes of the semiconductor switching element 2-2 of B, but the charge due to the surge voltage of the semiconductor switching element 2-2 of B is generated. Represents a charging current for charging the first capacitor 3-2 of B to the polarity shown in the path of the diode 12-2 of B and the first capacitor 3-2 of B, and suppresses this.
【００２７】ついでＡの半導体スイッチング素子２−１
がターンオンすると、入力コンデンサ１３の図示正極か
ら同Ａの半導体スイッチング素子２−１、負荷１１、前
記入力コンデンサ１３の負極の経路で負荷電流が流れ負
荷１１に電力が供給される。この際、Ａの第１コンデン
サ３−１に図示の極性で充電されていた電荷は、同Ａの
第１コンデンサ３−１における図示正極から、Ａの半導
体スイッチング素子２−１、Ａの第２コンデンサ４−
１、Ａのダイオード６−１、Ａのインダクタンス素子５
−１、Ａの第１コンデンサ３−１における図示負極の経
路で流れ、Ａの第２コンデンサ４−１を図示の極性に充
電する。さらに、これと同時に、前記Ｂの第２コンデン
サ４−２に蓄積されていた電荷は、同Ｂの第２コンデン
サ４−２における図示正極から、ダイオード１０−２、
Ａの半導体スイッチング素子２−１、前記Ｂの第２コン
デンサ４−２における図示負極の経路で放出される。Next, the semiconductor switching element 2-1 of A
Is turned on, a load current flows from the illustrated positive electrode of the input capacitor 13 to the semiconductor switching element 2-1, the load 11, and the negative electrode of the input capacitor 13, and power is supplied to the load 11. At this time, the electric charge charged to the first capacitor 3-1 of A with the polarity shown in the figure is changed from the positive electrode in the first capacitor 3-1 of A to the second of the semiconductor switching elements 2-1 and A of A. Capacitor 4-
1, A diode 6-1 and A inductance element 5
-1, flows on the path of the negative electrode in the first capacitor 3-1 of A, and charges the second capacitor 4-1 of A to the illustrated polarity. At the same time, the electric charge stored in the B second capacitor 4-2 is transferred from the positive electrode in the B second capacitor 4-2 to the diode 10-2,
The semiconductor switching element 2-1 of A and the second capacitor 4-2 of B are discharged through a path of a negative electrode in the figure.
【００２８】以上の動作からも理解されるように、図６
の回路では、Ａの半導体スイッチング素子２−１がター
ンオンしたときにはＡの第１コンデンサ３−１とＢの第
２コンデンサ４−２の放電によるスパイク電流、Ｂの半
導体スイッチング素子２−２がターンオンしたときには
Ｂの第１コンデンサ３−２とＡの第２コンデンサ４−１
の放電に伴うスパイク電流がそれぞれ流れ、これが負荷
電流に重畳されるため、Ａの半導体スイッチング素子２
−１およびＢの半導体スイッチング素子２−２のターン
オン損失が大きくなってコンバータの効率が低下するほ
か、極端な場合にはこれらの半導体スイッチング素子が
破壊に至るという問題があった。As understood from the above operation, FIG.
In the circuit (1), when the semiconductor switching element 2-1 of A is turned on, the spike current due to the discharge of the first capacitor 3-1 of A and the second capacitor 4-2 of B is turned on, and the semiconductor switching element 2-2 of B is turned on. Sometimes the first capacitor 3-2 of B and the second capacitor 4-1 of A
Respectively, and a spike current accompanying the discharge flows and is superimposed on the load current.
In addition, the turn-on loss of the semiconductor switching elements 2-2 of -1 and B is increased to reduce the efficiency of the converter, and in extreme cases, there is a problem that these semiconductor switching elements are destroyed.
【００２９】同様の問題は、前記従来技術による無損失
スナバ回路を適用した図７のフル・ブリッジ型コンバー
タでも生じる。図７において、破線内Ａ１、Ｂ１、Ａ２
およびＢ２で示すのは、各々、第１のスイッチング回
路、第２のスイッチング回路、第３のスイッチング回
路、および第４のスイッチング回路であり、１は直流電
源、２−１はＡ１の半導体スイッチング素子、３−１は
Ａ１の第１コンデンサ、４−１はＡ１の第２コンデン
サ、５−１はＡ１のインダクタンス素子、６−１および
１２−１はＡ１のダイオード、２−２はＢ１の半導体ス
イッチング素子、３−２はＢ１の第１コンデンサ、４−
２はＢ１の第２コンデンサ、５−２はＢ１のインダクタ
ンス素子、６−２および１２−２はＢ１のダイオード、
２−３はＢ２の半導体スイッチング素子、３−３はＢ２
の第１コンデンサ、４−３はＢ２の第２コンデンサ、５
−３はＢ２のインダクタンス素子、６−３および１２−
３はＢ２のダイオード、２−４はＡ２の半導体スイッチ
ング素子、３−４はＡ２の第１コンデンサ、４−４はＡ
２の第２コンデンサ、５−４はＡ２のインダクタンス素
子、６−４および１２−４はＡ２のダイオード、１０−
１、１０−２、１０−３および１０−４はダイオード、
１１は負荷である。A similar problem also occurs in the full-bridge converter shown in FIG. 7 to which the lossless snubber circuit according to the prior art is applied. In FIG. 7, A1, B1, A2 within the broken lines
And B2 denote a first switching circuit, a second switching circuit, a third switching circuit, and a fourth switching circuit, respectively, wherein 1 is a DC power supply and 2-1 is a semiconductor switching element of A1. 3-1 is a first capacitor of A1, 4-1 is a second capacitor of A1, 5-1 is an inductance element of A1, 6-1 and 12-1 are diodes of A1, and 2-2 is a semiconductor switching of B1. Element, 3-2 is a first capacitor of B1, 4-
2 is a second capacitor of B1, 5-2 is an inductance element of B1, 6-2 and 12-2 are diodes of B1,
2-3 is a semiconductor switching element of B2, 3-3 is B2
4-3 is a second capacitor of B2, 5-3
-3 is an inductance element of B2, 6-3 and 12-
3 is a diode of B2, 2-4 is a semiconductor switching element of A2, 3-4 is a first capacitor of A2, and 4-4 is A
2-4, an inductance element of A2, 6-4 and 12-4 are diodes of A2, 10-4
1, 10-2, 10-3 and 10-4 are diodes,
11 is a load.
【００３０】図７の回路において、Ａ１の半導体スイッ
チング素子２−１とＡ２の半導体スイッチング素子２−
４の組は同期してスイッチング動作を行い、Ｂ１の半導
体スイッチング素子２−２とＢ２の半導体スイッチング
素子２−３の組は同期してスイッチング動作を行ってお
り、かつ前記半導体スイッチング素子２−１と２−４の
組と、前記半導体スイッチング素子２−２と２−３の組
は、交互にスイッチング動作を行う。In the circuit of FIG. 7, the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2- of A2
The set of 4 performs the switching operation in synchronization, the set of the semiconductor switching element 2-2 of B1 and the semiconductor switching element 2-3 of B2 performs the switching operation in synchronization, and the semiconductor switching element 2-1. And 2-4, and the set of the semiconductor switching elements 2-2 and 2-3 perform switching operations alternately.
【００３１】Ａ１の半導体スイッチング素子２−１とＡ
２の半導体スイッチング素子２−４がターンオンする
と、直流電源１の正極からＡ１の半導体スイッチング素
子２−１、負荷１１、Ａ２の半導体スイッチング素子２
−４、直流電源１の負極の経路で負荷電流が流れ負荷１
１に電力が供給される。また、Ａ１の半導体スイッチン
グ素子２−１とＡ２の半導体スイッチング素子２−４が
ターンオンした際に、Ａ１の第１コンデンサ３−１に図
示の極性で充電されていた電荷は、同Ａ１の第１コンデ
ンサ３−１における図示正極から、Ａ１の半導体スイッ
チング素子２−１、Ａ１の第２コンデンサ４−１、Ａ１
のダイオード６−１、Ａ１のインダクタンス素子５−
１、Ａ１の第１コンデンサ３−１における図示負極の経
路で流れ、Ａ１の第２コンデンサ４−１を図示の極性に
充電し、Ａ２の第１コンデンサ３−４に図示の極性で充
電されていた電荷は、同Ａ２の第１コンデンサ３−４に
おける図示正極から、Ａ２のインダクタンス素子５−
４、Ａ２のダイオード６−４、Ａ２の第２コンデンサ４
−４、Ａ２の半導体スイッチング素子２−４、Ａ２の第
１コンデンサ３−４における図示負極の経路で流れ、Ａ
２の第２コンデンサ４−４を図示の極性に充電する。The semiconductor switching element 2-1 of A1 and A
When the second semiconductor switching element 2-4 is turned on, the semiconductor switching element 2-1 of A1, the semiconductor switching element 2 of the load 11, and the semiconductor switching element 2 of A2 are switched from the positive electrode of the DC power supply 1.
-4, the load current flows through the negative path of the DC power supply 1
1 is supplied with power. Further, when the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2-4 of A2 are turned on, the electric charge charged to the first capacitor 3-1 of A1 with the polarity shown in FIG. From the illustrated positive electrode of the capacitor 3-1, the semiconductor switching element 2-1 of A1, the second capacitor 4-1 of A1, A1
Diode 6-1 and A1 inductance element 5-
1, flows on the path of the illustrated negative electrode in the first capacitor 3-1 of A1, charges the second capacitor 4-1 of A1 to the illustrated polarity, and charges the first capacitor 3-4 of A2 with the illustrated polarity. The charged electric charge is transferred from the illustrated positive electrode of the first capacitor 3-4 of A2 to the inductance element 5 of A2.
4, diode 6-4 of A2, second capacitor 4 of A2
-4, the semiconductor switching element 2-4 of A2, the first capacitor 3-4 of A2 flows through the illustrated negative path,
The second capacitor 4-4 is charged to the polarity shown.
【００３２】Ａ１の半導体スイッチング素子２−１とＡ
２の半導体スイッチング素子２−４がターンオフする
と、Ａ１の半導体スイッチング素子２−１の主電極間、
およびＡ２の半導体スイッチング素子２−４の主電極間
にはサージ電圧が発生するが、Ａ１の半導体スイッチン
グ素子２−１のサージ電圧による電荷はＡ１の第１コン
デンサ３−１、Ａ１のダイオード１２−１の経路でＡ１
の第１コンデンサ３−１を図示の極性に充電する充電電
流となって流れこれを抑制し、Ａ２の半導体スイッチン
グ素子２−４のサージ電圧による電荷はＡ２のダイオー
ド１２−４、Ａ２の第１コンデンサ３−４の経路でＡ２
の第１コンデンサ３−４を図示の極性に充電する充電電
流となって流れこれを抑制する。The semiconductor switching element 2-1 of A1 and A
When the second semiconductor switching element 2-4 is turned off, between the main electrodes of the A1 semiconductor switching element 2-1;
A surge voltage is generated between the main electrodes of the semiconductor switching element 2-4 of A2 and the surge voltage of the semiconductor switching element 2-1 of A1 charges the first capacitor 3-1 of A1 and the diode 12- of A1. A1 on route 1
The current flows as a charging current for charging the first capacitor 3-1 of the polarity shown in the figure, and is suppressed. The charge due to the surge voltage of the semiconductor switching element 2-4 of A2 is reduced by the first current of the diodes 12-4 and A2 of A2. A2 in the path of the capacitor 3-4
And flows as a charging current for charging the first capacitor 3-4 to the polarity shown in FIG.
【００３３】次に、Ｂ１の半導体スイッチング素子２−
２とＢ２の半導体スイッチング素子２−３がターンオン
すると、直流電源１の正極からＢ１の半導体スイッチン
グ素子２−２、負荷１１、Ｂ２の半導体スイッチング素
子２−３、直流電源１の負極の経路で負荷電流が流れ負
荷１１に電力が供給される。また、Ｂ１の半導体スイッ
チング素子２−２とＢ２の半導体スイッチング素子２−
３がターンオンした際に、Ｂ１の第１コンデンサ３−２
に図示の極性で充電されていた電荷は、同Ｂ１の第１コ
ンデンサ３−２における図示正極から、Ｂ１の半導体ス
イッチング素子２−２、Ｂ１の第２コンデンサ４−２、
Ｂ１のダイオード６−２、Ｂ１のインダクタンス素子５
−２、Ｂ１の第１コンデンサ３−２における図示負極の
経路で流れ、Ｂ１の第２コンデンサ４−２に移行され同
コンデンサ４−２を図示の極性に充電し、Ｂ２の第１コ
ンデンサ３−３に図示の極性で充電されていた電荷は、
同Ｂ２の第１コンデンサ３−３における図示正極から、
Ｂ２のインダクタンス素子５−３、Ｂ２のダイオード６
−３、Ｂ２の第２コンデンサ４−３、Ｂ２の半導体スイ
ッチング素子２−３、Ｂ２の第１コンデンサ３−３にお
ける図示負極の経路で流れ、Ｂ２の第２コンデンサ４−
４に移行され同コンデンサ４−４を図示の極性に充電す
る。これと同時に、前記Ａ２の第２コンデンサ４−４に
図示の極性で蓄積されていた電荷は、同Ａ２の第２コン
デンサ４−４における図示正極から、ダイオード１０−
４、Ｂ１の半導体スイッチング素子２−２、前記Ａ２の
第２コンデンサ４−４における負極の経路で放電し、前
記Ａ１の第２コンデンサ４−１に図示の極性で蓄積され
ていた電荷は、同Ａ１の第２コンデンサ４−１における
図示正極から、Ｂ２の半導体スイッチング素子２−３、
ダイオード１０−１、前記Ａ１の第２コンデンサ４−１
における負極の経路で放電する。Next, the semiconductor switching element 2 of B1
When the semiconductor switching elements 2-3 of B2 and B2 are turned on, the semiconductor switching element 2-2 of B1, the load 11, the semiconductor switching element 2-3 of B2, and the load of the negative pole of the DC power supply 1 are connected from the positive electrode of the DC power supply 1. A current flows and power is supplied to the load 11. Further, the semiconductor switching element 2-2 of B1 and the semiconductor switching element 2-
3 turns on, the first capacitor 3-2 of B1
Is charged from the illustrated positive electrode of the first capacitor 3-2 of B1 to the semiconductor switching element 2-2 of B1, the second capacitor 4-2 of B1,
Diode 6-2 of B1, Inductance element 5 of B1
-2, flows on the path of the illustrated negative electrode of the first capacitor 3-2 of B1, moves to the second capacitor 4-2 of B1 and charges the same capacitor 4-2 to the illustrated polarity; The charge charged with the polarity shown in FIG.
From the illustrated positive electrode of the first capacitor 3-3 of B2,
B2 inductance element 5-3, B2 diode 6
-3, the second capacitor 4-3 of B2, the semiconductor switching element 2-3 of B2, the first capacitor 3-3 of B2 flows through the path of the illustrated negative electrode, and the second capacitor 4-3 of B2.
Then, the process goes to step S4 to charge the capacitor 4-4 to the polarity shown. At the same time, the electric charge stored in the second capacitor 4-4 of the A2 with the polarity shown in FIG.
4, the charge discharged from the semiconductor switching element 2-2 of B1 and the negative electrode path of the second capacitor 4-4 of A2, and stored in the second capacitor 4-1 of A1 with the polarity shown in FIG. From the illustrated positive electrode of the second capacitor 4-1 of A1, the semiconductor switching element 2-3 of B2,
Diode 10-1, second capacitor 4-1 of A1
In the negative path.
【００３４】Ｂ１の半導体スイッチング素子２−２とＢ
２の半導体スイッチング素子２−３がターンオフする
と、Ｂ１の半導体スイッチング素子２−２の主電極間、
およびＢ２の半導体スイッチング素子２−３の主電極間
にはサージ電圧が発生するが、Ｂ１の半導体スイッチン
グ素子２−２のサージ電圧による電荷はＢ１の第１のコ
ンデンサ３−２、Ｂ１のダイオード１２−２の経路でＢ
１の第１コンデンサ３−２を図示の極性に充電する充電
電流となって流れこれを抑制し、Ｂ２の半導体スイッチ
ング素子２−３のサージ電圧による電荷はＢ２のダイオ
ード１２−３、Ｂ２の第１コンデンサ３−３の経路でＢ
２の第１コンデンサ３−３を図示の極性に充電する充電
電流となって流れこれを抑制する。The semiconductor switching element 2-2 of B1 and B
When the second semiconductor switching element 2-3 is turned off, between the main electrodes of the B1 semiconductor switching element 2-2,
And a surge voltage is generated between the main electrodes of the semiconductor switching element 2-3 of B2, but the charge due to the surge voltage of the semiconductor switching element 2-2 of B1 is charged by the first capacitor 3-2 of B1 and the diode 12 of B1. B in the route of -2
The current flows as a charging current for charging the first first capacitor 3-2 to the polarity shown in the figure and suppresses the charging current. The charge due to the surge voltage of the semiconductor switching element 2-3 of B2 is reduced to the second current of the diodes 12-3 and B2 of B2. B in the path of one capacitor 3-3
The second capacitor 3-3 flows as a charging current for charging the first capacitor 3-3 to the polarity shown in FIG.
【００３５】以上の動作からも理解されるように、図７
の回路では、Ａ１の半導体スイッチング素子２−１がタ
ーンオンしたときにはＡ１の第１コンデンサ３−１とＢ
２の第２コンデンサ４−３の放電によるスパイク電流、
Ａ２の半導体スイッチング素子２−４がターンオンした
ときにはＡ２の第１コンデンサ３−４とＢ１の第２コン
デンサ４−２の放電によるスパイク電流、Ｂ１の半導体
スイッチング素子２−２がターンオンしたときにはＢ１
の第１コンデンサ３−２とＡ２の第２コンデンサ４−４
の放電によるスパイク電流、Ｂ２の半導体スイッチング
素子２−３がターンオンしたときにはＢ２の第１コンデ
ンサ３−３とＡ１の第２コンデンサ４−１の放電による
スパイク電流がそれぞれ流れ負荷電流に重畳されるた
め、半導体スイッチング素子２−１、２−２、２−３お
よび２−４のターンオン損失が大きくなってコンバータ
の効率が低下するほか、極端な場合にはこれらの半導体
スイッチング素子が破壊に至るという問題があった。As understood from the above operation, FIG.
In the circuit of A1, when the semiconductor switching element 2-1 of A1 is turned on, the first capacitor 3-1 of A1 and B
2, the spike current due to the discharge of the second capacitor 4-3,
When the semiconductor switching element 2-4 of A2 is turned on, a spike current due to the discharge of the first capacitor 3-4 of A2 and the second capacitor 4-2 of B1 is turned on, and when the semiconductor switching element 2-2 of B1 is turned on, B1 is turned on.
The first capacitor 3-2 of A2 and the second capacitor 4-4 of A2
When the semiconductor switching element 2-3 of B2 is turned on, the spike current caused by the discharge of the first capacitor 3-3 of B2 and the second capacitor 4-1 of A1 flows and is superimposed on the load current. In addition, the turn-on loss of the semiconductor switching elements 2-1, 2-2, 2-3, and 2-4 increases to lower the efficiency of the converter, and in extreme cases, the semiconductor switching elements may be destroyed. was there.
【００３６】本発明の目的は、前記従来技術による無損
失スナバ回路をハーフ・ブリッジ型コンバータ、あるい
はフル・ブリッジ型コンバータなどのブリッジ型コンバ
ータに適用した場合、半導体スイッチング素子がターン
オンする際に過大なサージ電流が流れ、同半導体スイッ
チング素子のターンオン損失が非常に大きくなったり、
極端な場合にはこのターンオン損失によって同半導体ス
イッチング素子が破壊に至る問題を対策した高効率で信
頼性が高く、低ノイズのブリッジ型コンバータを提供す
るものである。An object of the present invention is to apply a lossless snubber circuit according to the prior art to a bridge type converter such as a half-bridge type converter or a full-bridge type converter. Surge current flows, the turn-on loss of the semiconductor switching element becomes extremely large,
In an extreme case, a high-efficiency, high-reliability, low-noise bridge-type converter that addresses the problem of the semiconductor switching element being destroyed by the turn-on loss is provided.
【００３７】[0037]
【課題を解決するための手段】本発明は、半導体スイッ
チング素子と、同半導体スイッチング素子がターンオフ
した時に同半導体スイッチング素子の主電極間に生じる
サージ電圧を抑制するために設けられた第１コンデンサ
と、同半導体スイッチング素子のオフ期間に前記第１コ
ンデンサに蓄積された電荷を同半導体スイッチング素子
のターンオン時に同半導体スイッチング素子、インダク
タンス素子およびダイオードの直列回路を介して移行さ
せるための第２コンデンサからなるスナバ回路とからな
る第１および第２の２つのスイッチング回路を有し、前
記２つのスイッチング回路が直流電源の両端に直列に結
合され、前記２つのスイッチング回路を交互にスイッチ
ングさせて負荷に交流電圧を印加するハーフ・ブリッジ
型コンバータにおいて、第１のスイッチング回路におけ
る半導体スイッチング素子がオンの期間に、同第１のス
イッチング回路の半導体スイッチング素子、可飽和トラ
ンスの第１巻線およびダイオードの直列回路を介して、
第２のスイッチング回路におけるスナバ回路の第２コン
デンサの電荷を放電させ、第２のスイッチング回路にお
ける半導体スイッチング素子がオンの期間に、同第２の
スイッチング回路の半導体スイッチング素子、前記可飽
和トランスの第２巻線およびダイオードの直列回路を介
して、第１のスイッチング回路におけるスナバ回路の第
２コンデンサの電荷を放電させる構成としたことを特徴
とするハーフ・ブリッジ型コンバータである。SUMMARY OF THE INVENTION The present invention relates to a semiconductor switching element, and a first capacitor provided for suppressing a surge voltage generated between main electrodes of the semiconductor switching element when the semiconductor switching element is turned off. A second capacitor for transferring the charge accumulated in the first capacitor during the off period of the semiconductor switching element via a series circuit of the semiconductor switching element, the inductance element and the diode when the semiconductor switching element is turned on. A first and a second switching circuit comprising a snubber circuit, wherein the two switching circuits are connected in series to both ends of a DC power supply, and the two switching circuits are alternately switched so that an AC voltage is applied to a load. To the half-bridge type converter Te, the time the semiconductor switching element is on in the first switching circuit, the semiconductor switching elements of the first switching circuit, through a series circuit of the first winding and the diode of the saturable transformer,
Discharging the electric charge of the second capacitor of the snubber circuit in the second switching circuit, and during the period when the semiconductor switching element in the second switching circuit is on, the semiconductor switching element of the second switching circuit and the saturable transformer of the second switching circuit. A half-bridge type converter characterized in that a charge of a second capacitor of a snubber circuit in a first switching circuit is discharged through a series circuit of two windings and a diode.
【００３８】上記のような構成とすることにより、半導
体スイッチング素子のターンオフ時に同半導体スイッチ
ング素子の主電極間に生じるサージ電圧を効果的に抑制
でき、同半導体スイッチング素子の安全動作が図れると
ともに同半導体スイッチング素子のターンオフ損失も大
幅に抑制でき、しかも一方のスイッチング回路における
半導体スイッチング素子のオン期間に同半導体スイッチ
ング素子、可飽和トランスおよびダイオードの直列回路
を介して他方のスイッチング回路における前記第２のコ
ンデンサの電荷を放電させる構成となっているため、前
記可飽和トランスが飽和するまでの期間、この放電電流
の立ち上がりを遅らせることができ、これにより半導体
スイッチング素子のターンオン損失が大幅に低減し、同
半導体スイッチング素子の安全動作が図れ、高効率で信
頼性が高く低ノイズのハーフ・ブリッジ型コンバータが
実現できる。With the above configuration, a surge voltage generated between the main electrodes of the semiconductor switching element when the semiconductor switching element is turned off can be effectively suppressed, and the semiconductor switching element can be operated safely and the semiconductor switching element can be operated safely. The turn-off loss of the switching element can be significantly suppressed, and the second capacitor in the other switching circuit is connected to the other switching circuit via the series circuit of the semiconductor switching element, the saturable transformer and the diode during the ON period of the semiconductor switching element in one switching circuit. Is discharged, the rise of the discharge current can be delayed until the saturable transformer is saturated, whereby the turn-on loss of the semiconductor switching element is significantly reduced, Switchon Hakare safe operation of the element, half-bridge converter of high low noise reliable high efficiency can be realized.
【００３９】本発明は、半導体スイッチング素子と、同
半導体スイッチング素子がターンオフした時に同半導体
スイッチング素子の主電極間に生じるサージ電圧を抑制
するために設けられた第１コンデンサと同半導体スイッ
チング素子のオフ期間に前記第１コンデンサに蓄積され
た電荷を同半導体スイッチング素子のターンオン時に同
半導体スイッチング素子、インダクタンス素子およびダ
イオードの直列回路を介して移行させるための第２コン
デンサからなるスナバ回路とを有する第１、第２、第３
および第４の４つのスイッチング回路を有し、前記第１
と第３のスイッチング回路、および第２と第４のスイッ
チング回路がいずれも直流電源の両端に直列に結合さ
れ、同期してスイッチング動作を行う前記第１と第４の
スイッチング回路と同期してスイッチング動作を行う前
記第２と第４のスイッチング回路の２つの組を交互にス
イッチングさせて負荷に交流電圧を印加するフル・ブリ
ッジ型コンバータにおいて、前記第１のスイッチング回
路における半導体スイッチング素子がオンの期間に前記
第３のスイッチング回路におけるスナバ回路の第２コン
デンサの電荷を前記第１のスイッチング回路の半導体ス
イッチング素子、第１の可飽和トランスの第１巻線およ
びダイオードの直列回路を介して放電させ、前記第２の
スイッチング回路における半導体スイッチング素子がオ
ンの期間に前記第４のスイッチング回路におけるスナバ
回路の第２コンデンサの電荷を前記第２のスイッチング
回路における半導体スイッチング素子、第２の可飽和ト
ランスの第１巻線およびダイオードの直列回路を介して
放電させ、前記第３のスイッチング回路における半導体
スイッチング素子がオンの期間に前記第１のスイッチン
グ回路におけるスナバ回路の第２コンデンサの電荷を前
記第３のスイッチング回路における半導体スイッチング
素子、前記第１の可飽和トランスの第２巻線およびダイ
オードを介して放電させ、前記第４のスイッチング回路
における半導体スイッチング素子がオンの期間に前記第
２のスイッチング回路におけるスナバ回路の第２コンデ
ンサの電荷を前記第４のスイッチング回路の半導体スイ
ッチング素子、第２の可飽和トランスの第２巻線および
ダイオードを介して放電させる構成としたことを特徴と
するフル・ブリッジ型コンバータである。According to the present invention, there is provided a semiconductor switching element, a first capacitor provided for suppressing a surge voltage generated between main electrodes of the semiconductor switching element when the semiconductor switching element is turned off, and an off state of the semiconductor switching element. A snubber circuit comprising a second capacitor for transferring the electric charge accumulated in the first capacitor during the period via a series circuit of the semiconductor switching element, the inductance element and the diode when the semiconductor switching element is turned on. , Second, third
And four fourth switching circuits, wherein the first
And a third switching circuit, and both a second and a fourth switching circuit are connected in series to both ends of a DC power supply, and perform switching in synchronization with the first and fourth switching circuits that perform a switching operation in synchronization with each other. In a full bridge converter in which two sets of the second and fourth switching circuits that operate are alternately switched to apply an AC voltage to a load, a period in which a semiconductor switching element in the first switching circuit is on Discharging the electric charge of the second capacitor of the snubber circuit in the third switching circuit through the series circuit of the semiconductor switching element of the first switching circuit, the first winding of the first saturable transformer, and the diode; While the semiconductor switching element in the second switching circuit is on, the fourth Discharging the electric charge of the second capacitor of the snubber circuit in the switching circuit through the series circuit of the semiconductor switching element, the first winding of the second saturable transformer and the diode in the second switching circuit, While the semiconductor switching element in the circuit is on, the charge of the second capacitor of the snubber circuit in the first switching circuit is transferred to the semiconductor switching element in the third switching circuit, the second winding of the first saturable transformer, and Discharging through a diode, and during a period in which the semiconductor switching element in the fourth switching circuit is on, the electric charge of the second capacitor of the snubber circuit in the second switching circuit is changed to a semiconductor switching element of the fourth switching circuit; 2 saturable transformers A full-bridge converter, characterized in that the arrangement for discharging through the second winding and diode.
【００４０】上記のような構成とすることにより、半導
体スイッチング素子のターンオフ時に同半導体スイッチ
ング素子の主電極間に生じるサージ電圧を効果的に抑制
でき、同半導体スイッチング素子の安全動作が図れると
ともに同半導体スイッチング素子のターンオフ損失も大
幅に抑制でき、しかも直流電源の両端に負荷を介するこ
となく直列に結合された２つのスイッチング回路におい
て、２つのスイッチング回路の一方のスイッチング回路
の半導体スイッチング素子のオン期間に同半導体スイッ
チング素子、可飽和トランスおよびダイオードの直列回
路を介して前記２つのスイッチング回路の他方のスイッ
チング回路における前記第２のコンデンサの電荷を放電
させる構成となっているため、前記可飽和トランスが飽
和するまでの期間、この放電電流の立ち上がりを遅らせ
ることができ、これにより半導体スイッチング素子のタ
ーンオン損失が大幅に低減し、同半導体スイッチング素
子の安全動作が図れ、高効率で信頼性が高く低ノイズの
フル・ブリッジ型コンバータが実現できる。With the above configuration, a surge voltage generated between the main electrodes of the semiconductor switching element when the semiconductor switching element is turned off can be effectively suppressed, and the semiconductor switching element can be operated safely and the semiconductor switching element can be operated safely. The turn-off loss of the switching element can also be suppressed significantly, and in two switching circuits connected in series without a load at both ends of the DC power supply, during the ON period of the semiconductor switching element of one of the two switching circuits. Since the charge of the second capacitor in the other one of the two switching circuits is discharged through a series circuit of the semiconductor switching element, the saturable transformer, and the diode, the saturable transformer is saturated. Period until The rise of this discharge current can be delayed, which significantly reduces the turn-on loss of the semiconductor switching element, and enables the semiconductor switching element to operate safely, and is a highly efficient, reliable, and low-noise full-bridge converter. Can be realized.
【００４１】本発明のブリッジ型コンバータにおいて、
負荷がパワートランスを介して接続されている場合、負
荷とブリッジ型コンバータの主回路の絶縁および負荷と
のマッチングを図った高効率で信頼性が高く、しかも低
ノイズのブリッジ型コンバータが実現できる。In the bridge type converter of the present invention,
When the load is connected via a power transformer, a high-efficiency, high-reliability, low-noise bridge-type converter that achieves insulation between the load and the main circuit of the bridge-type converter and matching with the load can be realized.
【００４２】本発明のブリッジ型コンバータを用いたＤ
Ｃ−ＤＣコンバータは、高効率で信頼性が高く、しかも
低ノイズを実現できて好ましい。。D using the bridge type converter of the present invention
A C-DC converter is preferable because it can achieve high efficiency, high reliability, and low noise. .
【００４３】[0043]
【発明の実施の形態】以下、本発明の実施例について詳
細に説明する。 （実施例１）図１は本発明によるブリッジ型コンバータ
の１実施例回路構成ブロック図であり、矩形波交流出力
のハーフ・ブリッジ型インバータへの適用例を示したも
のである。本実施例では、インバータの仕様を表１のよ
うに定めて、図６にその回路構成を示す比較例と比較検
討した。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail. (Embodiment 1) FIG. 1 is a block diagram of a circuit configuration of an embodiment of a bridge type converter according to the present invention, and shows an example of application to a half-bridge type inverter of rectangular wave AC output. In the present embodiment, the specifications of the inverter were determined as shown in Table 1, and compared with a comparative example whose circuit configuration is shown in FIG.
【００４４】[0044]
【表１】 [Table 1]
【００４５】図１において、破線内ＡおよびＢで示すの
は、各々、第１のスイッチング回路および第２のスイッ
チング回路であり、１は直流電源、２−１はＡの半導体
スイッチング素子、３−１はＡの第１コンデンサ、４−
１はＡの第２コンデンサ、５−１はＡのインダクタンス
素子、６−１および１２−１はＡのダイオード、２−２
はＢの半導体スイッチング素子、３−２はＢの第１コン
デンサ、４−２はＢの第２コンデンサ、５−２はＢのイ
ンダクタンス素子、６−２および１２−２はＢのダイオ
ード、１０−１および１０−２はダイオード、１１は負
荷、１３および１４は直流電源１の電圧を各々１／２ず
つに分圧するための入力コンデンサ、２０は可飽和トラ
ンス、２１は可飽和トランス２０の第１巻線、２２は可
飽和トランス２０の第２巻線である。In FIG. 1, A and B in the broken lines indicate a first switching circuit and a second switching circuit, respectively, 1 is a DC power supply, 2-1 is an A semiconductor switching element, 1 is the first capacitor of A, 4-
1 is an A second capacitor, 5-1 is an A inductance element, 6-1 and 12-1 are A diodes, 2-2.
Is a semiconductor switching element of B, 3-2 is a first capacitor of B, 4-2 is a second capacitor of B, 5-2 is an inductance element of B, 6-2 and 12-2 are diodes of B, 10- 1 and 10-2 are diodes, 11 is a load, 13 and 14 are input capacitors for dividing the voltage of the DC power supply 1 into halves, 20 is a saturable transformer, and 21 is the first of the saturable transformers 20. The winding 22 is a second winding of the saturable transformer 20.
【００４６】なお、半導体スイッチング素子２−１と２
−２にはパワーＭＯＳ−ＦＥＴ、第１コンデンサ３−１
と３−２の容量は２２ｎＦ、第２コンデンサ４−１と４
−２の容量は１００ｎＦ、インダクタンス素子５−１と
５−２のインダクタンスは２μＨ、可飽和トランス２０
には、表２にその主な磁気特性、物理特性および寸法を
示すＦｅを主成分とするナノ結晶合金薄帯巻磁心を用
い、その第１巻線２１と第２巻数２２の巻数は何れも２
ターンとした。The semiconductor switching elements 2-1 and 2
-2 is a power MOS-FET, a first capacitor 3-1
And 3-2 have a capacitance of 22 nF and second capacitors 4-1 and 4
-2 is 100 nF, the inductance of the inductance elements 5-1 and 5-2 is 2 μH, and the saturable transformer 20 is
Table 2 shows the main magnetic properties, physical properties, and dimensions of the nano-crystalline alloy ribbon core containing Fe as a main component, and the first winding 21 and the second winding number 22 are both used. 2
Turn.
【００４７】[0047]
【表２】 [Table 2]
【００４８】図１の回路において、Ａの半導体スイッチ
ング素子２−１、およびＢの半導体スイッチング素子２
−２は交互でスイッチング動作を行い、そのスイッチン
グ周波数は２０ｋＨｚである。In the circuit of FIG. 1, the semiconductor switching element 2-1 of A and the semiconductor switching element 2 of B
-2 alternately performs a switching operation, and the switching frequency is 20 kHz.
【００４９】Ａの半導体スイッチング素子２−１がター
ンオンすると、入力コンデンサ１３の図示正極から同半
導体スイッチング素子２−１、負荷１１、前記入力コン
デンサ１３の負極の経路で負荷電流が流れ負荷１１に電
力が供給される。また、Ａの半導体スイッチング素子２
−１がターンオンした際に、前記半導体スイッチング素
子２−１がオフの期間にＡの第１コンデンサ３−１に図
示の極性で充電されていた電荷は、同Ａの第１コンデン
サ３−１における図示正極から、前記Ａの半導体スイッ
チング素子２−１、Ａの第２コンデンサ４−１、Ａのダ
イオード６−１、Ａのインダクタンス素子５−１、前記
Ａの第１コンデンサ３−１における図示負極の経路で流
れ、Ａの第２コンデンサ４−１に移行され同コンデンサ
４−１を図示の極性に充電する。When the semiconductor switching element 2-1 of A is turned on, a load current flows through the path of the semiconductor switching element 2-1, the load 11, and the negative electrode of the input capacitor 13 from the illustrated positive electrode of the input capacitor 13, and the power is supplied to the load 11. Is supplied. Further, the semiconductor switching element 2 of A
When the semiconductor switching element 2-1 is turned off when the −1 is turned on, the electric charge that has been charged in the first capacitor 3-1 of the A with the polarity shown in FIG. From the illustrated positive electrode, the illustrated semiconductor switching element 2-1, the second capacitor 4-1 of A, the diode 6-1 of A, the inductance element 5-1 of A, and the illustrated negative electrode of the first capacitor 3-1 of A Flows to the second capacitor 4-1 of A, and charges the capacitor 4-1 to the illustrated polarity.
【００５０】Ａの半導体スイッチング素子２−１がター
ンオフすると、Ａの半導体スイッチング素子２−１の主
電極間にはサージ電圧が発生するが、Ａの半導体スイッ
チング素子２−１のサージ電圧による電荷はＡの第１コ
ンデンサ３−１、Ａのダイオード１２−１の経路でＡの
第１コンデンサ３−１を図示の極性に充電する充電電流
となって流れこれを抑制する。本実施例では、Ａの半導
体スイッチング素子２−１の主電極間電圧波高値はサー
ジ電圧を含めて２８０Ｖに抑えることができ、そのター
ンオフ損失も約４０ｍＷに抑えることができた。When the semiconductor switching element 2-1 of A is turned off, a surge voltage is generated between the main electrodes of the semiconductor switching element 2-1 of A. A charge current for charging the first capacitor 3-1 of A to the polarity shown in the drawing flows through the path of the first capacitor 3-1 of A and the diode 12-1 of A, and this is suppressed. In the present embodiment, the voltage peak value between the main electrodes of the semiconductor switching element 2-1 of A can be suppressed to 280 V including the surge voltage, and its turn-off loss can be suppressed to about 40 mW.
【００５１】次いで、Ｂの半導体スイッチング素子２−
２がターンオンすると、入力コンデンサ１４の図示正極
から、負荷１１、同半導体スイッチング素子２−２、前
記入力コンデンサ１４の負極の経路で負荷電流が流れ負
荷１１に電力が供給される。また、この際、Ｂの第１コ
ンデンサ３−２に図示の極性で充電されていた電荷は、
同Ｂの第１コンデンサ３−２における図示正極から、Ｂ
のインダクタンス素子５−２、Ｂのダイオード６−２、
Ｂの第２コンデンサ４−２、Ｂの半導体スイッチング素
子２−２、Ｂの第１コンデンサ３−２における図示負極
の経路で流れ、Ｂの第２コンデンサ４−２に移行され同
コンデンサ４−２を図示の極性に充電する。Next, the B semiconductor switching element 2-
When 2 turns on, a load current flows from the illustrated positive electrode of the input capacitor 14 through the path of the load 11, the semiconductor switching element 2-2, and the negative electrode of the input capacitor 14, and power is supplied to the load 11. At this time, the electric charge charged to the first capacitor 3-2 of B with the polarity shown in the figure is:
From the illustrated positive electrode of the first capacitor 3-2 of B, B
The inductance element 5-2 of B, the diode 6-2 of B,
The second capacitor 4-2 of B, the semiconductor switching element 2-2 of B, the first capacitor 3-2 of B flows in the path of the negative electrode in the drawing, and is transferred to the second capacitor 4-2 of B and the capacitor 4-2. Is charged to the polarity shown.
【００５２】さらに、Ｂの半導体スイッチング素子２−
２がターンオンした際には、前記Ａの第２コンデンサ４
−１に図示の極性で蓄積されていた電荷が、同Ａの第２
コンデンサ４−１における図示正極からＢの半導体スイ
ッチング素子２−２、可飽和トランス２０の第２巻線２
２、ダイオード１０−１、前記Ａの第２コンデンサ４−
１における図示負極の経路で流れる放電電流となって放
出される。Further, the semiconductor switching element B of B
2 is turned on, the second capacitor 4
The electric charge accumulated in the polarity shown in FIG.
The semiconductor switching element 2-2 of B from the illustrated positive electrode of the capacitor 4-1 and the second winding 2 of the saturable transformer 20
2, the diode 10-1, the second capacitor 4-
1 and is discharged as a discharge current flowing through the path of the illustrated negative electrode.
【００５３】上記Ａの第２コンデンサ４−１の電荷の放
出に伴う放電電流が可飽和トランス２０の第２巻線２２
に流れることにより、同可飽和トランスの磁束密度は、
図３に示す同可飽和トランス２０の動作Ｂ−Ｈループに
おけるａ点からｂ点で飽和した後、ｃ点、ｄ点を経由し
てｅ点まで変化する。ここで、可飽和トランス２０の磁
心の角形比Ｂr／Ｂsがほぼ１に等しいとすれば、ａ点か
らｂ点までに変化する磁束密度は、図３のΔＢに等し
く、磁束密度がａ点からｂ点で飽和するまでの時間をＴ
bとすると、Ｔbは次式で与えられる。 Ｔb＝（Ｎ・Ａe・ΔＢ）／Ｖ71 （ｓ） (1)上記(1)式において、Ｎ、ＡeおよびＶ71は、各々、
可飽和トランス２０の第２巻線の巻数、有効断面積およ
び巻線端電圧である。本実施例におけるＴbの値は０.５
μｓであった。The discharge current caused by the discharge of the electric charge of the second capacitor 4-1 of the above A is applied to the second winding 22 of the saturable transformer 20.
, The magnetic flux density of the saturable transformer is
After saturation from point a to point b in the operation BH loop of the saturable transformer 20 shown in FIG. 3, it changes to point e via points c and d. Here, assuming that the squareness ratio Br / Bs of the magnetic core of the saturable transformer 20 is substantially equal to 1, the magnetic flux density changing from the point a to the point b is equal to ΔB in FIG. The time until saturation at point b is T
Assuming b, Tb is given by the following equation. Tb = (N · Ae · ΔB) / V71 (s) (1) In the above equation (1), N, Ae and V71 are respectively
The number of turns of the second winding of the saturable transformer 20, the effective sectional area, and the winding end voltage. The value of Tb in this embodiment is 0.5
μs.
【００５４】ところで、可飽和トランス２０の第２巻線
に前記放電電流が流れその磁束密度が変化して同可飽和
トランス２０の第１巻線２１に電圧が誘起しても、同第
１巻線２１と直列に接続されているダイオード１０−２
は逆バイアスされているため同第１巻線２０に電流は流
れない。したがって、同可飽和トランス２０の磁束密度
がａ点からｂ点まで移動するＴbの期間に可飽和トラン
ス２０の第２巻線２２を流れる前記Ａの第２コンデンサ
４−１の放電電流は次式で表されるＩ41(unsat)に制限
される。 Ｉ41(unsat)＝（Ｈg・ｌe）／Ｎ （Ａ） (2)上式において、Ｈgは図３に示す動作Ｂ−Ｈループ上
のＨgに相当する磁化力であり、可飽和トランス２０の
磁心材料とその動作条件によって決まる。また、ｌeは
可飽和トランス２０の平均磁路長である。Incidentally, even if the discharge current flows through the second winding of the saturable transformer 20 and its magnetic flux density changes to induce a voltage in the first winding 21 of the saturable transformer 20, the first winding 21 Diode 10-2 connected in series with line 21
Is reverse biased, no current flows through the first winding 20. Accordingly, the discharge current of the second capacitor 4-1 of the A flowing through the second winding 22 of the saturable transformer 20 during the period Tb when the magnetic flux density of the saturable transformer 20 moves from the point a to the point b is expressed by the following equation. Limited to I41 (unsat). I41 (unsat) = (Hg · le) / N (A) (2) In the above equation, Hg is a magnetizing force corresponding to Hg on the operation BH loop shown in FIG. It depends on the material and its operating conditions. Also, le is the average magnetic path length of the saturable transformer 20.
【００５５】本実施例では、前記Ｂの半導体スイッチン
グ素子２−２がターンオンしてから、前記Ａの第２コン
デンサ４−１の図示正極より、同半導体スイッチング素
子２−２、可飽和トランス２０の第２巻線２２、ダイオ
ード１０−１、前記第２コンデンサ４−１の負極の経路
で流れる放電電流は、前記Ｔb＝０.５μｓの間、その平
均値Ｉ41(unsat)＝３.４Ａに抑制され、その後可飽和ト
ランス２０の飽和に伴い同放電電流は急激に上昇する。
本実施例において、Ｂの半導体スイッチング素子２−２
のターンオン時間は約０.２μｓであるため、このター
ンオン期間に前記Ａの第２コンデンサ４−１の図示正極
より、同半導体スイッチング素子２−２、可飽和トラン
ス２０の第２巻線２２、ダイオード１０−１、前記第２
コンデンサ４−１の負極の経路で流れる放電電流は、前
記Ｉ41(unsat)＝３.４Ａに抑制される。これにより、前
記Ｂの半導体スイッチング素子２−２のターンオン時の
電流波高値は２４Ａに抑えることができ、そのターンオ
ン損失も約１.７Ｗにすることができた。In this embodiment, after the semiconductor switching element 2-2 of B is turned on, the semiconductor switching element 2-2 and the saturable transformer 20 of the saturable transformer 20 are supplied from the illustrated positive electrode of the second capacitor 4-1 of A. The discharge current flowing through the path of the second winding 22, the diode 10-1, and the negative electrode of the second capacitor 4-1 is suppressed to an average value I41 (unsat) = 3.4A during the Tb = 0.5 μs. Thereafter, the discharge current sharply rises with the saturation of the saturable transformer 20.
In the present embodiment, the semiconductor switching element 2-2 of B
Is about 0.2 .mu.s, the semiconductor switching element 2-2, the second winding 22 of the saturable transformer 20, the diode and the diode from the illustrated positive electrode of the second capacitor 4-1 in this A during this turn-on period. 10-1, the second
The discharge current flowing through the negative electrode path of the capacitor 4-1 is suppressed to I41 (unsat) = 3.4A. As a result, the current peak value at the time of turn-on of the semiconductor switching element 2-2 of B can be suppressed to 24 A, and the turn-on loss thereof can be reduced to about 1.7 W.
【００５６】Ｂの半導体スイッチング素子２−２がター
ンオフすると、同Ｂの半導体スイッチング素子２−２の
主電極間にはサージ電圧が発生するが、Ｂの半導体スイ
ッチング素子２−２のサージ電圧による電荷はＢのダイ
オード１２−２、Ｂの第１コンデンサ３−２の経路でＢ
の第１コンデンサ３−２を図示の極性に充電する充電電
流となって流れこれを抑制する。本実施例では、Ｂの半
導体スイッチング素子２−２の主電極間電圧波高値はサ
ージ電圧を含めて２８０Ｖに抑えることができ、そのタ
ーンオフ損失も約４０ｍＷに抑えることができた。When the semiconductor switching element 2-2 of B is turned off, a surge voltage is generated between the main electrodes of the semiconductor switching element 2-2 of B, but the charge due to the surge voltage of the semiconductor switching element 2-2 of B is generated. Is a path through the diode 12-2 of B and the first capacitor 3-2 of B.
And flows as a charging current for charging the first capacitor 3-2 to the polarity shown in FIG. In this example, the peak voltage between the main electrodes of the semiconductor switching element 2-2 of B can be suppressed to 280 V including the surge voltage, and its turn-off loss can be suppressed to about 40 mW.
【００５７】ついでＡの半導体スイッチング素子２−１
がターンオンすると、入力コンデンサ１３の図示正極か
ら同Ａの半導体スイッチング素子２−１、負荷１１、前
記入力コンデンサ１３の負極の経路で負荷電流が流れ負
荷１１に電力が供給される。この際、Ａの第１コンデン
サ３−１に図示の極性で充電されていた電荷は、同Ａの
第１コンデンサ３−１における図示正極から、Ａの半導
体スイッチング素子２−１、Ａの第２コンデンサ４−
１、Ａのダイオード６−１、Ａのインダクタンス素子５
−１、Ａの第１コンデンサ３−１における図示負極の経
路で流れ、Ａの第２コンデンサ４−１に移行され同コン
デンサ４−１を図示の極性に充電する。さらに、これと
同時に、前記Ｂの第２コンデンサ４−２に蓄積されてい
た電荷は、同Ｂの第２コンデンサ４−２における図示正
極から、可飽和トランス２０の第１巻線２１、ダイオー
ド１０−２、Ａの半導体スイッチング素子２−１、前記
Ｂの第２コンデンサ４−２における図示負極の経路で流
れる放電電流となって放出される。Next, the semiconductor switching element 2-1 of A
Is turned on, a load current flows from the illustrated positive electrode of the input capacitor 13 to the semiconductor switching element 2-1, the load 11, and the negative electrode of the input capacitor 13, and power is supplied to the load 11. At this time, the electric charge charged to the first capacitor 3-1 of A with the polarity shown in the figure is changed from the positive electrode in the first capacitor 3-1 of A to the second of the semiconductor switching elements 2-1 and A of A. Capacitor 4-
1, A diode 6-1 and A inductance element 5
-1, flows on the path of the negative electrode in the first capacitor 3-1 of A, moves to the second capacitor 4-1 of A, and charges the capacitor 4-1 to the illustrated polarity. At the same time, the electric charge stored in the B second capacitor 4-2 is transferred from the illustrated positive electrode of the B second capacitor 4-2 to the first winding 21 of the saturable transformer 20 and the diode 10. -2, a discharge current flowing through a path of the illustrated negative electrode in the semiconductor switching element 2-1 of A and the second capacitor 4-2 of B is released.
【００５８】本実施例では、前記Ａの半導体スイッチン
グ素子２−１がターンオンしてから、前記Ｂの第２コン
デンサ４−２の図示正極より、可飽和トランス２０の第
１巻線２１、ダイオード１０−２、前記半導体スイッチ
ング素子２−１、前記第２コンデンサ４−２の負極の経
路で流れる電流は、前記Ｂの半導体スイッチング素子２
−２がターンオンしたときと同様のメカニズムにより、
０.５μｓの間、平均値３.４Ａに抑制され、その後可飽
和トランス２０の飽和に伴いの急激に上昇する。本実施
例において、Ａの半導体スイッチング素子２−１のター
ンオン時間は０.２μｓであるため、前記Ｂの第２コン
デンサ４−２の図示正極より、可飽和トランス２０の第
１巻線２１、ダイオード１０−２、前記第２コンデンサ
４−２の負極の経路で流れる放電電流は、このターンオ
ン期間には前記３.４Ａに抑制される。これにより、前
記Ａの半導体スイッチング素子２−１のターンオン時の
主電極間電流波高値は２４Ａに抑えることができ、その
ターンオン損失も約１.７Ｗにすることができた。In this embodiment, after the semiconductor switching element 2-1 of A is turned on, the first winding 21 of the saturable transformer 20, the diode 10 -2, the current flowing through the path of the negative electrode of the semiconductor switching element 2-1 and the second capacitor 4-2 is equal to the current of the semiconductor switching element 2 of the B
By the same mechanism as when -2 turns on,
During the period of 0.5 μs, the average value is suppressed to 3.4 A, and thereafter, the voltage rapidly rises with the saturation of the saturable transformer 20. In the present embodiment, since the turn-on time of the semiconductor switching element 2-1 of A is 0.2 μs, the first winding 21 of the saturable transformer 20 and the diode are connected from the illustrated positive electrode of the second capacitor 4-2 of B. 10-2, the discharge current flowing through the negative electrode path of the second capacitor 4-2 is suppressed to 3.4 A during this turn-on period. As a result, the peak value of the current between the main electrodes when the semiconductor switching element 2-1 of A was turned on could be suppressed to 24 A, and the turn-on loss could be reduced to about 1.7 W.
【００５９】本実施例に対し、比較例である図６の回路
構成において各部の定数、入力電圧、出力電圧および負
荷電流を本実施例と同一としたとき、図６におけるＡの
半導体スイッチング素子２−１およびＢの半導体スイッ
チング素子２−２のターンオフ時の主電極間サージ電圧
波高値およびターンオフ損失は本実施例とほぼ同一であ
ったが、ターンオン時間は何れも０.４μｓと２倍、そ
のターンオン時の電流波高値は何れも４９Ａと約２倍、
ターンオン損失は何れも約７.１Ｗと約４倍にも達し
た。両者の比較から、本発明のハーフ・ブリッジ型コン
バータは、半導体スイッチング素子のターンオン損失を
著しく小さくすることができ、高効率と高信頼性を得る
ことができる。また、高効率であるため放熱構造が簡単
にできるとともに高密度実装が可能になり、小型化も図
れる。When the constant, input voltage, output voltage and load current of each part in the circuit configuration of FIG. 6 which is a comparative example are the same as those of the present embodiment, the semiconductor switching element 2 of FIG. The surge voltage peak value and the turn-off loss between the main electrodes at the time of turn-off of the -1 and B semiconductor switching elements 2-2 were almost the same as in this embodiment, but the turn-on time was 0.4 μs, which is twice as large. The current peak value at the time of turn-on is 49 A, which is about double,
The turn-on loss reached about 7.1 W, which was about 4 times. From the comparison between the two, the half-bridge type converter of the present invention can significantly reduce the turn-on loss of the semiconductor switching element, and can obtain high efficiency and high reliability. In addition, because of high efficiency, the heat dissipation structure can be simplified, high-density mounting is possible, and downsizing can be achieved.
【００６０】（実施例２）図２は本発明によるブリッジ
型コンバータの１実施例回路構成ブロック図であり、矩
形波交流出力のフル・ブリッジ型インバータへの適用例
を示したものである。本実施例では、インバータの仕様
を表２のように定めて、図７にその回路構成を示す比較
例と比較検討した。(Embodiment 2) FIG. 2 is a block diagram showing a circuit configuration of an embodiment of a bridge type converter according to the present invention, and shows an example of application to a full-bridge type inverter of rectangular wave AC output. In the present embodiment, the specifications of the inverter were determined as shown in Table 2, and were compared with a comparative example whose circuit configuration is shown in FIG.
【００６１】[0061]
【表３】 [Table 3]
【００６２】図２において、破線内Ａ１、Ｂ１、Ｂ２お
よびＡ２で示すのは、各々、第１のスイッチング回路、
第２のスイッチング回路、第３のスイッチング回路、お
よび第４のスイッチング回路であり、１は直流電源、２
−１はＡ１の半導体スイッチング素子、３−１はＡ１の
第１コンデンサ、４−１はＡ１の第２コンデンサ、５−
１はＡ１のインダクタンス素子、６−１および１２−１
はＡ１のダイオード、２−２はＢ１の半導体スイッチン
グ素子、３−２はＢ１の第１コンデンサ、４−２はＢ１
の第２コンデンサ、５−２はＢ１のインダクタンス素
子、６−２および１２−２はＢ１のダイオード、２−３
はＢ２の半導体スイッチング素子、３−３はＢ２の第１
コンデンサ、４−３はＢ２の第２コンデンサ、５−３は
Ｂ２のインダクタンス素子、６−３および１２−３はＢ
２のダイオード、２−４はＡ２の半導体スイッチング素
子、３−４はＡ２の第１のコンデンサ、４−４はＡ２の
第２のコンデンサ、５−４はＡ２のインダクタンス素
子、６−４および１２−４はＡ２のダイオード、１０−
１、１０−２、１０−３および１０−４はダイオード、
１１は負荷、２０−１および２０−２は可飽和トラン
ス、２１−１と２２−１は各々可飽和トランス２０−１
の第１巻線および第２巻線、２１−２と２２−２は各々
可飽和トランス２０−２の第１巻線および第２巻線であ
る。In FIG. 2, A1, B1, B2 and A2 in the broken lines indicate a first switching circuit,
A second switching circuit, a third switching circuit, and a fourth switching circuit, wherein 1 is a DC power supply,
-1 is a semiconductor switching element of A1, 3-1 is a first capacitor of A1, 4-1 is a second capacitor of A1, 5-
1 is an inductance element of A1, 6-1 and 12-1
Is a diode of A1, 2-2 is a semiconductor switching element of B1, 3-2 is a first capacitor of B1, 4-2 is B1
5-2 are B1 inductance elements, 6-2 and 12-2 are B1 diodes, 2-3
Is the semiconductor switching element of B2, and 3-3 is the first of B2.
4-3 is a second capacitor of B2, 5-3 is an inductance element of B2, 6-3 and 12-3 are B
2-4, a semiconductor switching element of A2, 3-4 is a first capacitor of A2, 4-4 is a second capacitor of A2, 5-4 is an inductance element of A2, 6-4 and 12 -4 is A2 diode, 10-
1, 10-2, 10-3 and 10-4 are diodes,
11 is a load, 20-1 and 20-2 are saturable transformers, 21-1 and 22-1 are each a saturable transformer 20-1.
Are the first and second windings, 21-2 and 22-2, respectively, of the saturable transformer 20-2.
【００６３】なお、半導体スイッチング素子２−１、２
−２、２−３および２−４にはパワーＭＯＳ−ＦＥＴ、
第１コンデンサ３−１、３−２、３−３および３−４の
容量は２２ｎＦ、第２コンデンサ４−１、４−２、４−
３および４−４の容量は１００ｎＦ、インダクタンス素
子５−１、５−２、５−３および５−４のインダクタン
スは２μＨ、可飽和トランス２０−１および２０−２に
は、前記実施例１の表２にその主な磁気特性、物理特性
および寸法を示すＦｅを主成分とするナノ結晶合金薄帯
巻磁心を用い、何れの可飽和トランスの第１巻線および
第２巻線とも巻数は２ターンとした。The semiconductor switching elements 2-1 and 2
-2, 2-3 and 2-4 have power MOS-FETs,
The first capacitors 3-1, 3-2, 3-3, and 3-4 have a capacitance of 22 nF, and the second capacitors 4-1, 4-2, and 4--4.
The capacitances of 3 and 4-4 are 100 nF, the inductances of the inductance elements 5-1, 5-2, 5-3 and 5-4 are 2 μH, and the saturable transformers 20-1 and 20-2 have Table 2 shows the main magnetic characteristics, physical characteristics and dimensions of the nanocrystalline alloy ribbon core containing Fe as a main component. The number of turns of both the first and second windings of each saturable transformer is 2 Turn.
【００６４】図２の回路において、Ａ１の半導体スイッ
チング素子２−１とＡ２の半導体スイッチング素子２−
４は同期してスイッチング動作を行い、Ｂ１の半導体ス
イッチング素子２−２とＢ２の半導体スイッチング素子
２−３は同期してスイッチング動作を行っており、かつ
前記半導体スイッチング素子２−１と２−４の組と、前
記半導体スイッチング素子２−２と２−３の組は、交互
にスイッチング動作を行い、そのスイッチング周波数は
２０ｋＨｚである。In the circuit of FIG. 2, the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2- of A2
4 performs a switching operation synchronously, the semiconductor switching element 2-2 of B1 and the semiconductor switching element 2-3 of B2 perform a switching operation in synchronization, and the semiconductor switching elements 2-1 and 2-4 And the set of the semiconductor switching elements 2-2 and 2-3 alternately perform a switching operation, and the switching frequency is 20 kHz.
【００６５】Ａ１の半導体スイッチング素子２−１とＡ
２の半導体スイッチング素子２−４がターンオンする
と、直流電源１の正極からＡ１の半導体スイッチング素
子２−１、負荷１１、Ａ２の半導体スイッチング素子２
−４、直流電源１の負極の経路で負荷電流が流れ負荷１
１に電力が供給される。また、Ａ１の半導体スイッチン
グ素子２−１とＡ２の半導体スイッチング素子２−４が
ターンオンした際に、Ａ１の第１コンデンサ３−１に図
示の極性で充電されていた電荷は、同Ａ１の第１コンデ
ンサ３−１における図示正極から、Ａ１の半導体スイッ
チング素子２−１、Ａ１の第２コンデンサ４−１、Ａ１
のダイオード６−１、Ａ１のインダクタンス素子５−
１、Ａ１の第１コンデンサ３−１における図示負極の経
路で流れ、Ａ１の第２コンデンサ４−１に移行され同コ
ンデンサ４−１を図示の極性に充電し、Ａ２の第１コン
デンサ３−４に図示の極性で充電されていた電荷は、同
Ａ２の第１コンデンサ３−４における図示正極から、Ａ
２のインダクタンス素子５−４、Ａ２のダイオード６−
４、Ａ２の第２コンデンサ４−４、Ａ２の半導体スイッ
チング素子２−４、Ａ２の第１コンデンサ３−４におけ
る図示負極の経路で流れ、Ａ２の第２コンデンサ４−４
に移行され同コンデンサ４−４を図示の極性に充電す
る。The semiconductor switching element 2-1 of A1 and A
When the second semiconductor switching element 2-4 is turned on, the semiconductor switching element 2-1 of A1, the semiconductor switching element 2 of the load 11, and the semiconductor switching element 2 of A2 are switched from the positive electrode of the DC power supply 1.
-4, the load current flows through the negative path of the DC power supply 1
1 is supplied with power. Further, when the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2-4 of A2 are turned on, the electric charge charged to the first capacitor 3-1 of A1 with the polarity shown in FIG. From the illustrated positive electrode of the capacitor 3-1, the semiconductor switching element 2-1 of A1, the second capacitor 4-1 of A1, A1
Diode 6-1 and A1 inductance element 5-
1, flows on the path of the illustrated negative electrode of the first capacitor 3-1 of A1, moves to the second capacitor 4-1 of A1, charges the capacitor 4-1 to the illustrated polarity, and charges the first capacitor 3-4 of A2. The electric charge that has been charged with the polarity shown in FIG.
2 inductance element 5-4, A2 diode 6-
4, the second capacitor 4-4 of A2, the semiconductor switching element 2-4 of A2, the first capacitor 3-4 of A2 flows in the path of the negative electrode in the drawing, and the second capacitor 4-4 of A2
And the capacitor 4-4 is charged to the polarity shown.
【００６６】Ａ１の半導体スイッチング素子２−１とＡ
２の半導体スイッチング素子２−４がターンオフする
と、Ａ１の半導体スイッチング素子２−１の主電極間、
およびＡ２の半導体スイッチング素子２−４の主電極間
にはサージ電圧が発生するが、Ａ１の半導体スイッチン
グ素子２−１のサージ電圧による電荷はＡ１の第１コン
デンサ３−１、Ａ１のダイオード１２−１の経路でＡ１
の第１コンデンサ３−１を図示の極性に充電する充電電
流となって流れこれを抑制し、Ａ２の半導体スイッチン
グ素子２−４のサージ電圧による電荷はＡ２のダイオー
ド１２−４、Ａ２の第１コンデンサ３−４の経路でＡ２
の第１コンデンサ３−４を図示の極性に充電する充電電
流となって流れこれを抑制する。本実施例では、Ａ１の
半導体スイッチング素子２−１とＡ２の半導体スイッチ
ング素子２−４の主電極間電圧波高値はサージ電圧を含
めて何れも２９０Ｖに抑えることができ、そのターンオ
フ損失もともに約０.１５Ｗに抑えることができた。The semiconductor switching element 2-1 of A1 and A
When the second semiconductor switching element 2-4 is turned off, between the main electrodes of the A1 semiconductor switching element 2-1;
A surge voltage is generated between the main electrodes of the semiconductor switching element 2-4 of A2 and the surge voltage of the semiconductor switching element 2-1 of A1 charges the first capacitor 3-1 of A1 and the diode 12- of A1. A1 on route 1
The current flows as a charging current for charging the first capacitor 3-1 of the polarity shown in the figure, and is suppressed. The charge due to the surge voltage of the semiconductor switching element 2-4 of A2 is reduced by the first current of the diodes 12-4 and A2 of A2. A2 in the path of the capacitor 3-4
And flows as a charging current for charging the first capacitor 3-4 to the polarity shown in FIG. In the present embodiment, the voltage peak value between the main electrodes of the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2-4 of A2 can be suppressed to 290 V including the surge voltage, and the turn-off loss is also about It was able to be suppressed to 0.15W.
【００６７】次に、Ｂ１の半導体スイッチング素子２−
２とＢ２の半導体スイッチング素子２−３がターンオン
すると、直流電源１の正極からＢ１の半導体スイッチン
グ素子２−２、負荷１１、Ｂ２の半導体スイッチング素
子２−３、直流電源１の負極の経路で負荷電流が流れ負
荷１１に電力が供給される。また、Ｂ１の半導体スイッ
チング素子２−２とＢ２の半導体スイッチング素子２−
３がターンオンした際に、Ｂ１の第１コンデンサ３−２
に図示の極性で充電されていた電荷は、同Ｂ１の第１コ
ンデンサ３−２における図示正極から、Ｂ１の半導体ス
イッチング素子２−２、Ｂ１の第２コンデンサ４−２、
Ｂ１のダイオード６−２、Ｂ１のインダクタンス素子５
−２、Ｂ１の第１コンデンサ３−２における図示負極の
経路で流れ、Ｂ１の第２コンデンサ４−２に移行され同
コンデンサ４−２を図示の極性に充電し、Ｂ２の第１コ
ンデンサ３−３に図示の極性で充電されていた電荷は、
同Ｂ２の第１コンデンサ３−３における図示正極から、
Ｂ２のインダクタンス素子５−３、Ｂ２のダイオード６
−３、Ｂ２の第２コンデンサ４−３、Ｂ２の半導体スイ
ッチング素子２−３、Ｂ２の第１コンデンサ３−３にお
ける図示負極の経路で流れ、Ｂ２の第２コンデンサ４−
３に移行され同コンデンサ４−３を図示の極性に充電す
る。Next, the semiconductor switching element 2 of B1
When the semiconductor switching elements 2-3 of B2 and B2 are turned on, the semiconductor switching element 2-2 of B1, the load 11, the semiconductor switching element 2-3 of B2, and the load of the negative pole of the DC power supply 1 are connected from the positive electrode of the DC power supply 1. A current flows and power is supplied to the load 11. Further, the semiconductor switching element 2-2 of B1 and the semiconductor switching element 2-
3 turns on, the first capacitor 3-2 of B1
Is charged from the illustrated positive electrode of the first capacitor 3-2 of B1 to the semiconductor switching element 2-2 of B1, the second capacitor 4-2 of B1,
Diode 6-2 of B1, Inductance element 5 of B1
-2, flows on the path of the illustrated negative electrode of the first capacitor 3-2 of B1, moves to the second capacitor 4-2 of B1 and charges the same capacitor 4-2 to the illustrated polarity; The charge charged with the polarity shown in FIG.
From the illustrated positive electrode of the first capacitor 3-3 of B2,
B2 inductance element 5-3, B2 diode 6
-3, the second capacitor 4-3 of B2, the semiconductor switching element 2-3 of B2, the first capacitor 3-3 of B2 flows through the path of the illustrated negative electrode, and the second capacitor 4-3 of B2.
Then, the process goes to 3 to charge the capacitor 4-3 to the polarity shown.
【００６８】これと同時に、前記Ａ２の第２コンデンサ
４−４に図示の極性で蓄積されていた電荷は、同Ａ２の
第２コンデンサ４−４における図示正極から、可飽和ト
ランス２０−２の第１巻線２１−２、ダイオード１０−
４、Ｂ１の半導体スイッチング素子２−２、前記Ａ２の
第２コンデンサ４−４における負極の経路で流れる放電
電流となって放出され、前記Ａ１の第２コンデンサ４−
１に図示の極性で蓄積されていた電荷は、同Ａ１の第２
コンデンサ４−１における図示正極から、Ｂ２の半導体
スイッチング素子２−３、可飽和トランス２０−１の第
２巻線２２−２、ダイオード１０−１、前記Ａ１の第２
コンデンサ４−１における図示負極の経路で流れる放電
電流となって放出される。At the same time, the electric charge stored in the second capacitor 4-4 of A2 with the polarity shown in the figure is transferred from the positive electrode in the second capacitor 4-4 of A2 to the second capacitor of the saturable transformer 20-2. 1 winding 21-2, diode 10-
4, a discharge current is discharged as a discharge current flowing through the path of the negative electrode in the semiconductor switching element 2-2 of B1, and the second capacitor 4-4 of A2, and is discharged.
The charge stored with the polarity shown in FIG.
From the illustrated positive electrode of the capacitor 4-1, the semiconductor switching element 2-3 of B2, the second winding 22-2 of the saturable transformer 20-1, the diode 10-1, and the second of A1
It is discharged as a discharge current flowing through the path of the negative electrode in the capacitor 4-1.
【００６９】本実施例では、前記Ｂ１の半導体スイッチ
ング素子２−２とＢ２の半導体スイッチング素子２−３
がターンオンしてから、前記Ａ２の第２コンデンサ４−
４の図示正極から可飽和トランス２０−２の第１巻線２
１−２、ダイオード１０−４、前記半導体スイッチング
素子２−２、前記第２コンデンサ４−４の負極の経路で
流れる放電電流、および前記Ａ１の第２コンデンサ４−
１における図示正極からＢ２の半導体スイッチング素子
２−３、可飽和トランス２０−１の第２巻線２２−１、
ダイオード１０−１、前記Ａ１の第２コンデンサ４−１
における図示負極の経路で流れる放電電流は、前記実施
例１の場合と同様のメカニズムにより、前者は０.５μ
ｓの間、平均値３.５Ａ、後者は０.５μｓの間、平均値
３.３Ａにそれぞれ抑制され、その後可飽和トランス２
０−１および可飽和トランス２０−２の飽和に伴いの急
激に上昇する。本実施例において、Ｂ１の半導体スイッ
チング素子２−２とＢ２の半導体スイッチング素子２−
３のターンオン時間は、いずれも０.２４μｓであるた
め、前記Ａ２の第２コンデンサ４−４の図示正極から可
飽和トランス２０−２の第１巻線２１−２、ダイオード
１０−４、前記半導体スイッチング素子２−２、前記第
２コンデンサ４−４の負極の経路で流れる放電電流、お
よび前記Ａ１の第２コンデンサ４−１における図示正極
からＢ２の半導体スイッチング素子２−３、可飽和トラ
ンス２０−１の第２巻線２２−１、ダイオード１０−
１、前記Ａ１の第２コンデンサ４−１における図示負極
の経路で流れる放電電流は、このターンオン期間には各
々前記３.５Ａおよび３.３Ａに抑制される。これによ
り、前記Ｂ１の半導体スイッチング素子２−２とＢ２の
半導体スイッチング素子２−３のターンオン時の主電極
間電流波高値は、それぞれ３６Ａと３８Ａに抑えること
ができ、そのターンオン損失もそれぞれ約３.０Ｗおよ
び約３.６Ｗにすることができた。In this embodiment, the semiconductor switching element 2-2 of B1 and the semiconductor switching element 2-3 of B2 are used.
Is turned on, the second capacitor 4 of A2
4 to the first winding 2 of the saturable transformer 20-2.
1-2, the diode 10-4, the semiconductor switching element 2-2, the discharge current flowing through the negative electrode path of the second capacitor 4-4, and the second capacitor 4 of the A1.
1, the semiconductor switching element 2-3 of B2, the second winding 22-1 of the saturable transformer 20-1,
Diode 10-1, second capacitor 4-1 of A1
The discharge current flowing in the path of the negative electrode shown in FIG.
s, the average value was suppressed to 3.5 A, and the latter was suppressed to an average value of 3.3 A for 0.5 μs.
0-1 and increase rapidly with the saturation of the saturable transformer 20-2. In this embodiment, the semiconductor switching element 2-2 of B1 and the semiconductor switching element 2- of B2
3 is 0.24 μs, so that the first winding 21-2 of the saturable transformer 20-2, the diode 10-4, and the semiconductor are connected from the illustrated positive electrode of the second capacitor 4-4 of A2. The switching element 2-2, the discharge current flowing through the path of the negative electrode of the second capacitor 4-4, the semiconductor switching element 2-3 of B2 from the illustrated positive electrode of the second capacitor 4-1 of A1, the saturable transformer 20- 1 second winding 22-1, diode 10-
1. The discharge current flowing through the path of the illustrated negative electrode in the second capacitor 4-1 of A1 is suppressed to 3.5 A and 3.3 A, respectively, during this turn-on period. As a result, the current peak value between the main electrodes at the time of turn-on of the semiconductor switching element 2-2 of B1 and the semiconductor switching element 2-3 of B2 can be suppressed to 36A and 38A, respectively, and the turn-on loss thereof is about 3 respectively. 0.0 W and about 3.6 W.
【００７０】ついでＢ１の半導体スイッチング素子２−
２とＢ２の半導体スイッチング素子２−３がターンオフ
すると、Ｂ１の半導体スイッチング素子２−２の主電極
間、およびＢ２の半導体スイッチング素子２−３の主電
極間にはサージ電圧が発生するが、Ｂ１の半導体スイッ
チング素子２−２のサージ電圧による電荷はＢ１の第１
コンデンサ３−２、Ｂ１のダイオード１２−２の経路で
Ｂ１の第１コンデンサ３−２を図示の極性に充電する充
電電流となって流れこれを抑制し、Ｂ２の半導体スイッ
チング素子２−３のサージ電圧による電荷はＢ２のダイ
オード１２−３、Ｂ２の第１コンデンサ３−３の経路で
Ｂ２の第１コンデンサ３−３を図示の極性に充電する充
電電流となって流れこれを抑制する。本実施例では、Ｂ
１の半導体スイッチング素子２−２とＢ２の半導体スイ
ッチング素子２−３の主電極間電圧波高値はサージ電圧
を含めて何れも２９０Ｖに抑えることができ、そのター
ンオフ損失もともに約０.１５Ｗに抑えることができ
た。Next, the semiconductor switching element 2 of B1
When the semiconductor switching elements 2-3 of B2 and B2 are turned off, a surge voltage is generated between the main electrodes of the semiconductor switching element 2-2 of B1 and between the main electrodes of the semiconductor switching element 2-3 of B2. Of the semiconductor switching element 2-2 due to the surge voltage is the first charge of B1.
The charging current for charging the first capacitor 3-2 of B1 to the polarity shown in the drawing flows through the path of the capacitor 3-2 and the diode 12-2 of B1, and this current is suppressed, and the surge of the semiconductor switching element 2-3 of B2 is suppressed. The charge due to the voltage flows through the path of the diode 12-3 of B2 and the first capacitor 3-3 of B2 as a charging current for charging the first capacitor 3-3 of B2 to the illustrated polarity, and suppresses this. In this embodiment, B
The voltage peaks between the main electrodes of the semiconductor switching element 2-2 of No. 1 and the semiconductor switching element 2-3 of B2 can be suppressed to 290 V, including the surge voltage, and their turn-off losses are also suppressed to about 0.15 W. I was able to.
【００７１】次に、Ａ１の半導体スイッチング素子２−
１とＡ２の半導体スイッチング素子２−４がターンオン
すると、直流電源１の正極からＡ１の半導体スイッチン
グ素子２−１、負荷１１、Ａ２の半導体スイッチング素
子２−４、直流電源１の負極の経路で負荷電流が流れ負
荷１１に電力が供給される。また、Ａ１の半導体スイッ
チング素子２−１とＡ２の半導体スイッチング素子２−
４がターンオンした際に、Ａ１の第１コンデンサ３−１
に図示の極性で充電されていた電荷は、同Ａ１の第１コ
ンデンサ３−１における図示正極から、Ａ１の半導体ス
イッチング素子２−１、Ａ１の第２コンデンサ４−１、
Ａ１のダイオード６−１、Ａ１のインダクタンス素子５
−１、Ａ１の第１コンデンサ３−１における図示負極の
経路で流れ、Ａ１の第２コンデンサ４−１に移行され同
コンデンサ４−１を図示の極性に充電し、Ａ２の第１コ
ンデンサ３−４に図示の極性で充電されていた電荷は、
同Ａ２の第１コンデンサ３−４における図示正極から、
Ａ２のインダクタンス素子５−４、Ａ２のダイオード６
−４、Ａ２の第２コンデンサ４−４、Ａ２の半導体スイ
ッチング素子２−４、Ａ２の第１コンデンサ３−４にお
ける図示負極の経路で流れ、Ａ２の第２コンデンサ４−
４に移行され同コンデンサ４−４を図示の極性に充電す
る。Next, the semiconductor switching element 2- of A1
When the semiconductor switching elements 2 and 1 of A1 and A2 are turned on, the semiconductor switching element 2-1 of A1, the load 11, the semiconductor switching element 2-4 of A2, and the negative electrode of the DC power supply 1 are loaded from the positive electrode of the DC power supply 1. A current flows and power is supplied to the load 11. Further, the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2- of A2
4 turns on, the first capacitor 3-1 of A1
Are charged from the illustrated positive electrode of the first capacitor 3-1 of A1 to the semiconductor switching element 2-1 of A1, the second capacitor 4-1 of A1,
A1 diode 6-1 and A1 inductance element 5
-1, flows through the path of the illustrated negative electrode of the first capacitor 3-1 of A1, is transferred to the second capacitor 4-1 of A1, charges the same capacitor 4-1 to the illustrated polarity, and charges the first capacitor 3 of A2. The charge charged with the polarity shown in FIG.
From the illustrated positive electrode of the first capacitor 3-4 of A2,
A2 inductance element 5-4, A2 diode 6
-4, the second capacitor 4-4 of A2, the semiconductor switching element 2-4 of A2, the first capacitor 3-4 of A2 flows in the path of the negative electrode in the drawing, and the second capacitor 4 of A2
Then, the process goes to step S4 to charge the capacitor 4-4 to the polarity shown.
【００７２】これと同時に、前記Ｂ２の第２コンデンサ
４−３に図示の極性で蓄積されていた電荷は、同Ｂ２の
第２コンデンサ４−３における図示正極から、可飽和ト
ランス２０−１の第１巻線２１−１、ダイオード１０−
３、Ａ１の半導体スイッチング素子２−１、前記Ｂ２の
第２コンデンサ４−３における負極の経路で流れる放電
電流となって放出され、前記Ｂ１の第２コンデンサ４−
２に図示の極性で蓄積されていた電荷は、同Ｂ１の第２
コンデンサ４−２における図示正極から、Ａ２の半導体
スイッチング素子２−４、可飽和トランス２０−２の第
２巻線２２−２、ダイオード１０−２、前記Ｂ１の第２
コンデンサ４−２における図示負極の経路で流れる放電
電流となって放出される。At the same time, the electric charge stored in the second capacitor 4-3 of B2 with the polarity shown in the figure is transferred from the positive electrode in the second capacitor 4-3 of B2 to the second capacitor of the saturable transformer 20-1. 1 winding 21-1, diode 10-
3. The discharge current is discharged as a discharge current flowing through the negative electrode path of the semiconductor switching element 2-1 of A1 and the second capacitor 4-3 of B2, and is discharged.
2, the electric charge stored in the polarity shown in FIG.
From the illustrated positive electrode of the capacitor 4-2, the semiconductor switching element 2-4 of A2, the second winding 22-2 of the saturable transformer 20-2, the diode 10-2, and the second of the B1.
It is discharged as a discharge current flowing through the path of the negative electrode in the capacitor 4-2.
【００７３】本実施例では、前記Ａ１の半導体スイッチ
ング素子２−１とＡ２の半導体スイッチング素子２−４
がターンオンしてから、前記Ｂ２の第２コンデンサ４−
３の図示正極から可飽和トランス２０−１の第１巻線２
１−１、ダイオード１０−３、前記半導体スイッチング
素子２−１、前記第２コンデンサ４−３の負極の経路で
流れる放電電流、および前記Ｂ１の第２コンデンサ４−
２における図示正極からＡ２の半導体スイッチング素子
２−４、可飽和トランス２０−２の第２巻線２２−２、
ダイオード１０−２、前記Ｂ１の第２コンデンサ４−２
における図示負極の経路で流れる放電電流は、前記実施
例１の場合と同様のメカニズムにより、前者は０.５μ
ｓの間、平均値３.５Ａ、後者は０.５μｓの間、平均値
３.３Ａにそれぞれ抑制され、その後可飽和トランス２
０−１および可飽和トランス２０−２の飽和に伴いの急
激に上昇する。本実施例において、Ａ１の半導体スイッ
チング素子２−１とＡ２の半導体スイッチング素子２−
４のターンオン時間は、いずれも０.２４μｓであるた
め、前記Ｂ２の第２コンデンサ４−３の図示正極から可
飽和トランス２０−１の第１巻線２１−１、ダイオード
１０−３、前記Ａ１の半導体スイッチング素子２−１、
前記Ｂ２第２コンデンサ４−３の負極の経路で流れる放
電電流、および前記Ｂ１の第２コンデンサ４−２におけ
る図示正極からＡ２の半導体スイッチング素子２−４、
可飽和トランス２０−２の第２巻線２２−２、ダイオー
ド１０−２、前記Ｂ１の第２コンデンサ４−２における
図示負極の経路で流れる放電電流は、このターンオン期
間には各々前記３.５Ａおよび３.３Ａに抑制される。こ
れにより、前記Ａ１の半導体スイッチング素子２−１と
Ａ２の半導体スイッチング素子２−４のターンオン時の
主電極間電流波高値は、それぞれ３６Ａと３８Ａに抑え
ることができ、そのターンオン損失もそれぞれ約３.０
Ｗおよび約３.６Ｗにすることができた。In this embodiment, the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2-4 of A2 are used.
Is turned on, the second capacitor 4 of B2
3 to the first winding 2 of the saturable transformer 20-1.
1-1, the diode 10-3, the semiconductor switching element 2-1, the discharge current flowing through the negative path of the second capacitor 4-3, and the B1 second capacitor 4-
2, the semiconductor switching element 2-4 of A2, the second winding 22-2 of the saturable transformer 20-2,
Diode 10-2, second capacitor 4-2 of B1
The discharge current flowing in the path of the negative electrode shown in FIG.
s, the average value was suppressed to 3.5 A, and the latter was suppressed to an average value of 3.3 A for 0.5 μs.
0-1 and increase rapidly with the saturation of the saturable transformer 20-2. In this embodiment, the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2- of A2
4 is 0.24 μs, so that the first winding 21-1, the diode 10-3 of the saturable transformer 20-1, the diode 10-3, the A1 Semiconductor switching element 2-1,
A discharge current flowing through a path of a negative electrode of the B2 second capacitor 4-3; and a semiconductor switching element 2-4 of an A2 from the illustrated positive electrode of the second capacitor 4-2 of the B1;
During the turn-on period, the discharge current flowing through the second winding 22-2 of the saturable transformer 20-2, the diode 10-2, and the path of the illustrated negative electrode in the second capacitor 4-2 of B1 is 3.5 A during the turn-on period. And 3.3A. Thereby, the current peak value between the main electrodes when the semiconductor switching element 2-1 of A1 and the semiconductor switching element 2-4 of A2 are turned on can be suppressed to 36A and 38A, respectively, and the turn-on loss thereof is about 3A, respectively. .0
W and about 3.6W.
【００７４】本実施例に対し、比較例である図７の回路
構成において各部の定数、入力電圧、出力電圧および負
荷電流を本実施例と同一としたとき、図７におけるＡ１
の半導体スイッチング素子２−１、Ａ２の半導体スイッ
チング素子２−４、Ｂ１の半導体スイッチング素子２−
２およびＢ２の半導体スイッチング素子２−３のターン
オフ時の主電極間サージ電圧波高値およびターンオフ損
失は本実施例とほぼ同一であったが、Ａ１の半導体スイ
ッチング素子２−１とＢ１の半導体スイッチング素子２
−２のターンオン時間は何れも０.３６μｓと１.５倍、
そのターンオン時の電流波高値は何れも５５Ａと約１.
５倍、ターンオン損失は何れも約８.４Ｗと約２.９倍に
も達し、Ａ２の半導体スイッチング素子２−４とＢ２の
半導体スイッチング素子２−３のターンオン時間は何れ
も０.３６μｓと１.５倍、そのターンオン時の電流波高
値は何れも５４Ａと約１.４倍、ターンオン損失は何れ
も約９.３Ｗと約２.７倍にも達した。両者の比較から、
本発明のフル・ブリッジ型コンバータは、半導体スイッ
チング素子のターンオン損失を著しく小さくすることが
でき、高効率と高信頼性を得ることができる。また、高
効率であるため放熱構造が簡単にできるとともに高密度
実装が可能になり、小型化も図れる。When the constant, input voltage, output voltage, and load current of each part in the circuit configuration of FIG. 7 which is a comparative example are the same as those of the present embodiment, A1 in FIG.
Semiconductor switching element 2-1; A2 semiconductor switching element 2-4; B1 semiconductor switching element 2-
The peak voltage and the turn-off loss between the main electrodes at the time of turn-off of the semiconductor switching elements 2-3 of B2 and B2 were almost the same as those of the present embodiment, but the semiconductor switching element 2-1 of A1 and the semiconductor switching element of B1 were used. 2
-2 turn-on time was 0.36 μs and 1.5 times,
The current peak value at the time of turn-on is 55A and about 1.
The turn-on time of each of the semiconductor switching element 2-4 of A2 and the semiconductor switching element 2-3 of B2 is 0.36 [mu] s, which is 5 times and the turn-on loss reaches about 2.9 times, respectively. The current peak value at the time of turn-on was 54 A, which was about 1.4 times, and the turn-on loss was about 9.3 W, which was about 2.7 times. From the comparison between the two,
ADVANTAGE OF THE INVENTION The full bridge type converter of this invention can make the turn-on loss of a semiconductor switching element remarkably small, and can obtain high efficiency and high reliability. In addition, because of high efficiency, the heat dissipation structure can be simplified, high-density mounting is possible, and downsizing can be achieved.
【００７５】[0075]
【発明の効果】以上説明したように、本発明によれば、
半導体スイッチング素子のターンオフ時のサージ電圧と
ターンオフ損失を抑制するための無損失スナバ回路をハ
ーフ・ブリッジ型コンバータ、あるいはフル・ブリッジ型
コンバータなどのブリッジ型コンバータに適用した場
合、半導体スイッチング素子がターンオンする際に過大
なサージ電流が流れ、同半導体スイッチング素子のター
ンオン損失が非常に大きくなったり、極端な場合にはこ
のターンオン損失によって同半導体スイッチング素子が
破壊に至るという問題を対策した高効率、高信頼性で小
型化の可能なブリッジ型コンバータを得ることができ
る。As described above, according to the present invention,
When a lossless snubber circuit for suppressing the surge voltage and turn-off loss at turn-off of a semiconductor switching element is applied to a bridge-type converter such as a half-bridge type converter or a full-bridge type converter, the semiconductor switching element turns on. High efficiency and high reliability in response to the problem that an excessive surge current flows and the turn-on loss of the semiconductor switching element becomes extremely large, and in extreme cases, the turn-on loss causes the semiconductor switching element to be destroyed. It is possible to obtain a bridge-type converter that can be reduced in size with ease.
【００７６】なお、前記実施例では、本発明の代表例と
してハーフ・ブリッジ型インバータおよびフル・ブリッジ
型インバータへの適用例について詳細に説明したが、本
発明のブリッジ型コンバータにおいて、パワートランス
を介して負荷を接続した場合、あるいは本発明のブリッ
ジ型コンバータを用いて構成したＤＣ−ＤＣコンバータ
でも前記実施例と同様に優れた効果が得られ、その効果
は極めて大きい。In the above-described embodiment, the application of the present invention to a half-bridge type inverter and a full-bridge type inverter has been described in detail as a typical example of the present invention. When a load is connected, or a DC-DC converter configured using the bridge type converter of the present invention, excellent effects can be obtained as in the above embodiment, and the effect is extremely large.
【図１】本発明のブリッジ型コンバータの１実施例であ
るハーフ・ブリッジ型インバータの回路構成図。FIG. 1 is a circuit configuration diagram of a half-bridge inverter which is one embodiment of a bridge converter according to the present invention.
【図２】本発明のブリッジ型コンバータの１実施例であ
るフル・ブリッジ型インバータの回路構成図。FIG. 2 is a circuit configuration diagram of a full-bridge inverter which is one embodiment of the bridge converter of the present invention.
【図３】可飽和リアクトル７−１のＢ−Ｈループ概念
図。FIG. 3 is a conceptual diagram of a BH loop of a saturable reactor 7-1.
【図４】従来の無損失スナバ回路を用いたインバータの
回路構成図。FIG. 4 is a circuit configuration diagram of an inverter using a conventional lossless snubber circuit.
【図５】従来の無損失スナバ回路を用いたインバータの
回路構成図。FIG. 5 is a circuit configuration diagram of an inverter using a conventional lossless snubber circuit.
【図６】比較例のハーフ・ブリッジ型インバータの回路
構成図。FIG. 6 is a circuit configuration diagram of a half-bridge inverter according to a comparative example.
【図７】比較例のフル・ブリッジ型インバータの回路構
成図。FIG. 7 is a circuit configuration diagram of a full-bridge inverter according to a comparative example.
【符号の説明】 １：直流電源 ２、２−１、２−２、２−３、２−４：半導体スイッチ
ング素子 ３、３−１、３−２、３−３、３−４：スナバ回路を構
成する第１コンデンサ ４、４−１、４−２、４−３、４−４：スナバ回路を構
成する第２コンデンサ ５、５−１、５−２、５−３、５−４：スナバ回路を構
成するインダクタンス素子 ６、６−１、６−２、６−３、６−４、１０、１０−
１、１０−２、１０−３、１０−４、１２、１２−１、
１２−２、１２−３、１２−４、１５、１６：ダイオー
ド １１：負荷 １３、１４：コンデンサ ２０、２０−１、２０−２：可飽和トランス ２１：可飽和トランス２０の第１巻線 ２１−１：可飽和トランス２０−１の第１巻線 ２１−２：可飽和トランス２０−２の第１巻線 ２２−１：可飽和トランス２０−１の第２巻線 ２２−２：可飽和トランス２０−２の第２巻線[Description of References] 1: DC power supply 2, 2-1, 2-2, 2-3, 2-4: semiconductor switching element 3, 3-1, 3-2, 3-3, 3-4: snubber circuit : The first capacitors 4, 4-1, 4-2, 4-3, 4-4: the second capacitors 5, 5-1, 5-2, 5-3, 5-4: Inductance elements constituting a snubber circuit 6, 6-1, 6-2, 6-3, 6-4, 10, 10-
1, 10-2, 10-3, 10-4, 12, 12-1,
12-2, 12-3, 12-4, 15, 16: diode 11: load 13, 14: capacitor 20, 20-1, 20-2: saturable transformer 21: first winding 21 of saturable transformer 20 -1: First winding of saturable transformer 20-1 21-2: First winding of saturable transformer 20-2 22-1: Second winding of saturable transformer 20-1 22-2: Saturable Second winding of transformer 20-2
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5H007 AA01 AA06 CA02 CB04 CB05 CB12 CB22 CC03 FA20 GA03 5H730 AA02 AA14 BB23 BB26 BB27 BB57 DD04 DD42 FG01 ──────────────────────────────────────────────────続 き Continued on the front page F term (reference) 5H007 AA01 AA06 CA02 CB04 CB05 CB12 CB22 CC03 FA20 GA03 5H730 AA02 AA14 BB23 BB26 BB27 BB57 DD04 DD42 FG01
Claims (4)
イッチング素子がターンオフした時に同半導体スイッチ
ング素子の主電極間に生じるサージ電圧を抑制するため
に設けられた第１コンデンサと、同半導体スイッチング
素子のオフ期間に前記第１コンデンサに蓄積された電荷
を同半導体スイッチング素子のターンオン時に同半導体
スイッチング素子、インダクタンス素子およびダイオー
ドの直列回路を介して移行させるための第２コンデンサ
からなるスナバ回路とからなる第１および第２の２つの
スイッチング回路を有し、前記２つのスイッチング回路
が直流電源の両端に直列に結合され、前記２つのスイッ
チング回路を交互にスイッチングさせて負荷に交流電圧
を印加するハーフ・ブリッジ型コンバータにおいて、第
１のスイッチング回路における半導体スイッチング素子
がオンの期間に、同第１のスイッチング回路の半導体ス
イッチング素子、可飽和トランスの第１巻線およびダイ
オードの直列回路を介して、第２のスイッチング回路に
おけるスナバ回路の第２コンデンサの電荷を放電させ、
第２のスイッチング回路における半導体スイッチング素
子がオンの期間に、同第２のスイッチング回路の半導体
スイッチング素子、前記可飽和トランスの第２巻線およ
びダイオードの直列回路を介して、第１のスイッチング
回路におけるスナバ回路の第２コンデンサの電荷を放電
させる構成としたことを特徴とするハーフ・ブリッジ型
コンバータ。1. A semiconductor switching element, a first capacitor provided for suppressing a surge voltage generated between main electrodes of the semiconductor switching element when the semiconductor switching element is turned off, and an off period of the semiconductor switching element And a snubber circuit comprising a second capacitor for transferring the electric charge stored in the first capacitor via a series circuit of the semiconductor switching element, the inductance element and the diode when the semiconductor switching element is turned on. A half-bridge type converter having a second two switching circuits, wherein the two switching circuits are connected in series to both ends of a DC power supply, and alternately switches the two switching circuits to apply an AC voltage to a load. At the first switching time While the semiconductor switching element in the path is on, the second switching circuit of the second switching circuit via the series circuit of the semiconductor switching element of the first switching circuit, the first winding of the saturable transformer, and the diode. Discharge the capacitor,
During the period when the semiconductor switching element in the second switching circuit is on, the semiconductor switching element in the second switching circuit, the second winding of the saturable transformer, and the series circuit of the diode are connected to the first switching circuit. A half-bridge type converter characterized in that a charge of a second capacitor of a snubber circuit is discharged.
イッチング素子がターンオフした時に同半導体スイッチ
ング素子の主電極間に生じるサージ電圧を抑制するため
に設けられた第１コンデンサと同半導体スイッチング素
子のオフ期間に前記第１コンデンサに蓄積された電荷を
同半導体スイッチング素子のターンオン時に同半導体ス
イッチング素子、インダクタンス素子およびダイオード
の直列回路を介して移行させるための第２コンデンサか
らなるスナバ回路とを有する第１、第２、第３および第
４の４つのスイッチング回路を有し、前記第１と第３の
スイッチング回路、および第２と第４のスイッチング回
路がいずれも直流電源の両端に直列に結合され、同期し
てスイッチング動作を行う前記第１と第４のスイッチン
グ回路と同期してスイッチング動作を行う前記第２と第
４のスイッチング回路の２つの組を交互にスイッチング
させて負荷に交流電圧を印加するフル・ブリッジ型コン
バータにおいて、前記第１のスイッチング回路における
半導体スイッチング素子がオンの期間に前記第３のスイ
ッチング回路におけるスナバ回路の第２コンデンサの電
荷を前記第１のスイッチング回路の半導体スイッチング
素子、第１の可飽和トランスの第１巻線およびダイオー
ドの直列回路を介して放電させ、前記第２のスイッチン
グ回路における半導体スイッチング素子がオンの期間に
前記第４のスイッチング回路におけるスナバ回路の第２
コンデンサの電荷を前記第２のスイッチング回路におけ
る半導体スイッチング素子、第２の可飽和トランスの第
１巻線およびダイオードの直列回路を介して放電させ、
前記第３のスイッチング回路における半導体スイッチン
グ素子がオンの期間に前記第１のスイッチング回路にお
けるスナバ回路の第２コンデンサの電荷を前記第３のス
イッチング回路における半導体スイッチング素子、前記
第１の可飽和トランスの第２巻線およびダイオードを介
して放電させ、前記第４のスイッチング回路における半
導体スイッチング素子がオンの期間に前記第２のスイッ
チング回路におけるスナバ回路の第２コンデンサの電荷
を前記第４のスイッチング回路の半導体スイッチング素
子、第２の可飽和トランスの第２巻線およびダイオード
を介して放電させる構成としたことを特徴とするフル・
ブリッジ型コンバータ。2. A semiconductor capacitor, a first capacitor provided for suppressing a surge voltage generated between main electrodes of the semiconductor switching element when the semiconductor switching element is turned off, and a semiconductor capacitor during a period in which the semiconductor switching element is off. A first and a second snubber circuit including a second capacitor for transferring the electric charge accumulated in the first capacitor via a series circuit of the semiconductor switching element, the inductance element, and the diode when the semiconductor switching element is turned on. 2, a third and a fourth switching circuit, wherein the first and third switching circuits and the second and fourth switching circuits are all connected in series to both ends of a DC power supply, and In synchronization with the first and fourth switching circuits performing the switching operation. In a full bridge converter in which two sets of the second and fourth switching circuits performing an switching operation are alternately switched to apply an AC voltage to a load, a semiconductor switching element in the first switching circuit is turned on. During the period, the electric charge of the second capacitor of the snubber circuit in the third switching circuit is discharged through the series circuit of the semiconductor switching element of the first switching circuit, the first winding of the first saturable transformer, and the diode. The second switching circuit includes a second switching circuit, wherein the second switching circuit includes a second switching circuit.
Discharging the electric charge of the capacitor through the series circuit of the semiconductor switching element in the second switching circuit, the first winding of the second saturable transformer, and the diode;
While the semiconductor switching element in the third switching circuit is on, the charge of the second capacitor of the snubber circuit in the first switching circuit is transferred to the semiconductor switching element in the third switching circuit and the first saturable transformer. Discharging is performed through the second winding and the diode, and during a period in which the semiconductor switching element in the fourth switching circuit is on, the electric charge of the second capacitor of the snubber circuit in the second switching circuit is discharged to the fourth switching circuit. A discharge is performed through a semiconductor switching element, a second winding of a second saturable transformer, and a diode.
Bridge type converter.
ジ型コンバータにおいて、負荷はパワートランスを介し
て接続されていることを特徴とするブリッジ型コンバー
タ。3. The bridge-type converter according to claim 1, wherein the load is connected via a power transformer.
を用いたＤＣ−ＤＣコンバータ。4. A DC-DC converter using the bridge-type converter according to claim 3.
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Cited By (1)
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|---|---|---|---|---|
| JP2013526787A (en) * | 2010-05-24 | 2013-06-24 | ボルテラ セミコンダクター コーポレイション | Powder core coupled inductor and related methods |
-
2001
- 2001-02-26 JP JP2001049784A patent/JP2002252988A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013526787A (en) * | 2010-05-24 | 2013-06-24 | ボルテラ セミコンダクター コーポレイション | Powder core coupled inductor and related methods |
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