JP2002252352A - Semiconductor device and its forming method - Google Patents
Semiconductor device and its forming methodInfo
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明は、基板上に形成され
た結晶構造を有する半導体領域を用いた薄膜トランジス
タ(Thin Film Transistor、以下TFTと記す)を用い
た半導体装置及びその作製方法に関する。尚、本明細書
において半導体装置とは、半導体特性を利用して機能す
る装置全般を指し、本発明により作製される半導体装置
はTFTを内蔵した液晶表示装置に代表される表示装
置、半導体集積回路(マイクロプロセッサ、信号処理回
路または高周波回路等)を範疇に含んでいる。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device using a thin film transistor (hereinafter, referred to as TFT) using a semiconductor region having a crystal structure formed on a substrate and a method for manufacturing the same. In this specification, a semiconductor device generally refers to a device that functions by utilizing semiconductor characteristics, and a semiconductor device manufactured according to the present invention includes a display device represented by a liquid crystal display device having a built-in TFT, a semiconductor integrated circuit, and the like. (A microprocessor, a signal processing circuit, a high-frequency circuit, and the like) are included in the category.
【0002】[0002]
【従来の技術】テレビ受像器、パーソナルコンピュー
タ、携帯電話など半導体素子を内蔵した様々な半導体装
置において、文字や画像を表示するためのディスプレイ
は必要不可欠なものとなっている。従来、から用いられ
ている代表的なディスプレイはCRTであったが、電子
装置の軽量化及び小型化を図るために液晶表示装置に代
表される平板型のディスプレイ(フラットパネルディス
プレイ)の占める割合が飛躍的に増加している。2. Description of the Related Art A display for displaying characters and images is indispensable in various semiconductor devices such as a television receiver, a personal computer, and a cellular phone, each of which incorporates a semiconductor element. Conventionally, a typical display that has been used has been a CRT. However, in order to reduce the weight and size of electronic devices, a flat panel display (flat panel display) represented by a liquid crystal display device accounts for a large proportion. It is increasing dramatically.
【0003】フラットパネルディスプレイの一形態とし
て、画素またはドット毎にTFTを設け、データ信号を
順次書き込むことにより映像表示を行うアクティブマト
リクス駆動方式が知られている。TFTはアクティブマ
トリクス駆動方式の表示装置において必要不可欠の素子
となっているが、そのTFTは様々な構造が考案されて
いる。As one form of a flat panel display, an active matrix drive system in which a TFT is provided for each pixel or dot and a video signal is displayed by sequentially writing data signals is known. A TFT is an indispensable element in an active matrix drive type display device, and various structures have been devised for the TFT.
【0004】アクティブマトリクス駆動方式を採用する
表示装置は、特に液晶表示装置において製品開発が先行
し、非晶質シリコンでチャネル形成領域を形成したTF
Tで画素部を形成する技術が開発されている。当該TF
Tは高速動作が不可能なので駆動回路はTAB(Tape Au
tomated Bonding)やCOG(Chip on Glass)により実装
する外付けのIC(ドライバIC)で賄っていた。A display device adopting the active matrix driving method has been developed in advance particularly in a liquid crystal display device, and a TF having a channel forming region formed of amorphous silicon has been developed.
A technique for forming a pixel portion with T has been developed. The TF
Since T cannot operate at high speed, the drive circuit is TAB (Tape Au
It is covered by an external IC (driver IC) mounted by tomated bonding or COG (Chip on Glass).
【0005】しかしながら、画素密度が増加すると画素
ピッチが狭くなるので、ドライバICを実装する方式に
は限界があると考えられている。例えば、UXGA(1
200×1600)を想定した場合、RGBカラー方式
では単純に見積もっても6000個の接続端子が必要に
なる。接続端子数の増加は接点不良の発生確率を増加さ
せるものと考えられている。また、画素部の周辺部分の
領域(額縁領域)が増大し、これをディスプレイとする
半導体装置の小型化や外観のデザインを損なう要因とな
る。このような背景から、駆動回路一体型の表示装置の
必要性が明瞭になっている。画素部と駆動回路を同一の
基板に一体形成することで接続端子の数は激減し、また
額縁領域の面積も縮小させることができる。However, as the pixel density increases, the pixel pitch becomes narrower, and it is considered that there is a limit to the method of mounting the driver IC. For example, UXGA (1
Assuming 200 × 1600), the RGB color system requires 6000 connection terminals even if it is simply estimated. It is considered that the increase in the number of connection terminals increases the probability of occurrence of contact failure. In addition, the area (frame area) in the peripheral portion of the pixel portion increases, which is a factor that impairs the miniaturization and appearance design of a semiconductor device using the display as a display. From such a background, the necessity of a display device integrated with a driving circuit has become clear. By integrally forming the pixel portion and the driver circuit on the same substrate, the number of connection terminals can be drastically reduced, and the area of the frame region can be reduced.
【0006】[0006]
【発明が解決しようとする課題】しかしながら、高精細
を目的として、画素の高密度化が進むにつれ、必然的に
画素一つ当たりのサイズは微細化する。また、アクティ
ブマトリクス駆動方式の表示装置に要求される仕様は、
大画面高精細化のみでなく、プロジェクターの用途など
で見られるように小型(小画面)高精細化もある。ま
た、駆動方式がアナログからデジタルへ変化すると、駆
動回路で必要な回路構成もさらに複雑になり、トランジ
スタの集積度も向上させる必要がある。However, as the density of pixels increases for the purpose of high definition, the size per pixel inevitably becomes smaller. The specifications required for the active matrix drive type display device are as follows:
In addition to large screen high definition, there is also small (small screen) high definition as seen in applications such as projectors. Further, when the driving method changes from analog to digital, the circuit configuration required for the driving circuit is further complicated, and the degree of integration of the transistors needs to be improved.
【0007】いずれにしても、高精細化により、画素部
ではTFT、ソース配線、ゲート配線などが占める面積
の割合が大きくなり開口率が低下してしまう。従って、
規定の画素サイズの中で各画素の高開口率を得るために
は、画素の回路構成に必要な回路要素を効率よくレイア
ウトすることが不可欠となってくる。またTFTにはオ
フ電流の低減が要求される。一方、駆動回路において
は、高い電流駆動能力や高速動作と同時に及びホットキ
ャリア効果により劣化しないTFTが求められる。In any case, due to the high definition, the ratio of the area occupied by the TFT, the source wiring, the gate wiring, and the like in the pixel portion increases, and the aperture ratio decreases. Therefore,
In order to obtain a high aperture ratio of each pixel within a specified pixel size, it is indispensable to efficiently lay out circuit elements necessary for the pixel circuit configuration. In addition, TFTs are required to have a reduced off-current. On the other hand, in a driving circuit, a TFT that does not deteriorate at the same time as high current driving capability and high-speed operation and due to a hot carrier effect is required.
【0008】オフ電流値を低減するためのTFT構造と
して、低濃度ドレイン(LDD:Lightly Doped Drai
n)構造が知られている。この構造は、チャネル形成領
域と、高濃度に不純物元素を添加して形成するソース領
域或いはドレイン領域との間に、低濃度に不純物元素を
添加した不純物領域を設けたものである。As a TFT structure for reducing an off-current value, a lightly doped drain (LDD) is used.
n) Structure is known. In this structure, an impurity region to which an impurity element is added at a low concentration is provided between a channel formation region and a source region or a drain region formed by adding an impurity element at a high concentration.
【0009】ホットキャリアによるオン電流値の劣化を
防ぐのに有効である構造の中に、LDD領域の一部分が
ゲート電極と重なるLDD構造が知られている。しか
し、画素部や駆動回路の要求に合わせてTFTの構造を
最適化しようとすると、製造工程が複雑となり必要なフ
ォトマスクの数が必然的に増加してしまう。一方、ゲー
ト電極を利用して自己整合的にLDD等の不純物領域を
形成する手法では、基板サイズの大型化に伴ってその加
工精度がどうしても悪くなってしまう。画素部や駆動回
路の要求に合わせてTFTの構造を最適化しようとする
と、製造工程が複雑となり必要なフォトマスクの数が必
然的に増加してしまう。その反面、TFTのサイズが縮
小すると、サブミクロンサイズのLDDをマスクを合わ
せて精度良く形成することは困難となってくる。Among the structures effective for preventing the deterioration of the on-current value due to hot carriers, an LDD structure in which a part of an LDD region overlaps with a gate electrode is known. However, if an attempt is made to optimize the structure of the TFT in accordance with the requirements of the pixel portion and the driving circuit, the manufacturing process becomes complicated and the number of necessary photomasks inevitably increases. On the other hand, in a method of forming an impurity region such as an LDD in a self-aligned manner using a gate electrode, the processing accuracy is inevitably deteriorated with an increase in substrate size. If an attempt is made to optimize the structure of the TFT according to the requirements of the pixel portion and the driving circuit, the manufacturing process becomes complicated and the number of necessary photomasks inevitably increases. On the other hand, when the size of the TFT is reduced, it becomes difficult to form a submicron-sized LDD with a mask and with high accuracy.
【0010】本発明はこのような問題点を解決すること
を目的とし、画素部や駆動回路の駆動条件に最適なTF
Tの構造を、少ないフォトマスクの数で実現すると共
に、TFTのサイズが縮小しても精度良くLDDを形成
する技術を提供することを課題とする。An object of the present invention is to solve such a problem and to optimize a TF suitable for driving conditions of a pixel portion and a driving circuit.
It is an object of the present invention to provide a technique for realizing the structure of T with a small number of photomasks and forming an LDD with high accuracy even if the size of the TFT is reduced.
【0011】[0011]
【課題を解決するための手段】上記課題を解決するため
に、本発明の半導体装置は、絶縁表面を有する基板上に
島状に分離した第1半導体領域及び第2半導体領域を設
け、該第1半導体領域上に、第1の導電膜と第2の導電
膜とを積層し、かつ、第1の導電膜により突出部が形成
された第1の電極を絶縁膜を介して設け、該第2半導体
領域上に、第1の導電膜と第2の導電膜とを積層して形
成された第2の電極を絶縁膜を介して設けた構造とす
る。第1半導体領域には、前記第1の電極の外側に第1
濃度の一導電型不純物領域と、前記第1の導電膜の突出
部と重なる第2濃度の一導電型不純物領域とを設け、第
2半導体領域には、前記第2の電極の外側に第1濃度の
一導電型不純物領域と、第3濃度の一導電型不純物領域
とを設ける。In order to solve the above-mentioned problems, a semiconductor device according to the present invention comprises a first semiconductor region and a second semiconductor region which are separated in an island shape on a substrate having an insulating surface. A first conductive film and a second conductive film are stacked over one semiconductor region, and a first electrode having a protrusion formed by the first conductive film is provided via an insulating film; A structure in which a second electrode formed by stacking a first conductive film and a second conductive film over two semiconductor regions is provided with an insulating film interposed therebetween. A first semiconductor region includes a first semiconductor region outside the first electrode.
A first conductivity type impurity region and a second concentration one conductivity type impurity region overlapping with the protrusion of the first conductive film; and a second semiconductor region having a first conductivity type impurity region outside the second electrode. A first conductivity type impurity region having a concentration and a third conductivity type impurity region having a third concentration are provided.
【0012】第1の電極及び第2の電極は、それぞれ絶
縁膜を介して第1半導体領域及び第2半導体領域と重合
して設けられ、TFTのゲート電極として機能するもの
である。第1半導体領域及び第2半導体領域に形成され
る第1濃度の一導電型不純物領域は、TFTのソース又
はドレイン領域として機能するものである。また、第1
半導体領域に形成される第2濃度の一導電型不純物領域
は、第1の電極の突出部と重なる位置に設けられること
で、ゲート電極と重なるLDD領域を形成する。また、
第2半導体領域に形成される第3濃度の一導電型不純物
領域も同様にLDD領域を形成する。The first electrode and the second electrode are provided so as to overlap with the first semiconductor region and the second semiconductor region via an insulating film, respectively, and function as a gate electrode of the TFT. The first concentration one conductivity type impurity regions formed in the first semiconductor region and the second semiconductor region function as a source or drain region of the TFT. Also, the first
The one-conductivity-type impurity region of the second concentration formed in the semiconductor region is provided at a position overlapping the protrusion of the first electrode, thereby forming an LDD region overlapping the gate electrode. Also,
Similarly, the third concentration one conductivity type impurity region formed in the second semiconductor region also forms an LDD region.
【0013】第1のTFTは第1半導体領域と第1の電
極(ゲート電極)を構成要素として含み、第2のTFT
は第2半導体領域と第2の電極(ゲート電極)を構成要
素として含んでいる。このように、ゲート電極とLDD
との位置関係が異なるTFTを同一工程で同一基板上に
設けることが本発明の特徴である。第1のTFTのLD
D領域は、ゲート電極に対し自己整合的に形成されるも
のであり、そのために第1の電極は2段階のエッチング
工程を経て形成している。The first TFT includes a first semiconductor region and a first electrode (gate electrode) as components, and a second TFT
Includes a second semiconductor region and a second electrode (gate electrode) as constituent elements. Thus, the gate electrode and the LDD
It is a feature of the present invention that TFTs having different positional relationships from each other are provided on the same substrate in the same step. LD of the first TFT
The D region is formed in a self-aligned manner with respect to the gate electrode. Therefore, the first electrode is formed through a two-stage etching process.
【0014】前記2段階のエッチング工程は、第1の導
電膜と第2の導電膜が積層された状態から、マスクを用
いて端部にテーパー部をもって形成される第1形状の電
極を形成する段階と、第2の導電膜を選択的に異方性エ
ッチングして第2形状の電極を形成する第2の段階とか
ら成っている。それにより、第1の導電膜が第2の導電
膜から突出した形状を有する第1の電極を形成すること
ができる。In the two-stage etching step, a first shape electrode having a tapered portion at an end is formed using a mask from a state in which the first conductive film and the second conductive film are stacked. And a second step of selectively anisotropically etching the second conductive film to form a second shaped electrode. Thus, a first electrode having a shape in which the first conductive film protrudes from the second conductive film can be formed.
【0015】イオンドーピング法を用い、一導電型の不
純物を半導体領域に添加する場合には、この第1の電極
における第1の導電膜と第2の導電膜の膜厚差を利用し
て不純物領域を形成することができる。具体的には、第
1の導電膜と第2の導電膜が重なった領域はイオンを通
過させることができないので、マスクとなり、第1の導
電膜のみで形成される突出部を通過させて、その下の半
導体領域に不純物を選択的に添加させることが可能とな
る。In the case where an impurity of one conductivity type is added to a semiconductor region by an ion doping method, an impurity is added by utilizing a thickness difference between the first conductive film and the second conductive film in the first electrode. Regions can be formed. Specifically, since a region where the first conductive film and the second conductive film overlap cannot pass ions, the region serves as a mask and passes through a protrusion formed only of the first conductive film. Impurities can be selectively added to a semiconductor region therebelow.
【0016】このような本発明の半導体装置の作製方法
は、絶縁表面上に形成された第1半導体領域及び第2半
導体領域上に絶縁膜を形成する工程と、絶縁膜上に第1
導電膜及び第2導電膜を積層形成する工程と、第1のエ
ッチング処理により前記第1導電膜及び第2導電膜をエ
ッチングして前記第1半導体領域及び第2半導体領域に
重なる第1形状の電極を形成する工程と、第2半導体領
域に重なる第1形状の電極の上面及び側面を覆うマスク
を形成する工程と、第1のドーピング処理により第1半
導体領域の及び第2半導体領域のそれぞれに第1の不純
物領域を形成する工程と、第2のエッチング処理により
第1半導体領域に重なる第1形状の電極をエッチングし
て第2形状の電極を形成する工程と、マスクを除去し
て、第2のドーピング処理により第1導電膜及び第2導
電膜をエッチングして前記より第1半導体領域の及び第
2半導体領域のそれぞれに第2の不純物領域を形成する
工程とを有することを特徴としている。According to the method of manufacturing a semiconductor device of the present invention, a step of forming an insulating film on the first semiconductor region and the second semiconductor region formed on the insulating surface and a step of forming the first film on the insulating film
Stacking a conductive film and a second conductive film, and etching the first conductive film and the second conductive film by a first etching process to form a first shape overlapping the first semiconductor region and the second semiconductor region. A step of forming an electrode, a step of forming a mask covering the upper surface and side surfaces of the first shape electrode overlapping the second semiconductor region, and a first doping process for each of the first semiconductor region and the second semiconductor region. Forming a first impurity region, etching a first shape electrode overlapping the first semiconductor region by a second etching process to form a second shape electrode, removing the mask, Forming a second impurity region in each of the first semiconductor region and the second semiconductor region by etching the first conductive film and the second conductive film by the doping process (2). It is characterized.
【0017】駆動回路一体型の表示装置における本発明
の好適な実施様態は、駆動電圧が高くホットキャリア効
果により劣化しやすい駆動回路にゲート電極とオーバオ
ーラップするLDDを有する第1のTFTを設け、オフ
電流を重要視する画素部においてはLDD構造を有する
第2のTFTを設ける。In a preferred embodiment of the present invention in a drive circuit integrated type display device, a drive circuit having a high drive voltage and easily deteriorated by a hot carrier effect is provided with a first TFT having an LDD which overlaps with a gate electrode. A second TFT having an LDD structure is provided in a pixel portion where off-state current is regarded as important.
【0018】本発明によれば、画素部と駆動回路部の各
種機能回路の駆動条件に最適なTFTを、同一基板上に
同一工程で形成することができる。また、TFTのサイ
ズが縮小しても、ゲート電極に形成した突出部(段差
部)を利用してドーピングすることにより、自己整合的
に精度良くLDDを形成することができる。According to the present invention, TFTs optimal for driving conditions of various functional circuits of the pixel portion and the driving circuit portion can be formed on the same substrate in the same process. Further, even if the size of the TFT is reduced, the LDD can be formed in a self-aligned manner with high accuracy by doping using the protruding portion (step portion) formed on the gate electrode.
【0019】[0019]
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を用いて説明する。図1は本発明の半導体装置を得
るための作製工程の一実施の形態を示す図である。Embodiments of the present invention will be described below with reference to the accompanying drawings. FIG. 1 is a view showing one embodiment of a manufacturing process for obtaining a semiconductor device of the present invention.
【0020】図1は第1のTFT及び第2のTFTのゲ
ート電極及び不純物領域を形成する工程を示す図であ
る。図1(A)では、基板101に第1絶縁膜102、
半導体領域103、半導体領域104、第2絶縁膜10
5が形成された状態を示している。第1絶縁膜102は
ベースコート層であり、基板101からアルカリ金属な
どの不純物が拡散するのを防ぐ目的で設ける。プラズマ
CVD法やスパッタ法で形成される窒化シリコンや酸化
窒化シリコンは、その目的に対し適した材料である。そ
の他にも同様な効果が得られる絶縁膜であれば適用可能
である。また、基板101が石英である場合にはベース
コート層を必ずしも適用しない。FIG. 1 is a view showing a process of forming gate electrodes and impurity regions of the first TFT and the second TFT. In FIG. 1A, a first insulating film 102 is
Semiconductor region 103, semiconductor region 104, second insulating film 10
5 has been formed. The first insulating film 102 is a base coat layer and is provided for the purpose of preventing impurities such as an alkali metal from diffusing from the substrate 101. Silicon nitride or silicon oxynitride formed by a plasma CVD method or a sputtering method is a material suitable for the purpose. In addition, any insulating film that can provide the same effect can be applied. When the substrate 101 is quartz, the base coat layer is not necessarily applied.
【0021】半導体領域は、非晶質半導膜を結晶化して
得られる結晶構造を有する半導体膜で形成することが望
ましい。非晶質半導体膜はプラズマCVD法やスパッタ
法で形成したものを用い、加熱処理やレーザー光の照射
により結晶化させる。非晶質半導体膜の材料に限定はな
いが、代表的にはシリコンを用いる。その他に、または
シリコンゲルマニウム(SixGe1-x;0<x<1、代
表的には、x=0.001〜0.05)合金などで形成
しても良い。The semiconductor region is desirably formed of a semiconductor film having a crystal structure obtained by crystallizing an amorphous semiconductor film. The amorphous semiconductor film is formed by a plasma CVD method or a sputtering method, and is crystallized by heat treatment or laser light irradiation. Although the material of the amorphous semiconductor film is not limited, silicon is typically used. Other, or silicon germanium (Si x Ge 1-x; 0 <x <1, typically, x = 0.001 to 0.05) may be formed such as an alloy.
【0022】第1のエッチング処理により形成される第
1形状の電極120、第1形状の電極121は、マスク
110、111により形成する。第1形状の電極120
は、第1の導電膜106と第2の導電膜108とから形
成され、第2の電極121は、第1の導電膜107と第
2の導電膜109から形成される。これら第1形状の電
極は、端部に45〜85度のテーパーを付けて形成して
も良い。The first shape electrode 120 and the first shape electrode 121 formed by the first etching process are formed by using masks 110 and 111. First shape electrode 120
Is formed from the first conductive film 106 and the second conductive film 108, and the second electrode 121 is formed from the first conductive film 107 and the second conductive film 109. These first shape electrodes may be formed by tapering 45 to 85 degrees at the ends.
【0023】第1の導電膜はタングステン(W)、チタ
ン(Ti)、モリブデン(Mo)、タンタル(Ta)の
窒化物で形成され、厚さは10〜40nm、好適には20
〜30nmの厚さで形成する。第2の導電膜はW、Ti、
Mo、Taから選ばれた一種又は複数種の材料で形成す
る。第1の導電膜と第2の導電膜は、選択的にエッチン
グ加工するために異なる材料で形成する。その他に、燐
等の不純物元素をドーピングした多結晶シリコン膜に代
表される半導体領域を用いてもよい。The first conductive film is formed of a nitride of tungsten (W), titanium (Ti), molybdenum (Mo) or tantalum (Ta), and has a thickness of 10 to 40 nm, preferably 20 to 40 nm.
It is formed with a thickness of about 30 nm. The second conductive film is made of W, Ti,
It is formed of one or more materials selected from Mo and Ta. The first conductive film and the second conductive film are formed using different materials for selective etching. Alternatively, a semiconductor region typified by a polycrystalline silicon film doped with an impurity element such as phosphorus may be used.
【0024】次に、図1(B)では、マスク112を形
成し第1のドーピング処理を行う。マスク112は(B
−2)で示するように、第1形状の電極121の上方及
び側面を覆うように形成する。第1のドーピング処理は
イオン注入法または、質量分離をしないでイオンを注入
するイオンドープ法により行う。添加する不純物は、n
型の不純物領域を形成するためには周期表15族の元素
を半導体領域103、104に添加する。p型の不純物
領域を形成するには周期表13族の元素を添加する。半
導体領域103には第1形状の電極120の外側に第1
濃度の一導電型不純物領域113を形成する。半導体領
域104にはマスク112で覆われていない領域に第1
濃度の一導電型の不純物領域114を形成する。Next, in FIG. 1B, a mask 112 is formed and a first doping process is performed. The mask 112 is (B
As shown in -2), the first shape electrode 121 is formed so as to cover the upper side and the side surface. The first doping treatment is performed by an ion implantation method or an ion doping method of implanting ions without mass separation. The impurity to be added is n
In order to form an impurity region of a type, an element belonging to Group 15 of the periodic table is added to the semiconductor regions 103 and 104. To form a p-type impurity region, an element belonging to Group 13 of the periodic table is added. The semiconductor region 103 has a first shape outside the first shape electrode 120.
A one-conductivity-type impurity region 113 having a concentration is formed. The semiconductor region 104 has a first region in a region not covered with the mask 112.
An impurity region 114 having a concentration of one conductivity type is formed.
【0025】その後、マスク110〜112を保持した
まま第2のエッチング処理を行う。第2のエッチング処
理は主に第2の導電膜を選択的にエッチングするもので
あり、マスク110を同時にエッチングして後退させな
がら第2の導電膜をエッチングする。その結果、図1
(C)に示すように第2の導電膜116と、その端部か
ら突出した形(突出部124)で第1の導電膜115を
残すことができる。こうして第2形状の電極123を半
導体領域103上に形成する。突出部124の長さは
0.1〜2.0μm、好ましくは0.5〜1.5μmで形
成する。この長さは第2のエッチング処理におけるエッ
チング条件により行うことができる。Thereafter, a second etching process is performed while holding the masks 110 to 112. The second etching treatment mainly etches the second conductive film selectively, and etches the second conductive film while simultaneously etching and retreating the mask 110. As a result, FIG.
As shown in (C), the first conductive film 115 can be left in the form of the second conductive film 116 and the shape projecting from the end portion (projection portion 124). Thus, the second shape electrode 123 is formed on the semiconductor region 103. The length of the protrusion 124 is 0.1 to 2.0 μm, preferably 0.5 to 1.5 μm. This length can be set according to the etching conditions in the second etching process.
【0026】そして、図1(D)に示すように第2のド
ーピング処理を行う。この処理により、半導体領域10
3には第2形状の電極123の突出部124と重なる半
導体領域に、第2濃度の一導電型の不純物領域117が
形成される。また、半導体領域104には第1形状の電
極121と、第1濃度の一導電型の不純物領域114と
の間に第3濃度の一導電型の不純物領域118が形成さ
れる。Then, a second doping process is performed as shown in FIG. By this processing, the semiconductor region 10
3, a second-concentration one-conductivity-type impurity region 117 is formed in a semiconductor region overlapping with the protrusion 124 of the second-shaped electrode 123. In the semiconductor region 104, a third concentration one conductivity type impurity region 118 is formed between the first shape electrode 121 and the first concentration one conductivity type impurity region 114.
【0027】以上のようにして形成される第1濃度〜第
3濃度の一導電型の不純物領域はそれぞれ濃度が異なっ
ている。第1濃度の一導電型の不純物領域は、当該不純
物元素の濃度が好適には1×1020〜1×1021/cm3の
濃度とする。第2濃度の一導電型の不純物領域は、当該
不純物元素の濃度が好適には1×1016〜1×1018/c
m3の濃度とする。第1濃度の一導電型の不純物領域は、
当該不純物元素の濃度が好適には1×1017〜1×10
19/cm3の濃度とする。いずれにしても上記第1のドーピ
ング処理及び第2のドーピング処理により形成される当
該不純物領域は、第1濃度、第3濃度、第2濃度の順に
低くなる。第2のドーピング処理では同じ加速電圧及び
ドーズ量で、第3濃度の一導電型の不純物領域117へ
は第1の導電膜と第2の絶縁膜105を通過させて不純
物を添加するのに対し、第2濃度の一導電型の不純物領
域118へは第2の絶縁膜105のみを通過した一導電
型の不純物が添加されることになる。従って、不純物領
域117の濃度の方が、不純物領域118よりも結果的
に低くなる。The first-concentration to third-concentration one-conductivity-type impurity regions formed as described above have different concentrations. The concentration of the impurity element in the first conductivity type impurity region is preferably 1 × 10 20 to 1 × 10 21 / cm 3 . The impurity region of the second conductivity type having one conductivity type preferably has a concentration of the impurity element of 1 × 10 16 to 1 × 10 18 / c.
m 3 concentration. The first concentration one conductivity type impurity region is
The concentration of the impurity element is preferably 1 × 10 17 to 1 × 10
The concentration is 19 / cm 3 . In any case, the impurity regions formed by the first doping process and the second doping process decrease in order of the first concentration, the third concentration, and the second concentration. In the second doping process, at the same acceleration voltage and dose, the impurity is added to the third-concentration one-conductivity-type impurity region 117 by passing through the first conductive film and the second insulating film 105. In addition, the one-conductivity-type impurity that has passed only through the second insulating film 105 is added to the second-concentration one-conductivity-type impurity region 118. Accordingly, the concentration of impurity region 117 is lower than impurity region 118 as a result.
【0028】こうして、第2形状の電極123(第1の
電極)と、第1濃度の一導電型の不純物領域113と、
第2濃度の一導電型の不純物領域117とを半導体領域
103に形成することができる。第2濃度の一導電型の
不純物領域117は第2形状の電極123(第1の電
極)をマスクとして用いることにより、自己整合的に形
成することができる。第1形状の第2の電極121(第
2の電極)と第1濃度の不純物領域114と第3濃度の
不純物領域118とを半導体領域104に形成すること
ができる。そして、これらの不純物領域を有する半導体
領域、第2の絶縁膜、第2形状の電極又は第1形状の電
極を用いてTFTを形成することができる。Thus, the second shape electrode 123 (first electrode), the first concentration one conductivity type impurity region 113,
The second concentration one-conductivity-type impurity region 117 can be formed in the semiconductor region 103. The second-concentration one-conductivity-type impurity region 117 can be formed in a self-aligned manner by using the second-shaped electrode 123 (first electrode) as a mask. The first shape second electrode 121 (second electrode), the first concentration impurity region 114, and the third concentration impurity region 118 can be formed in the semiconductor region 104. Then, a TFT can be formed using the semiconductor region having these impurity regions, the second insulating film, the second shape electrode, or the first shape electrode.
【0029】第2形状の電極123(第1の電極)をゲ
ート電極とすると、第2濃度の一導電型の不純物領域1
24はゲート電極と重なるLDDとすることができる。
このLDDは、TFTの動作時にドレイン端に発生する
高電界を緩和する作用を有し、ホットキャリア効果によ
る劣化を抑制することができる。また、第1形状の電極
121(第2の電極)をゲート電極とすると、第3濃度
の一導電型の不純物領域118は、ゲート電極とオーバ
ーラップしないLDDとなり、オフ電流を減少させる作
用を持っている。When the second shape electrode 123 (first electrode) is used as a gate electrode, the second concentration one conductivity type impurity region 1 is formed.
Reference numeral 24 may be an LDD overlapping the gate electrode.
This LDD has a function of alleviating a high electric field generated at the drain end during the operation of the TFT, and can suppress deterioration due to the hot carrier effect. When the first-shaped electrode 121 (second electrode) is used as a gate electrode, the third-concentration one-conductivity-type impurity region 118 becomes an LDD that does not overlap with the gate electrode, and has an effect of reducing off current. ing.
【0030】このように、本発明は同一の工程で、ゲー
ト電極と重なるLDDと、オーバーラップしないLDD
をもつTFTの構造を同時に作り込むことを可能として
いる。TFTにおいてチャネル長が縮小すれば、おのず
とLDDの長さも短くする必要がある。しかしながら本
発明は、ゲート電極と重なるLDD(即ち、第2濃度の
一導電型の不純物領域)は、ゲート電極の突出部(段差
部)を利用して自己整合的に形成されるので、マスク合
わせが必要なく、デザインルールが縮小しても位置精度
良く形成することができる。一方、同時に形成される、
ゲート電極とオーバーラップしないLDD(即ち、第3
濃度の一導電型の不純物領域)は、マスクを用いて形成
するため、チャネル長方向の長さを自由に設定すること
ができるという特徴を有している。As described above, according to the present invention, in the same step, the LDD overlapping the gate electrode and the LDD not overlapping do not overlap.
It is possible to simultaneously fabricate the structure of the TFT having. If the channel length of a TFT is reduced, the length of the LDD must naturally be reduced. However, according to the present invention, the LDD (that is, the impurity region of one conductivity type of the second concentration) overlapping with the gate electrode is formed in a self-aligned manner by using the protrusion (step) of the gate electrode. Therefore, even if the design rule is reduced, it can be formed with high positional accuracy. On the other hand, formed at the same time,
LDD that does not overlap with the gate electrode (ie, the third
Since the concentration of one conductivity type impurity region is formed using a mask, the length thereof in the channel length direction can be freely set.
【0031】[0031]
【実施例】[実施例1]本発明の実施例を図面を参照しな
がら説明する。ここでは、同一基板上に画素部と、画素
部の周辺に設ける駆動回路のTFT(nチャネル型TF
T及びpチャネル型TFT)を同時に作製する方法につ
いて詳細に説明する。[Embodiment 1] An embodiment of the present invention will be described with reference to the drawings. Here, a pixel portion and a TFT (n-channel TF) of a driving circuit provided around the pixel portion are provided over the same substrate.
A method for simultaneously manufacturing T and p-channel TFTs will be described in detail.
【0032】図2(A)において、基板201はガラス
基板、石英基板、セラミック基板などを用いることがで
きる。また、シリコン基板、金属基板またはステンレス
基板の表面に絶縁膜を形成したものを用いても良い。ま
た、本実施例の処理温度に耐えうる耐熱性を有するプラ
スチック基板を用いてもよい。In FIG. 2A, a substrate 201 can be a glass substrate, a quartz substrate, a ceramic substrate, or the like. Alternatively, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed may be used. Further, a plastic substrate having heat resistance enough to withstand the processing temperature of this embodiment may be used.
【0033】この基板201上には、酸化窒化シリコン
膜(SiOxNy)から成る第1の絶縁膜202、203
を積層して形成する。第1の絶縁膜202はSiH4、
NH3、及びN2Oを反応ガスとしてプラズマCVD法で
形成される第1酸化窒化シリコン膜を50nmの厚さに形
成し、SiH4、及びN2Oを反応ガスとしてプラズマC
VD法で形成される第2酸化窒化シリコン膜を100nm
の厚さに形成する構造を設けベースコート層とする。On the substrate 201, first insulating films 202 and 203 made of a silicon oxynitride film (SiO x N y )
Are laminated. The first insulating film 202 is made of SiH 4 ,
A first silicon oxynitride film is formed to a thickness of 50 nm by a plasma CVD method using NH 3 and N 2 O as reaction gases, and a plasma C is formed using SiH 4 and N 2 O as reaction gases.
100 nm of the second silicon oxynitride film formed by the VD method
Is provided as a base coat layer.
【0034】半導体領域は、下地膜101上にプラズマ
CVD法で形成した非晶質シリコン膜を結晶化させたも
のを適用する。非晶質シリコン膜は50nmの厚さで形成
し、加熱処理やレーザー光の照射により結晶化させる。
非晶質シリコン膜をレーザー光の照射により結晶化させ
るには、パルス発振型または連続発光型のエキシマレー
ザーやYAGレーザー、YVO4レーザーを用いる。こ
れらのレーザーを用いる場合には、レーザー発振器から
放出されたレーザー光を光学系で線状に集光し半導体領
域に照射する。結晶化の条件は実施者が適宜選択すれば
よい。As the semiconductor region, an amorphous silicon film formed on the base film 101 by a plasma CVD method and crystallized is used. The amorphous silicon film is formed with a thickness of 50 nm, and is crystallized by heat treatment or laser light irradiation.
In order to crystallize the amorphous silicon film by laser light irradiation, a pulse oscillation type or continuous emission type excimer laser, a YAG laser, or a YVO 4 laser is used. In the case of using these lasers, laser light emitted from a laser oscillator is condensed linearly by an optical system and irradiated on a semiconductor region. The crystallization conditions may be appropriately selected by an operator.
【0035】その後、得られた半導体膜を所望の形状に
エッチング処理して島状に分離された半導体領域204
〜207を形成する。Thereafter, the obtained semiconductor film is etched into a desired shape, and the semiconductor region 204 is separated into islands.
To 207 are formed.
【0036】また、半導体領域204〜207を形成し
た後、nチャネル型TFTのしきい値(Vth)を制御
するためにp型を付与する不純物元素を添加してもよ
い。半導体に対してp型を付与する不純物元素には、硼
素(B)、アルミニウム(Al)、ガリウム(Ga)な
ど周期律第13族元素が知られている。After the formation of the semiconductor regions 204 to 207, an impurity element imparting p-type may be added to control the threshold (Vth) of the n-channel TFT. As the impurity element that imparts p-type to a semiconductor, an element belonging to Group 13 of the periodic table such as boron (B), aluminum (Al), and gallium (Ga) is known.
【0037】次いで、半導体領域102〜106を覆う
第2の絶縁膜208を形成する。第2の絶縁膜208
は、ゲート絶縁膜とするものでもあり、プラズマCVD
法やスパッタ法でシリコンを含む絶縁膜で形成する。本
実施例ではプラズマCVD法でSiH4、及びN2Oを反
応ガスとして酸化窒化シリコン膜を75nmの厚さに形成
する。Next, a second insulating film 208 covering the semiconductor regions 102 to 106 is formed. Second insulating film 208
Is also used as a gate insulating film, and plasma CVD
It is formed of an insulating film containing silicon by a sputtering method or a sputtering method. In this embodiment, a silicon oxynitride film is formed to a thickness of 75 nm by a plasma CVD method using SiH 4 and N 2 O as reaction gases.
【0038】第2の絶縁膜208上には第1の導電膜2
09として膜厚30nmの窒化タンタル(TaN)膜と、
第2の導電膜210として膜厚400nmのW膜とを積層
形成する。この2つの導電膜はゲート電極を形成するた
めのものである。また、第1の導電膜をTa膜で形成
し、第2の導電膜をW膜とする組み合わせ、第1の導電
膜をTaN膜で形成し、第2の導電膜をAl膜とする組
み合わせ、第1の導電膜をTaN膜で形成し、第2の導
電膜をCu膜とする組み合わせとしてもよい。The first conductive film 2 is formed on the second insulating film 208.
09, a 30 nm thick tantalum nitride (TaN) film;
As the second conductive film 210, a W film having a thickness of 400 nm is stacked. These two conductive films are for forming a gate electrode. A first conductive film formed of a Ta film, a second conductive film formed of a W film, a first conductive film formed of a TaN film, and a second conductive film formed of an Al film; The first conductive film may be formed of a TaN film, and the second conductive film may be formed of a Cu film.
【0039】次に、図2(B)に示すように、レジスト
からなるマスク211〜214を形成し、第1のエッチ
ング処理を行う。エッチングにはICP(Inductively
Coupled Plasma:誘導結合型プラズマ)エッチング法を
用いる。そのエッチング用ガスに限定はないが、WやT
aNのエッチングにはCF4とCl2とO2とを用いるこ
とが適している。それぞれのガス流量比を25/25/
10(SCCM)とし、1Paの圧力でコイル型の電極に50
0WのRF(13.56MHz)電力を投入してプラズマを
生成してエッチングを行う。基板側(試料ステージ)に
も150WのRF(13.56MHz)電力を投入し、実質
的に負の自己バイアス電圧を印加する。Next, as shown in FIG. 2B, masks 211 to 214 made of resist are formed, and a first etching process is performed. ICP (Inductively
Coupled Plasma (inductively coupled plasma) etching is used. The etching gas is not limited, but W or T
It is suitable to use CF 4 , Cl 2 and O 2 for aN etching. Each gas flow rate ratio is 25/25 /
10 (SCCM) and 1Pa pressure on the coil-type electrode
An RF (13.56 MHz) power of 0 W is supplied to generate plasma to perform etching. A 150 W RF (13.56 MHz) power is also applied to the substrate side (sample stage) and a substantially negative self-bias voltage is applied.
【0040】この第1のエッチング処理では、レジスト
からなるマスクの形状を適したものとし、同時にエッチ
ングして退縮させることにより、第1の導電膜及び第2
の導電膜の端部にテーパー部を持たせて形成することが
できる。このテーパー部の角度は45〜85度となる。
こうして、第1のエッチング処理により第1の導電膜と
第2の導電膜から成る第1形状の電極216〜218と
第1形状の配線219、220(これらはそれぞれ第1
の導電膜216a〜220aと第2の導電膜216b〜
220bから成る)を形成する。この第1のエッチング
処理により、第2の絶縁膜の露出した表面は10〜20
nm程度エッチングされ、221で示すように第1形状の
電極216〜218と第1形状の配線214、215で
覆われていない部分が薄くなる。In the first etching process, the shape of the mask made of resist is made appropriate, and the first conductive film and the second conductive film are simultaneously etched and contracted.
The conductive film can be formed to have a tapered portion at an end thereof. The angle of the tapered portion is 45 to 85 degrees.
In this manner, the first-shaped electrodes 216 to 218 formed of the first conductive film and the second conductive film and the first-shaped wirings 219 and 220 (these are the first-shaped wirings 219 and 220, respectively)
Conductive films 216a to 220a and second conductive films 216b to
220b). By this first etching process, the exposed surface of the second insulating film is 10 to 20
As a result, the portion not covered with the first shape electrodes 216 to 218 and the first shape wires 214 and 215 becomes thinner as indicated by 221.
【0041】次いで、図3(B)に示す如くレジストか
らなるマスク222、223を形成し、第1のドーピン
グ処理を行う。イオンドープ法により行う第1のドーピ
ング処理は、ドーズ量を1.5×1015/cm2とし、加速
電圧を60〜100keVとし、一導電型の不純物として
燐(P)をドーピングする。ここでは、第1形状の電極
又はマスク222、223により、各半導体領域に対し
て選択的に添加する。こうして、第1濃度のn型不純物
領域224〜226が形成される。第1濃度のn型不純
物領域は1×1020〜1×1021/cm3の濃度で燐を添加
する。Next, as shown in FIG. 3B, masks 222 and 223 made of resist are formed, and a first doping process is performed. In a first doping process performed by an ion doping method, a dose is set to 1.5 × 10 15 / cm 2 , an acceleration voltage is set to 60 to 100 keV, and phosphorus (P) is doped as one conductivity type impurity. Here, the first shape electrodes or the masks 222 and 223 are used to selectively add to each semiconductor region. Thus, first concentration n-type impurity regions 224 to 226 are formed. The first concentration n-type impurity region is doped with phosphorus at a concentration of 1 × 10 20 to 1 × 10 21 / cm 3 .
【0042】その後、このマスク222、223を保持
したまま、第2のエッチング処理を行う。第2のエッチ
ング処理は異方性エッチングを行うものであり、マスク
212を同時にエッチングして後退させながら第1形状
の電極217のエッチングを行う。エッチング用ガスに
はCF4とCl2とO2とを用い、それぞれのガス流量比
を20/20/20(SCCM)とし、1Paの圧力でコイル
型の電極に500WのRF(13.56MHz)電力を投入
してプラズマを生成してエッチングを行う。基板側(試
料ステージ)には20WのRF(13.56MHz)電力を
投入し、第1のエッチング処理に比べ低い自己バイアス
電圧を印加する。Thereafter, a second etching process is performed while holding the masks 222 and 223. In the second etching process, anisotropic etching is performed, and the etching of the first shape electrode 217 is performed while simultaneously etching and retracting the mask 212. CF 4 , Cl 2, and O 2 are used as etching gases, and the respective gas flow ratios are 20/20/20 (SCCM). A 500 W RF (13.56 MHz) is applied to the coil-type electrode at a pressure of 1 Pa. Power is supplied to generate plasma to perform etching. A 20 W RF (13.56 MHz) power is applied to the substrate side (sample stage), and a lower self-bias voltage is applied than in the first etching process.
【0043】このエッチング条件によりW膜をエッチン
グする。その結果、図3(B)に示すように第2の導電
膜228bと、その端部から突出した(突出部)で第1
の導電膜228aが形成される。こうして第2形状の第
1の電極228を形成する(第1の導電膜228aと第
2の導電膜228b)。The W film is etched under these etching conditions. As a result, as shown in FIG. 3B, the second conductive film 228b and the first conductive film
Of the conductive film 228a is formed. Thus, a first electrode 228 having a second shape is formed (a first conductive film 228a and a second conductive film 228b).
【0044】図3(B)ではさらに第2のドーピング処
理を行い、半導体領域にn型を付与する不純物元素とし
て燐をドーピングする。イオンドープ法の条件はドーズ
量を1.5×1014/cm3とし、加速電圧を60〜100
keVとして行う。この処理により、半導体領域205に
は第2形状の電極228の突出部と重なる第2濃度のn
型不純物領域230が形成される。また、半導体領域2
04、206、207にはそれぞれ第3濃度のn型不純
物領域229、231、232が形成される。第2濃度
のn型不純物領域には1×1016〜1×1017/cm3の濃
度で、第3濃度のn型不純物領域には1×1017〜1×
1018/cm3の濃度で燐を含有している。In FIG. 3B, a second doping process is further performed to dope the semiconductor region with phosphorus as an impurity element imparting n-type. The conditions of the ion doping method are a dose of 1.5 × 10 14 / cm 3 and an acceleration voltage of 60 to 100.
Perform as keV. With this processing, the semiconductor region 205 has the second concentration of n overlapping the protruding portion of the second shape electrode 228.
Form impurity region 230 is formed. In addition, the semiconductor region 2
Third concentration n-type impurity regions 229, 231, and 232 are formed in the regions 04, 206, and 207, respectively. At a concentration of 1 × 10 16 ~1 × 10 17 / cm 3 to n-type impurity region of the second concentration, the n-type impurity region of the third concentration 1 × 10 17 ~1 ×
Contains phosphorus at a concentration of 10 18 / cm 3 .
【0045】次いで、図4(A)に示すようにレジスト
からなるマスク233、234を形成し第3のドーピン
グ処理を行う。この第3のドーピング処理により、半導
体領域204にp型の導電型を付与する不純物元素とし
て硼素を添加して、p型不純物領域235を形成する。
p型不純物領域235には1×1020〜1×1021/cm3
の濃度で硼素が添加する。Next, as shown in FIG. 4A, masks 233 and 234 made of resist are formed, and a third doping process is performed. By this third doping treatment, boron is added to the semiconductor region 204 as an impurity element imparting p-type conductivity, whereby a p-type impurity region 235 is formed.
In the p-type impurity region 235, 1 × 10 20 to 1 × 10 21 / cm 3
Boron is added at a concentration of.
【0046】また、p型不純物領域236は画素部にお
いて保持容量を形成する半導体領域207に形成される
ものである。The p-type impurity region 236 is formed in the semiconductor region 207 forming a storage capacitor in the pixel portion.
【0047】以上までの工程でそれぞれの半導体領域に
n型またはp型の不純物領域が形成される。第1形状の
電極216、218及び第2形状の電極228は、ゲー
ト電極とする。また、第1の形状の配線219は画素部
において保持容量を形成する一方の電極となる。さら
に、第1の形状の配線220は画素部においてデータ線
を形成する。Through the above steps, an n-type or p-type impurity region is formed in each semiconductor region. The first shape electrodes 216 and 218 and the second shape electrode 228 are gate electrodes. In addition, the first shape wiring 219 is one electrode forming a storage capacitor in the pixel portion. Further, the first shape wiring 220 forms a data line in the pixel portion.
【0048】次いで、プラズマCVD法またはスパッタ
法を用い、厚さを100nmとして酸化窒化シリコン膜か
ら成る第3の絶縁膜237を形成する。勿論、第3の絶
縁膜237は酸化窒化シリコン膜に限定されるものでな
く、他のシリコンを含む絶縁膜を単層または積層構造と
して用いても良い。Next, a third insulating film 237 made of a silicon oxynitride film with a thickness of 100 nm is formed by a plasma CVD method or a sputtering method. Needless to say, the third insulating film 237 is not limited to the silicon oxynitride film, and another insulating film containing silicon may be used as a single layer or a stacked structure.
【0049】その後、図4(B)に示すように、それぞ
れの半導体領域に添加された不純物元素を活性化処理す
る工程を行う。この活性化はファーネスアニール炉また
は瞬間熱アニール(RTA)法を用いて行う。加熱処理
の温度は窒素雰囲気中で400〜700℃、代表的には
450〜500℃で行う。この他に、YAGレーザーの
第2高調波(532nm)を用いたレーザーアニール法を
適用することもできる。レーザー光の照射により活性化
を行うには、YAGレーザーの第2高調波(532nm)
を用いこの光を半導体領域に照射する。勿論、レーザー
光に限らずランプ光源を用いるRTA法でも同様であ
り、基板の両面又は基板殻からランプ光源の輻射により
半導体領域を加熱する。Thereafter, as shown in FIG. 4B, a step of activating the impurity element added to each semiconductor region is performed. This activation is performed using a furnace annealing furnace or a rapid thermal annealing (RTA) method. The heat treatment is performed in a nitrogen atmosphere at 400 to 700 ° C, typically 450 to 500 ° C. Alternatively, a laser annealing method using the second harmonic (532 nm) of a YAG laser can be applied. Activation by laser light irradiation requires the second harmonic (532 nm) of the YAG laser.
The semiconductor region is irradiated with this light by using. Of course, not only laser light but also the RTA method using a lamp light source is the same, and the semiconductor region is heated by radiation of the lamp light source from both sides of the substrate or the substrate shell.
【0050】その後、図5に示すように、プラズマCV
D法で窒化シリコンから成る第4の絶縁膜238を10
0nmの厚さに形成し、クリーンオーブンを用いて410
℃の熱処理を行い、窒化シリコン膜から放出される水素
で半導体領域の水素化を行う。Thereafter, as shown in FIG.
The fourth insulating film 238 made of silicon nitride is
It is formed to a thickness of 0 nm, and it is 410
The semiconductor region is hydrogenated with hydrogen released from the silicon nitride film.
【0051】次いで、第4の絶縁膜238上に有機絶縁
物材料から成る第5の絶縁膜239を形成する。有機絶
縁物材料を用いる理由は第5の絶縁膜の最表面を平坦化
させるためである。そして、エッチング処理により第3
乃至第5の絶縁膜を貫通するコンタクトホールを形成す
る。このエッチング処理においては外部入力端子部の第
3乃至第5の絶縁膜も除去する。そして、100nmのチ
タン膜と、300nmのアルミニウム膜を積層して形成さ
れる配線240〜243、画素電極245、走査線24
6、接続電極244、外部入力端子に接続する配線24
7を形成する。Next, a fifth insulating film 239 made of an organic insulating material is formed on the fourth insulating film 238. The reason for using the organic insulator material is to flatten the outermost surface of the fifth insulating film. Then, the third etching process
And forming a contact hole penetrating the fifth insulating film. In this etching process, the third to fifth insulating films of the external input terminal are also removed. Then, wirings 240 to 243, pixel electrodes 245, and scanning lines 24 formed by stacking a 100 nm titanium film and a 300 nm aluminum film are stacked.
6, connection electrode 244, wiring 24 connected to the external input terminal
7 is formed.
【0052】以上のようにして、同一基板上にpチャネ
ル型TFT250、nチャネル型TFT251を有する
駆動回路260と、nチャネル型TFT252と容量部
253を有する画素部255を形成することができる。
容量部253は半導体領域207、第2の絶縁膜221
で形成される絶縁膜、第1形状の容量配線219で形成
されている。As described above, the driving circuit 260 having the p-channel TFT 250 and the n-channel TFT 251 and the pixel portion 255 having the n-channel TFT 252 and the capacitor 253 can be formed on the same substrate.
The capacitor portion 253 includes the semiconductor region 207 and the second insulating film 221.
And an insulating film formed by the first shape capacitor wiring 219.
【0053】駆動回路260のpチャネル型TFT25
0にはチャネル形成領域248、ゲート電極を形成する
第1の電極216の外側にp型不純物領域235(ソー
ス領域またはドレイン領域として機能する領域)が形成
されたいわゆるシングルドレイン構造を有している。n
チャネル型TFT251はチャネル形成領域249、ゲ
ート電極を形成する第2形状の電極228と重なる第2
濃度のn型不純物領域230(LDD領域)と、ソース
領域またはドレイン領域として機能する第1濃度のn型
不純物領域225を有している。LDDのチャネル長方
向の長さは0.1〜1.5μmで形成することが可能で
ある。このようなLDD領域の構成は、主にホットキャ
リア効果によるTFTの劣化を防ぐことを目的としてい
る。これらnチャネル型TFT及びpチャネル型TFT
によりシフトレジスタ回路、バッファ回路、レベルシフ
タ回路、ラッチ回路などを形成することができる。特
に、駆動電圧が高いバッファ回路には、ホットキャリア
効果による劣化を防ぐ目的から、nチャネル型TFT2
51の構造が適している。The p-channel TFT 25 of the driving circuit 260
0 has a so-called single drain structure in which a p-type impurity region 235 (a region functioning as a source region or a drain region) is formed outside a channel formation region 248 and a first electrode 216 forming a gate electrode. . n
The channel type TFT 251 has a channel formation region 249 and a second shape overlapping with a second shape electrode 228 forming a gate electrode.
It has an n-type impurity region 230 (LDD region) with a concentration and a first concentration n-type impurity region 225 functioning as a source region or a drain region. The length of the LDD in the channel length direction can be 0.1 to 1.5 μm. The configuration of such an LDD region is intended mainly to prevent TFT deterioration due to the hot carrier effect. These n-channel TFT and p-channel TFT
Thereby, a shift register circuit, a buffer circuit, a level shifter circuit, a latch circuit, and the like can be formed. In particular, in a buffer circuit having a high drive voltage, an n-channel TFT 2 is used for the purpose of preventing deterioration due to the hot carrier effect.
51 is suitable.
【0054】画素部255のnチャネル型TFT252
にはチャネル形成領域250、ゲート電極を形成する第
1形状の電極218の外側に形成される第2濃度のn型
不純物領域227と、ソース領域またはドレイン領域と
して機能する第1のn型不純物領域226を有してい
る。また、容量部253の一方の電極として機能する半
導体領域207にはp型不純物領域236が形成されて
いる。The n-channel TFT 252 of the pixel section 255
Includes a channel forming region 250, a second concentration n-type impurity region 227 formed outside the first shape electrode 218 forming a gate electrode, and a first n-type impurity region functioning as a source region or a drain region. 226. Further, a p-type impurity region 236 is formed in the semiconductor region 207 functioning as one electrode of the capacitor portion 253.
【0055】画素部255において、245は画素電極
であり、244はデータ線220と半導体領域206の
第1濃度のn型不純物領域とを接続する接続電極であ
る。また、246はゲート配線であり、図中には示され
ていないが、ゲート電極として機能する第1形状の電極
218と接続するものである。In the pixel portion 255, 245 is a pixel electrode, and 244 is a connection electrode connecting the data line 220 and the first concentration n-type impurity region of the semiconductor region 206. Reference numeral 246 denotes a gate wiring, which is not shown in the figure, and is connected to the first-shaped electrode 218 functioning as a gate electrode.
【0056】画素部255の上面図を図13に示す。図
13ではほぼ一画素分の上面図を示し、付与する符号は
図5と共通なものとしている。また、A−A'線の断面
構造が図5に対応している。図13の画素構造におい
て、ゲート配線とゲート電極とを異なる層上に形成する
ことにより、ゲート配線と半導体領域を重畳させること
が可能となり、ゲート配線に遮光膜としての機能が付加
されている。また、画素電極間の隙間が遮光されるよう
に、画素電極の端部をソース配線と重なるように配置さ
れ、遮光膜(ブラックマトリクス)の形成を省略できる
構造としている。その結果、従来に比べ開口率を向上さ
せることが可能となっている。FIG. 13 is a top view of the pixel portion 255. FIG. FIG. 13 shows a top view of almost one pixel, and the reference numerals are the same as those in FIG. The cross-sectional structure taken along the line AA ′ corresponds to FIG. In the pixel structure in FIG. 13, the gate wiring and the semiconductor region can be overlapped with each other by forming the gate wiring and the gate electrode on different layers, and a function as a light-blocking film is added to the gate wiring. Further, the end of the pixel electrode is arranged so as to overlap with the source wiring so that the gap between the pixel electrodes is shielded from light, so that formation of a light-shielding film (black matrix) can be omitted. As a result, it is possible to improve the aperture ratio as compared with the related art.
【0057】以上のように、本発明はゲート電極と重な
るLDDを有するnチャネル型TFTと、オーバーラッ
プしないnチャネル型TFTを同一基板上に形成するこ
とを可能としている。これらのTFTは駆動回路部と画
素部というように動作条件のことなる回路に対応して適
宣配置を決めることができる。この時、pチャネル型T
FTはシングルドレイン構造を前提としている。As described above, the present invention makes it possible to form an n-channel TFT having an LDD overlapping a gate electrode and an n-channel TFT that does not overlap on the same substrate. The appropriate arrangement of these TFTs can be determined in accordance with circuits having different operating conditions such as a driving circuit portion and a pixel portion. At this time, the p-channel type T
FT is based on a single drain structure.
【0058】本実施例で形成される、駆動回路部26
0、画素部255を備えた基板を便宜上アクティブマト
リクス基板と呼ぶ。図16はアクティブマトリクス基板
の回路構成の一例を示す回路ブロックである。TFTを
組み込まれて形成される画素部1601、データ信号線
駆動回路1602、走査信号線駆動回路1606が形成
されている。The drive circuit section 26 formed in this embodiment
0, the substrate including the pixel portion 255 is referred to as an active matrix substrate for convenience. FIG. 16 is a circuit block illustrating an example of a circuit configuration of an active matrix substrate. A pixel portion 1601 formed by incorporating a TFT, a data signal line driver circuit 1602, and a scanning signal line driver circuit 1606 are formed.
【0059】データ信号線駆動回路1602は、シフト
レジスタ1603、ラッチ1604、1605、その他
バッファ回路などから構成される。シフトレジスタ16
03にはクロック信号、スタート信号が入力し、ラッチ
にはデジタルデータ信号やラッチ信号が入力する。ま
た、走査信号線駆動回路1606もシフトレジスタ、バ
ッファ回路などから構成されている。画素部1601の
画素数は任意なものとするが、XGAならば1024×
768個の画素が設けられる。The data signal line driving circuit 1602 includes a shift register 1603, latches 1604 and 1605, and other buffer circuits. Shift register 16
03 receives a clock signal and a start signal, and a latch receives a digital data signal and a latch signal. The scanning signal line driver circuit 1606 also includes a shift register, a buffer circuit, and the like. Although the number of pixels of the pixel portion 1601 is arbitrary, 1024 ×
768 pixels are provided.
【0060】このようなアクティブマトリクス基板を用
いて、アクティブマトリクス駆動をする表示装置を形成
することができる。本実施例では画素電極を光反射性の
材料で形成したため、液晶表示装置に適用すれば反射型
の表示装置を形成することができる。このような基板か
ら液晶表示装置や有機発光素子で画素部を形成する発光
装置を形成することができる。Using such an active matrix substrate, a display device driven by active matrix can be formed. In this embodiment, since the pixel electrode is formed of a light-reflective material, a reflective display device can be formed by applying the present invention to a liquid crystal display device. From such a substrate, a liquid crystal display device or a light emitting device in which a pixel portion is formed using an organic light emitting element can be formed.
【0061】[実施例2]本発明の他の一実施例を図6を
用いて説明する。図6(A)において基板301、第1
絶縁膜302、303、半導体領域304、305、3
06、第2絶縁膜307は実施例1と同様なものとす
る。[Embodiment 2] Another embodiment of the present invention will be described with reference to FIG. In FIG. 6A, the substrate 301, the first
Insulating films 302, 303, semiconductor regions 304, 305, 3
06, the second insulating film 307 is the same as in the first embodiment.
【0062】第2絶縁膜307上には実施例1と同様に
第1の導電膜と第2の導電膜を形成する。その後、フォ
トレジストを用いてマスク308〜310を形成し、第
1のエッチング処理を行う。第1のエッチング処理によ
り端部にテーパー部を有する第1形状の電極311〜3
13(第1の導電膜311a〜313aと第2の導電膜
311bと313bから成る)を形成する。その後、第
1のドーピング処理を行い、第3濃度のn型不純物領域
314〜316を形成する。第3濃度のn型不純物領域
は1×1017〜1×1018/cm3の濃度で形成する。A first conductive film and a second conductive film are formed on the second insulating film 307 as in the first embodiment. After that, masks 308 to 310 are formed using a photoresist, and a first etching process is performed. First shape electrodes 311 to 311 each having a tapered portion at an end by a first etching process
13 (comprising first conductive films 311a to 313a and second conductive films 311b and 313b). Then, a first doping process is performed to form third concentration n-type impurity regions 314 to 316. The third concentration n-type impurity region is formed at a concentration of 1 × 10 17 to 1 × 10 18 / cm 3 .
【0063】次いで、図6(B)に示すようにマスク3
17、318を形成し、で示すpチャネル型TFTを形
成する半導体領域304にp型不純物領域319を形成
する。p型不純物領域は1×1020〜1×1021/cm3の
濃度でp型を付与する不純物元素を添加する。Next, as shown in FIG.
17 and 318 are formed, and a p-type impurity region 319 is formed in the semiconductor region 304 where a p-channel TFT shown by is formed. The p-type impurity region is doped with an impurity element imparting p-type at a concentration of 1 × 10 20 to 1 × 10 21 / cm 3 .
【0064】その後、図6(C)で示すように、以前ま
での工程で形成したマスクを除去して、マスク320、
第1形状の電極312上のマスク321、マスク322
を形成する。この状態で第2のエッチング処理を行い、
第1形状の電極312を異方性エッチングする。図6
(D)に示すように第2の導電膜323bと、その端部
から突出した形で第1の導電膜323aを残すことがで
きる。こうして第2形状の第1の電極323を形成す
る。Thereafter, as shown in FIG. 6C, the mask formed in the previous steps is removed,
Mask 321 and mask 322 on the first shape electrode 312
To form A second etching process is performed in this state,
The first shape electrode 312 is anisotropically etched. FIG.
As shown in (D), the second conductive film 323b and the first conductive film 323a protruding from the end thereof can be left. Thus, the first electrode 323 having the second shape is formed.
【0065】その状態を保持したまま第3のドーピング
を行い、n型を付与する不純物を添加して第1濃度のn
型不純物領域324、325を形成する。また、同時に
第2濃度のn型不純物領域326も形成される。第2濃
度のn型不純物領域は同じドーピング処理で形成される
が、第1の導電膜323aを通過させてドーピングする
ことにより第1濃度のn型不純物領域よりは低濃とな
り、1×1016〜1×1017/cm3の濃度でn型を付与す
る不純物が添加されることになる。A third doping is performed while maintaining the above state, and an impurity for imparting n-type is added to add a first concentration of n.
Form impurity regions 324 and 325 are formed. At the same time, a second concentration n-type impurity region 326 is also formed. The second-concentration n-type impurity region is formed by the same doping process. However, by doping through the first conductive film 323a, the second-concentration n-type impurity region becomes lower in concentration than the first-concentration n-type impurity region, and 1 × 10 16 An impurity imparting n-type is added at a concentration of about 1 × 10 17 / cm 3 .
【0066】こうして、ゲート電極と重なるLDDを有
するnチャネル型TFTと、オーバーラップしないnチ
ャネル型TFTを同一基板上に形成することを可能とな
る。以降、実施例1と同様にしてアクティブマトリクス
基板を形成することができる。本実施例で示す工程は、
第2濃度のn型不純物領域と、第3濃度のn型不純物領
域を異なるドーピング処理の工程で行うことにより、そ
れぞれの濃度を独立して制御することができる。In this manner, it is possible to form an n-channel TFT having an LDD overlapping the gate electrode and an n-channel TFT that does not overlap on the same substrate. Thereafter, an active matrix substrate can be formed in the same manner as in the first embodiment. The steps shown in the present embodiment include:
By performing the second concentration n-type impurity region and the third concentration n-type impurity region in different doping steps, the respective concentrations can be controlled independently.
【0067】[実施例3]本発明の他の一実施例を図7を
用いて説明する。まず、実施例2において、図6(A)
で示す工程を行い、半導体領域304〜306に第3濃
度のn型不純物領域を形成する。その後、図7(A)に
おいて半導体領域304上にマスク330、半導体領域
306上に第1形状の電極313を覆うマスク331を
形成する。この状態で第2のエッチング処理により異方
性エッチングを行い第2形状に電極332(第1の導電
膜332a、第2の導電膜332b)を形成する。その
後、第2のドーピング処理を行い第1濃度のn型不純物
領域333、334を形成する。この時、実施例2と同
様に第2濃度のn型不純物領域が同時に形成することが
できる。[Embodiment 3] Another embodiment of the present invention will be described with reference to FIG. First, in Embodiment 2, FIG.
Are performed to form a third concentration n-type impurity region in the semiconductor regions 304 to 306. After that, in FIG. 7A, a mask 330 is formed over the semiconductor region 304 and a mask 331 is formed over the semiconductor region 306 so as to cover the first-shaped electrode 313. In this state, anisotropic etching is performed by a second etching process to form electrodes 332 (a first conductive film 332a and a second conductive film 332b) in a second shape. Thereafter, a second doping process is performed to form first concentration n-type impurity regions 333 and 334. At this time, similarly to the second embodiment, the second concentration n-type impurity region can be simultaneously formed.
【0068】その後マスクは剥離して、半導体領域30
5、306上にマスク335、336を形成し、第3の
ドーピング処理により半導体領域304にp型不純物領
域337を形成する。以降、実施例1と同様にしてアク
ティブマトリクス基板を形成することができる。本実施
例で示す工程も、第2濃度のn型不純物領域と、第3濃
度のn型不純物領域を異なるドーピング処理の工程で行
うことにより、それぞれの濃度を独立して制御すること
ができる。Thereafter, the mask is peeled off, and the semiconductor region 30 is removed.
5 and 306, masks 335 and 336 are formed, and a p-type impurity region 337 is formed in the semiconductor region 304 by a third doping process. Thereafter, an active matrix substrate can be formed in the same manner as in the first embodiment. Also in the process shown in this embodiment, by performing the second concentration n-type impurity region and the third concentration n-type impurity region in different doping processes, the respective concentrations can be controlled independently.
【0069】[実施例4]本発明の他の一実施例を図7を
用いて説明する。図8(A)において基板301、第1
絶縁膜302、303、半導体領域304、305、3
06、第2絶縁膜307は実施例1と同様なものとす
る。Embodiment 4 Another embodiment of the present invention will be described with reference to FIG. In FIG. 8A, the substrate 301, the first
Insulating films 302, 303, semiconductor regions 304, 305, 3
06, the second insulating film 307 is the same as in the first embodiment.
【0070】第2絶縁膜307上には実施例1と同様に
第1の導電膜と第2の導電膜を形成する。半導体領域3
05、306上にマスク340、341を形成した後、
第1のドーピング処理により半導体領域304にp型不
純物領域342を形成する。これは第1形状の電極31
1をマスクとして自己整合的に形成する。A first conductive film and a second conductive film are formed on the second insulating film 307 as in the first embodiment. Semiconductor region 3
After forming the masks 340 and 341 on the masks 05 and 306,
A p-type impurity region 342 is formed in the semiconductor region 304 by the first doping process. This is the first shape electrode 31
1 is formed in a self-aligned manner using the mask as a mask.
【0071】マスク340、341は除去して、図8
(B)に示すように、第2のドーピング処理により第3
濃度のn型不純物領域343、344を形成する。この
n型不純物領域も第1形状の電極312、313をマス
クとして形成される。その後、マスク345〜347を
形成し、第2のエッチング処理により、第1形状の電極
312を異方性エッチングする。これにより、第2の導
電膜332bと、その端部から突出した形で第1の導電
膜332aを形成することができる。こうして第2形状
の第1の電極332を形成する。The masks 340 and 341 are removed, and FIG.
As shown in (B), the third doping process allows
The n-type impurity regions 343 and 344 having a concentration are formed. This n-type impurity region is also formed using the first shape electrodes 312 and 313 as a mask. Thereafter, masks 345 to 347 are formed, and the first shape electrode 312 is anisotropically etched by a second etching process. Thus, the second conductive film 332b and the first conductive film 332a can be formed so as to protrude from the end. Thus, a first electrode 332 having a second shape is formed.
【0072】その後、第3のドーピング処理により第1
濃度のn型不純物領域349、350を形成する。以
降、実施例1と同様にしてアクティブマトリクス基板を
形成することができる。本実施例で示す工程は、第2濃
度のn型不純物領域と、第3濃度のn型不純物領域を異
なるドーピング処理の工程で行うことにより、それぞれ
の濃度を独立して制御することができる。After that, the first doping process is performed.
The n-type impurity regions 349 and 350 having a concentration are formed. Thereafter, an active matrix substrate can be formed in the same manner as in the first embodiment. In the steps described in this embodiment, the second concentration of the n-type impurity region and the third concentration of the n-type impurity region are performed in different doping steps, whereby the respective concentrations can be controlled independently.
【0073】[実施例5]本発明の他の一実施例を図9を
用いて説明する。まず、実施例4において、図8(A)
で示す工程を行い、半導体領域304〜306にp型不
純物領域を形成する。その後、マスク350〜352を
新たに形成し、第2のエッチング処理により、第1形状
の電極312を異方性エッチングする。これにより、第
2の導電膜332bと、その端部から突出した形で第1
の導電膜332aを形成することができる。こうして第
2形状の第1の電極332を形成する。Embodiment 5 Another embodiment of the present invention will be described with reference to FIG. First, in Embodiment 4, FIG.
Are performed to form p-type impurity regions in the semiconductor regions 304 to 306. Thereafter, masks 350 to 352 are newly formed, and the first shape electrode 312 is anisotropically etched by a second etching process. Thereby, the second conductive film 332b and the first conductive film 332b are formed so as to protrude from the end thereof.
Of the conductive film 332a can be formed. Thus, a first electrode 332 having a second shape is formed.
【0074】その後、第2のドーピング処理により第1
濃度のn型不純物領域354、355を形成する。さら
に、マスク350〜352を除去し、第3のドーピング
処理により第2濃度のn型不純物領域356及び第3濃
度のn型不純物領域357を形成する。こうして、ゲー
ト電極と重なるLDDを有するnチャネル型TFTと、
オーバーラップしないnチャネル型TFTを同一基板上
に形成することを可能としている。これらのTFTは駆
動回路部と画素部というように動作条件のことなる回路
に対応して適宣配置を決めることができる。pチャネル
型TFTはシングルドレイン構造で形成される。その
他、実施例1と同様にしてアクティブマトリクス基板を
形成することができる。Then, the first doping process is performed.
The n-type impurity regions 354 and 355 having a concentration are formed. Further, the masks 350 to 352 are removed, and the second concentration n-type impurity region 356 and the third concentration n-type impurity region 357 are formed by a third doping process. Thus, an n-channel TFT having an LDD overlapping the gate electrode,
It is possible to form non-overlapping n-channel TFTs on the same substrate. The appropriate arrangement of these TFTs can be determined in accordance with circuits having different operating conditions such as a driving circuit portion and a pixel portion. The p-channel type TFT has a single drain structure. Otherwise, an active matrix substrate can be formed in the same manner as in the first embodiment.
【0075】[実施例6]本発明の他の一実施例を図10
を用いて説明する。図10(A)において基板301、
第1絶縁膜302、303、半導体領域304、30
5、306、第2絶縁膜307、第2絶縁膜307、第
1形状の電極311〜313は実施例1と同様なものと
する。Embodiment 6 Another embodiment of the present invention is shown in FIG.
This will be described with reference to FIG. In FIG. 10A, a substrate 301,
First insulating films 302 and 303, semiconductor regions 304 and 30
5, 306, the second insulating film 307, the second insulating film 307, and the first shape electrodes 311 to 313 are the same as those in the first embodiment.
【0076】その後、マスク360、361を形成し、
第1のドーピング処理により第1濃度の不純物領域36
2、363を形成する。この状態で第2のエッチング処
理を行い、第1形状の電極312を異方性エッチングす
る。図10(B)に示すように第2の導電膜323b
と、その端部から突出した形で第1の導電膜323aを
残すことができる。こうして第2形状の第1の電極32
3を形成する。Thereafter, masks 360 and 361 are formed,
By the first doping process, the first concentration impurity region 36 is formed.
2,363 are formed. In this state, a second etching process is performed to anisotropically etch the first shape electrode 312. As shown in FIG. 10B, the second conductive film 323b
Thus, the first conductive film 323a can be left in a form protruding from the end. Thus, the first electrode 32 having the second shape
Form 3
【0077】次いで、新たにマスク365、366を形
成し第2のドーピング処理により半導体領域304にp
型不純物領域367を形成する。マスク365、366
を剥離した後、第3のドーピング処理により第2濃度の
n型不純物領域368と第3濃度のn型不純物領域を形
成する。Next, masks 365 and 366 are newly formed, and the semiconductor region 304 is doped with p by a second doping process.
A type impurity region 367 is formed. Mask 365, 366
Then, a second doping process is performed to form a second concentration n-type impurity region 368 and a third concentration n-type impurity region.
【0078】こうして、ゲート電極と重なるLDDを有
するnチャネル型TFTと、オーバーラップしないnチ
ャネル型TFTを同一基板上に形成することを可能とし
ている。これらのTFTは駆動回路部と画素部というよ
うに動作条件のことなる回路に対応して適宣配置を決め
ることができる。その他、実施例1と同様にしてアクテ
ィブマトリクス基板を形成することができる。Thus, it is possible to form an n-channel TFT having an LDD overlapping the gate electrode and an n-channel TFT which does not overlap on the same substrate. The appropriate arrangement of these TFTs can be determined in accordance with circuits having different operating conditions such as a driving circuit portion and a pixel portion. Otherwise, an active matrix substrate can be formed in the same manner as in the first embodiment.
【0079】[実施例7]本実施例では透過型の表示装置
を形成するためのアクティブマトリクス基板の構成につ
いて図11を用いて説明する。図11では実施例1で形
成されるアクティブマトリクス基板、または実施例2乃
至6の工程を実施例1に適用して作製されるアクティブ
マトリクス基板の画素部255の構成を示している。n
チャネル型TFT252や容量部253は実施例1と同
様にして形成する。[Embodiment 7] In this embodiment, the configuration of an active matrix substrate for forming a transmission type display device will be described with reference to FIG. FIG. 11 illustrates a configuration of a pixel portion 255 of an active matrix substrate formed in Embodiment 1 or an active matrix substrate manufactured by applying the processes of Embodiments 2 to 6 to Embodiment 1. n
The channel type TFT 252 and the capacitor 253 are formed in the same manner as in the first embodiment.
【0080】図11(A)は第4絶縁膜238、第5絶
縁膜239を形成した後、コンタクトホールを形成し、
透明電極401を第5絶縁膜239上に所定のパターン
で形成した状態を示している。透明送電膜401は10
0nmの厚さに形成する。酸化インジウム、酸化スズ、酸
化亜鉛またはこれらの酸化物同士の化合物を透明導電膜
として適用することができる。また、端子部254上に
も透明導電膜402を形成する。FIG. 11A shows that after forming the fourth insulating film 238 and the fifth insulating film 239, a contact hole is formed.
The state where the transparent electrode 401 is formed in a predetermined pattern on the fifth insulating film 239 is shown. The transparent power transmission film 401 is 10
It is formed to a thickness of 0 nm. Indium oxide, tin oxide, zinc oxide, or a compound of these oxides can be used as the transparent conductive film. The transparent conductive film 402 is also formed over the terminal portion 254.
【0081】次に、図11(B)に示すように透明電極
401に接続する電極404、405、走査線406、
接続電極403を形成する。これらは100nmのチタン
膜と、300nmのアルミニウム膜を積層して形成する。
このような構成により透過型の表示装置に対応したアク
ティブマトリクス基板を形成することができる。Next, as shown in FIG. 11B, electrodes 404 and 405 connected to the transparent electrode 401, a scanning line 406,
The connection electrode 403 is formed. These are formed by stacking a 100 nm titanium film and a 300 nm aluminum film.
With such a structure, an active matrix substrate corresponding to a transmissive display device can be formed.
【0082】[実施例8]本実施例では、実施例7で作製
したアクティブマトリクス基板から、アクティブマトリ
クス駆動の液晶表示装置を作製する工程を図12を参照
して説明する。[Embodiment 8] In this embodiment, a process of manufacturing an active matrix driven liquid crystal display device from the active matrix substrate manufactured in Embodiment 7 will be described with reference to FIGS.
【0083】図11(B)の状態のアクティブマトリク
ス基板を得た後、そのアクティブマトリクス基板上に配
向膜413を形成しラビング処理を行う。なお、図示し
ないが、配向膜413を形成する前に、アクリル樹脂膜
等の有機樹脂膜をパターニングすることによって基板間
隔を保持するための柱状のスペーサを所望の位置に形成
しておいても良い。また、柱状のスペーサに代えて、球
状のスペーサを基板全面に散布してもよい。After obtaining the active matrix substrate in the state shown in FIG. 11B, an alignment film 413 is formed on the active matrix substrate and a rubbing process is performed. Although not shown, before forming the alignment film 413, columnar spacers for maintaining a substrate interval may be formed at desired positions by patterning an organic resin film such as an acrylic resin film. . Instead of the columnar spacers, spherical spacers may be spread over the entire surface of the substrate.
【0084】次いで、対向基板410上に対向電極41
1を形成し、その上に配向膜412を形成しラビング処
理を施す。対向電極411はITOで形成する。そし
て、画素部と駆動回路が形成されたアクティブマトリク
ス基板と対向基板とをシール剤(図示せず)で貼り合わ
せる。シール剤にはフィラーが混入されていて、このフ
ィラーとスペーサによって均一な間隔を持って2枚の基
板が貼り合わせられる。その後、両基板の間に液晶材料
415を注入し、封止剤(図示せず)によって完全に封
止する。液晶材料には公知の液晶材料を用いれば良い。Next, the counter electrode 41 is placed on the counter substrate 410.
Then, an alignment film 412 is formed thereon, and a rubbing process is performed. The counter electrode 411 is formed of ITO. Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are bonded with a sealant (not shown). A filler is mixed in the sealant, and the two substrates are bonded together at a uniform interval by the filler and the spacer. Thereafter, a liquid crystal material 415 is injected between the two substrates, and completely sealed with a sealing agent (not shown). A known liquid crystal material may be used as the liquid crystal material.
【0085】このようにして図12に示すアクティブマ
トリクス駆動の液晶表示装置が完成する。ここでは、実
施例7で作製される透過型のアクティブマトリクス基板
を用いる例を示したが、同様に実施例1で作製される反
射型のアクティブマトリクス基板を用いても同様に液晶
表示装置を完成させることができる。また、実施例2乃
至6のどの工程を実施例1または実施例7に組み合わせ
てアクティブマトリクス基板を形成し、液晶表示装置を
完成させることが可能である。Thus, the active matrix driven liquid crystal display device shown in FIG. 12 is completed. Here, an example is shown in which the transmission type active matrix substrate manufactured in Example 7 is used, but a liquid crystal display device is completed in the same manner using the reflection type active matrix substrate manufactured in Example 1. Can be done. In addition, any of the processes of Embodiments 2 to 6 can be combined with Embodiment 1 or Embodiment 7 to form an active matrix substrate, and a liquid crystal display device can be completed.
【0086】[実施例9]図14は、本発明を用いたアク
ティブマトリクス駆動方式の発光装置における画素部の
構成を示す一例である。画素部258のnチャネル型T
FT252、256は実施例1乃至実施例6のいずれか
一つの工程により作製されたものが適用される。第5の
絶縁膜501の表面は窒素又は不活性ガスのプラズマ処
理により表面を緻密化させる。代表的にはアルゴンプラ
ズマ処理が適用され、緻密化は表面に炭素を主成分とす
る極薄膜を形成することで成し遂げられる。その後、コ
ンタクトホールを形成し配線を形成する。配線はチタ
ン、アルミニウムなどを用いて形成する。[Embodiment 9] FIG. 14 is an example showing a configuration of a pixel portion in an active matrix drive type light emitting device using the present invention. N-channel type T of pixel portion 258
As the FTs 252 and 256, those manufactured by any one of the steps of Embodiments 1 to 6 are applied. The surface of the fifth insulating film 501 is densified by plasma treatment with nitrogen or an inert gas. Typically, an argon plasma treatment is applied, and densification is achieved by forming an ultrathin film mainly composed of carbon on the surface. After that, a contact hole is formed and a wiring is formed. The wiring is formed using titanium, aluminum, or the like.
【0087】画素部258では、データ配線502がn
チャネル型TFT252のソース側に接続し、ドレイン
側の配線503はnチャネル型TFT256のゲート電
極と接続している。また、nチャネル型TFT235の
ソース側は電源供給配線505と接続し、ドレイン側の
電極504が発光素子の陽極と接続している。In the pixel portion 258, the data wiring 502 is n
The source 503 is connected to the source of the channel TFT 252, and the wiring 503 on the drain is connected to the gate electrode of the n-channel TFT 256. The source side of the n-channel TFT 235 is connected to the power supply wiring 505, and the drain side electrode 504 is connected to the anode of the light emitting element.
【0088】本実施例における発光装置は有機発光素子
をマトリクス状に配列させて構成する。有機発光装置は
陽極と陰極とその間に形成された有機化合物層とから成
る。陽極506はITOを用い、配線を形成した後に形
成する。有機化合物層は、正孔移動度が相対的に高い正
孔輸送性材料、その逆の電子輸送性材料、発光性材料な
どを組み合わせて形成する。それらは層状に形成しても
良いし、混合して形成しても良い。The light emitting device in this embodiment is configured by arranging organic light emitting elements in a matrix. The organic light emitting device includes an anode, a cathode, and an organic compound layer formed between the anode and the cathode. The anode 506 is formed after forming a wiring by using ITO. The organic compound layer is formed by combining a hole-transporting material having a relatively high hole mobility, an electron-transporting material, and a light-emitting material. They may be formed in layers, or may be formed by mixing.
【0089】有機化合物材料は合計しても100nm程度
の薄膜層として形成する。そのため、陽極として形成す
るITOの表面は平坦性を高めておく必要がある。平坦
性が悪い場合は、最悪有機化合物層の上に形成する陰極
とショートしてしまう。それを防ぐための他の手段とし
て、1〜5nmの絶縁層508を形成する方法を採用する
こともできる。絶縁層508としては、ポリイミド、ポ
リイミドアミド、ポリアミド、アクリルなどを用いるこ
とができる。The organic compound material is formed as a thin film layer having a total thickness of about 100 nm. Therefore, it is necessary to improve the flatness of the surface of ITO formed as the anode. When the flatness is poor, the cathode is short-circuited with the cathode formed on the organic compound layer in the worst case. As another means for preventing this, a method of forming an insulating layer 508 having a thickness of 1 to 5 nm can be adopted. As the insulating layer 508, polyimide, polyimide amide, polyamide, acrylic, or the like can be used.
【0090】陰極は、MgAgやLiFなどのアルカリ
金属またはアルカリ土類金属などの材料を用いて形成す
る陰極624とから成っている。有機化合物層623の
詳細な構造は任意なものとする。The cathode comprises a cathode 624 formed using a material such as an alkali metal or an alkaline earth metal such as MgAg or LiF. The detailed structure of the organic compound layer 623 is arbitrary.
【0091】有機化合物層509や陰極510はウエッ
ト処理(薬液によるエッチングや水洗などの処理)を行
うことができないので、陽極506に合わせて、有機絶
縁膜501上に感光性樹脂材料で形成される隔壁層50
7を設ける。隔壁層507は陽極506の端部を被覆す
るように形成する。具体的には、隔壁層507はネガ型
のレジストを塗布し、ベーク後に1〜2μm程度の厚さ
となるように形成する。或いは、可能性アクリル又は感
光性ポリイミドを使用することもできる。Since the organic compound layer 509 and the cathode 510 cannot be subjected to a wet process (etching with a chemical solution, washing with water, etc.), they are formed of a photosensitive resin material on the organic insulating film 501 in accordance with the anode 506. Partition layer 50
7 is provided. The partition layer 507 is formed so as to cover an end of the anode 506. Specifically, the partition layer 507 is formed by applying a negative resist and having a thickness of about 1 to 2 μm after baking. Alternatively, a possible acrylic or photosensitive polyimide can be used.
【0092】陰極510は、仕事関数の小さいマグネシ
ウム(Mg)、リチウム(Li)若しくはカルシウム
(Ca)を含む材料を用いる。好ましくはMgAg(M
gとAgをMg:Ag=10:1で混合した材料)でな
る電極を用いれば良い。他にもMgAgAl電極、Li
Al電極、また、LiFAl電極が挙げられる。さらに
その上層には、窒化シリコンまたは、DLC膜で成る絶
縁膜511を2〜30nm、好ましくは5〜10nmの厚さ
で形成する。DLC膜はプラズマCVD法で形成可能で
あり、100℃以下の温度で形成しても、被覆性良く隔
壁層622の端部を覆って形成することができる。DL
C膜の内部応力は、アルゴンを微量に混入させることで
緩和することが可能であり、保護膜として用いることが
可能である。そして、DLC膜は酸素をはじめ、CO、
CO2、H2Oなどのガスバリア性が高いので、バリア膜
として用いる絶縁膜511として適している。As the cathode 510, a material containing magnesium (Mg), lithium (Li) or calcium (Ca) having a small work function is used. Preferably, MgAg (M
An electrode made of a material obtained by mixing g and Ag at a ratio of Mg: Ag = 10: 1) may be used. In addition, MgAgAl electrode, Li
An Al electrode and a LiFAl electrode are mentioned. Further, as an upper layer, an insulating film 511 made of silicon nitride or a DLC film is formed with a thickness of 2 to 30 nm, preferably 5 to 10 nm. The DLC film can be formed by a plasma CVD method, and can be formed to cover the end of the partition layer 622 with good coverage even at a temperature of 100 ° C. or lower. DL
The internal stress of the C film can be reduced by mixing a small amount of argon, and can be used as a protective film. The DLC film includes oxygen, CO,
Since it has a high gas barrier property such as CO 2 and H 2 O, it is suitable as the insulating film 511 used as a barrier film.
【0093】図14ではスイッチング用に用いるnチャ
ネル型TFT252をマルチゲート構造とし、電流制御
用に用いるnチャネル型TFT256にはゲート電極と
重なる低濃度ドレイン(LDD)を設けている。本発明
は同一の工程において異なるLDD構造のTFTを形成
することが可能である。発光装置への好適な応用例は図
14に示され、画素部において機能に応じてLDD構造
の異なるTFT(オフ電流の十分に低いスイッチング用
のnチャネル型TFT252と、ホットキャリア注入に
強い電流制御用のnチャネル型TFT256)の形成を
可能としている。その結果、高い信頼性を有し、且つ、
良好な画像表示が可能な(動作性能の高い)発光装置を
得ることができる。In FIG. 14, the n-channel TFT 252 used for switching has a multi-gate structure, and the n-channel TFT 256 used for current control is provided with a low concentration drain (LDD) overlapping the gate electrode. According to the present invention, TFTs having different LDD structures can be formed in the same step. FIG. 14 shows a preferable example of application to a light emitting device. In the pixel portion, a TFT having a different LDD structure depending on the function (an n-channel TFT 252 for switching with sufficiently low off-state current and a current control resistant to hot carrier injection) N-channel type TFT 256) can be formed. As a result, it has high reliability and
A light-emitting device capable of displaying an excellent image (having high operation performance) can be obtained.
【0094】図15はこのような画素部258を有する
発光装置の構成を示す図であり、画素部258に形成し
た絶縁膜511上に有機樹脂512を充填し、基板51
3封止している。端部にはシール部材515を設けさら
に気密性を高めても良い。フレキシブルプリント回路
(FPC)は端子部254に装着する。FIG. 15 is a view showing a structure of a light emitting device having such a pixel portion 258. An organic resin 512 is filled on an insulating film 511 formed in the pixel portion 258, and a substrate 51 is formed.
3 sealed. A seal member 515 may be provided at the end to further improve the airtightness. The flexible printed circuit (FPC) is mounted on the terminal portion 254.
【0095】ここで本実施例のアクティブマトリクス型
自発光装置の構成を図17の斜視図を用いて説明する。
本実施例のアクティブマトリクス駆動の発光装置は、ガ
ラス基板601上に形成された、画素部602と、走査
線駆動回路603と、データ線駆動回路604で構成さ
れる。画素部のスイッチング用TFT605はnチャネ
ル型TFTであり、ゲート側駆動回路603に接続され
たゲート配線606、ソース側駆動回路604に接続さ
れたソース配線607の交点に配置されている。また、
スイッチング用TFT605のドレイン領域は電流制御
用TFT608のゲートに接続されている。Here, the configuration of the active matrix type self-luminous device of this embodiment will be described with reference to the perspective view of FIG.
The active matrix driving light emitting device of this embodiment includes a pixel portion 602, a scanning line driving circuit 603, and a data line driving circuit 604 formed on a glass substrate 601. The switching TFT 605 of the pixel portion is an n-channel TFT, and is arranged at an intersection of a gate wiring 606 connected to the gate driver circuit 603 and a source wiring 607 connected to the source driver circuit 604. Also,
The drain region of the switching TFT 605 is connected to the gate of the current control TFT 608.
【0096】さらに、電流制御用TFT608のデータ
線側は電源供給線609に接続される。本実施例のよう
な構造では、電源供給線609には接地電位(アース電
位)が与えられている。また、電流制御用TFT608
のドレイン領域には有機発光素子610が接続されてい
る。また、有機発光素子610のカソードには所定の電
圧(本実施例では10〜12V)が加えられる。Further, the data line side of the current controlling TFT 608 is connected to a power supply line 609. In the structure as in this embodiment, the power supply line 609 is supplied with a ground potential (earth potential). Also, the current control TFT 608
The organic light emitting element 610 is connected to the drain region. A predetermined voltage (10 to 12 V in this embodiment) is applied to the cathode of the organic light emitting device 610.
【0097】そして、外部入出力端子となるFPC61
1には駆動回路まで信号を伝達するための入出力配線
(接続配線)612、613、及び電源供給線609に
接続された入出力配線614が設けられている。以上の
ように、TFTと有機発光装置を組み合わせて画素部を
形成し、発光装置を完成させることができる。The FPC 61 serving as an external input / output terminal
1 includes input / output wirings (connection wirings) 612 and 613 for transmitting signals to the drive circuit, and input / output wirings 614 connected to the power supply line 609. As described above, the pixel portion is formed by combining the TFT and the organic light emitting device, and the light emitting device can be completed.
【0098】[実施例10]実施例1乃至6で用いる半導
体領域の作製方法の一実施例を図18を用いて説明す
る。図18において、非晶質構造を有する半導体領域の
全面に触媒作用のある金属元素を全面に添加して結晶化
した後、ゲッタリングを行う方法である。[Embodiment 10] An embodiment of a method for manufacturing a semiconductor region used in Embodiments 1 to 6 will be described with reference to FIGS. FIG. 18 shows a method of performing gettering after adding a catalytic metal element to the entire surface of a semiconductor region having an amorphous structure and crystallizing the same.
【0099】図18(A)において、基板701はその
材質に特段の限定はないが、好ましくはバリウムホウケ
イ酸ガラスやアルミノホウケイ酸ガラス、或いは石英な
どを用いることができる。基板701の表面には、第1
絶縁膜としてプラズマCVD法でSiH4、NH3、N2
Oから作製される第1酸化窒化シリコン膜702を50
nmの厚さに形成し、SiH4とN2Oから作製される第2
酸化窒化シリコン膜703を100nmの厚さに形成した
ものを適用する。第1絶縁膜はガラス基板に含まれるア
ルカリ金属がこの上層に形成する半導体領域中に拡散し
ないために設けるものであり、石英を基板とする場合に
は省略することも可能である。In FIG. 18A, the material of the substrate 701 is not particularly limited, but barium borosilicate glass, aluminoborosilicate glass, quartz, or the like can be preferably used. The first surface of the substrate 701
SiH 4 , NH 3 , N 2 by plasma CVD as an insulating film
The first silicon oxynitride film 702 made of O
nm and formed from SiH 4 and N 2 O
A silicon oxynitride film 703 having a thickness of 100 nm is used. The first insulating film is provided in order to prevent the alkali metal contained in the glass substrate from diffusing into the semiconductor region formed thereover, and may be omitted when quartz is used as the substrate.
【0100】第1絶縁膜の上に形成する非晶質構造を有
する半導体領域704は、シリコンを主成分とする半導
体材料を用いる。代表的には、非晶質シリコン膜又は非
晶質シリコンゲルマニウム膜などが適用され、プラズマ
CVD法や減圧CVD法、或いはスパッタ法で10〜1
00nmの厚さに形成する。良質な結晶を得るためには、
非晶質構造を有する半導体領域704に含まれる酸素、
窒素などの不純物濃度を5×1018/cm3以下に低減させ
ておくと良い。これらの不純物は非晶質半導体の結晶化
を妨害する要因となり、また結晶化後においても捕獲中
心や再結合中心の密度を増加させる要因となる。そのた
めに、高純度の材料ガスを用いることはもとより、反応
室内の鏡面処理(電界研磨処理)やオイルフリーの真空
排気系を備えた超高真空対応のCVD装置を用いること
が望ましい。The semiconductor region 704 having an amorphous structure formed on the first insulating film uses a semiconductor material containing silicon as a main component. Typically, an amorphous silicon film or an amorphous silicon germanium film is applied, and a plasma CVD method, a low pressure CVD method, or a sputtering method
It is formed to a thickness of 00 nm. In order to obtain good quality crystals,
Oxygen contained in the semiconductor region 704 having an amorphous structure,
It is preferable to reduce the concentration of impurities such as nitrogen to 5 × 10 18 / cm 3 or less. These impurities are factors that hinder the crystallization of the amorphous semiconductor and increase the density of trapping centers and recombination centers even after crystallization. For this purpose, it is desirable to use not only a high-purity material gas but also an ultra-high vacuum-compatible CVD apparatus provided with a mirror surface treatment (electric polishing treatment) in the reaction chamber and an oil-free vacuum exhaust system.
【0101】その後、非晶質構造を有する半導体領域7
04の表面に、結晶化を促進する触媒作用のある金属元
素を添加する。半導体領域の結晶化を促進する触媒作用
のある金属元素としては鉄(Fe)、ニッケル(N
i)、コバルト(Co)、ルテニウム(Ru)、ロジウ
ム(Rh)、パラジウム(Pd)、オスミウム(O
s)、イリジウム(Ir)、白金(Pt)、銅(C
u)、金(Au)などであり、これらから選ばれた一種
または複数種を用いることができる。代表的にはニッケ
ルを用い、重量換算で1〜100ppmのニッケルを含む
酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層7
05を形成する。この場合、当該溶液の馴染みをよくす
るために、非晶質構造を有する半導体領域704の表面
処理として、オゾン含有水溶液で極薄い酸化膜を形成
し、その酸化膜をフッ酸と過酸化水素水の混合液でエッ
チングして清浄な表面を形成した後、再度オゾン含有水
溶液で処理して極薄い酸化膜を形成しておく。シリコン
など半導体領域の表面は本来疎水性なので、このように
酸化膜を形成しておくことにより酢酸ニッケル塩溶液を
均一に塗布することができる。Thereafter, the semiconductor region 7 having an amorphous structure
A metal element having a catalytic action to promote crystallization is added to the surface of the substrate. Metal elements having a catalytic action to promote crystallization of the semiconductor region include iron (Fe), nickel (N
i), cobalt (Co), ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (O
s), iridium (Ir), platinum (Pt), copper (C
u), gold (Au), or the like, and one or more selected from them can be used. Typically, nickel is used, and a nickel acetate solution containing 1 to 100 ppm by weight of nickel is applied with a spinner to form a catalyst-containing layer 7.
05 is formed. In this case, in order to improve the familiarity of the solution, as a surface treatment of the semiconductor region 704 having an amorphous structure, an extremely thin oxide film is formed using an aqueous solution containing ozone, and the oxide film is formed using hydrofluoric acid and aqueous hydrogen peroxide. After forming a clean surface by etching with a mixed solution of the above, an ultrathin oxide film is formed by treating again with an ozone-containing aqueous solution. Since the surface of a semiconductor region such as silicon is inherently hydrophobic, a nickel acetate solution can be uniformly applied by forming an oxide film in this manner.
【0102】勿論、触媒含有層705はこのような方法
に限定されず、スパッタ法、蒸着法、プラズマ処理など
により形成しても良い。また、触媒含有層103は非晶
質構造を有する半導体領域704を形成する前、即ち第
1絶縁膜上に形成しておいても良い。Of course, the catalyst containing layer 705 is not limited to such a method, and may be formed by a sputtering method, a vapor deposition method, a plasma treatment, or the like. Further, the catalyst-containing layer 103 may be formed before forming the semiconductor region 704 having an amorphous structure, that is, on the first insulating film.
【0103】非晶質構造を有する半導体領域704と触
媒含有層705とを接触した状態を保持したまま結晶化
のための加熱処理を行う。加熱処理の方法としては、電
熱炉を用いるファーネスアニール法や、ハロゲンラン
プ、メタルハライドランプ、キセノンアークランプ、カ
ーボンアークランプ、高圧ナトリウムランプ、高圧水銀
ランプなどを用いた瞬間熱アニール(Rapid Thermal An
nealing)法(以下、RTA法と記す)を採用する。生
産性を考慮すると、RTA法を採用することが好ましい
と考えられる。A heat treatment for crystallization is performed while the semiconductor region 704 having an amorphous structure and the catalyst-containing layer 705 are kept in contact with each other. Examples of the heat treatment include furnace annealing using an electric heating furnace, and rapid thermal annealing using a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high-pressure sodium lamp, a high-pressure mercury lamp, or the like.
nealing) method (hereinafter referred to as RTA method). Considering productivity, it is considered preferable to employ the RTA method.
【0104】RTA法で行う場合には、加熱用のランプ
光源を1〜60秒、好ましくは30〜60秒点灯させ、
それを1〜10回、好ましくは2〜6回繰り返す。ラン
プ光源の発光強度は任意なものとするが、半導体領域が
瞬間的には600〜1000℃、好ましくは650〜7
50℃程度にまで加熱されるようにする。このような高
温になったとしても、半導体領域が瞬間的に加熱される
のみであり、基板100はそれ自身が歪んで変形するこ
とはない。こうして、非晶質構造を有する半導体領域を
結晶化させ、図18(B)に示す結晶構造を有する半導
体領域706を得ることができるが、このような処理で
結晶化できるのは触媒含有層を設けることによりはじめ
て達成できるものである。When the RTA method is used, the lamp light source for heating is turned on for 1 to 60 seconds, preferably 30 to 60 seconds.
It is repeated 1 to 10 times, preferably 2 to 6 times. The light emission intensity of the lamp light source is arbitrary, but the semiconductor region is instantaneously heated to 600 to 1000 ° C., preferably 650 to 1000 ° C.
Heat to about 50 ° C. Even at such a high temperature, the semiconductor region is only instantaneously heated, and the substrate 100 is not distorted and deformed. In this manner, the semiconductor region having an amorphous structure can be crystallized to obtain a semiconductor region 706 having a crystal structure shown in FIG. 18B. It can be achieved only by providing.
【0105】その他の方法としてファーネスアニール法
を用いる場合には、加熱処理に先立ち、500℃にて1
時間程度の加熱処理を行い、非晶質構造を有する半導体
領域704が含有する水素を放出させておく。そして、
電熱炉を用いて窒素雰囲気中にて550〜600℃、好
ましくは580℃で4時間の加熱処理を行い結晶化を行
う。こうして、図18(B)に示す結晶構造を有する半
導体領域(第1半導体領域)706を形成する。When the furnace annealing method is used as another method, one hour at 500 ° C. prior to the heat treatment.
Heat treatment for about an hour is performed to release hydrogen contained in the semiconductor region 704 having an amorphous structure. And
The crystallization is performed by performing a heat treatment at 550 to 600 ° C., preferably 580 ° C. for 4 hours in a nitrogen atmosphere using an electric furnace. Thus, a semiconductor region (first semiconductor region) 706 having a crystal structure shown in FIG. 18B is formed.
【0106】さらに結晶化率(膜の全体積における結晶
成分の割合)を高め、結晶粒内に残される欠陥を補修す
るためには、結晶構造を有する半導体領域706に対し
てレーザー光を照射することも有効である。レーザーに
は波長400nm以下のエキシマレーザー光や、YAGレ
ーザーの第2高調波、第3高調波を用いる。いずれにし
ても、繰り返し周波数10〜1000Hz程度のパルスレ
ーザー光を用い、当該レーザー光を光学系にて100〜
400mJ/cm2に集光し、90〜95%のオーバーラップ
率をもって結晶構造を有する半導体領域706に対する
レーザー処理を行っても良い。In order to further increase the crystallization ratio (the ratio of the crystal component in the total volume of the film) and repair defects remaining in the crystal grains, the semiconductor region 706 having a crystal structure is irradiated with laser light. It is also effective. An excimer laser beam having a wavelength of 400 nm or less, or a second or third harmonic of a YAG laser is used as the laser. In any case, pulse laser light having a repetition frequency of about 10 to 1000 Hz is used, and the laser light
The laser treatment may be performed on the semiconductor region 706 having a crystal structure with a concentration of 400 mJ / cm 2 and an overlap ratio of 90 to 95%.
【0107】このようにして得られる結晶構造を有する
半導体領域706には、触媒元素(ここではニッケル)
が残存している。それは膜中において一様に分布してい
ないにしろ、平均的な濃度とすれば、1×1019/cm3を
越える濃度で残存している。勿論、このような状態でも
TFTをはじめ各種半導体素子を形成することが可能で
あるが、以降に示す方法でゲッタリングにより当該元素
を除去する。In the semiconductor region 706 having a crystal structure obtained in this manner, a catalytic element (here, nickel)
Remains. Although it is not uniformly distributed in the film, it remains at a concentration exceeding 1 × 10 19 / cm 3 as an average concentration. Of course, even in such a state, various semiconductor elements including the TFT can be formed. However, the element is removed by gettering by a method described below.
【0108】まず、図18(C)に示すように結晶構造
を有する半導体領域706の表面に薄いバリア層707
を形成する。バリア層の厚さは特に限定されないが、簡
便にはオゾン水で処理することにより形成されるケミカ
ルオキサイドで代用しても良い。また、硫酸、塩酸、硝
酸などと過酸化水素水を混合させた水溶液で処理しても
同様にケミカルオキサイドを形成することができる。他
の方法としては、酸化雰囲気中でのプラズマ処理や、酸
素含有雰囲気中での紫外線照射によりオゾンを発生させ
て酸化処理を行っても良い。また、クリーンオーブンを
用い、200〜350℃程度に加熱して薄い酸化膜を形
成しバリア層としても良い。或いは、プラズマCVD法
やスパッタ法、蒸着法などで1〜5nm程度の酸化膜を堆
積してバリア層としても良い。First, as shown in FIG. 18C, a thin barrier layer 707 is formed on the surface of a semiconductor region 706 having a crystal structure.
To form The thickness of the barrier layer is not particularly limited, but may be simply replaced with a chemical oxide formed by treatment with ozone water. Alternatively, chemical oxides can be formed similarly by treating with an aqueous solution in which a hydrogen peroxide solution is mixed with sulfuric acid, hydrochloric acid, nitric acid, or the like. As another method, the plasma treatment in an oxidizing atmosphere or the oxidation treatment by generating ozone by ultraviolet irradiation in an oxygen-containing atmosphere may be performed. Further, a barrier layer may be formed by heating to about 200 to 350 ° C. using a clean oven to form a thin oxide film. Alternatively, an oxide film of about 1 to 5 nm may be deposited as a barrier layer by a plasma CVD method, a sputtering method, an evaporation method, or the like.
【0109】その上にプラズマCVD法やスパッタ法で
半導体領域708を25〜250nmの厚さで形成する。
代表的にはアルゴンを用いたスパッタ法でアルゴンを
0.01〜20原子%含む非晶質シリコン膜で形成す
る。この半導体領域708は後に除去するので、結晶構
造を有する半導体領域706とエッチングの選択比を高
くするため、密度の低い膜としておくことが望ましい。
非晶質シリコン膜中に希ガス元素を添加させて、膜中に
希ガス元素を同時に取り込ませると、それによりゲッタ
リングサイトを形成することができる。A semiconductor region 708 having a thickness of 25 to 250 nm is formed thereon by a plasma CVD method or a sputtering method.
Typically, an amorphous silicon film containing 0.01 to 20 atomic% of argon is formed by a sputtering method using argon. Since the semiconductor region 708 is removed later, it is preferable that the film be a low-density film in order to increase the etching selectivity with respect to the semiconductor region 706 having a crystal structure.
When a rare gas element is added to the amorphous silicon film and the rare gas element is simultaneously taken into the film, a gettering site can be formed.
【0110】希ガス元素としてはヘリウム(He)、ネ
オン(Ne)、アルゴン(Ar)、クリプトン(K
r)、キセノン(Xe)から選ばれた一種または複数種
を用いる。本発明はゲッタリングサイトを形成するため
にこれら希ガス元素をイオンソースとして用い、イオン
ドープ法或いはイオン注入法で半導体領域に注入するこ
とに特徴を有している。これら希ガス元素のイオンを注
入する意味は二つある。一つは注入によりダングリング
ボンドを形成し半導体領域に歪みを与えることであり、
他の一つは半導体領域の格子間に当該イオンを注入する
ことで歪みを与えることである。不活性気体のイオンを
注入はこの両者を同時に満たすことができるが、特に後
者はアルゴン(Ar)、クリプトン(Kr)、キセノン
(Xe)などシリコンより原子半径の大きな元素を用い
た時に顕著に得られる。Helium (He), neon (Ne), argon (Ar), krypton (K
r) or one or more selected from xenon (Xe). The present invention is characterized in that these rare gas elements are used as an ion source to form a gettering site and are implanted into a semiconductor region by an ion doping method or an ion implantation method. There are two meanings to implant ions of these rare gas elements. One is to form a dangling bond by implantation and to give strain to the semiconductor region,
The other is to give a distortion by implanting the ions between lattices of the semiconductor region. Implantation of inert gas ions can satisfy both of these at the same time, but the latter is particularly remarkable when using an element having a larger atomic radius than silicon, such as argon (Ar), krypton (Kr), or xenon (Xe). Can be
【0111】ゲッタリングを確実に成し遂げるにはその
後加熱処理をすることが必要となる。加熱処理はファー
ネスアニール法やRTA法で行う。ファーネスアニール
法で行う場合には、窒素雰囲気中にて450〜600℃
で0.5〜12時間の加熱処理を行う。また、RTA法
を用いる場合には、加熱用のランプ光源を1〜60秒、
好ましくは30〜60秒点灯させ、それを1〜10回、
好ましくは2〜6回繰り返す。ランプ光源の発光強度は
任意なものとするが、半導体領域が瞬間的には600〜
1000℃、好ましくは700〜750℃程度にまで加
熱されるようにする。In order to surely achieve the gettering, it is necessary to perform a heat treatment thereafter. The heat treatment is performed by a furnace annealing method or an RTA method. When the furnace annealing method is used, 450 to 600 ° C. in a nitrogen atmosphere
For 0.5 to 12 hours. When the RTA method is used, a heating lamp light source is used for 1 to 60 seconds.
It is preferably turned on for 30 to 60 seconds, and it is turned on 1 to 10 times,
Preferably, it is repeated 2 to 6 times. The light intensity of the lamp light source is arbitrary, but the semiconductor region is
The heating is performed to 1000 ° C, preferably to about 700 to 750 ° C.
【0112】ゲッタリングは、被ゲッタリング領域(捕
獲サイト)にある触媒元素が熱エネルギーにより放出さ
れ、拡散によりゲッタリングサイトに移動する。従っ
て、ゲッタリングは処理温度に依存し、より高温である
ほど短時間でゲッタリングが進むことになる。図1
(E)において矢印で示すように、触媒元素が移動する
方向は半導体領域の厚さ程度の距離であり、ゲッタリン
グは比較的短時間で完遂する。In gettering, the catalytic element in the region to be gettered (capture site) is released by thermal energy and moves to the gettering site by diffusion. Therefore, gettering depends on the processing temperature, and the higher the temperature, the faster the gettering proceeds. Figure 1
As shown by the arrow in (E), the direction in which the catalytic element moves is a distance about the thickness of the semiconductor region, and the gettering is completed in a relatively short time.
【0113】尚、この加熱処理によっても1×1020/c
m3以上の濃度で希ガス元素を含む半導体領域708は結
晶化することはない。これは、希ガス元素が上記処理温
度の範囲においても再放出されず膜中に残存して、半導
体領域の結晶化を阻害するためであると考えられる。It should be noted that even with this heat treatment, 1 × 10 20 / c
The semiconductor region 708 containing a rare gas element at a concentration of m 3 or more does not crystallize. It is considered that this is because the rare gas element is not re-emitted even in the processing temperature range and remains in the film to inhibit crystallization of the semiconductor region.
【0114】その後、非晶質半導体708を選択的にエ
ッチングして除去する。エッチングの方法としては、C
lF3によるプラズマを用いないドライエッチング、或
いはヒドラジンや、テトラエチルアンモニウムハイドロ
オキサイド(化学式 (CH3)4NOH)を含む水溶液
などアルカリ溶液によるウエットエッチングで行うこと
ができる。この時バリア層707はエッチングストッパ
ーとして機能する。また、バリア層707はその後フッ
酸により除去すれば良い。Thereafter, the amorphous semiconductor 708 is selectively removed by etching. As an etching method, C
Dry etching without plasma using IF 3 or wet etching with an alkaline solution such as an aqueous solution containing hydrazine or tetraethylammonium hydroxide (chemical formula (CH 3 ) 4 NOH) can be performed. At this time, the barrier layer 707 functions as an etching stopper. Further, the barrier layer 707 may be removed with hydrofluoric acid thereafter.
【0115】こうして図18(E)に示すように触媒元
素の濃度が1×1017/cm3以下にまで減じられた結晶構
造を有する半導体領域710を得ることができる。こう
して形成された結晶構造を有する半導体領域710は、
触媒元素の作用により細い棒状又は細い扁平棒状結晶と
して形成され、その各々の結晶は巨視的に見ればある特
定の方向性をもって成長している。本実施例で作製され
る結晶構造を有する半導体領域710は、実施例1乃至
6で示す半導体領域に適用することができる。Thus, as shown in FIG. 18E, a semiconductor region 710 having a crystal structure in which the concentration of the catalytic element has been reduced to 1 × 10 17 / cm 3 or less can be obtained. The semiconductor region 710 having the crystal structure thus formed is
It is formed as a thin rod-shaped or thin flat rod-shaped crystal by the action of the catalytic element, and each crystal grows in a specific direction when viewed macroscopically. The semiconductor region 710 having a crystal structure manufactured in this embodiment can be applied to the semiconductor regions described in Embodiments 1 to 6.
【0116】[実施例11]実施例10で得られた結晶構
造を有する半導体領域706に残存する触媒元素をゲッ
タリングする他の方法を図19に示す。結晶構造を有す
る半導体領域706上にマスク用の酸化シリコン膜を1
50nm形成し、レジストのマスク712を形成した後、
当該酸化シリコン膜をエッチングすることによりマスク
絶縁膜711を得る。その後、希ガス元素、または希ガ
ス元素と燐、または燐のみをイオンドープ法で結晶構造
を有する半導体領域706に注入し、ゲッタリングサイ
ト713を形成する。[Embodiment 11] FIG. 19 shows another method for gettering the catalytic element remaining in the semiconductor region 706 having the crystal structure obtained in Embodiment 10. A silicon oxide film for mask is formed on the semiconductor region 706 having a crystal structure.
After forming 50 nm and forming a resist mask 712,
The mask insulating film 711 is obtained by etching the silicon oxide film. After that, a rare gas element, or a rare gas element and phosphorus, or only phosphorus is implanted into the semiconductor region 706 having a crystal structure by an ion doping method, so that a gettering site 713 is formed.
【0117】その後、図19(B)で示すようにファー
ネスアニール法でにより、窒素雰囲気中にて450〜6
00℃で0.5〜12時間の加熱処理を行う。この加熱
処理により、結晶構造を有する半導体領域706に残存
する触媒元素はゲッタリングサイト713に移動し濃集
させることができる。Thereafter, as shown in FIG. 19B, 450 to 6 in a nitrogen atmosphere by a furnace annealing method.
Heat treatment is performed at 00 ° C. for 0.5 to 12 hours. By this heat treatment, the catalyst element remaining in the semiconductor region 706 having a crystal structure can move to the gettering site 713 and be concentrated.
【0118】その後、マスク絶縁膜711及びゲッタリ
ングサイトをエッチングして除去することにより結晶構
造を有する半導体領域710を得ることができる。本実
施例で作製される結晶構造を有する半導体領域710
は、実施例1乃至6で示す半導体領域に適用することが
できる。After that, the mask insulating film 711 and the gettering sites are etched and removed, whereby a semiconductor region 710 having a crystal structure can be obtained. Semiconductor region 710 having a crystal structure manufactured in this embodiment
Can be applied to the semiconductor regions described in Embodiments 1 to 6.
【0119】[実施例12]本発明を用いることにより様
々な半導体装置を製造することができる。その様な半導
体装置として、ビデオカメラ、デジタルカメラ、ゴーグ
ル型表示装置(ヘッドマウントディスプレイ)、ナビゲ
ーションシステム、音響再生装置(カーオーディオ、オ
ーディオコンポ等)、ノート型パーソナルコンピュー
タ、ゲーム機器、携帯情報端末(モバイルコンピュー
タ、携帯電話、携帯型ゲーム機または電子書籍等)、記
録媒体を備えた画像再生装置などが挙げられる。それら
半導体装置の具体例を図20および図21に示す。[Embodiment 12] Various semiconductor devices can be manufactured by using the present invention. Such semiconductor devices include video cameras, digital cameras, goggle-type display devices (head-mounted displays), navigation systems, sound reproduction devices (car audio, audio components, etc.), notebook personal computers, game machines, portable information terminals ( A mobile computer, a mobile phone, a portable game machine, an electronic book, or the like), and an image reproducing device provided with a recording medium. Specific examples of these semiconductor devices are shown in FIGS.
【0120】図20(A)はディスクトップ型パーソナ
ルコンピュータなどのモニターであり、筐体3301、
支持台3302、表示部3303などから成っている。
表示部3303は実施例8で示すアクティブマトリクス
駆動の液晶表示装置または実施例9で示す発光装置を適
用可能であり、また、本発明のTFTを適用してその他
の集積回路を形成することも可能である。このように本
発明を用いて、ディスクトップ型パーソナルコンピュー
タなどのモニターを完成させることができる。FIG. 20A shows a monitor of a desktop personal computer or the like.
It is composed of a support 3302, a display portion 3303, and the like.
As the display portion 3303, the liquid crystal display device driven by the active matrix described in Embodiment 8 or the light emitting device described in Embodiment 9 can be applied. Further, another integrated circuit can be formed using the TFT of the present invention. It is. As described above, a monitor such as a desktop personal computer can be completed by using the present invention.
【0121】図20(B)はビデオカメラであり、本体
3311、表示部3312、音声入力部3313、操作
スイッチ3314、バッテリー3315、受像部331
6等を含む。表示部3312は実施例8で示すアクティ
ブマトリクス駆動の液晶表示装置または実施例9で示す
発光装置を適用可能であり、また、本発明のTFTを適
用してその他の集積回路を形成することも可能である。
このように本発明を用いてビデオカメラを完成させるこ
とができる。FIG. 20B shows a video camera, which includes a main body 3311, a display portion 3312, an audio input portion 3313, operation switches 3314, a battery 3315, and an image receiving portion 331.
6 and so on. As the display portion 3312, the liquid crystal display device driven by the active matrix described in Embodiment 8 or the light emitting device described in Embodiment 9 can be applied. Further, another integrated circuit can be formed using the TFT of the present invention. It is.
Thus, a video camera can be completed using the present invention.
【0122】図20(C)はヘッドマウントディスプレ
ーの一部(右片側)であり、本体3321、信号ケーブ
ル3322、頭部固定バンド3323、投影部332
4、光学系3325、表示部3326等を含む。表示部
3326は実施例8で示すアクティブマトリクス駆動の
液晶表示装置または実施例9で示す発光装置を適用可能
であり、また、本発明のTFTを適用してその他の集積
回路を形成することも可能である。このように本発明を
用いてヘッドマウントディスプレーを完成させることが
できる。FIG. 20C shows a part (right side) of the head mount display, which includes a main body 3321, a signal cable 3322, a head fixing band 3323, and a projection section 332.
4, including an optical system 3325, a display unit 3326, and the like. As the display portion 3326, the active matrix liquid crystal display device described in Embodiment 8 or the light-emitting device described in Embodiment 9 can be used. Further, another integrated circuit can be formed using the TFT of the present invention. It is. Thus, a head mounted display can be completed using the present invention.
【0123】図20(D)は記録媒体を備えた画像再生
装置(具体的にはDVD再生装置)であり、本体333
1、記録媒体(DVD等)3332、操作スイッチ33
33、表示部(a)3334、表示部(b)3335な
どから成っている。表示部(a)3334は主として画
像情報を表示し、表示部(b)3335は主として文字
情報を表示するが、表示部3334、3335は実施例
8で示すアクティブマトリクス駆動の液晶表示装置また
は実施例9で示す発光装置を適用可能であり、また、本
発明のTFTを適用してその他の集積回路を形成するこ
とも可能である。このように本発明を用いて画像再生装
置を完成させることができる。FIG. 20D shows an image reproducing apparatus (specifically, a DVD reproducing apparatus) provided with a recording medium.
1, recording medium (DVD, etc.) 3332, operation switch 33
33, a display section (a) 3334, a display section (b) 3335, and the like. The display portion (a) 3334 mainly displays image information, and the display portion (b) 3335 mainly displays character information. The display portions 3334 and 3335 are of the active matrix driven liquid crystal display device or the embodiment described in the eighth embodiment. The light emitting device indicated by 9 can be applied, and other integrated circuits can be formed by applying the TFT of the present invention. Thus, an image reproducing apparatus can be completed using the present invention.
【0124】図20(E)はゴーグル型表示装置(ヘッ
ドマウントディスプレー)であり、本体3341、表示
部3342、アーム部3343を含む。表示部3342
は実施例8で示すアクティブマトリクス駆動の液晶表示
装置または実施例9で示す発光装置を適用可能であり、
また、本発明のTFTを適用してその他の集積回路を形
成することも可能である。このように本発明を用いてゴ
ーグル型表示装置を完成させることができる。FIG. 20E shows a goggle type display device (head mounted display), which includes a main body 3341, a display portion 3342, and an arm portion 3343. Display portion 3342
Is applicable to the active matrix driven liquid crystal display device described in Embodiment 8 or the light emitting device described in Embodiment 9.
Further, other integrated circuits can be formed by applying the TFT of the present invention. Thus, a goggle type display device can be completed using the present invention.
【0125】図20(F)はノート型パーソナルコンピ
ュータであり、本体3351、筐体3352、表示部3
353、キーボード3354等を含む。表示部3353
は実施例8で示すアクティブマトリクス駆動の液晶表示
装置または実施例9で示す発光装置を適用可能であり、
また、本発明のTFTを適用してその他の集積回路を形
成することも可能である。このように本発明を用いてノ
ート型パーソナルコンピュータを完成させることができ
る。FIG. 20F shows a notebook personal computer, which includes a main body 3351, a housing 3352, and a display portion 3.
353, a keyboard 3354, and the like. Display unit 3353
Is applicable to the active matrix driven liquid crystal display device described in Embodiment 8 or the light emitting device described in Embodiment 9.
Further, other integrated circuits can be formed by applying the TFT of the present invention. Thus, a notebook personal computer can be completed using the present invention.
【0126】図21(A)は携帯電話であり、表示用パ
ネル2701、操作用パネル2702、接続部2703
から成り、表示用パネル2701には液晶表示装置また
はEL表示装置に代表される表示装置2704、音声出
力部2705、アンテナ2709などが設けられてい
る。操作パネル2702には操作キー2706、電源ス
イッチ2702、音声入力部27058などが設けられ
ている。表示部2904は実施例8で示すアクティブマ
トリクス駆動の液晶表示装置または実施例9で示す発光
装置を適用可能であり、また、本発明のTFTを適用し
てその他の集積回路を形成することも可能である。この
ように本発明を用いて携帯電話を完成させることができ
る。FIG. 21A shows a cellular phone, which includes a display panel 2701, an operation panel 2702, and a connection portion 2703.
The display panel 2701 is provided with a display device 2704 represented by a liquid crystal display device or an EL display device, an audio output unit 2705, an antenna 2709, and the like. An operation panel 2702 is provided with an operation key 2706, a power switch 2702, a voice input unit 27008, and the like. As the display portion 2904, an active matrix liquid crystal display device described in Embodiment 8 or a light-emitting device described in Embodiment 9 can be used. Further, another integrated circuit can be formed using the TFT of the present invention. It is. Thus, a mobile phone can be completed using the present invention.
【0127】図21(B)は音響再生装置、具体的には
カーオーディオであり、本体3411、表示部341
2、操作スイッチ3413、3414を含む。表示部3
412は実施例8で示すアクティブマトリクス駆動の液
晶表示装置または実施例9で示す発光装置を適用可能で
あり、また、本発明のTFTを適用してその他の集積回
路を形成することも可能である。このように本発明を用
いて音響再生装置、具体的にはカーオーディオを完成さ
せることができる。FIG. 21B shows an audio reproducing apparatus, specifically, a car audio system.
2. Including operation switches 3413 and 3414. Display 3
Reference numeral 412 denotes the active matrix driven liquid crystal display device described in Embodiment 8 or the light emitting device described in Embodiment 9 can be applied. In addition, another integrated circuit can be formed by applying the TFT of the present invention. . As described above, a sound reproducing device, specifically, a car audio can be completed by using the present invention.
【0128】図21(C)はデジタルカメラであり、本
体3501、表示部(A)3502、接眼部3503、
操作スイッチ3504、表示部(B)3505、バッテ
リー3506を含む。表示部3502、3505は実施
例8で示すアクティブマトリクス駆動の液晶表示装置ま
たは実施例9で示す発光装置を適用可能であり、また、
本発明のTFTを適用してその他の集積回路を形成する
ことも可能である。このように本発明を用いてデジタル
カメラを完成させることができる。FIG. 21C shows a digital camera, which includes a main body 3501, a display section (A) 3502, an eyepiece section 3503,
An operation switch 3504, a display portion (B) 3505, and a battery 3506 are included. As the display portions 3502 and 3505, an active matrix liquid crystal display device described in Embodiment 8 or a light emitting device described in Embodiment 9 can be applied.
Other integrated circuits can be formed by applying the TFT of the present invention. Thus, a digital camera can be completed using the present invention.
【0129】以上の様に、本発明の適用範囲は極めて広
く、様々な電子装置に適用することが可能である。ま
た、本実施例の電子装置は実施例1〜6のどのような組
み合わせからなる構成を用いても実現することができ
る。As described above, the applicable range of the present invention is extremely wide, and can be applied to various electronic devices. Further, the electronic device of the present embodiment can be realized by using a configuration composed of any combination of the first to sixth embodiments.
【0130】[0130]
【発明の効果】以上、説明したように本発明は同一の工
程で、ゲート電極と重なるLDDと、オーバーラップし
ないLDDをもつTFTを同時に形成することができる
特徴を有している。集積回路の微細化はあらゆる半導体
装置を製造する上で重要な課題である。TFTにおいて
も例外ではないが、チャネル長が縮小すればおのずとL
DDの長さも短くする必要がある。本発明では、ゲート
電極と重なるLDDは自己整合的に形成され、その長さ
もドライエッチングで第2の導電膜を除去する量(エッ
チング時間)により制御可能であるので精度良く加工す
ることができるという特徴を有している。As described above, the present invention has a feature that an LDD overlapping with a gate electrode and a TFT having an LDD which does not overlap can be simultaneously formed in the same step. Miniaturization of integrated circuits is an important issue in manufacturing any semiconductor device. The TFT is no exception, but naturally, if the channel length is reduced, L
It is necessary to shorten the length of DD. According to the present invention, the LDD overlapping the gate electrode is formed in a self-aligned manner, and the length thereof can be controlled by the amount (etching time) of removing the second conductive film by dry etching, so that the LDD can be accurately processed. Has features.
【図1】 本発明のTFTの作製工程を説明する図。FIG. 1 illustrates a manufacturing process of a TFT of the present invention.
【図2】 反射型の表示装置に対応するアクティブマト
リクス基板の作製方法を説明する断面図。FIG. 2 is a cross-sectional view illustrating a method for manufacturing an active matrix substrate corresponding to a reflective display device.
【図3】 反射型の表示装置に対応するアクティブマト
リクス基板の作製方法を説明する断面図。FIG. 3 is a cross-sectional view illustrating a method for manufacturing an active matrix substrate corresponding to a reflective display device.
【図4】 反射型の表示装置に対応するアクティブマト
リクス基板の作製方法を説明する断面図。FIG. 4 is a cross-sectional view illustrating a method for manufacturing an active matrix substrate corresponding to a reflective display device.
【図5】 反射型の表示装置に対応するアクティブマト
リクス基板の作製方法を説明する断面図。FIG. 5 is a cross-sectional view illustrating a method for manufacturing an active matrix substrate corresponding to a reflective display device.
【図6】 本発明のTFTの作製工程を説明する断面
図。FIG. 6 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention.
【図7】 本発明のTFTの作製工程を説明する断面
図。FIG. 7 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention.
【図8】 本発明のTFTの作製工程を説明する断面
図。FIG. 8 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention.
【図9】 本発明のTFTの作製工程を説明する断面
図。FIG. 9 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention.
【図10】 本発明のTFTの作製工程を説明する断面
図。FIG. 10 is a cross-sectional view illustrating a manufacturing process of a TFT of the present invention.
【図11】 透過型の表示装置の作製方法を説明する断
面図。FIG. 11 is a cross-sectional view illustrating a method for manufacturing a transmission display device.
【図12】 透過型の液晶表示装置の構造を示す断面
図。FIG. 12 is a cross-sectional view illustrating a structure of a transmissive liquid crystal display device.
【図13】 反射型の表示装置に対応するアクティブマ
トリクス基板の画素部の構成を説明する上面図。FIG. 13 is a top view illustrating a structure of a pixel portion of an active matrix substrate corresponding to a reflective display device.
【図14】 発光装置の画素部の構成を説明する断面
図。FIG. 14 is a cross-sectional view illustrating a structure of a pixel portion of a light-emitting device.
【図15】 発光装置の構成を示す断面図。FIG. 15 is a cross-sectional view illustrating a structure of a light-emitting device.
【図16】 アクティブマトリクス基板の回路構成を説
明する図。FIG. 16 illustrates a circuit configuration of an active matrix substrate.
【図17】 アクティブマトリクス基板の構成を説明す
る斜視図。FIG. 17 is a perspective view illustrating a configuration of an active matrix substrate.
【図18】 結晶構造を有する半導体領域の作製工程を
説明する図。FIG. 18 illustrates a manufacturing process of a semiconductor region having a crystal structure.
【図19】 結晶構造を有する半導体領域の作製工程を
説明する図。FIG. 19 illustrates a manufacturing process of a semiconductor region having a crystal structure.
【図20】 半導体装置の一例を示す図。FIG. 20 illustrates an example of a semiconductor device.
【図21】 半導体装置の一例を示す図。FIG. 21 illustrates an example of a semiconductor device.
101 基板 102 第1絶縁膜 103、104 半導体領域 105 第2絶縁膜 113、114 第1濃度の一導電型の不純物領域 117 第2濃度の一導電型の不純物領域 118 第3濃度の一導電型の不純物領域 120、121 第1形状の電極 123 第2形状の電極 124 突出部 Reference Signs List 101 substrate 102 first insulating film 103, 104 semiconductor region 105 second insulating film 113, 114 first concentration one conductivity type impurity region 117 second concentration one conductivity type impurity region 118 third concentration one conductivity type Impurity regions 120, 121 First shape electrode 123 Second shape electrode 124 Projection
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 21/3205 H01L 21/88 R 5F110 21/768 21/90 A 27/08 331 C 29/43 29/62 G 29/78 612B 617L 617K Fターム(参考) 2H092 JA37 JA41 JA44 JB57 KA05 MA08 MA17 MA27 MA29 MA30 NA01 NA25 4M104 AA01 AA10 BB01 BB04 BB14 BB16 BB17 BB18 BB30 BB31 BB32 BB33 BB36 CC01 CC05 DD20 DD63 DD65 DD66 EE05 EE18 FF17 FF18 FF22 GG20 HH12 HH14 HH16 5C094 AA07 AA21 AA22 AA31 AA43 AA44 AA53 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB02 DB04 EA04 EA05 EA06 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GB10 JA08 5F033 GG01 GG04 HH08 HH18 HH38 JJ01 JJ08 JJ18 KK04 KK08 KK11 KK18 KK19 KK20 KK21 KK32 KK33 KK34 LL04 MM05 NN06 NN07 QQ00 QQ08 QQ09 QQ12 QQ16 QQ24 QQ34 QQ37 QQ58 QQ62 QQ65 QQ71 QQ73 QQ74 QQ81 QQ82 QQ83 RR06 RR08 RR21 RR22 SS02 SS08 SS15 VV06 VV15 WW01 XX01 XX03 XX10 XX15 XX32 5F048 AB10 AC04 BA16 BB09 BC06 BE08 BG07 5F110 AA16 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE14 EE23 EE28 EE37 FF04 FF28 FF30 GG01 GG02 GG13 GG25 GG32 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ23 HL03 HL04 HL07 HL11 HL12 HM15 NN03 NN04 NN22 NN24 NN27 NN34 NN35 NN44 NN73 PP01 PP02 PP03 PP04 PP06 PP10 PP13 PP29 PP34 PP35 QQ04 QQ11 QQ23 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI Theme coat ゛ (Reference) H01L 21/3205 H01L 21/88 R 5F110 21/768 21/90 A 27/08 331 C 29/43 29 / 62G 29/78 612B 617L 617K F term (reference) 2H092 JA37 JA41 JA44 JB57 KA05 MA08 MA17 MA27 MA29 MA30 NA01 NA25 4M104 AA01 AA10 BB01 BB04 BB14 BB16 BB17 BB18 BB30 BB31 BB32 BB33 BB05 DD66 FF22 GG20 HH12 HH14 HH16 5C094 AA07 AA21 AA22 AA31 AA43 AA44 AA53 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB02 DB04 EA04 EA05 EA06 EA10 EB02 FA01 FA02 FB12 FB14 FB15 GB10 JA08 5F03H18 KK01 GG01 KK01 GG01 KK KK32 KK33 KK34 LL04 MM05 NN06 NN07 QQ00 QQ08 QQ09 QQ12 QQ16 QQ24 QQ34 QQ37 QQ58 QQ62 QQ65 QQ71 QQ73 QQ74 QQ81 QQ82 QQ83 RR06 RR08 RR21 RR22 SS02 SS08 SS15 VV06 VV15 WW01 XX01 XX03 XX10 XX15 XX32 5F048 AB10 AC04 BA16 BB09 BC06 BE08 BG07 5F110 AA16 BB02 BB04 CC02 DD01 DD02 DD03 DD05 DD15 DD02 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ23 HL03 HL04 HL07 HL11 HL12 HM15 NN03 NN04 NN22 NN24 NN27 NN34 NN35 NN44 NN73 PP01 PP02 PP03 PP04 PP06 PP10 PP13 PP29 PP34 PP35 QQ04 QQ11 QQ23
Claims (17)
の導電膜とから成る第1の電極と、第2半導体領域上
に、第1の導電膜と第2の導電膜とから成る第2の電極
とを有し、前記第1半導体領域は、前記第1の電極の外
側に第1濃度の一導電型不純物領域と、前記第1の電極
と重なる第2濃度の一導電型不純物領域とが設けられ、
前記第2半導体領域は、前記第2の電極の外側に第1濃
度の一導電型不純物領域と、第3濃度の一導電型不純物
領域とが設けられていることを特徴とする半導体装置。A first conductive film and a second conductive film on the first semiconductor region;
A first electrode comprising a first conductive film and a second electrode comprising a first conductive film and a second conductive film over a second semiconductor region, wherein the first semiconductor region comprises: A first-concentration one-conductivity-type impurity region provided outside the first electrode, and a second-concentration one-conductivity-type impurity region overlapping the first electrode;
The semiconductor device, wherein the second semiconductor region is provided with a first concentration of one conductivity type impurity region and a third concentration of one conductivity type impurity region outside the second electrode.
とが積層された第1の電極と第2の電極とを有し、前記
第1の電極と重なる第1半導体領域は、前記第1の電極
の外側に第1濃度の一導電型不純物領域と、前記第1の
電極のみと重なる第2濃度の一導電型不純物領域とが設
けられ、前記第2の電極と重なる第2半導体領域は、前
記第2の電極の外側に第1濃度の一導電型不純物領域
と、第3濃度の一導電型不純物領域とが設けられている
ことを特徴とする半導体装置。2. A first semiconductor region having a first electrode and a second electrode each having a first conductive film and a second conductive film laminated on an insulating surface, and overlapping the first electrode. Is provided with a first-concentration one-conductivity-type impurity region outside the first electrode and a second-concentration one-conductivity-type impurity region overlapping only the first electrode, and overlapping the second electrode. The semiconductor device, wherein the second semiconductor region is provided with a first concentration of one conductivity type impurity region and a third concentration of one conductivity type impurity region outside the second electrode.
半導体装置において、第1半導体領域上に、第1の導電
膜と第2の導電膜とが積層された第1のゲート電極と、
前記第1半導体領域の前記第1のゲート電極の外側の領
域にソース又はドレイン領域を形成する第1濃度の一導
電型不純物領域と、前記第1のゲート電極と重なりLD
D領域を形成する第2濃度の一導電型不純物領域とを有
する第1の薄膜トランジスタと、第2半導体領域上に、
第1の導電膜と第2の導電膜とを積層して形成された第
2のゲート電極と、前記第2半導体領域の前記第2のゲ
ート電極の外側の領域にソース又はドレイン領域を形成
する第1濃度の一導電型不純物領域と、LDD領域を形
成する第3濃度の一導電型不純物領域とを有する第2の
薄膜トランジスタとを有し、前記第1の薄膜トランジス
タは前記駆動回路部に設けられ、前記第2の薄膜トラン
ジスタは前記画素部に設けられていることを特徴とする
半導体装置。3. A semiconductor device having a driving circuit portion and a pixel portion over the same substrate, wherein a first gate electrode in which a first conductive film and a second conductive film are stacked is formed on a first semiconductor region. ,
A first-concentration one-conductivity-type impurity region forming a source or drain region in a region of the first semiconductor region outside the first gate electrode; and an LD overlapping the first gate electrode.
A first thin film transistor having a second concentration of one conductivity type impurity region forming a D region;
Forming a second gate electrode formed by stacking a first conductive film and a second conductive film; and forming a source or drain region in a region of the second semiconductor region outside the second gate electrode. A second thin film transistor having a first-concentration one-conductivity-type impurity region and a third-concentration one-conductivity-type impurity region forming an LDD region; the first thin-film transistor is provided in the drive circuit portion; A semiconductor device, wherein the second thin film transistor is provided in the pixel portion.
の導電膜とを積層し、かつ、第1の導電膜の突出部が形
成された第1の電極と、第2半導体領域上に、第1の導
電膜と第2の導電膜とを積層して形成された第2の電極
とを有し、前記第1半導体領域は、前記第1の電極の外
側に第1濃度の一導電型不純物領域と、前記第1の導電
膜の突出部と重なる第2濃度の一導電型不純物領域とが
設けられ、前記第2半導体領域は、前記第2の電極の外
側に第1濃度の一導電型不純物領域と、第3濃度の一導
電型不純物領域とが設けられていることを特徴とする半
導体装置。4. A first conductive film and a second conductive film on a first semiconductor region.
The first conductive film and the second conductive film are stacked on the first electrode on which the protrusion of the first conductive film is formed and the second semiconductor region. The first semiconductor region overlaps the first concentration one conductivity type impurity region outside the first electrode and the protrusion of the first conductive film. A second-concentration one-conductivity-type impurity region; a second-concentration one-conductivity-type impurity region outside of the second electrode; A semiconductor device, comprising:
の外側に設けられた第1の電極と、第1の導電膜の端面
が第2の導電膜の端面と概略一致する第2の電極とを有
し、前記第1の電極と重なる第1半導体領域は、前記第
1の電極の外側に第1濃度の一導電型不純物領域と、前
記第1の導電膜のみと重なる第2濃度の一導電型不純物
領域とが設けられ、前記第2の電極と重なる第2半導体
領域は、前記第2の電極の外側に第1濃度の一導電型不
純物領域と、第3濃度の一導電型不純物領域とが設けら
れていることを特徴とする半導体装置。5. An end face of the first conductive film, the end face of which is provided outside the end face of the second conductive film, and an end face of the first conductive film substantially coincides with an end face of the second conductive film. A first semiconductor region that overlaps the first electrode has a first concentration of one conductivity type impurity region outside the first electrode and only the first conductive film. An overlapping second concentration one conductivity type impurity region is provided, and the second semiconductor region overlapping the second electrode has a first concentration one conductivity type impurity region outside the second electrode and a third concentration one conductivity type impurity region. A semiconductor device provided with a first conductivity type impurity region.
半導体装置において、第1半導体領域上に、第1の導電
膜と第2の導電膜とが積層され、かつ、第1の導電膜に
より突出部が形成された第1のゲート電極と、前記第1
半導体領域の前記第1の電極の外側の領域にソース又は
ドレイン領域を形成する第1濃度の一導電型不純物領域
と、前記突出部と重なりLDD領域を形成する第2濃度
の一導電型不純物領域と、を有する第1の薄膜トランジ
スタと、第2半導体領域上に、第1の導電膜と第2の導
電膜とを積層して形成された第2のゲート電極と、前記
第2半導体領域の前記第2の電極の外側の領域にソース
又はドレイン領域を形成する第1濃度の一導電型不純物
領域と、LDD領域を形成する第3濃度の一導電型不純
物領域と、を有する第2の薄膜トランジスタとを有し、
前記第1の薄膜トランジスタは前記駆動回路部に設けら
れ、前記第2の薄膜トランジスタは前記画素部に設けら
れていることを特徴とする半導体装置。6. A semiconductor device having a driving circuit portion and a pixel portion on the same substrate, wherein a first conductive film and a second conductive film are laminated on a first semiconductor region, and the first conductive film is formed on the first semiconductor region. A first gate electrode having a protrusion formed by a film;
A first-concentration one-conductivity-type impurity region forming a source or drain region in a region of the semiconductor region outside the first electrode; and a second-concentration one-conductivity-type impurity region forming an LDD region overlapping the protrusion. And a second gate electrode formed by stacking a first conductive film and a second conductive film over a second semiconductor region; A second thin film transistor having a first concentration of one conductivity type impurity region forming a source or drain region in a region outside the second electrode, and a third concentration of one conductivity type impurity region forming an LDD region; Has,
The semiconductor device, wherein the first thin film transistor is provided in the driver circuit portion, and the second thin film transistor is provided in the pixel portion.
て、前記第1の導電膜はTa、W、Ti、Moから選ば
れた一種または複数種と窒素との化合物であり、前記第
2の導電膜はTa、W、Ti、Moから選ばれた一種ま
たは複数種の合金であることを特徴とする半導体装置。7. The first conductive film according to claim 1, wherein the first conductive film is a compound of one or more selected from Ta, W, Ti, and Mo with nitrogen. 2. A semiconductor device, wherein the conductive film of No. 2 is one or a plurality of alloys selected from Ta, W, Ti and Mo.
て、前記第2の導電膜はシリコンを主成分とする膜で形
成されていることを特徴とする半導体装置。8. The semiconductor device according to claim 1, wherein the second conductive film is formed of a film containing silicon as a main component.
て、前記突出部は0.1〜1.5μmであることを特徴
とする半導体装置。9. The semiconductor device according to claim 4, wherein the protrusion has a thickness of 0.1 to 1.5 μm.
及び第2半導体領域上に絶縁膜を形成する工程と、前記
絶縁膜上に第1導電膜及び第2導電膜を積層形成する工
程と、第1のエッチング処理により前記第1導電膜及び
第2導電膜をエッチングして前記第1半導体領域及び第
2半導体領域に重なる第1形状の電極を形成する工程
と、前記第2半導体領域に重なる第1形状の電極の上面
及び側面を覆うマスクを形成する工程と、第1のドーピ
ング処理により前記第1半導体領域の及び第2半導体領
域のそれぞれに第1の不純物領域を形成する工程と、第
2のエッチング処理により前記第1半導体領域に重なる
第1形状の電極をエッチングして第2形状の電極を形成
する工程と、前記マスクを除去して、第2のドーピング
処理により前記第1導電膜及び第2導電膜をエッチング
して前記より前記第1半導体領域の及び第2半導体領域
のそれぞれに第2の不純物領域を形成する工程とを有す
ることを特徴とする半導体装置の作製方法。10. A step of forming an insulating film on a first semiconductor region and a second semiconductor region formed on an insulating surface, and a step of laminating a first conductive film and a second conductive film on the insulating film. Etching the first conductive film and the second conductive film by a first etching process to form a first shape electrode overlapping the first semiconductor region and the second semiconductor region; and the second semiconductor region Forming a mask covering the top and side surfaces of the first shape electrode overlapping the first shape, forming a first impurity region in each of the first semiconductor region and the second semiconductor region by a first doping process; Etching a first shape electrode overlapping the first semiconductor region by a second etching process to form a second shape electrode; removing the mask; and performing a second doping process on the first shape electrode. The method for manufacturing a semiconductor device characterized by a step of forming a conductive film and the second impurity regions in each of the than the second conductive layer using the etched and a second semiconductor region of the first semiconductor region.
乃至第3半導体領域上に絶縁膜を形成する工程と、前記
絶縁膜上に第1導電膜及び第2導電膜を積層形成する工
程と、第1のエッチング処理により前記第1導電膜及び
第2導電膜をエッチングして前記第1半導体領域乃至第
3半導体領域上に、それぞれ第1形状の電極を形成する
工程と、第1のドーピング処理により、前記第1半導体
領域乃至第3半導体領域に第1濃度の一導電型不純物領
域を形成する工程と、前記第1半導体領域及び前記第2
半導体領域を覆うマスクを形成し、前記第3半導体領域
に一導電型とは反対の導電型の不純物領域を形成する工
程と、前記第2半導体領域上の第1形状の電極の上面及
び側面と、前記第3半導体領域を覆うマスクを形成し、
前記第1半導体領域上の第1形状の電極をエッチングし
て第2形状の電極を形成する工程と、前記第1半導体領
域及び第2半導体領域に第2濃度の一導電型不純物領域
を形成する工程とを有することを特徴とする半導体装置
の作製方法。11. A step of forming an insulating film on first to third semiconductor regions formed on an insulating surface, and a step of laminating a first conductive film and a second conductive film on the insulating film. Forming a first shape electrode on each of the first semiconductor region to the third semiconductor region by etching the first conductive film and the second conductive film by a first etching process; Forming a first concentration one-conductivity-type impurity region in the first semiconductor region to the third semiconductor region by doping; and forming the first semiconductor region and the second semiconductor region in the second semiconductor region.
Forming a mask covering the semiconductor region, forming an impurity region of a conductivity type opposite to one conductivity type in the third semiconductor region; Forming a mask covering the third semiconductor region;
Etching a first shape electrode on the first semiconductor region to form a second shape electrode; and forming a second concentration one conductivity type impurity region in the first semiconductor region and the second semiconductor region. And a method for manufacturing a semiconductor device.
乃至第3半導体領域上に絶縁膜を形成する工程と、前記
絶縁膜上に第1導電膜及び第2導電膜を積層形成する工
程と、第1のエッチング処理により前記第1導電膜及び
第2導電膜をエッチングして前記第1半導体領域乃至第
3半導体領域上に、それぞれ第1形状の電極を形成する
工程と、第1のドーピング処理により、前記第1半導体
領域乃至第3半導体領域に第1濃度の一導電型不純物領
域を形成する工程と、前記第2半導体領域上の第1形状
の電極の上面及び側面と、前記第3半導体領域を覆うマ
スクを形成し、前記第1半導体領域上の第1形状の電極
をエッチングして第2形状の電極を形成する工程と、前
記第1半導体領域及び第2半導体領域に第2濃度の一導
電型不純物領域を形成する工程と、前記第1半導体領域
及び前記第2半導体領域を覆うマスクを形成し、前記第
3半導体領域に一導電型とは反対の導電型の不純物領域
を形成する工程とを有することを特徴とする半導体装置
の作製方法。12. A step of forming an insulating film on first to third semiconductor regions formed on an insulating surface, and a step of laminating a first conductive film and a second conductive film on the insulating film. Forming a first shape electrode on each of the first semiconductor region to the third semiconductor region by etching the first conductive film and the second conductive film by a first etching process; Forming a first-concentration one-conductivity-type impurity region in the first to third semiconductor regions by doping; an upper surface and side surfaces of a first-shaped electrode on the second semiconductor region; Forming a mask covering the third semiconductor region, etching the first shape electrode on the first semiconductor region to form a second shape electrode, and forming a second shape electrode on the first semiconductor region and the second semiconductor region. Concentration one conductivity type impurity region Forming a mask covering the first semiconductor region and the second semiconductor region, and forming an impurity region of a conductivity type opposite to one conductivity type in the third semiconductor region. A method for manufacturing a semiconductor device.
乃至第3半導体領域上に絶縁膜を形成する工程と、前記
絶縁膜上に第1導電膜及び第2導電膜を積層形成する工
程と、第1のエッチング処理により前記第1導電膜及び
第2導電膜をエッチングして前記第1半導体領域乃至第
3半導体領域上、それぞれ第1形状の電極を形成する工
程と、前記第1半導体領域及び前記第2半導体領域を覆
うマスクを形成し、第1のドーピング処理により前記第
3半導体領域に一導電型とは反対の導電型の不純物領域
を形成する工程と、第2のドーピング処理により、前記
第1半導体領域乃至第3半導体領域に第1濃度の一導電
型不純物領域を形成する工程と、前記第2半導体領域上
の第1形状の電極の上面及び側面と、前記第3半導体領
域を覆うマスクを形成し、前記第1半導体領域上の第1
形状の電極をエッチングして第2形状の電極を形成する
工程と、第3のドーピング処理により前記第1半導体領
域及び第2半導体領域に第2濃度の一導電型不純物領域
を形成する工程とを有することを特徴とする半導体装置
の作製方法。13. A step of forming an insulating film on first to third semiconductor regions formed on an insulating surface, and a step of laminating a first conductive film and a second conductive film on the insulating film. Forming a first shape electrode on each of the first to third semiconductor regions by etching the first conductive film and the second conductive film by a first etching process; Forming a mask covering the region and the second semiconductor region, forming an impurity region of a conductivity type opposite to one conductivity type in the third semiconductor region by a first doping process, and performing a second doping process Forming a first-concentration one-conductivity-type impurity region in the first to third semiconductor regions; upper and side surfaces of a first-shaped electrode on the second semiconductor region; Mask covering Form, the first on the first semiconductor region
Forming a second shape electrode by etching the shape electrode; and forming a second concentration one conductivity type impurity region in the first semiconductor region and the second semiconductor region by a third doping process. A method for manufacturing a semiconductor device, comprising:
乃至第3半導体領域上に絶縁膜を形成する工程と、前記
絶縁膜上に第1導電膜及び第2導電膜を積層形成する工
程と、第1のエッチング処理により前記第1導電膜及び
第2導電膜をエッチングして前記第1半導体領域乃至第
3半導体領域上に、それぞれ第1形状の電極を形成する
工程と、前記第1半導体領域及び前記第2半導体領域を
覆うマスクを形成し、第1のドーピング処理により前記
第3半導体領域に一導電型とは反対の導電型の不純物領
域を形成する工程と、前記第2半導体領域上の第1形状
の電極の上面及び側面と、前記第3半導体領域を覆うマ
スクを形成し、前記第1半導体領域上の第1形状の電極
をエッチングして第2形状の電極を形成する工程と、第
2のドーピング処理により前記第1半導体領域及び第2
半導体領域に第2濃度の一導電型不純物領域を形成する
工程と、第3のドーピング処理により前記第1半導体領
域及び第2半導体領域に第2濃度の一導電型不純物領域
を形成する工程とを有することを特徴とする半導体装置
の作製方法。14. A step of forming an insulating film on first to third semiconductor regions formed on an insulating surface, and a step of laminating a first conductive film and a second conductive film on the insulating film. Forming a first shape electrode on each of the first semiconductor region to the third semiconductor region by etching the first conductive film and the second conductive film by a first etching process; Forming a mask covering the semiconductor region and the second semiconductor region, and forming an impurity region of a conductivity type opposite to one conductivity type in the third semiconductor region by a first doping process; Forming a mask covering the upper and side surfaces of the upper first shape electrode and the third semiconductor region, and etching the first shape electrode on the first semiconductor region to form a second shape electrode And a second doping process The first by a semiconductor region and the second
Forming a second concentration one conductivity type impurity region in the semiconductor region; and forming a second concentration one conductivity type impurity region in the first semiconductor region and the second semiconductor region by a third doping process. A method for manufacturing a semiconductor device, comprising:
乃至第3半導体領域上に絶縁膜を形成する工程と、前記
絶縁膜上に第1導電膜及び第2導電膜を積層形成する工
程と、第1のエッチング処理により前記第1導電膜及び
第2導電膜をエッチングして前記第1半導体領域乃至第
3半導体領域上に、それぞれ第1形状の電極を形成する
工程と、前記第2半導体領域上の第1形状の電極の上面
及び側面と、前記第3半導体領域を覆うマスクを形成
し、第1のドーピング処理により前記第1半導体領域及
び第2半導体領域に第2濃度の一導電型不純物領域を形
成する工程と、前記第1半導体領域上の第1形状の電極
をエッチングして第2形状の電極を形成する工程と、前
記第1半導体領域及び前記第2半導体領域を覆うマスク
を形成し、第2のドーピング処理により前記第3半導体
領域に一導電型とは反対の導電型の不純物領域を形成す
る工程と、第3のドーピング処理により前記第1半導体
領域及び第2半導体領域に第2濃度の一導電型不純物領
域を形成する工程とを有することを特徴とする半導体装
置の作製方法。15. A step of forming an insulating film on first to third semiconductor regions formed on an insulating surface, and a step of laminating a first conductive film and a second conductive film on the insulating film. Forming a first shape electrode on each of the first to third semiconductor regions by etching the first conductive film and the second conductive film by a first etching process; A mask covering the upper surface and side surfaces of the first shape electrode on the semiconductor region and the third semiconductor region is formed. Forming a type impurity region, etching a first shape electrode on the first semiconductor region to form a second shape electrode, and a mask covering the first semiconductor region and the second semiconductor region To form a second A step of forming an impurity region of a conductivity type opposite to one conductivity type in the third semiconductor region by a ping process, and a second concentration of one conductivity type in the first semiconductor region and the second semiconductor region by a third doping process. Forming a type impurity region.
において、前記第1の導電膜はTa、W、Ti、Moか
ら選ばれた一種または複数種と窒素との化合物で形成
し、前記第2の導電膜はTa、W、Ti、Moから選ば
れた一種または複数種の合金で形成することを特徴とす
る半導体装置の作製方法。16. The method according to claim 10, wherein the first conductive film is formed of a compound of one or more kinds selected from Ta, W, Ti, and Mo and nitrogen. A method for manufacturing a semiconductor device, wherein the second conductive film is formed of one or more alloys selected from Ta, W, Ti, and Mo.
において、前記第2の導電膜はシリコンを主成分とする
膜で形成することを特徴とする半導体装置の作製方法。17. The method for manufacturing a semiconductor device according to claim 10, wherein the second conductive film is formed using a film containing silicon as a main component.
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