JP2002246802A - Semiconductor switch and phase shift circuit and attenuator - Google Patents
Semiconductor switch and phase shift circuit and attenuatorInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体スイッチに
関し、例えば移相器、減衰器に設けられた半導体スイッ
チに関するものである。The present invention relates to a semiconductor switch, and more particularly, to a semiconductor switch provided in a phase shifter or an attenuator.
【０００２】[0002]
【従来の技術】従来、この種の半導体スイッチとして
は、３端子を有し、共通端子を他の２つの端子のうちど
ちらか一方の端子に切換える単極双投開閉器（ＳＰＤ
Ｔ）スイッチがある。2. Description of the Related Art Conventionally, a semiconductor switch of this kind has a single-pole double-throw switch (SPD) which has three terminals and switches a common terminal to one of the other two terminals.
T) There is a switch.
【０００３】そして、このＳＰＤＴスイッチは、他の２
つの端子に電気長の異なる線路がそれぞれ設けられるこ
とにより、当該電気長に応じて位相のずれた信号を他の
２つの端子からそれぞれ出力することができ、移相器と
して利用することができる。[0003] This SPDT switch is composed of two other switches.
By providing lines having different electrical lengths at one terminal, signals having phases shifted according to the electrical length can be output from the other two terminals, respectively, and can be used as a phase shifter.
【０００４】図１４は、実際にＳＰＤＴスイッチが移相
器に用いられた一例であり、１４ＴＨ エー・アイ・エ
ー・エー・インターナショナル・コニュニケーション・
サテライト・システムス・コンファレンス・アンド・エ
グシビットに示されている。FIG. 14 shows an example in which an SPDT switch is actually used for a phase shifter, and is provided by 14TH AIA International Communication.
Shown at Satellite Systems Conference and Exhibit.
【０００５】このＳＰＤＴスイッチは、ＦＥＴのドレイ
ン・ソース電極間に並列にインダクタを設けることによ
りスイッチとし、電気長の異なる線路を切換える移相器
を含む多ビット移相器である。The SPDT switch is a multi-bit phase shifter including a phase shifter that switches lines having different electrical lengths by providing an inductor in parallel between the drain and source electrodes of the FET.
【０００６】図１５は、従来の移相回路の構成を示す。
図１５において、１は入力端子、２は出力端子、３は第
１のＦＥＴ（Field Effect Transistor：電界効果トラ
ンジスタ）、４は第１のＦＥＴのドレイン・ソース電極
間に並列接続されたインダクタ、５は第２のＦＥＴ、６
は第２のＦＥＴのドレイン・ソース電極間に並列接続さ
れたインダクタ、７は所望の移相量を得るための電気長
の線路（以下、これを移相線路と呼ぶ）、８は基準とな
る電気長の線路（以下、これを基準線路と呼ぶ）、１１
は第１のＦＥＴ３をオンオフ制御するための第１の制御
端子、１２は第２のＦＥＴ５をオンオフ制御するための
第２の制御端子である。因みに、第１の制御端子１１は
第１のＦＥＴ３のゲートに接続され、第２の制御端子１
２は第２のＦＥＴ５のゲートに接続されている。FIG. 15 shows a configuration of a conventional phase shift circuit.
In FIG. 15, 1 is an input terminal, 2 is an output terminal, 3 is a first FET (Field Effect Transistor), 4 is an inductor connected in parallel between the drain and source electrodes of the first FET, 5 Is the second FET, 6
Is an inductor connected in parallel between the drain and source electrodes of the second FET, 7 is a line having an electrical length for obtaining a desired phase shift amount (hereinafter, referred to as a phase shift line), and 8 is a reference. An electric length line (hereinafter referred to as a reference line), 11
Is a first control terminal for turning on and off the first FET 3, and 12 is a second control terminal for turning on and off the second FET 5. Incidentally, the first control terminal 11 is connected to the gate of the first FET 3 and the second control terminal 1
2 is connected to the gate of the second FET 5.
【０００７】ＦＥＴ３は、制御端子１１に０［Ｖ］の電
圧が印加されると、オン動作することにより、抵抗状態
（以下、これをオン抵抗状態と呼ぶ）となり、その抵抗
値は理想的には０［Ω］である。[0007] When a voltage of 0 [V] is applied to the control terminal 11, the FET 3 is turned on to be in a resistance state (hereinafter referred to as an on-resistance state). Is 0 [Ω].
【０００８】一方、ＦＥＴ３は、制御端子１１にピンチ
オフ電圧（Ｖｐ）以上の電圧が印加されると、オフ動作
することにより、容量状態（以下、これをオフ容量状態
と呼ぶ）となる。On the other hand, when a voltage equal to or higher than the pinch-off voltage (Vp) is applied to the control terminal 11, the FET 3 is turned off to be in a capacitance state (hereinafter referred to as an off-capacity state).
【０００９】ここで、ＦＥＴ３が容量状態となる場合、
当該ＦＥＴ３には、ドレイン・ソース電極間にインダク
タ６が並列接続されているため、オフ容量状態となるＦ
ＥＴ３とインダクタ４とにより並列共振回路を構成し得
るようになされている。Here, when the FET 3 is in a capacitance state,
Since the inductor 6 is connected in parallel between the drain and source electrodes of the FET 3, the F 3 is turned off.
The parallel resonance circuit can be configured by the ET 3 and the inductor 4.
【００１０】従って、ＦＥＴ３は、オフ容量状態となる
際に、入力端子１から高周波信号が入力されると、かか
るインダクタ６と並列共振回路を構成することにより、
当該高周波信号の位相線路７への伝送を遮断する。Therefore, when a high-frequency signal is input from the input terminal 1 when the FET 3 enters the off-capacity state, a parallel resonance circuit is formed with the inductor 6 by
The transmission of the high-frequency signal to the phase line 7 is cut off.
【００１１】また、ＦＥＴ５は、制御端子１１に０
［Ｖ］の電圧が印加される場合には制御端子１２にピン
チオフ電圧（Ｖｐ）以上の電圧が印加され、制御端子１
１にピンチオフ電圧（Ｖｐ）以上の電圧が印加される場
合には制御端子１２に０［Ｖ］の電圧が印加される点を
除いてＦＥＴ３と同様の構成からなる。Further, the FET 5 has a 0
When the voltage [V] is applied, a voltage equal to or higher than the pinch-off voltage (Vp) is applied to the control terminal 12, and the control terminal 1
When a voltage equal to or higher than the pinch-off voltage (Vp) is applied to 1, the configuration is the same as that of the FET 3 except that a voltage of 0 [V] is applied to the control terminal 12.
【００１２】従って、ＦＥＴ３及びＦＥＴ５は、交互に
オン抵抗又はオフ容量となるようになされている。Therefore, the FET 3 and the FET 5 are alternately turned on or off in capacitance.
【００１３】すなわち、移相器は、第１のＦＥＴ３をオ
フ容量状態に制御するとともに、第２のＦＥＴ５をオン
抵抗状態に制御することにより、インダクタ４と共振回
路を構成する第１のＦＥＴ３を避けて、入力端子１から
入力された高周波信号を第２のＦＥＴ５を介して基準線
路８に伝送する。That is, the phase shifter controls the first FET 3 to be in an off-capacity state and controls the second FET 5 to be in an on-resistance state, so that the first FET 3 that forms a resonance circuit with the inductor 4 is controlled. By avoiding this, the high-frequency signal input from the input terminal 1 is transmitted to the reference line 8 via the second FET 5.
【００１４】次に、移相回路は、第１のＦＥＴ３をオン
抵抗状態に制御するとともに、第２のＦＥＴ５をオフ容
量状態に制御することにより、インダクタ６と共振回路
を構成する第２のＦＥＴ５を避けて、入力端子１から入
力された高周波信号を第１のＦＥＴ３を介して位相線路
７に伝送する。Next, the phase shift circuit controls the first FET 3 to be in an on-resistance state and controls the second FET 5 to be in an off-capacitance state, so that the inductor 6 and the second FET 5 constituting a resonance circuit are controlled. , The high-frequency signal input from the input terminal 1 is transmitted to the phase line 7 via the first FET 3.
【００１５】続けて、位相回路は、位相線路７に伝送さ
れた高周波信号の位相を、当該位相線路７の抵抗値によ
って変化させ、当該位相を変化させた高周波信号を出力
端子２に出力する。Subsequently, the phase circuit changes the phase of the high-frequency signal transmitted to the phase line 7 by the resistance value of the phase line 7, and outputs the high-frequency signal with the changed phase to the output terminal 2.
【００１６】従って、移相器は、高周波信号の伝送経路
を移相線路７と基準線路８とで切替えることによって、
位相線路７を通過した高周波信号と基準線路８を通過し
た高周波信号との位相間で所望のずれ（以下、これを移
相量と呼ぶ）を得ることができる。Therefore, the phase shifter switches the transmission path of the high-frequency signal between the phase shift line 7 and the reference line 8 so that
A desired shift (hereinafter, referred to as a phase shift amount) can be obtained between the phases of the high-frequency signal passing through the phase line 7 and the high-frequency signal passing through the reference line 8.
【００１７】[0017]
【発明が解決しようとする課題】上述のように、従来の
移相器では、オフ容量状態のＦＥＴ３又は５とインダク
タ４又は６とからなる並列共振回路を並列共振すること
により、ＦＥＴ３及びインダクタ４又はＦＥＴ５及びイ
ンダクタ６において、入力端子１から入力された高周波
信号を位相線路７又は基準線路８へ伝送しない、いわゆ
るスイッチオフ状態を実現している。因みに、この移相
器は、使用周波数帯の中心周波数を共振周波数として設
計している。As described above, in the conventional phase shifter, the parallel resonance circuit comprising the FET 3 or 5 and the inductor 4 or 6 in the off-capacitance state is resonated in parallel to form the FET 3 and the inductor 4 Alternatively, the FET 5 and the inductor 6 realize a so-called switch-off state in which a high-frequency signal input from the input terminal 1 is not transmitted to the phase line 7 or the reference line 8. Incidentally, this phase shifter is designed with the center frequency of the operating frequency band as the resonance frequency.
【００１８】しかしながら、この移相器は、ＦＥＴ等の
製造ばらつきにより、例えばＦＥＴのオフ容量状態時の
オフ容量が変化して、設定時に期待された周波数とは異
なる周波数が共振周波数となると、ＦＥＴ３又は５とイ
ンダクタ４又は６との間で完全な並列共振が生じなくな
る。However, when the off-capacitance of the FET in the off-capacity state changes due to manufacturing variations of the FET and the like, and the frequency different from the frequency expected at the time of setting becomes the resonance frequency, Or 5 and the inductor 4 or 6 no longer have a complete parallel resonance.
【００１９】このため、ＦＥＴ３及びインダクタ４又は
ＦＥＴ５及びインダクタ６では、スイッチオフ状態とな
った場合に、入力端子１から入力された高周波信号を完
全に遮断して出力端子２側への伝送を防止する（以下、
これをアイソレーションと呼ぶ）ことができず、アイソ
レーションが劣化するという問題点があった。For this reason, when the FET 3 and the inductor 4 or the FET 5 and the inductor 6 are turned off, the high frequency signal input from the input terminal 1 is completely cut off to prevent transmission to the output terminal 2 side. (Hereafter,
This is called isolation), and the isolation is degraded.
【００２０】この発明は上述のような課題を解決するた
めになされたもので、小型で高アイソレーション化を図
った半導体スイッチを得ることを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has as its object to obtain a small-sized semiconductor switch with high isolation.
【００２１】[0021]
【課題を解決するための手段】この発明に係る半導体ス
イッチは、主線路と接地との間において、外部からの制
御信号に基づいてオン動作又はオフ動作することによ
り、オン抵抗状態又はオフ容量状態になる半導体素子
と、半導体素子の接地側電極に直列に接続された容量性
素子と、容量性素子に並列に接続された高抵抗とを設け
たことを特徴とするものである。A semiconductor switch according to the present invention performs an ON operation or an OFF operation between a main line and a ground based on an external control signal, thereby providing an ON resistance state or an OFF capacitance state. , A capacitive element connected in series to the ground electrode of the semiconductor element, and a high resistance connected in parallel to the capacitive element.
【００２２】また、上述の半導体素子を第１の半導体素
子とし、主線路に第２の半導体素子を挿入し、第１の半
導体素子と第２の半導体素子とを交互にオンオフ動作さ
せることを特徴とするものである。Further, the above-mentioned semiconductor element is a first semiconductor element, a second semiconductor element is inserted into the main line, and the first semiconductor element and the second semiconductor element are alternately turned on and off. It is assumed that.
【００２３】さらに、第１及び第２の半導体スイッチを
備え、第１の半導体スイッチの入力端と第２の半導体ス
イッチの入力端を共通に設け、第１の半導体スイッチの
接地側の半導体素子及び上記第２の半導体スイッチの入
力端側の半導体素子を第１の制御用端子に接続し、第２
の半導体スイッチの接地側の半導体素子及び第１の半導
体スイッチの入力端側の半導体素子を第２の制御用端子
に接続し、第１の制御用端子に接続された半導体素子と
第２の制御用端子に接続された半導体素子を交互にオン
オフ動作することを特徴とするものでのある。The semiconductor device further comprises a first semiconductor switch and a second semiconductor switch, wherein an input terminal of the first semiconductor switch and an input terminal of the second semiconductor switch are provided in common, and a ground-side semiconductor element of the first semiconductor switch; Connecting the semiconductor element on the input end side of the second semiconductor switch to the first control terminal;
The semiconductor element on the ground side of the semiconductor switch and the semiconductor element on the input end of the first semiconductor switch are connected to the second control terminal, and the semiconductor element connected to the first control terminal and the second control The semiconductor device is characterized in that the semiconductor elements connected to the terminals are turned on and off alternately.
【００２４】さらに、第３及び第４の半導体スイッチを
備え、第３の半導体スイッチの第１の出力端と、第４の
半導体スイッチの第１の入力端との間に、第３の半導体
スイッチの入力端から入力された交流信号の移相を進ま
せるハイパスフィルタを直列に接続し、第３の半導体ス
イッチの第２の出力端と、第４の半導体スイッチの第２
の入力端との間に、第３の半導体スイッチの入力端から
入力された交流信号の移相を遅らせるロウパスフィルタ
が直列に接続される位相回路を構成することを特徴とす
るものである。The semiconductor device further includes third and fourth semiconductor switches, and a third semiconductor switch is provided between a first output terminal of the third semiconductor switch and a first input terminal of the fourth semiconductor switch. A high-pass filter for advancing the phase shift of the AC signal input from the input terminal of the third semiconductor switch is connected in series with the second output terminal of the third semiconductor switch and the second output terminal of the fourth semiconductor switch.
A low-pass filter that delays the phase shift of an AC signal input from the input terminal of the third semiconductor switch is connected in series with the input terminal of the third semiconductor switch.
【００２５】さらに、第１及び第２の半導体スイッチを
備え、第１及び第２の半導体スイッチが設けられた主線
路間に半導体素子を接続するとともに、当該半導体素子
に抵抗を並列に接続し、第１及び第２の半導体スイッチ
の半導体素子と半導体素子とを交互にオンオフ動作する
減衰器を構成することを特徴とするものである。The semiconductor device further includes first and second semiconductor switches, a semiconductor element is connected between the main lines provided with the first and second semiconductor switches, and a resistor is connected to the semiconductor element in parallel. An attenuator configured to alternately turn on and off semiconductor elements of the first and second semiconductor switches.
【００２６】さらに、半導体スイッチの主線路の両端に
第１及び第２の半導体素子を接続するとともに、第１及
び第２の半導体素子にそれぞれ抵抗を並列に接続し、半
導体スイッチの半導体素子と第１及び第２の半導体素子
とを交互にオンオフ動作する減衰器を構成することを特
徴とするものである。Further, first and second semiconductor elements are connected to both ends of the main line of the semiconductor switch, and resistors are connected in parallel to the first and second semiconductor elements, respectively. An attenuator configured to alternately turn on and off the first and second semiconductor elements is provided.
【００２７】[0027]
【発明の実施の形態】実施の形態１．図１は、この発明
の実施の形態１で示す半導体スイッチの実際の構成を示
すもので、例えば位相回路の切替え部分等に用いられて
いる。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiment 1 FIG. 1 shows the actual configuration of the semiconductor switch according to the first embodiment of the present invention, which is used, for example, for a switching portion of a phase circuit.
【００２８】図１において、１は入力端子、２は出力端
子、３は半導体素子としてのＦＥＴ、１４はＦＥＴのソ
ース・ドレイン電極間を同電位に保つために抵抗値を高
く設定した高抵抗（以下、これを単に抵抗と呼ぶ）、１
５はＦＥＴの制御用バイアス端子、１６は容量性素子と
してのＭＩＭキャパシタ、１７はスルーホール、１８は
主線路、１９は誘電体基板である。また、図２は、図１
に示す半導体スイッチの等価回路を示す。In FIG. 1, 1 is an input terminal, 2 is an output terminal, 3 is an FET as a semiconductor element, and 14 is a high resistance (high resistance) which is set to a high resistance value to keep the same potential between the source and drain electrodes of the FET. Hereinafter, this is simply referred to as a resistance.)
5 is a bias terminal for controlling the FET, 16 is an MIM capacitor as a capacitive element, 17 is a through hole, 18 is a main line, and 19 is a dielectric substrate. FIG. 2 is similar to FIG.
2 shows an equivalent circuit of the semiconductor switch shown in FIG.
【００２９】以下、本実施の形態に示す半導体スイッチ
の動作について説明する。まず、本実施の形態に示す半
導体スイッチの動作を説明する前に、当該半導体スイッ
チに用いられているＦＥＴ３の動作について、図３に示
すＦＥＴ３の等価回路を用いて説明する。Hereinafter, the operation of the semiconductor switch according to the present embodiment will be described. First, before describing the operation of the semiconductor switch described in this embodiment, the operation of the FET 3 used in the semiconductor switch will be described with reference to an equivalent circuit of the FET 3 illustrated in FIG.
【００３０】図３(ａ)は、ＦＥＴ３がオン動作してオン
抵抗状態となる場合の等価回路であり、図３（ｂ）は、
ＦＥＴ３がオフ動作してオフ容量状態となる場合の等価
回路である。そして、図３(ａ)及び(ｂ)において、２０
は入力端子、２１は出力端子、２２は寄生容量、２３は
寄生インダクタ、２４はオン時の抵抗、２５はオフ時の
容量である。FIG. 3A is an equivalent circuit in a case where the FET 3 is turned on to enter an on-resistance state, and FIG.
This is an equivalent circuit in a case where the FET 3 is turned off to enter an off-capacity state. Then, in FIGS. 3A and 3B, 20
Is an input terminal, 21 is an output terminal, 22 is a parasitic capacitance, 23 is a parasitic inductor, 24 is a resistance when on, and 25 is a capacitance when off.
【００３１】また、図３の等価回路において、寄生容量
２２は寄生のインダクタ２３に比べて十分小さいので無
視する。In the equivalent circuit of FIG. 3, the parasitic capacitance 22 is ignored because it is sufficiently smaller than the parasitic inductor 23.
【００３２】そこで、図２に示す半導体スイッチは、こ
の寄生容量２２を取り去り、寄生のインダクタ２３をイ
ンダクタ２６として１つにまとめることによって、図４
に示すような等価回路として表わすことができる。Therefore, in the semiconductor switch shown in FIG. 2, the parasitic capacitance 22 is removed and the parasitic inductor 23 is integrated as an inductor 26, thereby forming the semiconductor switch shown in FIG.
Can be represented as an equivalent circuit as shown in FIG.
【００３３】すなわち、ＦＥＴ３がオン抵抗状態の半導
体スイッチは、図４(ａ)のように表わされ、ＦＥＴ３が
オフ容量状態の半導体スイッチは、図４(ｂ)のように表
わされる。因みに、ＦＥＴ３のソース・ドレイン電極を
同電位にするための抵抗は、高抵抗のため無視しても影
響はないため削除している。That is, a semiconductor switch in which the FET 3 is in the on-resistance state is represented as shown in FIG. 4A, and a semiconductor switch in which the FET 3 is in the off-capacity state is represented as shown in FIG. Incidentally, the resistance for making the source / drain electrodes of the FET 3 the same potential is omitted because it has a high resistance and has no effect even if ignored.
【００３４】ここで、ＭＩＭ(Metal Insulator Metal)
構造によって構成される容量１６は、使用周波数帯の中
心周波数においてかかる寄生のインダクタ２６と直列共
振する値に設計されている。Here, MIM (Metal Insulator Metal)
The capacitance 16 constituted by the structure is designed to have a value that causes series resonance with the parasitic inductor 26 at the center frequency of the used frequency band.
【００３５】従って、半導体スイッチは、ＦＥＴ３がオ
ン抵抗状態の場合、使用周波数帯の中心周波数では、容
量１６及びインダクタ２６によるインピーダンスが直列
共振によって無視できるため、図５(ａ)に示すように、
オン抵抗状態となったＦＥＴ３のみを用いて接地する。Therefore, when the FET 3 is in the on-resistance state, the impedance due to the capacitance 16 and the inductor 26 can be ignored by the series resonance at the center frequency of the operating frequency band when the FET 3 is in the on-resistance state, as shown in FIG.
Grounding is performed using only the FET 3 in the on-resistance state.
【００３６】ここで、半導体スイッチは、ＦＥＴ３がオ
ン抵抗状態となってその抵抗値を小さくすることによっ
て、入力端子１から入力された高周波信号が抵抗値の小
さくなったＦＥＴ３を介して接地に伝わり、当該高周波
信号を出力端子２から出力しない（以下、この状態をス
イッチオフ状態と呼ぶ）ようにする。Here, in the semiconductor switch, the high-frequency signal input from the input terminal 1 is transmitted to the ground through the FET 3 having the reduced resistance value by reducing the resistance value of the FET 3 in the on-resistance state. The high-frequency signal is not output from the output terminal 2 (hereinafter, this state is called a switch-off state).
【００３７】さらに、半導体スイッチにおいて、ＦＥＴ
３のソース・ドレイン間は抵抗１４によって等電位に保
たれているため、当該ＦＥＴ３がオン抵抗状態となった
場合に、その抵抗値は、ＦＥＴ３のソース・ドレイン間
に電位差が生じている場合に比べて小さくなる。Further, in the semiconductor switch, the FET
Since the source and the drain of the FET 3 are kept at the same potential by the resistor 14, when the FET 3 enters the on-resistance state, the resistance value is determined when a potential difference occurs between the source and the drain of the FET 3. It is smaller than that.
【００３８】かくして、半導体スイッチは、ＦＥＴ３の
オン状態での抵抗値が小さくなって接地に近づくため、
かかる高周波信号が出力端子２から漏れない、アイソレ
ーションの高いスイッチオフ状態となる。Thus, in the semiconductor switch, the resistance value of the FET 3 in the ON state decreases and approaches the ground.
Such a high-frequency signal does not leak from the output terminal 2 and is in a switch-off state with high isolation.
【００３９】また、半導体スイッチは、ＦＥＴ３がオフ
状態の場合、使用周波数帯の中心周波数では、容量１６
及びインダクタ２６によるインピーダンスが直列共振に
よって無視できるため、図５(ｂ)に示すように、オフ容
量状態となったＦＥＴ３のみが主線路１８と接地との間
に接続されている。When the FET 3 is off, the semiconductor switch has a capacitance of 16 at the center frequency of the operating frequency band.
Since the impedance due to the inductor 26 is negligible due to the series resonance, only the FET 3 in the off-capacity state is connected between the main line 18 and the ground, as shown in FIG.
【００４０】そして、半導体スイッチは、入力端子１か
ら入力された高周波信号を出力端子２へ伝送して当該出
力端子２から出力する状態（以下、この状態をスイッチ
オン状態と呼ぶ）となる。また、半導体スイッチは、Ｆ
ＥＴ３のオフ容量状態の容量が小さいほど低損失で高周
波信号を出力端子２に伝えることができる。The semiconductor switch is in a state where the high frequency signal input from the input terminal 1 is transmitted to the output terminal 2 and output from the output terminal 2 (hereinafter, this state is referred to as a switch-on state). The semiconductor switch is F
As the capacitance of the ET3 in the off-capacity state is smaller, a higher-frequency signal can be transmitted to the output terminal 2 with lower loss.
【００４１】因みに、半導体スイッチにおいて、ＭＩＭ
で構成される容量１６が設けられていない場合、スイッ
チオフ状態又はスイッチオン状態における等価回路を、
図６（ａ）又は（ｂ）に示す。Incidentally, in the semiconductor switch, the MIM
Is not provided, the equivalent circuit in the switch-off state or the switch-on state is
This is shown in FIG. 6 (a) or (b).
【００４２】半導体スイッチにおいて容量１６が設けら
れていない場合、当該半導体スイッチは、使用周波数が
高くなるに従って寄生インダクタ２６が生じるため、図
６に示すように、主線路１８との接地が不十分となり、
アイソレーションが劣化する。When the capacitor 16 is not provided in the semiconductor switch, the parasitic inductance of the semiconductor switch increases as the operating frequency increases. Therefore, as shown in FIG. 6, the grounding with the main line 18 becomes insufficient. ,
Isolation deteriorates.
【００４３】ここで、半導体スイッチのスイッチオフ状
態において、容量１６が設けられた場合（図５（ｂ））
と、容量１６が設けられていない場合（図６（ｂ））と
のアイソレーションの違いを、入力に対する出力の割合
を表わす伝送特性を用いて示す。Here, when the capacitor 16 is provided in the switch-off state of the semiconductor switch (FIG. 5B)
The difference between the case where the capacitor 16 is not provided (FIG. 6B) and the case where the capacitor 16 is not provided is shown using a transmission characteristic representing the ratio of output to input.
【００４４】容量１６が設けられた場合の伝送特性は、
式（１）で表わされる。The transmission characteristics when the capacity 16 is provided are as follows:
It is represented by equation (1).
【００４５】[0045]
【数１】 (Equation 1)
【００４６】また、容量１６が設けられていない場合の
伝送特性は、式（２）で表わされる。The transmission characteristics when the capacitor 16 is not provided are expressed by equation (2).
【００４７】[0047]
【数２】 (Equation 2)
【００４８】ここで、Ｚｏは特性インピーダンスを示
し、通常５０[Ω］が用いられる。また、ＲはＦＥＴの
オン時のオン抵抗状態での抵抗値、ＬはＦＥＴの寄生イ
ンダクタンス２６の値である。Here, Zo indicates a characteristic impedance, and usually 50 [Ω] is used. R is the resistance value of the FET in the on-resistance state when the FET is on, and L is the value of the parasitic inductance 26 of the FET.
【００４９】そして、式（１）及び式（２）で表せる伝
送特性の絶対値を比較すると、ＦＥＴ３における寄生イ
ンダクタンスの値により、式（２）に表わされる伝送特
性が式（１）に表わされる伝送特性より大きくなること
がわかる。Then, comparing the absolute values of the transmission characteristics expressed by Expressions (1) and (2), the transmission characteristics expressed by Expression (2) are expressed by Expression (1) due to the value of the parasitic inductance in FET3. It turns out that it becomes larger than the transmission characteristic.
【００５０】すなわち、半導体スイッチは、容量１６を
設けておくことにより、アイソレーションを向上させ、
スイッチオフ状態となった場合に、出力端子２からの出
力をより抑えることができる。That is, the isolation of the semiconductor switch is improved by providing the capacitor 16,
When the switch is turned off, the output from the output terminal 2 can be further suppressed.
【００５１】かくして、本実施の形態に示すような半導
体スイッチは、スイッチオフ状態時に使用周波数帯の中
心周波数で等価的に抵抗のみで接地されるので高アイソ
レーションが実現できる。Thus, the semiconductor switch as shown in this embodiment is equivalently grounded only by a resistor at the center frequency of the operating frequency band at the time of the switch-off state, so that high isolation can be realized.
【００５２】また、半導体スイッチは、スイッチオン状
態時には、抵抗とＭＩＭ容量の付加によりＭＩＭ容量の
損失分のみ通過損失が増加するが、ほとんど無視できる
値であるため、入力端子１から入力された高周波信号の
値をあまり減少させることなく、出力端子２から出力す
ることができる。In the semiconductor switch, when the switch is in the ON state, the passage loss increases only by the loss of the MIM capacitor due to the addition of the resistor and the MIM capacitor. However, since the value is almost negligible, the high frequency input from the input terminal 1 The signal can be output from the output terminal 2 without significantly reducing the value of the signal.
【００５３】さらに、半導体スイッチは、このように高
アイソレーションを得る際に必要とする回路が、並列の
抵抗とＭＩＭ容量だけであるため小形化できる。Further, the semiconductor switch can be miniaturized because a circuit required for obtaining such a high isolation is only a parallel resistor and an MIM capacitor.
【００５４】実施の形態２．図７は、この発明の実施の
形態２である半導体スイッチの等価回路を示す。図７に
おいて、３ａ及び３ｂは第１のＦＥＴ、２７ａ及び２７
ｂは第２のＦＥＴ、１５は第１の制御用バイアス端子、
２８は第２の制御用バイアス端子、２９は第１の出力端
子、３０は第２の出力端子である。また、図１に示す実
施の形態１と同一部分は同一符号を附し、その説明は省
略する。Embodiment 2 FIG. 7 shows an equivalent circuit of the semiconductor switch according to the second embodiment of the present invention. In FIG. 7, 3a and 3b are first FETs, 27a and 27
b is a second FET, 15 is a first control bias terminal,
28 is a second control bias terminal, 29 is a first output terminal, and 30 is a second output terminal. Further, the same parts as those of the first embodiment shown in FIG.
【００５５】ここで、図７に示す半導体スイッチは、図
８に示すような半導体スイッチを２つ備え、当該半導体
スイッチの入力端１を共通に設けて構成されている。以
下、これらの半導体スイッチをそれぞれ第１半導体スイ
ッチＡ及び第２の半導体スイッチＢと呼ぶ。Here, the semiconductor switch shown in FIG. 7 is provided with two semiconductor switches as shown in FIG. 8, and the input terminal 1 of the semiconductor switch is provided in common. Hereinafter, these semiconductor switches are referred to as a first semiconductor switch A and a second semiconductor switch B, respectively.
【００５６】この第１及び第２の半導体スイッチＡ、Ｂ
は、図８に示すように、実施の形態１に示した半導体ス
イッチ（図２）の主線路１８の入力端子１側に第２のＦ
ＥＴ２７を挿入して構成されている。The first and second semiconductor switches A and B
As shown in FIG. 8, the second F is provided on the input terminal 1 side of the main line 18 of the semiconductor switch (FIG. 2) shown in the first embodiment.
ET27 is inserted.
【００５７】また、この第１及び第２の半導体スイッチ
Ａ、Ｂは、第１の半導体素子としてのＦＥＴ３と第２の
半導体素子としてのＦＥＴ２７とを交互にオンオフ動作
するようになされている。これにより、第１及び第２の
半導体スイッチＡ、Ｂは、第１のＦＥＴ３がオン抵抗状
態となると、主線路１８上に設けられた第２のＦＥＴ２
７がオフ容量状態となるため、スイッチングオフ状態で
のアイソレーションをより高めることができる。The first and second semiconductor switches A and B alternately turn on and off the FET 3 as the first semiconductor element and the FET 27 as the second semiconductor element. Thus, when the first FET 3 enters the on-resistance state, the first and second semiconductor switches A and B switch to the second FET 2 provided on the main line 18.
Since 7 is in the off-capacitance state, the isolation in the switching-off state can be further enhanced.
【００５８】そして、本実施の形態の半導体スイッチ
は、図７に示すように、第１の半導体スイッチＡの入力
端子１と第２の半導体スイッチＢの入力端子１とを共通
に設けるとともに、第１の半導体スイッチＡの第１のＦ
ＥＴ３ａ及び第２の半導体スイッチＢの第２のＦＥＴ２
７ｂには第１の制御用バイアス端子１５が接続され、第
１の半導体スイッチＡの第２のＦＥＴ２７ａ及び第２の
半導体スイッチＢの第１のＦＥＴ３ｂには第２の制御用
バイアス端子２８が接続されて構成されている。In the semiconductor switch of this embodiment, as shown in FIG. 7, the input terminal 1 of the first semiconductor switch A and the input terminal 1 of the second semiconductor switch B are provided in common. 1st F of the semiconductor switch A
ET3a and second FET2 of second semiconductor switch B
The first control bias terminal 15 is connected to 7b, and the second control bias terminal 28 is connected to the second FET 27a of the first semiconductor switch A and the first FET 3b of the second semiconductor switch B. It is configured.
【００５９】すなわち、本実施の形態の半導体スイッチ
は、第１の制御用バイアス端子１５にピンチオフ電圧以
上の電圧が印加されると、第１の半導体スイッチＡの第
１のＦＥＴ３ａ及び第２の半導体スイッチＢの第２のＦ
ＥＴ２７ｂがオフ容量状態となり、第２の制御用バイア
ス端子２８に０[Ｖ]の電圧が印加されると、第１の半導
体スイッチＡの第２のＦＥＴ２７ａ及び第２の半導体ス
イッチＢの第１のＦＥＴ３ｂがオン抵抗状態となること
により、図９（ａ）に示すような等価回路として表わさ
れる。That is, when the voltage equal to or higher than the pinch-off voltage is applied to the first control bias terminal 15 in the semiconductor switch of the present embodiment, the first FET 3a and the second semiconductor Second F of switch B
When the ET 27b enters the off-capacitance state and a voltage of 0 [V] is applied to the second control bias terminal 28, the first FET 27a of the first semiconductor switch A and the first FET of the second semiconductor switch B When the FET 3b enters the on-resistance state, it is represented as an equivalent circuit as shown in FIG.
【００６０】また、本実施の形態の半導体スイッチは、
第１の制御用バイアス端子１５に０[Ｖ]の電圧が印加さ
れると、第１の半導体スイッチＡの第１のＦＥＴ３ａ及
び第２の半導体スイッチＢの第２のＦＥＴ２７ｂがオン
抵抗状態となり、第２の制御用バイアス端子２８にピン
チオフ電圧以上の電圧が印加されると、第１の半導体ス
イッチＡの第２のＦＥＴ２７ａ及び第２の半導体スイッ
チＢの第１のＦＥＴ３ｂがオフ容量状態となることによ
り、図９（ｂ）に示すような等価回路として表わされ
る。Further, the semiconductor switch of this embodiment is
When a voltage of 0 [V] is applied to the first control bias terminal 15, the first FET 3a of the first semiconductor switch A and the second FET 27b of the second semiconductor switch B enter an on-resistance state, When a voltage higher than the pinch-off voltage is applied to the second control bias terminal 28, the second FET 27a of the first semiconductor switch A and the first FET 3b of the second semiconductor switch B enter an off-capacity state. Is represented as an equivalent circuit as shown in FIG.
【００６１】以下、本実施の形態に示す半導体スイッチ
の動作を、出力端子を第１の出力端子２９に固定して説
明する。Hereinafter, the operation of the semiconductor switch shown in this embodiment will be described with the output terminal fixed to the first output terminal 29.
【００６２】この半導体スイッチは、図９（ａ）におい
て、入力端子１から高周波信号が入力されるとオン抵抗
状態となった第２のＦＥＴ２７ａを介して、第１の出力
端子２９から出力されて、スイッチオン状態となる。In FIG. 9A, when a high-frequency signal is input from the input terminal 1 in FIG. 9A, the semiconductor switch is output from the first output terminal 29 via the second FET 27a which is turned on. Is turned on.
【００６３】この場合、入力端子１から第１の出力端子
２９への伝送特性は、式（３）で表される。In this case, the transmission characteristic from the input terminal 1 to the first output terminal 29 is expressed by equation (3).
【００６４】[0064]
【数３】 (Equation 3)
【００６５】このときＲ＜１、ｗＣ＜＜１である。従っ
て、伝送特性Ｓ２１onは、｜Ｓ２１on｜≒１となるた
め、入力端子１から入力された高周波信号はそのまま第
１の出力端子２９から出力されることを意味し、かくし
て、この半導体スイッチの入力端子１と第１の出力端子
２９との間ではオン状態となっている。At this time, R << 1, wC << 1. Accordingly, the transmission characteristic S21 on becomes | S21 on | ≒ 1, which means that the high-frequency signal input from the input terminal 1 is output as it is from the first output terminal 29, and thus, the semiconductor switch The input terminal 1 and the first output terminal 29 are in an on state.
【００６６】また、この半導体スイッチは、図９（ｂ）
において、入力端子１から高周波信号が入力されるとオ
ン抵抗状態となった第１のＦＥＴ３ａを介して、接地に
流れてスイッチオフ状態となる。This semiconductor switch is similar to that shown in FIG.
, When a high-frequency signal is input from the input terminal 1, it flows to the ground via the first FET 3a in the on-resistance state, and is turned off.
【００６７】この場合、入力端子１から第１の出力端子
２９への伝送特性は、式（４）で表される。In this case, the transmission characteristic from the input terminal 1 to the first output terminal 29 is expressed by equation (4).
【００６８】[0068]
【数４】 (Equation 4)
【００６９】このとき、Ｒ＜１、ωＣ＜＜１である。従
って、伝送特性Ｓ２１onは、｜Ｓ２１on｜＞＞１となる
ため、入力端子１から入力された高周波信号はそのまま
第１の出力端子２９から出力されないことを意味し、か
くして、この半導体スイッチの入力端子１と第１の出力
端子２９との間ではスイッチオフ状態となっている。At this time, R <1 and ωC << 1. Therefore, the transmission characteristic S21 on is | S21 on >>>> 1, which means that the high-frequency signal input from the input terminal 1 is not output from the first output terminal 29 as it is. A switch-off state is provided between the input terminal 1 and the first output terminal 29.
【００７０】また、この半導体スイッチにおいて、第２
の出力端子３０では、上述した半導体スイッチの動作と
逆のことが言える。In this semiconductor switch, the second
In the output terminal 30, the opposite can be said to the operation of the semiconductor switch described above.
【００７１】かくして、本実施の形態の半導体スイッチ
は、入力端子１から入力された高周波信号を第１の出力
端子２９又は第２の出力端子３０のうち、どちらか一方
の出力端子から出力することができる。As described above, the semiconductor switch of the present embodiment outputs the high-frequency signal input from the input terminal 1 from one of the first output terminal 29 and the second output terminal 30. Can be.
【００７２】さらに、本実施の形態の半導体スイッチで
は、実施の形態１で示した半導体スイッチと同じ構成か
らなる半導体スイッチを用いているため、スイッチオフ
状態となった出力端子側で高アイソレーションを得るこ
とができるようになされている。Further, in the semiconductor switch of the present embodiment, since the semiconductor switch having the same configuration as the semiconductor switch shown in the first embodiment is used, high isolation is provided on the output terminal side which is turned off. Have been made available.
【００７３】実施の形態３．図１０は、実施の形態２で
上述した半導体スイッチを用いる移相器である。図１０
において、３１は実施の形態２で示した第１の半導体ス
イッチ（以下、これを第３の半導体スイッチと呼ぶ）、
３２は第３の半導体スイッチと同様の構成からなり、当
該第３の半導体スイッチの入力端と出力端を逆に用いた
第４の半導体スイッチ、３３はローパスフィルタ、３４
はローパスフィルタ３３を構成するインダクタ、３５は
ローパスフィルタ３３を構成するキャパシタ、３６はハ
イパスフィルタ、３７はハイパスフィルタ３６を構成す
るキャパシタ、３８はハイパスフィルタ３６を構成する
インダクタである。因みに、第３の半導体スイッチ３１
の入力端に入力端子１を設け、第４の半導体スイッチ３
２の出力端に出力端子２を設けている。Embodiment 3 FIG. 10 shows a phase shifter using the semiconductor switch described in the second embodiment. FIG.
In the above, reference numeral 31 denotes the first semiconductor switch shown in the second embodiment (hereinafter referred to as a third semiconductor switch),
Reference numeral 32 denotes a fourth semiconductor switch having the same configuration as that of the third semiconductor switch. The fourth semiconductor switch uses the input terminal and the output terminal of the third semiconductor switch in reverse. 33 denotes a low-pass filter.
Is an inductor forming the low-pass filter 33, 35 is a capacitor forming the low-pass filter 33, 36 is a high-pass filter, 37 is a capacitor forming the high-pass filter 36, and 38 is an inductor forming the high-pass filter 36. By the way, the third semiconductor switch 31
An input terminal 1 is provided at an input terminal of the fourth semiconductor switch 3.
The output terminal 2 is provided at the output terminal of the second terminal.
【００７４】実際上、位相器において、第３の半導体ス
イッチ３１に設けられた第１の出力端２ａと第４の半導
体スイッチ３２に設けられた第１の入力端１ａには、ハ
イパスフィルタ３６が接続されるとともに、第３の半導
体スイッチ３１に設けられた第２の出力端２ｂと第４の
半導体スイッチ３２に設けられた第２の入力端１ｂに
は、ロウパスフィルタ３３が接続されている。In practice, in the phase shifter, a high-pass filter 36 is provided between the first output terminal 2a provided on the third semiconductor switch 31 and the first input terminal 1a provided on the fourth semiconductor switch 32. While being connected, a low-pass filter 33 is connected to the second output terminal 2b provided in the third semiconductor switch 31 and the second input terminal 1b provided in the fourth semiconductor switch 32. .
【００７５】ここで、移相器は、第３の半導体スイッチ
（図７）及び第４の半導体スイッチにそれぞれ設けられ
た第１の制御用バイアス端子１５、第２の制御用バイア
ス端子２８を共有することにより、第３の半導体スイッ
チ３１及び第４の半導体スイッチにおける切換えを、同
一線路上に接続された出力端子１ａ又は１ｂと入力端子
２ａ又は２ｂとを接続するように切換えるようになされ
ている。Here, the phase shifter shares the first control bias terminal 15 and the second control bias terminal 28 provided in the third semiconductor switch (FIG. 7) and the fourth semiconductor switch, respectively. By doing so, the switching in the third semiconductor switch 31 and the fourth semiconductor switch is switched so as to connect the output terminal 1a or 1b and the input terminal 2a or 2b connected on the same line. .
【００７６】以下、移相器の動作について説明する。す
なわち、移相器は、第３の半導体スイッチ３１を第１の
出力端子１ａ側に切換えるとともに、第４の半導体スイ
ッチ３２を第１の入力端子２ａ側に切換えることによ
り、入力端子１から入力された高周波信号をハイパスフ
ィルタ３６を介して出力端子２から出力することができ
る。Hereinafter, the operation of the phase shifter will be described. That is, the phase shifter switches the third semiconductor switch 31 to the first output terminal 1a and switches the fourth semiconductor switch 32 to the first input terminal 2a, so that the phase shifter receives the input from the input terminal 1. The output high-frequency signal can be output from the output terminal 2 via the high-pass filter 36.
【００７７】また、移相器は、第３の半導体スイッチ３
１を第２の出力端子１ｂ側に切換えるとともに、第４の
半導体スイッチ３２を第２の入力端子２ｂ側に切換える
ことにより、入力端子１から入力された高周波信号をロ
ウパスフィルタ３３を介して出力端子２から出力するこ
とができる。The phase shifter is a third semiconductor switch 3
1 is switched to the second output terminal 1b side, and the fourth semiconductor switch 32 is switched to the second input terminal 2b side, so that the high-frequency signal input from the input terminal 1 is output through the low-pass filter 33. It can be output from terminal 2.
【００７８】かくして、移相器において、ハイパスフィ
ルタ３６に入力された高周波信号は当該高周波信号の位
相が進み、ローパスフィルタ３３に入力された高周波信
号は等外高周波信号の位相が遅れることにより、これら
高周波信号の位相間には所望の位相差が生じる。Thus, in the phase shifter, the phase of the high-frequency signal input to the high-pass filter 36 is advanced, and the phase of the high-frequency signal input to the low-pass filter 33 is delayed because the phase of the extra-high-frequency signal is delayed. A desired phase difference occurs between the phases of the high-frequency signals.
【００７９】ここで、本実施の形態の移相器では、実施
の形態２で上述した半導体スイッチと同様の構成からな
る第３の半導体スイッチ３１及び第４の半導体スイッチ
３２を用いることにより、入力端子１から入力された高
周波信号をローパスフィルタ３３又はハイパスフィルタ
３６のどちらか一方のみを介して出力端子２から出力す
ることができるため、当該出力する高周波信号に対して
所望の位相差を精度良く得ることができるようになされ
ている。Here, in the phase shifter of the present embodiment, the third semiconductor switch 31 and the fourth semiconductor switch 32 having the same configuration as the semiconductor switch described in the second embodiment are used, so that the input Since the high-frequency signal input from the terminal 1 can be output from the output terminal 2 through only one of the low-pass filter 33 and the high-pass filter 36, a desired phase difference can be accurately determined for the output high-frequency signal. Have been made available.
【００８０】実施の形態４．図１１は、実施の形態４に
おけるπ型の可変減衰器の等価回路を示す。図１１にお
いて、４０は第２のＦＥＴ、４１は第２のＦＥＴ４０を
制御するための制御用バイアス端子、４２は抵抗であ
る。また、図２に示す実施の形態１と同一部分には同一
符号を附しその説明は省略する。Embodiment 4 FIG. 11 shows an equivalent circuit of the π-type variable attenuator according to the fourth embodiment. In FIG. 11, reference numeral 40 denotes a second FET, 41 denotes a control bias terminal for controlling the second FET 40, and 42 denotes a resistor. The same parts as those in the first embodiment shown in FIG. 2 are denoted by the same reference numerals, and the description thereof will be omitted.
【００８１】実際上、可変減衰器において、主線路１８
上には、実施の形態１で示す半導体スイッチが２つ設け
られるとともに、これら半導体スイッチにおいて、ＦＥ
Ｔ（本実施の形態では、これを第１のＦＥＴと呼ぶ）３
ａ及び３ｂのゲートには、制御線を介して制御用バイア
ス端子１５が共通に設けられている。これにより、第１
のＦＥＴ３ａ及び３ｂは、同時にオン抵抗状態又はオフ
容量状態となる。In practice, in the variable attenuator, the main line 18
On top, two semiconductor switches described in Embodiment 1 are provided.
T (this is called a first FET in this embodiment) 3
A control bias terminal 15 is commonly provided to the gates a and 3b via a control line. Thereby, the first
FETs 3a and 3b at the same time enter an on-resistance state or an off-capacity state.
【００８２】ここで、可変減衰器は、第１のＦＥＴ３及
び第２のＦＥＴ４０が、交互にオン抵抗状態又はオフ容
量状態となるように、第１の制御用バイアス端子１５と
第２の制御用バイアス端子４１とに異なる電圧を印加す
るようになされている。Here, the variable attenuator is provided with a first control bias terminal 15 and a second control bias terminal 15 such that the first FET 3 and the second FET 40 are alternately turned on or off. A different voltage is applied to the bias terminal 41.
【００８３】以下、可変減衰器の動作について説明す
る。すなわち、可変減衰器は、第２のＦＥＴ４０がオン
抵抗状態となるとともに、第１のＦＥＴ３がオフ容量状
態となると、入力端子１から入力された高周波信号をオ
ン抵抗状態となっている第２のＦＥＴ４０に伝送するた
め、当該高周波信号を減衰することなく出力端子２から
出力する。Hereinafter, the operation of the variable attenuator will be described. That is, when the second FET 40 is in the on-resistance state and the first FET 3 is in the off-capacity state, the variable attenuator converts the high-frequency signal input from the input terminal 1 into the on-resistance state. The high-frequency signal is output from the output terminal 2 without being attenuated for transmission to the FET 40.
【００８４】一方、可変減衰器は、第２のＦＥＴ４０が
オフ容量状態となるとともに、当該第２のＦＥＴ４０の
両端に設けられた第１のＦＥＴ３がオン抵抗状態となる
と、当該第２のＦＥＴ４０に並列に接続された抵抗４２
の両端が接地された状態となる。そして、可変減衰器
は、入力端子１から入力された高周波信号を減衰して出
力端子２から出力する。On the other hand, when the second FET 40 is in the off-capacity state and the first FET 3 provided at both ends of the second FET 40 is in the on-resistance state, the variable attenuator turns on the second FET 40. Resistance 42 connected in parallel
Are grounded at both ends. Then, the variable attenuator attenuates the high-frequency signal input from the input terminal 1 and outputs it from the output terminal 2.
【００８５】この場合、この可変減衰器において、かか
る高周波信号の減衰量Ｘ［ｄＢ］は、第１のＦＥＴ３が
オン抵抗状態での抵抗値と、抵抗４２の抵抗値によって
設定し得るようになっている。In this case, in this variable attenuator, the attenuation X [dB] of the high-frequency signal can be set by the resistance value of the first FET 3 in the on-resistance state and the resistance value of the resistor 42. ing.
【００８６】第１のＦＥＴ３がオン抵抗状態での抵抗値
をＲ１、抵抗４２の値をＲ２とすると、抵抗値Ｒ１は式
（５）で求まり、Assuming that the resistance value of the first FET 3 in the on-resistance state is R1 and the value of the resistor 42 is R2, the resistance value R1 is obtained by equation (5).
【００８７】[0087]
【数５】 (Equation 5)
【００８８】また、抵抗値Ｒ２は式（６）で求まる。Further, the resistance value R2 is obtained by equation (6).
【００８９】[0089]
【数６】 (Equation 6)
【００９０】かくして、本実施の形態に示す可変減衰器
は、使用周波数帯の中心周波数において、第１のＦＥＴ
３がオン抵抗状態となると、等価的に抵抗４２のみで接
地されるため、所望の減衰量で精度良く高周波信号を減
衰することができるようになされている。Thus, the variable attenuator shown in the present embodiment has the first FET at the center frequency of the operating frequency band.
When the switch 3 is in the on-resistance state, it is equivalently grounded only by the resistor 42, so that the high-frequency signal can be attenuated with a desired amount of attenuation with high accuracy.
【００９１】また、本実施の形態に示す可変減衰器は、
実施の形態１に示す半導体スイッチをπ型の可変減衰器
に用いて構成したが、本発明はこれに限らず、図１２に
示すように、実施の形態１に示す半導体スイッチをＴ型
の可変減衰器に用いても良い。The variable attenuator shown in this embodiment is
Although the semiconductor switch according to the first embodiment is configured using a π-type variable attenuator, the present invention is not limited to this. As shown in FIG. It may be used for an attenuator.
【００９２】実施の形態５．図１３、実施の形態５にお
ける半導体スイッチの等価回路を示す。図１３におい
て、４５は半導体素子としてのダイオード、４６は高周
波チョークコイル、４７はＤＣ成分をカットするための
コンデンサ、４８はダイオード４５をオンオフ制御する
ための制御端子である。また、図２に示す実施の形態１
と同一部分は同一符号を附しその説明は省略する。Embodiment 5 FIG. 13 shows an equivalent circuit of the semiconductor switch according to the fifth embodiment. In FIG. 13, 45 is a diode as a semiconductor element, 46 is a high-frequency choke coil, 47 is a capacitor for cutting off a DC component, and 48 is a control terminal for turning on and off the diode 45. Further, the first embodiment shown in FIG.
The same parts as those described above are denoted by the same reference numerals and description thereof will be omitted.
【００９３】実際上、本実施の形態に示す半導体スイッ
チにおいて、ダイオード４５は、制御端子４８に正の電
圧（順バイアス）が印加されることにより等価的に低抵
抗となり、制御端子４８に負の電圧（逆バイアス）が印
加されることにより等価的にキャパシタとなる。Actually, in the semiconductor switch shown in this embodiment, the diode 45 becomes equivalently low in resistance when a positive voltage (forward bias) is applied to the control terminal 48, and the diode 45 becomes negative in the control terminal 48. When a voltage (reverse bias) is applied, the capacitor becomes equivalent to a capacitor.
【００９４】また、この半導体スイッチにおいて、高周
波信号が入力端子１に入力されると、実施の形態１に示
すＦＥＴ３と同様に、ダイオード４５にも等価回路に寄
生インダクタンスが直列成分として生じる。In this semiconductor switch, when a high-frequency signal is input to the input terminal 1, a parasitic inductance is generated as a series component in the equivalent circuit of the diode 45, similarly to the FET 3 shown in the first embodiment.
【００９５】かくして、本実施の形態で示す半導体スイ
ッチは、かかる寄生インダクタンスを、ダイオード４５
に直列接続された容量１６と直列共振させることによ
り、実施の形態１で上述したように、半導体スイッチの
オフ状態におけるアイソレーションを向上することがで
きる。Thus, the semiconductor switch shown in the present embodiment reduces the parasitic inductance by the diode 45.
As described above in the first embodiment, isolation in the off state of the semiconductor switch can be improved by performing series resonance with the capacitor 16 connected in series to the semiconductor switch.
【００９６】因みに、本実施の形態に示す半導体スイッ
チは、実施の形態１で示す半導体スイッチのＦＥＴ３を
ダイオード４５に換えたものであるが、実施の形態２な
いし４における、ＦＥＴをダイオードに換えて用いるよ
うにしても良い。Incidentally, the semiconductor switch shown in the present embodiment is obtained by replacing the FET 3 of the semiconductor switch shown in the first embodiment with a diode 45, but replacing the FET in the second to fourth embodiments with a diode. It may be used.
【００９７】[0097]
【発明の効果】以上のように、この発明によれば、主線
路と接地との間において、外部からの制御信号に基づい
てオン動作又はオフ動作することにより、オン抵抗状態
又はオフ容量状態になる半導体素子と、半導体素子の接
地側電極に直列に接続された容量性素子と、容量性素子
に並列に接続された高抵抗とを設けたことにより、半導
体素子がオン抵抗状態となった際に、入力側に入力され
た交流信号が当該半導体素子を介して接地に流れやすく
なり、半導体スイッチのアイソレーションを向上するこ
とができる。As described above, according to the present invention, the ON operation or the OFF operation is performed between the main line and the ground based on an external control signal, so that the ON state or the OFF capacitance state is achieved. When a semiconductor element is turned on by providing a semiconductor element, a capacitive element connected in series to the ground electrode of the semiconductor element, and a high resistance connected in parallel to the capacitive element. In addition, the AC signal input to the input side easily flows to the ground via the semiconductor element, and the isolation of the semiconductor switch can be improved.
【００９８】また、主線路間に半導体素子を挿入するこ
とにより、主線路と接地との間に直列に接続された半導
体素子がオン抵抗状態となって交流信号の出力を行わな
い場合、主線路間に挿入された半導体スイッチがオフ容
量状態となって当該交流信号の直流成分を除去できるた
め、さらに半導体スイッチのアイソレーションを向上す
ることができる。Further, by inserting a semiconductor element between the main lines, the semiconductor element connected in series between the main line and the ground becomes an on-resistance state and does not output an AC signal. Since the semiconductor switch inserted therebetween is in the off-capacity state and the DC component of the AC signal can be removed, the isolation of the semiconductor switch can be further improved.
【００９９】また、第１の半導体スイッチの入力端と第
２の半導体スイッチの入力端を共通に設け、第１の半導
体スイッチの接地側の半導体素子及び上記第２の半導体
スイッチの入力端側の半導体素子を第１の制御用端子に
接続し、第２の半導体スイッチの接地側の半導体素子及
び第１の半導体スイッチの入力端側の半導体素子を第２
の制御用端子に接続し、第１の制御用端子に接続された
半導体素子と第２の制御用端子に接続された半導体素子
を交互にオンオフ動作することにより、アイソレーショ
ンの高い１入力２出力の半導体スイッチを実現できる。Further, the input terminal of the first semiconductor switch and the input terminal of the second semiconductor switch are provided in common, and the ground-side semiconductor element of the first semiconductor switch and the input terminal of the second semiconductor switch are connected. The semiconductor element is connected to the first control terminal, and the semiconductor element on the ground side of the second semiconductor switch and the semiconductor element on the input end of the first semiconductor switch are connected to the second control terminal.
, And the semiconductor element connected to the first control terminal and the semiconductor element connected to the second control terminal are alternately turned on and off, thereby providing one input and two outputs with high isolation. Semiconductor switch can be realized.
【０１００】また、第３の半導体スイッチの第１の出力
端と第４の半導体スイッチの第１の入力端との間に、第
３の半導体スイッチの入力端から入力された交流信号の
移相を進ませるハイパスフィルタが直列に接続され、第
３の半導体スイッチの第２の出力端と第４の半導体スイ
ッチの第２の入力端との間に、第３の半導体スイッチの
入力端から入力された交流信号の移相を遅らせるロウパ
スフィルタが直列に接続されて移相回路を構成すること
により、第３及び第４の半導体スイッチのオンオフを確
実に行うことができ、精度良く所望の移相差を発生し得
る移相回路を実現できる。The phase shift of the AC signal input from the input terminal of the third semiconductor switch is provided between the first output terminal of the third semiconductor switch and the first input terminal of the fourth semiconductor switch. Is connected in series, and is input from the input terminal of the third semiconductor switch between the second output terminal of the third semiconductor switch and the second input terminal of the fourth semiconductor switch. A low-pass filter that delays the phase shift of the AC signal is connected in series to form a phase shift circuit, so that the third and fourth semiconductor switches can be reliably turned on and off, and a desired phase shift difference can be accurately obtained. Can be realized.
【０１０１】また、第１及び第２の半導体スイッチが設
けられた主線路間に半導体素子を接続するとともに、当
該半導体素子に抵抗を並列に接続してπ型の減衰器を構
成し、第１及び第２の半導体スイッチの半導体素子と半
導体素子とを交互にオンオフ動作することにより、所望
の減衰量を精度良く得られる減衰器を実現できる。A semiconductor element is connected between the main lines provided with the first and second semiconductor switches, and a resistor is connected in parallel with the semiconductor element to constitute a π-type attenuator. By alternately turning on and off the semiconductor element and the semiconductor element of the second semiconductor switch, it is possible to realize an attenuator capable of accurately obtaining a desired amount of attenuation.
【０１０２】また、半導体スイッチの主線路の両端に第
１及び第２の半導体素子を接続するとともに、第１及び
第２の半導体素子にそれぞれ抵抗を並列に接続してＴ型
の減衰器を構成し、半導体スイッチの半導体素子と第１
及び第２の半導体素子とを交互にオンオフ動作すること
により、所望の減衰量を精度良く得られる減衰器を実現
できる。Also, a T-type attenuator is formed by connecting first and second semiconductor elements to both ends of the main line of the semiconductor switch and connecting resistors in parallel to the first and second semiconductor elements, respectively. And the semiconductor element of the semiconductor switch and the first
By alternately turning on and off the second semiconductor element and the second semiconductor element, it is possible to realize an attenuator capable of accurately obtaining a desired attenuation amount.
【図１】 この発明による半導体スイッチの実施の形態
１を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of a semiconductor switch according to the present invention;
【図２】 この発明による半導体スイッチの実施の形態
１を示す回路図である。FIG. 2 is a circuit diagram showing Embodiment 1 of the semiconductor switch according to the present invention;
【図３】 この発明による半導体スイッチの説明に供す
る略線図である。FIG. 3 is a schematic diagram illustrating a semiconductor switch according to the present invention;
【図４】 この発明による実施の形態１の半導体スイッ
チの等価回路を示す回路図である。FIG. 4 is a circuit diagram showing an equivalent circuit of the semiconductor switch according to the first embodiment of the present invention;
【図５】 この発明による実施の形態１の半導体スイッ
チが直列共振する場合の等価回路を示す回路図である。FIG. 5 is a circuit diagram showing an equivalent circuit when the semiconductor switch according to the first embodiment of the present invention undergoes series resonance.
【図６】 この発明による実施の形態１の半導体スイッ
チが直列共振する場合の説明に供する回路図である。FIG. 6 is a circuit diagram for explaining a case where the semiconductor switch according to the first embodiment of the present invention undergoes series resonance.
【図７】 この発明による実施の形態２の半導体スイッ
チを示す回路図である。FIG. 7 is a circuit diagram showing a semiconductor switch according to a second embodiment of the present invention.
【図８】 この発明による実施の形態２の半導体スイッ
チの説明に供する回路図である。FIG. 8 is a circuit diagram for explaining a semiconductor switch according to a second embodiment of the present invention;
【図９】 この発明による実施の形態２の半導体スイッ
チの等価回路を示す回路図である。FIG. 9 is a circuit diagram showing an equivalent circuit of a semiconductor switch according to a second embodiment of the present invention.
【図１０】 この発明による実施の形態３の移相器を示
す回路図である。FIG. 10 is a circuit diagram showing a phase shifter according to a third embodiment of the present invention.
【図１１】 この発明による実施の形態４の減衰器を示
す回路図である。FIG. 11 is a circuit diagram showing an attenuator according to a fourth embodiment of the present invention.
【図１２】 実施の形態４の減衰器に対して他の実施の
形態となるＴ型の減衰器を示す回路図である。FIG. 12 is a circuit diagram showing a T-type attenuator according to another embodiment with respect to the attenuator of the fourth embodiment.
【図１３】 この発明による実施の形態５の半導体スイ
ッチを示す回路図である。FIG. 13 is a circuit diagram showing a semiconductor switch according to a fifth embodiment of the present invention.
【図１４】 従来の半導体スイッチを示す略線図であ
る。FIG. 14 is a schematic diagram illustrating a conventional semiconductor switch.
【図１５】 従来の半導体スイッチを用いた移相器を示
す回路図である。FIG. 15 is a circuit diagram showing a conventional phase shifter using a semiconductor switch.
１ 入力端子、２ 出力端子、３ ＦＥＴ、１４ 抵
抗、１５ バイアス端子、１６ ＭＩＭキャパシタ、１
７ スルーホール、１８ 主線路、２０ 入力端子、２
１ 出力端子、２２ 寄生容量、２３ 寄生インダク
タ、２４ オン抵抗、２５ オフ容量、２７ ＦＥＴ、
２８ 制御用バイアス端子、２９ 出力端子、３０ 出
力端子、３１ 第１の半導体スイッチ、３２ 第２の半
導体スイッチ、３３ ローパスフィルタ、３４ インダ
クタ、３５ キャパシタ、３６ ハイパスフィルタ、３
７ キャパシタ、３８ インダクタ、４０ ＦＥＴ、４
１ 制御用バイアス端子、４２ 抵抗、４５ ダイオー
ド、４６ 高周波チョークコイル、４７ コンデンサ、
４８ 制御端子。1 input terminal, 2 output terminal, 3 FET, 14 resistor, 15 bias terminal, 16 MIM capacitor, 1
7 through holes, 18 main lines, 20 input terminals, 2
1 output terminal, 22 parasitic capacitance, 23 parasitic inductor, 24 on resistance, 25 off capacitance, 27 FET,
28 Control bias terminal, 29 output terminal, 30 output terminal, 31 first semiconductor switch, 32 second semiconductor switch, 33 low-pass filter, 34 inductor, 35 capacitor, 36 high-pass filter, 3
7 capacitor, 38 inductor, 40 FET, 4
1 control bias terminal, 42 resistor, 45 diode, 46 high-frequency choke coil, 47 capacitor,
48 Control terminal.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 檜枝 護重 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 高木 直 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 伊山 義忠 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 中畔 弘晶 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5J012 BA02 BA04 GA13 5J013 AA06 5J055 AX06 AX53 AX66 BX05 CX03 DX12 DX55 EX07 EX21 EY01 EY05 EY10 EY21 EY29 FX12 FX17 FX35 GX01 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Mamoru Hieda 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Inside Mitsubishi Electric Corporation (72) Inventor Nao Takagi 2-3-2, Marunouchi, Chiyoda-ku, Tokyo No. Mitsubishi Electric Co., Ltd. (72) Inventor Yoshitada Iyama 2-3-2 Marunouchi, Chiyoda-ku, Tokyo Mitsui Electric Co., Ltd. (72) Inventor Hiroaki Nakabe 2-2-2 Marunouchi, Chiyoda-ku, Tokyo No. 3 Mitsubishi Electric Corporation F-term (reference) 5J012 BA02 BA04 GA13 5J013 AA06 5J055 AX06 AX53 AX66 BX05 CX03 DX12 DX55 EX07 EX21 EY01 EY05 EY10 EY21 EY29 FX12 FX17 FX35 GX01
Claims (6)
ることにより、オン抵抗状態又はオフ容量状態になる半
導体素子と、 上記半導体素子の接地側電極に直列に接続された容量性
素子と、 上記容量性素子に並列に接続された高抵抗とを設けたこ
とを特徴とする半導体スイッチ。A semiconductor element which is turned on or off between a main line and ground based on an external control signal to be in an on-resistance state or an off-capacity state; A semiconductor switch, comprising: a capacitive element connected in series to an electrode; and a high resistance connected in parallel to the capacitive element.
て、 上記半導体素子を第１の半導体素子とし、 上記主線路に第２の半導体素子を挿入し、 上記第１の半導体素子と上記第２の半導体素子とを交互
にオンオフ動作させることを特徴とする半導体スイッ
チ。2. The semiconductor switch according to claim 1, wherein the semiconductor element is a first semiconductor element, a second semiconductor element is inserted into the main line, and the first semiconductor element and the second semiconductor element are connected to each other. A semiconductor switch characterized by alternately turning on and off a semiconductor element.
て、 請求項２記載の半導体スイッチを２つ備えて第１及び第
２の半導体スイッチとし、 上記第１の半導体スイッチの入力端と上記第２の半導体
スイッチの入力端を共通に設け、 上記第１の半導体スイッチの接地側の半導体素子及び上
記第２の半導体スイッチの入力端側の半導体素子を第１
の制御用端子に接続し、 上記第２の半導体スイッチの接地側の半導体素子及び上
記第１の半導体スイッチの入力端側の半導体素子を第２
の制御用端子に接続し、 上記第１の制御用端子に接続された半導体素子と上記第
２の制御用端子に接続された半導体素子を交互にオンオ
フ動作することを特徴とする半導体スイッチ。3. The semiconductor switch according to claim 2, wherein two of the semiconductor switches according to claim 2 are provided as first and second semiconductor switches, and an input terminal of the first semiconductor switch and the second semiconductor switch. An input terminal of the semiconductor switch is provided in common, and a semiconductor element on the ground side of the first semiconductor switch and a semiconductor element on the input end of the second semiconductor switch are connected to the first.
And the semiconductor element on the ground side of the second semiconductor switch and the semiconductor element on the input terminal side of the first semiconductor switch are connected to the second terminal.
A semiconductor element connected to the first control terminal and a semiconductor element connected to the second control terminal are alternately turned on and off.
て、 請求項３に記載の半導体スイッチを第３の半導体スイッ
チとし、 上記第３の半導体スイッチと同一の構成からなる半導体
スイッチを第４の半導体スイッチとし、 上記第３の半導体スイッチの第１の出力端と、上記第４
の半導体スイッチの第１の入力端との間に、上記第３の
半導体スイッチの入力端から入力された交流信号の移相
を進ませるハイパスフィルタが直列に接続され、 上記第３の半導体スイッチの第２の出力端と、上記第４
の半導体スイッチの第２の入力端との間に、上記第３の
半導体スイッチの入力端から入力された交流信号の移相
を遅らせるロウパスフィルタが直列に接続されることを
特徴とする移相回路。4. The semiconductor switch according to claim 3, wherein the semiconductor switch according to claim 3 is a third semiconductor switch, and a semiconductor switch having the same configuration as the third semiconductor switch is a fourth semiconductor switch. A first output terminal of the third semiconductor switch; and a fourth output terminal of the fourth semiconductor switch.
A high-pass filter for advancing the phase shift of an AC signal input from the input terminal of the third semiconductor switch is connected in series with the first input terminal of the third semiconductor switch. A second output terminal and the fourth output terminal;
A low-pass filter for delaying the phase shift of an AC signal input from the input terminal of the third semiconductor switch is connected in series with the second input terminal of the semiconductor switch. circuit.
て、 上記半導体スイッチを２つ備えて第１及び第２の半導体
スイッチとし、 上記第１及び第２の半導体スイッチが設けられた主線路
間に半導体素子を接続するとともに、当該半導体素子に
抵抗を並列に接続し、 上記第１及び第２の半導体スイッチの半導体素子と上記
半導体素子とを交互にオンオフ動作することを特徴とす
る減衰器。5. The semiconductor switch according to claim 1, wherein two semiconductor switches are provided as first and second semiconductor switches, and a semiconductor is provided between main lines provided with the first and second semiconductor switches. An attenuator, comprising: connecting an element and connecting a resistor in parallel to the semiconductor element; and alternately turning on and off the semiconductor element of the first and second semiconductor switches and the semiconductor element.
て、 上記半導体スイッチの主線路の両端に第１及び第２の半
導体素子を接続するとともに、上記第１及び第２の半導
体素子にそれぞれ抵抗を並列に接続し、 上記半導体スイッチの半導体素子と上記第１及び第２の
半導体素子とを交互にオンオフ動作することを特徴とす
る減衰器。6. The semiconductor switch according to claim 1, wherein first and second semiconductor elements are connected to both ends of a main line of the semiconductor switch, and resistors are respectively connected to the first and second semiconductor elements. An attenuator connected in parallel, wherein the semiconductor element of the semiconductor switch and the first and second semiconductor elements are alternately turned on and off.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035455A JP2002246802A (en) | 2001-02-13 | 2001-02-13 | Semiconductor switch and phase shift circuit and attenuator |
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|---|---|
| JP (1) | JP2002246802A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007150520A (en) * | 2005-11-25 | 2007-06-14 | Mitsubishi Electric Corp | High frequency switch |
| US7340229B2 (en) | 2004-08-20 | 2008-03-04 | Matsushita Electric Industrial Co., Ltd. | High frequency amplification circuit and mobile communication terminal using the same |
| JP2014179727A (en) * | 2013-03-14 | 2014-09-25 | Japan Radio Co Ltd | Variable impedance circuit and attenuator |
| US10523167B2 (en) | 2016-11-07 | 2019-12-31 | Fujitsu Limited | Variable attenuation device, phase-switching variable attenuation device, and phase shifter |
-
2001
- 2001-02-13 JP JP2001035455A patent/JP2002246802A/en active Pending
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